JPH10341151A - Path transistor logic circuit - Google Patents
Path transistor logic circuitInfo
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- JPH10341151A JPH10341151A JP9151402A JP15140297A JPH10341151A JP H10341151 A JPH10341151 A JP H10341151A JP 9151402 A JP9151402 A JP 9151402A JP 15140297 A JP15140297 A JP 15140297A JP H10341151 A JPH10341151 A JP H10341151A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁ゲート電界効果
型トランジスタ（以下ＭＯＳＦＥＴと略す）を用い、パ
ストランジスタロジック回路を有する半導体集積回路装
置において、前記パストランジスタロジック回路の中の
論理を構成するパストランジスタツリー回路、及び該パ
ストランジスタツリー回路に入力する信号のバッファ回
路を少ないトランジスタ数と配線数で具現化する為の回
路構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device having an insulated gate field effect transistor (hereinafter abbreviated as MOSFET) and having a pass transistor logic circuit. The present invention relates to a transistor tree circuit and a circuit configuration for realizing a buffer circuit for a signal input to the pass transistor tree circuit with a small number of transistors and a small number of wirings.
【０００２】[0002]
【従来の技術】従来の論理関数とその論理の反転論理関
数の２本の信号を出力とするダブルレール方式で、かつ
電位補償回路を具備したパストランジスタロジック回路
において、代表的な例を図２、図３に示す。図２はＳＲ
ＰＬ（Ｓｗｉｎｇ Ｒｅｓｔｏｒｅｄ Ｐａｓｓ−ｔｒ
ａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）と呼ばれるもので１９
９４年に東芝が発表した方式である。2. Description of the Related Art A typical example of a conventional pass-transistor logic circuit of a double rail system which outputs two signals of a logic function and an inverted logic function of the logic and has a potential compensation circuit is shown in FIG. Shown in FIG. Figure 2 shows the SR
PL (Swing Restored Pass-tr
ansistor Logic) and 19
This method was announced by Toshiba in 1994.
【０００３】図３はＤＣＶＳＰＧ（Ｄｉｆｆｅｒｅｎｔ
ｉａｌ Ｃａｓｃｏｄｅｓ Ｖｏｌｔａｇｅ Ｓｗｉｔ
ｃｈ ｗｉｔｈ Ｐａｓｓ−Ｇａｔｅ）と呼ばれるもの
で１９９３年ＩＢＭ社が発表した方式である。図２、図
３の回路例はともに全加算器の加算結果の機能をパスト
ランジスタロジックで構成したもので、パストランジス
タツリー回路２０１（図２）、３０１（図３）と電位補
償回路２０２（図２）、３０２（図３）とからなり、パ
ストランジスタツリー回路はすべてＮ型ＭＯＳＦＥＴで
構成されている。なお、図２、図３については、参考文
献として、１９９４年日経ＢＰ社、日経マイクロデバイ
ス編集の別冊「低電力ＬＳＩ」の技術白書９８頁−１０
４頁に掲載されている。FIG. 3 shows DCVSPG (Different
ial Cascodes Voltage Switch
ch with pass-gate), which was announced by IBM in 1993. Each of the circuit examples shown in FIGS. 2 and 3 is a circuit in which the function of the addition result of the full adder is configured by pass transistor logic, and the pass transistor tree circuits 201 (FIG. 2) and 301 (FIG. 3) and the potential compensation circuit 202 (FIG. 2) and 302 (FIG. 3), all of the pass transistor tree circuits are composed of N-type MOSFETs. 2 and 3 are referred to as a reference in the technical white paper on pages 98 to 10 of a separate book "Low Power LSI" edited by Nikkei Microdevices, Inc., 1994.
It is published on page 4.
【０００４】[0004]
【発明が解決しようとする課題】さて、前述した図２、
図３のパストランジスタツリー回路はすべてＮ型ＭＯＳ
ＦＥＴで構成されているので、Ｎ型ＭＯＳＦＥＴのゲー
トには信号Ａ、信号Ｂの他にそれぞれの反転信号である
信号（−Ａ）、信号（−Ｂ）も入力する必要があった。
したがって反転回路のＭＯＳＦＥＴの数や反転信号の為
の配線が多いという課題があった。Now, FIG. 2 described above,
All pass transistor tree circuits in FIG. 3 are N-type MOS
Since it is composed of FETs, it is necessary to input the signals (-A) and (-B) which are inverted signals in addition to the signals A and B to the gate of the N-type MOSFET.
Therefore, there is a problem that the number of MOSFETs in the inversion circuit and the number of wirings for the inversion signal are large.
【０００５】また、余計な回路や配線が多い為に、信号
遅延や消費電力が大きくなるという課題があった。[0005] In addition, there is a problem that signal delay and power consumption are increased due to many extra circuits and wirings.
【０００６】また、パストランジスタツリー回路はすべ
てＮ型ＭＯＳＦＥＴで構成しているのでパストランジス
タ回路全体としてもＮ型ＭＯＳＦＥＴの数がＰ型ＭＯＳ
ＦＥＴの数に比較して、その占める割合が非常に大きく
なり、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの占める領
域の面積がアンバランスとなって、他のＣＭＯＳ回路と
混載させる場合にレイアウトがしにくくなり、レイアウ
ト上の面積効率が悪化するという問題点があった。Further, since the pass transistor tree circuits are all constituted by N-type MOSFETs, the number of N-type MOSFETs in the entire pass transistor circuit is P-type MOSFETs.
Compared to the number of FETs, the ratio of the FETs becomes very large, the area of the region occupied by the P-type MOSFET and the N-type MOSFET becomes unbalanced, and the layout becomes difficult when mixed with other CMOS circuits. However, there is a problem that the area efficiency on the layout is deteriorated.
【０００７】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは少ないトランジスタ
数と少ない配線数のパストランジスタロジック回路を提
供することである。Accordingly, the present invention solves such a problem, and an object of the present invention is to provide a pass transistor logic circuit having a small number of transistors and a small number of wires.
【０００８】また、その結果として信号遅延や消費電力
の少ないパストランジスタロジック回路を提供すること
である。It is another object of the present invention to provide a pass transistor logic circuit with low signal delay and low power consumption.
【０００９】また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥ
Ｔの使用するトランジスタ数のバランスをよくしてＣＭ
ＯＳ回路との混載する際のレイアウト上の面積効率や相
性を良くし、またゲートアレイ半導体集積回路装置等を
利用する場合にはゲート使用効率を良くすることを目的
とする。A P-type MOSFET and an N-type MOSFE
Improve the balance of the number of transistors used by T
It is an object of the present invention to improve the area efficiency and compatibility in layout when mixed with an OS circuit, and to improve the gate use efficiency when a gate array semiconductor integrated circuit device or the like is used.
【００１０】[0010]
【課題を解決するための手段】本発明のパストランジス
タロジック回路はパストランジスタツリー回路と電位補
償回路からなり、前記パストランジスタツリー回路にお
いてＮ型ＭＯＳＦＥＴのみならずＰ型ＭＯＳＦＥＴも用
い、ゲート入力信号において反転信号の使用を削減した
ことを特徴とする。A pass transistor logic circuit according to the present invention comprises a pass transistor tree circuit and a potential compensation circuit. In the pass transistor tree circuit, not only an N-type MOSFET but also a P-type MOSFET is used, and a gate input signal is generated. It is characterized in that the use of the inverted signal is reduced.
【００１１】[0011]
【作用】本発明の上記の構成によれば、パストランジス
タツリー回路において、従来のＮ型ＭＯＳＦＥＴで反転
信号をゲート入力する場合にＰ型ＭＯＳＦＥＴで置き換
えてゲート入力には本来の信号を用いることにより信号
の本数が半減する。また反転信号を作る必要がなくなる
ので反転信号を作る為のインバータ回路が不要となる。
また、配線や回路が削減されたことにより、信号遅延や
消費電力が低減する。According to the above configuration of the present invention, in the pass transistor tree circuit, when an inverted signal is input to the gate of a conventional N-type MOSFET, it is replaced with a P-type MOSFET and the original signal is used for the gate input. The number of signals is reduced by half. Further, since there is no need to generate an inverted signal, an inverter circuit for generating an inverted signal is not required.
Further, the reduction in the number of wirings and circuits reduces signal delay and power consumption.
【００１２】また、パストランジスタツリー回路におい
てＮ型ＭＯＳＦＥＴ以外にＰ型ＭＯＳＦＥＴを用いるの
でＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの使用するトラ
ンジスタ数のバランスがよくなり、ＣＭＯＳ回路との混
載する場合においてレイアウトがしやすくなる。In addition, since a P-type MOSFET is used in the pass transistor tree circuit in addition to the N-type MOSFET, the number of transistors used by the P-type MOSFET and the N-type MOSFET is well balanced, and the layout is improved when the CMOS circuit is mounted. It will be easier.
【００１３】なお、パストランジスタツリー回路におい
て正電位をＮ型ＭＯＳＦＥＴが伝達する場合や、負電位
をＰ型ＭＯＳＦＥＴが伝達する場合にパストランジスタ
ツリー回路の出力にはトランジスタのスレッショルド電
圧分の電圧降下した電位しか伝わらないが、電位補償回
路によって最終的には正規の電源電位を正側にも負側に
も出力する。When the positive potential is transmitted by the N-type MOSFET or the negative potential is transmitted by the P-type MOSFET in the pass transistor tree circuit, the output of the pass transistor tree circuit drops by the threshold voltage of the transistor. Although only the potential is transmitted, a normal power supply potential is finally output to the positive side and the negative side by the potential compensation circuit.
【００１４】[0014]
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の実施例を示す回路図である。図
１において破線１に囲まれた回路がパストランジスタツ
リー回路であり、破線２に囲まれた回路が電位補償回路
である。破線１の中において１１、１３、１５、１７は
Ｐ型ＭＯＳＦＥＴであり、１２、１４、１６、１８はＮ
型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ１６のソース
（ドレイン）電極は信号Ｂの入力する入力端子２５に接
続され、ドレイン（ソース）電極はＰ型ＭＯＳＦＥＴ１
１のソース（ドレイン）電極に接続されている。Ｐ型Ｍ
ＯＳＦＥＴ１１のドレイン（ソース）電極はパストラン
ジスタツリー回路１の反転出力端子２４に接続されてい
る。Ｎ型ＭＯＳＦＥＴ１８のソース（ドレイン）電極は
信号Ｂの反転信号（−Ｂ）の入力する入力端子２６に接
続され、ドレイン（ソース）電極はＰ型ＭＯＳＦＥＴ１
３のソース（ドレイン）電極に接続されている。Ｐ型Ｍ
ＯＳＦＥＴ１３のドレイン（ソース）電極はパストラン
ジスタツリー回路１の出力端子２３に接続されている。
Ｐ型ＭＯＳＦＥＴ１５のソース（ドレイン）電極はＮ型
ＭＯＳＦＥＴ１８のソース（ドレイン）電極に接続さ
れ、ドレイン（ソース）電極はＮ型ＭＯＳＦＥＴ１６の
ドレイン（ソース）電極に接続されている。Ｐ型ＭＯＳ
ＦＥＴ１７のソース（ドレイン）電極はＮ型ＭＯＳＦＥ
Ｔ１６のソース（ドレイン）電極に接続され、ドレイン
（ソース）電極はＮ型ＭＯＳＦＥＴ１８のドレイン（ソ
ース）電極に接続されている。Ｎ型ＭＯＳＦＥＴ１２の
ソース（ドレイン）電極はＰ型ＭＯＳＦＥＴ１３のソー
ス（ドレイン）電極に接続され、ドレイン（ソース）電
極はＰ型ＭＯＳＦＥＴ１１のドレイン（ソース）電極に
接続されている。Ｎ型ＭＯＳＦＥＴ１４のソース（ドレ
イン）電極はＰ型ＭＯＳＦＥＴ１１のソース（ドレイ
ン）電極に接続され、ドレイン（ソース）電極はＰ型Ｍ
ＯＳＦＥＴ１３のドレイン（ソース）電極に接続されて
いる。Ｐ型ＭＯＳＦＥＴ１５、１７とＮ型ＭＯＳＦＥＴ
１６、１８の各ゲート電極はＡの信号の入力している入
力端子２７に接続されている。Ｐ型ＭＯＳＦＥＴ１１、
１３とＮ型ＭＯＳＦＥＴ１２、１４の各ゲート電極はＣ
の信号の入力している入力端子２８に接続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to examples. FIG. 1 is a circuit diagram showing an embodiment of the present invention. In FIG. 1, a circuit surrounded by a broken line 1 is a pass transistor tree circuit, and a circuit surrounded by a broken line 2 is a potential compensation circuit. In the dashed line 1, 11, 13, 15, and 17 are P-type MOSFETs, and 12, 14, 16, and 18 are N-type MOSFETs.
Type MOSFET. The source (drain) electrode of the N-type MOSFET 16 is connected to the input terminal 25 for inputting the signal B, and the drain (source) electrode is
1 source (drain) electrode. P type M
The drain (source) electrode of the OSFET 11 is connected to the inverted output terminal 24 of the pass transistor tree circuit 1. The source (drain) electrode of the N-type MOSFET 18 is connected to the input terminal 26 for inputting the inverted signal (−B) of the signal B, and the drain (source) electrode is connected to the P-type MOSFET 1.
3 is connected to the source (drain) electrode 3. P type M
The drain (source) electrode of the OSFET 13 is connected to the output terminal 23 of the pass transistor tree circuit 1.
The source (drain) electrode of the P-type MOSFET 15 is connected to the source (drain) electrode of the N-type MOSFET 18, and the drain (source) electrode is connected to the drain (source) electrode of the N-type MOSFET 16. P-type MOS
The source (drain) electrode of the FET 17 is an N-type MOSFET.
The source (drain) electrode of T16 is connected, and the drain (source) electrode is connected to the drain (source) electrode of the N-type MOSFET 18. The source (drain) electrode of the N-type MOSFET 12 is connected to the source (drain) electrode of the P-type MOSFET 13, and the drain (source) electrode is connected to the drain (source) electrode of the P-type MOSFET 11. The source (drain) electrode of the N-type MOSFET 14 is connected to the source (drain) electrode of the P-type MOSFET 11 and the drain (source) electrode is a P-type MOSFET.
It is connected to the drain (source) electrode of OSFET13. P-type MOSFETs 15, 17 and N-type MOSFET
The gate electrodes 16 and 18 are connected to an input terminal 27 to which the signal of A is input. P-type MOSFET 11,
13 and the gate electrodes of the N-type MOSFETs 12 and 14 are C
Is connected to the input terminal 28 to which the signal of (1) is input.
【００１５】このとき、Ａ、Ｂ、Ｃの各信号に対し、Ｃ
を下の桁のキャリーとして（Ａ＋Ｂ）の加算結果がＦの
出力端子２３に出力され、Ｆの反転信号である（−Ｆ）
が反転出力端子２４に出力される。入力端子２５または
２６の信号が出力端子２３、反転出力端子２４に伝達さ
れるとき、正の電源＋ＶＤＤがＮ型ＭＯＳＦＥＴを通る
場合はＮ型ＭＯＳＦＥＴのスレッショルド電圧分の電圧
降下が起き、負の電源電圧−ＶＳＳがＰ型ＭＯＳＦＥＴ
を通る場合にはＰ型ＭＯＳＦＥＴのスレッショルド電圧
分の電圧降下が生じる。これを補正するのが電位補償回
路２である。At this time, for each signal of A, B and C, C
Is the carry of the lower digit, the addition result of (A + B) is output to the output terminal 23 of F, and is the inverted signal of F (−F).
Is output to the inverted output terminal 24. When the signal of the input terminal 25 or 26 is transmitted to the output terminal 23 and the inverted output terminal 24, if the positive power supply + VDD passes through the N-type MOSFET, a voltage drop corresponding to the threshold voltage of the N-type MOSFET occurs, and a negative voltage is applied. the power supply voltage -V SS is a P-type MOSFET
, A voltage drop corresponding to the threshold voltage of the P-type MOSFET occurs. The potential compensation circuit 2 corrects this.
【００１６】電位補償回路を示す破線２の中において、
１９、２１はＰ型ＭＯＳＦＥＴであり、２０、２２はＮ
型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１９のソース
電極は正極の電源端子＋ＶＤＤに接続され、Ｎ型ＭＯＳ
ＦＥＴ２０のソース電極は負極の電源端子−ＶＳＳに接
続されている。Ｐ型ＭＯＳＦＥＴ１９とＮ型ＭＯＳＦＥ
Ｔ２０のそれぞれのゲート電極とドレイン電極はそれぞ
れ互いに接続され、第１のインバータ回路を構成してい
る。Ｐ型ＭＯＳＦＥＴ２１のソース電極は正極の電源端
子＋ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ２２のソース
電極は負極の電源端子−ＶＳＳに接続されている。Ｐ型
ＭＯＳＦＥＴ２１とＮ型ＭＯＳＦＥＴ２２のそれぞれの
ゲート電極とドレイン電極はそれぞれ互いに接続され、
第２のインバータ回路を構成している。第１のインバー
タ回路の出力は第２のインバータ回路の入力に接続され
ているとともに反転出力端子２４に接続されている。第
２のインバータ回路の出力は第１のインバータ回路の入
力に接続されているとともに出力端子２３に接続されて
いる。In a broken line 2 showing a potential compensation circuit,
19 and 21 are P-type MOSFETs, and 20 and 22 are N-type MOSFETs.
Type MOSFET. The source electrode of the P-type MOSFET 19 is connected to the positive power supply terminal + V DD ,
The source electrode of the FET20 is connected to a power supply terminal -V SS of the negative electrode. P-type MOSFET 19 and N-type MOSFET
The gate electrode and the drain electrode of T20 are connected to each other to form a first inverter circuit. The source electrode of the P-type MOSFET21 are connected to the power supply terminal + V DD of the positive, the source electrode of the N type MOSFET22 are connected to the power supply terminal -V SS of the negative electrode. The respective gate electrodes and drain electrodes of the P-type MOSFET 21 and the N-type MOSFET 22 are connected to each other,
This constitutes a second inverter circuit. The output of the first inverter circuit is connected to the input of the second inverter circuit and to the inverted output terminal 24. The output of the second inverter circuit is connected to the input of the first inverter circuit and to the output terminal 23.
【００１７】パストランジスタツリー回路１から得られ
た互いに反転の関係にある２本の信号は前述したよう
に、それぞれＰ型ＭＯＳＦＥＴもしくはＮ型ＭＯＳＦＥ
Ｔのスレッショルド電圧分の電圧降下しており、出力端
子２３と反転出力端子２４を経て電位補償回路２に入力
する。ＭＯＳＦＥＴ１９、２０、２１、２２の駆動能力
は低く設計してあり、前記出力端子２３と反転出力端子
２４に入力した信号にしたがってラッチ回路として安定
状態に遷移する。このとき出力端子２３と反転出力端子
２４には正極の電源電位＋ＶＤＤ、もしくは負極の電源
電位−ＶＳＳのどちらかが出力されることになる。した
がって静止時にはリーク電流は流れない回路であること
も解る。As described above, the two signals obtained from the pass transistor tree circuit 1 and having an inverse relationship to each other are P-type MOSFETs or N-type MOSFETs, respectively.
The voltage drops by the threshold voltage of T, and is input to the potential compensation circuit 2 via the output terminal 23 and the inverted output terminal 24. The driving capabilities of the MOSFETs 19, 20, 21, and 22 are designed to be low, and the latch circuit shifts to a stable state in accordance with signals input to the output terminal 23 and the inverted output terminal 24. At this time so that either the power source potential -V SS of the power supply potential + V DD or the negative electrode, the positive electrode is output to the inverting output terminal 24 and output terminal 23. Therefore, it can be understood that the circuit does not allow a leak current to flow during a rest.
【００１８】さて、図１の回路は従来回路例として挙げ
た図２の回路において一部のＭＯＳＦＥＴを変えたもの
である。すなわち図２においてＮ型ＭＯＳＦＥＴ２１
１、２１３、２１５、２１７を図１の本発明の実施例の
回路ではそれぞれＰ型ＭＯＳＦＥＴ１１、１３、１５、
１７に置き換えている。そして図２のＮ型ＭＯＳＦＥＴ
２１１、２１３のゲート電極には（−Ｃ）の信号を加え
ていたが、図１で置き換えたＰ型ＭＯＳＦＥＴ１１、１
３のゲート電極にＣの信号に変更することで論理を保っ
ている。また同様に図２のＮ型ＭＯＳＦＥＴ２１５、２
１７のゲート電極には（−Ａ）の信号を加えていたが、
図１で置き換えたＰ型ＭＯＳＦＥＴ１５、１７のゲート
電極にＡの信号に変更することで論理を保っている。The circuit shown in FIG. 1 is obtained by changing some MOSFETs in the circuit shown in FIG. 2 as an example of a conventional circuit. That is, in FIG.
1, 213, 215 and 217 are P-type MOSFETs 11, 13, and 15, respectively, in the circuit of the embodiment of the present invention shown in FIG.
17 has been replaced. And the N-type MOSFET of FIG.
The signal of (-C) was applied to the gate electrodes of 211 and 213, but the P-type MOSFETs 11 and 1 replaced in FIG.
The logic is maintained by changing the gate electrode of No. 3 to the signal of C. Similarly, the N-type MOSFETs 215, 2
The signal of (−A) was applied to the gate electrode of No. 17,
The logic is maintained by changing the gate electrodes of the P-type MOSFETs 15 and 17 replaced in FIG.
【００１９】以上の結果として図１と図２を比較すると
本発明において従来例より配線数、及び反転信号を作る
回路が不要となっていることが解る。また配線数や回路
数が減少することにより、寄生静電容量が減り、信号遅
延や消費電力の減少することも解る。As a result, a comparison between FIG. 1 and FIG. 2 shows that the present invention eliminates the need for the number of wires and the circuit for generating the inverted signal in the conventional example. It can also be seen that the reduction in the number of wirings and circuits reduces the parasitic capacitance, thereby reducing signal delay and power consumption.
【００２０】また、図１のパストランジスタツリー回路
においてＰ型ＭＯＳＦＥＴの数が増え、その分Ｎ型ＭＯ
ＳＦＥＴが減少したことにより、Ｎ型ＭＯＳＦＥＴの数
とのバランスがとれ、レイアウトをする場合にＣＭＯＳ
回路と混載が容易になる。Further, the number of P-type MOSFETs in the pass transistor tree circuit of FIG.
Since the number of SFETs has been reduced, the number of N-type MOSFETs has been balanced and CMOS
Circuits and mixed mounting become easy.
【００２１】なお、図１の実施例では電位補償回路の構
成を従来例の図２の電位補償回路と同様の回路を例とし
たが、図３の中で示した２個のＰ型ＭＯＳＦＥＴの交差
した電位補償回路でもよい。In the embodiment shown in FIG. 1, the configuration of the potential compensating circuit is the same as that of the conventional potential compensating circuit shown in FIG. 2, but the structure of the two P-type MOSFETs shown in FIG. Crossed potential compensation circuits may be used.
【００２２】また、図１の実施例ではパストランジスタ
ツリー回路を加算回路の例を挙げたが、このなかでのＭ
ＯＳＦＥＴの各接続は論理が変わればそれとともに変化
するので本質的な意味合はない。Further, in the embodiment of FIG. 1, the example of the pass transistor tree circuit is described as an adder circuit.
Since each connection of the OSFET changes with a change in logic, it has no essential meaning.
【００２３】[0023]
【発明の効果】以上、述べたように本発明によれば、少
ないトランジスタ数と少ない配線数でパストランジスタ
ロジック回路が構成できる効果がある。As described above, according to the present invention, there is an effect that a pass transistor logic circuit can be formed with a small number of transistors and a small number of wirings.
【００２４】また、その結果として信号遅延が少なく、
かつ低消費電力のパストランジスタロジック回路が提供
できる。As a result, the signal delay is small,
In addition, a low-power-consumption pass transistor logic circuit can be provided.
【００２５】また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥ
Ｔの数のバランスがよくなり、ＣＭＯＳ回路との混載や
従来のゲートアレイにも搭載しやすいパストランジスタ
ロジック回路が提供できるという効果がある。Further, a P-type MOSFET and an N-type MOSFET
The balance of the number of T is improved, and there is an effect that it is possible to provide a pass transistor logic circuit which can be easily mounted on a CMOS circuit or a conventional gate array.
【図１】本発明の第１の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】従来のダブルレール方式のパストランジスタロ
ジック回路の第１の例を示す回路図である。FIG. 2 is a circuit diagram showing a first example of a conventional double-rail type pass transistor logic circuit.
【図３】従来のダブルレール方式のパストランジスタロ
ジック回路の第２の例を示す回路図である。FIG. 3 is a circuit diagram showing a second example of a conventional double-rail type pass transistor logic circuit.
１、２０１、３０１・・・パストランジスタツリー回路 ２、２０２、３０２・・・電位補償回路 １１、１３、１５、１７、１９、２１・・・Ｐ型ＭＯＳ
ＦＥＴ １２、１４、１６、１８、２０、２２、２１１、２１
２、２１３、２１４、２１５、２１６、２１７、２１８
・・・Ｎ型ＭＯＳＦＥＴ ２３、２２３・・・出力端子 ２４、２２４・・・反転出力端子 ２５、２６、２７、２８、２２７、２２８、２２９、２
３０・・・入力端子1, 201, 301 ... pass transistor tree circuit 2, 202, 302 ... potential compensation circuit 11, 13, 15, 17, 19, 21 ... P-type MOS
FETs 12, 14, 16, 18, 20, 22, 211, and 21
2,213,214,215,216,217,218
... N-type MOSFETs 23, 223 ... output terminals 24, 224 ... inverted output terminals 25, 26, 27, 28, 227, 228, 229, 2
30 ... input terminal
Claims (1)
用い、論理関数と該論理の反転論理関数の２本の信号を
出力とするダブルレール方式のパストランジスタツリー
回路と、該パストランジスタツリー回路を通して電圧降
下した出力信号を電源電位まで補正する電位補償回路か
らなるパストランジスタロジック回路において、 ｂ）前記パストランジスタツリー回路がＰ型絶縁ゲート
電界効果型トランジスタとＮ型絶縁ゲート電界効果型ト
ランジスタを共に有し、並列もしくは直列に多段に組み
合わせて論理を構成したことを特徴とするパストランジ
スタロジック回路。A) a double-rail type pass transistor tree circuit using an insulated gate field effect transistor and outputting two signals of a logical function and an inverted logical function of the logic; A pass transistor logic circuit comprising a potential compensating circuit for correcting a voltage-dropped output signal to a power supply potential; b) the pass transistor tree circuit has both a P-type insulated gate field-effect transistor and an N-type insulated gate field-effect transistor A pass transistor logic circuit characterized in that logic is configured by combining multiple stages in parallel or in series.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151402A JPH10341151A (en) | 1997-06-09 | 1997-06-09 | Path transistor logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9151402A JPH10341151A (en) | 1997-06-09 | 1997-06-09 | Path transistor logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341151A true JPH10341151A (en) | 1998-12-22 |
Family
ID=15517814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9151402A Withdrawn JPH10341151A (en) | 1997-06-09 | 1997-06-09 | Path transistor logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341151A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145823A (en) * | 1997-11-13 | 1999-05-28 | Seiko Epson Corp | Path transistor logic circuit |
| NL1020289C2 (en) * | 2002-04-02 | 2003-10-03 | Jan Hendrik Van De Pol | Device for adding or subtracting. |
-
1997
- 1997-06-09 JP JP9151402A patent/JPH10341151A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145823A (en) * | 1997-11-13 | 1999-05-28 | Seiko Epson Corp | Path transistor logic circuit |
| NL1020289C2 (en) * | 2002-04-02 | 2003-10-03 | Jan Hendrik Van De Pol | Device for adding or subtracting. |
| EP1351393A1 (en) * | 2002-04-02 | 2003-10-08 | Jan Hendrik Van De Pol | Device and method for adding and/or subtracting |
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