JPH10335822A - Multilayered ceramic circuit board - Google Patents
Multilayered ceramic circuit boardInfo
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- JPH10335822A JPH10335822A JP9140621A JP14062197A JPH10335822A JP H10335822 A JPH10335822 A JP H10335822A JP 9140621 A JP9140621 A JP 9140621A JP 14062197 A JP14062197 A JP 14062197A JP H10335822 A JPH10335822 A JP H10335822A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、積層体の表面にチ
ップ状電子部品を搭載した積層セラミック回路基板に関
するものであり、そのチップ状電子部品の搭載位置が高
精度に行える積層セラミック回路基板に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic circuit board having chip electronic components mounted on the surface of a laminate, and more particularly to a multilayer ceramic circuit board capable of mounting the chip electronic components with high precision. Things.
【０００２】[0002]
【従来の技術】従来、回路基板の表面配線導体にチップ
状電子部品を半田などの導電性接合材を介して接合する
場合には、所定配線位置にチップ状電子部品が正確に位
置合わせを行うことが重要である。2. Description of the Related Art Conventionally, when a chip-shaped electronic component is bonded to a surface wiring conductor of a circuit board via a conductive bonding material such as solder, the chip-shaped electronic component is accurately positioned at a predetermined wiring position. This is very important.
【０００３】例えば、製造方法、特に表面配線導体を形
成する上で焼成工程を行う必要がないガラス−エポキシ
系の有機基板からなる回路基板においては、表面の配線
導体の形成と同時に回路基板の表面の一部に、表面の配
線導体と同一材料からなる所定形状の位置合わせマーク
を形成していた。For example, in the case of a circuit board made of a glass-epoxy organic substrate which does not require a baking step to form a manufacturing method, particularly a surface wiring conductor, the surface of the circuit board is formed simultaneously with the formation of the surface wiring conductor. Is formed with a positioning mark of a predetermined shape made of the same material as the wiring conductor on the surface.
【０００４】そして、光学的な読み取りセンサーと連結
したマウンターでもって、チップ状電子部品を、位置合
わせマークを確認しながら、所定位置に載置して、半田
接合していた。Then, the chip-shaped electronic component is placed at a predetermined position by a mounter connected to an optical reading sensor while checking the alignment mark, and soldered.
【０００５】また、光学的な読み取りセンサーを用いて
所定位置を算出することでは、処理時間に限界があるた
め、位置合わせを機械的に行う構造の回路基板がある。[0005] Further, there is a limit to the processing time in calculating a predetermined position using an optical reading sensor, and there is a circuit board having a structure for mechanically performing positioning.
【０００６】例えば、回路基板の一部に、基板の厚み方
向を貫く位置合わせ貫通孔を形成しておく。For example, a positioning through hole is formed in a part of a circuit board so as to penetrate the board in the thickness direction.
【０００７】そして、マウンターにおいては、この貫通
孔に挿通する位置合わせピンを有しており、位置合わせ
ピンに、複数の回路基板を重ねた状態でを挿通してお
き、この位置合わせを行っていた。この場合には、複数
の回路基板を重ねた状態でを挿通しておくため、ホルダ
ーとし動作を行うことにもなる。[0007] The mounter has a positioning pin inserted into the through hole, and a plurality of circuit boards are inserted into the positioning pin in a state of being overlapped to perform the positioning. Was. In this case, since a plurality of circuit boards are inserted in a stacked state, the circuit board may be operated as a holder.
【０００８】この場合には、ピンとチップ状電子部品を
載置する所定配線導体間の位置関係が重要となる。In this case, the positional relationship between the pins and the predetermined wiring conductors on which the chip-shaped electronic components are placed becomes important.
【０００９】上述の有機基板の回路基板に比較して、セ
ラミック回路基板の場合には、表面配線導体の形成にお
いて、導電性ペーストの印刷、焼成という工程が必要と
なっでくる。In the case of a ceramic circuit board, a process of printing and baking a conductive paste is required in forming a surface wiring conductor, as compared with the above-described circuit board of an organic substrate.
【００１０】従って、表面配線導体となる導電性ペース
トの印刷時に、回路基板の表面の一部に位置合わせマー
クを同時に印刷し、焼付けることが考えられる。[0010] Therefore, it is conceivable to print and print an alignment mark on a part of the surface of the circuit board at the same time when printing the conductive paste to be the surface wiring conductor.
【００１１】しかし、印刷時においてはペーストダレに
よって位置合わせマークの形状が安定しないこと、ま
た、焼成時においては、印刷した導体が焼結挙動によっ
て若干収縮してしまうことなどが発生してしまい、チッ
プ状電子部品を安定して所定位置に載置することが困難
であった。However, at the time of printing, the shape of the alignment mark is not stable due to the paste dripping, and at the time of firing, the printed conductor slightly shrinks due to the sintering behavior. It has been difficult to stably mount the chip-shaped electronic component at a predetermined position.
【００１２】さらに、積層構造のセラミック回路基板に
おいては、各セラミック層間の導通を同時に達成しなが
ら、表面部分では、チップ状電子部品を所定位置に載置
しなくてはならない。Further, in the ceramic circuit board having the laminated structure, the chip-shaped electronic component must be placed at a predetermined position on the surface while simultaneously achieving conduction between the ceramic layers.
【００１３】[0013]
【発明が解決しようとする課題】上述の積層セラミック
回路基板においても、上述のように貫通孔を形成して、
位置合わせピンを挿通することも考えられるが、この貫
通孔は、グリーンシートの状態で形成する必要がある。In the above-described multilayer ceramic circuit board, the through holes are formed as described above,
Although it is conceivable to insert a positioning pin, it is necessary to form the through hole in a green sheet state.
【００１４】しかし、グリーンシートの状態で貫通孔を
形成することができても、グリーンシートの積層位置ズ
レ、約５０μｍ程度が発生することになる。個々の貫通
孔を所定形状に形成しても、積層した状態で歪んだ形状
となってしまう。このような貫通孔に位置合わせピンを
挿通しても、位置合わせピンが貫通孔に挿通で出来なか
った。また、ピンの径を位置合わせ貫通孔の径に比較し
て若干小さくして挿通可能なようにすると、貫通孔内で
ピンが遊んでしまい、安定した位置合わせが達成できな
かった。However, even if the through holes can be formed in the state of the green sheet, a displacement of the stacking position of the green sheet of about 50 μm occurs. Even when the individual through holes are formed in a predetermined shape, the through holes have a distorted shape when stacked. Even if the positioning pin was inserted through such a through hole, the positioning pin could not be inserted through the through hole. Further, when the diameter of the pin is slightly smaller than the diameter of the positioning through hole so that the pin can be inserted, the pin plays in the through hole and stable positioning cannot be achieved.
【００１５】従って、表面配線導体を導電性ペーストで
印刷する際ににも、この貫通孔を基準に印刷しても、位
置合わせ貫通孔と位置合わせピンとの正確な位置決めが
困難であるため、表面配線導体を位置精度を高めて印刷
することが困難であった。Therefore, even when printing the surface wiring conductor with a conductive paste, even if printing is performed based on the through holes, it is difficult to accurately position the positioning through holes and the positioning pins. It has been difficult to print wiring conductors with improved positional accuracy.
【００１６】しかも、最近は、チップ状電子部品の形状
が、「１００５」と言われる平面形状が１．０ｍｍ×
０．５ｍｍと非常に小型化されている。このようなチッ
プ状電子部品を実装する際には、０．１ｍｍの実装精度
が必要となり、この精度を保つことが困難であった。Furthermore, recently, the shape of the chip-like electronic component has a flat shape called "1005" of 1.0 mm.times.
It is very small, 0.5 mm. When mounting such a chip-shaped electronic component, a mounting accuracy of 0.1 mm is required, and it has been difficult to maintain this accuracy.
【００１７】本発明は、上述の課題に鑑みて案出された
ものであり、その目的は、位置合わせ貫通孔の構造を改
良することにより、チップ状電子部品を高い精度で実装
することができるとともに、位置決め処理が簡単に行え
る積層セラミック回路基板を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to improve the structure of a positioning through hole so that a chip-shaped electronic component can be mounted with high accuracy. Another object of the present invention is to provide a multilayer ceramic circuit board that can easily perform a positioning process.
【００１８】[0018]
【課題を解決するための手段】本発明によれば、層間に
内部配線導体を介在させて複数のセラミック層を積層し
た積層体の表面に前記内部配線導体と接続する表面配線
導体及び該表面配線導体に接合された電子部品が夫々形
成された積層セラミック回路基板であって、前記積層体
の各セラミック層は、その各々に同一軸の貫通孔が形成
されており、且つ表面セラミック層の貫通孔の開口径
が、他のセラミック層の貫通孔の開口径に比較して最小
であることを特徴とする積層セラミック回路基板であ
る。According to the present invention, a surface wiring conductor connected to the internal wiring conductor on the surface of a laminated body in which a plurality of ceramic layers are laminated with an internal wiring conductor interposed between the layers, and the surface wiring A multilayer ceramic circuit board in which electronic components joined to a conductor are formed, wherein each of the ceramic layers of the laminate has a coaxial through-hole formed therein, and a through-hole of a surface ceramic layer. Is smaller than the opening diameter of the through hole of another ceramic layer.
【００１９】[0019]
【作用】本発明によれば、積層セラミック回路基板は、
基板の厚み方向を貫く位置合わせ貫通孔を形成したた
め、表面配線導体にチップ状電子部品を実装するにあた
り、光学的画像認識装置のみならず、位置合わせピンに
よる機械的な位置合わせを行うことができるため、位置
合わせ処理に要する時間が短縮できる。According to the present invention, the multilayer ceramic circuit board is
Since the positioning through hole is formed through the thickness direction of the substrate, not only the optical image recognition device but also the mechanical positioning using the positioning pin can be performed when mounting the chip-shaped electronic component on the surface wiring conductor. Therefore, the time required for the alignment processing can be reduced.
【００２０】また、積層セラミック回路基板の貫通孔
は、表面のセラミック層に形成した貫通孔の開口径が、
全体の貫通孔ないで最小な開口径となっているため、こ
の貫通孔の開口径は、表面セラミック層の貫通孔で規制
されることになる。従って、各セラミック層を積層した
時に発生する積層ズレを、表面セラミック層の貫通孔の
開口径と他のセラミック層の開口径との差で吸収するこ
とができるため、貫通孔の形状が歪んでしまうことがな
い。尚、上述の差とは、セラミック層の積層ズレを考慮
して５０μｍ以上差を設けることが望ましい。The through hole of the multilayer ceramic circuit board has an opening diameter of the through hole formed in the surface ceramic layer.
Since the opening diameter is the minimum without the entire through hole, the opening diameter of the through hole is regulated by the through hole of the surface ceramic layer. Therefore, the misalignment that occurs when the ceramic layers are stacked can be absorbed by the difference between the opening diameter of the through hole in the surface ceramic layer and the opening diameter of the other ceramic layers, and the shape of the through hole is distorted. There is no end. In addition, it is desirable to provide a difference of 50 μm or more from the above-mentioned difference in consideration of the lamination shift of the ceramic layer.
【００２１】従って、位置合わせピンの径を、焼成処理
で発生するセラミック層の収縮及びこの最小開口径に合
わせれば、位置合わせピンを位置合わせ貫通孔内に簡単
に挿通することができる。しかも、表面配線導体を導電
性ペーストで印刷する場合にも、この最小開口径を規制
する貫通孔を基準に印刷すればよい。Therefore, if the diameter of the positioning pin is adjusted to the shrinkage of the ceramic layer caused by the firing process and the minimum opening diameter, the positioning pin can be easily inserted into the positioning through hole. In addition, even when the surface wiring conductor is printed with a conductive paste, printing may be performed based on the through hole that regulates the minimum opening diameter.
【００２２】上述のようの構成により、積層セラミック
回路基板であっても、「１００５」と呼ばれる非常に小
さなチップ状電子部品の実装にあたり、光学的認識装置
を用いることなく、簡単に実装することができる。With the above-described configuration, even when a multilayer ceramic circuit board is mounted, a very small chip-shaped electronic component called "1005" can be easily mounted without using an optical recognition device. it can.
【００２３】[0023]
【発明の実施の形態】以下、本発明の積層セラミック回
路基板及びその製造方法を図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a multilayer ceramic circuit board according to the present invention and a method for manufacturing the same will be described with reference to the drawings.
【００２４】図１は、本発明に係る積層セラミック回路
基板の断面図であり、図２は、位置合わせ貫通孔部分の
平面図である。FIG. 1 is a sectional view of a multilayer ceramic circuit board according to the present invention, and FIG. 2 is a plan view of a positioning through-hole portion.
【００２５】図において、１０は積層セラミック回路基
板であり、積層セラミック回路基板１０は、例えばセラ
ミック層１ａ〜１ｆが積層された積層体１と、該積層体
１の各セラミック層１ａ〜１ｆ間に形成された内部配線
導体２・・・と、積層体１の表面に形成された表面配線
導体３、各セラミック層１ａ〜１ｆの厚み方向に形成さ
れ、内部配線導体２どうしまたは内部配線導体２と表面
配線導体３との間を接合するビアホール導体４、前記表
面配配線導体３に半田接合された電子部品５とから構成
され、表面配線導体３と離れて所定回路とは関係ない位
置に形成された位置合わせ貫通孔６を有している。In the drawing, reference numeral 10 denotes a multilayer ceramic circuit board. The multilayer ceramic circuit board 10 is, for example, between a laminate 1 on which ceramic layers 1a to 1f are laminated and each of the ceramic layers 1a to 1f of the laminate 1. , A surface wiring conductor 3 formed on the surface of the laminate 1, and formed in the thickness direction of each of the ceramic layers 1 a to 1 f, and the internal wiring conductors 2 or the internal wiring conductors 2 are formed. It is composed of a via-hole conductor 4 that joins with the surface wiring conductor 3 and an electronic component 5 that is soldered to the surface wiring conductor 3, and is formed at a position apart from the surface wiring conductor 3 and not related to a predetermined circuit. It has a positioning through hole 6.
【００２６】セラミック層１ａ〜１ｆは、アルミナ、ム
ライト、酸化チタン、チタン酸バリウムなどの絶縁性セ
ラミックやアルミナと低融点ガラス成分とからなるガラ
ス−セラミックなどから構成されている。The ceramic layers 1a to 1f are formed of an insulating ceramic such as alumina, mullite, titanium oxide, barium titanate, or a glass-ceramic comprising alumina and a low melting point glass component.
【００２７】内部導体導体２・・・、ビアホール導体４
は、積層体基板１内に内層され、表面配線導体３や、表
面配線導体３に接続した電子部品５とともに所定回路を
構成するものであり、タングステン系（タングステン単
体及びその合金）、モリブデン系、銀系、銅系などを主
成分とした導体からなる。尚、内部導体パターン２の厚
みは８〜１５μｍ程度であり、ビアホール導体の直径は
任意な値とすることができるが、例えば直径は５０〜１
５０μｍである。Internal conductor 2, via-hole conductor 4
Are formed inside the laminated substrate 1 and constitute a predetermined circuit together with the surface wiring conductor 3 and the electronic component 5 connected to the surface wiring conductor 3. It is made of a conductor whose main component is silver or copper. The thickness of the internal conductor pattern 2 is about 8 to 15 μm, and the diameter of the via-hole conductor can be any value.
50 μm.
【００２８】また、表面配線導体３は、積層セラミック
回路基板１０の主面に形成され、例えば表面側主面に形
成された表面配線導体３は、配線パターンとして、ま
た、電子部品５を接合するためのパッドとして、また、
インダクタンス成分を発生させるパターンとして作用
し、裏面側主面に形成された表面配線導体３は、配線パ
ターンとして、また、外部の回路と接続する端子電極パ
ターンとして作用し、タングステン系（タングステン単
体及びその合金）、モリブデン系、銀系、銅系など導体
からなり、さらに必要に応じて表面にメッキ処理が施さ
れている。The front surface wiring conductor 3 is formed on the main surface of the multilayer ceramic circuit board 10. For example, the front surface wiring conductor 3 formed on the front side main surface is used as a wiring pattern and joins the electronic component 5. As a pad for
The front surface wiring conductor 3 formed on the back side main surface acts as a pattern for generating an inductance component, and functions as a wiring pattern and a terminal electrode pattern connected to an external circuit. (Alloy), molybdenum-based, silver-based, copper-based conductors, and the surface is plated if necessary.
【００２９】上述の内部配線導体２は、セラミック層１
ａ〜１ｆとなるセラミックグリーンシート上に、上述の
金属材料を主成分とする導電性ペーストを所定パターン
に印刷して形成され、グリーンシートの積層後、グリー
ンシート積層体の焼成処理と同時に焼結される。The above-mentioned internal wiring conductor 2 is made of ceramic layer 1
The conductive paste containing the above-described metal material as a main component is printed in a predetermined pattern on ceramic green sheets to be a to 1f, and after the green sheets are laminated, sintering is performed simultaneously with the firing treatment of the green sheet laminate. Is done.
【００３０】また、ビアホール導体４は、セラミック層
１ａ〜１ｆとなるセラミックグリーンシートに所定位置
に貫通孔を形成し、例えば内部配線導体２となる導電性
ペーストの印刷時に、導電性ペーストが貫通孔に充填さ
れ、グリーンシートの積層後、グリーンシート積層体の
焼成処理と同時に焼結される。尚、ビアホール導体４と
なる導体は、セラミック層１ａ〜１ｆの焼結収縮率を考
慮して、内部配線導体２となる導電性ペーストと異なる
成分の導電性ペーストを用いてもよい。The via hole conductor 4 has a through hole formed at a predetermined position in a ceramic green sheet to be the ceramic layers 1a to 1f. For example, when the conductive paste to be the internal wiring conductor 2 is printed, the conductive paste is formed through the through hole. After the green sheets are laminated, the green sheets are sintered simultaneously with the firing treatment of the green sheet laminate. The conductor serving as the via-hole conductor 4 may be a conductive paste having a component different from that of the conductive paste serving as the internal wiring conductor 2 in consideration of the sintering shrinkage of the ceramic layers 1a to 1f.
【００３１】さらに、表面配線導体３は、上述の内部配
線導体２やビアホール導体４のように、セラミック層１
ａや１ｆとなるグリーンシートの表面又は裏面に上述の
金属材料を主成分となる導電性ペーストを用いて形成
し、所定パターンに印刷し、グリーンシートの積層後、
グリーンシート積層体の焼成処理と同時に焼結してもよ
い。また、グリーンシートの表面に形成せず、内部配線
導体２、ビアホール導体４となる導体を有するグリーン
シートを積層した後に、積層体の表面に導電性ペースト
を印刷して、積層体と同時に焼成処理したり、また、焼
成処理までは表面配線導体２を形成せず、焼成された積
層体の表裏両主面に導電性ペーストを用いて所定パター
ンに印刷し、焼きつけ処理しても構わない。Further, like the internal wiring conductor 2 and the via-hole conductor 4 described above, the surface wiring conductor 3 has a ceramic layer 1
The above-mentioned metal material is formed on the front surface or the back surface of the green sheet to be a or 1f using a conductive paste having a main component, printed in a predetermined pattern, and after laminating the green sheets,
The green sheet laminate may be sintered simultaneously with the firing treatment. In addition, after laminating green sheets having conductors serving as internal wiring conductors 2 and via-hole conductors 4 without forming them on the surface of the green sheet, a conductive paste is printed on the surface of the laminate, and the laminate is fired simultaneously with the laminate. Alternatively, the surface wiring conductor 2 may not be formed until the baking treatment, and the baking treatment may be performed by printing in a predetermined pattern using a conductive paste on both front and back main surfaces of the fired laminate.
【００３２】電子部品５は、チップ状積層コンデンサ、
チップ抵抗器、トランジスタ、発振部品、半導体ＩＣな
どが例示でき、半田などの導電性接合材で、ろう付けな
どによって、表面配線導体３のパッド部分に実装され
る。The electronic component 5 includes a chip-shaped multilayer capacitor,
A chip resistor, a transistor, an oscillating component, a semiconductor IC, or the like can be exemplified, and is mounted on a pad portion of the surface wiring conductor 3 by a conductive bonding material such as solder by brazing or the like.
【００３３】本発明の特徴的なことは、セラミック層１
ａ〜１ｆが積層してなる積層セラミック回路基板１０の
所定回路とは関係のない周囲近傍の複数箇所、望ましく
は、矩形状の積層セラミック回路基板１０の各角部近傍
に、各セラミック層１ａ〜１ｆの厚み方向を貫くように
位置合わせ貫通孔６が形成されている。この貫通孔６は
各セラミック層１ａ〜１ｆに形成された貫通孔６ａ〜６
ｆが同一軸に重なりあって構成されるが、表面セラミッ
ク層１ａの貫通孔６ａの開口径は例えば１〜５ｍｍ程度
であり、他のセラミック層１ｂ〜１ｆの貫通孔６ａ〜６
ｆの開口径は、貫通孔６ａよりも少なくとも５０μｍ程
度大きな開口径となっている。The feature of the present invention is that the ceramic layer 1
The ceramic layers 1a to 1f are provided at a plurality of locations near the periphery of the multilayer ceramic circuit board 10 formed by laminating the ceramic layers 1a to 1f irrespective of a predetermined circuit, preferably near each corner of the rectangular multilayer ceramic circuit board 10. An alignment through-hole 6 is formed so as to extend through the thickness direction of 1f. The through holes 6 are formed in the ceramic layers 1a to 1f.
f are overlapped on the same axis, the opening diameter of the through hole 6a of the surface ceramic layer 1a is, for example, about 1 to 5 mm, and the through holes 6a to 6 of the other ceramic layers 1b to 1f.
The opening diameter of f is larger than the through hole 6a by at least about 50 μm.
【００３４】この位置合わせ貫通孔６は、セラミック層
１ａ〜１ｆとなるグリーンシートにビアホール導体７と
なる貫通孔を形成する際に、同時に、パンチング処理等
によって形成され、各セラミック層１ａ〜１ｆに形成さ
れる。即ち、位置合わせ貫通孔６は、各セラミック層１
ａ〜１ｆに形成された貫通孔６ａ〜６ｆが同一軸上に重
なりあって形成される。The positioning through holes 6 are formed by punching or the like at the same time when the through holes serving as the via hole conductors 7 are formed in the green sheets serving as the ceramic layers 1a to 1f, and are formed in the respective ceramic layers 1a to 1f. It is formed. That is, the positioning through-hole 6 is formed in each ceramic layer 1.
The through holes 6a to 6f formed in a to 1f are formed so as to overlap on the same axis.
【００３５】各セラミック層１ａ〜１ｆにおいて、この
貫通孔６ａ〜６ｆは、グリーンシート上に導電性ペース
トを用いて、内部配線導体２や表面配線導体３となる導
体を印刷する際、また、ビアホール導体７の貫通孔に導
電性ペーストを印刷充填する際の位置基準となるもので
あり、さらに、各グリーンシートを積層する際に、積層
位置ズレの状態を目視確認するための検査孔となる。In each of the ceramic layers 1a to 1f, the through holes 6a to 6f are used for printing the conductors to be the internal wiring conductors 2 and the surface wiring conductors 3 using a conductive paste on the green sheet. This serves as a position reference when the conductive paste is printed and filled in the through-hole of the conductor 7, and further serves as an inspection hole for visually confirming the state of the misalignment when laminating the green sheets.
【００３６】上述したように、グリーンシートの積層に
あたっては、５０μｍ程度の積層ズレが発生してしてし
まう。その程度の積層ズレが許容できるように内部配線
導体２、ビアホール導体４、表面配線導体３が設計され
ている。As described above, when stacking green sheets, a stacking deviation of about 50 μm occurs. The internal wiring conductor 2, the via-hole conductor 4, and the surface wiring conductor 3 are designed to allow such a degree of lamination displacement.
【００３７】しかし、例えば５０μｍ以上の積層ズレが
発生した場合、この貫通孔６ａ〜６ｆの重なり状態を表
面側から目視すると、表面側のセラミック１ａの貫通孔
６ａの開口から、その下部に積層されたセラミック層１
ｂ〜１ｆの貫通孔６ｂ〜６ｆの縁部が現れることにな
る。即ち、いずれかのセラミック層１ｂ〜１ｆで大きな
積層ズレが発生していることが確認できる。However, when a lamination displacement of, for example, 50 μm or more occurs, when the overlapping state of the through holes 6a to 6f is viewed from the front side, the lamination from the opening of the through hole 6a of the ceramic 1a on the front side is performed below. Ceramic layer 1
The edges of the through holes 6b to 6f b to 1f appear. That is, it can be confirmed that large lamination displacement has occurred in any of the ceramic layers 1b to 1f.
【００３８】また、グリーンシートを積層した後、特に
焼成処理した積層体１に表面配線導体２となる導体を導
電性ペーストを用いて印刷形成する際に、セラミック層
１ａに形成した最小開口径の貫通孔６ａを基準に導体を
形成することができるので、印刷精度が向上させること
ができる。Further, after laminating the green sheets, particularly when the conductor to be the surface wiring conductor 2 is printed and formed on the laminated body 1 subjected to the firing treatment by using a conductive paste, the minimum opening diameter formed in the ceramic layer 1a is reduced. Since the conductor can be formed based on the through hole 6a, the printing accuracy can be improved.
【００３９】また、上述のように各グリーンシートの積
層工程中の位置合わせのみならず、この貫通孔６は、電
子部品５の実装工程で、実装精度、実装処理効率が向上
する。Further, as described above, not only the positioning during the lamination process of each green sheet, but also the through-hole 6 improves the mounting accuracy and the mounting processing efficiency in the mounting process of the electronic component 5.
【００４０】従来は、表面配線導体３中のパッドを検出
して、電子部品を実装するあたり、積層セラミック回路
基板の表面に形成していた位置合わせマーキングを光学
的センサーで認識させ、この結果からパッドの位置を割
り出していたが、本発明の構造では、積層セラミック回
路基板１０の複数箇所に形成した貫通孔６に、電子部品
マウンターと連動した位置合わせピンを挿通して、位置
合わせピンと表面配線導体３のパッドとの相対的な位置
関係により、実装すべきパッド位置を特定することがで
きる。Conventionally, when a pad in the surface wiring conductor 3 is detected and an electronic component is mounted, an alignment sensor formed on the surface of the multilayer ceramic circuit board is recognized by an optical sensor. Although the positions of the pads are determined, in the structure of the present invention, the positioning pins interlocked with the electronic component mounter are inserted into the through holes 6 formed at a plurality of positions of the multilayer ceramic circuit board 10 so that the positioning pins and the surface wiring are formed. The position of the pad to be mounted can be specified based on the relative positional relationship between the conductor 3 and the pad.
【００４１】即ち、従来のように、基板毎の画像認識を
行う必要は全くなく、積層セラミック回路基板１０の表
面配線導体３のパッドを検出するために、位置合わせピ
ンを用いた機械的な位置合わせとなるため、非常に実装
処理の効率が向上することになる。しかも、この位置合
わせピンに電子部品５を実装前の複数の積層セラミック
回路基板１０を挿通させておけば、実装効率は一層向上
する。That is, unlike the related art, there is no need to perform image recognition for each board. In order to detect the pads of the surface wiring conductors 3 of the multilayer ceramic circuit board 10, a mechanical position using an alignment pin is used. Since they are combined, the efficiency of the mounting process is greatly improved. Moreover, if a plurality of multilayer ceramic circuit boards 10 before mounting the electronic components 5 are inserted through the positioning pins, the mounting efficiency is further improved.
【００４２】特に、貫通孔６の開口径が、表面配線導体
３を形成したセラミック層１ａの貫通孔６ａで最小径と
なるため、位置合わせピンの直径をこの貫通孔６ａのみ
に合わせておけば、貫通孔６に位置合わせピンの挿通が
簡単に行え、同時に、貫通孔６ないでの位置合わせの遊
びが少ないため、電子部品５の実装精度が向上する。In particular, since the opening diameter of the through-hole 6 is the smallest at the through-hole 6a of the ceramic layer 1a on which the surface wiring conductor 3 is formed, if the diameter of the positioning pin is adjusted only to this through-hole 6a. In addition, the positioning pin can be easily inserted into the through hole 6, and at the same time, there is little positioning play without the through hole 6, so that the mounting accuracy of the electronic component 5 is improved.
【００４３】例えば、積層セラミック回路基板の各セラ
ミック層に同一開口径の貫通孔を形成した場合、各貫通
孔の重なり具合によって、貫通孔全体の開口が歪んでし
まう。For example, when through-holes having the same opening diameter are formed in each ceramic layer of the multilayer ceramic circuit board, the opening of the entire through-hole is distorted due to the degree of overlapping of the through-holes.
【００４４】即ち、この貫通孔に挿通する位置合わせピ
ンの直径を、歪んだ開口の貫通孔を考慮してある程度小
さくして用いる必要がある。これでは、パッドに配置す
る電子部品の実装精度を５０μｍ以内にすることが難し
かった。That is, it is necessary to reduce the diameter of the positioning pin inserted into the through hole to a certain extent in consideration of the through hole having a distorted opening. In this case, it has been difficult to make the mounting accuracy of the electronic components arranged on the pads within 50 μm.
【００４５】本発明では、表面のセラミック層１ａの貫
通孔６ａが、他のセラミック層１ｂ〜１ｆの貫通孔６ｂ
〜６ｆに比較して最小開口径であり、この貫通孔６ａを
基準孔として位置合わせピンの直径を決定すれば、表面
配線導体３との位置関係が明確に特定できることにな
る。その結果、電子部品５の実装精度を５０μｍ程度に
することが簡単となり、電子部品５として「１００５」
と言われる超小型チップ状電子部品（平面形状が１．０
ｍｍ×０．５ｍｍ）を精度高く実装できることになる。In the present invention, the through-hole 6a of the ceramic layer 1a on the surface is replaced with the through-hole 6b of the other ceramic layer 1b-1f.
6f, which is the minimum opening diameter. If the diameter of the positioning pin is determined using the through hole 6a as a reference hole, the positional relationship with the surface wiring conductor 3 can be clearly specified. As a result, the mounting accuracy of the electronic component 5 can be easily reduced to about 50 μm, and “1005” is used as the electronic component 5.
Ultra-small chip-shaped electronic components (planar shape is 1.0
mm × 0.5 mm) can be implemented with high accuracy.
【００４６】なお、上述の説明において、電子部品５の
実装位置決め手段として、貫通孔に位置合わせピンを挿
通する機械的な位置決め手段で説明したが、実装処理時
間に劣る光学センサーを用いた画像認識によって行って
もよい。即ち、貫通孔６( 実際には開口径の最小なセラ
ミック層１ａの貫通孔６ａの開口径によって規制されて
る）と積層セラミック回路基板１０の表面の色彩のコン
トラストの差によって画像認識による位置決めをでき
る。In the above description, the mechanical positioning means for inserting the positioning pin into the through-hole has been described as the mounting positioning means for the electronic component 5, but the image recognition using the optical sensor which is inferior in the mounting processing time has been described. May be performed. That is, positioning by image recognition can be performed by a difference in color contrast between the through hole 6 (actually, the opening diameter of the through hole 6a of the ceramic layer 1a having the smallest opening diameter) and the surface of the multilayer ceramic circuit board 10. .
【００４７】また、最小径を有する貫通孔６は、積層さ
れるセラミック層の下方から順次開口径が小さくなるよ
うにしても構わない。さらに、積層セラミック回路基板
１０の積層体１は、セラミック層１ａ〜１ｆの６層で説
明しているが、回路配線の構成により種々の変更は可能
である。The through-hole 6 having the minimum diameter may have a smaller opening diameter sequentially from below the stacked ceramic layers. Furthermore, although the laminate 1 of the multilayer ceramic circuit board 10 has been described with six ceramic layers 1a to 1f, various changes can be made depending on the configuration of the circuit wiring.
【００４８】[0048]
【発明の効果】以上のように本発明によれば、積層セラ
ミック回路基板の一部に、厚み方向に貫通する貫通孔を
形成して、この貫通孔の表面開口によって、表面配線導
体および電子部品の接合位置を特定している。As described above, according to the present invention, a through hole penetrating in the thickness direction is formed in a part of the multilayer ceramic circuit board, and the surface wiring conductor and the electronic component are formed by the surface opening of the through hole. Are specified.
【００４９】しかも、最も表面に現れる貫通孔の開口径
が最も小さく設定されているため、この貫通孔による電
子部品の実装位置の位置合わせが精度よく行える。ま
た、電子部品の実装位置の位置合わせの際に、位置合わ
せ手法として、処理時間を短縮できる貫通孔に位置合わ
せピンを挿通させる方式を用いても、表面のセラミック
層に形成した貫通孔の開口径に比較して下部のセラミッ
ク層に形成した貫通孔の開口径の方が大きいため、貫通
孔内で位置合わせピンが途中で挿通できなくなることが
ない。Further, since the opening diameter of the through hole that appears most on the surface is set to be the smallest, the mounting position of the electronic component can be accurately adjusted by the through hole. In addition, when positioning the mounting position of the electronic component, even if a method of inserting a positioning pin through a through hole that can reduce processing time is used as a positioning method, the opening of the through hole formed in the ceramic layer on the surface may be performed. Since the opening diameter of the through hole formed in the lower ceramic layer is larger than the diameter, the positioning pin does not become unable to be inserted halfway in the through hole.
【００５０】しかも、積層工程中に、積層ズレが発生し
た場合には、その発生度合いを貫通孔の開口状況から簡
単に目視確認することができる。In addition, if a lamination shift occurs during the lamination process, the degree of occurrence can be easily visually checked from the state of opening of the through holes.
【００５１】即ち、表面配線導体の形成位置の精度を高
めることができ、チップ状電子部品を高い精度で実装す
ることができるとともに、位置決め処理が簡単に行え、
製造効率にも優れた積層セラミック回路基板となる。That is, it is possible to improve the precision of the formation position of the surface wiring conductor, to mount the chip-shaped electronic component with high precision, and to easily perform the positioning process.
The resulting multilayer ceramic circuit board has excellent manufacturing efficiency.
【図１】本発明に係る積層セラミック回路基板の断面図
である。FIG. 1 is a cross-sectional view of a multilayer ceramic circuit board according to the present invention.
【図２】本発明に係る積層セラミック回路基板の貫通孔
部分の平断図である。FIG. 2 is a cross-sectional view of a through-hole portion of the multilayer ceramic circuit board according to the present invention.
１０・・・・・・積層セラミック回路基板 １・・・・・・・積層体 １ａ〜１ｆ・・・セラミック層 ２・・・・・・・内部配線導体 ３・・・・・・・表面配線導体 ４・・・・・・・ビアホール導体 ５・・・・・・・電子部品 ６・・・・・・・位置決め貫通孔 ６ａ〜６ｆ・・・貫通孔 10 multilayer ceramic circuit board 1 multilayer body 1a to 1f ceramic layer 2 internal wiring conductor 3 surface wiring Conductor 4: Via-hole conductor 5: Electronic component 6: Positioning through hole 6a to 6f: Through hole
Claims (1)
セラミック層を積層した積層体の表面に前記内部配線導
体と接続する表面配線導体及び該表面配線導体に接合さ
れた電子部品が夫々形成された積層セラミック回路基板
であって、 前記積層体の各セラミック層は、その各々に同一軸の貫
通孔が形成されており、且つ表面セラミック層の貫通孔
の開口径が、他のセラミック層の貫通孔の開口径に比較
して小さなっていることを特徴とする積層セラミック回
路基板。1. A surface wiring conductor connected to the internal wiring conductor and an electronic component bonded to the surface wiring conductor are respectively formed on a surface of a laminate in which a plurality of ceramic layers are laminated with an internal wiring conductor interposed between layers. A laminated ceramic circuit board, wherein each of the ceramic layers of the laminate has a coaxial through-hole formed therein, and the opening diameter of the through-hole of the surface ceramic layer is different from that of the other ceramic layers. A multilayer ceramic circuit board having a smaller diameter than an opening diameter of a through hole.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140621A JPH10335822A (en) | 1997-05-29 | 1997-05-29 | Multilayered ceramic circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140621A JPH10335822A (en) | 1997-05-29 | 1997-05-29 | Multilayered ceramic circuit board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335822A true JPH10335822A (en) | 1998-12-18 |
Family
ID=15272973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9140621A Pending JPH10335822A (en) | 1997-05-29 | 1997-05-29 | Multilayered ceramic circuit board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335822A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339160A (en) * | 2000-05-29 | 2001-12-07 | Sumitomo Metal Electronics Devices Inc | Method for producing ceramic multilayer wiring board |
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-
1997
- 1997-05-29 JP JP9140621A patent/JPH10335822A/en active Pending
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