JPH10335513A - Circuit member for semiconductor device, semiconductor device using the member, and manufactures of the member and the device - Google Patents
Circuit member for semiconductor device, semiconductor device using the member, and manufactures of the member and the deviceInfo
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- JPH10335513A JPH10335513A JP11007097A JP11007097A JPH10335513A JP H10335513 A JPH10335513 A JP H10335513A JP 11007097 A JP11007097 A JP 11007097A JP 11007097 A JP11007097 A JP 11007097A JP H10335513 A JPH10335513 A JP H10335513A
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- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は，めっきにより薄く
形成された回路部を有する、面実装型の樹脂封止型半導
体装置用の回路部材と、該回路部材を用いた半導体装
置、およびそれらの製造方法に関するもので、特に、樹
脂封止型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）
タイプの半導体装置用の回路部材、小型パッケージ用の
回路部材に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit member for a surface-mount type resin-encapsulated semiconductor device having a circuit portion formed thin by plating, a semiconductor device using the circuit member, and a semiconductor device using the circuit member. The present invention relates to a manufacturing method, particularly, a resin-sealed BGA (Ball Grid Array).
The present invention relates to a circuit member for a semiconductor device of a type and a circuit member for a small package.
【０００２】[0002]
【従来の技術】近年、半導体装置は、電子機器の高性能
化と軽薄短小化の傾向（時流）からＬＳＩのＡＳＩＣに
代表されるように、ますます高集積化、高機能化になっ
ている。半導体装置の高集積化、高機能化は外部端子
（ピン）の総数の増加となり、ますます多端子（ピン）
化が求められるようになってきた。多端子（ピン）Ｉ
Ｃ、特にゲートアレイやスタンダードセルに代表される
ＡＳＩＣあるいは、マイコン、ＤＳＰ（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等の半導体装置
化には、リードフレームを用いたものとしては、ＱＦＰ
（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の表面実装
型パッケージが用いられており、ＱＦＰでは３００ピン
クラスのものまでが実用化に至ってきている。ＱＦＰ
は、図１７（ｂ）に示す単層リードフレーム１３１０を
用いたもので、図１７（ａ）にその断面図を示すよう
に、ダイパッド１３１１上に半導体素子１３２０を搭載
し、銀めっき、金めっき等の処理がされたインナーリー
ド先端部１３１２Ａと半導体素子１３２０の端子（電極
パッド）１３２１とをワイヤ１３３０にて結線した後
に、樹脂１３４０で封止し、ダムバー部をカットし、ア
ウターリード１３１３部をガルウイング状に折り曲げて
作製されている。このようなＱＦＰは、パッケージの４
方向へ外部回路と電気的に接続するためのアウターリー
ドを設けた構造となり、多端子（ピン）化に対応できる
ものとして開発されてきた。ここで用いられる単層リー
ドフレーム１３１０は、通常、コバール、４２合金（４
２％Ｎｉ−鉄）、銅系合金等の導電性に優れ、且つ強度
が大きい金属板をフオトリソグラフイー技術を用いたエ
ッチング加工方法やスタンピング法等により、図１７
（ｂ）に示すような形状に加工して作製されていた。2. Description of the Related Art In recent years, semiconductor devices have become more highly integrated and more sophisticated as represented by LSI ASICs due to the trend toward higher performance and lighter, thinner and smaller electronic devices (current trend). . As the integration and functionality of semiconductor devices increase, the total number of external terminals (pins) increases, and the number of terminals (pins) increases.
Is becoming required. Multi-terminal (pin) I
C, especially an ASIC represented by a gate array or a standard cell, a microcomputer, a DSP (Digital
For a semiconductor device such as a signal processor, a device using a lead frame includes a QFP.
(Quad Flat Package) and the like, and a surface mount type package such as a QFP has been commercialized up to a 300-pin class. QFP
Uses a single-layer lead frame 1310 shown in FIG. 17 (b). As shown in a sectional view of FIG. 17 (a), a semiconductor element 1320 is mounted on a die pad 1311 and silver plating and gold plating are performed. After connecting the tip 1312A of the inner lead and the terminal (electrode pad) 1321 of the semiconductor element 1320 with the wire 1330, sealing is performed with the resin 1340, the dam bar portion is cut, and the outer lead 1313 is removed. It is fabricated by bending it into a gull wing shape. Such a QFP is package 4
It has a structure in which outer leads for electrically connecting to an external circuit in the direction are provided, and has been developed as a structure capable of coping with multi-terminals (pins). The single-layer lead frame 1310 used here is generally made of Kovar 42 alloy (4
A metal plate having excellent conductivity and high strength, such as a 2% Ni-iron) or a copper alloy, is etched by a photolithography technique, a stamping method, or the like using a photolithography technique.
It was fabricated by processing into a shape as shown in FIG.
【０００３】しかしながら、近年の半導体素子の信号処
理の高速化及び高性能（機能）化は、更に多くの端子を
必要としている。これに対し、ＱＦＰでは、外部端子ピ
ッチを狭めることにより、更なる多端子化に対応できる
が、外部端子を狭ピッチ化した場合、外部端子自体の幅
も狭める必要があり、外部端子強度を低下させることと
なる。その結果、端子成形（ガルウイング化）の位置精
度あるいは平坦精度等において問題を生じてしまう。ま
た、ＱＦＰでは、アウターリードのピッチが、０．４ｍ
ｍ、０．３ｍｍと更にピッチが狭くなるにつれ、これら
狭ピッチの実装工程が難しくなってきて、高度なボード
実装技術を実現せねばならない等の障害（問題）をかか
えている。[0003] However, in recent years, higher speed and higher performance (function) of signal processing of a semiconductor element require more terminals. On the other hand, the QFP can cope with further increase in the number of terminals by reducing the pitch of the external terminals. However, when the pitch of the external terminals is reduced, it is necessary to reduce the width of the external terminals themselves. Will be done. As a result, a problem arises in the positional accuracy or flatness accuracy of the terminal forming (gull-wing). In QFP, the outer lead pitch is 0.4 m
As the pitch is further reduced to m and 0.3 mm, the mounting process at these narrow pitches becomes more difficult, and there are obstacles (problems) such as the need to realize advanced board mounting technology.
【０００４】これら従来のＱＦＰパッケージがかかえる
実装効率、実装性の問題を回避するために、半田ボール
をパッケージの外部端子に置き換えた面実装型パッケー
ジであるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と
呼ばれるプラスチックパッケージ半導体装置が開発され
てきた。ＢＧＡは、外部端子を裏面にマトリクス状（ア
レイ状）に配置した半田ボールとした表面実装型半導体
装置（プラスチックパッケージ）の総称である。通常、
このＢＧＡは、入出力端子を増やすために、両面配線基
板の片面に半導体素子を搭載し、もう一方の面に球状の
半田を取付けた外部端子用電極を設け、スルーホールを
通じて半導体素子と外部端子用電極との導通をとってい
た。球状の半田をアレイ状に並べることにより、端子ピ
ッチの間隔を従来のリードフレームを用いた半導体装置
より広くすることができ、この結果、半導体装置の実装
工程を難しくせず、入出力端子の増加に対応できた。Ｂ
ＧＡは、一般に図１２に示すような構造である。図１２
（ｂ）は図１２（ａ）の裏面（基板）側からみた図で図
１２（ｃ）はスルーホール８５０部を示したものであ
る。このＢＧＡはＢＴレジン（ビスマレイミド系樹脂）
を代表とする耐熱性を有する平板（樹脂板）の基材８０
２の片面に半導体素子８０１を搭載するダイパッド８０
５と半導体素子８０１からボンディングワイヤ８０８に
より電気的に接続されるボンディングパッド８１０をも
ち、もう一方の面に、外部回路と半導体装置との電気
的、物理的接続を行う格子状あるいは千鳥状に配置され
た半田ボールにより形成した外部接続端子８０６をも
ち、外部接続端子８０６とボンディングパッド８１０の
間を配線８０４とスルーホール８５０、配線８０４Ａに
より電気的に接続している構造である。しかしながら、
このＢＧＡは搭載する半導体素子とワイヤの結線を行う
回路と、半導体装置化した後にプリント基板に実装する
ための外部端子用電極とを、基材８０２の両面に設け、
これらをスルーホール８５０を介して電気的に接続した
複雑な構成であり、樹脂の熱膨張の影響によりスルーホ
ール８５０に断線を生じることもあり、作製上、信頼性
の点で問題が多かった。In order to avoid the mounting efficiency and mounting problems of these conventional QFP packages, a plastic package semiconductor called a BGA (Ball Grid Array) which is a surface mounting type package in which solder balls are replaced with external terminals of the package. Equipment has been developed. The BGA is a generic name of a surface-mounted semiconductor device (plastic package) in which external terminals are arranged on a back surface in a matrix (array) of solder balls. Normal,
In order to increase the number of input / output terminals, this BGA has a semiconductor element mounted on one side of a double-sided wiring board, and an external terminal electrode with a spherical solder attached on the other side. Continuity with the test electrode. By arranging spherical solders in an array, the pitch of the terminals can be wider than that of a semiconductor device using a conventional lead frame. As a result, the mounting process of the semiconductor device is not difficult, and the number of input / output terminals is increased. Was able to respond. B
GA generally has a structure as shown in FIG. FIG.
12B is a view from the back (substrate) side of FIG. 12A, and FIG. 12C shows a through-hole 850 portion. This BGA is BT resin (bismaleimide resin)
Heat-resistant flat plate (resin plate) substrate 80 represented by
Die pad 80 on which semiconductor element 801 is mounted on one side
5 and a bonding pad 810 electrically connected from the semiconductor element 801 to the semiconductor device 801 by a bonding wire 808, and arranged on the other surface in a lattice or staggered pattern for electrically and physically connecting an external circuit and the semiconductor device. In this structure, the external connection terminal 806 and the bonding pad 810 are electrically connected by the wiring 804, the through hole 850, and the wiring 804A. However,
The BGA is provided with a circuit for connecting a semiconductor element to be mounted and a wire, and external terminal electrodes for mounting on a printed circuit board after the semiconductor device is formed, on both surfaces of the base material 802.
These have a complicated configuration in which these are electrically connected via the through-hole 850, and the through-hole 850 may be disconnected due to the thermal expansion of the resin, and there are many problems in terms of reliability in manufacturing.
【０００５】この為、作製プロセスの簡略化、信頼性の
低下を回避するため、上記図１２に示す構造のものの他
に、リードフレームをコア材として回路を形成したＰＢ
ＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）も、近年、種々提案されてきた。これらのリードフ
レームを使用するＰＢＧＡパッケージは、一般には、リ
ードフレーム９１０の外部端子部９１４に対応する箇所
に所定の孔をあけた、絶縁性の固定用フィルム９６０上
にリードフレーム９１０全体を固定して、樹脂封止した
図１３（ａ）に示すような構造、ないし固定用テープ９
６０Ａにてインナーリードを固定した図１３（ｂ）に示
すような構造をとっていた。[0005] Therefore, in order to simplify the manufacturing process and avoid a decrease in reliability, in addition to the structure shown in FIG.
GA (Plastic Ball Grid Arra)
y) has also been proposed in recent years. In general, a PBGA package using these lead frames is formed by fixing the entire lead frame 910 on an insulating fixing film 960 in which a predetermined hole is formed at a position corresponding to the external terminal portion 914 of the lead frame 910. Then, the structure as shown in FIG.
The structure as shown in FIG. 13B in which the inner lead was fixed at 60A was adopted.
【０００６】ここで用いられるリードフレーム９１０
は、外部端子部９１３とインナーリード９１２ともリー
ドフレーム素材の厚さに作製されており、エッチングに
よる外形加工後においては、図１４（ａ）に示すよう
に、インナーリード９１２先端に延設された、インナー
リードと一体的に連結し、インナーリード同志を互いに
固定するための連結部９１７を設けた状態で、且つ、外
部端子部を支持するための支持リード９１５をダムバー
（枠部）９１４に連結させていた。そして、図１３
（ａ）に示す半導体装置９００の場合は、図１４に示す
ように、リードフレーム（図１４（ａ））全体を固定用
フィルム９６０にて固定した（図１４（ｂ））後に、プ
レスにより本来不要であるインナーリード同志を連結す
る連結部９１７の除去を行って、図１４（ｃ）に示すよ
うなリードフレーム９１０と固定用フィルム９６０から
なるリードフレーム部材９７０を得て使用していた。９
２０は開口部である。このため、リードフレーム部材９
７０の作製には高価な金型が必要で、且つ生産性の面で
も良くなかった。これに対し、図１３（ｂ）に示す半導
体装置９００Ａの場合は、リードフレーム全体でなくイ
ンナーリードを含む一部を固定用テープ９６０Ａで固定
し、インナーリード同志を連結する連結部（図示してい
ない）を除去して、リードフレーム９１０と固定用テー
プ９６０Ａとからなるリードフレーム部材９７０Ａを得
ていたが、やはりリードフレーム部材９７０Ａの作製に
は高価な金型が必要で、且つ生産性の面でも良くなかっ
た。また、図１４（ｃ）に示すリードフレーム部材９７
０を用いた場合や、リードフレームの一部を固定したリ
ードフレーム部材９７０Ａ（図１３（ｂ））を用いた場
合、半導体装置の作製の際には、図１５に示すように、
樹脂封止後にダムバー（枠部）９１４を除去し、外部端
子部を支持していた支持リード９１５を互いに分離する
必要があり、金型により枠部を切断除去していたため、
やはり高価な金型が必要で、且つ生産性の面でも良くな
かった。The lead frame 910 used here
Both the external terminal portion 913 and the inner lead 912 are formed to the thickness of the lead frame material, and after the outer shape processing by etching, as shown in FIG. And a connecting lead 915 for integrally connecting the inner leads and fixing the inner leads to each other, and a supporting lead 915 for supporting an external terminal portion to a dam bar (frame portion) 914. I was letting it. And FIG.
In the case of the semiconductor device 900 shown in FIG. 14A, as shown in FIG. 14, the entire lead frame (FIG. 14A) is fixed with a fixing film 960 (FIG. 14B), and then, is originally pressed by a press. Unnecessary connecting portions 917 for connecting the inner leads are removed to obtain a lead frame member 970 including a lead frame 910 and a fixing film 960 as shown in FIG. 9
Reference numeral 20 denotes an opening. For this reason, the lead frame member 9
The production of 70 required an expensive mold and was not good in productivity. On the other hand, in the case of the semiconductor device 900A shown in FIG. 13B, a part including the inner leads, not the entire lead frame, is fixed with the fixing tape 960A, and a connecting part (not shown) for connecting the inner leads is connected. Was removed to obtain a lead frame member 970A consisting of a lead frame 910 and a fixing tape 960A. However, the production of the lead frame member 970A also requires an expensive mold and productivity. But it was not good. The lead frame member 97 shown in FIG.
0, or a lead frame member 970A (FIG. 13B) in which a part of a lead frame is fixed, when a semiconductor device is manufactured, as shown in FIG.
It is necessary to remove the dam bar (frame part) 914 after resin sealing and separate the support leads 915 supporting the external terminal parts from each other. Since the frame part was cut and removed by a mold,
Again, expensive molds were required, and productivity was not good either.
【０００７】このような、リードフレームをコア材とし
て用いたＢＧＡタイプの樹脂封止型半導体装置において
は、図１７（ｂ）に示す単層リードフレームを用いた半
導体装置に比べ、同じ端子数で外部回路と接続するため
の外部端子ピッチを広くでき、半導体装置の実装工程を
難しくしないで、入出力端子の増加に対応できたが、一
層の多端子化に対しては、インナーリードの狭ピッチ化
が必須でその対応が求められていた。これに対応するた
め、インナーリード部をリードフレーム素材より薄肉に
形成し、狭いピッチ化を達成するエッチング加工方法が
提案されている。このエッチング加工方法の１例を図１
６に挙げて説明する。簡単のため、ここでは、インナー
リードのみを銅合金からなるリードフレーム素材より薄
肉化したリードフレームを作製する場合を説明する。図
１６は、薄肉状に形成するインナーリード先端部の各工
程の断面図である。尚、リードフレーム素材の厚さのま
まで外形加工する箇所については、リードフレーム素材
の両面にほぼ同じ形状、サイズのレジストパターンを形
成してエッチングを行う。図１６中、１２１０はリード
フレーム素材、１２１０Ａは薄肉部、１２２０Ａ、１２
２０Ｂはレジストパターン、１２３０は第一の開口部、
１２４０は第二の開口部、１２５０は第一の凹部、１２
６０は第二の凹部、１２７０は平坦状面、１２８０はエ
ッチング抵抗層（充填材層）、１２９０はインナーリー
ドである。先ず、厚さが０．１５ｍｍの帯び状板からな
るリードフレーム素材の両面を洗浄、脱脂処理等を行っ
た後に、重クロム酸カリウムを感光剤としたカゼイン水
溶液の混合液からなるレジストを両面に塗布し、レジス
トを乾燥後、所定のパターン版を用いてリードフレーム
素材の両面のレジストの所定領域をそれぞれ露光し、現
像処理を行い、所定形状の第一の開口部１２３０、第二
の開口部１２４０をもつレジストパターン１２２０Ａ、
１２２０Ｂを形成する。（図１６（ａ）） 第一の開口部１２３０は、後のエッチング加工において
リードフレーム素材１２１０をこの開口部からベタ状に
リードフレーム素材１２１０よりも薄肉に腐蝕するため
のもので、レジストの第二の開口部１２４０は、インナ
ーリード先端部の形状を形成するためのものである。次
いで、液温５０°Ｃ、比重４６ボーメの塩化第二鉄溶液
を用いて、スプレー圧３．０ｋｇ／ｃｍ2 にて、レジス
トパターンが形成されたリードフレーム素材１２１０の
両面をエッチングし、ベタ状（平坦状）に腐蝕された第
一の凹部１２５０の深さｈが所定の深さに達した時点で
エッチングを止める。（図１６（ｂ）） 第１回目のエッチングにおいてリードフレーム素材１２
１０の両面から同時にエッチングする理由は、両面から
エッチングすることにより、後述する第２回目のエッチ
ング時間を短縮するためで、レジストパターン１２２０
Ｂ側からのみの片面エッチングの場合と比べ、第１回目
エッチングと第２回目エッチングのトータル時間が短縮
される。Such a BGA-type resin-sealed semiconductor device using a lead frame as a core material has the same number of terminals as the semiconductor device using a single-layer lead frame shown in FIG. The pitch of external terminals for connection to external circuits could be widened and the input / output terminals could be increased without complicating the semiconductor device mounting process. It was necessary to respond to the demand. To cope with this, an etching method has been proposed in which the inner lead portion is formed thinner than the lead frame material to achieve a narrow pitch. One example of this etching method is shown in FIG.
This will be described in Section 6. For the sake of simplicity, a case where a lead frame in which only the inner leads are made thinner than a lead frame material made of a copper alloy will be described. FIG. 16 is a cross-sectional view of each step of the tip of the inner lead formed in a thin shape. In addition, for a portion to be subjected to external processing while keeping the thickness of the lead frame material, etching is performed by forming a resist pattern having substantially the same shape and size on both surfaces of the lead frame material. In FIG. 16, 1210 is a lead frame material, 1210A is a thin portion, 1220A and 1212A.
20B is a resist pattern, 1230 is a first opening,
1240 is the second opening, 1250 is the first recess, 1212
Reference numeral 60 denotes a second concave portion, 1270 denotes a flat surface, 1280 denotes an etching resistance layer (filler layer), and 1290 denotes an inner lead. First, after cleaning and degreasing both sides of a lead frame material made of a strip-shaped plate having a thickness of 0.15 mm, a resist made of a mixed solution of a casein aqueous solution using potassium dichromate as a photosensitive agent is applied to both sides. After applying and drying the resist, predetermined regions of the resist on both surfaces of the lead frame material are respectively exposed and developed using a predetermined pattern plate, and a developing process is performed, and a first opening 1230 and a second opening of a predetermined shape are formed. A resist pattern 1220A having 1240,
Form 1220B. (FIG. 16A) The first opening 1230 is for etching the lead frame material 1210 from the opening to a thinner thickness than the lead frame material 1210 in a later etching process. The second opening 1240 is for forming the shape of the tip of the inner lead. Next, using a ferric chloride solution having a liquid temperature of 50 ° C. and a specific gravity of 46 Baume, the both surfaces of the lead frame material 1210 on which the resist pattern was formed were etched at a spray pressure of 3.0 kg / cm 2 to form a solid state. The etching is stopped when the depth h of the (flat) corroded first concave portion 1250 reaches a predetermined depth. (FIG. 16B) In the first etching, the lead frame material 12
The reason for simultaneously etching from both sides of the resist pattern 1220 is to shorten the second etching time described later by etching from both sides.
The total time of the first etching and the second etching is reduced as compared with the case of single-sided etching only from the B side.
【０００８】次いで、第一の開口部１２３０側の腐蝕さ
れた第一の凹部１２５０にエッチング抵抗層１２８０と
しての耐エッチング性のある樹脂を、ダイコータを用い
て塗布し、ベタ状（平坦状）に腐蝕された第一の凹部１
２５０に埋め込む。レジストパターン１２２０Ｂ上も該
エッチング抵抗層１２８０に塗布された状態とする。
（図１６（ｃ）） エッチング抵抗層１２８０を、レジストパターン１２２
０Ｂ上全面に塗布する必要はないが、第一の凹部１２５
０を含む一部にのみ塗布することは難しい為に、図４
（ｃ）に示すように、第一の凹部１２５０とともに、第
一の開口部１２３０側全面にエッチング抵抗層１２８０
を塗布する。エッチング抵抗層１２８０の樹脂は、基本
的にエッチング液に耐性があり、エッチング時にある程
度の柔軟性のあるものが好ましく、ＵＶ硬化型のもので
も良い。このようにエッチング抵抗層１２８０をインナ
ーリード先端部の形状を形成するためのパターンが形成
された面側の腐蝕された第一の凹部１２５０に埋め込む
ことにより、後工程でのエッチング時に第一の凹部１２
５０が腐蝕されて大きくならないようにしているととも
に、高精細なエッチング加工に対しての機械的な強度補
強をしており、スプレー圧を高く（３．０ｋｇ／ｃｍ
2 ）することができ、これによりエッチングが深さ方向
に進行し易すくなる。この後、第２回目エッチングを行
い、ベタ状（平坦状）に腐蝕された第一の凹部１２５０
形成面とは反対側の第二の凹部１２６０側からリードフ
レーム素材１２１０をエッチングし、貫通させ、インナ
ーリード１２９０の先端薄肉部を形成する。（図１６
（ｄ）） 第１回目のエッチング加工にて作製された、リードフレ
ーム面に平行なエッチング形成面は平坦であるが、この
面を挟む２面はインナーリード側にへこんだ凹状であ
る。次いで、洗浄、エッチング抵抗層１２８０の除去、
レジスト膜（レジストパターン１２２０Ａ、１２２０
Ｂ）の除去を行い、インナーリード１２９０が薄肉に微
細加工されたリードフレームを得る。（図１６（ｅ）） エッチング抵抗層１２８０とレジスト膜（レジストパタ
ーン１２２０Ａ、１２２０Ｂ）の除去は水酸化ナトリウ
ム水溶液により溶解除去する。Next, an etching resistant resin as an etching resistance layer 1280 is applied to the corroded first concave portion 1250 on the side of the first opening portion 1230 by using a die coater to form a solid (flat) shape. Corroded first recess 1
Embed in 250. The resist pattern 1220B is also applied to the etching resistance layer 1280.
(FIG. 16 (c)) The etching resistance layer 1280 is
It is not necessary to apply the coating on the entire surface of the first recess 125B.
Since it is difficult to apply only to a part including 0, FIG.
As shown in (c), the etching resistance layer 1280 is formed on the entire surface of the first opening 1230 together with the first recess 1250.
Is applied. The resin of the etching resistance layer 1280 is basically resistant to an etchant and preferably has some flexibility at the time of etching, and may be a UV-curable resin. By embedding the etching resistance layer 1280 in the corroded first concave portion 1250 on the surface side on which the pattern for forming the shape of the tip of the inner lead is formed as described above, the first concave portion is etched at a later step. 12
50 is not corroded and is not enlarged, and mechanical strength is strengthened for high-definition etching, and the spray pressure is increased (3.0 kg / cm).
2 ) The etching can easily proceed in the depth direction. Thereafter, a second etching is performed to remove the first concave portion 1250 which has been corroded in a solid shape (flat shape).
The lead frame material 1210 is etched and penetrated from the side of the second concave portion 1260 opposite to the formation surface to form a thin portion at the tip of the inner lead 1290. (FIG. 16
(D)) The etched surface parallel to the lead frame surface produced by the first etching process is flat, but the two surfaces sandwiching this surface are concave toward the inner lead. Next, cleaning, removal of the etching resistance layer 1280,
Resist film (resist pattern 1220A, 1220
B) is removed to obtain a lead frame in which the inner leads 1290 are finely processed to be thin. (FIG. 16E) The etching resistance layer 1280 and the resist film (resist pattern 1220A, 1220B) are removed by dissolving with an aqueous sodium hydroxide solution.
【０００９】尚、上記のように、エッチングを２段階に
わけて行うエッチング加工方法を、一般には２段エッチ
ング加工方法と言っており、特に、精度的に優れた加工
方法である。図１６に示す、リードフレームの製造にお
いては、２段エッチング加工方法と、パターン形状を工
夫することにより部分的にリードフレーム素材を薄くし
ながら外形加工する方法とが伴行して採られている。
尚、リードフレームのインナーリードを薄肉に形成する
方法は、上記エッチング加工方法に限定されるものでは
ない。As described above, the etching method in which etching is performed in two stages is generally referred to as a two-step etching method, and is a processing method excellent in precision in particular. In the manufacture of the lead frame shown in FIG. 16, a two-step etching method and a method of externally processing the lead frame material while partially reducing the lead frame material by devising the pattern shape are employed. .
The method for forming the inner leads of the lead frame to be thin is not limited to the above etching method.
【００１０】上記の方法によるインナーリードを薄肉と
した微細化加工は、第二の凹部１２６０の形状と、最終
的に得られるインナーリード先端部の厚さｔに左右され
るもので、例えば、板厚ｔを５０μｍまで薄くすると、
図１６（ｅ）に示す、平坦幅Ｗ１を１００μｍとして、
インナーリード先端部ピッチｐが０．１５ｍｍまで微細
加工可能となる。板厚ｔを３０μｍ程度まで薄くし、平
坦幅Ｗ１を７０μｍ程度とすると、インナーリード先端
部ピッチｐが０．１２ｍｍ程度まで微細加工ができる
が、板厚ｔ、平坦幅Ｗ１のとり方次第ではインナーリー
ド先端部ピッチｐは更に狭いピッチまで作製が可能とな
る。The miniaturization process for thinning the inner lead by the above method depends on the shape of the second concave portion 1260 and the thickness t of the tip of the inner lead finally obtained. When the thickness t is reduced to 50 μm,
Assuming that the flat width W1 shown in FIG.
Fine processing is possible up to an inner lead tip pitch p of 0.15 mm. When the plate thickness t is reduced to about 30 μm and the flat width W1 is set to about 70 μm, fine processing can be performed until the tip p of the inner lead is about 0.12 mm. However, depending on how the thickness t and the flat width W1 are set, the inner lead may be formed. The tip pitch p can be manufactured to a smaller pitch.
【００１１】しかしながら、図１６の工程等によって得
られるリードフレームにおいては、インナーリードの薄
肉化にともないインナーリード部が不安定となり、図１
４に示すように、インナーリード先端部同志を連結する
連結部９１７を除去する必要があり、図１５に示すよう
にダムバー（枠部）９１４を切断除去する必要があり、
生産性やコストの面で問題があるばかりでなく、インナ
ーリードの位置精度や品質を維持することが難しくなっ
てきたため、その対応が求められていた。However, in the lead frame obtained by the process of FIG. 16 and the like, the inner lead portion becomes unstable as the thickness of the inner lead is reduced, and the lead frame shown in FIG.
As shown in FIG. 4, it is necessary to remove the connecting portion 917 for connecting the inner lead tips, and it is necessary to cut and remove the dam bar (frame portion) 914 as shown in FIG.
Not only is there a problem in terms of productivity and cost, but it has become difficult to maintain the positional accuracy and quality of the inner leads, so that measures have been required.
【００１２】一方、樹脂封止型半導体装置においては、
ＴＳＯＰ（Ｔｈｉｎ ＳｍａｌｌＯｕｔｌｉｎｅ Ｐａ
ｃｋａｇｅ）の開発による薄型化を主軸としたパッケー
ジの小型化も行われているが、ＴＳＯＰ等の小型パッケ
ージにおいては、リードの引き回し、ピンピッチから多
ピン化に対しても限界が見えてきた。このような中、Ｔ
ＳＯＰ等に比べ、更に小型化が可能で、低コスト作製が
可能な、実装性の良い半導体装置、およびそれを可能と
する半導体装置用回路部材が求められていた。また、半
導体装置の小型化を図った、ＣＳＰ（Ｃｈｉｐ Ｓｃａ
ｌｅ Ｐａｃｋａｇｅ）が各種提案されているが、パッ
ケージングするために、使用経験の無いレジンを用いる
ことを余儀なくされており、信頼性の点で問題があり、On the other hand, in a resin-sealed semiconductor device,
TSOP (Thin SmallOutline Pa
Although the miniaturization of packages with the main axis of thinning has been carried out by the development of the package, the limits of the number of pins due to the routing of the leads and the pin pitch have been seen in small packages such as TSOP. Under such circumstances, T
There has been a demand for a semiconductor device that can be further miniaturized and can be manufactured at low cost and has good mountability as compared with an SOP or the like, and a circuit member for a semiconductor device that enables it. In addition, a CSP (Chip Scal) for miniaturization of a semiconductor device has been achieved.
le Package) has been proposed, but for packaging, it is necessary to use a resin with no experience in use, and there is a problem in terms of reliability.
【００１３】[0013]
【発明が解決しようとする課題】上記のように、図１２
に示す両面配線基板を用いたＢＧＡは複雑な構成であ
り、作製面、信頼性の面で問題が多く、図１３に示すリ
ードフレームをコア材として回路を設けたＢＧＡは、生
産性の面で問題があるばかりでなく、インナーリードの
位置精度や品質を維持することが難しいという問題を抱
えていた。また、一方では、ＴＳＯＰ等に比べ、更に小
型化が可能で、低コスト作製が可能な半導体装置、およ
びそれを可能とする半導体装置用回路部材が求められて
いた。本発明は、これらの問題に対応するためのもの
で、一層の多端子化に対応でき生産面や品質面で、従来
の図１４（ｃ）に示すリードフレーム部材、図１３に示
す半導体装置に比べ有利な回路部材、半導体装置を提供
しようとするものであリ、同時に、ＴＳＯＰ等に比べ、
更に小型化が可能で、低コスト作製が可能な半導体装
置、およびそれに用いられる回路部材を提供しようとす
るものである。As described above, FIG.
The BGA using a double-sided wiring board shown in FIG. 13 has a complicated structure, and has many problems in terms of fabrication and reliability. The BGA shown in FIG. Not only was there a problem, but it was difficult to maintain the positional accuracy and quality of the inner lead. On the other hand, there has been a demand for a semiconductor device that can be further miniaturized and can be manufactured at low cost as compared with TSOP or the like, and a circuit member for a semiconductor device that enables it. The present invention is intended to address these problems. The present invention is applicable to a conventional lead frame member shown in FIG. 14C and a semiconductor device shown in FIG. It is intended to provide more advantageous circuit members and semiconductor devices, and at the same time,
It is an object of the present invention to provide a semiconductor device which can be downsized and can be manufactured at low cost, and a circuit member used for the semiconductor device.
【００１４】[0014]
【課題を解決する手段】本発明の半導体装置用回路部材
は、導電性基板と、導電性基板上にめっきにより形成さ
れた導電性金属層により少なくとも二次元的に形成され
た回路部等を有する半導体装置用の回路部材であって、
少なくとも回路部の一部が導電性基板の一面上に、直
接、めっきにより形成されており、且つ、導電性基板
は、その回路部を有する側の面に、半導体装置作製の
際、これを介して導電性基板と回路部を分離するため
の、分離用の金属めっき層を一面に設けていることを特
徴とするものである。そして、上記において、回路部
は、少なくとも、半導体素子と電気的に連結するための
リ一ドと、外部回路と電気的接続を行うための外部端子
部とを有し、一体的に連結されたリードと外部端子部か
らなる組をそれぞれ独立して複数個備えており、少なく
とも回路部の一部が導電性基板の一面上に、直接、めっ
きにより形成されていることを特徴とするものであり、
回路部の外部端子部は、導電性基板上に直接、めっきに
より形成されており、回路部のリードは、前記外部端子
形成領域を除くように、導電性基板上に直接設けられた
絶縁層を介して、該絶縁層上に形成されていることを特
徴とするものである。そしてまた、上記において、回路
部は、複数個の、それぞれ独立した、外部回路と電気的
接続を行うための外部端子部からなり、且つ、該外部端
子部は、導電性基板の一面上に、直接、めっきにより形
成されていることを特徴とするものであり、回路部の外
部端子部は、その基板面に垂直な断面を略Ｕ字形に形成
したものであることを特徴とするものであり、外部端子
部が、Ｐｄ、Ｎｉ、Ａｇ、Ａｕの積層めっき、またはそ
れらの合金めっきからなることを特徴とするものであ
り、分離用の金属めっきが、銅、ニッケル、クロム、亜
鉛、およびこれらの合金群から選ばれた金属のめっきで
あることを特徴とするものである。そしてまた、上記に
おいて、半導体素子を複数個搭載できるように、回路部
等を形成してあることを特徴とするものである。また、
上記において、導電性基板が、鉄−ニッケル−クロム系
の金属、鉄−ニッケル−系の金属、鉄−カーボン系の金
属であることを特徴とするものである。A circuit member for a semiconductor device according to the present invention has a conductive substrate and a circuit portion formed at least two-dimensionally by a conductive metal layer formed on a conductive substrate by plating. A circuit member for a semiconductor device,
At least a part of the circuit portion is formed directly on one surface of the conductive substrate by plating, and the conductive substrate is formed on the surface having the circuit portion through the metal substrate when manufacturing the semiconductor device. And a metal plating layer for separation for separating the conductive substrate and the circuit portion from each other. In the above, the circuit portion has at least a lead for electrically connecting to the semiconductor element and an external terminal portion for making electrical connection to an external circuit, and is integrally connected. A plurality of sets each including a lead and an external terminal portion are independently provided, and at least a part of the circuit portion is formed directly on one surface of the conductive substrate by plating. ,
The external terminal portion of the circuit portion is formed directly on the conductive substrate by plating, and the lead of the circuit portion is formed by removing an insulating layer directly provided on the conductive substrate so as to exclude the external terminal formation region. Interposed on the insulating layer. Further, in the above description, the circuit portion includes a plurality of independent terminal portions for electrically connecting to an external circuit, and the external terminal portion is provided on one surface of the conductive substrate. It is characterized by being formed directly by plating, and the external terminal portion of the circuit portion is formed by forming a cross section perpendicular to the substrate surface into a substantially U-shape. , The external terminal portion is made of a laminated plating of Pd, Ni, Ag, Au, or an alloy plating thereof, and the metal plating for separation is made of copper, nickel, chromium, zinc, and A plating of a metal selected from the group of alloys. Further, in the above, a circuit portion and the like are formed so that a plurality of semiconductor elements can be mounted. Also,
In the above, the conductive substrate is an iron-nickel-chromium-based metal, an iron-nickel-based metal, or an iron-carbon-based metal.
【００１５】本発明の半導体装置用回路部材の製造方法
は、導電性基板と、導電性基板上にめっきにより形成さ
れた導電性金層により少なくとも二次元的に形成された
回路部等を有する半導体装置用の回路部材で、少なくと
も回路部の一部が導電性基板の一面上に、直接、めっき
により形成されており、且つ、導電性基板は、その回路
部を有する側の面に、半導体装置作製の際、これを介し
て導電性基板と回路部を分離するための、分離用の金属
めっき層を一面に設けている半導体装置用回路部材の製
造方法であって、分離用の金属めっき層を一面に設けた
導電性基板を用い、少なくとも、順に、（ａ）導電性基
板の一面に、レジストを塗布し、めっきにより導電性金
属を形成する領域のみを露出させて、製版する製版工程
と、（ｂ）製版された面の露出した領域に導電性金属め
っきを施すめっき工程とを施すことを特徴とするもので
ある。また、本発明の半導体装置用回路部材の製造方法
は、導電性基板と、導電性基板上にめっきにより形成さ
れた導電性金層により少なくとも二次元的に形成された
回路部等を有する半導体装置用の回路部材で、少なくと
も回路部の一部が導電性基板の一面上に、直接、めっき
により形成されており、且つ、導電性基板は、その回路
部を有する側の面に、半導体装置作製の際、これを介し
て導電性基板と回路部を分離するための、分離用の金属
めっき層を一面に設けている半導体装置用回路部材の製
造方法であって、分離用の金属めっき層を一面に設けた
導電性基板を用い、少なくとも、順に、（ｄ）導電性基
板の一面に、少なくとも回路部の外部端子部を露出さ
せ、リード形成領域を覆う絶縁層を設ける工程と、
（ｅ）導電性基板の絶縁層を設けた側の面全体を無電解
めっきにより第一の導電層を設けて覆う工程と、（ｆ）
第一の導電層を設けた側の、導電性基板の回路部の外部
端子部形成領域とリード部形成領域を露出させるよう
に、レジストを製版する工程と、（ｇ）露出した領域に
めっきにより、第二の導電層を設け、外部端子部とリー
ド部とを同時に形成する工程と、（ｈ）レジストのみを
剥離する工程と、（ｉ）露出した第一の導電層をエッチ
ングにより除去する工程とを有することを特徴とするも
のである。そして上記において、第一の導電層は無電解
ニッケルめっきにより設けたもので、第二の導電層は、
第一の導電層上に順に、電解めっきにより、Ａｕ層、Ｃ
ｕ層、Ｎｉ層、Ａｕ層を設けたものであることを特徴と
するものである。また、本発明の半導体装置用回路部材
の製造方法は、導電性基板と、導電性基板上にめっきに
より形成された導電性金層により少なくとも二次元的に
形成された回路部等を有する半導体装置用の回路部材
で、少なくとも回路部の一部が導電性基板の一面上に、
直接、めっきにより形成されており、且つ、導電性基板
は、その回路部を有する側の面に、半導体装置作製の
際、これを介して導電性基板と回路部を分離するため
の、分離用の金属めっき層を一面に設けている半導体装
置用回路部材の製造方法であって、分離用の金属めっき
層を一面に設けた導電性基板を用い、少なくとも、順
に、（ｋ）導電性基板の一面に、少なくとも回路部の外
部端子部を露出させ、リード形成領域を覆う絶縁層を設
ける工程と、（ｌ）導電性基板の絶縁層を設けた側の面
全体をレジストで覆い、レジスト表面を撥水性処理した
後、導電性基板の回路部の外部端子部形成領域とリード
部形成領域を露出させるように、レジストを製版する工
程と、（ｍ）触媒付与して活性化した後、露出した領域
に、無電解めっきにより第一の導電層を設ける工程と、
（ｎ）第一の導電層上に、電解めっきにより、第二の導
電層を設け、外部端子部とリード部とを同時に形成する
工程と、（ｏ）レジストのみを剥離する工程とを有する
ことを特徴とするものである。そして、上記において、
第一の導電層は無電解ニッケルめっきにより設けたもの
で、第二の導電層は、第一の導電層上に順に、電解めっ
きにより、Ａｕ層、Ｃｕ層、Ｎｉ層、Ａｕ層を設けたも
のであることを特徴とするものである。更に、上記にお
ける回路部は、複数個の、それぞれ独立した、外部回路
と電気的接続を行うための外部端子部からなるもので、
外部端子部を導電性基板の一面上に、直接、めっきによ
り形成することを特徴とするものである。また、上記に
おいて、少なくとも製版工程の前に、見当合わせ用の治
具孔を形成する治具孔作製工程を有することを特徴とす
るものである。According to a method of manufacturing a circuit member for a semiconductor device of the present invention, a semiconductor having a conductive portion and a circuit portion formed at least two-dimensionally by a conductive gold layer formed on a conductive substrate by plating is provided. In a circuit member for a device, at least a part of a circuit portion is formed directly on one surface of a conductive substrate by plating, and the conductive substrate is provided with a semiconductor device on a surface having the circuit portion. A method for manufacturing a circuit member for a semiconductor device, comprising: a metal plating layer for separation provided on one surface for separating a conductive substrate and a circuit portion through the metal plating layer during manufacture; Using a conductive substrate provided on one surface, at least, in order, (a) applying a resist on one surface of the conductive substrate, exposing only a region where a conductive metal is to be formed by plating, , (B) plate making And it is characterized in that the exposed region of the surface subjected to a plating step of applying a conductive metal plating. Further, a method of manufacturing a circuit member for a semiconductor device according to the present invention is directed to a semiconductor device having a conductive portion and a circuit portion formed at least two-dimensionally by a conductive gold layer formed by plating on the conductive substrate. Circuit member, at least a part of the circuit portion is formed directly on one surface of the conductive substrate by plating, and the conductive substrate is provided on the surface having the circuit portion on the side having the circuit portion. In this case, a method for manufacturing a circuit member for a semiconductor device, wherein a metal plating layer for separation is provided on one side for separating a conductive substrate and a circuit portion through this, and the metal plating layer for separation is provided. Using a conductive substrate provided on one surface, at least in order of (d) providing an insulating layer covering at least an external terminal portion of a circuit portion and covering a lead formation region on one surface of the conductive substrate;
(E) providing a first conductive layer by electroless plating to cover the entire surface of the conductive substrate on which the insulating layer is provided; and (f)
A step of making a resist plate so as to expose the external terminal portion forming region and the lead portion forming region of the circuit portion of the conductive substrate on the side provided with the first conductive layer; and (g) plating the exposed region by plating. Providing a second conductive layer and simultaneously forming an external terminal portion and a lead portion, (h) removing only the resist, and (i) removing the exposed first conductive layer by etching. And characterized in that: And in the above, the first conductive layer is provided by electroless nickel plating, and the second conductive layer is
An Au layer and a C layer are sequentially formed on the first conductive layer by electrolytic plating.
It is characterized by having a u layer, a Ni layer and an Au layer. Further, a method of manufacturing a circuit member for a semiconductor device according to the present invention is directed to a semiconductor device having a conductive portion and a circuit portion formed at least two-dimensionally by a conductive gold layer formed by plating on the conductive substrate. A circuit member for at least a part of the circuit portion on one surface of the conductive substrate,
The conductive substrate is directly formed by plating, and the conductive substrate is provided on the surface having the circuit portion on the side having the circuit portion, for separating the conductive substrate and the circuit portion through the semiconductor device at the time of manufacturing the device. A method for manufacturing a circuit member for a semiconductor device, wherein a metal plating layer is provided on one surface of a conductive substrate, wherein at least in order, a conductive substrate having a metal plating layer for separation provided on one surface thereof is used. Providing, on one surface, an insulating layer covering at least the external terminal portion of the circuit portion and covering the lead formation region; and (l) covering the entire surface of the conductive substrate on the side provided with the insulating layer with a resist, and covering the resist surface with the resist. After the water-repellent treatment, a step of making a resist plate so as to expose the external terminal portion forming region and the lead portion forming region of the circuit portion of the conductive substrate, and (m) applying a catalyst to activate and then exposing the resist. Electroless plating on the area A step of providing an electrically conductive layer,
(N) providing a second conductive layer on the first conductive layer by electrolytic plating to simultaneously form an external terminal portion and a lead portion; and (o) removing only the resist. It is characterized by the following. And in the above,
The first conductive layer was provided by electroless nickel plating, and the second conductive layer was provided with an Au layer, a Cu layer, a Ni layer, and an Au layer by electroplating on the first conductive layer in order. It is characterized by being. Furthermore, the circuit portion in the above is composed of a plurality of, each independent, external terminal portion for making an electrical connection with an external circuit,
The external terminal portion is formed directly on one surface of the conductive substrate by plating. Further, in the above, at least before the plate making step, a jig hole forming step of forming a register jig hole is provided.
【００１６】本発明の半導体装置の製造方法は、導電性
基板と、導電性基板上にめっきにより形成された導電性
金層により少なくとも二次元的に形成された回路部等を
有する半導体装置用の回路部材で、少なくとも回路部の
一部が導電性基板の一面上に、直接、めっきにより形成
されており、且つ、導電性基板は、その回路部を有する
側の面に、半導体装置作製の際、これを介して導電性基
板と回路部を分離するための、分離用の金属めっき層を
一面に設けている半導体装置用回路部材を用いた半導体
装置の製造方法であって、少なくとも、順に、（Ａ）半
導体装置用回路部材の、外部端子部領域でない箇所に半
導体素子を搭載するダイアタッチ工程と、（Ｂ）半導体
素子の端子と回路部とをワイヤにて接続するワイヤボン
ディングを行い、半導体素子の該端子と外部端子部とを
電気的に接続するワイヤボンディング工程と、（Ｃ）半
導体素子、ワイヤ、回路部全体を覆うように半導体装置
用回路部材の片面をモールドする樹脂封止工程と、
（Ｄ）導電性基板の分離用の金属めっき部を溶解剥離し
て、導電性基板のみを分離する、導電性基板分離工程と
を有することを特徴とするものである。そして、上記に
おける半導体装置用回路部材の回路部は、複数個の、そ
れぞれ独立した、外部回路と電気的接続を行うための外
部端子部からなるもので、外部端子部を導電性基板の一
面上に、直接、めっきにより形成したものであることを
特徴とするものである。そしてまた、上記における導電
性基板剥離工程の後に、（ｅ）露出した外部端子部に半
田ボールをアタッチする工程とを有することを特徴とす
るものである。A method of manufacturing a semiconductor device according to the present invention is directed to a semiconductor device having a conductive substrate and a circuit portion formed at least two-dimensionally by a conductive gold layer formed on the conductive substrate by plating. In the circuit member, at least a part of the circuit portion is directly formed on one surface of the conductive substrate by plating, and the conductive substrate is provided on the surface having the circuit portion when manufacturing the semiconductor device. A method for manufacturing a semiconductor device using a circuit member for a semiconductor device having a metal plating layer for separation provided on one surface for separating a conductive portion and a circuit portion through this, at least, in order, (A) a die attach step of mounting a semiconductor element on a portion of the circuit member for a semiconductor device which is not an external terminal area, and (B) wire bonding for connecting a terminal of the semiconductor element and a circuit section with a wire, A wire bonding step of electrically connecting the terminal of the conductor element to the external terminal section, and (C) a resin sealing step of molding one surface of the semiconductor device circuit member so as to cover the entire semiconductor element, wire, and circuit section. When,
(D) a conductive substrate separating step of separating only the conductive substrate by dissolving and separating the metal plating portion for separation of the conductive substrate. The circuit portion of the circuit member for a semiconductor device described above includes a plurality of independent external terminal portions for electrically connecting to an external circuit, and the external terminal portion is provided on one surface of the conductive substrate. In addition, it is characterized by being directly formed by plating. And (e) attaching a solder ball to the exposed external terminal portion after the conductive substrate peeling step described above.
【００１７】本発明の半導体装置は、上記本発明の半導
体装置の製造方法により作製されたことを特徴とするも
のである。A semiconductor device according to the present invention is manufactured by the method for manufacturing a semiconductor device according to the present invention.
【００１８】[0018]
【作用】本発明の半導体装置用回路部材は、上記のよう
な構成にすることにより、樹脂封止型の半導体装置の一
層の多端子化に対応でき、生産面や品質面で優れた回路
部材の提供を可能とし、同時に、ＴＳＯＰ等に比べ、更
に小型化が可能で、低コスト作製が可能な半導体装置、
およびそれに用いられる回路部材の提供できるものとし
ている。具体的には、少なくとも回路部の一部が導電性
基板の一面上に、直接、めっきにより形成されており、
且つ、導電性基板は、その回路部を有する側の面に、半
導体装置作製の際、これを介して導電性基板と回路部を
分離するための、分離用の金属めっき層を一面に設けて
いることにより、これを達成している。回路部の構造と
しては、少なくとも、半導体素子と電気的に連結するた
めのリ一ドと、外部回路と電気的接続を行うための外部
端子部とを有し、一体的に連結されたリードと外部端子
部からなる組をそれぞれ独立して複数個備えており、少
なくとも回路部の一部が導電性基板の一面上に、直接、
めっきにより形成されている、ＢＧＡ（Ｂａｌｌ Ｇｒ
ｉｄ Ａｒｒａｙ）用のものやＣＯＬ（ＣｈｉｐＯｎ
Ｌｅａｄ）ものでも良く、複数個の、それぞれ独立し
た、外部回路と電気的接続を行うための外部端子部から
なり、且つ、該外部端子部が、導電性基板の一面上に、
直接、めっきにより形成されているものでも適用可能で
ある。また、後述する図１０に示すように、半導体装置
作製工程においては、導電性基板の分離を行うだけで、
半田ボール外部電極作成ができる構造で、半導体装置作
製工程を簡略化できるものとしている。そしてまた、回
路部が、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用
のものやＣＯＬ（Ｃｈｉｐ Ｏｎ Ｌｅａｄ）の場合、
回路のリード部をめっきにより作製することにより、回
路全体の微細化を可能としている。また、半導体素子を
複数個搭載できるように配置して設けることにより、マ
ルチチップの半導体装置用にも適用できるものとしてい
る。更にＣＳＰにも適用が可能である。The circuit member for a semiconductor device according to the present invention, which has the above-described structure, can cope with a further increase in the number of terminals of a resin-encapsulated semiconductor device and is excellent in terms of production and quality. Semiconductor device that can be provided, and at the same time, can be further reduced in size and can be manufactured at low cost compared to TSOP, etc.
And a circuit member used therein. Specifically, at least a part of the circuit portion is directly formed on one surface of the conductive substrate by plating,
In addition, the conductive substrate is provided with a metal plating layer for separation on the surface having the circuit portion, on the surface having the circuit portion, for separating the conductive substrate and the circuit portion through the surface when manufacturing the semiconductor device. Has achieved this. As a structure of the circuit portion, at least a lead for electrically connecting to the semiconductor element and an external terminal portion for making electrical connection to an external circuit, and a lead integrally connected thereto A plurality of sets each including an external terminal portion are independently provided, and at least a part of the circuit portion is directly provided on one surface of the conductive substrate.
BGA (Ball Gr) formed by plating
id Array) and COL (ChipOn)
And a plurality of independent external terminals for electrically connecting to an external circuit, and the external terminals are provided on one surface of the conductive substrate.
What is formed directly by plating is also applicable. Further, as shown in FIG. 10 described later, in the semiconductor device manufacturing process, only the separation of the conductive substrate is performed.
It has a structure in which solder ball external electrodes can be formed, and can simplify a semiconductor device manufacturing process. Further, when the circuit unit is for BGA (Ball Grid Array) or COL (Chip On Lead),
By manufacturing the lead portion of the circuit by plating, the entire circuit can be miniaturized. Further, by arranging and providing a plurality of semiconductor elements so that the semiconductor elements can be mounted, the semiconductor element can be applied to a multi-chip semiconductor device. Further, the present invention can be applied to a CSP.
【００１９】また、従来の図１４（ｃ）に示すリードフ
レーム部材においては、インナーリードを微細加工した
リードフレームを用いる場合には、図１４（ａ）に示す
ように、インナーリード同志を連結して固定する連結部
９１７を設けた状態でエッチング加工した後に、インナ
ーリード固定用のフィルム９６０を貼り（図１４
（ｂ））、連結部９１７を除去する複雑な工程が必要で
あり、更に、図１４（ｃ）に示す従来のリードフレーム
部材を用い、半導体装置を作製する際には、図１５に示
すように、外部端子部９１３を支持するための支持リー
ド９１５を樹脂封止した後に、ダムバー（枠部）９１４
をプレスにて除去する必要があり、生産性の面、コスト
の面でも問題となっていたが、本発明の半導体装置用回
路部材のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用
のものやＣＯＬ（Ｃｈｉｐ Ｏｎ Ｌｅａｄ）の場合
は、リードと一体となった外部端子部の組みを、それぞ
れ分離した状態で有するもので、これらの問題に対応で
きるものである。In the conventional lead frame member shown in FIG. 14C, when a lead frame in which the inner leads are finely processed is used, the inner leads are connected as shown in FIG. 14A. After the etching process is performed in the state where the connecting portion 917 for fixing by fixing is provided, the film 960 for fixing the inner lead is attached (FIG. 14).
(B)) A complicated process for removing the connecting portion 917 is required. Further, when a semiconductor device is manufactured using the conventional lead frame member shown in FIG. 14 (c), as shown in FIG. After sealing a support lead 915 for supporting the external terminal portion 913 with resin, a dam bar (frame portion) 914 is formed.
Although it is necessary to remove the metal by a press, there have been problems in terms of productivity and cost. However, a circuit member for a semiconductor device according to the present invention for a BGA (Ball Grid Array) or a COL (Chip On Lead) is required. In the case of (1), the sets of the external terminal portions integrated with the leads are separately provided, and can cope with these problems.
【００２０】本発明の半導体装置用回路部材の構造が、
複数個の、それぞれ独立した、外部回路と電気的接続を
行うための外部端子部からなり、且つ、該外部端子部
が、導電性基板の一面上に、直接、めっきにより形成さ
れているものは、ＴＳＯＰ等に比べ、更に半導体装置の
小型化を可能とし、且つ、チップ設計の自由度を大きく
できるものとしているが、更に、その導電性基板面に垂
直な断面を略Ｕ字形に形成することにより、封止用樹脂
との密着性の向上が期待できる。The structure of the circuit member for a semiconductor device of the present invention is as follows.
A plurality of independent terminal parts each for external connection to an external circuit for electrical connection, and the external terminal part is formed directly on one surface of the conductive substrate by plating. , TSOP, etc., to further reduce the size of the semiconductor device and increase the degree of freedom in chip design, and furthermore, to form a cross section perpendicular to the conductive substrate surface into a substantially U-shape. Thereby, improvement in adhesion to the sealing resin can be expected.
【００２１】本発明の半導体装置用回路部材の製造方法
は、上記のような構成にすることにより、半導体装置の
一層の多端子化に対応でき、生産面や品質面で優れた回
路部材の製造を可能としており、且つ、ＴＳＯＰ等に比
べ、更に小型で、実装性の良いパッケージの作製を可能
としている。詳しくは、導電性基板上にめっきにより形
成された導電性金属により、回路部を形成することによ
り、変形が少なく、精度的にも優れた、微細な回路部を
形成することを可能としており、分離用のめっき層を導
電性基板上に設けているため、半導体装置作製におい
て、導電性基板の半導体装置からの分離を比較的簡単な
ものとしている。また、製版工程の前に、見当合わせ用
の治具孔を形成する治具孔作製工程を有することをによ
り、製版の精度を確実なものとしている。The method for manufacturing a circuit member for a semiconductor device according to the present invention, which has the above-described structure, can cope with a further increase in the number of terminals of the semiconductor device, and manufactures a circuit member excellent in production and quality. In addition, it is possible to manufacture a package that is smaller and more easily mountable than TSOP or the like. In detail, by forming a circuit portion using a conductive metal formed by plating on a conductive substrate, it is possible to form a fine circuit portion with little deformation and excellent precision, Since the plating layer for separation is provided on the conductive substrate, the separation of the conductive substrate from the semiconductor device is relatively easy in manufacturing the semiconductor device. In addition, by providing a jig hole forming step of forming a register jig hole before the plate making step, the accuracy of plate making is ensured.
【００２２】本発明の半導体装置の製造方法は、上記の
ような構成にすることにより、半導体装置の多端子化を
達成し、且つ半導体装置の製造を品質的にも確実にでき
る製造方法の提供を可能としている。同時に、ＴＳＯＰ
等に比べ、更に小型化されたパッケージの作製を可能と
し、且つ、チップ設計の自由度も大きくできる。The method of manufacturing a semiconductor device according to the present invention, which has the above-described structure, can provide a semiconductor device with a multi-terminal structure and can reliably manufacture a semiconductor device in terms of quality. Is possible. At the same time, TSOP
It is possible to manufacture a more miniaturized package and to increase the degree of freedom in chip design.
【００２３】本発明の半導体装置は、本発明の半導体装
置用回路部材を用いて、本発明の半導体装置の製造方法
により作製したもので、半導体装置の製造工程全体が簡
略化されたもので、生産性の面、コスト面で有利であ
り、且つ、一層の多端子化に対応できるＢＧＡタイプや
ＣＯＬタイプの樹脂封止型半導体装置の作製を可能とす
るものである。同時にＴＳＯＰ等に比べ、更に小型化さ
れたパッケージの提供を可能としている。そして、半導
体素子を複数個搭載したマルチチップの半導体装置やＣ
ＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）の提供
も可能とするものである。また、言うまでもなく、従来
の図１２に示す、プリント基板を用いたＢＧＡの場合の
ような複雑な製造工程を必要せず、耐湿性の問題も無
い。The semiconductor device of the present invention is manufactured by the method of manufacturing a semiconductor device of the present invention using the circuit member for a semiconductor device of the present invention, and the entire manufacturing process of the semiconductor device is simplified. It is possible to manufacture a BGA type or COL type resin-sealed semiconductor device which is advantageous in terms of productivity and cost and can cope with further increase in the number of terminals. At the same time, it is possible to provide a package that is even smaller than TSOP or the like. Then, a multi-chip semiconductor device having a plurality of semiconductor elements mounted thereon or C
It is also possible to provide an SP (Chip Scale Package). Needless to say, there is no need for a complicated manufacturing process as in the case of the conventional BGA using a printed board shown in FIG. 12, and there is no problem of moisture resistance.
【００２４】[0024]
【発明の実施の形態】本発明の半導体装置用回路部材を
図に基づいて説明する。図１（ａ）は本発明の半導体装
置用回路部材の第１の例を簡略化して示した平面図であ
り、図１（ｂ）は図１（ａ）のＡ１−Ａ２における断面
図であり、図１（ｃ）、図１（ｄ）は外部端子部の断面
形状と層構成を示した図である。尚、図１（ａ）におい
ては、分かり易くするため外部端子部の数を少なくして
示してある。図１中、１００は半導体装置用回路部材、
１１０は回路部、１１３は外部端子部、１２０は導電性
基板、１２３は基材、１２５は金属めっき層、１２８は
治具孔である。図１に示す半導体装置用回路部材１００
は、小型パッケージ用の回路部材で、図１に示すよう
に、ステンレス（ＳＵＳ４３０）等からなる基材１２３
の回路部１１０側の一面に銅めっきからなる金属めっき
層１２５を設けた導電性基板１２０と、その上にめっき
により形成された複数の導電性の外部端子部１１３から
なる回路部１１０を備えたもので、半導体装置作製の際
の、見当合わせ用の治具孔１３０も備えている。半導体
装置用回路部材１００は、導電性基板１２０の回路部１
１０側の金属めっき層１２５上に半導体素子を搭載し、
半導体素子搭載側のみを封止用樹脂でモールドして半導
体装置を導電性基板１２０上に作製した後、金属めっき
層１２５を溶解除去して、導電性基板１２０から分離さ
せて半導体装置を得るためのものである。図１に示す半
導体装置用回路部材の回路部１１０は、複数の、それぞ
れ独立分離した外部端子部１１３からなり、導電性基板
面に沿い二次元的に配列されている。尚、必要に応じ、
半導体素子を複数個搭載できるようにしても良い。DESCRIPTION OF THE PREFERRED EMBODIMENTS A circuit member for a semiconductor device according to the present invention will be described with reference to the drawings. FIG. 1A is a simplified plan view showing a first example of a circuit member for a semiconductor device of the present invention, and FIG. 1B is a cross-sectional view taken along line A1-A2 of FIG. 1 (c) and 1 (d) are views showing the cross-sectional shape and layer configuration of the external terminal portion. In FIG. 1A, the number of external terminal portions is reduced for easy understanding. In FIG. 1, 100 is a circuit member for a semiconductor device,
110 is a circuit part, 113 is an external terminal part, 120 is a conductive substrate, 123 is a base material, 125 is a metal plating layer, and 128 is a jig hole. Circuit member 100 for semiconductor device shown in FIG.
Is a circuit member for a small package, and as shown in FIG. 1, a base member 123 made of stainless steel (SUS430) or the like.
A conductive substrate 120 provided with a metal plating layer 125 made of copper plating on one surface of the circuit portion 110 side, and a circuit portion 110 made up of a plurality of conductive external terminal portions 113 formed thereon by plating. It also has a jig hole 130 for registering when manufacturing a semiconductor device. The circuit member 100 for a semiconductor device includes the circuit portion 1 of the conductive substrate 120.
A semiconductor element is mounted on the metal plating layer 125 on the 10 side,
In order to obtain a semiconductor device by dissolving and removing the metal plating layer 125 from the conductive substrate 120 by dissolving and removing the metal plating layer 125 after forming the semiconductor device on the conductive substrate 120 by molding only the semiconductor element mounting side with a sealing resin. belongs to. The circuit section 110 of the circuit member for a semiconductor device shown in FIG. 1 includes a plurality of independent external terminal sections 113, each of which is two-dimensionally arranged along the surface of the conductive substrate. If necessary,
A plurality of semiconductor elements may be mounted.
【００２５】導電性基板１２０は、回路部１１０（即
ち、複数の外部端子部１１３）を固定するためのもの
で、その一面に、銅めっき等からなる金属めっき層１２
５を設けるため、鉄−ニッケル−クロム系の金属、鉄−
ニッケル−系の金属、鉄−カーボン系の金属等が挙げら
れる。金属めっき層１２５は、半導体装置を樹脂封止し
て導電性基板１２０上に作製した後、外部端子部１１３
を形成する導電性の金属を溶解させずに、これを溶解除
去して、導電性基板１２０から半導体装置を分離させる
ためのものである。外部端子部１１３としては、樹脂封
止後、導電性基板１２０の金属めっき層１２５を溶解す
る際、外部端子部１１３が溶解されないことが必要で、
且つワイヤボンディング性の良いことが必要である。ま
た、各層の厚さも、この目的に対応できることが必要で
ある。The conductive substrate 120 is for fixing the circuit portion 110 (ie, the plurality of external terminal portions 113), and has a metal plating layer 12 made of copper plating or the like on one surface thereof.
5, iron-nickel-chromium-based metal, iron-
Nickel-based metals, iron-carbon-based metals, and the like are included. The metal plating layer 125 is formed on the conductive substrate 120 by resin sealing the semiconductor device, and then the external terminal portion 113 is formed.
This is for separating the semiconductor device from the conductive substrate 120 by dissolving and removing the conductive metal that forms the semiconductor substrate 120 without dissolving it. As the external terminal portion 113, when the metal plating layer 125 of the conductive substrate 120 is dissolved after resin sealing, it is necessary that the external terminal portion 113 is not dissolved.
In addition, good wire bonding properties are required. Also, the thickness of each layer needs to be able to meet this purpose.
【００２６】外部端子部１１３の断面形状は、例えば、
図１（ｃ）（イ）に示すように、略Ｕ字形の断面をした
り、図１（ｄ）（イ）に示すように略四角形をしてい
る。また、外部端子部１１３は、図１（ｃ）（ロ）に示
すように、導電性基板１２０側から順に、Ａｕ層１１３
Ａ、第一のＮｉ層（無電解めっき層）１１３Ｂ、第二の
Ｎｉ層（電解めっき層）１１３Ｃ、Ｐｄ（パラジウム）
層１１３Ｄを設けた層構成としたり、図１（ｄ）（ロ）
に示すように、導電性基板１２０側から順に、第一のＰ
ｄ層１１３Ｅ、Ｎｉ層１１３Ｆ、第二のＰｄ層１１３Ｇ
を設けた層構成としても良い。そして、金属めっき層１
２５はとして、銅、ニッケル、クロム、亜鉛、およびこ
れらの合金群から選ばれた金属のめっき層等が用いられ
る。尚、図１（ｃ）（イ）に示す構成における第二Ｎｉ
層１１３Ｃ、図１（ｄ）（イ）に示す構成におけるＮｉ
層１１３ＦをＰｄ層やＮｉ−Ｐｄ合金層としたり、Ａｇ
をＡｕとしても良い。外部端子部１１３の層構成として
は、上記構成に限定はされない。図１（ｃ）において、
Ａｕ層１１３Ａ、第一のＮｉ層（無電解めっき層）１１
３Ｂは、導電性を持たせる第二のＮｉ層１１３Ｃの下引
き層で、Ａｕ層１１３Ａは、導電性基板１２０の金属め
っき層１２５を溶解する際の、エッチング抵抗層（バリ
アー層）でもある。また、Ａｕ層１１３Ａは、半導体装
置作製の際に半田からなる外部電極を作成し易いものと
している。また、Ｐｄ層１１３Ｄは、ワイヤボンディン
グ性をもたらすものである。同様に、図１（ｄ）におい
て、第一のＰｄ層１１３Ｅは、導電性を持たせるＮｉ層
１１３Ｆの下引き層で、且つ、導電性基板１２０の金属
めっき層１２５を溶解する際の、エッチング抵抗層（バ
リアー層）でもあり、半導体装置作製の際には、半田か
らなる外部電極を作成し易いものとしている。そして、
第二のＰｄ層１１３Ｇは、ワイヤボンディング性をもた
らすものである。外部端子部１１３の断面形状を略Ｕ字
形とする理由は、半導体装置作製の樹脂封止において、
外部端子部１１３と封止樹脂との密着性を良くするため
である。The cross-sectional shape of the external terminal 113 is, for example,
It has a substantially U-shaped cross section as shown in FIGS. 1 (c) and 1 (a), or has a substantially square shape as shown in FIGS. 1 (d) and 1 (a). Further, as shown in FIG. 1C and FIG. 2B, the external terminal portions 113 are formed in order from the conductive substrate 120 side.
A, first Ni layer (electroless plating layer) 113B, second Ni layer (electrolytic plating layer) 113C, Pd (palladium)
As shown in FIG. 1D or FIG.
As shown in FIG. 3, the first P
d layer 113E, Ni layer 113F, second Pd layer 113G
May be provided. And the metal plating layer 1
As 25, a plating layer of a metal selected from copper, nickel, chromium, zinc, and a group of these alloys is used. The second Ni in the configuration shown in FIGS.
Layer 113C, Ni in the configuration shown in FIGS.
The layer 113F may be a Pd layer or a Ni—Pd alloy layer,
May be Au. The layer configuration of the external terminal unit 113 is not limited to the above configuration. In FIG. 1 (c),
Au layer 113A, first Ni layer (electroless plating layer) 11
3B is an undercoat layer of the second Ni layer 113C for imparting conductivity, and the Au layer 113A is also an etching resistance layer (barrier layer) when dissolving the metal plating layer 125 of the conductive substrate 120. In addition, the Au layer 113A makes it easy to form an external electrode made of solder at the time of manufacturing a semiconductor device. Further, the Pd layer 113D provides a wire bonding property. Similarly, in FIG. 1D, the first Pd layer 113E is an underlayer of the Ni layer 113F having conductivity, and is etched when dissolving the metal plating layer 125 of the conductive substrate 120. It is also a resistive layer (barrier layer), and makes it easy to form external electrodes made of solder when manufacturing a semiconductor device. And
The second Pd layer 113G provides wire bonding properties. The reason why the cross-sectional shape of the external terminal portion 113 is substantially U-shaped is that, in resin sealing for manufacturing a semiconductor device,
This is for improving the adhesion between the external terminal 113 and the sealing resin.
【００２７】次いで、本発明の半導体装置用回路部材の
第２の例を、図２に基づいて説明する。図２（ａ）は本
発明の半導体装置用回路部材の第２の例を簡略化して示
した平面図であり、図２（ｂ）は図２（ａ）のＢ１−Ｂ
２における拡大断面図であり、図２（ｃ）（イ）、図２
（ｃ）（ロ）は、それぞれ、図２（ｂ）のＢ３−Ｂ４、
Ｂ５−Ｂ６における断面図であり、図３（ａ）は、図２
における回路部２１０のみを平面的に拡大して示したも
ので、全体の略約１／４を示したものである。尚、図２
においては、分かり易くするためリード、外部端子部の
数を少なくして示してある。また、図３（ｂ）は、従来
のリードフレームを回路部材とした樹脂封止型の半導体
装置に用いられるリードフレームの形状を示したもので
ある。図２中、２００は半導体装置用回路部材、２１０
は回路部、２１２、２１２Ａはリード、２１３は外部端
子部、２２０は導電性基板、２２３は基材、２２５は金
属めっき層、２２８は治具孔、２７０は金めっき部であ
る。図２に示す半導体装置用回路部材２００は、ＢＧＡ
タイプの樹脂封止型半導体装置用の回路部材で、図２に
示すように、導電性の基材２２３の回路部２１０側の一
面に銅めっき等からなる金属めっき層２２５を設けた導
電性基板２２０と、その上にめっきにより形成された回
路部２１０を備えたもので、半導体装置作製の際の、見
当合わせ用の治具孔２２８も備えている。半導体装置用
回路部材２００は、図１に示す回路部材２００と同様、
導電性基板２２０の回路部２１０側の金属めっき層２２
５上に半導体素子を搭載し、半導体素子搭載側のみを封
止用樹脂でモールドして半導体装置を導電性基板２２０
上に作製した後、金属めっき層２２５を溶解除去して、
導電性基板２２０から分離させて半導体装置を得るため
のものである。Next, a second example of the semiconductor device circuit member of the present invention will be described with reference to FIG. FIG. 2A is a simplified plan view showing a second example of the semiconductor device circuit member of the present invention, and FIG. 2B is a sectional view taken along line B1-B of FIG. 2A.
2 is an enlarged cross-sectional view of FIG.
(C) and (b) are B3-B4 in FIG.
FIG. 3A is a sectional view taken along line B5-B6, and FIG.
2 is an enlarged plan view of only the circuit section 210, and shows about 1/4 of the whole. FIG.
In the figure, the number of leads and external terminal portions is reduced for easy understanding. FIG. 3B shows the shape of a lead frame used in a resin-sealed semiconductor device using a conventional lead frame as a circuit member. In FIG. 2, reference numeral 200 denotes a circuit member for a semiconductor device;
Is a circuit portion, 212 and 212A are leads, 213 is an external terminal portion, 220 is a conductive substrate, 223 is a base material, 225 is a metal plating layer, 228 is a jig hole, and 270 is a gold plating portion. The semiconductor device circuit member 200 shown in FIG.
As shown in FIG. 2, a conductive substrate provided with a metal plating layer 225 made of copper plating or the like on one surface of a conductive substrate 223 on the circuit portion 210 side as shown in FIG. 220, and a circuit section 210 formed thereon by plating, and a jig hole 228 for registering when manufacturing a semiconductor device. The circuit member 200 for a semiconductor device is similar to the circuit member 200 shown in FIG.
Metal plating layer 22 on circuit portion 210 side of conductive substrate 220
5, a semiconductor device is mounted on the conductive substrate 220 by molding only the semiconductor device mounting side with a sealing resin.
After making the above, the metal plating layer 225 is dissolved and removed,
This is for obtaining a semiconductor device separated from the conductive substrate 220.
【００２８】回路部２１０は、リード２１２、２１２Ａ
と、該リード２１２、２１２Ａと一体的に連結した外部
端子部２１３とからなり、各リード２１２と外部端子部
２１３とリード２１２Ａの組みは、それぞれ独立してお
り、回路部２１０の面に沿い二次元的に配列されてい
る。リード２１２Ａは外部端子２１３から内側に設けた
ものである。金めっき部２７０は半導体素子を回路部２
１０に搭載した際に、半導体素子の端子（バンプ）と回
路部とをワイヤボンディングにより電気的に接続するた
めのものであり、外部端子２１３から外側に設けたリー
ド２１２の外側先端に設けられている。図２に示す第２
の例では、外部端子部２１３と半導体素子の端子とも直
接ワイヤボンディングせずに、リード２１２Ａの先端を
ワイヤボンディング領域とするため、ワイヤボンディン
グ性は、リード２１２Ａ先端のワイヤボンディング領域
のみに求められるため、例えば、図２（ｂ）のように、
別に、金めっき部２７０をリード２１２Ａ先端に設け、
回路部２１０の層構成を、図２（ｃ）（イ）に示すよう
に、導電性基板２２０の金属めっき層２２５上に、順
に、Ａｕ層２１０Ａ、Ｎｉ層２１０Ｂ、Ｃｕ層２１０
Ｃ、Ｎｉ層２１０Ｄを設けた構成にしたり、図２（ｂ）
に示す金めっき部２７０を設けず、回路部２１０全体の
層構成を図２（ｄ）に示すように、導電性基板２２０の
金属めっき層上に、順に、Ａｕ層２１０Ａ、Ｎｉ層２１
０Ｂ、Ｃｕ層２１０Ｃ、Ｎｉ層２１０Ｄ、Ａｕ層２１０
Ｅを設けた構成にしても良い。回路部２１０としては、
樹脂封止後、導電性基板２２０の金属めっき層２２５を
溶解する際、溶解されないことが必要である。尚、金め
っき部２７０は銀めっき等の貴金属めっきに代えても良
い。金属めっき層２２５は、図１に示す第１の例と同
様、半導体装置を樹脂封止して導電性基板２２０上に作
製した後、外部端子部２１３を形成する導電性の金属を
溶解させずに、これを溶解除去して、導電性基板２２０
から半導体装置を分離させるためのものである。The circuit section 210 includes leads 212 and 212A.
And an external terminal portion 213 integrally connected to the leads 212 and 212A. A set of each of the leads 212, the external terminal portions 213 and the leads 212A is independent of each other, and is formed along the surface of the circuit portion 210. They are arranged in a dimension. The lead 212A is provided inside the external terminal 213. The gold plating section 270 is used to connect the semiconductor element to the circuit section 2.
In order to electrically connect terminals (bumps) of the semiconductor element and the circuit portion by wire bonding when mounted on the semiconductor device 10, the semiconductor device is provided at an outer end of a lead 212 provided outside from the external terminal 213. I have. The second shown in FIG.
In the example, the wire bonding property is required only in the wire bonding area at the tip of the lead 212A because the tip of the lead 212A is used as the wire bonding area without directly wire bonding the external terminal portion 213 and the terminal of the semiconductor element. For example, as shown in FIG.
Separately, a gold plated portion 270 is provided at the tip of the lead 212A,
As shown in FIG. 2C and FIG. 2A, the layer configuration of the circuit unit 210 is such that an Au layer 210A, a Ni layer 210B, and a Cu layer 210 are sequentially formed on the metal plating layer 225 of the conductive substrate 220.
C, Ni layer 210D is provided, or FIG.
As shown in FIG. 2D, the Au layer 210A and the Ni layer 21 are sequentially formed on the metal plating layer of the conductive substrate 220 without providing the gold plating section 270 shown in FIG.
0B, Cu layer 210C, Ni layer 210D, Au layer 210
E may be provided. As the circuit unit 210,
When dissolving the metal plating layer 225 of the conductive substrate 220 after resin sealing, it is necessary that the metal plating layer 225 is not dissolved. The gold plating 270 may be replaced with a noble metal plating such as silver plating. As in the first example shown in FIG. 1, the metal plating layer 225 is formed on the conductive substrate 220 by resin-sealing the semiconductor device, and then does not dissolve the conductive metal forming the external terminal portion 213. Is dissolved and removed, and the conductive substrate 220
This is for separating the semiconductor device from the semiconductor device.
【００２９】次いで、本発明の半導体装置用回路部材の
第３の例を、図４に基づいて説明する。図４（ａ）は本
発明の半導体装置用回路部材の第３の例を簡略化して示
した平面図であり、図４（ｂ）は、図４（ａ）のＣ１−
Ｃ２における拡大断面図であり、図４（ｃ）は、図４
（ｂ）のＣ３−Ｃ４における断面図である。尚、図４
（ａ）においても、分かり易くするためリード、外部端
子部の数を少なくして示してある。図４中、４００は半
導体装置用回路部材、４１０は回路部、４１１はダイパ
ッド、４１２はリード、４１３は外部端子部、４２０は
電性基板、４２３は基材、４２５は金属めっき層、４２
８は治具孔、４４０は絶縁層である。図４に示す第３の
例の回路部材４１０においては、図４（ｂ）にその断面
を示すように、外部端子部４１３は、導電性基板４２０
上に直接、めっきにより形成されており、リード４１２
は、外部端子部形成領域を除くように導電性基板４２０
上に直接設けられた絶縁層４４０を介して、絶縁層４４
０上に形成されている。図４においては、半導体素子を
搭載するためのダイパッドを設けているが、場合によっ
てはダイパッドを設けない構造にしても良い。Next, a third example of the circuit member for a semiconductor device of the present invention will be described with reference to FIG. FIG. 4A is a simplified plan view of a third example of a circuit member for a semiconductor device according to the present invention, and FIG.
FIG. 4C is an enlarged cross-sectional view at C2, and FIG.
It is sectional drawing in C3-C4 of (b). FIG.
Also in (a), the number of leads and external terminal portions is reduced for easy understanding. In FIG. 4, reference numeral 400 denotes a circuit member for a semiconductor device, 410 denotes a circuit portion, 411 denotes a die pad, 412 denotes a lead, 413 denotes an external terminal portion, 420 denotes an electric substrate, 423 denotes a base material, 425 denotes a metal plating layer, and
8 is a jig hole, and 440 is an insulating layer. In the circuit member 410 of the third example shown in FIG. 4, as shown in the cross section of FIG.
The lead 412 is formed directly on the top by plating.
The conductive substrate 420 is removed so as to exclude the external terminal portion formation region.
The insulating layer 44 is provided via the insulating layer 440 provided directly thereon.
0. Although a die pad for mounting a semiconductor element is provided in FIG. 4, a structure without a die pad may be adopted in some cases.
【００３０】回路部４１０の層構成を、図４（ｃ）に示
すように、リード４１２においては、導電性基板２２０
の金属めっき層上に、絶縁層４４０を介して、順に、無
電解ニッケル層４１０、Ａｕ層４１０Ｂ、Ｃｕ層４１０
Ｃ、Ｎｉ層４１０Ｄ、Ａｕ層４１０Ｅを設けた構成にし
ても良いが、これに限定はされない。回路部４１０とし
ては、樹脂封止後、導電性基板４２０の金属めっき層４
２５を溶解する際、外部端子部４１３が溶解されないこ
とが必要である。金属めっき層４２５は、図１に示す第
１の例、図２に示す第２の例と同様、半導体装置を樹脂
封止して導電性基板４２０上に作製した後、外部端子部
４１３を形成する導電性の金属を溶解させずに、これを
溶解除去して、導電性基板４２０から半導体装置を分離
させるためのものである。As shown in FIG. 4C, the layer structure of the circuit section 410 is such that the conductive substrate 220
Electroless nickel layer 410, Au layer 410B, Cu layer 410 on insulating layer 440
A configuration in which the C, Ni layer 410D, and Au layer 410E are provided may be employed, but the present invention is not limited to this. As the circuit section 410, the metal plating layer 4 of the conductive substrate 420 after resin sealing is used.
When dissolving 25, it is necessary that the external terminal portion 413 is not dissolved. As in the first example shown in FIG. 1 and the second example shown in FIG. 2, the metal plating layer 425 is formed on the conductive substrate 420 by sealing the semiconductor device with a resin, and then the external terminal portion 413 is formed. The semiconductor device is separated from the conductive substrate 420 by dissolving and removing the conductive metal without dissolving it.
【００３１】[0031]
【実施例】図１に示す第１の例のうち、外部端子部１１
３の断面形状が略Ｕ字形である半導体装置用回路部材の
実施例（これを実施例１とする）を挙げ、以下簡単に説
明する。実施例１の半導体装置用の回路部材は、回路部
１１０（即ち、複数の外部端子部１１３）形成側の一面
に銅めっきからなる金属めっき層１２５を設けた、厚さ
０．１ｍｍのステンレス（ＳＵＳ４３０）の導電性基板
１２０を用いたものであり、導電性基板１２０上に、図
１（ｃ）に示すように、導電性基板１２０側から順に、
Ａｕ層１１３Ａ、第一のＮｉ層（無電解めっき層）１１
３Ｂ、第二のＮｉ層（電解めっき層）１１３Ｃ、Ｐｄ
（パラジウム）層１１３Ｄを、それぞれ、５０〜１００
Å、０．１μｍ、５μｍ、０．１μｍ厚で設けて形成し
たもので、回路部の断面形状は略Ｕ字形をしている。導
電性基板１２０の回路部１１０を形成する側の面は、サ
ンドブラスト処理により凹凸が付けられており、導電性
基板１２０への金属めっき層１２５の密着性を良いもの
としている。本実施例においては、外部端子部１１３の
厚さは全体で約５．２μｍと薄く、外部端子部１１３の
狭いピッチ化に対応でき、半導体装置の多端子化に対応
できる。尚、銅めっきからなる金属めっき層１２５の厚
さは、２μｍとしたが、特にれに限定はされない。外部
端子部１１３の下層は貴金属からなり、これが金属めっ
き層１２５のを溶解する際のエッチング抵抗層（バリア
ー層）となっており、外部端子部１１３の上層は貴金属
めっき層からなり、この面をワイヤボンディング面とし
て使用できるものとしている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the first example shown in FIG.
An example (hereinafter referred to as Example 1) of a circuit member for a semiconductor device having a substantially U-shaped cross section 3 will be described below. The circuit member for a semiconductor device according to the first embodiment includes a 0.1 mm-thick stainless steel (a metal plating layer 125 made of copper plating provided on one surface on the circuit portion 110 (ie, a plurality of external terminal portions 113) forming side). SUS430), and on the conductive substrate 120, as shown in FIG. 1C, in order from the conductive substrate 120 side.
Au layer 113A, first Ni layer (electroless plating layer) 11
3B, second Ni layer (electrolytic plating layer) 113C, Pd
The (palladium) layer 113D is made 50 to 100, respectively.
０．１, 0.1 μm, 5 μm, and 0.1 μm in thickness. The circuit section has a substantially U-shaped cross section. The surface of the conductive substrate 120 on the side where the circuit portion 110 is formed is provided with irregularities by sandblasting, so that the adhesion of the metal plating layer 125 to the conductive substrate 120 is good. In this embodiment, the thickness of the external terminal portion 113 is as thin as about 5.2 μm as a whole, so that the pitch of the external terminal portion 113 can be narrowed and the semiconductor device can be multi-terminalized. Although the thickness of the metal plating layer 125 made of copper plating is set to 2 μm, the thickness is not particularly limited. The lower layer of the external terminal portion 113 is made of a noble metal, which serves as an etching resistance layer (barrier layer) when dissolving the metal plating layer 125. The upper layer of the external terminal portion 113 is made of a noble metal plating layer. It can be used as a wire bonding surface.
【００３２】図１に示す第１の例のうち、外部端子部１
１３の断面形状が略四角形である半導体装置用回路部材
の実施例（これを実施例２とする）を挙げ、以下簡単に
説明する。実施例２の半導体装置用の回路部材は、回路
部１１０（即ち、複数の外部端子部１１３）形成側の一
面に銅めっきからなる金属めっき層１２５を設けた、厚
さ０．１ｍｍのステンレス（ＳＵＳ４３０）の導電性基
板１２０を用いたものであり、導電性基板１２０上に、
図１（ｄ）（ロ）に示すように、導電性基板１２０側か
ら順に、第一のＰｄ層１１３Ｅ、Ｎｉ層１１３Ｆ、第二
のＰｄ層１１３Ｇを、それぞれ、０．１μｍ、５μｍ、
０．１μｍ厚で設けて形成したもので、回路部の断面形
状は略四角形をしている。尚、本実施例においても、銅
めっきからなる金属めっき層１２５の厚さは、２μｍと
したが、特にれに限定はされない。In the first example shown in FIG.
An example (hereinafter referred to as Example 2) of a circuit member for a semiconductor device in which the cross-sectional shape of the semiconductor device 13 is substantially square will be described below. The circuit member for a semiconductor device according to the second embodiment includes a 0.1 mm thick stainless steel (a metal plating layer 125 made of copper plating provided on one surface of the circuit portion 110 (i.e., the plurality of external terminal portions 113)). SUS430), and the conductive substrate 120 is used.
As shown in FIG. 1D and FIG. 1B, the first Pd layer 113E, the Ni layer 113F, and the second Pd layer 113G are sequentially formed from the conductive substrate 120 side by 0.1 μm, 5 μm,
The circuit portion is formed to have a thickness of 0.1 μm, and the cross section of the circuit portion is substantially square. Although the thickness of the metal plating layer 125 made of copper plating was set to 2 μm in this embodiment, the thickness is not particularly limited.
【００３３】図２に示す第２の例のうち、図２（ｂ）に
示すように金めっき部２７０を設け、回路部の層構成を
図２（ｃ）（イ）とした実施例（これを実施例３とす
る）を挙げ、以下簡単に説明する。実施例３の半導体装
置用の回路部材は、ＢＧＡ用の回路部材で、回路部２１
０形成側の一面に銅めっきからなる金属めっき層２２５
を設けた、厚さ０．１ｍｍのステンレス（ＳＵＳ４３
０）の導電性基板２２０を用いたもので、導電性基板２
２０上に、図２（ｃ）（イ）に示すように、導電性基板
２２０の金属めっ層２２５上に、順に、Ａｕ層２１０
Ａ、Ｎｉ層２１０Ｂ、Ｃｕ層２１０Ｃ、Ｎｉ層２１０Ｄ
を、それぞれ、５０〜１００Å、５μｍ、１５μｍ、５
μｍ厚で設けて形成したものあり、外部端子部２１３等
回路部２１０の厚さは全体で約２５μｍ程度と薄く、且
つ、リード２１２Ａ先端のワイヤボンディング部は、図
２（ｂ）に示すように、Ａｕめっきが別に施されてい
る。図２に示す第２の例の実施例３の変形例としては、
図２（ｄ）にその断面を示すように、実施例３と同様
に、回路部２１０は、導電性基板２２０側から順に、導
電性基板２２０の金属めっ層２２５上に、順に、Ａｕ層
２１０Ａ、Ｎｉ層２１０Ｂ、Ｃｕ層２１０Ｃ、Ｎｉ層２
１０Ｄ、Ａｕ層２１０Ｅを、それぞれ、５０〜１００
Å、５μｍ、１５μｍ、５μｍ厚で設け、更にその上全
体にＡｕ層を５０〜１００Å程度設けたものも挙げられ
る。これは、実施例３のように、リード２１２Ａ先端に
のみ、別にＡｕめっきを施したものではない。Of the second example shown in FIG. 2, an embodiment in which a gold-plated portion 270 is provided as shown in FIG. 2B and the layer configuration of the circuit portion is as shown in FIG. This will be briefly described below. The circuit member for the semiconductor device of the third embodiment is a circuit member for BGA,
Metal plating layer 225 made of copper plating on one surface on the 0 forming side
Provided with stainless steel (SUS43 having a thickness of 0.1 mm)
0), the conductive substrate 220 is used.
As shown in FIGS. 2C and 2A, the Au layer 210 is sequentially formed on the metal plating layer 225 of the conductive substrate 220.
A, Ni layer 210B, Cu layer 210C, Ni layer 210D
From 50 to 100 °, 5 μm, 15 μm, 5 μm, respectively.
The thickness of the circuit portion 210 such as the external terminal portion 213 is as thin as about 25 μm as a whole, and the wire bonding portion at the tip of the lead 212A is formed as shown in FIG. , Au plating is applied separately. As a modification of the third embodiment of the second example shown in FIG.
As shown in the cross section in FIG. 2D, as in the third embodiment, the circuit unit 210 includes an Au layer on the metal plating layer 225 of the conductive substrate 220 in order from the conductive substrate 220 side. 210A, Ni layer 210B, Cu layer 210C, Ni layer 2
10D and Au layer 210E are respectively 50-100
{5 μm, 15 μm, 5 μm thick, and further, an Au layer is provided on the entire surface at about 50 to 100 °. This is different from the third embodiment in that only the tip of the lead 212A is separately plated with Au.
【００３４】図４に示す第３の例の半導体装置用回路部
材４００の実施例（これを実施例４とする）を挙げ、以
下簡単に説明する。実施例４の半導体装置用の回路部材
は、ＢＧＡ用の回路部材で、回路部４１０形成側の一面
に銅めっきからなる金属めっき層４２５を設けた、厚さ
０．１ｍｍのステンレス（ＳＵＳ４３０）の導電性基板
４２０を用いたもので、導電性基板４２０上に、後述す
る図８に示す製造方法にて作製されたもので、所定の形
状をもつ絶縁層４４０を形成した後に、無電解めっき層
（図８の４６０）層上に、電解めっきにより、Ａｕ層、
Ｃｕ層、Ｎｉ層、Ａｕ層を、順次形成したものである。
リード部４１２においては、図４（ｃ）に示すように、
導電性基板４２０の金属めっ層４２５上に、絶縁層４４
０を介して、順に、無電解ニッケル層４１０Ａ、Ａｕ層
４１０Ｂ、Ｃｕ層４１０Ｃ、Ｎｉ層４１０Ｄ、Ａｕ層４
１０Ｅを、それぞれ２μｍ、５〜１００Å、１５μｍ、
２μｍ、５〜１００Å厚で設けて形成したものあるが、
リード部の厚さは約２０μｍと厚い。外部端子部４１３
は、さらに絶縁層４４０の厚さ分だけ、厚く形成されて
いる。絶縁層４４０はエポキシ樹脂層で４０μｍ厚であ
る。An embodiment of the circuit member 400 for a semiconductor device of the third example shown in FIG. 4 (hereinafter referred to as embodiment 4) will be described briefly. The circuit member for the semiconductor device according to the fourth embodiment is a circuit member for BGA, which is a 0.1 mm thick stainless steel (SUS430) having a metal plating layer 425 made of copper plating provided on one surface of the circuit portion 410 forming side. An electroless plating layer formed by using a conductive substrate 420 and formed on a conductive substrate 420 by a manufacturing method shown in FIG. 8 described below and having a predetermined shape. (460 in FIG. 8) An Au layer is formed on the layer by electrolytic plating.
A Cu layer, a Ni layer, and an Au layer are sequentially formed.
In the lead section 412, as shown in FIG.
The insulating layer 44 is formed on the metal plating layer 425 of the conductive substrate 420.
0, the electroless nickel layer 410A, the Au layer 410B, the Cu layer 410C, the Ni layer 410D, and the Au layer 4 in this order.
10E is 2 μm, 5-100 °, 15 μm, respectively.
2 μm, 5-100 mm thick,
The thickness of the lead portion is as thick as about 20 μm. External terminal 413
Is formed thicker by the thickness of the insulating layer 440. The insulating layer 440 is an epoxy resin layer having a thickness of 40 μm.
【００３５】図４に示す第３の例のうち、後述する図９
に示す製造方法により作製された、半導体装置用回路部
材４００の実施例（これを実施例５とする）は、リード
部における層構成が実施例４と同じ層構成であるが、無
電解ニッケル層４１０Ａ、Ａｕ層４１０Ｂ、Ｃｕ層４１
０Ｃ、Ｎｉ層４１０Ｄ、Ａｕ層４１０Ｅを、それぞれ１
μｍ、５〜１００Å、１５μｍ、２μｍ、５〜１００Å
厚で設けた。Of the third example shown in FIG. 4, FIG.
In the example of the circuit member 400 for a semiconductor device (hereinafter referred to as Example 5) manufactured by the manufacturing method described in (1), the layer configuration in the lead portion is the same as that of Example 4, but the electroless nickel layer 410A, Au layer 410B, Cu layer 41
0C, the Ni layer 410D, and the Au layer 410E
μm, 5-100 °, 15 μm, 2 μm, 5-100 °
It was provided with a thickness.
【００３６】次いで、本発明の半導体装置用回路部材の
製造方法を、実施例を挙げて説明する。先ず、本発明の
半導体装置用回路部材の製造方法の実施例１を挙げる。
本実施例は、前述の実施例１の半導体装置用回路部材の
製造方法であるが、図５に基づいて説明する。あらかじ
め、０．１ｍｍのステンレス（ＳＵＳ４３０）の導電性
の基板１２３を用意し（図５（ａ））、見当合わせ用の
治具孔１２８を設け（図５（ｂ））、、基板１２３の回
路部を形成する側の面をサンドブラスによる凹凸をつけ
る表面処理を行った（図５（ｃ））後、基板１２３の回
路部作製側に、２μｍ厚の銅めっき層からなる金属めっ
き層１２５を形成した。（図５（ｄ）） 次いで、ドライフィルムレジスト１４０を導電性基板１
２０の回路部形成側に設け、このドライフィルムレジス
ト１４０の全面に撥水剤（住友３Ｍ株式会社製ＦＣ７２
２）を塗布し、所定のパターン版を用いて露光し、現像
等の製版処理を施し、外部端子部形成領域が露出するよ
うにした。（図５（ｅ）） 次いで、露出した外部端子部形成領域（レジスト１４０
の開口部１４１に相当）にめっき処理を施した。（図５
（ｆ）） 尚、図５（ｆ１）、図５（ｆ２）は、図５（ｆ）のＤ０
における、めっきの処理過程における断面形状を示した
ものである。詳しくは、はじめに、金属めっき層１２５
上に第一のＡｕ層１１３Ａを５０〜１００Å厚に電解め
っきにより設け、露出した外部端子部形成領域（レジス
ト１４０の開口部１４１に相当）触媒付与して活性化し
た後、第一のＮｉ層１１３Ｂを０．１μｍの厚に無電解
めっきにより設けた。（図５（ｆ１）） ドライフィルムレジスト１４０面は撥水処理されている
ため、無電解Ｎｉめっきはつかないため、図５（ｆ１）
に示すように、第一のＮｉ層１１３Ｂは、断面がＵ字型
に形成される。この後、順に、第二のＮｉ層を５μｍの
厚に、Ｐｄ層を０．１μｍ厚に、それぞれ電解めっきで
付けた。（図５（ｆ２）） 断面がＵ字型に形成されＮｉ層１１３Ｂの形状に沿い、
第二のＮｉ層１１３Ｃ、Ｐｄ層１１３Ｄを、順次、電解
めっきにより形成するため、これら積層された断面形状
も略Ｕ字形となる。次いで、ドライフィルムレジスト１
４０を剥離し、断面形状が略Ｕ字形の外部端子部１１３
を持つ、図１に示す実施例１の半導体装置用回路部材を
得た。（図５（ｇ）） 本実施例によると、外部端子部１１３のワイヤボンディ
ング面に、ワイヤボンディング用の貴金属めっきを設け
る工程を、外部端子部１１３の作製工程に組み込むこと
ができる。Next, a method for manufacturing a circuit member for a semiconductor device according to the present invention will be described with reference to examples. First, a first embodiment of a method for manufacturing a circuit member for a semiconductor device according to the present invention will be described.
The present embodiment is a method for manufacturing a circuit member for a semiconductor device according to the first embodiment, which will be described with reference to FIG. A conductive substrate 123 of 0.1 mm stainless steel (SUS430) is prepared in advance (FIG. 5A), a jig hole 128 for register is provided (FIG. 5B), and a circuit of the substrate 123 is provided. After the surface on the side where the portion is to be formed is subjected to a surface treatment for providing unevenness by sand blasting (FIG. 5C), a metal plating layer 125 made of a copper plating layer having a thickness of 2 μm is formed on the circuit portion forming side of the substrate 123. Formed. (FIG. 5 (d)) Then, the dry film resist 140 is applied to the conductive substrate 1
20, a water repellent (FC72 manufactured by Sumitomo 3M Co., Ltd.)
2) was applied, exposed using a predetermined pattern plate, and subjected to a plate making process such as development so that the external terminal portion forming region was exposed. (FIG. 5E) Next, the exposed external terminal portion formation region (resist 140
(Corresponding to the opening 141). (FIG. 5
(F)) It should be noted that FIGS. 5 (f1) and 5 (f2) show D0 in FIG. 5 (f).
3 shows a cross-sectional shape in a plating process. Specifically, first, the metal plating layer 125
A first Au layer 113A is formed thereon by electrolytic plating to a thickness of 50 to 100 mm, and an exposed external terminal portion forming region (corresponding to the opening 141 of the resist 140) is activated by applying a catalyst to the first Ni layer. 113B was provided to a thickness of 0.1 μm by electroless plating. (FIG. 5 (f1)) Since the surface of the dry film resist 140 is subjected to a water-repellent treatment, electroless Ni plating is not applied.
As shown in (1), the first Ni layer 113B has a U-shaped cross section. Thereafter, the second Ni layer and the Pd layer were sequentially plated by electroplating to a thickness of 5 μm and a thickness of 0.1 μm, respectively. (FIG. 5 (f2)) The cross section is formed in a U-shape and follows the shape of the Ni layer 113B.
Since the second Ni layer 113C and the Pd layer 113D are sequentially formed by electrolytic plating, the laminated cross-sectional shape also becomes substantially U-shaped. Next, dry film resist 1
40 is peeled off, and the external terminal portion 113 having a substantially U-shaped cross section
The circuit member for a semiconductor device of Example 1 shown in FIG. (FIG. 5G) According to the present embodiment, the step of providing the noble metal plating for wire bonding on the wire bonding surface of the external terminal portion 113 can be incorporated into the manufacturing process of the external terminal portion 113.
【００３７】次に、本発明の半導体装置用回路部材の製
造方法の実施例２を挙げて図６に基づいて説明する。本
実施例は、図１に示す半導体装置用回路部材のうち、外
部端子部の断面が図１（ｄ）に示す、略四角状のものを
作製する製造方法である。あらかじめ、ステンレス（Ｓ
ＵＳ４３０）からなる導電性基板１２０を用意し（図６
（ａ））、導電性基板１２０の回路部を形成する側の面
をサンドブラスによる凹凸をつける表面処理を行った
（図６（ｂ）後、導電性基板１２０の回路部作製側に、
銅めっき層からなる金属めっき層を形成した。（図６
（ｃ）） 次いで、ドライフィルムレジスト１７０を導電性基板１
２０の回路部形成側に設け、これを所定のパターン版を
用いて露光し、現像等の製版処理を施し、外部端子部形
成領域（開口部１７１に相当）と、見当合わせ用の治具
孔形成領域（開口部１７１Ａに相当）が露出するように
した。（図６（ｄ）） ドライフィルムレジスト１７０としては、日本合成化学
株式会社製（ＡＬＰＨＯ ＮＣＰ２４０、厚さ４０μ
ｍ）を用いた。次いで、ドライフィルムレジスト５１０
の製版において露出した外部端子部形成領域１１３Ａの
み、治具孔形成をするエッチングの際に、エッチングさ
れないように、弱アクカリに可溶な樹脂１９０でマスキ
ングした。（図６（ｅ）） 次いで、塩化第二鉄溶液でエッチングして治具孔１２５
を形成した。（図６（ｆ）） この後、外部端子部形成領域の樹脂１９０を炭酸ソーダ
で溶解除去した後、外部端子部形成領域（開口部１７１
に相当）にめっき処理を施した。（図６（ｆ）） 尚、図６（ｆ１）、図６（ｆ２）は、図６（ｆ）のＥ０
における、めっきの処理過程における断面形状を示した
ものである。詳しくは、はじめに、金属めっき層１２５
上に第一のＰｄ層１１３Ｅを０．１μｍ厚に電解めっき
により設けた。（図６（ｆ１）） 次いで、順に、Ｎｉ層１１３Ｆを５μｍの厚さで、第二
のＰｄ層１１３Ｇを５０．１μｍの厚さで、それぞれ電
解めっきで付けた。（図６（ｆ２）） このようにして積層された回路部の断面形状は、図６
（ｆ２）に示すように、略四角状となる。次いで、ドラ
イフィルムレジスト１７０を剥離し、図１に示す半導体
装置用回路部材を得た。（図６（ｇ））Next, a method of manufacturing a circuit member for a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. The present embodiment is a method of manufacturing the semiconductor device circuit member shown in FIG. 1 in which the cross section of the external terminal portion is substantially square as shown in FIG. 1D. Stainless steel (S
US430) is prepared (FIG. 6).
(A)), a surface treatment for forming irregularities by sand blasting on the surface of the conductive substrate 120 on which the circuit portion is formed is performed (FIG. 6B, after that, on the circuit portion forming side of the conductive substrate 120,
A metal plating layer composed of a copper plating layer was formed. (FIG. 6
(C)) Next, the dry film resist 170 is applied to the conductive substrate 1.
20 is provided on the circuit part forming side, is exposed using a predetermined pattern plate, is subjected to plate making processing such as development, and is provided with an external terminal part forming region (corresponding to the opening 171) and a register jig hole. The formation region (corresponding to the opening 171A) was exposed. (FIG. 6D) The dry film resist 170 is manufactured by Nippon Synthetic Chemical Co., Ltd. (ALPHO NCP240, thickness 40 μm).
m) was used. Next, dry film resist 510
Only the external terminal portion forming region 113A exposed in the plate making was masked with a resin 190 which is soluble in weak akakari so as not to be etched during the etching for forming the jig hole. (FIG. 6 (e)) Next, the jig hole 125 is etched with a ferric chloride solution.
Was formed. (FIG. 6F) Thereafter, the resin 190 in the external terminal portion forming region is dissolved and removed with sodium carbonate, and then the external terminal portion forming region (opening 171) is formed.
) Was subjected to a plating treatment. (FIG. 6 (f)) FIGS. 6 (f1) and 6 (f2) show E0 in FIG. 6 (f).
3 shows a cross-sectional shape in a plating process. Specifically, first, the metal plating layer 125
A first Pd layer 113E was provided thereon with a thickness of 0.1 μm by electrolytic plating. (FIG. 6 (f1)) Next, the Ni layer 113F and the second Pd layer 113G were sequentially applied by electrolytic plating to a thickness of 5 μm and a thickness of 50.1 μm, respectively. (FIG. 6 (f2)) The cross-sectional shape of the circuit portion stacked in this manner is shown in FIG.
As shown in (f2), it becomes a substantially square shape. Next, the dry film resist 170 was peeled off to obtain a circuit member for a semiconductor device shown in FIG. (FIG. 6 (g))
【００３８】次に、本発明の半導体装置用回路部材の製
造方法の実施例３を挙げて図７に基づいて説明する。本
実施例は、図２に示す上記実施例２の半導体装置用回路
部材２００の製造方法であり、めっきにより直接回路部
２１０全体を導電性基板２２０の金属めっき層２２５の
上に作製するものである。あらかじめ、０．１ｍｍのス
テンレス（ＳＵＳ４３０）の導電性の基板２２３を用意
し（図７（ａ））、見当合わせ用の治具孔２２８を設け
（図７（ｂ））、、基板２２３の回路部を形成する側の
面をサンドブラスによる凹凸をつける表面処理を行った
（図７（ｃ））後、基板２２３の回路部作製側に、２μ
ｍ厚の銅めっき層からなる金属めっき層２２５を形成し
た。（図７（ｄ）） 次いで、ドライフィルムレジスト２４０を導電性基板２
２０の回路部形成側に設け、図４に示す実施例と同様、
を所定のパターン版を用いて露光し、現像等の製版処理
を施し、回路部形成領域１１０Ａが露出するようにし
た。（図７（ｅ）） ドライフィルムレジスト２４０としては、日本合成化学
株式会社製（ＡＬＰＨＯ ＮＣＰ２４０、厚さ４０μ
ｍ）を用いた。この後、露出した回路部形成領域（レジ
スト２４０の開口部２４１に相当）に、にめっき処理を
施した。（図７（ｇ）） 尚、図７（ｇ１）、図７（ｇ２）、図７（ｇ３）は、図
７（ｇ）のＦ０における、めっきの処理過程における断
面形状を示したものである。詳しくは、はじめに、金属
めっき層２２５上に、Ａｕめっき層２１０Ａを５０〜１
００Å厚に設けた（図７（ｇ１））後、順次、第一のＮ
ｉ層２１０Ｂを５μｍ厚に、Ｃｕ層２１０Ｃを１５μｍ
厚に、第二のＮｉ層２１３Ｄを５μｍの厚に、電解めっ
きにより設けた。（図７（ｇ２）） このようにして積層された回路部の断面形状は、図７
（ｇ２）に示すように、略四角状となる。次いで、ドラ
イフィルムレジスト２４０を剥離し、リードの先端に金
めっきを施し、実施例３の半導体装置用回路部材を得
た。（図７（ｈ））Next, a method of manufacturing a circuit member for a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG. The present embodiment is a method for manufacturing the circuit member 200 for a semiconductor device of the second embodiment shown in FIG. 2, in which the entire circuit portion 210 is directly formed on the metal plating layer 225 of the conductive substrate 220 by plating. is there. A conductive substrate 223 of 0.1 mm stainless steel (SUS430) is prepared in advance (FIG. 7A), a jig hole 228 for registering is provided (FIG. 7B), and a circuit of the substrate 223 is provided. After the surface on the side where the portion is to be formed is subjected to a surface treatment for providing unevenness by sand blasting (FIG. 7C), 2 μm
A metal plating layer 225 made of a copper plating layer having a thickness of m was formed. (FIG. 7 (d)) Then, the dry film resist 240 is
20 provided on the circuit part forming side, and similar to the embodiment shown in FIG.
Was exposed using a predetermined pattern plate and subjected to plate making processing such as development so that the circuit portion formation region 110A was exposed. (FIG. 7 (e)) As the dry film resist 240, Nippon Synthetic Chemical Co., Ltd. (ALPHO NCP240, thickness 40 μm)
m) was used. Thereafter, the exposed circuit portion forming region (corresponding to the opening 241 of the resist 240) was plated. (FIG. 7 (g)) FIG. 7 (g1), FIG. 7 (g2), and FIG. 7 (g3) show the cross-sectional shapes of F0 in FIG. 7 (g) during the plating process. . Specifically, first, the Au plating layer 210A is formed on the metal plating layer 225 by 50 to 1.
After being provided with a thickness of 00 mm (FIG. 7 (g1)), the first N
i layer 210B is 5 μm thick, Cu layer 210C is 15 μm
The second Ni layer 213D was provided with a thickness of 5 μm by electrolytic plating. (FIG. 7 (g2)) The cross-sectional shape of the circuit portion stacked in this manner is shown in FIG.
As shown in (g2), it becomes a substantially square shape. Next, the dry film resist 240 was peeled off, and the ends of the leads were plated with gold to obtain a circuit member for a semiconductor device of Example 3. (FIG. 7 (h))
【００３９】尚、図７（ｇ）において、図７（ｇ２）の
後、引続き、回路部全体にＡｕ層２１０Ｄを５０〜１０
０Åの厚に電解めっきで付けた（図７（ｇ３））、ドラ
イフィルムレジスト２４０を剥離し、実施例３の半導体
装置用回路部材の変形例を得ることができる。また、図
５に示す製造方法で、図２（ａ）に示す平面形状で、且
つ、断面形状が図１（ｃ）に示す略Ｕ字形状を持つ回路
部材を作成することもできる。In FIG. 7 (g), after FIG. 7 (g2), 50 to 10 Au layers 210D are continuously formed over the entire circuit portion.
The dry film resist 240, which has been electroplated to a thickness of 0 ° (FIG. 7 (g3)), is peeled off, and a modification of the semiconductor device circuit member of the third embodiment can be obtained. Further, a circuit member having a plane shape shown in FIG. 2A and a substantially U-shaped cross section shown in FIG. 1C can be produced by the manufacturing method shown in FIG.
【００４０】次に、本発明の半導体装置用回路部材の製
造方法の実施例４を挙げて図８に基づいて説明する。本
実施例は、図４に示す上記実施例４の半導体装置用回路
部材４００の製造方法である。あらかじめ、０．１ｍｍ
のステンレス（ＳＵＳ４３０）の導電性の基板４２３を
用意し（図８（ａ））、見当合わせ用の治具孔２２８を
設け、基板４２３の回路部を形成する側の面をサンドブ
ラスによる凹凸をつける表面処理を行った（図８
（ｂ））後、基板４２３の回路部作製側に、２μｍ厚の
銅めっき層からなる金属めっき層４２５を形成した。
（図８（ｃ）） 次いで、エポキシ樹脂からなる絶縁層４４０をスクリー
ン印刷にて、外部端子部形成領域とダイパッド形成領域
を露出させるようにして、導電性基板４２０の金属めっ
き層４２５上に、４０μｍの厚さで塗布形成した。（図
８（ｄ）） 次いで、導電性基板の絶縁層４４０が形成された面側を
無電解ニッケルめっき４６０を２μｍの厚さで施した。
（図８（ｅ）） 次いで、無電解ニッケルめっき４６０の上にドライフィ
ルムレジスト４７０を用い、回路部形成領域が露出する
ように製版した。（図８（ｆ）） 露出した回路部形成領域に、順次、Ａｕ層、銅層、ニッ
ケル層、Ａｕ層をそれぞれ、０．００５〜０．０１ｍ
ｍ、１５μｍ、２μｍ、０．００５〜０．０１ｍｍ厚
で、電解めっきにより、付けて、電解めっき層４７０を
設けた。（図８（ｇ）） 次いでドライフィルムレジスト４７０を剥離した。（図
８（ｈ）） この後、露出した無電解ニッケル層４６０をエッチング
にて除去し、実施例４の半導体装置用回路部材を得た。
（図８（ｉ）） 尚、図８（ｉ１）は、図８（ｉ）の無電解めっき層４６
０と電解めっき層４７０からなる回路部を黒ベタで示し
たもので、略図４（ｂ）と同じ、形状であることが分か
る。Next, a method for manufacturing a circuit member for a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG. This embodiment is a method for manufacturing the circuit member 400 for a semiconductor device of the fourth embodiment shown in FIG. 0.1 mm in advance
A stainless steel (SUS430) conductive substrate 423 is prepared (FIG. 8 (a)), a registering jig hole 228 is provided, and the surface of the substrate 423 on which a circuit portion is formed is made uneven by sand blasting. (Fig. 8)
(B)) Thereafter, a metal plating layer 425 made of a copper plating layer having a thickness of 2 μm was formed on the circuit portion forming side of the substrate 423.
(FIG. 8C) Next, the insulating layer 440 made of epoxy resin is screen-printed so that the external terminal portion forming region and the die pad forming region are exposed, so that the insulating layer 440 is formed on the metal plating layer 425 of the conductive substrate 420. It was applied and formed with a thickness of 40 μm. (FIG. 8D) Next, the surface of the conductive substrate on which the insulating layer 440 was formed was subjected to electroless nickel plating 460 to a thickness of 2 μm.
(FIG. 8E) Next, plate making was performed on the electroless nickel plating 460 using a dry film resist 470 so that the circuit portion formation region was exposed. (FIG. 8F) An Au layer, a copper layer, a nickel layer, and an Au layer are sequentially formed on the exposed circuit portion formation region by 0.005 to 0.01 m.
m, 15 μm, 2 μm, 0.005 to 0.01 mm thick, provided by electrolytic plating to provide an electrolytic plating layer 470. (FIG. 8 (g)) Next, the dry film resist 470 was peeled off. (FIG. 8H) Thereafter, the exposed electroless nickel layer 460 was removed by etching to obtain a circuit member for a semiconductor device of Example 4.
(FIG. 8 (i)) FIG. 8 (i1) shows the electroless plating layer 46 of FIG. 8 (i).
The circuit portion composed of 0 and the electrolytic plating layer 470 is shown in solid black, and it can be seen that the circuit portion has the same shape as that of FIG. 4B.
【００４１】次に、本発明の半導体装置用回路部材の製
造方法の実施例５を挙げて図９に基づいて説明する。本
実施例は、図４に示す半導体装置用回路部材のうち、断
面形状が、図４（ｂ）（ロ）に示される上記実施例５の
半導体装置用回路部材の製造方法である。あらかじめ、
０．１ｍｍのステンレス（ＳＵＳ４３０）の導電性の基
板４２３を用意し（図９（ａ））、見当合わせ用の治具
孔２２８を設け、基板４２３の回路部を形成する側の面
をサンドブラスによる凹凸をつける表面処理を行った
（図９（ｂ））後、基板４２３の回路部作製側に、２μ
ｍ厚の銅めっき層からなる金属めっき層４２５を形成し
た。（図９（ｃ）） 次いで、エポキシ樹脂からなる絶縁層４４０をスクリー
ン印刷にて、外部端子部形成領域とダイパッド形成領域
を露出させるようにして、導電性基板４２０の金属めっ
き層４２５上に、４０μｍの厚さで塗布形成した。（図
９（ｄ）） 次いで、導電性基板４２０のエポキシ樹脂からなる絶縁
層４４０を形成した側の全面上に、ドライフィルムレジ
スト４７０を覆い、レジスト４７０の表面を撥水性処理
した後、回路部形成領域が露出するように製版した。
（図９（ｅ）） 次いで、触媒付与して活性化した後、露出した領域に、
無電解めっきにより、露出した導電性基板４２０の金属
めっき部４２５と絶縁層４００に無電解ニッケルめっき
４６０を１μｍ厚で付けた。（図９（ｆ）） 次いで、露出した回路部形成領域の無電解ニッケルめっ
き４６０上に、順に、Ａｕ層、銅層、ニッケル層、Ａｕ
層をそれぞれ、０．００５〜０．０１ｍｍ、１５μｍ
、２μｍ、０．００５〜０．０１ｍｍ厚で、電解めっ
きにより付けて、電解めっき層４６５を設けた。（図９
（ｇ）） この後、ドライフィルムレジスト４７０を剥離し、実施
例５の半導体装置用回路部材を得た。（図９（ｈ）） 尚、図９（ｈ１）は、図９（ｈ）の無電解めっき層４６
０と電解めっき層４７０からなる回路部を黒ベタで示し
たもので、略図４（ｂ）と同じ、形状であることが分か
る。Next, a method of manufacturing a circuit member for a semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIG. This embodiment is a method of manufacturing the circuit member for a semiconductor device of the fifth embodiment shown in FIG. 4B and FIG. in advance,
A conductive substrate 423 made of 0.1 mm stainless steel (SUS430) is prepared (FIG. 9A), a jig hole 228 for register is provided, and a surface of the substrate 423 on which a circuit portion is formed is sand-blasted. After performing a surface treatment for providing unevenness due to (FIG. 9B), 2 μm
A metal plating layer 425 made of a copper plating layer having a thickness of m was formed. (FIG. 9 (c)) Next, the insulating layer 440 made of epoxy resin is screen-printed to expose the external terminal portion forming region and the die pad forming region, and on the metal plating layer 425 of the conductive substrate 420, It was applied and formed with a thickness of 40 μm. (FIG. 9D) Next, the dry film resist 470 is covered on the entire surface of the conductive substrate 420 on which the insulating layer 440 made of epoxy resin is formed, and the surface of the resist 470 is subjected to a water-repellent treatment. Plate making was performed so that the formation region was exposed.
(FIG. 9 (e)) Next, after activation by applying a catalyst,
Electroless nickel plating 460 having a thickness of 1 μm was applied to the exposed metal plating portion 425 of conductive substrate 420 and insulating layer 400 by electroless plating. (FIG. 9F) Next, on the electroless nickel plating 460 in the exposed circuit portion formation region, an Au layer, a copper layer, a nickel layer, and an Au layer are sequentially formed.
Each layer is 0.005-0.01 mm, 15 μm
Electrolytic plating layer 465 was provided by applying a thickness of 2 μm and a thickness of 0.005 to 0.01 mm by electrolytic plating. (FIG. 9
(G)) Thereafter, the dry film resist 470 was peeled off to obtain a circuit member for a semiconductor device of Example 5. (FIG. 9 (h)) FIG. 9 (h1) shows the electroless plating layer 46 of FIG. 9 (h).
The circuit portion composed of 0 and the electrolytic plating layer 470 is shown in solid black, and it can be seen that the circuit portion has the same shape as that of FIG. 4B.
【００４２】上記実施例の製造方法により、図１２に示
す両面基板を用いたＢＧＡや、図１３（または図１４
（ｃ））に示すリードフレームをコア材として回路を形
成したＢＧＡ基板に比べ、生産性の面、コストの面で優
れ、且つ一層の多端子化に対応できるＢＧＡタイプの半
導体装置用回路部材の提供を可能とするとともに、ＴＳ
ＯＰ等に比べ、更に小型のパッケージの提供を可能とす
るもので、小型パッケージの作製においては、チップ設
計の自由度を大きくできる。また、図８に示す半導体装
置用回路部材の製造方法の実施例４、および図９に示す
半導体装置用回路部材の製造方法の実施例５の製造方法
における回路部の毛形成方法は、導電性基板４２０とし
て金属めっき層４２５を用いず、導電性の基板４２３の
みを用いて、その回路部形成側面に剥離処理を施し、剥
離性を持たせた半導体装置用回路基板にも適用できる。
尚、ここで言う剥離処理とは、導電性の基板４２３の回
路部形成側面を凹凸をつける表面処理や、該表面処理の
後に更に酸化膜形成等による剥離処理である。According to the manufacturing method of the above embodiment, the BGA using the double-sided substrate shown in FIG.
As compared with the BGA substrate in which a circuit is formed using the lead frame shown in (c)) as a core material, a circuit member for a BGA type semiconductor device which is superior in terms of productivity and cost and can cope with further multi-terminals. As well as TS
It is possible to provide a smaller package as compared with an OP or the like, and it is possible to increase the degree of freedom in chip design in manufacturing a small package. Further, the method of forming the hair of the circuit portion in the method of manufacturing the circuit member for a semiconductor device shown in FIG. 8 in the fourth embodiment and the method of manufacturing the circuit member for a semiconductor device in the fifth embodiment shown in FIG. The present invention can also be applied to a circuit board for a semiconductor device in which a peeling treatment is performed on a side surface on which a circuit portion is formed by using only a conductive substrate 423 without using the metal plating layer 425 as the substrate 420 and having a peeling property.
Note that the peeling treatment referred to here is a surface treatment for providing irregularities on the side surface of the conductive substrate 423 on which the circuit portion is formed, or a peeling treatment by forming an oxide film after the surface treatment.
【００４３】次に、本発明の半導体装置の製造方法を図
に基づいて説明する。簡単のため、図１に示す半導体装
置用回路部材１００を用いた、半導体装置の製造方法を
図１０に基づいて説明する。先ず、半導体装置用回路部
材１００を用意し（図１０（ａ））、露出している導電
性基板１２０の金属めっき層１２５上に、半導体素子７
１０を端子７１１側を上にしてダイアタッチし、端子７
１１と外部端子部１１３の上面とをワイヤボンディング
する。（図１０（ｂ）） 次いで、半導体素子７１０、ワイヤ７２０、外部端子部
１１３全体を覆うように、導電性基板１２０の片面を封
止用樹脂７３０にて樹脂封止して、導電性基板１２０の
片面に半導体装置７００Ａを作製する。（図１０
（ｃ）） 次いで、金属めっき層１２５を溶解し、半導体装置７０
０Ａを基板１２３から剥離し（図１０（ｄ））、両者を
分離する。（図１０（ｄ１）） この後、半導体装置７００Ａの露出した回路部１１０の
外部端子部１１３に一体的に連結するように半田ボール
７４０を設け、半導体装置７００を得た。（図１０
（ｅ））Next, a method of manufacturing a semiconductor device according to the present invention will be described with reference to the drawings. For simplicity, a method of manufacturing a semiconductor device using the semiconductor device circuit member 100 shown in FIG. 1 will be described with reference to FIG. First, the semiconductor device circuit member 100 is prepared (FIG. 10A), and the semiconductor element 7 is formed on the exposed metal plating layer 125 of the conductive substrate 120.
10 is die-attached with the terminal 711 side up,
11 and the upper surface of the external terminal portion 113 are wire-bonded. (FIG. 10B) Next, one surface of the conductive substrate 120 is resin-sealed with a sealing resin 730 so as to cover the entire semiconductor element 710, the wires 720, and the external terminal portions 113. The semiconductor device 700A is manufactured on one side of the above. (FIG. 10
(C)) Next, the metal plating layer 125 is dissolved, and the semiconductor device 70 is melted.
OA is peeled off from the substrate 123 (FIG. 10D) to separate them. (FIG. 10 (d1)) Thereafter, a solder ball 740 was provided so as to be integrally connected to the external terminal portion 113 of the exposed circuit portion 110 of the semiconductor device 700A, thereby obtaining the semiconductor device 700. (FIG. 10
(E))
【００４４】図２に示す半導体装置用回路部材２００を
用いても、また、図４に示す半導体装置用回路部材４０
０を用いても、基本的には図１０に示す方法により、半
導体装置の製造ができる。When the circuit member 200 for a semiconductor device shown in FIG. 2 is used, the circuit member 40 for a semiconductor device shown in FIG.
Even if 0 is used, a semiconductor device can be basically manufactured by the method shown in FIG.
【００４５】図１０に示す半導体装置の製造方法によ
り、図１１（ａ）や、図１１（ｂ）、図１１（ｃ））に
示す半導体装置を得ることができる。図１１（ａ）は、
図１に示す半導体装置用回路部材を用いたものであり、
図１１（ｂ）は図２に示す実施例３の半導体装置用回路
部材を用いたものであり、図１１（ｃ）は図４に示す実
施例４や実施例５の半導体装置用回路部材を用いたもの
であり、封止用樹脂７３０から露出した外部端子部に一
体的に連結するように半田ボール７４０を設けている。
本発明の半導体装置は、微細加工が可能な、図１に示す
半導体装置用回路部材、図２に示す半導体装置用回路部
材、図４に示す半導体装置用回路部材を用いているた
め、半導体装置の多端子化には十分対応でき、且つ、上
記のような製造方法にて作製されているため、品質的に
も優れたものとしている。By the method of manufacturing a semiconductor device shown in FIG. 10, the semiconductor device shown in FIGS. 11A, 11B, and 11C can be obtained. FIG. 11 (a)
The circuit member for a semiconductor device shown in FIG. 1 is used,
FIG. 11B shows the circuit member for a semiconductor device of the third embodiment shown in FIG. 2, and FIG. 11C shows the circuit member for the semiconductor device of the fourth or fifth embodiment shown in FIG. A solder ball 740 is provided so as to be integrally connected to an external terminal portion exposed from the sealing resin 730.
The semiconductor device of the present invention uses the circuit member for a semiconductor device shown in FIG. 1, the circuit member for a semiconductor device shown in FIG. 2, and the circuit member for a semiconductor device shown in FIG. It can sufficiently cope with the increase in the number of terminals and is manufactured by the manufacturing method as described above, so that it is excellent in quality.
【００４６】[0046]
【発明の効果】本発明は、上記のように、一層の多端子
化に対応でき生産面や品質面で、従来の図１４（ｃ）に
示すリードフレーム部材、図１３に示す半導体装置に比
べ有利なＢＧＡタイプの半導体装置用の回路部材、半導
体装置の提供を可能としているとともに、小型パッケー
ジの作製において、チップ設計の自由度を大きくできる
回路部材、半導体装置の提供を可能としている。詳しく
は、本発明の半導体装置用回路部材は、めっきにて形成
された導電性金属にて回路部を作製されたもので、回路
部の厚さを薄く形成でき、回路部の微細加工を可能とし
ており、半導体装置作製工程において、導電性の基板を
分離するだけで、露出した外部端子部に半田外部電極を
作製することを可能としており、更に、樹脂封止した際
に、プレス等によるダムバー、枠等の切断分離の必要の
ないものとしている。この結果、特に、従来に比べ、生
産性の面、品質面で優れ、且つ一層の多端子化に対応で
きるＢＧＡタイプの半導体装置や、小型パッケージの提
供を可能としている。特に、本発明の半導体装置用回路
部材の製造方法は、回路全体を導電性基板の面上に、め
っきにより形成された導電性金属により作製するもので
あり、回路全体を変形なく保持でき、且つ半導体装置を
作製する上で安定した作製を可能としている。本発明の
半導体装置は、本発明の半導体装置用回路部材を用い、
本発明の半導体装置の作製方法により作製されたもの
で、半導体装置の多端子化には十分対応でき、且つ、品
質的にも確実なものとなっている。As described above, the present invention can cope with a further increase in the number of terminals and can be produced in terms of production and quality as compared with the conventional lead frame member shown in FIG. 14C and the semiconductor device shown in FIG. It is possible to provide an advantageous circuit member and a semiconductor device for a BGA type semiconductor device, and also possible to provide a circuit member and a semiconductor device capable of increasing a degree of freedom in chip design in manufacturing a small package. More specifically, the circuit member for a semiconductor device of the present invention has a circuit portion made of a conductive metal formed by plating, so that the circuit portion can be formed to be thin, and the circuit portion can be finely processed. In the semiconductor device manufacturing process, it is possible to manufacture solder external electrodes on the exposed external terminals simply by separating the conductive substrate. It is not necessary to cut and separate frames and the like. As a result, in particular, it is possible to provide a BGA type semiconductor device which is superior in terms of productivity and quality as compared with the conventional one and can cope with further multi-terminals, and a small package. In particular, the method of manufacturing a circuit member for a semiconductor device of the present invention is to manufacture the entire circuit on the surface of a conductive substrate using a conductive metal formed by plating, and can hold the entire circuit without deformation, and This enables stable manufacture of semiconductor devices. The semiconductor device of the present invention uses the semiconductor device circuit member of the present invention,
The semiconductor device is manufactured by the method for manufacturing a semiconductor device according to the present invention, which can sufficiently cope with an increase in the number of terminals of the semiconductor device and is reliable in terms of quality.
【図１】本発明の半導体装置用回路部材の第１の例の概
略図FIG. 1 is a schematic view of a first example of a circuit member for a semiconductor device according to the present invention.
【図２】本発明の半導体装置用回路部材の第２の例の概
略図FIG. 2 is a schematic view of a second example of a circuit member for a semiconductor device according to the present invention.
【図３】図３（ａ）は本発明の半導体装置用回路部材の
第２の例の回路部の１例を示した平面図で、図３（ｂ）
は従来の回路部の平面図である。FIG. 3A is a plan view showing an example of a circuit portion of a second example of the circuit member for a semiconductor device of the present invention, and FIG.
Is a plan view of a conventional circuit section.
【図４】本発明の半導体装置用回路部材の第３の例の概
略図FIG. 4 is a schematic view of a third example of a circuit member for a semiconductor device according to the present invention.
【図５】本発明の半導体装置用回路部材の製造方法の実
施例１の工程図FIG. 5 is a process chart of Example 1 of the method for manufacturing a circuit member for a semiconductor device of the present invention.
【図６】本発明の半導体装置用回路部材の製造方法の実
施例２の工程図FIG. 6 is a process diagram of Example 2 of the method for manufacturing a circuit member for a semiconductor device of the present invention.
【図７】本発明の半導体装置用回路部材の製造方法の実
施例３の工程図FIG. 7 is a process chart of Example 3 of the method for manufacturing a circuit member for a semiconductor device of the present invention.
【図８】本発明の半導体装置用回路部材の製造方法の実
施例４の工程図FIG. 8 is a process drawing of Example 4 of the method for manufacturing a circuit member for a semiconductor device of the present invention.
【図９】本発明の半導体装置用回路部材の製造方法の実
施例５の工程図FIG. 9 is a process diagram of Example 5 of the method for manufacturing a circuit member for a semiconductor device of the present invention.
【図１０】本発明の半導体装置の製造方法の工程図FIG. 10 is a process chart of the semiconductor device manufacturing method of the present invention.
【図１１】本発明の半導体装置を示した図FIG. 11 shows a semiconductor device of the present invention.
【図１２】ＢＧＡ半導体装置を説明するための図FIG. 12 illustrates a BGA semiconductor device.
【図１３】従来のリードフレームをコア材としたＢＧＡ
タイプの半導体装置の断面図FIG. 13: BGA using a conventional lead frame as a core material
Sectional view of type semiconductor device
【図１４】従来のリードフレーム部材を説明するための
図FIG. 14 is a view for explaining a conventional lead frame member.
【図１５】従来のリードフレームをコア材としたＢＧＡ
タイプの半導体装置の工程を説明するための図FIG. 15: BGA using a conventional lead frame as a core material
For explaining the process of the type semiconductor device
【図１６】２段エッチングの工程図FIG. 16 is a process diagram of two-stage etching.
【図１７】単層リードフレームとそれを用いた半導体装
置の図FIG. 17 is a diagram of a single-layer lead frame and a semiconductor device using the same.
１００、２００ 半導体装置用回路部材 １１０、２１０ 回路部 １１３、２１３ 外部端子部 １２０、２２０ 導電性基板 １２３、２２３ 基板（基材） １２５、２２５ 金属めっき層 １２８、２２８ 治具孔 １４０、１７０、２４０ ドライフィルムレジス
ト １４１、１７１、２４１ 開口部 １５０、１８０、２５０ めっき部 １９０ 樹脂 ２１２、２１２Ａ リード ２７０ 金めっき部 ３１０ リードフレーム ３１１ ダイパッド ３１２ インナーリード ３１３ 外部端子部 ３１４ ダムバー（枠部） ３１５ 支持リード ３１７ 連結部 ４００ 半導体装置用回路部材 ４１０ 回路部 ４１１ ダイパッド ４１２ インナーリード ４１３ 外部端子部 ４２０ 電性基板 ４２３ 基材 ４２５ 金属めっき層 ４２８ 治具孔 ４４０ 絶縁層 ４６０ 無電解ニッケルめっき ４６５ 電解めっき層 ４７０ ドライフィルムレジス
ト ７００、７００Ａ 半導体装置 ７１０ 半導体素子 ７１１ 端子 ７２０ ワイヤ ７３０ 封止用樹脂 ７４０ 半田ボール ８０１ 半導体素子 ８０２ 基材 ８０３ モールドレジン ８０４、８０４Ａ 配線 ８０５ ダイパッド ８０６ 外部接続端子 ８０８ ボンディングワイヤ ８１０ ボンディングパッド ８１８ めっき部 ８５０ スルホール ８５１ 熱伝導ビア ９００、９００Ａ ＢＧＡパッケージ ９１０ リードフレーム ９１１ ダイパッド ９１２ インナーリード ９１３ 外部端子部 ９１４ ダムバー（枠部） ９１５ 支持リード ９１７ 連結部 ９２０ 半導体素子 ９２１ 端子 ９３０ ワイヤ ９４０ 封止用樹脂 ９５０ 半田ボール ９６０ 固定用フィルム ９６０Ａ 固定用テープ ９７０、９７０Ａ リードフレーム部材 １２１０ リードフレーム素材 １２２０Ａ、１２２０Ｂ レジストパターン １２３０ 第一の開口部 １２４０ 第二の開口部 １２５０ 第一の凹部 １２６０ 第二の凹部 １２７０ 平坦状面 １２８０ エッチング抵抗層（充
填材層） １２９０ インナーリード １３００ 半導体装置 １３００ 半導体装置 １３１０ （単層）リードフレーム １３１１ ダイパッド １３１２ インナーリード １３１３ アウターリード １３１４ ダムバー １３１５ フレーム（枠）部 １３２０ 半導体素子 １３２１ 電極部（パッド） １３３０ ワイヤ １３４０ 封止樹脂100, 200 Circuit member for semiconductor device 110, 210 Circuit portion 113, 213 External terminal portion 120, 220 Conductive substrate 123, 223 Substrate (base material) 125, 225 Metal plating layer 128, 228 Jig hole 140, 170, 240 Dry film resist 141, 171, 241 Opening 150, 180, 250 Plating part 190 Resin 212, 212A Lead 270 Gold plating part 310 Lead frame 311 Die pad 312 Inner lead 313 External terminal part 314 Dam bar (frame part) 315 Support lead 317 Connection Unit 400 circuit member for semiconductor device 410 circuit unit 411 die pad 412 inner lead 413 external terminal unit 420 conductive substrate 423 base material 425 metal plating layer 428 jig hole 440 insulating layer 460 electroless nickel plating 465 Electroplating layer 470 Dry film resist 700, 700A Semiconductor device 710 Semiconductor element 711 Terminal 720 Wire 730 Sealing resin 740 Solder ball 801 Semiconductor element 802 Base material 803 Mold resin 804, 804A Wiring 805 Die pad 806 External connection terminal 808 Bonding Wire 810 Bonding pad 818 Plating part 850 Through hole 851 Thermal conduction via 900, 900A BGA package 910 Lead frame 911 Die pad 912 Inner lead 913 External terminal part 914 Dam bar (frame part) 915 Support lead 917 Connection part 920 Semiconductor element 921 Terminal 930 Wire 930 Resin for sealing 950 Solder ball 960 Fixing film 960A Fixing tape 970, 970A Card frame member 1210 Lead frame material 1220A, 1220B Resist pattern 1230 First opening 1240 Second opening 1250 First concave portion 1260 Second concave portion 1270 Flat surface 1280 Etching resistance layer (filler layer) 1290 Inner lead 1300 Semiconductor device 1300 Semiconductor device 1310 (Single layer) lead frame 1311 Die pad 1312 Inner lead 1313 Outer lead 1314 Dam bar 1315 Frame (frame) part 1320 Semiconductor element 1321 Electrode part (pad) 1330 Wire 1340 Sealing resin
Claims (20)
より形成された導電性金属層により少なくとも二次元的
に形成された回路部等を有する半導体装置用の回路部材
であって、少なくとも回路部の一部が導電性基板の一面
上に、直接、めっきにより形成されており、且つ、導電
性基板は、その回路部を有する側の面に、半導体装置作
製の際、これを介して導電性基板と回路部を分離するた
めの、分離用の金属めっき層を一面に設けていることを
特徴とする半導体装置用回路部材。1. A circuit member for a semiconductor device, comprising: a conductive substrate; and a circuit portion or the like formed at least two-dimensionally by a conductive metal layer formed by plating on the conductive substrate, wherein the circuit member includes at least a circuit. A part of the portion is formed directly on one surface of the conductive substrate by plating, and the conductive substrate is formed on the surface having the circuit portion through the conductive portion when the semiconductor device is manufactured. A circuit member for a semiconductor device, wherein a metal plating layer for separation for separating a conductive substrate and a circuit portion is provided on one surface.
も、半導体素子と電気的に連結するためのリ一ドと、外
部回路と電気的接続を行うための外部端子部とを有し、
一体的に連結されたリードと外部端子部からなる組をそ
れぞれ独立して複数個備えており、少なくとも回路部の
一部が導電性基板の一面上に、直接、めっきにより形成
されていることを特徴とする半導体装置用回路部材。2. The circuit section according to claim 1, wherein the circuit section has at least a lead for electrically connecting to the semiconductor element, and an external terminal section for electrically connecting to an external circuit.
A plurality of sets each including an integrally connected lead and an external terminal portion are independently provided, and at least a part of the circuit portion is formed directly on one surface of the conductive substrate by plating. A circuit member for a semiconductor device.
は、導電性基板上に直接、めっきにより形成されてお
り、回路部のリードは、前記外部端子形成領域を除くよ
うに、導電性基板上に直接設けられた絶縁層を介して、
該絶縁層上に形成されていることを特徴とする半導体装
置用回路部材。3. The circuit according to claim 2, wherein the external terminal portion of the circuit portion is formed directly on the conductive substrate by plating, and the lead of the circuit portion is electrically conductive so as to exclude the external terminal formation region. Through an insulating layer provided directly on the substrate,
A circuit member for a semiconductor device, which is formed on the insulating layer.
それぞれ独立した、外部回路と電気的接続を行うための
外部端子部からなり、且つ、該外部端子部は、導電性基
板の一面上に、直接、めっきにより形成されていること
を特徴とする半導体装置用回路部材。4. The circuit unit according to claim 1, wherein
A semiconductor comprising independent external terminal portions for electrically connecting to an external circuit, wherein the external terminal portions are formed directly on one surface of the conductive substrate by plating; Circuit members for equipment.
は、その基板面に垂直な断面を略Ｕ字形に形成したもの
であることを特徴とする半導体装置用回路部材。5. The circuit member for a semiconductor device according to claim 4, wherein the external terminal portion of the circuit portion has a substantially U-shaped cross section perpendicular to the substrate surface.
が、Ｐｄ、Ｎｉ、Ａｇ、Ａｕの積層めっき、またはそれ
らの合金めっきからなることを特徴とする半導体装置用
回路部材。6. The circuit member for a semiconductor device according to claim 4, wherein the external terminal portion is made of a laminated plating of Pd, Ni, Ag, or Au, or an alloy plating thereof.
めっきが、銅、ニッケル、クロム、亜鉛、およびこれら
の合金群から選ばれた金属のめっきであることを特徴と
する半導体装置用回路部材。7. The circuit member for a semiconductor device according to claim 4, wherein the metal plating for separation according to claim 4 is a plating of a metal selected from copper, nickel, chromium, zinc, and an alloy group thereof. .
を複数個搭載できるように、回路部等を形成してあるこ
とを特徴とする半導体装置用回路部材。8. A circuit member for a semiconductor device according to claim 1, wherein a circuit portion or the like is formed so that a plurality of semiconductor elements can be mounted.
が、鉄−ニッケル−クロム系の金属、鉄−ニッケル−系
の金属、鉄−カーボン系の金属であることを特徴とする
半導体装置用回路部材。9. The semiconductor device according to claim 1, wherein the conductive substrate is an iron-nickel-chromium-based metal, an iron-nickel-based metal, or an iron-carbon-based metal. Circuit members.
により形成された導電性金層により少なくとも二次元的
に形成された回路部等を有する半導体装置用の回路部材
で、少なくとも回路部の一部が導電性基板の一面上に、
直接、めっきにより形成されており、且つ、導電性基板
は、その回路部を有する側の面に、半導体装置作製の
際、これを介して導電性基板と回路部を分離するため
の、分離用の金属めっき層を一面に設けている半導体装
置用回路部材の製造方法であって、分離用の金属めっき
層を一面に設けた導電性基板を用い、少なくとも、順
に、（ａ）導電性基板の一面に、レジストを塗布し、め
っきにより導電性金属を形成する領域のみを露出させ
て、製版する製版工程と、（ｂ）製版された面の露出し
た領域に導電性金属めっきを施すめっき工程とを施すこ
とを特徴とする半導体装置用回路部材の製造方法。10. A circuit member for a semiconductor device having a conductive portion and a circuit portion formed at least two-dimensionally by a conductive gold layer formed by plating on the conductive substrate, wherein at least the circuit portion is provided. Partly on one side of the conductive substrate,
The conductive substrate is directly formed by plating, and the conductive substrate is provided on the surface having the circuit portion on the side having the circuit portion, for separating the conductive substrate and the circuit portion through the semiconductor device at the time of manufacturing the device. A method for manufacturing a circuit member for a semiconductor device, wherein a metal plating layer is provided on one surface of a conductive substrate, the method comprising: using a conductive substrate having a metal plating layer for separation provided on one surface; A plate making step of applying a resist to one surface and exposing only a region where a conductive metal is to be formed by plating, and (b) a plating step of applying conductive metal plating to an exposed region of the plate-making surface; A method for manufacturing a circuit member for a semiconductor device, comprising:
により形成された導電性金層により少なくとも二次元的
に形成された回路部等を有する半導体装置用の回路部材
で、少なくとも回路部の一部が導電性基板の一面上に、
直接、めっきにより形成されており、且つ、導電性基板
は、その回路部を有する側の面に、半導体装置作製の
際、これを介して導電性基板と回路部を分離するため
の、分離用の金属めっき層を一面に設けている半導体装
置用回路部材の製造方法であって、分離用の金属めっき
層を一面に設けた導電性基板を用い、少なくとも、順
に、（ｄ）導電性基板の一面に、少なくとも回路部の外
部端子部を露出させ、リード形成領域を覆う絶縁層を設
ける工程と、（ｅ）導電性基板の絶縁層を設けた側の面
全体を無電解めっきにより第一の導電層を設けて覆う工
程と、（ｆ）第一の導電層を設けた側の、導電性基板の
回路部の外部端子部形成領域とリード部形成領域を露出
させるように、レジストを製版する工程と、（ｇ）露出
した領域にめっきにより、第二の導電層を設け、外部端
子部とリード部とを同時に形成する工程と、（ｈ）レジ
ストのみを剥離する工程と、（ｉ）露出した第一の導電
層をエッチングにより除去する工程とを有することを特
徴とする半導体装置用回路部材の製造方法。11. A circuit member for a semiconductor device having a conductive portion and a circuit portion or the like formed at least two-dimensionally by a conductive gold layer formed on a conductive substrate by plating. Partly on one side of the conductive substrate,
The conductive substrate is directly formed by plating, and the conductive substrate is provided on the surface having the circuit portion on the side having the circuit portion, for separating the conductive substrate and the circuit portion through the semiconductor device at the time of manufacturing the device. A method for manufacturing a circuit member for a semiconductor device, wherein a metal plating layer is provided on one surface of a conductive substrate, and a conductive substrate provided with a metal plating layer for separation on one surface is used. Providing an insulating layer covering at least an external terminal portion of the circuit portion and covering a lead forming region on one surface; and (e) electroless plating the entire surface of the conductive substrate on the side provided with the insulating layer by a first electroless plating. Providing and covering the conductive layer; and (f) making a resist plate so as to expose the external terminal portion forming region and the lead portion forming region of the circuit portion of the conductive substrate on the side provided with the first conductive layer. Process and (g) plating on exposed areas Providing a second conductive layer and simultaneously forming an external terminal portion and a lead portion; (h) removing only the resist; and (i) removing the exposed first conductive layer by etching. A method for manufacturing a circuit member for a semiconductor device, comprising:
無電解ニッケルめっきにより設けたもので、第二の導電
層は、第一の導電層上に順に、電解めっきにより、Ａｕ
層、Ｃｕ層、Ｎｉ層、Ａｕ層を設けたものであることを
特徴とする半導体装置用回路部材の製造方法。12. The method according to claim 11, wherein the first conductive layer is provided by electroless nickel plating, and the second conductive layer is formed on the first conductive layer in order by Au by electrolytic plating.
A method for manufacturing a circuit member for a semiconductor device, comprising a layer, a Cu layer, a Ni layer, and an Au layer.
により形成された導電性金層により少なくとも二次元的
に形成された回路部等を有する半導体装置用の回路部材
で、少なくとも回路部の一部が導電性基板の一面上に、
直接、めっきにより形成されており、且つ、導電性基板
は、その回路部を有する側の面に、半導体装置作製の
際、これを介して導電性基板と回路部を分離するため
の、分離用の金属めっき層を一面に設けている半導体装
置用回路部材の製造方法であって、分離用の金属めっき
層を一面に設けた導電性基板を用い、少なくとも、順
に、（ｋ）導電性基板の一面に、少なくとも回路部の外
部端子部を露出させ、リード形成領域を覆う絶縁層を設
ける工程と、（ｌ）導電性基板の絶縁層を設けた側の面
全体をレジストで覆い、レジスト表面を撥水性処理した
後、導電性基板の回路部の外部端子部形成領域とリード
部形成領域を露出させるように、レジストを製版する工
程と、（ｍ）触媒付与して活性化した後、露出した領域
に、無電解めっきにより第一の導電層を設ける工程と、
（ｎ）第一の導電層上に、電解めっきにより、第二の導
電層を設け、外部端子部とリード部とを同時に形成する
工程と、（ｏ）レジストのみを剥離する工程とを有する
ことを特徴とする半導体装置用回路部材の製造方法。13. A circuit member for a semiconductor device having a conductive portion and a circuit portion formed at least two-dimensionally by a conductive gold layer formed by plating on the conductive substrate, wherein at least the circuit portion is provided. Partly on one side of the conductive substrate,
The conductive substrate is directly formed by plating, and the conductive substrate is provided on the surface having the circuit portion on the side having the circuit portion, for separating the conductive substrate and the circuit portion through the semiconductor device at the time of manufacturing the device. A method for manufacturing a circuit member for a semiconductor device, wherein a metal plating layer is provided on one surface of a conductive substrate, wherein at least in order, a conductive substrate having a metal plating layer for separation provided on one surface thereof is used. Providing, on one surface, an insulating layer covering at least the external terminal portion of the circuit portion and covering the lead formation region; and (l) covering the entire surface of the conductive substrate on the side provided with the insulating layer with a resist, and covering the resist surface with the resist. After the water-repellent treatment, a step of making a resist plate so as to expose the external terminal portion forming region and the lead portion forming region of the circuit portion of the conductive substrate, and (m) applying a catalyst to activate and then exposing the resist. Electroless plating on the area A step of providing an electrically conductive layer,
(N) providing a second conductive layer on the first conductive layer by electrolytic plating to simultaneously form an external terminal portion and a lead portion; and (o) removing only the resist. A method for manufacturing a circuit member for a semiconductor device, comprising:
無電解ニッケルめっきにより設けたもので、第二の導電
層は、第一の導電層上に順に、電解めっきにより、Ａｕ
層、Ｃｕ層、Ｎｉ層、Ａｕ層を設けたものであることを
特徴とする半導体装置用回路部材の製造方法。14. A method according to claim 13, wherein the first conductive layer is provided by electroless nickel plating, and the second conductive layer is formed on the first conductive layer in order by Au by electrolytic plating.
A method for manufacturing a circuit member for a semiconductor device, comprising a layer, a Cu layer, a Ni layer, and an Au layer.
は、複数個の、それぞれ独立した、外部回路と電気的接
続を行うための外部端子部からなるもので、外部端子部
を導電性基板の一面上に、直接、めっきにより形成する
ことを特徴とする半導体装置用回路部材の製造方法。15. The circuit section according to claim 10, wherein the circuit section comprises a plurality of independent external terminal sections for electrically connecting to an external circuit, wherein the external terminal section is provided on one surface of the conductive substrate. A method for manufacturing a circuit member for a semiconductor device, wherein the circuit member is formed directly by plating.
くとも製版工程の前に、見当合わせ用の治具孔を形成す
る治具孔作製工程を有することを特徴とする半導体装置
用回路部材の製造方法。16. The method of manufacturing a circuit member for a semiconductor device according to claim 10, further comprising a jig hole forming step of forming a register jig hole at least before the plate making step.
により形成された導電性金層により少なくとも二次元的
に形成された回路部等を有する半導体装置用の回路部材
で、少なくとも回路部の一部が導電性基板の一面上に、
直接、めっきにより形成されており、且つ、導電性基板
は、その回路部を有する側の面に、半導体装置作製の
際、これを介して導電性基板と回路部を分離するため
の、分離用の金属めっき層を一面に設けている半導体装
置用回路部材を用いた半導体装置の製造方法であって、
少なくとも、順に、（Ａ）半導体装置用回路部材の、外
部端子部領域でない箇所に半導体素子を搭載するダイア
タッチ工程と、（Ｂ）半導体素子の端子と回路部とをワ
イヤにて接続するワイヤボンディングを行い、半導体素
子の該端子と外部端子部とを電気的に接続するワイヤボ
ンディング工程と、（Ｃ）半導体素子、ワイヤ、回路部
全体を覆うように半導体装置用回路部材の片面をモール
ドする樹脂封止工程と、（Ｄ）導電性基板の分離用の金
属めっき部を溶解剥離して、導電性基板のみを分離す
る、導電性基板分離工程とを有することを特徴とする半
導体装置の製造方法。17. A circuit member for a semiconductor device having a conductive substrate and a circuit portion or the like formed at least two-dimensionally by a conductive gold layer formed on the conductive substrate by plating, wherein at least the circuit portion Partly on one side of the conductive substrate,
The conductive substrate is directly formed by plating, and the conductive substrate is provided on the surface having the circuit portion on the side having the circuit portion, for separating the conductive substrate and the circuit portion through the semiconductor device at the time of manufacturing the device. A method for manufacturing a semiconductor device using a circuit member for a semiconductor device having a metal plating layer provided on one surface thereof,
At least, in order, (A) a die attach step of mounting a semiconductor element on a portion of a circuit member for a semiconductor device which is not an external terminal area, and (B) wire bonding for connecting a terminal of the semiconductor element and a circuit section with a wire. And (C) a resin for molding one surface of the semiconductor device circuit member so as to cover the entire semiconductor element, wires, and circuit portion. A method for manufacturing a semiconductor device, comprising: a sealing step; and (D) a conductive substrate separating step of separating and separating only a conductive substrate by dissolving and separating a metal plating portion for separating a conductive substrate. .
部材の回路部は、複数個の、それぞれ独立した、外部回
路と電気的接続を行うための外部端子部からなるもの
で、外部端子部を導電性基板の一面上に、直接、めっき
により形成したものであることを特徴とする半導体装置
の製造方法。18. The circuit portion of a circuit member for a semiconductor device according to claim 17, wherein the circuit portion comprises a plurality of independent external terminal portions for electrically connecting to an external circuit. A method for manufacturing a semiconductor device, wherein the semiconductor device is formed directly on one surface of a conductive substrate by plating.
基板剥離工程の後に、（ｅ）露出した外部端子部に半田
ボールをアタッチする工程とを有することを特徴とする
半導体装置の製造方法。19. A method of manufacturing a semiconductor device, comprising: (e) attaching a solder ball to an exposed external terminal portion after the conductive substrate peeling step according to claim 17 or 18.
製造方法により作製されたことを特徴とする半導体装
置。20. A semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 17.
Priority Applications (7)
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| JP11007097A JP4060905B2 (en) | 1997-04-02 | 1997-04-14 | Circuit member for semiconductor device, semiconductor device using the same, and manufacturing method thereof |
| EP10011870A EP2287897A3 (en) | 1996-05-27 | 1997-05-27 | Circuit member for semiconductor device, semiconductor device using the same, and process for producing said circuit member and said semiconductor device |
| PCT/JP1997/001792 WO1997045868A1 (en) | 1996-05-27 | 1997-05-27 | Circuit member for semiconductor device, semiconductor device using the same, and method for manufacturing them |
| EP06006312A EP1691411B1 (en) | 1996-05-27 | 1997-05-27 | Process for producing a circuit member |
| US09/000,107 US6133070A (en) | 1996-05-27 | 1997-05-27 | Circuit member for semiconductor device, semiconductor device using the same, and method for manufacturing them |
| DE69735588T DE69735588T2 (en) | 1996-05-27 | 1997-05-27 | MANUFACTURE OF A COMPONENT FOR A SEMICONDUCTOR CIRCUIT |
| EP97922197A EP0844663B1 (en) | 1996-05-27 | 1997-05-27 | Method for manufacturing a circuit member for a semiconductor device |
Applications Claiming Priority (3)
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|---|---|---|---|
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| JP9788697 | 1997-04-02 | ||
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085567A (en) * | 1999-07-12 | 2001-03-30 | Dainippon Printing Co Ltd | Electronic member and production thereof |
-
1997
- 1997-04-14 JP JP11007097A patent/JP4060905B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085567A (en) * | 1999-07-12 | 2001-03-30 | Dainippon Printing Co Ltd | Electronic member and production thereof |
| JP4712940B2 (en) * | 1999-07-12 | 2011-06-29 | 大日本印刷株式会社 | Manufacturing method of electronic member |
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