JPH10335510A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH10335510A JPH10335510A JP9138964A JP13896497A JPH10335510A JP H10335510 A JPH10335510 A JP H10335510A JP 9138964 A JP9138964 A JP 9138964A JP 13896497 A JP13896497 A JP 13896497A JP H10335510 A JPH10335510 A JP H10335510A
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Abstract
Description
【0001】本発明は、いわゆるBiCMOSデバイス
に代表される、MISトランジスタとバイポーラトラン
ジスタが同一基板上に形成された半導体装置の製造方法
に係り、例えば高速ロジックデバイス、高速SRAM等
の信頼性向上、歩留改善および高集積化のための電極間
絶縁技術に関する。The present invention relates to a method of manufacturing a semiconductor device in which a MIS transistor and a bipolar transistor are formed on the same substrate, represented by a so-called BiCMOS device, for example, to improve the reliability of a high-speed logic device, a high-speed SRAM, etc. The present invention relates to an inter-electrode insulation technology for improving the retention and high integration.
【0002】[0002]
【従来の技術】BiCMOSデバイスでは、電子情報通
信学会 技術研究報告SDM93-151 ICD93-145 1993-11 に
開示されているように、工程削減のためにバイポーラト
ランジスタの電極層とMOSトランジスタ形成領域に用
いる配線層を共用する場合が多い。2. Description of the Related Art As disclosed in IEICE Technical Report SDM93-151 ICD93-145 1993-11, a BiCMOS device is used for an electrode layer of a bipolar transistor and a MOS transistor formation region to reduce the number of steps. In many cases, the wiring layer is shared.
【0003】上記文献には、Poly3配線により、エミッ
タ電極層とMOSトランジスタ形成領域のGND配線層
を共用している例が開示されている。この例では、エミ
ッタ電極(Poly3)は、ベース電極(Poly2)に対しセ
ルフアラインでSiO2 サイドウォールにより分離され
ている。したがって、サイドウォールをSiO2 膜のエ
ッチバックにより形成した後に、ベース電極とエミッタ
電極間の層間の絶縁を十分にとるためには、予め両電極
間に充分な厚さのオフセットSiO2 層を形成する必要
がある。The above document discloses an example in which an emitter electrode layer and a GND wiring layer in a MOS transistor formation region are shared by Poly3 wiring. In this example, the emitter electrode (Poly3) is separated from the base electrode (Poly2) by a self-aligned SiO 2 sidewall. Therefore, after the sidewalls are formed by etching back the SiO 2 film, an offset SiO 2 layer having a sufficient thickness is formed in advance between the two electrodes in order to sufficiently insulate the interlayer between the base electrode and the emitter electrode. There is a need to.
【0004】ところが、このバイポーラトランジスタで
は必須となるオフセットSiO2 層が、MOSトランジ
スタ形成領域においては、メモリセル部分で層間絶縁層
を必要以上に厚くする。このため、その後、第1のAl
配線層(1AL)をMOSトランジスタに接続させる際
の段差、例えばビットコンタクト孔が深くなり、また、
上記文献にも開示されているタングステン(W)による
金属プラグについて、充分な埋め込み形状を得ることが
難しくなる。However, the offset SiO 2 layer, which is essential in this bipolar transistor, makes the interlayer insulating layer thicker than necessary in the memory cell portion in the MOS transistor formation region. Therefore, after that, the first Al
A step when the wiring layer (1AL) is connected to the MOS transistor, for example, a bit contact hole is deepened.
It is difficult to obtain a sufficient buried shape for a metal plug made of tungsten (W), which is also disclosed in the above document.
【0005】この問題を解決するには、MOSトランジ
スタ形成領域にはオフセットSiO2 層が形成されない
ようにするか、この領域のオフセットSiO2 層を後で
除去する必要がある。In order to solve this problem, it is necessary to prevent the offset SiO 2 layer from being formed in the MOS transistor formation region or to remove the offset SiO 2 layer in this region later.
【0006】以下、オフセットSiO2 層を後で除去す
る工程を含むBiCMOSデバイスの製造方法につい
て、図面を参照しながら説明する。図21(a)〜
(c)および図22(d),(e)は、このBiCMO
Sデバイスの各製造過程を、NPN型バイポーラトラン
ジスタの形成領域において示す断面図である。Hereinafter, a method of manufacturing a BiCMOS device including a step of removing the offset SiO 2 layer later will be described with reference to the drawings. FIG.
(C) and FIGS. 22 (d) and (e) show this BiCMO
It is sectional drawing which shows each manufacturing process of an S device in the formation area of an NPN-type bipolar transistor.
【0007】まず、図21(a)に示す如く、p型のS
i基板100にn+ 埋込層101、エピタキシャル成長
層102、フィールド絶縁膜103、n+ プラグ領域1
04を常法にしたがって順次形成する。[0007] First, as shown in FIG.
N + buried layer 101, epitaxial growth layer 102, field insulating film 103, n + plug region 1
04 are sequentially formed according to a conventional method.
【0008】すなわち、p型のSi基板100上に、n
+ 埋込み層101の形成箇所で開口するSiO2 層(不
図示)を形成し、このSiO2 層をマスクにしてSb
(アンチモン)の気相拡散等でn型の不純物をSi基板
100表面にドープする。SiO2 層除去後、エピタキ
シャル成長法による所定厚さのn型の単結晶シリコン層
(エピタキシャル成長層102)を成長させると、その
際、n型の不純物が熱拡散してn+ 埋込層101が形成
される。エピタキシャル成長層102表面側に、LOC
OS法によってフィールド絶縁膜103を形成する。そ
の後、p型不純物を選択的にイオン注入して、n型のエ
ピタキシャル層102中に、特に図示しないが、MOS
トランジスタ形成領域にはp型のウェルを形成し、バイ
ポーラトランジスタ形成領域にはバイポーラトランジス
タ同士を絶縁分離するp型のアイソレーション領域を形
成する。また、バイポーラトランジスタ形成領域に対し
比較的高濃度にリン(P)を選択的にイオン注入し、n
型のエピタキシャル層102表面からn+ 埋込層101
に達するn+ プラグ領域104を形成する。一方、MO
Sトランジスタ形成領域については、常法にしたがって
LDD(Lightly DopedDrain) 構造のMOSトランジス
タを形成する。[0008] That is, on a p-type Si substrate 100, n
+ An SiO 2 layer (not shown) is formed at the location where the buried layer 101 is formed, and Sb is formed using this SiO 2 layer as a mask.
An n-type impurity is doped into the surface of the Si substrate 100 by, for example, vapor phase diffusion of (antimony). After removing the SiO 2 layer, an n-type single-crystal silicon layer (epitaxial growth layer 102) having a predetermined thickness is grown by epitaxial growth. At this time, the n-type impurity is thermally diffused to form the n + buried layer 101. Is done. On the surface side of the epitaxial growth layer 102, LOC
The field insulating film 103 is formed by the OS method. Thereafter, a p-type impurity is selectively ion-implanted into the n-type epitaxial layer 102, although not particularly shown,
A p-type well is formed in the transistor formation region, and a p-type isolation region for insulating and separating the bipolar transistors from each other is formed in the bipolar transistor formation region. Further, phosphorus (P) is selectively ion-implanted at a relatively high concentration into the bipolar transistor formation region,
N + buried layer -type epitaxial layer 102 surface 101
Is formed to reach n + plug region 104. On the other hand, MO
In the S transistor formation region, a MOS transistor having an LDD (Lightly Doped Drain) structure is formed according to a conventional method.
【0009】その後、図21(a)に示すように、Si
O2 等からなる第1の層間絶縁層105を成膜し、第1
の層間絶縁層105について、n+ プラグ領域104が
形成されていないn+ 埋込層101部分の上方位置に開
口部を形成する。そして、開口部を介してn型の不純物
をイオン注入し、n+ 埋込層101上に接するエピタキ
シャル成長層102の深部にSIC (Selectively Ion-
implanted Collector)領域106を形成する。このSI
C領域106は、後で形成されるエミッタ領域下の真性
ベース領域の深さ方向の幅(ベース幅)の不純物濃度プ
ロファイルを急峻にし、かつコレクタ抵抗を低減してバ
イポーラトランジスタの特性向上を図るものである。[0009] Thereafter, as shown in FIG.
Forming a first interlayer insulating layer 105 made of O 2 or the like;
An opening is formed in the interlayer insulating layer 105 above the n + buried layer 101 where the n + plug region 104 is not formed. Then, the n-type impurity is ion-implanted through the opening, n + buried layer 101 to the deep portion of the epitaxial layer 102 in contact on SIC (Selectively Ion-
An implanted collector region 106 is formed. This SI
The C region 106 has a steep impurity concentration profile in a depth direction width (base width) of the intrinsic base region below the emitter region to be formed later, and reduces the collector resistance to improve the characteristics of the bipolar transistor. It is.
【0010】つぎに、図21(b)に示すように、ベー
ス電極材としてのポリシリコン層107aを成膜し、不
純物の導入後に、前述したオフセットSiO2 層108
を成膜する。ポリシリコン層107aおよびオフセット
SiO2 層108について、第1の層間絶縁層105の
開口部内側にエミッタ開口部を形成し、エミッタ開口部
により表出するエピタキシャル成長層102内の表面領
域に浅くp型不純物を導入し真性ベース領域109を形
成する。エミッタとベースの分離絶縁膜110aを成膜
して、エミッタ開口部の表面を被膜する。Next, as shown in FIG. 21B, a polysilicon layer 107a as a base electrode material is formed, and after the impurity is introduced, the above-described offset SiO 2 layer 108 is formed.
Is formed. For the polysilicon layer 107a and the offset SiO 2 layer 108, an emitter opening is formed inside the opening of the first interlayer insulating layer 105, and a shallow p-type impurity is formed in the surface region in the epitaxial growth layer 102 exposed by the emitter opening. To form an intrinsic base region 109. An emitter and base isolation insulating film 110a is formed to cover the surface of the emitter opening.
【0011】エミッタとベースの分離絶縁膜110aを
成膜した状態で、図21(c)に示すように、全面にR
IE(Reactive Ion Etching)等の異方性エッチングを施
し、バイポーラトランジスタ形成領域のエミッタ開口部
の内壁にエミッタとベースの電極間を絶縁分離するため
のサイドウォール110を形成する。これにより、ベー
ス電極材としてのポリシリコン層107aの表面は、上
面がオフセットSiO2 層108により、エミッタ開口
部内の面が電極間絶縁分離用のサイドウォール110に
より絶縁物で覆われる。In the state where the isolation insulating film 110a for the emitter and the base is formed, as shown in FIG.
Anisotropic etching such as IE (Reactive Ion Etching) is performed to form a side wall 110 on the inner wall of the emitter opening in the bipolar transistor formation region for insulating and separating between the emitter and base electrodes. As a result, the surface of the polysilicon layer 107a as the base electrode material is covered with an insulator on the upper surface by the offset SiO 2 layer 108 and on the surface in the emitter opening by the sidewall 110 for insulating and separating electrodes.
【0012】そして、つぎの図22(d)に示す工程で
は、エミッタ開口部を含む位置にレジストパターン11
1を形成し、このレジストパターン111をマスクとし
て、周囲のオフセットSiO2 層108とポリシリコン
膜107aとを順次エッチング除去する。これにより、
ポリシリコン膜107aの外郭が加工されてベース電極
107が形成されるとともに、オフセットSiO2 層1
08が、このバイポーラトランジスタのベース電極10
7上にのみ残される。In the next step shown in FIG. 22D, the resist pattern 11 is located at a position including the emitter opening.
Then, using the resist pattern 111 as a mask, the surrounding offset SiO 2 layer 108 and the polysilicon film 107a are sequentially etched and removed. This allows
The outer periphery of the polysilicon film 107a is processed to form the base electrode 107, and the offset SiO 2 layer 1 is formed.
08 is the base electrode 10 of this bipolar transistor.
7 only.
【0013】ここで、特に図示しないMOSトランジス
タ形成領域におけるメモリセル部の層間絶縁膜に、例え
ばビットコンタクト孔を開口しておく。このビットコン
タクト孔の開口では、上記図22(d)でベース電極1
07上を残して周囲のオフセットSiO2 層108を全
て除去したことから、MOSトランジスタ上の層間絶縁
膜が必要以上に厚くなることがなく、ソース・ドレイン
領域に達するビットコンタクト孔の段差を小さくでき
る。Here, for example, a bit contact hole is opened in the interlayer insulating film of the memory cell portion in a MOS transistor formation region (not shown). In the opening of the bit contact hole, the base electrode 1 shown in FIG.
07, all the surrounding offset SiO 2 layers 108 are removed, so that the interlayer insulating film on the MOS transistor does not become unnecessarily thick, and the step of the bit contact hole reaching the source / drain region can be reduced. .
【0014】その後、図22(e)に示すように、エミ
ッタ電極112を形成する。この電極形成は、まず、M
OSトランジスタ形成領域を含む全面にポリシリコン膜
を成膜し、導電化する。この導電化ポリシリコン膜の表
面を希フッ酸によりライトエッチングして充分に自然酸
化膜を除去し、直ぐにWSi層を成膜する。これによ
り、エミッタ開口部を小径化しているサイドウォール1
10の少なくとも下側部分が充分にエミッタ電極となる
導電層で埋められ、また、この同じ導電層により、図示
せぬMOSトランジスタ上で開口する層間絶縁層105
のビットコンタクト孔が埋められる。そして、この導電
層をパターニングすると、バイポーラトランジスタ形成
領域にはエミッタ電極112がエミッタ開口部内からオ
フセットSiO2 層108上に延在したかたちで形成さ
れる。また、特に図示しないが、MOSトランジスタ形
成領域にはソース・ドレイン領域からのビット線取出電
極層と、これと分離したかたちで層間絶縁層105上に
GND線となる配線層が形成される。このビット線取出
電極層は、上記したようにビットコンタクト孔の段差が
小さいことから、安定的に形成できる。Thereafter, as shown in FIG. 22E, an emitter electrode 112 is formed. This electrode formation is first performed by M
A polysilicon film is formed on the entire surface including the OS transistor formation region, and is made conductive. The surface of the conductive polysilicon film is lightly etched with dilute hydrofluoric acid to sufficiently remove the natural oxide film and immediately form a WSi layer. Thereby, the side wall 1 having a reduced diameter of the emitter opening is formed.
10 is sufficiently filled with a conductive layer serving as an emitter electrode, and the same conductive layer forms an interlayer insulating layer 105 opened on a MOS transistor (not shown).
Are filled. Then, when this conductive layer is patterned, an emitter electrode 112 is formed in the bipolar transistor formation region so as to extend from inside the emitter opening onto the offset SiO 2 layer 108. Although not particularly shown, a bit line extraction electrode layer from the source / drain region and a wiring layer serving as a GND line are formed on the interlayer insulating layer 105 separately from the bit line extraction electrode layer in the MOS transistor formation region. The bit line extraction electrode layer can be formed stably since the step of the bit contact hole is small as described above.
【0015】この状態で急速加熱処理等を適宜施すと、
エピタキシャル成長層102表面には、ベース電極10
7から不純物が拡散してグラフトベース領域113が形
成され、またエミッタ電極112から不純物が拡散して
エミッタ領域114が形成される。If a rapid heating process or the like is appropriately performed in this state,
The base electrode 10 is formed on the surface of the epitaxial growth layer 102.
7 diffuses impurities to form a graft base region 113, and diffuses impurities from the emitter electrode 112 to form an emitter region 114.
【0016】その後は、特に図示しないが、エミッタ電
極112、ベース電極107、コレクタのプラグ領域1
04にそれぞれ接続する第1のAl配線層、および必要
に応じて第2層目以降のAl配線層を、それぞれ層間絶
縁層を介して積層させる。このときの層間絶縁層は、平
坦化のため比較的に厚くAl配線層との接続はタングス
テン等の金属プラグを介してなされるが、例えばコレク
タのプラグ領域104上方でオフセットSiO2 層10
8が除去されていることから、その分だけ金属プラグを
埋め込む段差が小さくて済み、充分なプラグ材の埋め込
みが容易であり、金属プラグの形状の安定化ひいてはコ
ンタクト抵抗の低減を図ることができる。最後にオーバ
ーコート膜の成膜、パッド窓開け等を経て、当該BiC
MOSデバイスが完成する。Thereafter, although not particularly shown, the emitter electrode 112, the base electrode 107, the collector plug region 1
A first Al wiring layer connected to each of the Al layers 04 and, if necessary, a second and subsequent Al wiring layers are laminated via an interlayer insulating layer. At this time, the interlayer insulating layer is relatively thick for flattening and is connected to the Al wiring layer via a metal plug such as tungsten. For example, the offset SiO 2 layer 10 is formed above the plug region 104 of the collector.
Since the metal plug 8 is removed, the step for burying the metal plug can be reduced by that much, the plug material can be easily buried sufficiently, the shape of the metal plug can be stabilized, and the contact resistance can be reduced. . Finally, after forming an overcoat film and opening a pad window, the BiC
The MOS device is completed.
【0017】[0017]
【発明が解決しようとする課題】この従来のBiCMO
Sデバイスでは、オフセットSiO2 層108を必要以
上に残存させないことから、上述したようにコンタクト
形成が容易化されるといった利点があるものの、図22
(e)に示すように、バイポーラトランジスタ形成領域
のベース電極107周囲に、ベース電極107およびオ
フセットSiO2層108による段差が形成される。SUMMARY OF THE INVENTION The conventional BiCMO
The S device has an advantage that the contact formation is facilitated as described above because the offset SiO 2 layer 108 is not left unnecessarily.
As shown in (e), a step is formed around the base electrode 107 in the bipolar transistor formation region by the base electrode 107 and the offset SiO 2 layer 108.
【0018】このため、エミッタ電極112のエッチン
グ加工時に、この段差部分にポリシリコンによるサイド
ウォール残渣112aが発生する。この導電性の残渣1
12aの存在によって、図22(e)に例示するよう
に、ベース電極107のエッジに対し、エミッタ電極1
12、及び当該バイポーラトランジスタに隣り合うMO
Sトランジスタ形成領域のポリシリコン層との距離を充
分に保ち電極間ショートを防ぐ必要があり、このことが
更なる高集積化のための障害となる。また、ポリシリコ
ンのサイドウォール残渣112aの形状は、エミッタ電
極112となるポリシリコン層のオーバーエッチング量
に依存して変化する。このため、過度のオーバーエッチ
ングが加わった場合、ポリシリコンのサイドウォール残
渣112aが飛散してダストが発生し、BiCMOSデ
バイスの信頼性あるいは特性を劣化させる危険性が高
い。Therefore, when etching the emitter electrode 112, a sidewall residue 112a of polysilicon is generated at the step. This conductive residue 1
Due to the presence of the emitter electrode 12a, as shown in FIG.
12 and the MO adjacent to the bipolar transistor
It is necessary to maintain a sufficient distance between the S transistor formation region and the polysilicon layer to prevent a short circuit between the electrodes, which is an obstacle to further high integration. Further, the shape of the polysilicon sidewall residue 112a changes depending on the amount of overetching of the polysilicon layer serving as the emitter electrode 112. For this reason, if excessive overetching is applied, there is a high risk that the sidewall residue 112a of polysilicon is scattered and dust is generated, thereby deteriorating the reliability or characteristics of the BiCMOS device.
【0019】このような弊害をともなうサイドウォール
残渣112aを残存させないためには、図22(e)に
続いてサイドウォール残渣の除去工程を追加してもよい
が、このためのフォトマスクが必要となり、工程数も増
加するので好ましくない。また、この場合でも、ベース
電極107の周囲側壁はポリシリコンが露出しているた
めに、エミッタ電極112等を近接させることができ
ず、さらなる高集積化を図る上では根本的な解決策とは
なり得ない。In order not to leave the sidewall residue 112a with such an adverse effect, a step of removing the sidewall residue may be added following FIG. 22E. However, a photomask for this is required. And the number of steps is also undesirably increased. Further, even in this case, since the polysilicon is exposed on the peripheral side wall of the base electrode 107, the emitter electrode 112 and the like cannot be brought close to each other, and this is a fundamental solution in achieving higher integration. Can not be.
【0020】一方、図21(c)のサイドウォール11
0の形成時に、過度のオーバーエッチングによってエピ
タキシャル成長層102の表面が削れ、真性ベース領域
109の基板深さ方向の幅がばらつくと、バイポーラト
ランジスタの特性が劣化するといったことも問題であっ
た。On the other hand, the side wall 11 shown in FIG.
At the time of forming 0, the surface of the epitaxial growth layer 102 is shaved due to excessive overetching, and if the width of the intrinsic base region 109 in the substrate depth direction varies, the characteristics of the bipolar transistor also deteriorate.
【0021】以上述べてきた如く、本発明は、MIS(M
etal-Insulator-Semiconductor) トランジスタ形成領域
の層間絶縁層厚を必要以上に増大させることなく同一基
板上に形成されるバイポーラトランジスタについて、そ
のエミッタ電極となる導電層をMOSトランジスタの配
線層として利用する半導体装置の製造工程効率化に付随
する、バイポーラトランジスタのベース電極に対する絶
縁分離技術に関与する。そして、本発明の目的とすると
ころは、ベース電極、及び当該ベース電極とエミッタ電
極間の層間絶縁層による段差でエミッタ電極エッチング
時のポリシリコンのサイドウォール残渣の発生を有効に
防止し、これにより信頼性を高め、特性劣化を防止しな
がら高集積化が容易な半導体装置の製造方法を提案する
ことである。As described above, the present invention provides a MIS (M
(etal-Insulator-Semiconductor) For bipolar transistors formed on the same substrate without unnecessarily increasing the thickness of the interlayer insulating layer in the transistor formation region, a semiconductor in which a conductive layer serving as an emitter electrode is used as a wiring layer of a MOS transistor. The present invention relates to a technique of insulating and isolating a base electrode of a bipolar transistor, which is associated with an increase in the efficiency of a device manufacturing process. An object of the present invention is to effectively prevent the generation of a sidewall residue of polysilicon at the time of etching an emitter electrode due to a step formed by a base electrode and an interlayer insulating layer between the base electrode and the emitter electrode. An object of the present invention is to propose a method of manufacturing a semiconductor device that can easily be highly integrated while improving reliability and preventing deterioration in characteristics.
【0022】[0022]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、絶縁ゲート電界効果トランジスタを形成
後、同一半導体基板にバイポーラトランジスタのベース
電極とエミッタ電極とを層間の絶縁分離をしながら形成
する半導体装置の製造方法であって、前記絶縁ゲート電
界効果トランジスタを覆い、バイポーラトランジスタの
ベースとなる基板領域上に第1の開口部を有する第1の
層間絶縁層を形成し、当該第1の開口部により表出した
前記基板領域、及び前記第1の層間絶縁層上に、ベース
電極となる導電層と第2の層間絶縁層(オフセット絶縁
層)を順に成膜し、前記第2の層間絶縁層および前記導
電層をエッチングして、前記第1の開口部内に第2の開
口部を形成する一方で、第1の開口部を含む位置に所定
パターンを残して周囲の前記第2の層間絶縁層および前
記導電層を除去することにより、ベース電極を、その上
面に第2の層間絶縁層を残したかたちでパターンニング
し、全面に絶縁膜を成膜し、ベース電極周囲に前記第1
の層間絶縁層が表出するときをエッチング終点として検
出しながら当該絶縁膜をエッチバックすることにより、
前記ベース電極層および第2の層間絶縁層に対し、その
外周壁と前記第2の開口部の内壁に絶縁物からなる側壁
スペーサを形成した後、エミッタ電極を、前記エッチバ
ックによって前記第2の開口部内に表出する基板領域に
接触させたかたちで形成する。According to a method of manufacturing a semiconductor device according to the present invention, after forming an insulated gate field effect transistor, a base electrode and an emitter electrode of a bipolar transistor are formed on the same semiconductor substrate while insulating and separating the layers. A method of manufacturing a semiconductor device to be formed, comprising: forming a first interlayer insulating layer having a first opening on a substrate region serving as a base of a bipolar transistor, covering the insulated gate field effect transistor; A conductive layer serving as a base electrode and a second interlayer insulating layer (offset insulating layer) are sequentially formed on the substrate region exposed through the opening and the first interlayer insulating layer; Etching the interlayer insulating layer and the conductive layer to form a second opening in the first opening, while leaving a predetermined pattern at a position including the first opening. By removing the surrounding second interlayer insulating layer and the conductive layer, the base electrode is patterned while leaving the second interlayer insulating layer on its upper surface, and an insulating film is formed on the entire surface. The first electrode around the base electrode
By etching back the insulating film while detecting when the interlayer insulating layer is exposed as an etching end point,
After forming a side wall spacer made of an insulator on the outer peripheral wall and the inner wall of the second opening with respect to the base electrode layer and the second interlayer insulating layer, the emitter electrode is subjected to the second etching by the etch back. It is formed so as to be in contact with the substrate region exposed in the opening.
【0023】また、本発明では、前記側壁スペーサを形
成した後、前記第1の層間絶縁層に前記絶縁ゲート電界
効果トランジスタ上で開口する第3の開口部を形成し、
前記エミッタ電極の形成と同時に、前記第3の開口部を
介して絶縁ゲート電界効果トランジスタに接続する電極
取出層を、エミッタ電極と同じ導電層から形成する。In the present invention, after the formation of the sidewall spacer, a third opening is formed in the first interlayer insulating layer on the insulated gate field effect transistor.
Simultaneously with the formation of the emitter electrode, an electrode extraction layer connected to the insulated gate field effect transistor through the third opening is formed from the same conductive layer as the emitter electrode.
【0024】前記第1の層間絶縁層は、好ましくは、層
間絶縁のための下層膜と、前記側壁スペーサを構成する
絶縁物および前記導電層よりエッチング速度が遅いエッ
チング阻止膜との積層膜から構成されている。The first interlayer insulating layer preferably comprises a laminated film of a lower layer film for interlayer insulation, an insulator constituting the sidewall spacer, and an etching stopper film having an etching rate lower than that of the conductive layer. Have been.
【0025】このような半導体装置の製造方法では、前
記第2の開口部を介して半導体基板に真性ベース領域を
形成し、またサイドウォールで小径化された第2の開口
部を介して真性ベース領域内にエミッタ領域を形成する
ことによって、真性ベース領域とエミッタ領域を自己整
合的に絶縁分離して形成できる。この分離絶縁層として
のサイドウォールと同時に、ベース電極の外周壁にもサ
イドウォールが形成される。したがって、エミッタ電極
の形成前の段階において、ベース電極は、これらのサイ
ドウォールとベース電極上に残存するオフセット絶縁層
とにより、基板との接触面を除く周囲が絶縁物で覆われ
る。つぎのエミッタ電極形成時のポリシリコン膜等のエ
ッチング(エッチバック)において、ベース電極の外周
壁に形成されたサイドウォールによって段差の急峻性が
緩和されていることから、ポリシリコン等の残渣が発生
しない。また、このエッチングにおいて、絶縁ゲート電
界効果トランジスタの形成領域等ではオフセット絶縁層
が除去され、層間絶縁層が必要以上に厚くならず、この
ためコンタクト孔形成時の段差が緩和される。なお、本
発明の半導体装置では、このエミッタ電極と同時に、絶
縁ゲート電界効果トランジスタの電極取出層が同じ導電
層によって形成され、導電層の効率的な利用が達成され
ている。In such a method of manufacturing a semiconductor device, an intrinsic base region is formed in the semiconductor substrate through the second opening, and the intrinsic base region is formed through the second opening reduced in diameter by the sidewall. By forming the emitter region in the region, the intrinsic base region and the emitter region can be formed so as to be insulated and separated in a self-aligned manner. A sidewall is formed on the outer peripheral wall of the base electrode simultaneously with the sidewall as the isolation insulating layer. Therefore, in a stage before the formation of the emitter electrode, the periphery of the base electrode except for the contact surface with the substrate is covered with the insulator by the sidewalls and the offset insulating layer remaining on the base electrode. In the next etching (etchback) of the polysilicon film or the like at the time of forming the emitter electrode, the steepness of the step is reduced by the sidewalls formed on the outer peripheral wall of the base electrode, so that residues such as polysilicon are generated. do not do. Further, in this etching, the offset insulating layer is removed in a region where the insulated gate field effect transistor is formed or the like, and the interlayer insulating layer does not become unnecessarily thick, so that the step in forming the contact hole is reduced. In the semiconductor device of the present invention, the electrode extraction layer of the insulated gate field effect transistor is formed of the same conductive layer at the same time as the emitter electrode, and efficient use of the conductive layer is achieved.
【0026】この第2の開口部の内壁に基板領域上に接
して形成される側壁スペーサのほかに、ベース電極の外
周壁で層間絶縁層上に接して他の側壁スペーサが、同一
の膜材から同時形成されることは、当該側壁スペーサの
エッチバック終点検出を容易化する。なぜなら、エッチ
バック当初はウェーハの表面が殆ど側壁スペーサの構成
膜となるが、側壁スペーサが形成されると同時に側壁ス
ペーサの構成膜の下地膜が表出することから、この変化
点を捉えやすいからである。これには、例えばエッチバ
ック時に生成される特定な反応ガスについて、その量が
急激に変化するときをエッチング終点として検出すれば
よい。In addition to the sidewall spacer formed on the inner wall of the second opening in contact with the substrate region, another sidewall spacer in contact with the interlayer insulating layer on the outer peripheral wall of the base electrode is made of the same film material. Simultaneous formation facilitates detection of the etch-back end point of the sidewall spacer. This is because, at the beginning of the etch back, most of the surface of the wafer is a constituent film of the sidewall spacer, but since the sidewall spacer is formed and the underlying film of the constituent film of the sidewall spacer is exposed, it is easy to catch this change point. It is. For this purpose, for example, a time when the amount of a specific reaction gas generated at the time of the etch back changes rapidly may be detected as the etching end point.
【0027】[0027]
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法を、図面を参照しながら詳細に説明する。先に
記述したごとく、本発明はMISFETとバイポーラト
ランジスタとが同一基板上に形成されている半導体装置
についてのものである。したがって、MISFETのゲ
ート絶縁層は、MOSFET等における酸化膜に限ら
ず、酸化窒化膜、強誘電体膜などの単層膜、更には酸化
膜等に電荷蓄積層(導電層でも可)を挟む積層膜構造で
あってもよい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to the drawings. As described above, the present invention relates to a semiconductor device in which a MISFET and a bipolar transistor are formed on the same substrate. Therefore, the gate insulating layer of the MISFET is not limited to an oxide film in a MOSFET or the like, but may be a single-layer film such as an oxynitride film or a ferroelectric film, or a laminate in which a charge storage layer (a conductive layer may be interposed) between oxide films or the like. It may have a film structure.
【0028】以下、BiCMOSデバイスのうち、高速
SRAM装置を例に本発明の実施形態を説明する。図1
および図2は、高速SRAM装置の概略構成を示す断面
図、図3〜17は、図1,2の高速SRAM装置を例と
して、本発明の半導体装置の製造方法における各製造過
程を示す断面図である。図1および図3〜17の各図に
おける(a)は、バイポーラトランジスタ形成領域(以
下、バイポーラ領域)とMOSトランジスタ形成領域
(以下、MOS領域)とを並べて示し、図2および各図
(b)ではMOS領域を更に詳細に、互いに隣り合うメ
モリセル(SRAMセル)形成部と周辺回路形成部とを
示している。Hereinafter, an embodiment of the present invention will be described using a high-speed SRAM device among BiCMOS devices as an example. FIG.
2 is a cross-sectional view showing a schematic configuration of a high-speed SRAM device. FIGS. 3 to 17 are cross-sectional views showing respective manufacturing steps in a method of manufacturing a semiconductor device of the present invention, taking the high-speed SRAM device of FIGS. It is. FIGS. 1A and 3A to 17A show bipolar transistor formation regions (hereinafter, bipolar regions) and MOS transistor formation regions (hereinafter, MOS regions) side by side, and FIGS. Shows the MOS region in more detail of a memory cell (SRAM cell) forming portion and a peripheral circuit forming portion adjacent to each other.
【0029】まず、本発明が好適に実施される高速SR
AM装置を、図1,2を参照しながら説明する。図1,
2中、符号1はシリコンウェーハ等の半導体基板、2は
主としてコレクタ埋込層の形成を目的としたn+ 埋込領
域、3はエピタキシャル成長層、4はフィールド絶縁
膜、5はエピタキシャル成長層3の表面からコレクタ埋
込層に達するn+ プラグ領域、6はMOS領域のエピタ
キシャル成長層3内に形成されているp型のウェル(p
ウェル)、7はLDD構造のMOSトランジスタを示
す。First, a high-speed SR in which the present invention is preferably implemented
The AM device will be described with reference to FIGS. Figure 1
2, reference numeral 1 denotes a semiconductor substrate such as a silicon wafer, 2 denotes an n + buried region mainly for forming a collector buried layer, 3 denotes an epitaxial growth layer, 4 denotes a field insulating film, and 5 denotes a surface of the epitaxial growth layer 3. An n + plug region 6 reaching the collector buried layer from the P type well (p) formed in the epitaxial growth layer 3 in the MOS region.
Wells 7 indicate a MOS transistor having an LDD structure.
【0030】エピタキシャル成長層3の表面は、フィー
ルド絶縁膜4によって適宜絶縁分離されている。MOS
領域におけるフィールド絶縁膜4の間隔内には、前記M
OSトランジスタ7として、図2に詳示するように、S
RAMセルのドライブ用トランジスタ7aと、ゲート電
極(ワード線)の印加電圧に応じて選択されたビット線
にドライブ用トランジスタ7aのドレインを選択的に接
続させる選択トランジスタ7bと、周辺回路用トランジ
スタ7cとに大別される。これらのMOSトランジスタ
7a,7bおよび7cのゲート電極は、図示せぬゲート
酸化膜を介して積層された同じ導電層、例えばポリシリ
コン層とWSi層との積層構造を有している。このポリ
サイド構造では、例えば、ポリシリコン層、WSi層と
もに70nm〜150nm程度の膜からなる。また、本
例の高速SRAM装置では、n+ 埋込領域2がMOS領
域のうちメモリセル部についても、ほぼ全域に広く形成
されている。The surface of the epitaxial growth layer 3 is appropriately insulated and separated by a field insulating film 4. MOS
Within the interval of the field insulating film 4 in the region, the M
As shown in detail in FIG.
A drive transistor 7a for the RAM cell, a selection transistor 7b for selectively connecting the drain of the drive transistor 7a to a bit line selected according to the voltage applied to the gate electrode (word line), and a transistor 7c for the peripheral circuit Are roughly divided into The gate electrodes of these MOS transistors 7a, 7b and 7c have the same conductive layer laminated via a gate oxide film (not shown), for example, a laminated structure of a polysilicon layer and a WSi layer. In this polycide structure, for example, both the polysilicon layer and the WSi layer are formed of a film having a thickness of about 70 nm to 150 nm. Further, in the high-speed SRAM device of this example, the n + buried region 2 is formed so as to be wide in almost the entire memory cell portion of the MOS region.
【0031】これらのMOSトランジスタ7a,7bお
よび7cを含むMOS領域、及びバイポーラ領域の全面
には、第1の層間絶縁層8(下層膜)とエッチング阻止
膜9とが成膜されている。第1の層間絶縁層8は、例え
ば通常のCVD法によるほか、TEOS(Tetraethyloxy
silane又はTetraethylorthosilicate,Si(OC
2 H5 )4 )のO3 による酸化を用いたCVD法により
堆積された酸化シリコン膜(以下、TEOS−SiO2
膜)等からなり、エッチング阻止膜9は、例えば窒化シ
リコンからなる。これらの膜厚は、例えば、第1の層間
絶縁膜8が100nm程度、エッチング阻止膜9が20
nm〜100nm程度である。エッチング阻止膜9は、
後述するサイドウォール形成時のエッチング阻止、或い
はエッチング終点検出に用いられるものであり、これら
の目的を考慮して膜厚設定がされている。これら第1の
層間絶縁膜8およびエッチング阻止膜9には、バイポー
ラ領域側にはベース・エミッタ開口部8aが、MOS領
域側にはビットコンタクト孔8bおよび高抵抗負荷素子
用コンタクト孔8cがそれぞれ形成されている。A first interlayer insulating layer 8 (lower film) and an etching stopper film 9 are formed on the entire surface of the MOS region including these MOS transistors 7a, 7b and 7c and the bipolar region. The first interlayer insulating layer 8 is formed by, for example, a normal CVD method or TEOS (Tetraethyloxy).
silane or Tetraethylorthosilicate, Si (OC
2 H 5) 4) of the O 3 oxide silicon film deposited by a CVD method using oxidation (hereinafter, TEOS-SiO 2
The etching stopper film 9 is made of, for example, silicon nitride. These film thicknesses are, for example, about 100 nm for the first interlayer insulating film 8 and 20 nm for the etching stopper film 9.
nm to about 100 nm. The etching stopper film 9
It is used for preventing etching or detecting the end point of etching at the time of forming a sidewall, which will be described later. The film thickness is set in consideration of these purposes. In the first interlayer insulating film 8 and the etching stopper film 9, a base / emitter opening 8a is formed on the bipolar region side, and a bit contact hole 8b and a high resistance load element contact hole 8c are formed on the MOS region side. Have been.
【0032】ベース・エミッタ開口部8aに面するエピ
タキシャル成長層3の深部には、n + 埋込領域2の上面
に接する位置にSIC領域11が形成されている。SI
C領域11は、真性ベース領域10の深さ方向の幅(ベ
ース幅)の不純物濃度プロファイルを急峻にし、かつコ
レクタ抵抗を低減してバイポーラトランジスタの特性
(例えば、カットオフ周波数fT 等)を向上させるもの
である。The epitaxial layer facing the base / emitter opening 8a
In the deep part of the axial growth layer 3, n +Upper surface of embedded region 2
The SIC region 11 is formed at a position in contact with. SI
The C region 11 has a width (base) in the depth direction of the intrinsic base region 10.
Steepness of the impurity concentration profile
Characteristics of bipolar transistor by reducing rectifier resistance
(For example, the cutoff frequency fTEtc.)
It is.
【0033】エッチング阻止膜9上には、ベース・エミ
ッタ開口部8aを含む所定パターンで、ベース電極12
と第2の層間絶縁層(オフセットSiO2 膜13)が積
層されている。ベース電極12は、例えばボロン(B)
導入により導電化されたポリシリコンからなり、その膜
厚は100nm〜200nm程度である。なお、ベース
電極12は、例えば、50nm〜100nm程度のポリ
シリコン層と、40〜100nm程度のシリサイド層と
からなりポリサイド構造としてもよい。これに対し、オ
フセットSiO2 膜13は、例えばTEOS−SiO2
膜からからなり、その膜厚は100nm〜200nm程
度である。On the etching stopper film 9, the base electrode 12 is formed in a predetermined pattern including the base / emitter opening 8a.
And a second interlayer insulating layer (offset SiO 2 film 13). The base electrode 12 is made of, for example, boron (B).
It is made of polysilicon which has been made conductive by introduction, and has a thickness of about 100 nm to 200 nm. The base electrode 12 may have a polycide structure including, for example, a polysilicon layer of about 50 nm to 100 nm and a silicide layer of about 40 to 100 nm. On the other hand, the offset SiO 2 film 13 is, for example, TEOS-SiO 2
It is made of a film, and its thickness is about 100 nm to 200 nm.
【0034】これらベース電極12およびオフセットS
iO2 膜13は、ベース・エミッタ開口部8aより若干
内側で開口するエミッタ開口部12bを有する。このエ
ミッタ開口部12bに面するエピタキシャル成長層3の
表面側には、p型の真性ベース領域10が浅く形成さ
れ、真性ベース領域10の周囲に隣接してグラフトベー
ス領域10aが形成されている。また、このエミッタ開
口部12bの内壁には、ベース電極とエミッタ電極との
層間絶縁分離用のサイドウォール14が形成されてい
る。一方、本発明では、ベース電極12およびオフセッ
トSiO2 膜13のパターン外周壁にも、サイドウォー
ル15が形成されている。これらのサイドウォール1
4,15は、例えばTEOS−SiO2 膜または常圧C
VDによるSiO2 膜から構成されている。The base electrode 12 and the offset S
The iO 2 film 13 has an emitter opening 12b which is opened slightly inside the base / emitter opening 8a. A shallow p-type intrinsic base region 10 is formed on the surface of the epitaxial growth layer 3 facing the emitter opening 12b, and a graft base region 10a is formed adjacent to the periphery of the intrinsic base region 10. On the inner wall of the emitter opening 12b, a side wall 14 for interlayer insulation separation between the base electrode and the emitter electrode is formed. On the other hand, in the present invention, the sidewall 15 is also formed on the outer peripheral wall of the pattern of the base electrode 12 and the offset SiO 2 film 13. These sidewalls 1
4, 15 are, for example, a TEOS-SiO 2 film or a normal pressure C
It is composed of a SiO 2 film by VD.
【0035】層間絶縁分離用のサイドウォール14によ
り小径化されたエミッタ開口部12b内から、オフセッ
トSiO2 膜13上にかけて、エミッタ電極16が形成
されている。エミッタ電極16は、ポリサイド構造を有
し、例えば、砒素(As)導入により導電化されたポリ
シリコン膜と、WSi層とからなり、その膜厚はともに
50nm〜100nm程度である。エミッタ電極16が
接する真性ベース領域10内には、n型のエミッタ領域
17が形成されている。An emitter electrode 16 is formed from the inside of the emitter opening 12 b reduced in diameter by the side wall 14 for interlayer insulation separation onto the offset SiO 2 film 13. The emitter electrode 16 has a polycide structure and includes, for example, a polysilicon film made conductive by arsenic (As) introduction and a WSi layer, and both have a film thickness of about 50 nm to 100 nm. An n-type emitter region 17 is formed in the intrinsic base region 10 in contact with the emitter electrode 16.
【0036】一方、MOS領域においては、エミッタ電
極16と同じ導電層からなるビット線取出電極層18
が、ビットコンタクト孔8b内から両側の選択トランジ
スタ7b,7bの上方にかけて形成されている。ビット
線取出電極層18は、選択トランジスタ7b,7bに共
通な一方のソース・ドレイン領域に接続されている。ま
た、SRAMセルのドライブ用トランジスタ7a,7a
の上方には、同じ導電層からなるGND配線層19がそ
れぞれ配線されている。On the other hand, in the MOS region, bit line extraction electrode layer 18 made of the same conductive layer as emitter electrode 16 is formed.
Are formed from inside the bit contact hole 8b to above the select transistors 7b, 7b on both sides. The bit line extraction electrode layer 18 is connected to one source / drain region common to the select transistors 7b, 7b. Also, drive transistors 7a, 7a of the SRAM cell
, GND wiring layers 19 made of the same conductive layer are respectively wired.
【0037】このGND配線層19上には、第3の層間
絶縁層20を介してポリシリコン層による高抵抗負荷素
子21が配置され、この高抵抗負荷素子21は、前記第
1の層間絶縁層のコンタクト孔8cに連通した第3の層
間絶縁層20のコンタクト孔を介して、選択トランジス
タ7bの他方のソース・ドレイン領域と、SRAMセル
のドライブ用トランジスタ7aのゲート電極に接続され
ている。第3の層間絶縁層20は、例えば酸化シリコン
膜からなり、その膜厚は100nm〜200nm程度で
ある。高抵抗負荷素子21をなすポリシリコン層は、不
純物が低濃度に導入されて導電化されている。SRAM
装置における高抵抗負荷素子21は抵抗変化を防止する
必要があり、特に図示しないが、水分または水素の進入
防止膜、例えば窒化シリコンの薄い膜によってポリシリ
コン層の上下を挟んだ積層構造が採用されている。On the GND wiring layer 19, a high-resistance load element 21 made of a polysilicon layer is arranged via a third interlayer insulating layer 20, and the high-resistance load element 21 is formed of the first interlayer insulating layer. Is connected to the other source / drain region of the select transistor 7b and the gate electrode of the drive transistor 7a of the SRAM cell via the contact hole of the third interlayer insulating layer 20 communicating with the contact hole 8c. The third interlayer insulating layer 20 is made of, for example, a silicon oxide film, and has a thickness of about 100 nm to 200 nm. The polysilicon layer forming the high resistance load element 21 is made conductive by introducing impurities at a low concentration. SRAM
It is necessary to prevent the resistance change of the high-resistance load element 21 in the device. Although not particularly shown, a laminated structure in which the upper and lower portions of the polysilicon layer are sandwiched by a moisture or hydrogen intrusion prevention film, for example, a thin film of silicon nitride is adopted. ing.
【0038】高抵抗負荷素子21上には、第4の層間絶
縁層22が形成され、この第4の層間絶縁層22および
下層側の第3の層間絶縁層20には、ビット線取出電極
層18の上面に接続するかたちで金属プラグ23aが埋
め込まれている。金属プラグ23aは、コンタクト内壁
および底面に接するTiN/Ti等の薄い密着層と、タ
ングステン(W)等の充填金属材で構成されている。第
4の層間絶縁層22上には、この金属プラグ23aに接
続し、第1金属配線層からなるビット配線層24が配線
されている。第1金属配線層は、主配線金属(Al)膜
の上下に、それぞれ反射防止膜とバリアメタルとを有
し、これらで3層の積層構造を形成している。バリアメ
タルは、AlとWとの高温耐性を向上させるため、反射
防止膜は、Alの反射率が大きいことを考慮したもの
で、本発明では何れも必須ではない。A fourth interlayer insulating layer 22 is formed on the high resistance load element 21. The fourth interlayer insulating layer 22 and the lower third interlayer insulating layer 20 include a bit line extraction electrode layer. A metal plug 23a is buried in the form of connection to the upper surface of 18. The metal plug 23a is composed of a thin adhesion layer made of TiN / Ti or the like in contact with the inner wall and the bottom of the contact, and a filled metal material such as tungsten (W). On the fourth interlayer insulating layer 22, a bit wiring layer 24 made of the first metal wiring layer is wired so as to be connected to the metal plug 23a. The first metal wiring layer has an antireflection film and a barrier metal above and below the main wiring metal (Al) film, respectively, and forms a three-layer laminated structure. Since the barrier metal improves the high-temperature resistance of Al and W, the antireflection film considers that the reflectance of Al is large, and is not essential in the present invention.
【0039】対するバイポーラ領域においては、エミッ
タ電極16の上面に接続する金属プラグ23bが、第3
の層間絶縁層20および第4の層間絶縁層22内に埋め
込まれている。同様に、ベース電極12の上面に接続す
る金属プラグ23cが、層間絶縁層20,22およびオ
フセットSiO2 膜13内に埋め込まれ、n+ プラグ領
域5に接続する金属プラグ23dが、層間絶縁層20,
22、エッチング阻止膜9および第1の層間絶縁層8内
に埋め込まれている。金属プラグ23b,23c,23
dにそれぞれ接続されているエミッタ配線層25,ベー
ス配線層26およびコレクタ配線層27が、第4の層間
絶縁層22上に互いに分離して配線されている。これら
の配線層25,26,27、及び金属プラグ23b,2
3c,23dの構成(構造および材料)は、MOS領域
側と同様に、配線層は上記第1金属配線層からなり、金
属プラグは密着層と充填金属材からなる。On the other hand, in the bipolar region, the metal plug 23b connected to the upper surface of the emitter electrode 16 is
Embedded in the first interlayer insulating layer 20 and the fourth interlayer insulating layer 22. Similarly, a metal plug 23c connected to the upper surface of base electrode 12 is embedded in interlayer insulating layers 20 and 22 and offset SiO 2 film 13, and a metal plug 23d connected to n + plug region 5 is formed in interlayer insulating layer 20. ,
22, buried in the etching stopper film 9 and the first interlayer insulating layer 8. Metal plugs 23b, 23c, 23
The emitter wiring layer 25, the base wiring layer 26, and the collector wiring layer 27, which are respectively connected to d, are wired separately on the fourth interlayer insulating layer 22. These wiring layers 25, 26, 27 and metal plugs 23b, 2
In the configuration (structure and material) of 3c and 23d, the wiring layer is made of the first metal wiring layer, and the metal plug is made of the adhesion layer and the filling metal material, as in the MOS region side.
【0040】MOS領域における配線層25,26,2
7上、及びバイポーラ領域における配線層24上には、
必要に応じて他の金属配線層が層間絶縁層を介して積層
されている。図1,2は、金属配線層をもう一層設けた
場合であり、それぞれの領域に第5の層間絶縁層28、
第2の金属配線層29が順に積層され、更に全面がオー
バーコート30で覆われている。The wiring layers 25, 26, 2 in the MOS region
7 and on the wiring layer 24 in the bipolar region,
Other metal wiring layers are laminated via an interlayer insulating layer as necessary. FIGS. 1 and 2 show a case where another metal wiring layer is provided, and a fifth interlayer insulating layer 28,
The second metal wiring layers 29 are sequentially stacked, and the entire surface is further covered with the overcoat 30.
【0041】このような構成のBiCMOSデバイス
(高速SRAM装置)は、ベース電極12の周回側壁に
は絶縁物からなるサイドウォール15を有することか
ら、エミッタ電極16を、ベース電極12の外縁まで、
或いは更に外側まで延在させても両電極12,16間が
ショートすることがない。このため、電極間ショートを
回避するためのレイアウト上の制約がないばかりか、余
分な分離スペースを確保する必要がなく、その分、高集
積化が図りやすいといった利点がある。また、このサイ
ドウォール15位置に導電性の残渣(図22参照)がな
く、従って、この残渣が飛散することによる信頼性およ
び特性の劣化など、従来の問題点が有効に防止される。
さらに、オフセットSiO2 膜13がベース電極12に
のみ残存することから、その周囲おける層間絶縁層が必
要以上に厚くなく、この結果、例えばn+ プラグ領域5
に接続される金属プラグ23d形成時の段差が緩和さ
れ、W等の金属が充分に被膜性よく埋め込まれており、
空隙の発生もない。この段差緩和はMOS領域でも同じ
であり、例えばビット線取出電極層18を構成する膜材
が充分にビットコンタクト孔8bに充填している。これ
らの結果、金属プラグを含むコンタクトの安定性が高
く、また、そのコンタクト抵抗自体も小さい。Since the BiCMOS device (high-speed SRAM device) having such a configuration has the sidewalls 15 made of an insulator on the peripheral side wall of the base electrode 12, the BiCMOS device (the high-speed SRAM device) has the emitter electrode 16 connected to the outer edge of the base electrode 12.
Alternatively, even if the electrodes are further extended to the outside, there is no short circuit between the electrodes 12 and 16. For this reason, there are not only restrictions on the layout for avoiding a short circuit between the electrodes, but also there is no need to secure an extra separation space, and there is an advantage that high integration can be easily achieved. In addition, there is no conductive residue (see FIG. 22) at the position of the side wall 15, and therefore, conventional problems such as deterioration of reliability and characteristics due to scattering of the residue can be effectively prevented.
Further, since the offset SiO 2 film 13 remains only on the base electrode 12, the interlayer insulating layer around the offset SiO 2 film 13 is not unnecessarily thick. As a result, for example, the n + plug region 5
The step at the time of forming the metal plug 23d connected to is reduced, and a metal such as W is buried sufficiently with good coating properties.
There are no voids. This step reduction is the same in the MOS region. For example, the film material forming the bit line extraction electrode layer 18 sufficiently fills the bit contact hole 8b. As a result, the stability of the contact including the metal plug is high, and the contact resistance itself is low.
【0042】つぎに、上述した構成のSRAM装置を例
として、本発明の半導体装置の製造方法を、図3〜図1
7を参照しながら説明する。Next, a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS.
This will be described with reference to FIG.
【0043】まず、図3に示すように、所定濃度を有す
るp型シリコンウェーハ等の半導体基板1を用意し、前
記n+ 埋込領域を設けようとする半導体基板1の所定領
域に、選択的にn型の不純物層を形成する。具体的に
は、半導体基板1表面に、例えば400nm程度の膜厚
でSiO2 層を熱酸化法により形成し、SiO2 層を選
択的にエッチングして開口部を形成した後、このSiO
2 層をマスクにして、Sb(アンチモン)を例えばSb
2 O3 を用いた気相ソース拡散により導入する。この気
相拡散によって、アンチモンガラス層2aが基板表面に
選択的に形成される。その後、拡散マスクとして用いた
SiO2 層を、例えばバッファード弗酸によりエッチン
グ除去すると、図3のn型不純物層の形成工程が終了す
る。なお、このn型の不純物層の形成では、気相ソース
拡散の代わりに、イオン注入により基板表面にn型不純
物をドーピングしてもよい。First, as shown in FIG. 3, a semiconductor substrate 1 such as a p-type silicon wafer having a predetermined concentration is prepared, and a predetermined region of the semiconductor substrate 1 where the n + buried region is to be provided is selectively formed. Then, an n-type impurity layer is formed. Specifically, an SiO 2 layer is formed on the surface of the semiconductor substrate 1 to a thickness of, for example, about 400 nm by a thermal oxidation method, and the SiO 2 layer is selectively etched to form an opening.
Using two layers as a mask, Sb (antimony) is
It is introduced by gas-phase source diffusion using 2 O 3 . By this gas phase diffusion, the antimony glass layer 2a is selectively formed on the substrate surface. Thereafter, the SiO 2 layer used as the diffusion mask is removed by etching with, for example, buffered hydrofluoric acid, and the step of forming the n-type impurity layer in FIG. 3 is completed. In the formation of the n-type impurity layer, the substrate surface may be doped with an n-type impurity by ion implantation instead of the gas-phase source diffusion.
【0044】つぎに、図4に示すように、アンチモンガ
ラス層2aが形成された半導体基板面に、n型の単結晶
シリコン層を、例えば0.7μm〜1.0μmの厚さで
エピタキシャル成長させる。成長ガスとして例えばジク
ロルシラン(SiH2 Cl2)を用いる。また、エピタ
キシャル成長中にりん(P)をドーパントとして用い、
成長層が所定の抵抗率となるようにn化調整(ドーピン
グ量の調整)を行う。これにより、所定濃度のn型のエ
ピタキシャル成長層3を得る。このエピタキシャル成長
過程で、アンチモンガラス層2aが高温に曝されること
により、アンチモンガラス層2a内の不純物(アンチモ
ン)がエピタキシャル成長とともに成長層および基板内
に拡散し、図4に示すn+ 埋込領域2が形成される。Next, as shown in FIG. 4, an n-type single crystal silicon layer is epitaxially grown to a thickness of, for example, 0.7 μm to 1.0 μm on the surface of the semiconductor substrate on which the antimony glass layer 2 a is formed. For example, dichlorosilane (SiH 2 Cl 2 ) is used as a growth gas. Further, phosphorus (P) is used as a dopant during epitaxial growth,
The n-adjustment (adjustment of doping amount) is performed so that the growth layer has a predetermined resistivity. Thus, an n-type epitaxial growth layer 3 having a predetermined concentration is obtained. In this epitaxial growth process, the antimony glass layer 2a is exposed to a high temperature, so that impurities (antimony) in the antimony glass layer 2a diffuse into the growth layer and the substrate together with the epitaxial growth, and the n + buried region 2 shown in FIG. Is formed.
【0045】図5に示すように、エピタキシャル成長層
3表面に、例えばLOCOS法を用いて、膜厚が400
nmほどのフィールド絶縁膜4を選択的に形成する。フ
ィールド絶縁膜4を形成するには、特に図示しないが、
まずパッド用酸化膜と窒化シリコン膜などの酸化阻止膜
をこの順に積層し、これらをドライエッチングにより所
定パターンに加工した後、LOCOS酸化を行う。この
酸化阻止膜を除去し薄いパッド用酸化膜が残った状態
で、所定のレジストパターンを形成し、これをマスクに
ボロン(B)等のp型不純物をn型のエピタキシャル成
長層3に選択的にイオン注入する。これにより、MOS
領域にはpウェル6が形成され、またバイポーラ領域に
は、特に図示しないが、バイポーラトランジスタ同士を
絶縁分離するアイソレーション領域が形成される。続い
て、バイポーラ領域にn+ プラグ領域5を形成する。こ
のn+ プラグ領域5の形成は、特に図示しないが、まず
所定のフィールド絶縁膜間隔内に開口するレジストパタ
ーンを形成し、これをマスクにリン(P)をイオン注入
し、レジスト除去後、所定のアニールングを行う。これ
により、エピタキシャル成長層3表面からコレクタ埋込
層としてのn+ 埋込領域2に達するn+ プラグ領域5を
得る。As shown in FIG. 5, a film thickness of 400 is formed on the surface of the epitaxial growth layer 3 by using, for example, the LOCOS method.
A field insulating film 4 of about nm is selectively formed. To form the field insulating film 4, although not particularly shown,
First, a pad oxide film and an oxidation prevention film such as a silicon nitride film are laminated in this order, processed into a predetermined pattern by dry etching, and then subjected to LOCOS oxidation. A predetermined resist pattern is formed in a state where the oxidation preventing film is removed and a thin pad oxide film remains, and a p-type impurity such as boron (B) is selectively used in the n-type epitaxial growth layer 3 by using this as a mask. Ions are implanted. Thereby, MOS
In the region, a p-well 6 is formed, and in the bipolar region, an isolation region (not shown) for isolating and isolating the bipolar transistors is formed. Subsequently, an n + plug region 5 is formed in the bipolar region. Although not particularly shown, the formation of the n + plug region 5 is performed by first forming a resist pattern opening within a predetermined field insulating film interval, ion-implanting phosphorus (P) using the resist pattern as a mask, removing the resist, and then removing the resist. Is performed. As a result, an n + plug region 5 reaching the n + buried region 2 as a collector buried layer from the surface of the epitaxial growth layer 3 is obtained.
【0046】図6に示す工程では、LDD構造のMOS
トランジスタを形成する。このMOSトランジスタの形
成は、まず、図示せぬゲート酸化膜を成膜後、ポリシリ
コン層を70nm〜150nm程度CVD法により成膜
し、導電化後、WSi等のシリサイド層を70nm〜1
50nm程度スパッタリング法等により成膜し、この積
層膜をフォトリソグラフィ加工技術を用いて所定形状に
パターンニングする。続いて、これらゲート電極および
フィールド絶縁膜4をマスクとして、砒素(As)をイ
オン注入してn型の低濃度不純物領域(LDD領域)
を、pウェル6の表面に選択的に形成する。また、全面
にSiO2 等からなるサイドウォール膜材を成膜し、R
IE等の異方性エッチングによりゲート電極側壁にサイ
ドウォールを形成した後、このサイドウォール、ゲート
電極およびフィールド絶縁膜4をマスクとして、高濃度
のAsをイオン注入してn型のソース・ドレイン領域を
形成する。これにより、MOSトランジスタ7、具体的
にはSRAMセルのドライブ用トランジスタ7a、選択
トランジスタ7b、および周辺回路用トランジス7cを
得る。In the step shown in FIG.
A transistor is formed. This MOS transistor is formed by first forming a gate oxide film (not shown), forming a polysilicon layer by a CVD method with a thickness of about 70 nm to 150 nm, making the layer conductive, and forming a silicide layer of WSi or the like to a thickness of 70 nm to 1 nm.
A film of about 50 nm is formed by a sputtering method or the like, and the laminated film is patterned into a predetermined shape by using a photolithography processing technique. Subsequently, arsenic (As) is ion-implanted using the gate electrode and the field insulating film 4 as a mask to form an n-type low-concentration impurity region (LDD region).
Is selectively formed on the surface of the p-well 6. Also, a sidewall film material made of SiO 2 or the like is formed on the entire surface, and R
After forming a sidewall on the side wall of the gate electrode by anisotropic etching such as IE, ion implantation of high-concentration As is performed using the sidewall, the gate electrode and the field insulating film 4 as a mask to form an n-type source / drain region. To form Thus, the MOS transistor 7, specifically, the driving transistor 7a, the selection transistor 7b, and the peripheral circuit transistor 7c of the SRAM cell are obtained.
【0047】図7に示す工程では、MOSトランジスタ
が形成されているMOS領域、およびバイポーラ領域全
面に、第1の層間絶縁層8として、例えばTEOS−S
iO2 膜を100nm程度、さらにエッチング阻止膜9
として、例えばSiN膜を20nm〜100nm程度、
順にCVD法により堆積する。In the step shown in FIG. 7, for example, TEOS-S is formed as a first interlayer insulating layer 8 on the entire surface of the MOS region where the MOS transistor is formed and the bipolar region.
about 100 nm of an iO 2 film, and an etching stopper film 9
For example, a SiN film is about 20 nm to 100 nm,
The layers are sequentially deposited by the CVD method.
【0048】つぎに、図8に示すように、堆積した第1
の層間絶縁層8およびエッチング阻止膜9について、所
定位置(バイポーラ領域のn+ プラグ領域5が形成され
ていないn+ 埋込領域2の上方)に開口するベース・エ
ミッタ開口部8aを、フォトリソグラフィ加工技術を用
いて形成する。ベース・エミッタ開口部8aは、本発明
の第1の開口部に該当する。このベース・エミッタ開口
部8aの形成時の加工マスク(例えば、レジスト)を付
けた状態で、形成したベース・エミッタ開口部8aを通
じてn型の不純物をエピタキシャル成長層3の深部にイ
オン注入する。これにより、n+ 埋込領域2上に接する
位置にSIC領域11が形成され、完成後のバイポーラ
トランジスタの特性が向上することとなる。Next, as shown in FIG.
The base / emitter opening 8a opening at a predetermined position (above the n + buried region 2 where the n + plug region 5 of the bipolar region is not formed) is formed by photolithography. It is formed using a processing technique. The base / emitter opening 8a corresponds to a first opening of the present invention. An n-type impurity is ion-implanted into the deep portion of the epitaxial growth layer 3 through the formed base / emitter opening 8a with a processing mask (for example, a resist) attached when the base / emitter opening 8a is formed. Thereby, SIC region 11 is formed at a position in contact with n + buried region 2, and the characteristics of the completed bipolar transistor are improved.
【0049】続いて、図9に示すように、ベース電極と
なる膜材として、例えばポリシリコン膜12aを100
nm〜200nm程度CVD法により堆積し、ボロン
(B)をイオン注入して導電化する。なお、このベース
電極となる膜材としては、膜厚が50nmほどの導電化
ポリシリコン膜と、スパッタリング法等による膜厚が4
0nm〜100nmほどのシリサイド層(WSi等)と
からなるポリサイド構造としてもよい。また、ポリシリ
コン膜12a上に、エミッタとベ−スの電極間を分離す
るためのオフセットSiO2 層となるTEOS−SiO
2 膜13aを、例えば100nm〜200nmほど堆積
する。Subsequently, as shown in FIG. 9, for example, a polysilicon film 12a is
It is deposited by a CVD method with a thickness of about 200 nm to 200 nm, and boron (B) is ion-implanted to make it conductive. In addition, as a film material to be the base electrode, a conductive polysilicon film having a thickness of about 50 nm and a conductive polysilicon film having a thickness of 4 nm by a sputtering method or the like are used.
A polycide structure including a silicide layer (eg, WSi) of about 0 nm to 100 nm may be used. Further, TEOS-SiO serving as an offset SiO 2 layer for separating between an emitter and a base electrode is formed on the polysilicon film 12a.
The second film 13a is deposited, for example, to a thickness of about 100 nm to 200 nm.
【0050】つぎに、図10に示すように、バイポーラ
領域のベース・エミッタ開口部8aの内側で、TEOS
−SiO2 膜13aおよびポリシリコン膜12aをフォ
トリソグラフィ加工技術を用いて開口し、これにより本
発明における第2の開口部として、エミッタ開口部12
bを形成する。形成したエミッタ開口部12bにより表
出したエピタキシャル成長層3の浅い領域に、当該エミ
ッタ開口部12bを通じてp型の不純物(例えば、B)
をイオン注入し、真性ベース領域10を形成する。Next, as shown in FIG. 10, TEOS is formed inside the base / emitter opening 8a in the bipolar region.
Opening the SiO 2 film 13a and the polysilicon film 12a using a photolithography processing technique, thereby forming the emitter opening 12 as a second opening in the present invention;
b is formed. In the shallow region of the epitaxial growth layer 3 exposed by the formed emitter opening 12b, a p-type impurity (for example, B) is formed through the emitter opening 12b.
Is implanted to form the intrinsic base region 10.
【0051】図11に示す工程では、ベース電極の加工
形成を行う。具体的には、ベース・エミッタ開口部8a
を含むTEOS−SiO2 膜13a上の位置に、レジス
トパターン31をフォトリソグラフィ技術を用いて形成
し、形成したレジストパターン31をマスクとしてRI
E等のドライエッチングを行う。このとき、まず、ポリ
シリコン膜12aをエッチングストッパとして、レジス
トパターン31下の部分を残して周囲のTEOS−Si
O2 膜13aをエッチング除去し、次いで、表出したポ
リシリコン膜12a部分を、下地のエッチング阻止膜9
との選択比がとれる条件でエッチング除去する。これに
より、エミッタ開口部12bの周囲に所定パターンのベ
ース電極12が形成され、ベース電極12上にのみオフ
セット絶縁層(TEOS−SiO2 層13)が残され
る。つまり、少なくとも、バイポーラ領域のn+ プラグ
領域5の上方、及びMOS領域の全域において、TEO
S−SiO2 膜13aが除去されることとなる。図11
の例では、ベース電極12の形成後に、下地のエッチン
グ阻止膜9が最低でも3nm以上残される。なお、エッ
チング阻止膜9の膜厚を薄く設定した場合、或いはベー
ス電極12加工時のエッチング条件によっては、ベース
電極12周囲のエッチング阻止膜9を全て除去するよう
にしてもよい。In the step shown in FIG. 11, the base electrode is processed and formed. Specifically, the base / emitter opening 8a
A resist pattern 31 is formed at a position on the TEOS-SiO 2 film 13a including the photolithography technique using the formed resist pattern 31 as a mask.
Dry etching such as E is performed. At this time, first, using the polysilicon film 12a as an etching stopper, the surrounding TEOS-Si
The O 2 film 13a is removed by etching, and then the exposed polysilicon film 12a is replaced with the underlying etching stopper film 9.
Is removed by etching under the condition that the selectivity with the above can be obtained. Thus, a predetermined pattern of the base electrode 12 is formed around the emitter opening 12b, and the offset insulating layer (TEOS-SiO 2 layer 13) is left only on the base electrode 12. That is, at least above the n + plug region 5 of the bipolar region and the entire region of the MOS region, TEO
The S-SiO 2 film 13a will be removed. FIG.
In the example, after the formation of the base electrode 12, the underlying etching stopper film 9 remains at least 3 nm or more. When the thickness of the etching stopper film 9 is set to be small, or depending on etching conditions at the time of processing the base electrode 12, the entire etching stopper film 9 around the base electrode 12 may be removed.
【0052】レジストパターン31除去後、図12に示
すように、エミッタとベースの電極間を分離するサイド
ウォール膜材として、例えば100nm〜500nmほ
どの膜厚でSiO2 膜14aを堆積する。このSiO2
膜14aは、TEOS−SiO2 膜または常圧CVDに
よるSiO2 膜の何れでもよい。After the removal of the resist pattern 31, as shown in FIG. 12, a SiO 2 film 14a is deposited to a thickness of, for example, about 100 nm to 500 nm as a sidewall film material for separating between the emitter and base electrodes. This SiO 2
Film 14a may be any of the SiO 2 film by TEOS-SiO 2 film or a normal pressure CVD.
【0053】次いで、図13に示すように、全面にRI
E等の異方性エッチングを施す。これにより、バイポー
ラ領域において、エミッタ開口部12bの内壁にサイド
ウォール14が形成され、またベース電極12およびオ
フセットSiO2 層13の外周壁がサイドウォール15
で覆われる。このため、次に形成するエミッタ電極形成
前に、予めベース電極12の周囲を基板接触面を除いて
絶縁物で覆うことができる。このサイドウォール形成時
の異方性エッチングにおいて、その終点検出は重要であ
る。なぜなら、RIE等による過度のオーバーエッチン
グは、エッチングの最終段階で表出するエピタキシャル
成長層3の表面を削り、この掘れ量がバイポーラトラン
ジスタの特性に大きく影響するためである。Next, as shown in FIG.
Anisotropic etching such as E is performed. As a result, in the bipolar region, sidewalls 14 are formed on the inner wall of emitter opening 12b, and the outer peripheral walls of base electrode 12 and offset SiO 2 layer 13 are
Covered with. Therefore, before forming the emitter electrode to be formed next, the periphery of the base electrode 12 can be covered with an insulator except for the substrate contact surface. In the anisotropic etching at the time of forming the sidewall, the detection of the end point is important. This is because excessive overetching by RIE or the like cuts the surface of the epitaxial growth layer 3 exposed at the final stage of etching, and the amount of digging greatly affects the characteristics of the bipolar transistor.
【0054】図18は、バイポーラトランジスタ完成後
のエピタキシャル成長層の表面側領域を拡大して示す図
であり、図19はRIE等によるオーバーエッチングが
過度に行われたときの、エピタキシャル成長層の表面周
囲を拡大して示す図である。一般に、バイポーラトラン
ジスタのAC特性として重要なカットオフ周波数f
T は、次式で表される。FIG. 18 is an enlarged view showing the surface side region of the epitaxial growth layer after the completion of the bipolar transistor. FIG. 19 shows the periphery of the surface of the epitaxial growth layer when over-etching by RIE or the like is excessively performed. It is a figure which expands and shows. Generally, a cutoff frequency f important as an AC characteristic of a bipolar transistor
T is represented by the following equation.
【0055】[0055]
【数1】fT =1/(2πτB )=(1/2π)×2D
n /WB 2 ここで、τB はベース時定数、Dn は電子の拡散定数を
示す。また、WB は、図18に示すように、エミッタ領
域17直下の真性ベース領域10の深さ方向の幅(ベー
ス幅)を示す。上記の式から、カットオフ周波数f
T は、ベース幅WB で決まり、このベース幅WB が小さ
いほど高いfT が得られる。[Number 1] f T = 1 / (2πτ B ) = (1 / 2π) × 2D
n / W B 2 Here, τ B is a base time constant, and Dn is an electron diffusion constant. Further, W B, as shown in FIG. 18, showing the depth direction of the width of the intrinsic base region 10 immediately below emitter region 17 (base width). From the above equation, the cutoff frequency f
T is determined by the base width W B, as the base width W B is less high f T is obtained.
【0056】図19に示すように、サイドウォール14
形成時の過度なオーバーエッチングによりエピタキシャ
ル成長層3の表面が削れると、先に形成されている真性
ベース領域10がこの部分で浅くなり、この真性ベース
領域10の深さから、その後に形成されるエミッタ領域
17の深さを差し引いた上記ベース幅WB も小さくな
る。ところが、オーバーエッチング量が安定しないとき
は、ベース幅WB も安定せず、カットオフ周波数fT が
ばらついてしまう。また、このオーバーエッチング量の
変動幅を見込んで予め真性ベース領域10を深く形成し
ておく必要があることから、全体としてはカットオフ周
波数fT が劣化する結果を招くこととなる。As shown in FIG.
If the surface of the epitaxial growth layer 3 is shaved due to excessive overetching at the time of formation, the intrinsic base region 10 formed earlier becomes shallower at this portion, and the depth of the intrinsic base region 10 is reduced from the depth of the intrinsic base region 10 to the emitter formed later. the base width W B obtained by subtracting the depth of the region 17 is also reduced. However, when the overetching amount is unstable, the base width W B is also unstable, resulting in variations in the cut-off frequency f T. Further, since the intrinsic base region 10 needs to be formed deep in advance in consideration of the variation width of the over-etching amount, the result is that the cutoff frequency f T is deteriorated as a whole.
【0057】このカットオフ周波数fT の変動および劣
化を防止するには、サイドウォール14形成時にエッチ
ング終点検出を行い、オーバーエッチングが殆ど発生し
ないようにするか、オーバーエッチング量を安定化さ
せ、ベース幅WB が設計値から大きくずれないようにす
る必要がある。In order to prevent the fluctuation and deterioration of the cutoff frequency f T , the end point of the etching is detected at the time of forming the side wall 14 so that almost no over etching occurs or the amount of the over etching is stabilized, width W B needs to avoid greatly deviated from the design value.
【0058】以下、本例で採用したエッチング終点検出
方法について述べる。一般に、RIEにおけるSiO2
膜のエッチングガスとしては、テトラフルオロメタン
(CF4 )と水素(H2 )の混合ガスまたはCHF3 等
のフッ素系ガスが用いられる。RIEでは、これらの導
入ガスに、加速された電子が衝突して反応性が高いフッ
素原子を生成するが、その過程で導入ガスが連鎖的に分
解される。この分解後のガス分子は、フッ素原子ととも
にエッチング対象の膜材と反応し、このエッチング対象
膜の種類に応じた反応ガスを生成することによって、膜
材を解離させ削っていく。エッチングが終了すると、生
成される反応ガス量が急激に低下することから、ウェー
ハ周囲のガス中に含まれる反応ガス量をモニタし、その
急激な低下点を捉えることによりエッチング終点検出を
行うことができる。たとえば、CF4 /H2 を用いた場
合、その電子衝突によりCFX (x=3,2, …) のガス分子
が生成され、これがSiO2 膜に衝突して解離すること
による反応ガスとしてSiF4 またはCOが生成され、
これら反応ガスの生成量はエッチングの終了とともに急
激に低下する。Hereinafter, the method of detecting the end point of the etching employed in this embodiment will be described. Generally, SiO 2 in RIE
As a film etching gas, a mixed gas of tetrafluoromethane (CF 4 ) and hydrogen (H 2 ) or a fluorine-based gas such as CHF 3 is used. In RIE, accelerated electrons collide with these introduced gases to generate highly reactive fluorine atoms. In the process, the introduced gases are decomposed in a chain. The decomposed gas molecules react with the film material to be etched together with the fluorine atoms to generate a reaction gas corresponding to the type of the film to be etched, thereby dissociating and shaving the film material. When the etching is completed, the amount of reaction gas generated sharply decreases.Therefore, it is possible to monitor the amount of reaction gas contained in the gas around the wafer and detect the end point of the etching by detecting the sharp decrease. it can. For example, when CF 4 / H 2 is used, gas molecules of CF X (x = 3,2,...) Are generated by the electron collision, and the gas molecules of the CF X (x = 3,2,...) Collide with the SiO 2 film and are dissociated. 4 or CO is produced,
The generation amount of these reaction gases decreases rapidly with the end of etching.
【0059】図20は、反応ガスとしてCOをモニタす
る場合を例として、ウェーハ周囲における反応ガス量の
時間的な推移を示すグラフである。本例では、図12に
示すように、サイドウォール膜材としてのSiO2 膜1
4aは、その殆どがエッチング阻止膜9上に成膜されて
おり、エッチング阻止膜9はSiO2 に対するエッチン
グ選択比が高い。したがって、図13でエッチングが終
了しエッチング阻止膜9が表出したときに、図20のグ
ラフに見られるような反応ガスCOの量について急激な
低下が観測され、例えば、この反応ガス量が所定割合に
低下した時刻tをSiO2 膜14aのエッチング終了時
として検出すれば、過度のオーバーエッチングを防止で
きる。なお、図20はCOをモニタする場合であるが、
これに対し、本例において反応ガスSiF4 をモニタす
ることもできる。この場合、エッチング終了時点でエピ
タキシャル成長層3が一部表出し、その単結晶シリコン
層がエッチングされ、SiF4 が若干生成される。この
ため、より急峻なモニタガス量の低下が得られる意味で
は、SiF4 よりもCOをモニタする上記の場合が望ま
しい。また、先の説明では第1の層間絶縁層8が酸化シ
リコン系からなることから、エッチング阻止膜9をベー
ス電極12の周囲に残存させておくことは必須となる
が、第1の層間絶縁層8自身でSiO2 膜に対するエッ
チング選択比がとれる場合等にあっては、エッチング阻
止膜9をベース電極12の周囲に残存させない、或いは
最初からエッチング阻止膜9を設けない(即ち、省略)
することもできる。一方、エッチング阻止膜9との更な
る選択比向上を目的として、COガスを添加することも
できる。この場合、終点検出でモニタする反応ガスとし
て同種のCOを用いることは困難であり、SiF4 をモ
ニタして終点検出を行うとよい。FIG. 20 is a graph showing a temporal transition of the amount of the reactant gas around the wafer in the case of monitoring CO as the reactant gas as an example. In this example, as shown in FIG. 12, an SiO 2 film 1 as a sidewall film material is used.
Almost 4a is formed on the etching stopper film 9, and the etching stopper film 9 has a high etching selectivity to SiO 2 . Therefore, when the etching is completed in FIG. 13 and the etching stopper film 9 is exposed, a sharp decrease in the amount of the reaction gas CO as shown in the graph of FIG. 20 is observed. If the time t at which the ratio has decreased is detected as the end of the etching of the SiO 2 film 14a, excessive over-etching can be prevented. FIG. 20 shows a case where CO is monitored.
On the other hand, in this example, the reaction gas SiF 4 can be monitored. In this case, at the end of the etching, part of the epitaxial growth layer 3 is exposed, the single crystal silicon layer is etched, and SiF 4 is slightly generated. For this reason, in the sense that a steeper decrease in the amount of monitor gas can be obtained, the above-described case of monitoring CO rather than SiF 4 is desirable. In the above description, since the first interlayer insulating layer 8 is made of silicon oxide, it is essential to leave the etching stopper film 9 around the base electrode 12. In the case where the etching selectivity with respect to the SiO 2 film can be taken by itself, for example, the etching stopper film 9 is not left around the base electrode 12 or the etching stopper film 9 is not provided from the beginning (that is, omitted).
You can also. On the other hand, CO gas can be added for the purpose of further improving the selectivity with respect to the etching stopper film 9. In this case, it is difficult to use the same type of CO as the reaction gas to be monitored in the end point detection, and it is preferable to monitor SiF 4 to detect the end point.
【0060】以上のようにサイドウォールを形成した
後、次の図14に示す工程では、MOS領域のメモリセ
ル部において、選択トランジスタ7b,7bに共通な一
方のソース・ドレイン領域上に開口するレジストパター
ン32を形成する。そして、このレジストパターン32
をマスクとしたフォトリソグラフィ加工技術を用いて、
エッチング阻止膜9および第1の層間絶縁層8につい
て、本発明の第3の開口部としてビットコンタクト孔8
bを形成する。本発明では、先の図11に示すゲート電
極加工工程において、オフセットSiO2 膜13aが必
要な部分を残して除去されていることから、当該図14
に示すコンタクト形成工程における段差、つまりビット
コンタクト孔8bを形成する際のエッチング深さが必要
最小限ですむ。After the sidewalls have been formed as described above, in the next step shown in FIG. 14, in the memory cell portion in the MOS region, a resist opening on one of the source / drain regions common to the select transistors 7b, 7b. A pattern 32 is formed. Then, this resist pattern 32
Using photolithography processing technology with
With respect to the etching stopper film 9 and the first interlayer insulating layer 8, a bit contact hole 8 is formed as a third opening of the present invention.
b is formed. In the present invention, since the in gate electrode processing step shown in previous figures 11 and is removed leaving the required portions offset SiO 2 film 13a, the 14
In the contact formation process shown in FIG. 7, the etching depth for forming the bit contact hole 8b can be minimized.
【0061】レジストパターン32除去後、続く図15
に示す工程では、バイポーラ領域のエミッタ電極形成、
MOS領域におけるビット線取出電極層およびGND配
線層線を同時に形成する。具体的には、まず、バイポー
ラ領域においてサイドウォール14に囲まれた真性ベー
ス領域10の表出面、及びMOS領域においてビットコ
ンタクト孔8bによるソース・ドレイン領域の表出面を
ともに塞ぐように、ポリシリコン層を例えば50nm〜
100nm程度、CVD法により堆積する。堆積膜の全
面に砒素(As)をイオン注入して導電化した後、希フ
ッ酸によるライトエッチングを施し、直ぐにWSi等の
シリサイド層を、例えば50nm〜100nm程度スパ
ッタリング法等により形成する。この希フッ酸によるラ
イトエッチングは、ポリシリコン層表面の自然酸化膜を
除去するために行うものであるが、図15に示す如く、
ポリシリコン層の下地にエッチング阻止膜9が充分に
(例えば、3nm以上)残されている場合、ライトエッ
チングを充分に行っても下層側の第1の層間絶縁層8に
穴が空いてMOSトランジスタのゲート電極に対し絶縁
不良を起こすことがない。なぜなら、ポリシリコン層が
比較的薄く例えポーラスな膜質であっても、ポリシリコ
ン層下に残されたエッチング阻止膜9がライトエッチン
グの阻止膜としても機能するためである。After removing the resist pattern 32, the subsequent FIG.
In the step shown in the figure, the formation of the emitter electrode in the bipolar region,
The bit line extraction electrode layer and the GND wiring layer line in the MOS region are simultaneously formed. Specifically, first, the polysilicon layer is formed so as to cover both the exposed surface of the intrinsic base region 10 surrounded by the sidewalls 14 in the bipolar region and the exposed surfaces of the source / drain regions by the bit contact holes 8b in the MOS region. From 50 nm to
Deposit about 100 nm by the CVD method. After arsenic (As) is ion-implanted into the entire surface of the deposited film to make it conductive, light etching with dilute hydrofluoric acid is performed, and a silicide layer of WSi or the like is immediately formed by, for example, a sputtering method of about 50 nm to 100 nm. The light etching using the diluted hydrofluoric acid is performed to remove a natural oxide film on the surface of the polysilicon layer. As shown in FIG.
If the etching stopper film 9 is sufficiently left (for example, 3 nm or more) under the polysilicon layer, even if light etching is sufficiently performed, a hole is formed in the first interlayer insulating layer 8 on the lower layer side and the MOS transistor Insulation failure does not occur for the gate electrode. This is because even if the polysilicon layer is relatively thin and has a porous film quality, the etching stopper film 9 left under the polysilicon layer also functions as a light etching stopper film.
【0062】その後、このポリサイド構造の積層膜を、
フォトリソグラフィ加工技術を用いて所定形状にパター
ンニングすると、バイポーラ領域には、エミッタ電極1
6がサイドウォール14の隙間を埋めるかたちで形成さ
れる。同時に、MOS領域においては、ビット線取出電
極層18がビットコンタクト孔8bを埋め、選択トラン
ジスタ7b,7bの上方にかけて形成されるとともに、
GND配線層19が、例えばSRAMセルのドライブ用
トランジスタ7aの上方位置に形成される。このパター
ンニングにおけるポリサイド構造の積層膜のエッチング
では、先に記述した従来技術において、その問題点とし
て指摘したベース電極周辺部における導電性の残渣11
2a(図22参照)は、本例では発生しない。なぜな
ら、ベース電極12およびオフセットSiO2 層13の
外周壁に形成されたサイドウォール15によって段差が
緩和され、オフセットSiO2 層13上面からエッチン
グ阻止膜9にかけてなだらかな順テーパーが形成されて
いるからである。そのうえ、オフセットSiO2 層13
およびサイドウォール14,15によってエミッタ電極
16を形成する前にベース電極12の表面が絶縁物で覆
われていることから、ベース電極12の外側エッジに対
してエミッタ電極16を離す必要がなく、その分、ベー
ス電極12のシュリンクが可能で、より高集積化を図る
ことができる。Then, the laminated film having the polycide structure is
After patterning into a predetermined shape using photolithography processing technology, the emitter electrode 1 is formed in the bipolar region.
6 are formed so as to fill gaps in the sidewalls 14. At the same time, in the MOS region, the bit line extraction electrode layer 18 fills the bit contact hole 8b and is formed over the selection transistors 7b, 7b.
The GND wiring layer 19 is formed, for example, above the drive transistor 7a of the SRAM cell. In the etching of the polycide-structured laminated film in this patterning, the conductive residue 11 around the base electrode, which has been pointed out as a problem in the prior art described above, is considered.
2a (see FIG. 22) does not occur in this example. This is because the steps are alleviated by the sidewalls 15 formed on the outer peripheral wall of the base electrode 12 and the offset SiO 2 layer 13, and a gentle forward taper is formed from the upper surface of the offset SiO 2 layer 13 to the etching stopper film 9. is there. In addition, the offset SiO 2 layer 13
Since the surface of the base electrode 12 is covered with an insulator before the emitter electrode 16 is formed by the sidewalls 14 and 15, there is no need to separate the emitter electrode 16 from the outer edge of the base electrode 12. For this reason, the base electrode 12 can be shrunk, and higher integration can be achieved.
【0063】つぎに、図16に示すように、第3の層間
絶縁層20を例えば100〜200nmほどCVD法に
より堆積した後、フォトリソグラフィ加工技術を用い
て、第3の層間絶縁膜20、エッチング阻止膜9および
第1の層間絶縁層8を順にエッチングし、メモリセルの
選択トランジスタ7bの他方のソース・ドレイン領域上
に開口する高抵抗負荷素子用のコンタクト孔8cを形成
する。そして、ポリシリコン層による高抵抗負荷素子2
1を、第3の層間絶縁層20上からコンタクト孔8cを
介して選択トランジスタ7bおよびドライブ用トランジ
スタ7aに接続するかたちで形成する。SRAMセルの
負荷抵抗となるポリシリコン層は、水分および水素の侵
入による抵抗値の変動を抑えるためにポリシリコン層の
上下にSiN膜を介在させ、またはSiN膜でポリシリ
コン層周囲を囲むことが望ましい。この場合、ポリシリ
コン層の膜厚が例えば100nm程度であるのに対し、
SiN膜の膜厚は5〜30nmであり、例えば減圧CV
D法により形成する。なお、先に記述した如く、MOS
領域にオフセットSiO2 膜12aが存在しないことか
ら、この高抵抗負荷素子21を接続するコンタクト孔8
cについても、段差が緩和され、この比較的に薄い高抵
抗負荷素子21の接続が容易である。Next, as shown in FIG. 16, after a third interlayer insulating layer 20 is deposited to a thickness of, for example, 100 to 200 nm by a CVD method, the third interlayer insulating film 20 is etched by photolithography. The blocking film 9 and the first interlayer insulating layer 8 are sequentially etched to form a contact hole 8c for a high resistance load element which is opened on the other source / drain region of the select transistor 7b of the memory cell. And a high resistance load element 2 made of a polysilicon layer.
1 is formed on the third interlayer insulating layer 20 so as to be connected to the selection transistor 7b and the driving transistor 7a via the contact hole 8c. The polysilicon layer serving as a load resistance of the SRAM cell may have a SiN film interposed above and below the polysilicon layer in order to suppress a change in resistance value due to intrusion of moisture and hydrogen, or may surround the polysilicon layer with a SiN film. desirable. In this case, while the thickness of the polysilicon layer is, for example, about 100 nm,
The thickness of the SiN film is 5 to 30 nm.
Formed by Method D. As described above, the MOS
Since the offset SiO 2 film 12a does not exist in the region, the contact hole 8 for connecting the high resistance load element 21 is formed.
Also for c, the step is reduced, and connection of this relatively thin high resistance load element 21 is easy.
【0064】続く図17に示す工程では、まず、第4の
層間絶縁層22として、例えばBPSG膜をCVD法に
より堆積後、アニーリング(通常のアニーリング、RT
A(Rapid Thermal Annealing) のほか、ELA(Exicime
r Laser Annealing)等の部分的なアニーリングの何れも
可)を行い、エミッタ電極16のポリシリコン層からn
型の導入不純物(As)をエピタキシャル成長層3中に
拡散させて、真性ベース領域10内の表面側にエミッタ
領域17を形成する。このとき、同時にベース電極12
からは、p型の導入不純物(B)がエピタキシャル成長
層3中に拡散し、これによりグラフトベース領域10a
が、真性ベース領域10の周回に隣接して形成される。
なお、第4の層間絶縁層22としてBPSG等のリフロ
ー膜を用いた場合、上記アニーリングにともなって、層
間絶縁層の平坦化が可能となる。In the subsequent step shown in FIG. 17, first, for example, a BPSG film is deposited as a fourth interlayer insulating layer 22 by a CVD method, and then annealed (normal annealing, RT
A (Rapid Thermal Annealing) and ELA (Exicime
r Laser Annealing) or any other partial annealing is possible), and n is removed from the polysilicon layer of the emitter electrode 16.
Impurity (As) of the type is diffused into epitaxial growth layer 3 to form emitter region 17 on the surface side in intrinsic base region 10. At this time, the base electrode 12
From this, the p-type introduced impurity (B) diffuses into the epitaxial growth layer 3, whereby the graft base region 10 a
Is formed adjacent to the circumference of the intrinsic base region 10.
Note that when a reflow film such as BPSG is used as the fourth interlayer insulating layer 22, the interlayer insulating layer can be planarized with the annealing.
【0065】つぎに、通常のフォトリソグラフィ加工技
術を用いて、形成した第4の層間絶縁層22上方から所
定の層に達するコンタクト孔を形成し、このコンタクト
孔にタングステン(W)等からなる金属プラグを埋め込
む。具体的には、TiN/Ti等の密着層に続いて、W
膜をスパッタリング法により厚めに形成し、これらの膜
をエッチバックする。これにより、図17に示すよう
に、バイポーラ領域ではエミッタ電極16,ベース電極
12およびコレクタのn+ プラグ領域5にそれぞれ接続
する金属プラグ23b,23cおよび23dが形成さ
れ、またMOS領域では、ビット線取出電極層18に接
続する金属プラグ23aが形成される。なお、このとき
も、先に記述したようにMOS領域のn+ プラグ領域5
上方にオフセットSiO2 膜13aが存在しないことか
ら、この金属プラグ23dを接続するコンタクト孔につ
いても段差が緩和され、この最も深くまで埋め込まれる
金属プラグ23d形成時にW膜の段差被膜性を良好にす
ることができる。Next, a contact hole reaching a predetermined layer from above the formed fourth interlayer insulating layer 22 is formed by using a usual photolithography processing technique, and a metal such as tungsten (W) is formed in the contact hole. Embed the plug. Specifically, following the adhesion layer of TiN / Ti or the like, W
Films are formed thicker by sputtering, and these films are etched back. Thereby, as shown in FIG. 17, metal plugs 23b, 23c and 23d connected to emitter electrode 16, base electrode 12 and n + plug region 5 of the collector are formed in the bipolar region, and bit lines are formed in the MOS region. A metal plug 23a connected to the extraction electrode layer 18 is formed. Also, at this time, as described above, the n + plug region 5
Since the offset SiO 2 film 13a does not exist above the contact hole for connecting the metal plug 23d, the step is also reduced, and the step coverage of the W film is improved when the metal plug 23d buried deepest is formed. be able to.
【0066】そして、下層側にバリヤメタル、上層側に
反射防止膜を有し、中間のAl層にCu等を含有する3
層構造のAl配線層を成膜し、このAl配線層をフォト
リソグラフィ加工技術を用いてパターンニングする。こ
れにより、第1の金属配線層として、バイポーラ領域に
はエミッタ配線層25,ベース配線層26およびコレク
タ配線層27が形成され、MOS領域にはビット配線層
24が形成される。A barrier metal is provided on the lower layer side, an antireflection film is provided on the upper layer side, and the intermediate Al layer contains Cu or the like.
An Al wiring layer having a layered structure is formed, and the Al wiring layer is patterned by using a photolithography processing technique. Thus, as the first metal wiring layer, the emitter wiring layer 25, the base wiring layer 26, and the collector wiring layer 27 are formed in the bipolar region, and the bit wiring layer 24 is formed in the MOS region.
【0067】その後、2層目のAl配線層からなる第2
の金属配線層29を、第5の層間絶縁層28を介し、ま
た当該第5の層間絶縁層28に適宜形成したコンタクト
孔(不図示)により下層側の第1の金属配線層に接続さ
せながら形成する。さらに、オーバコート膜30として
例えばSiN膜を、プラズマCVDにより全面に被膜す
る。その後、特に図示しないが、オーバコート膜30に
対するパッド窓開け工程を経て、当該高速SRAM装置
が完成する。After that, the second Al wiring layer
Is connected to the lower first metal wiring layer via a fifth interlayer insulating layer 28 and through a contact hole (not shown) appropriately formed in the fifth interlayer insulating layer 28. Form. Further, a SiN film, for example, is coated as an overcoat film 30 over the entire surface by plasma CVD. Thereafter, though not shown, a high-speed SRAM device is completed through a pad window opening step for the overcoat film 30.
【0068】以上述べてきた本実施形態のBiCMOS
デバイス(高速SRAM装置)の製造方法では、特別な
工程増を招くことなく(つまり、エミッタ開口部12b
内のサイドウォール14形成と同時に)、ベース電極1
2の外周壁にも絶縁物からなるサイドウォール15を形
成でき、この結果、先に述べたように、レイアウト上の
制約がなくて高集積化が図りやすい、残渣の発生および
飛散を有効に防止して信頼性に優れ特性劣化がないとい
った利点を有する。また、オフセットSiO2 層13が
ベース電極12上にのみ残存することから、その周囲お
ける層間絶縁層が必要以上に厚くならず、このため、例
えば金属プラグ23dおよびビット線取出電極層18な
どの形成時の段差が緩和され、これらの構成膜材の段差
被膜性がよくなる結果、コンタクトの安定性が高く、コ
ンタクト抵抗自体も小さくできる。The BiCMOS of the present embodiment described above
In the method of manufacturing a device (high-speed SRAM device), no special process is added (that is, the emitter opening 12b
At the same time as the formation of the sidewalls 14), the base electrode 1
2 can also be formed on the outer peripheral wall, and as a result, as described above, there is no restriction on the layout, high integration can be easily achieved, and generation and scattering of residues can be effectively prevented. And has the advantage that the characteristics are excellent and the characteristics are not deteriorated. Further, since the offset SiO 2 layer 13 remains only on the base electrode 12, the interlayer insulating layer around the offset SiO 2 layer 13 does not become unnecessarily thick, so that, for example, the formation of the metal plug 23 d and the bit line extraction electrode layer 18 are performed. As a result, the step difference at the time is reduced, and the step coating property of these constituent film materials is improved, so that the contact stability is high and the contact resistance itself can be reduced.
【0069】さらに、バイポーラトランジスタについ
て、真性ベース領域10に対し、エミッタ領域17およ
びグラフトベース領域10aが何れも自己整合的に形成
され、特性が安定で均一性が高いものとなる。加えて、
サイドウォール14形成時に、その終点検出が容易であ
りエピタキシャル成長層3表面が削れてバイポーラトラ
ンジスタの特性(例えば、カットオフ周波数fT )が劣
化することがない。Further, in the bipolar transistor, the emitter region 17 and the graft base region 10a are formed in a self-alignment manner with respect to the intrinsic base region 10, so that the characteristics are stable and the uniformity is high. in addition,
When the sidewall 14 is formed, the end point can be easily detected, and the surface of the epitaxial growth layer 3 is not shaved and the characteristics of the bipolar transistor (for example, the cutoff frequency f T ) do not deteriorate.
【0070】このサイドウォール14終点検出は、同時
形成されるベース電極12周囲のサイドウォール15の
下地から周囲のバイポーラ領域およびMOS領域全域
に、選択比が高い膜を設けると検出精度が向上する。な
ぜなら、本例における終点検出は、エッチングとともに
生成される特定な反応ガスを量的に検出することにより
行うが、サイドウォールのエッチング終了とともにエッ
チング選択比が高い膜がほぼ全域に表出すると、それ以
上エッチングが進まなくなり急激な反応ガス量の低下が
観測されるからである。本例の場合、この終点検出用の
膜として、ベース電極加工時のエッチング阻止膜9を残
存させて兼用するので、工程増とならずに高い終点検出
精度を確保できる。サイドウォールがSiO2 からなる
場合、エッチング阻止膜9としてSiN膜を選択でき、
この場合、COまたはSiF4 をモニタするとよい。C
O添加により、エッチング阻止膜9の選択比を向上でき
る。The detection of the end point of the side wall 14 can be improved by providing a film having a high selectivity from the base of the side wall 15 around the base electrode 12 to the entire bipolar region and the MOS region. The reason is that the end point detection in this example is performed by quantitatively detecting a specific reaction gas generated along with the etching. However, when a film having a high etching selectivity appears in almost the entire region when the etching of the sidewall is completed, the end point is detected. This is because the etching does not proceed and a sharp decrease in the amount of the reaction gas is observed. In the case of this example, since the etching stop film 9 during the processing of the base electrode is also used as the film for detecting the end point, it is possible to secure high end point detection accuracy without increasing the number of steps. When the sidewall is made of SiO 2 , a SiN film can be selected as the etching stopper film 9,
In this case, it is preferable to monitor CO or SiF 4 . C
By adding O, the selectivity of the etching stopper film 9 can be improved.
【0071】また、このエッチング阻止膜9は、サイド
ウォール形成後に成膜されるエミッタ電極16の構成材
(ポリシリコン層)について、その表面のライトエッチ
ング時において、下層側の第1の層間絶縁層8に対する
エッチング阻止膜としても機能し、第1の層間絶縁層8
の絶縁不良を有効に防止できる。The etching stopper film 9 is formed on the lower first interlayer insulating layer of the constituent material (polysilicon layer) of the emitter electrode 16 formed after the formation of the side wall when the surface is lightly etched. 8, the first interlayer insulating layer 8
Insulation failure can be effectively prevented.
【0072】さらに、例えば第1の層間絶縁層8として
TEOS−SiO2 膜、エッチング阻止膜9としてSi
N膜を選択した場合などでは、エッチング阻止膜9を成
膜しただけで、第1の層間絶縁層8の表面段差が多少平
坦化される。また、TEOS−CVD膜は、通常、その
堆積直後の膜質ではエッチング時の膜減りが激しいこと
から、高温(例えば、800℃程度)のアニーリングに
よって膜質を改善(緻密化)することが行われる。この
場合、SiN膜のCVD成膜温度が上記膜質改善のため
の高温アニーリングの温度に近いことから、SiN膜の
CVD最中にTEOS−SiO2 膜の緻密化を同時に行
うこともでき、このため、エッチング阻止膜9を一層付
加しても工程増につながらないといった利点もある。Further, for example, a TEOS-SiO 2 film as the first interlayer insulating layer 8 and a Si
When the N film is selected, the surface step of the first interlayer insulating layer 8 is somewhat flattened only by forming the etching stopper film 9. In addition, since the TEOS-CVD film usually has a large film loss during etching in the film quality immediately after its deposition, the film quality is improved (densified) by annealing at a high temperature (for example, about 800 ° C.). In this case, since the CVD film forming temperature of the SiN film is close to the high temperature annealing temperature for improving the film quality, the TEOS-SiO 2 film can be simultaneously densified during the CVD of the SiN film. Also, there is an advantage that even if the etching stopper film 9 is further added, the number of steps is not increased.
【0073】[0073]
【発明の効果】本発明に係る半導体装置の製造方法は、
従来技術が奏する効果、即ち第2の層間絶縁層がバイポ
ーラトランジスタのベース電極上にのみ残存し周囲のコ
ンタクト孔段差が緩和される、バイポーラトランジスタ
形成領域とMISトランジスタ形成領域とで電極層およ
び配線層とを共通な導電層から形成して電極および配線
ソースの効率的な利用を図るといったことに加え、以下
の特有な効果を有する。According to the method of manufacturing a semiconductor device according to the present invention,
The effect of the prior art is that the second interlayer insulating layer remains only on the base electrode of the bipolar transistor and the step of surrounding contact holes is reduced, and the electrode layer and the wiring layer are formed between the bipolar transistor forming region and the MIS transistor forming region. Are formed from a common conductive layer to achieve efficient use of electrodes and wiring sources, and have the following specific effects.
【0074】バイポーラトランジスタのベース電極層に
形成された第2の開口部の側壁に側壁スペーサを形成す
る際、同時に、ベース電極層の外周壁にも側壁スペーサ
が形成され、この外周壁に形成された側壁スペーサによ
って、ベース電極層および第2の層間絶縁層による段差
の急峻性が緩和され、ならだらかな順テーパーとなるこ
とから、この部分に、後で形成されるエミッタ電極材の
残渣が発生しない。この2つのサイドウォールは同時形
成されることから、何ら工程増を招くことがない。この
導電性の残渣発生が発生しないことは、残渣の飛散によ
る信頼性および特性の低下防止になり、ひいては歩留り
向上およびコスト低減につながる。しかも、これら側壁
スペーサとベース電極層上の第2の層間絶縁層とによ
り、基板接触部分を除いてベース電極層周囲が絶縁物で
覆われることから、エミッタ電極パターンをベース電極
層に対しどのように重ねようとも、両電極間がショート
することがなく、この結果、レイアウトの自由度が増
し、両電極間の分離スペースが不要であることから、高
集積化が容易となる。When the side wall spacer is formed on the side wall of the second opening formed in the base electrode layer of the bipolar transistor, the side wall spacer is also formed on the outer peripheral wall of the base electrode layer. The steepness of the step due to the base electrode layer and the second interlayer insulating layer is alleviated by the side wall spacer, and a gradual forward taper is formed. do not do. Since these two sidewalls are formed at the same time, no additional process is required. The absence of the generation of the conductive residue prevents the deterioration of the reliability and characteristics due to the scattering of the residue, which leads to an improvement in yield and a reduction in cost. In addition, since the periphery of the base electrode layer is covered with an insulator except for the substrate contact portion by these side wall spacers and the second interlayer insulating layer on the base electrode layer, how the emitter electrode pattern is formed with respect to the base electrode layer Even if the two electrodes are overlapped, no short circuit occurs between the two electrodes. As a result, the degree of freedom of the layout is increased, and a separation space between the two electrodes is not required, so that high integration is facilitated.
【0075】さらに、側壁スペーサ形成時のエッチバッ
ク時に、ベース電極層周囲に第1の層間絶縁層が表出す
ることから、第1の層間絶縁層(または、その表面側の
構成膜)を適宜選択すれば、何ら付加的な工程を要する
ことなくエッチバック終点検出ができる。このため、第
2の開口部内に表出する基板領域が削れることを防止、
或いは掘れ量を安定化できる。この結果、バイーラトラ
ンジスタの特性を一定にし、更には、掘れ量に対するマ
ージンを小さくできるので特性向上を図ることも可能と
なる。Furthermore, since the first interlayer insulating layer is exposed around the base electrode layer at the time of etching back at the time of forming the side wall spacer, the first interlayer insulating layer (or a constituent film on the surface side) is appropriately formed. If selected, the etch-back end point can be detected without any additional steps. For this reason, it is possible to prevent the substrate region exposed in the second opening from being scraped,
Alternatively, the digging amount can be stabilized. As a result, the characteristics of the via transistor can be made constant and the margin for the dug amount can be reduced, so that the characteristics can be improved.
【図1】本発明が好適に実施可能な高速SRAM装置の
概略構成を示す断面図である。FIG. 1 is a cross-sectional view showing a schematic configuration of a high-speed SRAM device in which the present invention can be suitably implemented.
【図2】図1のMOSトランジスタ形成領域を更に詳し
く示す同断面図である。FIG. 2 is a sectional view showing the MOS transistor formation region of FIG. 1 in further detail;
【図3】図1,2の高速SRAM装置の製造過程を示す
断面図であり、n+ 埋込領域となるアンチモンガラス層
の形成までを示すものである。FIG. 3 is a cross-sectional view showing a manufacturing process of the high-speed SRAM device shown in FIGS. 1 and 2 and shows up to the formation of an antimony glass layer serving as an n + buried region.
【図4】図3に続く製造過程で、n+ 埋込領域の形成ま
でを示す同断面図である。FIG. 4 is a cross-sectional view showing the same process until formation of an n + buried region in the manufacturing process following FIG. 3;
【図5】図4に続く製造過程で、n+ プラグ領域の形成
までを示す同断面図である。FIG. 5 is a cross-sectional view showing up to the formation of an n + plug region in the manufacturing process following FIG. 4;
【図6】図5に続く製造過程で、MOSトランジスタの
形成までを示す同断面図である。FIG. 6 is a cross-sectional view showing the process until the formation of the MOS transistor in the manufacturing process following FIG. 5;
【図7】図6に続く製造過程で、エッチング阻止膜の成
膜までを示す同断面図である。FIG. 7 is a cross-sectional view showing up to the formation of an etching stop film in a manufacturing process following FIG. 6;
【図8】図7に続く製造過程で、SIC領域形成までを
示す同断面図である。FIG. 8 is the same cross-sectional view showing up to the formation of an SIC region in the manufacturing process following FIG. 7;
【図9】図8に続く製造過程で、オフセットSiO2 膜
の成膜までを示す同断面図である。FIG. 9 is a cross-sectional view showing up to the formation of an offset SiO 2 film in the manufacturing process following FIG. 8;
【図10】図9に続く製造過程で、エミッタ開口部の形
成までを示す同断面図である。FIG. 10 is a sectional view showing the manufacturing process subsequent to FIG. 9 up to formation of the emitter opening;
【図11】図10に続く製造過程で、ベース電極加工ま
でを示す同断面図である。FIG. 11 is a cross-sectional view showing up to the processing of the base electrode in the manufacturing process following FIG. 10;
【図12】図11に続く製造過程で、ベースとエミッタ
間の電極分離用サイドウォールとなる膜の成膜までを示
す同断面図である。12 is the same cross-sectional view showing up to the formation of a film serving as an electrode separating sidewall between a base and an emitter in a manufacturing process following FIG. 11;
【図13】図12に続く製造過程で、同サイドウォール
形成までを示す同断面図である。FIG. 13 is a cross-sectional view showing the same process until the formation of the sidewall in the manufacturing process continued from FIG. 12;
【図14】図13に続く製造過程で、ビットコンタクト
孔の形成までを示す同断面図である。FIG. 14 is a cross-sectional view showing the same process until formation of the bit contact hole in the manufacturing process continued from FIG. 13;
【図15】図14に続く製造過程で、エミッタ電極、ビ
ット線取出電極層およびGND配線層の同時形成までを
示す同断面図である。FIG. 15 is a cross sectional view showing the process of forming the emitter electrode, the bit line extraction electrode layer, and the GND wiring layer at the same time in the manufacturing process following FIG. 14;
【図16】図15に続く製造過程で、高抵抗負荷素子の
形成までを示す同断面図である。16 is the same cross-sectional view showing up to the formation of the high-resistance load element in the manufacturing process following FIG. 15;
【図17】図16に続く製造過程で、第1の金属配線層
の形成までを示す同断面図である。FIG. 17 is a cross sectional view showing the state of the manufacturing process up to the formation of the first metal wiring layer in the manufacturing process following FIG. 16;
【図18】バイポーラトランジスタ完成後のエピタキシ
ャル成長層の表面側領域を拡大して示す図である。FIG. 18 is an enlarged view showing a surface side region of the epitaxial growth layer after the completion of the bipolar transistor.
【図19】RIE等によるオーバーエッチングが過度に
行われたときの、エピタキシャル成長層の表面周囲を拡
大して示す図である。FIG. 19 is an enlarged view showing the periphery of the surface of the epitaxial growth layer when over-etching by RIE or the like is excessively performed.
【図20】サイドウォールのエッチング終点検出におい
て反応ガスCOをモニタする場合を例として、ウェーハ
周囲における反応ガス量の時間的な推移を示すグラフで
ある。FIG. 20 is a graph showing a temporal transition of a reaction gas amount around a wafer in a case where a reaction gas CO is monitored in detection of an etching end point of a sidewall.
【図21】従来技術のBiCMOSデバイスの各製造過
程を、NPN型バイポーラトランジスタの形成領域にお
いて示す断面図であり、電極間絶縁分離用のサイドウォ
ール形成までを示すものである。FIG. 21 is a cross-sectional view showing a manufacturing process of a conventional BiCMOS device in a region where an NPN-type bipolar transistor is formed, and shows up to formation of a sidewall for insulating and separating electrodes.
【図22】図21に続く同断面図である。FIG. 22 is a sectional view following FIG. 21;
1…半導体基板、2…n+ 埋込領域、2a…アンチモン
ガラス層、3…エピタキシャル成長層、4…フィールド
絶縁膜、5…n+ プラグ領域、6…pウェル、7…MO
Sトランジスタ(絶縁ゲート電界効果トランジスタ)、
7a…SRAMセルのドライブ用トランジスタ、7b…
SRAMセルの選択トランジスタ、7c…周辺回路用ト
ランジスタ、8…第1の層間絶縁層(下層膜)、8a…
ベース・エミッタ開口部(第1の開口部)、8b…ビッ
トコンタクト孔、8c…高抵抗負荷素子用コンタクト
孔、9…エッチング阻止膜、10…真性ベース領域、1
0a…グラフトベース領域、11…SIC領域、12…
ベース電極層、12b…エミッタ開口部(第2の開口
部)、13…オフセットSiO2 膜(第2の層間絶縁
層)、14,15…サイドウォール(側壁スペーサ)、
16…エミッタ電極層、17…エミッタ領域、18…ビ
ット線取出電極層、19…GND配線層、20…第3の
層間絶縁層、21…高抵抗負荷素子、22…第4の層間
絶縁層、23a〜23d…金属プラグ、24…ビット配
線層、25…エミッタ配線層、26…ベース配線層、2
7…コレクタ配線層、28…第5の層間絶縁層、29…
第2の金属配線層、30…オーバーコート、31,32
…レジストパターン、fT …カットオフ周波数、WB …
ベース幅、112a…導電性の残渣。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... n + buried region, 2a ... Antimony glass layer, 3 ... Epitaxial growth layer, 4 ... Field insulating film, 5 ... N + plug region, 6 ... P well, 7 ... MO
S transistor (insulated gate field effect transistor),
7a... SRAM cell drive transistors, 7b.
Selection transistor of SRAM cell, 7c: transistor for peripheral circuit, 8: first interlayer insulating layer (lower film), 8a ...
Base / emitter opening (first opening), 8b: bit contact hole, 8c: contact hole for high resistance load element, 9: etching stop film, 10: intrinsic base region, 1
0a: graft base region, 11: SIC region, 12:
Base electrode layer, 12b: emitter opening (second opening), 13: offset SiO 2 film (second interlayer insulating layer), 14, 15: sidewall (sidewall spacer),
Reference Signs List 16: emitter electrode layer, 17: emitter region, 18: bit line extraction electrode layer, 19: GND wiring layer, 20: third interlayer insulating layer, 21: high resistance load element, 22: fourth interlayer insulating layer, 23a to 23d: metal plug, 24: bit wiring layer, 25: emitter wiring layer, 26: base wiring layer, 2
7 ... collector wiring layer, 28 ... fifth interlayer insulating layer, 29 ...
2nd metal wiring layer, 30 ... overcoat, 31, 32
... resist pattern, f T ... cutoff frequency, W B ...
Base width, 112a: conductive residue.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/10 481 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 27/10 481
Claims (7)
後、同一半導体基板にバイポーラトランジスタのベース
電極とエミッタ電極とを層間の絶縁分離をしながら形成
する半導体装置の製造方法であって、 前記絶縁ゲート電界効果トランジスタを覆い、バイポー
ラトランジスタのベースとなる基板領域上に第1の開口
部を有する第1の層間絶縁層を形成し、 当該第1の開口部により表出した前記基板領域、及び前
記第1の層間絶縁層上に、ベース電極となる導電層と第
2の層間絶縁層を順に成膜し、 前記第2の層間絶縁層および前記導電層をエッチングし
て、前記第1の開口部内に第2の開口部を形成する一方
で、第1の開口部を含む位置に所定パターンを残して周
囲の前記第2の層間絶縁層および前記導電層を除去する
ことにより、ベース電極を、その上面に第2の層間絶縁
層を残したかたちでパターンニングし、 全面に絶縁膜を成膜し、ベース電極周囲に前記第1の層
間絶縁層が表出するときをエッチング終点として検出し
ながら当該絶縁膜をエッチバックすることにより、前記
ベース電極層および第2の層間絶縁層に対し、その外周
壁と前記第2の開口部の内壁に絶縁物からなる側壁スペ
ーサを形成した後、 エミッタ電極を、前記エッチバックによって前記第2の
開口部内に表出する基板領域に接触させたかたちで形成
する半導体装置の製造方法。1. A method for manufacturing a semiconductor device, comprising: forming an insulated gate field effect transistor, and forming a base electrode and an emitter electrode of the bipolar transistor on the same semiconductor substrate while insulating and separating the layers from each other; Forming a first interlayer insulating layer having a first opening on a substrate region serving as a base of the bipolar transistor, covering the effect transistor, the substrate region exposed by the first opening; A conductive layer serving as a base electrode and a second interlayer insulating layer are sequentially formed on the interlayer insulating layer, and the second interlayer insulating layer and the conductive layer are etched to form a second conductive layer in the first opening. By forming the second opening and removing the surrounding second interlayer insulating layer and the conductive layer while leaving a predetermined pattern at a position including the first opening, the base is removed. The pole is patterned in such a manner that the second interlayer insulating layer is left on the upper surface thereof, an insulating film is formed on the entire surface, and the time when the first interlayer insulating layer is exposed around the base electrode is defined as an etching end point. After the insulating film is etched back while detecting, a sidewall spacer made of an insulator is formed on the outer peripheral wall and the inner wall of the second opening for the base electrode layer and the second interlayer insulating layer. A method of manufacturing a semiconductor device, wherein an emitter electrode is formed in such a manner that the emitter electrode is brought into contact with a substrate region exposed in the second opening by the etch back.
の層間絶縁層に前記絶縁ゲート電界効果トランジスタ上
で開口する第3の開口部を形成し、 前記エミッタ電極の形成と同時に、前記第3の開口部を
介して絶縁ゲート電界効果トランジスタに接続する電極
取出層を、エミッタ電極と同じ導電層から形成する請求
項1に記載の半導体装置の製造方法。2. The method according to claim 1, further comprising: forming said first spacer after forming said side wall spacer.
Forming an opening on the insulated gate field effect transistor in the interlayer insulating layer, and connecting the insulated gate field effect transistor via the third opening at the same time as the formation of the emitter electrode; 2. The method of manufacturing a semiconductor device according to claim 1, wherein the extraction layer is formed from the same conductive layer as the emitter electrode.
の下層膜と、前記側壁スペーサを構成する絶縁物および
前記導電層よりエッチング速度が遅いエッチング阻止膜
との積層膜から構成されている請求項1に記載の半導体
装置の製造方法。3. The first interlayer insulating layer comprises a laminated film of a lower layer film for interlayer insulation, an insulator forming the side wall spacer, and an etching stopper film having a lower etching rate than the conductive layer. The method of manufacturing a semiconductor device according to claim 1, wherein
化を用いて化学的気相成長法により堆積された酸化シリ
コンからなり、 前記エッチング阻止膜は、窒化シリコンからなる請求項
3に記載の半導体装置の製造方法。4. The semiconductor according to claim 3, wherein said lower film is made of silicon oxide deposited by chemical vapor deposition using oxidation of TEOS with ozone, and said etching stopper film is made of silicon nitride. Device manufacturing method.
リコンからなり、 前記エッチング阻止膜は、窒化シリコンからなり、 前記エッチバックの際、そのエッチングガス中に一酸化
炭素を添加する請求項3に記載の半導体装置の製造方
法。5. The etching film according to claim 3, wherein the insulating film serving as the side wall spacer is made of silicon oxide, the etching stopper film is made of silicon nitride, and carbon monoxide is added to the etching gas during the etch back. 13. The method for manufacturing a semiconductor device according to item 5.
バック時に生成される反応ガスをモニタして反応ガス量
の急激な変化を検出する請求項3に記載の半導体装置の
製造方法。6. The method of manufacturing a semiconductor device according to claim 3, wherein the detection of the etching end point detects a sudden change in the amount of the reaction gas by monitoring a reaction gas generated at the time of the etch back.
リコンからなり、 前記エッチング阻止膜は、窒化シリコンからなり、 前記エッチング終点の検出は、前記エッチバック時に生
成される一酸化炭素または四フッ化珪素の反応ガスをモ
ニタして、当該モニタしている反応ガス量の急激な変化
を検出する請求項6に記載の半導体装置の製造方法。7. The insulating film serving as the side wall spacer is made of silicon oxide, the etching stopper film is made of silicon nitride, and the end point of the etching is detected by detecting carbon monoxide or tetrafluoride generated at the time of the etch back. 7. The method of manufacturing a semiconductor device according to claim 6, wherein the reactive gas of silicon nitride is monitored to detect a sudden change in the monitored reactive gas amount.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9138964A JPH10335510A (en) | 1997-05-28 | 1997-05-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9138964A JPH10335510A (en) | 1997-05-28 | 1997-05-28 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10335510A true JPH10335510A (en) | 1998-12-18 |
Family
ID=15234304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9138964A Pending JPH10335510A (en) | 1997-05-28 | 1997-05-28 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JPH10335510A (en) |
-
1997
- 1997-05-28 JP JP9138964A patent/JPH10335510A/en active Pending
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