JPH10335491A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ＳＲＡＭ装置等の抵抗素子について、完成後に
所望の抵抗値を精度よく得る。 【解決手段】半導体基板１上に少なくとも絶縁膜を介し
て積層され、導入不純物量に応じて抵抗値が設定された
半導体材料からなる抵抗化層１０と、当該抵抗化層１０
の上層側に積層された水分を含む平坦化膜（例えば、Ｏ
₃ −ＴＥＯＳ膜１７）とを有する半導体装置であって、
前記抵抗化層１０は、その上層側に平坦化膜１７を積層
することにより変動した後の抵抗値が所望の値となるよ
うに、所定量の不純物が導入されている。実際の製造過
程では、平坦化膜１７の有無により生じる抵抗化層１０
の抵抗値変動量を予め見積もっておき、これをもとに不
純物導入を行う。この抵抗値の調整は、抵抗化層１０の
パターン形状と厚さの少なくとも何れかを変えることに
よっても達成され得る。

Description

【発明の詳細な説明】 【発明の属する技術分野】

【０００１】本発明は、例えば導電化ポリシリコンなど
からなる高抵抗負荷素子をメモリセル内に有するＳＲＡ
Ｍ装置等、抵抗化層を有する半導体装置及びその製造方
法にに係り、特に安定動作を確保するための抵抗化層に
対する抵抗値設定に関する。

【０００２】

【従来の技術】半導体記憶装置の抵抗素子として、半導
体基板内の不純物拡散層のほかに、多結晶ポリシリコン
等を導電化した後にパターンニングして得られる抵抗化
層を用いることがある。たとえばＳＲＡＭ装置では、導
電化ポリシリコンをメモリセル内の負荷素子として用い
る抵抗負荷型セルが現在の主流であり、これにより極め
て高い（〜テラΩ）負荷抵抗が比較的に小さい面積で実
現できる。また、この高抵抗負荷素子をセルのドライバ
用トランジスタの上層に配置するといった多層ポリシリ
コン構造の採用によって、高集積でデータ保持電流の小
さいメモリセルが達成されている。

【０００３】この抵抗負荷型セルのＳＲＡＭ装置では、
メモリセルの記憶ノードの電位を限られた動作時間内に
速やかに安定させ、記憶データを確実に書き込み又は読
み出すためには、高抵抗負荷素子の抵抗値が非常に重要
であり、セル動作の安定性確保のためには、この負荷抵
抗値を目的とする値に精度よく設定する必要がある。

【０００４】

【発明が解決しようとする課題】高抵抗負荷素子の抵抗
値設定は、ＳＲＡＭ装置の製造過程においてポリシリコ
ン膜の成膜中または成膜後に、例えばリン（Ｐ）などの
不純物を精度よくポリシリコン膜に導入することで達成
される。

【０００５】ところが、このポリシリコン膜の導電化直
後には所望の抵抗値（設計値）が得られているにもかか
わらず、その後の製造工程において抵抗値が変動するこ
とによって完成後の高抵抗負荷素子の抵抗値が目的とし
た設計値からずれてしまうことがある。この負荷抵抗値
が変動すると、セル動作マージンが狭くなり、このため
高速で安定なセル動作が保証できない、誤動作の要因と
なるといったＳＲＡＭ装置にとって、基本的かつ重大な
不利益をもたらす。

【０００６】本発明は上記弊害を是正するためなされた
ものであり、その目的とするところは、完成後に所望の
負荷抵抗値が精度よく得られる半導体装置及びその製造
方法を提供することにある。

【０００７】

【課題を解決するための手段】上記の解決課題に鑑み、
本発明者は、負荷抵抗値の変動要因を探るため種々検討
を行った結果、金属配線の層間絶縁層に平坦化膜とし
て、例えば、ＴＥＯＳのオゾンによる酸化を利用してＣ
ＶＤしたシリコン酸化膜（以下、Ｏ₃ −ＴＥＯＳ膜）を
堆積する場合に、その後、負荷抵抗値の変動が見られる
ことを突き止めた。そして、この現象は、Ｏ₃ −ＴＥＯ
Ｓ膜等の水分が含まれる平坦化膜からの水素が高抵抗負
荷素子に何らかの影響を及ぼしていることによるとの知
見を得た。

【０００８】本発明は、このような経緯を経て考案され
たものであり、負荷抵抗値の変動幅をみこして予め抵抗
化層について不純物の濃度の設定を行うものである。す
なわち、本発明に係る半導体装置は、半導体基板上に少
なくとも絶縁膜を介して積層され、導入不純物量に応じ
て抵抗値が設定された半導体材料からなる抵抗化層と、
当該抵抗化層の上層側に積層された水分を含む平坦化膜
とを有する半導体装置であって、前記抵抗化層は、その
上層側に前記平坦化膜を積層することにより変動した後
の抵抗値が所望の値となるように、所定量の不純物が導
入されている。

【０００９】具体的に、前記抵抗化層に導入されている
不純物量は、その導電型がｎ型のときは、前記平坦化膜
がないときに前記所望の抵抗値となる不純物量より少な
く、導電型がｐ型のときは多い。

【００１０】一方、この抵抗値の調整は、不純物濃度に
よる場合のほかに、抵抗化層の形状または厚さを変える
ことによっても達成できる。この場合の前記抵抗化層
は、その上層側に前記平坦化膜を積層することにより変
動した後の抵抗値が所望の値となるように、パターン形
状と厚さの少なくとも何れかが決められている。

【００１１】本発明の半導体装置の製造方法では、半導
体基板上に少なくとも絶縁膜を介して半導体膜を成膜
し、当該半導体膜の成膜途中または成膜後に所定量の不
純物を半導体膜中に導入することにより抵抗化した後、
抵抗化後の半導体膜を所定形状にパターンニングして抵
抗化層を形成し、その後、当該抵抗化層の上層側に水分
を含む平坦化膜を積層する半導体装置の製造方法であっ
て、前記平坦化膜の有無により生じる前記抵抗化層の抵
抗値変動量を予め見積もっておき、前記不純物導入の
際、見積もった前記抵抗値変動量を相殺する量の不純物
を前記半導体膜に導入することによって、前記抵抗化層
について前記平坦化膜の積層後に所望の抵抗値を得る。

【００１２】このような本発明の半導体装置及びその製
造方法では、平坦化膜を積層させることによる抵抗化層
の抵抗値変動をみこして予め抵抗化層の抵抗を決めてい
ることから、完成後の半導体装置について、その抵抗化
層の抵抗値が所望の値、或いは所望の値に極め近いても
のとなっている。

【００１３】

【発明の実施の形態】以下、本発明に係る半導体装置及
びその製造方法を、図面を参照しながら詳細に説明す
る。本発明は、先に記述したごとく、半導体基板上の積
層構造内に不純物導入による抵抗化層と水分を含む平坦
化膜とを有する半導体装置であれば種々適用できるが、
ここでは抵抗値変動の影響が回路的な動作に最も大きい
ものの一つと考えられるＳＲＡＭ装置を例として、本発
明の実施形態を説明する。

【００１４】図１は、ＳＲＡＭ装置のメモリセルの概略
構成を示す断面図である。図１中、符号１はシリコンウ
ェーハ等の半導体基板、２は半導体基板内の表面側に形
成されているＰ型のウェル（ｐウェル）である。

【００１５】ｐウェル２の表面は、フィールド絶縁膜３
によって適宜絶縁分離されている。フィールド絶縁膜３
の間隔内には、ＳＲＡＭセルのドライブ用トランジスタ
４ａと、ゲート電極（ワード線）の印加電圧に応じて選
択されたビット線にドライブ用トランジスタ４ａのドレ
インを選択的に接続させる選択トランジスタ４ｂとが形
成されている。これらのＭＯＳトランジスタ４ａ，４ｂ
のゲート電極は、図示せぬゲート酸化膜を介して積層さ
れた同じ導電層、例えばポリシリコン層とＷＳｉ層との
積層構造を有している。このポリサイド構造では、例え
ば、ポリシリコン層、ＷＳｉ層ともに７０ｎｍ〜１５０
ｎｍ程度の膜からなる。

【００１６】これらのＭＯＳトランジスタ４ａ，４ｂ上
の全面には、第１の層間絶縁層５とエッチング阻止膜６
とが成膜されている。第１の層間絶縁層５は、例えば常
圧ＣＶＤ法による酸化シリコン（ＳｉＯ₂ ）からなり、
エッチング阻止膜６は、例えば窒化シリコン（ＳｉＮ）
からなる。これらの膜厚は、例えば第１の層間絶縁膜５
が１００ｎｍ程度、エッチング阻止膜６が２０ｎｍ〜１
００ｎｍ程度である。これら第１の層間絶縁膜５および
エッチング阻止膜６には、ビットコンタクト孔５ａおよ
び高抵抗負荷素子用コンタクト孔５ｂがそれぞれ形成さ
れている。

【００１７】ビットコンタクト孔５ａ内から両側の選択
トランジスタ４ｂ，４ｂの上方にかけては、ビット線取
出電極層７が形成されている。ビット線取出電極層７
は、ポリサイド構造を有し、例えば、砒素（Ａｓ）導入
により導電化されたポリシリコン膜と、ＷＳｉ層とから
なり、その膜厚はともに５０ｎｍ〜１００ｎｍ程度であ
る。このビット線取出電極層７は、ビットコンタクト孔
５ａを介して、選択トランジスタ４ｂ，４ｂ間で共通化
された一方のソース・ドレイン領域に接続されている。
また、ＳＲＡＭセルのドライブ用トランジスタ４ａの上
方には、ビット線取出電極層７と同じ導電層からなるＧ
ＮＤ配線層８が配線されている。

【００１８】このＧＮＤ配線層８上には、第２の層間絶
縁層９を介してポリシリコン層１０による高抵抗負荷素
子１１が配置され、この高抵抗負荷素子１１は、前記第
１の層間絶縁層５の高抵抗負荷素子用コンタクト孔５ｂ
に連通した第２の層間絶縁層９のコンタクトを介して、
選択トランジスタ４ｂの他方のソース・ドレイン領域
と、ＳＲＡＭセルのドライブ用トランジスタ４ａのゲー
ト電極に接続されている。第２の層間絶縁層９は、例え
ばＳｉＯ₂ からなり、その膜厚は１００ｎｍ〜２００ｎ
ｍ程度である。

【００１９】ポリシリコン層１０は、ＭＯＳトランジス
タ４ａ，４ｂへの接続箇所を除き、そこからＧＮＤ配線
層８上方の一部が高抵抗化（低濃度イオン注入）されて
高抵抗負荷素子１１をなし、それより外側のセル間を結
ぶ領域は低抵抗化（高濃度イオン注入）されて電源電圧
Ｖ_DDの供給配線１２をなしている。また、ＭＯＳトラン
ジスタ４ａ，４ｂとの接続箇所も、同様に低抵抗化され
ている。ＳＲＡＭ装置における高抵抗負荷素子１１は抵
抗変化を防止する必要があり、水分、特に水素の進入防
止膜として、例えば第２の層間絶縁層９上面のＳｉＮ膜
１０ａとポリシリコン層１０上のＳｉＮ膜１０ｂといっ
た薄い保護膜によってポリシリコン層１０の上下を挟ん
だ積層構造が採用されている。なお、高抵抗負荷素子１
１の導入不純物濃度については、後述する。

【００２０】高抵抗負荷素子１１上には、第３の層間絶
縁層１３が形成され、この第３の層間絶縁層１３、及び
下層側のＳｉＮ膜１０ｂと第２の層間絶縁層９には、ビ
ット線取出電極層７の上面に接続するかたちで金属プラ
グ１４が埋め込まれている。第３の層間絶縁層１３は、
例えばＢＰＳＧ(boro-phosphosillcate glass)からな
り、金属プラグ１４は、コンタクト内壁および底面に接
するＴｉＮ／Ｔｉ等の薄い密着層と、タングステン
（Ｗ）等の充填金属材で構成されている。第３の層間絶
縁層１３上には、金属プラグ１４に接続したかたちで第
１の金属配線層１５が配線されている。第１の金属配線
層１５は、主配線金属（Ａｌ）膜の上下に、それぞれＴ
ｉＮ等のバリアメタルを有し、これらで３層の積層構造
を形成している。バリアメタルは、ＡｌとＷとの高温耐
性を向上させるために介在させたものである。

【００２１】第１の金属配線層１５上には、多層膜構造
の層間絶縁層が積層されている。具体的に図１に例示す
るＳＲＡＭ装置において、第１の金属配線層１５上の多
層膜構造の層間絶縁層は、第１の金属配線層１５を覆う
ＴＥＯＳ−Ｏ₂ 系またはＴＥＯＳの熱分解によるプラズ
マＣＶＤのシリコン酸化膜（以下、Ｐ−ＴＥＯＳ膜）１
６、Ｐ−ＴＥＯＳ膜１６による凹部に埋め込まれ表面を
平坦化するＯ₃ −ＴＥＯＳ膜１７、Ｐ−ＴＥＯＳ膜１
８、ＳＯＧ(Spin on Glass) 膜１９、Ｐ−ＴＥＯＳ膜２
０がこの順に積層されてなる。ここで、Ｏ₃ −ＴＥＯＳ
膜１７は、ＴＥＯＳ(Tetraethyloxysilane又はTetraeth
ylorthosilicate,Ｓｉ（ＯＣ₂ Ｈ₅ ）₄ ）とＯ₃ を原料
ガスとし、ＴＥＯＳのＯ₃ による酸化を用いた常圧プラ
ズマＣＶＤ法により堆積されたシリコン酸化膜である。

【００２２】本発明に係る半導体装置の特徴の一つは、
水分を含む平坦化膜を高抵抗負荷素子の上層側に有する
ことである。この平坦化膜としては、水分を含む段差被
膜性がよい膜であれば種類は問わず、例えばＯ₃ −ＴＥ
ＯＳ膜、ＳＯＧ(Spin on Glass) 膜、ＦＯＸ（Flowable
Oxide）膜等が該当する。本実施形態に係るＳＲＡＭ装
置において、本発明の水分を含む平坦化膜としては、第
１の金属配線層１５上の多層膜構造の層間絶縁層内に設
けた前記Ｏ₃ −ＴＥＯＳ膜１７が該当する。その他、本
発明の水分を含む平坦化膜として、例えば、高抵抗負荷
素子１１の直ぐ上の前記第３の層間絶縁層１３をＯ₃ −
ＴＥＯＳ等の水分を含む膜から構成させてもよい。

【００２３】このように構成された多層膜構造の層間絶
縁層によって第１の金属配線層１５による表面段差が平
坦化され、その最上層（Ｐ−ＴＥＯＳ膜２０）上には、
必要に応じて他の金属配線層が積層されている。図１
は、金属配線層をもう一層設けた場合であり、第１の金
属配線層１５と同じ３層構造の第２の金属配線層２１が
形成されている。また、全面がオーバーコート２２で覆
われ、さらにメモリアレイ上のみソフトエラー防止のた
めにＰＩＸ膜２３が形成されている。

【００２４】つぎに、高抵抗負荷素子の導入不純物濃度
について述べる。

【００２５】図２は、高抵抗負荷素子の抵抗値（以下、
ＨＲ抵抗値）を、Ｎ型およびＰ型不純物の広範な導入不
純物濃度範囲において、水分を含む平坦化膜（Ｏ₃ −Ｔ
ＥＯＳ膜１７）の形成前後で調べた結果を示すグラフで
ある。図２は、横軸にＮ型不純物イオン（Ｐ⁺ ）および
Ｐ型不純物イオン（Ｂ⁺ ）のドーズ量を示し、縦軸にＨ
Ｒ抵抗値を示す。また、ＨＲ抵抗値の測定は、当該ＳＲ
ＡＭ装置のウェーハ製造工程途中で、同一ウェーハ内に
設けられたＴＥＧ(Test Elements Group) 内の測定パタ
ーンを用いて行った。

【００２６】図２に示すように、平坦化膜としてＯ₃ −
ＴＥＯＳ膜１７を形成することにより、ＨＲ抵抗値を示
すカーブが、全体としてＰ型不純物のドース量が大きく
なる方向（図２の左方向）にシフトしている。この抵抗
値シフトに関し、平坦化膜を他の材料（ＳＯＧ、ＦＯＸ
等）で構成した場合も、程度の差はあれ、その材料が水
分を多く含んでいる限り同じ挙動を示すことが確認され
ている。この抵抗値シフトの原因について、その詳細は
全て明らではないが、平坦化膜からの水分が何らかのか
たちで影響しているためと考えられる。たとえば、Ｓｉ
表面の未結合手（ダングリングボンド）、或いはＳｉ中
の点欠陥（空孔および割り込み等）に、平坦化膜からの
水素が取り込まれることによって不純物がドナー或いは
アクセプタとして機能しなくなる不動態化が起こり、こ
の不動態化によって高抵抗負荷素子の抵抗値が変動する
ものと考えられる。

【００２７】このため、水分を多く含む平坦化膜を上層
側に形成する必要があるプロセスでは、当該平坦化膜を
形成しない通常の場合と同じように抵抗化層の不純物ド
ーズ量を設定すると、Ｎ型不純物の場合、ＨＲ抵抗値が
所望の値よりも小さくなってしまう。したがって、目的
とするＨＲ抵抗値を得るためには、そのイオン注入時の
ドーズ量を通常よりも少なくしなければならない。逆
に、Ｐ型不純物の場合、そのイオン注入時のドーズ量を
通常よりも多くしなければ、ＨＲ抵抗値が所望の値より
大きくなってしまう。

【００２８】本発明の半導体装置では、高抵抗負荷素子
の抵抗値変動を相殺する一手法として、その不純物導入
の際に、抵抗値変動分を予めみこして（即ち、プロセス
条件出し時に求め）不純物の導入量を調整することとし
ている。たとえば、図１に示す本例のＳＲＡＭ装置で
は、高抵抗負荷素子１１に導入する不純物がＮ型であ
り、その目標とするＨＲ抵抗値が１ＴΩとすると、従来
の１．２×１０¹⁴atoms ／ｃｍ² から０．８×１０¹⁴at
oms ／ｃｍ² にドーズ量を予め低減することによって、
完成後のＨＲ抵抗値を目標とする値に近づけている。

【００２９】一方、本発明における抵抗値変動を相殺す
る他の手法としては、高抵抗負荷素子のパターン形状ま
たは厚さを変える方法がある。たとえば、平坦化膜を形
成することによってＨＲ抵抗値が１桁低下するようであ
れば、高抵抗負荷素子を構成するポリシリコン膜厚を予
め１／１０程度に薄くしておく、高抵抗負荷素子のパタ
ーンを細長くしておく、又はパターン形状と厚さの両方
を変えてＨＲ抵抗値を１０倍程度に高めておくと、完成
後のＨＲ抵抗値を目標とする値に近づけることができ
る。

【００３０】このような構成のＳＲＡＭ装置は、高抵抗
負荷素子１１の導入不純物量（又は、パターン形状と厚
さの少なくとも何れか）を予め調整することによって、
平坦化膜１７の有無による抵抗値変動が相殺されること
から、完成後の高抵抗負荷素子１１の抵抗値として目標
とする値、或いは目標とする値に極めて近いものが得ら
れる。このため、メモリセルの記憶ノードの電位が安定
化し、従来のようにセル動作マージンが狭くなることが
ないことから、高速で安定なセルの動作が保証される。

【００３１】つぎに、上述した構成のＳＲＡＭ装置を例
として、本発明の半導体装置の製造方法を、図３〜図８
を参照しながら説明する。

【００３２】まず、図３に示すように、シリコンウェー
ハ等の半導体基板１を用意し、その表面に、例えばＬＯ
ＣＯＳ法を用いて、膜厚が４００ｎｍほどのフィールド
絶縁膜３を選択的に形成する。フィールド絶縁膜３を形
成するには、特に図示しないが、まずパッド用酸化膜と
窒化シリコン膜などの酸化阻止膜をこの順に積層し、こ
れらをドライエッチングにより所定パターンに加工した
後、ＬＯＣＯＳ酸化を行う。この酸化阻止膜を除去し薄
いパッド用酸化膜が残った状態で、所定のレジストパタ
ーンを形成し、これをマスクにボロン（Ｂ）等のＰ型不
純物を半導体基板１に選択的にイオン注入する。これに
より、少なくともメモリアレイを含む領域の基板表面に
ｐウェル２が形成される。

【００３３】続いて、ＬＤＤ構造のＭＯＳトランジスタ
を形成する。このＭＯＳトランジスタの形成は、まず、
図示せぬゲート酸化膜を成膜後、ポリシリコン層を７０
ｎｍ〜１５０ｎｍ程度ＣＶＤ法により成膜し、不純物の
導入後、ＷＳｉ等のシリサイド層を７０ｎｍ〜１５０ｎ
ｍ程度スパッタリング法等により成膜し、この積層膜を
フォトリソグラフィ加工技術を用いて所定形状にパター
ンニングする。これらゲート電極およびフィールド絶縁
膜３をマスクとして、砒素（Ａｓ）をイオン注入してＮ
型の低濃度不純物領域（ＬＤＤ領域）を、ｐウェル２の
表面に選択的に形成する。また、全面にＳｉＯ₂ 等から
なるサイドウォール膜材を成膜し、ＲＩＥ等の異方性エ
ッチングによりゲート電極側壁にサイドウォールを形成
した後、このサイドウォール、ゲート電極およびフィー
ルド絶縁膜３をマスクとして、高濃度のＡｓをイオン注
入してＮ型のソース・ドレイン領域を形成する。これに
より、ＳＲＡＭセルのドライブ用トランジスタ４ａ、選
択トランジスタ４ｂを得る。

【００３４】図４に示す工程では、形成したＭＯＳトラ
ンジスタ４ａおよび４ｂ上の全面に、第１の層間絶縁層
５として、例えばＳｉＯ₂ 膜を１００ｎｍ程度、さらに
エッチング阻止膜６として、例えばＳｉＮ膜を２０ｎｍ
〜１００ｎｍ程度、順にＣＶＤ法により堆積する。堆積
した第１の層間絶縁層５およびエッチング阻止膜６につ
いて、所定位置（選択トランジスタ４ｂ，４ｂに共通な
一方のソース・ドレイン領域の上方）に開口するビット
コンタクト孔５ａを、フォトリソグラフィ加工技術を用
いて形成する。

【００３５】続いて、ビット線取出電極層７とＧＮＤ配
線層８とを同時形成する。具体的には、まず、ビットコ
ンタクト孔５ａによるソース・ドレイン領域の表出面を
塞ぐように、ポリシリコン層を例えば５０ｎｍ〜１００
ｎｍ程度、ＣＶＤ法により堆積する。堆積膜の全面に砒
素（Ａｓ）をイオン注入して導電化した後、希フッ酸に
よるライトエッチングを施し、直ぐにＷＳｉ等のシリサ
イド層を、例えば５０ｎｍ〜１００ｎｍ程度ＣＶＤ法等
により形成する。この希フッ酸によるライトエッチング
は、ポリシリコン層表面の自然酸化膜を除去するために
行うものであるが、ポリシリコン層の下地にエッチング
阻止膜６が介在していることから、ライトエッチングを
充分に行っても下層側の第１の層間絶縁層５に穴が空い
てＭＯＳトランジスタのゲート電極に対し絶縁不良を起
こすことがない。

【００３６】その後、このポリサイド構造の積層膜を、
下地のエッチング阻止膜６をストッパとしてフォトリソ
グラフィ加工技術を用いて所定形状にパターンニングす
ると、ビット線取出電極層７がビットコンタクト孔５ａ
を埋め、選択トランジスタ４ｂ，４ｂの上方にかけて形
成されるとともに、ＧＮＤ配線層８が、ＳＲＡＭセルの
ドライブ用トランジスタ４ａの上方位置に形成される。

【００３７】図５に示す工程では、第２の層間絶縁層９
を例えば１００ｎｍ〜２００ｎｍ程度、またＳｉＮ膜１
０ａを例えば５ｎｍ〜３０ｎｍ程度、それぞれＣＶＤ法
により堆積する。そして、フォトリソグラフィ加工技術
を用いて、ＳｉＮ膜１０ａ、第２の層間絶縁膜９、エッ
チング阻止膜６および第１の層間絶縁層５を順にエッチ
ングし、メモリセルの選択トランジスタ４ｂの他方のソ
ース・ドレイン領域上に開口する高抵抗負荷素子用コン
タクト孔５ｂを形成する。

【００３８】続いて、図６に示すように、ポリシリコン
層による高抵抗負荷素子１１の形成を行う。具体的に
は、まず、例えば１００ｎｍ程度のポリシリコン膜１０
をＣＶＤ法により成膜し、この成膜途中に不純物導入ガ
スを混合させるか成膜後にイオン注入することによりポ
リシリコン膜１０を導電化する。このときの導入不純物
の量は、予め調べておいた検量線（例えば、図２参照）
にもとづいて決定される。決定された導入不純物量は、
Ｎ型不純物の場合、先に説明した上層側の平坦化膜の有
無による抵抗値低下を考慮し通常より少なく、Ｐ型不純
物では逆に通常より多いものとなる。図２において具体
的な数値を例示すれば、目標とするＨＲ抵抗値を１ＴΩ
とすると、抵抗値変動を考慮しない通常の場合のＰ⁺ ド
ース量が１．２×１０¹⁴atoms ／ｃｍ² であるのに対
し、ここでは０．８×１０¹⁴atoms ／ｃｍ² にまでドー
ス量を小さくする。同様に、目標とするＨＲ抵抗値を５
００ＧΩとすると、通常の１．４×１０¹⁴atoms ／ｃｍ
² から１．０×１０¹⁴atoms ／ｃｍ² にまでドース量を
小さくする。

【００３９】つぎに、例えばレジストパターンをマスク
として用いた選択的なイオン注入法により、高抵抗負荷
素子１１以外のセル間を結ぶ領域に追加的に不純物導入
を行い、この領域を低抵抗化して電源電圧Ｖ_DDの供給配
線１２を形成する。このとき、同時に高抵抗負荷素子用
コンタクト孔５ｂ周囲の接続領域にも不純物の追加導入
を行い、低抵抗化する。続いて、このポリシリコン膜１
０を下地のＳｉＮ膜１０ａとともにフォトリソグラフィ
加工技術を用いてパターンニングする。これにより、高
抵抗負荷素子１１が、第２の層間絶縁層２０上に、高抵
抗素子用コンタクト孔５ｂを介して選択トランジスタ４
ｂおよびドライブ用トランジスタ４ａに接続するかたち
で形成される。なお、このポリシリコン膜１０のパター
ンニングは、検量線に基づく不純物導入（イオン注入）
に先立って行ってもよい。

【００４０】図７に示す工程では、まず、全面にＳｉＮ
膜１０ｂをＣＶＤ法により成膜し、高抵抗負荷素子１１
および電源電圧Ｖ_DDの供給配線１２を被膜する。このＳ
ｉＮ膜１０ｂは、下地のＳｉＮ膜１０ａとともにポリシ
リコン膜１０を保護するための膜である。また、ＣＶＤ
法により全面に第３の層間絶縁層１３として、例えばＢ
ＰＳＧ膜を厚く堆積し、リフローを行って表面を平坦化
する。

【００４１】つぎに、通常のフォトリソグラフィ加工技
術を用いて、形成した第３の層間絶縁層１３の表面から
ビット線取出電極層７に達するコンタクト孔を形成し、
このコンタクト孔を埋め込むかたちでタングステン
（Ｗ）等からなる金属プラグ１４を形成する。具体的に
は、ＴｉＮ／Ｔｉ等の密着層に続いて、Ｗ膜をＣＶＤ法
により厚めに形成し、これらの膜をエッチバックする
と、ビット線取出電極層７に接続する金属プラグ１４が
形成される。そして、上下にバリヤメタルを有し、中間
のＡｌ層にＣｕ等を含有する３層構造のＡｌ配線層を成
膜し、このＡｌ配線層をフォトリソグラフィ加工技術を
用いてパターンニングする。これにより、第１の金属配
線層１５が形成される。

【００４２】図８に示す工程では、まず、Ｐ−ＴＥＯＳ
膜１６で第１の金属配線層１５を覆った後、本発明の平
坦化膜に該当するＯ₃ −ＴＥＯＳ膜１７を、Ｐ−ＴＥＯ
Ｓ膜１６の表面凹部に埋め込むかたちで形成する。この
平坦化の方法は、化学的機械研磨法等の他の方法でもよ
いが、ここでは、いわゆるダミーパターンプロセスを用
いている。ダミーパターンプロセスは、特に図示しない
が、Ａｌ配線層のスペース幅がある一定以上の箇所にレ
ジストのダミーパターンを形成し、ＵＶキュア後、２層
目のレジストを塗布し、この２層レジストのエッチング
速度の違いを利用してエッチバックにより下地のＴＥＯ
Ｓ膜を平坦化する方法である。

【００４３】その後は、図１に示すように、Ｐ−ＴＥＯ
Ｓ膜１８を成膜した後、ＳＯＧ膜１９を回転塗布してエ
ッチバックし、更に他のＰ−ＴＥＯＳ膜２０を堆積する
ことにより、層間絶縁層を形成途中で平坦化しながら積
み増しする。そして、この層間絶縁層を構成している各
種膜１６〜２０に適宜、コンタクト孔（不図示）を形成
し、このコンタクト孔を介して下層側の第１の金属配線
層１５に接続させたかたちで２層目のＡｌ配線層からな
る第２の金属配線層２１を形成する。さらに、オーバコ
ート膜２２として例えばＳｉＮ膜を、プラズマＣＶＤに
より全面に被膜する。その後、特に図示しないが、オー
バコート膜２２に対するパッド窓明工程、およびメモリ
アレイのみにソフトエラー防止のＰＩＸ膜２３を形成す
る工程を経て、当該ＳＲＡＭ装置が完成する。

【００４４】このＳＲＡＭ装置の製造方法では、高負荷
抵抗素子１１について、上層側に水分を多く含むＯ₃ −
ＴＥＯＳ膜１７の有無により生じる抵抗値変動量を、予
め異なる２つの検量線（図２のＨＲ抵抗値カーブ）とし
て所定の不純物濃度範囲において見積もっておき、高負
荷抵抗素子を構成するポリシリコン膜１０（抵抗化層）
に不純物を導入する際、その量を加減して、積もった抵
抗値変動量を相殺することから、完成後の抵抗値を所望
の値、或いは所望の値に極めて近いものとすることがで
きる。この抵抗値の調整は、抵抗化層のパターン形状と
厚さの少なくとも何れかを変えることによっても可能で
ある。これら何れの方法を用いても、本発明では何ら付
加工程を要しないことから、容易にメモリセルの動作を
安定させ、高速で動作信頼性が高いＳＲＡＭ装置を実現
できる利点を有する。

【００４５】

【発明の効果】本発明に係る半導体装置は、抵抗化層へ
の導入不純物量（又は、パターン形状と厚さの少なくと
も何れか）が、平坦化膜形成といったその後の工程での
抵抗変動をみこして予め調整されており、完成後の抵抗
値が所望の値、或いは所望の値に極めて近いものである
ことから、抵抗化層の抵抗が関与する特性および動作性
能が良好である。例えばＳＲＡＭ装置の場合、メモリセ
ルの記憶ノードの電位が安定化し、従来のようにセル動
作マージンが狭くなることがないことから、高速で安定
なセルの動作が保証される。

【００４６】本発明に係る半導体装置の製造方法は、予
め抵抗変動量を見積もっておくだけで、繰り返し行う通
常の製造工程中には何ら付加工程を要することなく、上
記良好な特性および動作性能を容易に得ることができ
る。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＳＲＡＭ装置のメモリ
アレイについて、その概略構成を示す断面図である。

【図２】図１の高抵抗負荷素子の抵抗値を、Ｎ型および
Ｐ型不純物の広範な導入不純物濃度範囲において、水分
を含む平坦化膜（Ｏ₃ −ＴＥＯＳ膜）の形成前後で調べ
た結果を示すグラフである。

【図３】本発明の実施形態（製造方法）に係る図１のＳ
ＲＡＭ装置の製造過程を示す断面図であり、ＭＯＳトラ
ンジスタの形成までを示すものである。

【図４】図３に続く製造過程で、ビット線取出電極層お
よびＧＮＤ配線層の形成までを示す同断面図である。

【図５】図４に続く製造過程で、高抵抗負荷素子用コン
タクト孔の形成までを示す同断面図である。

【図６】図５に続く製造過程で、高抵抗負荷素子の形成
までを示す同断面図である。

【図７】図６に続く製造過程で、第１の金属配線層の形
成までを示す同断面図である。

【図８】図７に続く製造過程で、Ｏ₃ −ＴＥＯＳ膜によ
る第１の金属配線層上方の段差を平坦化までを示す同断
面図である。

【符号の説明】

１…半導体基板、２…ｐウェル、３…フィールド絶縁
膜、４ａ…ＳＲＡＭセルのドライブ用トランジスタ、４
ｂ…ＳＲＡＭセルの選択トランジスタ、５…第１の層間
絶縁層、５ａ…ビットコンタクト孔、５ｂ…高抵抗負荷
素子用コンタクト孔、６…エッチング阻止膜、７…ビッ
ト線取出電極層、８…ＧＮＤ配線層、９…第２の層間絶
縁層、１０…導電化ポリシリコン膜（抵抗化層）、１０
ａ，１０ａ…ＳｉＮ膜、１１…高抵抗負荷素子、１２…
電源電圧Ｖ_DDの供給配線、１３…第３の層間絶縁層、１
４…金属プラグ、１５…第１の金属配線層、１６，１
８，２０…Ｐ−ＴＥＯＳ膜、１７…Ｏ₃ −ＴＥＯＳ膜
（平坦化膜）、１９…ＳＯＧ膜、２１…第２の金属配線
層、２２…オーバーコート、２３…ＰＩＸ膜。

Claims (8)

【特許請求の範囲】
1. 【請求項１】半導体基板上に少なくとも絶縁膜を介して
   積層され、導入不純物量に応じて抵抗値が設定された半
   導体材料からなる抵抗化層と、 当該抵抗化層の上層側に積層された水分を含む平坦化膜
   とを有する半導体装置であって、 前記抵抗化層は、その上層側に前記平坦化膜を積層する
   ことにより変動した後の抵抗値が所望の値となるよう
   に、所定量の不純物が導入されている半導体装置。
2. 【請求項２】前記抵抗化層に導入されている不純物は、
   その導電型がｎ型であり、 当該ｎ型の導入不純物の量は、前記平坦化膜がないとき
   に前記所望の抵抗値となる不純物量より少ない請求項１
   に記載の半導体装置。
3. 【請求項３】前記抵抗化層に導入されている不純物は、
   その導電型がｐ型であり、 当該ｐ型の導入不純物の量は、前記平坦化膜がないとき
   に前記所望の抵抗値となる不純物量より多い請求項１に
   記載の半導体装置。
4. 【請求項４】前記平坦化膜は、ＴＥＯＳのオゾンによる
   酸化を利用した化学的気相成長法により堆積されたシリ
   コン酸化膜からなる請求項１に記載の半導体装置。
5. 【請求項５】前記平坦化膜は、回転塗布法により形成さ
   れた酸化シリコンの塗布膜からなる請求項１に記載の半
   導体装置。
6. 【請求項６】前記半導体装置は、高抵抗化ポリシリコン
   からなる高抵抗負荷素子を前記抵抗化層としてメモリセ
   ル内に具備するＳＲＡＭ装置である請求項１に記載の半
   導体装置。
7. 【請求項７】半導体基板上に少なくとも絶縁膜を介して
   積層され、導入不純物量に応じて抵抗値が設定された半
   導体材料からなる抵抗化層と、 当該抵抗化層の上層側に積層された水分を含む平坦化膜
   とを有する半導体装置であって、 前記抵抗化層は、その上層側に前記平坦化膜を積層する
   ことにより変動した後の抵抗値が所望の値となるよう
   に、パターン形状と厚さの少なくとも何れかが決められ
   ている半導体装置。
8. 【請求項８】半導体基板上に少なくとも絶縁膜を介して
   半導体膜を成膜し、 当該半導体膜の成膜途中または成膜後に所定量の不純物
   を半導体膜中に導入することにより抵抗化した後、 抵抗化後の半導体膜を所定形状にパターンニングして抵
   抗化層を形成し、 その後、当該抵抗化層の上層側に水分を含む平坦化膜を
   積層する半導体装置の製造方法であって、 前記平坦化膜の有無により生じる前記抵抗化層の抵抗値
   変動量を予め見積もっておき、 前記不純物導入の際、見積もった前記抵抗値変動量を相
   殺する量の不純物を前記半導体膜に導入することによっ
   て、前記抵抗化層について前記平坦化膜の積層後に所望
   の抵抗値を得る半導体装置の製造方法。