JPH10334681A - Semiconductor memory apparatus and nonvolatile semiconductor memory apparatus and data read method thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent generation of noises between data lines via a parasitic capacity at the data lines, thereby eliminating wrong read, by changing a switching element set between a sense amplifier and the data line from an on state to an off state after transmitting a potential of the data line to the sense amplifier, and supplying an operation voltage to the sense amplifier. SOLUTION: At the data write time, a negative voltage, e.g. approximately -10V is impressed to a word line to which a memory cell to be selected is connected, and at the same time, a data line DL corresponding to the memory cell to be selected is turned to a potential, e.g. approximately 4 V. Furthermore, a selection switch MOSFETQs1 on a local drain line LDL connected to the selection memory cell is turned on. Approximately 4 V is consequently impressed to a drain. At this time, a selection switch MOSFETQs2 on a local source line LSL is kept off.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体記憶装置
におけるデータ読出し方式に適用して特に有効な技術に
関し、例えば、複数の不揮発性メモリセルに記憶された
記憶情報を電気的に一括して消去可能な不揮発性記憶装
置（以下、単にフラッシュメモリという）に利用して有
効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique particularly effective when applied to a data reading method in a semiconductor memory device, for example, electrically erasing stored information stored in a plurality of nonvolatile memory cells collectively. The present invention relates to a technology that is effective when used in a possible nonvolatile storage device (hereinafter, simply referred to as a flash memory).

【０００２】[0002]

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）などの高集積化された半導体メモリに
おいては、センスアンプの起動に起因する電源ノイズの
発生を防止する技術として、センスアンプの電流源を並
列接続され、かつ、それぞれ異なるチャネル長の一対の
ＭＯＳＦＥＴで構成する技術が採用されている。センス
アンプ駆動時、上記一対のＭＯＳＦＥＴの内の一方のＭ
ＯＳＦＥＴ（チャネル長の短いＭＯＳＦＥＴ）がまず導
通状態とされ、その後、他方のＭＯＳＦＥＴ（チャネル
長の長いＭＯＳＦＥＴ）が導通状態にされる。それによ
って、センスアンプの起動時に発生する電源変動および
その電源変動に起因して発生するノイズが効果的に低減
され、ＤＲＡＭの誤読み出しが低減される。上記技術に
ついて開示した文献としては、例えば特許公開公報昭和
６２年第２７５３８５号がある。2. Description of the Related Art In a highly integrated semiconductor memory such as a dynamic random access memory (DRAM), as a technique for preventing generation of power supply noise due to activation of a sense amplifier, a current source of the sense amplifier is used. A technique is employed in which a pair of MOSFETs are connected in parallel and have different channel lengths. At the time of driving the sense amplifier, one of the pair of MOSFETs M
The OSFET (a MOSFET with a short channel length) is turned on first, and then the other MOSFET (a MOSFET with a long channel length) is turned on. As a result, power supply fluctuations occurring when the sense amplifier is activated and noise generated due to the power supply fluctuations are effectively reduced, and erroneous reading of the DRAM is reduced. As a document disclosing the above technology, there is, for example, Japanese Patent Publication No. 275385/1987.

【０００３】ＤＲＡＭにおいては、当初、ノイズ耐性の
低いオープンビット線方式が採用されていたが、ノイズ
耐性に優れる折り返しビット線（folded bit line）方
式がそれにかわって採用されるようになった。この折り
返しビット線（folded bit line）方式のＤＲＡＭのメ
モリアレイ内でノイズが発生した場合、１つのＣＭＯＳ
ラッチ型差動センスアンプに接続される一対のビット線
には、ビット線間の寄生容量を介して同相のノイズが伝
達される。上記差動センスアンプは一対のビット線上の
同相ノイズ成分に対して不感となるので、選択されたメ
モリセル内に記憶された情報に応答して変化するビット
線の電位変化は、一対のビット線上に同相ノイズ成分が
存在したとしても、上記差動センスアンプによって正確
に検出される。[0003] In the DRAM, an open bit line system with low noise immunity was initially adopted, but a folded bit line system with excellent noise immunity has been adopted instead. When noise occurs in the memory array of the folded bit line type DRAM, one CMOS
In-phase noise is transmitted to a pair of bit lines connected to the latch type differential sense amplifier via a parasitic capacitance between the bit lines. Since the differential sense amplifier is insensitive to the common-mode noise component on the pair of bit lines, the potential change of the bit line that changes in response to the information stored in the selected memory cell is generated on the pair of bit lines. Even if a common-mode noise component is present, the differential sense amplifier accurately detects the same.

【０００４】オープンビット線方式の半導体メモリにお
けるノイズによるデータの誤読み出しを防止する技術と
して、ビット線シールド方式が知られいる。ビット線シ
ールド方式においては、隣接するデータ線間の寄生容量
を介したノイズの伝達によるデータの誤読出しを防止す
るため、データ読み出し時、データ線が１本おきに交互
に選択されるようにし、非選択のデータ線は接地電位又
は参照電位等に固定する。それによって、接地電位又は
参照電位などに設定された非選択データ線はシールド線
として機能し、データの誤読出しが防止される。As a technique for preventing erroneous reading of data due to noise in an open bit line type semiconductor memory, a bit line shield method is known. In the bit line shield method, in order to prevent erroneous reading of data due to transmission of noise through parasitic capacitance between adjacent data lines, every other data line is selected alternately during data reading, Unselected data lines are fixed to the ground potential or reference potential or the like. Thereby, the non-selected data line set to the ground potential or the reference potential functions as a shield line, thereby preventing erroneous reading of data.

【０００５】一方、近年、不揮発性メモリの一つとし
て、一括消去型の電気的に消去及び書き込み可能な不揮
発性読み出し専用メモリ（フラッシュＥＥＰＲＯＭ又は
フラッシュメモリとも言う）が、携帯パーソナルコンピ
ュータ向け、携帯電話向け、ディジタルスチルカメラ向
けあるいはフラッシュメモリカード向けの記憶媒体とし
て注目され、フラッシュメモリの製品化及び多値化技術
の研究・開発が行われている。On the other hand, in recent years, as one of nonvolatile memories, a batch erasing type electrically erasable and writable nonvolatile read only memory (also referred to as flash EEPROM or flash memory) has been developed for portable personal computers and portable telephones. As a storage medium for digital still cameras or flash memory cards, research and development of flash memory products and multi-valued technology are being carried out.

【０００６】フラッシュメモリにおいても、オープンビ
ット線方式と折り返しビット線方式とが考えられてい
る。オープンビット線方式あるいは折り返しビット線方
式のフラッシュメモリは、例えば、特許公開公報平成７
年第１５３２８６号、特許公開公報平成７年第５７４８
２号及び特許公開公報平成９年第３５４８６号などに示
されている。[0006] Regarding flash memories, an open bit line system and a folded bit line system have been considered. An open bit line type or a folded bit line type flash memory is disclosed in, for example,
No. 153286, Japanese Patent Publication No. 1995 No. 5748
No. 2 and Japanese Patent Publication No. 1997-48635.

【０００７】一方、オープンビット線方式かつビット線
シールド方式を採用したフラッシュメモリとして、日立
製作所から出願された特許公開公報平成７年第４５０８
７号（対応米国特許公報５，４７３，５７０号）があ
る。On the other hand, as a flash memory adopting the open bit line system and the bit line shield system, a patent publication No. 4508/1995 filed by Hitachi, Ltd.
No. 7 (corresponding US Pat. No. 5,473,570).

【０００８】[0008]

【発明が解決しようとする課題】本発明者らは、オープ
ンビット線方式であり、その読み出し方式がビットシー
ルド方式の一括消去型不揮発性記憶装置（フラッシュメ
モリ）について、読み出し時に発生するノイズについて
詳細に検討を行なった。SUMMARY OF THE INVENTION The present inventors have described in detail the noise generated at the time of reading in a batch erasing nonvolatile memory device (flash memory) of an open bit line system and a reading system of a bit shield system. Was examined.

【０００９】すなわち、コントロールゲートおよびフロ
ーティングゲートを有する不揮発性記憶素子をメモリセ
ルに使用したフラッシュメモリにおいて、メモリアレイ
は、例えば、図２４に示すように、複数の不揮発性記憶
素子ＭＣ１，ＭＣ２，‥‥‥ＭＣｎを並列形態に接続し
た複数のメモリセル列ＭＣＣ１−ＭＣＣｎと、各メモリ
セル列ＭＣＣ１−ＭＣＣｎのメモリセルのドレインに結
合された複数のローカルドレイン線ＬＤＬ１−ＬＤＬｎ
と、各メモリセル列ＭＣＣ１−ＭＣＣｎに対応してそれ
ぞれ設けられた複数のメインデータ線ＤＬ１−ＤＬｎ
と、各メモリセル列ＭＣＣ１−ＭＣＣｎのメモリセルの
ドレインに結合された複数のローカルソース線ＬＳＬ１
−ＬＳＬｎと、メインデータ線ＤＬ１−ＤＬｎとローカ
ルドレイン線ＬＤＬ１−ＬＤＬｎとをそれぞれ選択的に
結合する複数の選択ＭＯＳＦＥＴＱs1複数のローカルソ
ース線ＬＳＬ１−ＬＳＬｎと共通ソース線ＣＳＬとを選
択的に結合する複数の選択ＭＯＳＦＥＴ Ｑs2を含む。
この構成のメモリアレイにおいては、発明者らは、共通
ソース線ＣＳＬはその配線抵抗を減らすためメタル層で
形成することを考えた。That is, in a flash memory in which a nonvolatile memory element having a control gate and a floating gate is used for a memory cell, a memory array includes a plurality of nonvolatile memory elements MC1, MC2,. A plurality of memory cell columns MCC1-MCCn in which MCn is connected in parallel, and a plurality of local drain lines LDL1-LDLn coupled to the drains of the memory cells of each memory cell column MCC1-MCCn
And a plurality of main data lines DL1-DLn provided corresponding to the respective memory cell columns MCC1-MCCn.
And a plurality of local source lines LSL1 coupled to the drains of the memory cells of each memory cell column MCC1-MCCn.
LSLn, a plurality of selection MOSFETs Qs1 for selectively coupling main data lines DL1-DLn and local drain lines LDL1-LDLn, respectively, and a plurality of selective MOSFETs for selectively coupling a plurality of local source lines LSL1-LSLn and a common source line CSL. Including the selection MOSFET Qs2.
In the memory array having this configuration, the inventors have considered that the common source line CSL is formed of a metal layer in order to reduce the wiring resistance.

【００１０】その場合、共通ソース線ＣＳＬはデータ線
ＤＬ１−ＤＬｎと交差することとなるため、共通ソース
線ＣＳＬをアルミニウム層等からなる１層目のメタル層
で形成し、またデータ線ＤＬ１−ＤＬｎを２層目のメタ
ル層で形成するのがよい。さらに、メモリアレイ内には
上記選択ＭＯＳＦＥＴＱｓ１，Ｑｓ２をオン、オフさせ
る制御信号を供給する制御信号線ＳＤ１，ＳＳ１が配設
されるので、制御信号線ＳＤ１，ＳＳ１は上記データ線
ＤＬ１−ＤＬｎと直交する方向に配設されるため、制御
信号線ＳＤ１，ＳＳ１は３層目のメタル層で形成される
こととなる。In this case, the common source line CSL intersects with the data lines DL1-DLn. Therefore, the common source line CSL is formed of a first metal layer made of an aluminum layer or the like, and the data lines DL1-DLn Is preferably formed by a second metal layer. Further, since control signal lines SD1 and SS1 for supplying control signals for turning on and off the selection MOSFETs Qs1 and Qs2 are provided in the memory array, the control signal lines SD1 and SS1 are orthogonal to the data lines DL1 to DLn. Therefore, the control signal lines SD1 and SS1 are formed of the third metal layer.

【００１１】図２５は、上記構成のデバイス断面図に関
する概念図を示す。同図において、Ｍ１は１層目のメタ
ル層からなる共通ソース線ＣＳＬを示し、Ｍ２は２層目
のメタル層からなるデータ線ＤＬ１−ＤＬ３を示し、Ｍ
３は３層目のメタル層からなる制御信号線としてＳＤ１
（ＳＳ１）を示す。各メタル層Ｍ１，Ｍ２，Ｍ３間は絶
縁膜によって絶縁されている。なお、同図において、絶
縁膜は、図面の簡素化するために、描かれていない。ま
た、実際にはさらに多くの制御信号線がメモリセルを含
むメモリマット上に３層目のメタル層で形成されている
が、図面の簡単化のために、それらにつては、省略され
ている。FIG. 25 is a conceptual diagram related to a device sectional view of the above configuration. In the figure, M1 indicates a common source line CSL formed of a first metal layer, M2 indicates data lines DL1 to DL3 formed of a second metal layer, and M1
Reference numeral 3 denotes a control signal line SD1 formed of a third metal layer.
(SS1) is shown. Each metal layer M1, M2, M3 is insulated by an insulating film. Note that, in the same drawing, the insulating film is not drawn in order to simplify the drawing. Further, actually, more control signal lines are formed of a third metal layer on a memory mat including memory cells, but are omitted for simplification of the drawing. .

【００１２】このように、２層目のメタル層Ｍ２からな
るデータ線ＤＬ１−ＤＬ３の上下には、１層目のメタル
層Ｍ１からなる共通ソース線ＣＳＬや３層目のメタル層
Ｍ３からなる制御信号線ＳＤ１（ＳＳ１）が配設されて
いると、データ線（ＤＬ１，ＤＬ３）を選択して非選択
データ線（ＤＬ２）を接地電位等に固定させることでシ
ールド線として機能させる読出し方式（ビット線シール
ド方式）を採用しても、選択データ線（ＤＬ１，ＤＬ
３）と１層目および３層目のメタル層Ｍ１，Ｍ３との間
の寄生容量Ｃ１，Ｃ２やＣ３，Ｃ４を介してデータ
“１”のデータ線の変化がデータ“０”のデータ線にノ
イズとして伝わって誤読出しが発生するおそれがあるこ
とが、本発明者らによって明らかとなった。As described above, the common source line CSL composed of the first metal layer M1 and the control composed of the third metal layer M3 are located above and below the data lines DL1-DL3 composed of the second metal layer M2. When the signal line SD1 (SS1) is provided, a read method (bit) in which the data lines (DL1 and DL3) are selected and the unselected data lines (DL2) are fixed to a ground potential or the like to function as a shield line. Line shield method), the selected data lines (DL1, DL
3) and the change of the data line of data “1” is changed to the data line of data “0” via the parasitic capacitances C1, C2 and C3, C4 between the first and third metal layers M1, M3. The present inventors have clarified that there is a possibility that erroneous reading may occur due to transmission as noise.

【００１３】図２６は、ノイズの伝達される様子を示し
ている。すなわち、データ“１”へのデータ線ＤＬ３の
電位変化によって、データ“０”の読み出されるべきデ
ータ線ＤＬ１へノイズが伝達される。同図において、波
形ａは、データ“１”の読み出されるべきデータ線ＤＬ
３の電位変化を示し、波形ｂはデータ“０”の読み出さ
れるべきデータ線ＤＬ１の電位変化を示す。波形ａにお
いて、最初のステップａ１はプリチャージレベルへの変
化であり、次のステップａ２は差動センスアンプＳＡが
駆動されその増幅動作により生じたＶｃｃレベルへの変
化である。このデータ線ＤＬ３のＶｃｃレベルへの変化
によってデータ線ＤＬ１の波形ｂに、図２５で示すよう
な経路を介して、ノイズｎ１が発生する。なお、データ
線ＤＬ１，ＤＬ１’、ＤＬ３，ＤＬ３’が読み出しのた
めに選択される場合、前述のようにビット線シールド方
式を採用するので、データ線ＤＬ２，ＤＬ２’、ＤＬ
４，ＤＬ４’は、特に制限されないが、接地電位のよう
な固定電位にされる。FIG. 26 shows how noise is transmitted. That is, a change in the potential of the data line DL3 to data "1" causes noise to be transmitted to the data line DL1 from which data "0" is to be read. In the figure, a waveform a is a data line DL from which data “1” is to be read.
3 shows a potential change, and a waveform b shows a potential change of the data line DL1 from which data “0” is to be read. In the waveform a, the first step a1 is a change to the precharge level, and the next step a2 is a change to the Vcc level caused by driving the differential sense amplifier SA and amplifying the same. Due to the change of the data line DL3 to the Vcc level, noise n1 is generated in the waveform b of the data line DL1 via a path as shown in FIG. When the data lines DL1, DL1 ', DL3, DL3' are selected for reading, since the bit line shield method is employed as described above, the data lines DL2, DL2 ', DL3
4, DL4 'is not particularly limited, but is set to a fixed potential such as a ground potential.

【００１４】差動センス方式のメモリにおいては、選択
側のデータ線（ＤＬ１，ＤＬ３）は、例えば、１Ｖのよ
うな電位にプリチャージされ、非選択側のデータ線ＤＬ
１‘、ＤＬ３’（センスアンプを挟んで反対側のデータ
線）は、例えば、０．５Ｖのような電位にハーフプリチ
ャージされる。そのため、上記ノイズｎ１が非選択側の
データ線ＤＬ１‘の電位（０．５Ｖ）を超えるようなこ
とがあると、読出しデータが記憶データと逆になるおそ
れがある。なお、波形ｂにおいて、データ線の電位が上
昇した後に降下しているのは、選択されたメモリセルが
ワード線の選択レベルによりオンされて、データ線のプ
リチャージ電位が選択されたメモリセルによってディス
チャージされるためである。In the memory of the differential sense system, the data lines (DL1 and DL3) on the selected side are precharged to a potential such as 1 V, for example, and the data lines DL on the non-selected side.
1 'and DL3' (data lines on the opposite side of the sense amplifier) are half-precharged to a potential such as 0.5 V, for example. Therefore, if the noise n1 exceeds the potential (0.5 V) of the non-selected data line DL1 ', the read data may be reversed from the stored data. In the waveform b, the fact that the potential of the data line rises and then falls is that the selected memory cell is turned on by the selected level of the word line and the precharge potential of the data line is reduced by the selected memory cell. This is because it is discharged.

【００１５】さらに、図２６に符号ｃで示すのは非選択
側のデータ線ＤＬ１’の波形であり、選択側のデータ線
上にデータ“０”が読み出されると、センスアンプの起
動により増幅され、Ｖｃｃレベルに変化される。これに
よって、上記と同一メカニズムに従って非選択データ線
ＤＬ３’にノイズｎ２が発生する。このノイズｎ２が選
択データ線ＤＬ３の電位（プリチャージレベル）よりも
高くなった場合にもデータの誤読出し、つまり、データ
“１”が読み出されるべきところがデータ“０”が読み
出されてしまうおそれがある。In FIG. 26, the symbol c indicates the waveform of the non-selected data line DL1 '. When data "0" is read on the selected data line, the waveform is amplified by the activation of the sense amplifier, and It is changed to the Vcc level. As a result, noise n2 is generated on the non-selected data line DL3 'according to the same mechanism as described above. Even when the noise n2 becomes higher than the potential (precharge level) of the selected data line DL3, erroneous reading of data, that is, data "0" may be read where data "1" should be read. There is.

【００１６】この発明の目的は、データ線に寄生する寄
生容量を介してのデータ線間ノイズの発生を防止して誤
読出しをなくすことが可能な半導体記憶装置を提供する
ことにある。An object of the present invention is to provide a semiconductor memory device capable of preventing occurrence of noise between data lines via a parasitic capacitance parasitic on a data line and eliminating erroneous reading.

【００１７】この発明の他の目的は、データの誤読み出
しを低減可能な一括消去型の不揮発性半導体記憶装置を
提供することにある。Another object of the present invention is to provide a non-volatile semiconductor memory device of a batch erasing type capable of reducing erroneous reading of data.

【００１８】この発明のさらに他の目的は、データの誤
読出しを低減可能なオープンビット線方式かつビット線
シールド方式の一括消去型不揮発性半導体記憶装置を提
供することにある。Still another object of the present invention is to provide a batch erasing nonvolatile semiconductor memory device of an open bit line system and a bit line shield system capable of reducing erroneous reading of data.

【００１９】本発明のさらに他の目的は、ノイズの発生
を低減することが可能な半導体記憶装置又は不揮発性半
導体記憶装置のデータ読出し方法を提供することにあ
る。Still another object of the present invention is to provide a method of reading data from a semiconductor memory device or a nonvolatile semiconductor memory device which can reduce the occurrence of noise.

【００２０】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００２１】[0021]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。The following is a brief description of an outline of typical inventions disclosed in the present application.

【００２２】すなわち、本発明の第１実施態様におい
て、データ線の電位を増幅する差動型増幅回路からなる
センスアンプとデータ線との間に設けられたスイッチ素
子（Ｑｔ１，Ｑｔ１’）は、データ線の電位をセンスア
ンプに伝達した後、オン状態からオフ状態にその動作状
態を変更される。その後、センスアンプにその動作電圧
が供給され、センスアンプの増幅動作が開始されるよう
にしたものである。言い換えるならば、上記スイッチ素
子は、データ線のレベルをセンスアンプに伝達するため
に、一時的にオン状態にされる。That is, in the first embodiment of the present invention, the switch elements (Qt1, Qt1 ') provided between the data line and the sense amplifier composed of a differential amplifier circuit for amplifying the potential of the data line include: After transmitting the potential of the data line to the sense amplifier, the operation state is changed from the ON state to the OFF state. Thereafter, the operation voltage is supplied to the sense amplifier, and the amplification operation of the sense amplifier is started. In other words, the switch element is temporarily turned on to transmit the level of the data line to the sense amplifier.

【００２３】これによって、データ線の電位はセンスア
ンプの増幅動作によって電源電位のようなレベルまで急
激に上昇されないようになる。読み出しのために選択さ
れたデータ線の電位は、選択されたメモリセルのしきい
値が選択ワード線のレベルより低い場合であっても、プ
リチャージレベルの様な電位を維持する。すなわち、ノ
イズ源とされるデータ線電位の急激な変化自体が抑制さ
れるので、データ線に寄生する寄生容量（Ｃ１〜Ｃ４）
を介して他のデータ線（隣接したデータ線のとなりのデ
ータ線）へのノイズをなくすことができ、データの誤読
出しを防止することができる。As a result, the potential of the data line is prevented from rapidly rising to a level like the power supply potential due to the amplification operation of the sense amplifier. The potential of the data line selected for reading maintains a potential such as the precharge level even when the threshold value of the selected memory cell is lower than the level of the selected word line. That is, since a sudden change in the potential of the data line serving as a noise source is suppressed, the parasitic capacitance (C1 to C4) parasitic on the data line is suppressed.
, Noise to other data lines (data lines next to adjacent data lines) can be eliminated, and erroneous reading of data can be prevented.

【００２４】また、本発明の第２実施態様においては、
センスアンプに供給される電源電圧ないし動作電流を制
御する事によって、センスアンプの増幅動作が制限され
る。そのため、データ線の電位変化速度が制限され、そ
の電位変化の速度は遅くされる。電位変化の速度が遅く
されることにより、ノイズ成分となる高周波成分が抑制
され、データの誤読み出しが防止される。In a second embodiment of the present invention,
By controlling the power supply voltage or operating current supplied to the sense amplifier, the amplification operation of the sense amplifier is limited. Therefore, the speed of the potential change of the data line is limited, and the speed of the potential change is reduced. By reducing the speed of the potential change, high-frequency components serving as noise components are suppressed, and erroneous data reading is prevented.

【００２５】上記第２実施態様のおける第１の具体例
は、次のようにされる。すなわち、データ線の電位を増
幅するセンスアンプに対して電源電圧を選択的に供給す
るために設けられたセンスアンプ電源供給回路は、その
動作電圧を下げられる。それによって、センスアンプの
動作電圧が低減させるので、センスアンプによるデータ
線の電位変化が遅くされる。これによって、データ線に
寄生する寄生容量（Ｃ１〜Ｃ４）を介して他のデータ線
（隣接したデータ線のとなりのデータ線）へ伝達される
ノイズは小さくされるので、データの誤読出しを防止す
ることができる。A first specific example of the second embodiment is as follows. That is, the operating voltage of the sense amplifier power supply circuit provided for selectively supplying the power supply voltage to the sense amplifier that amplifies the potential of the data line can be reduced. Thus, the operating voltage of the sense amplifier is reduced, so that the potential change of the data line by the sense amplifier is delayed. This reduces noise transmitted to other data lines (data lines next to adjacent data lines) via parasitic capacitances (C1 to C4) parasitic on the data lines, thereby preventing erroneous data reading. can do.

【００２６】上記第２実施態様のおける第２の具体例
は、次のようにされる。すなわち、データ線の電位を増
幅するセンスアンプに対して電源電圧を供給するセンス
アンプ電源供給回路は、複数の出力トランジスタ（Ｑｖ
１，Ｑｖ２）を有する。これらの出力トランジスタは、
時間をずらして起動されるように制御されることで、セ
ンスアンプの動作電流が段階的に増大させるようにされ
る。上記複数の出力トランジスタが、例えば、一対の絶
縁ゲート型電界効果トランジスタで構成される場合、一
方の絶縁ゲート型電界効果トランジスタのゲート幅は、
他方の絶縁ゲート型電界効果トランジスタのそれより大
きくされる。そして、ゲート幅の狭い絶縁ゲート型電界
効果トランジスタがオン状態にされた後、ゲート幅の広
い絶縁ゲート型電界効果トランジスタがオン状態にされ
るようにするのがよい。なお、上記実施例においては、
選択されたメモリセルのしきい値が選択ワード線の電位
より高い場合、選択メモリマット側の選択データ線の電
位が１Ｖの様な低いプリチャージレベルから５Ｖの様な
電源電位へ変化し、非選択メモリマット側の選択データ
線の電位は０．５Ｖのような低いプリチャージ電位から
０Ｖの様な接地電位へ変化する。従って、選択メモリマ
ット側の選択データ線の電位変化値は、非選択メモリマ
ット側の選択データ線のそれより大きいので、電源電圧
Ｖｃｃをセンスアンプへ選択的に供給する電源供給回路
の出力トランジスタを複数個設けるのがよい。A second specific example in the second embodiment is as follows. That is, the sense amplifier power supply circuit that supplies the power supply voltage to the sense amplifier that amplifies the potential of the data line includes a plurality of output transistors (Qv
1, Qv2). These output transistors are
By being controlled so as to be activated with a time delay, the operating current of the sense amplifier is increased stepwise. When the plurality of output transistors are configured by, for example, a pair of insulated gate field effect transistors, the gate width of one insulated gate field effect transistor is:
It is made larger than that of the other insulated gate field effect transistor. Then, after the insulated gate field effect transistor having a small gate width is turned on, the insulated gate field effect transistor having a wide gate width is preferably turned on. In the above embodiment,
When the threshold value of the selected memory cell is higher than the potential of the selected word line, the potential of the selected data line on the selected memory mat changes from a low precharge level such as 1 V to a power supply potential such as 5 V, The potential of the selected data line on the selected memory mat side changes from a low precharge potential such as 0.5V to a ground potential such as 0V. Therefore, since the potential change value of the selected data line on the selected memory mat side is larger than that of the selected data line on the non-selected memory mat side, the output transistor of the power supply circuit for selectively supplying the power supply voltage Vcc to the sense amplifiers It is better to provide a plurality.

【００２７】また、上記第２の実施態様のそれぞれは、
上記第１の実施態様と組み合わせて実施することも可能
である。Each of the above-mentioned second embodiments has the following features.
It is also possible to carry out in combination with the first embodiment.

【００２８】なお、本発明は、データ線を構成する導電
層とワード線を構成する導電層との間に他の導電層から
なる配線がデータ線と交差するように配設された構成の
メモリアレイを有する半導体記憶装置に適用すると特に
有効である。さらに、本発明は、ビット線シールド方式
を採用するフラッシュメモリのような不揮発性半導体記
憶装置に適用すると特に有効である。The present invention relates to a memory having a structure in which a wiring made of another conductive layer is disposed between a conductive layer forming a data line and a conductive layer forming a word line so as to intersect with a data line. It is particularly effective when applied to a semiconductor memory device having an array. Further, the present invention is particularly effective when applied to a nonvolatile semiconductor memory device such as a flash memory employing a bit line shield system.

【００２９】また、本発明は、例えば、１つのメモリセ
ルに２ビットのデータを記憶するような多値型フラッシ
ュメモリに適用するとさらに有効である。すなわち、多
値フラッシュメモリにおいては、“００”、“０１”、
“１０”及び“１１”からなる４つのデータの内の１つ
のデータを１つのメモリセルに記憶させるため、各デー
タの書き込みしきい値が細かく制御される。そのため、
上記多値型フラッシュメモリは、”０”ないし”１”の
ような１ビットのデータを１つのメモリセルに記憶させ
るフラッシュメモリと比較して、各データを記憶するた
めに設定されたしきい値の差は狭いので、各メモリセル
に記憶されたデータの読み出し時においてノイズに対し
て敏感である。したがって、このような多値フラッシュ
メモリに、第１実施態様、第２実施態様ないし第１及び
第２実施態様を組み合わせた発明を適用するのがよい。The present invention is more effective when applied to, for example, a multi-level flash memory in which two bits of data are stored in one memory cell. That is, in the multi-level flash memory, “00”, “01”,
Since one of the four data consisting of "10" and "11" is stored in one memory cell, the writing threshold of each data is finely controlled. for that reason,
The multi-level flash memory is compared with a flash memory that stores 1-bit data such as “0” to “1” in one memory cell, and a threshold value set for storing each data. Is narrow, so that it is sensitive to noise when reading data stored in each memory cell. Therefore, it is preferable to apply the invention combining the first embodiment, the second embodiment or the first and second embodiments to such a multilevel flash memory.

【００３０】[0030]

【発明の実施の形態】まず始めに、１つメモリセルに２
値（１つのメモリセルに記憶されるデータは、”０”ま
たは”１”）を記憶可能な半導体記憶装置としての一括
消去型の電気的に書き込み及び消去が可能な不揮発性記
憶装置（以下、フラッシュＥＥＰＲＯＭ、フラッシュメ
モリともいう）に本発明を適用した実施例が図面を用い
て説明される。その後、本発明を１つのメモリセルに４
値（１つのメモリセルに記憶されるデータは、“０
０”、“０１”、“１０”、ないし“１１”の内の１
つ）を記憶可能なフラッシュメモリに適用した場合につ
いてその実施例が、図面を用いて説明される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First, two memory cells are stored in one memory cell.
A batch erasure type electrically writable and erasable non-volatile memory device (hereinafter, referred to as a semiconductor memory device capable of storing a value (data stored in one memory cell is “0” or “1”) An embodiment in which the present invention is applied to a flash EEPROM or a flash memory will be described with reference to the drawings. Then, the present invention is applied to one memory cell by four.
Value (data stored in one memory cell is "0
One of “0”, “01”, “10”, or “11”
An embodiment will be described with reference to the drawings when the present invention is applied to a flash memory capable of storing the information.

【００３１】図１は、フラッシュメモリのメモリアレイ
の回路図を示す。この実施例のメモリアレイは、図３に
示されるように２つのマット（ＭＡＴ（Ｕ），ＭＡＴ
（Ｄ））で構成されており、図１にはそのうち片方（Ｍ
ＡＴ（Ｕ））のメモリマットの具体例が示されている。FIG. 1 is a circuit diagram of a memory array of a flash memory. As shown in FIG. 3, the memory array of this embodiment has two mats (MAT (U) and MAT (U)).
(D)), and FIG. 1 shows one of them (M
A specific example of a memory mat of AT (U)) is shown.

【００３２】同図に示すように、メモリマットＭＡＴ
（Ｕ）は、列方向に配列され各々ソースおよびドレイン
が共通接続された並列形態のｎ個のメモリセル（フロー
ティングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎ
からなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）
および列方向（データ線ＤＬ方向）にそれぞれ複数個配
設されている。各メモリ列ＭＣＣは、ｎ個のメモリセル
ＭＣ１〜Ｍｎのドレインおよびソースがそれぞれ共通の
ローカルドレイン線ＬＤＬおよび共通のローカルソース
線ＬＳＬに接続され、ローカルドレイン線ＬＤＬは選択
スイッチＭＯＳＦＥＴ Ｑs1を介して対応するデータ線
ＤＬ（ＤＬ１１〜ＤＬｎ１）に接続可能にされた構成に
されている。また、ローカルソース線ＬＳＬは選択スイ
ッチＭＯＳＦＥＴ Ｑs2を介して接地点または負電圧に
接続可能にされた構成にされている。各メモリセルのコ
ントロールゲートは、対応するワード線ＷＬ（ＷＬ１１
−ＷＬ２ｎ）に接続される。As shown in FIG.
(U) shows n memory cells (MOSFETs having floating gates) MC <b> 1 to MCn arranged in a column direction and having a source and a drain connected in common, in parallel.
Memory column MCC composed of rows (in the word line WL direction)
And a plurality of columns are arranged in the column direction (the direction of the data line DL). In each memory column MCC, the drains and sources of the n memory cells MC1 to Mn are connected to a common local drain line LDL and a common local source line LSL, respectively, and the local drain line LDL is supported via a selection switch MOSFET Qs1. To be connected to the data lines DL (DL11 to DLn1). Further, the local source line LSL is configured to be connectable to a ground point or a negative voltage via the selection switch MOSFET Qs2. The control gate of each memory cell is connected to the corresponding word line WL (WL11
-WL2n).

【００３３】上記複数のメモリ列ＭＣＣのうちワード線
方向に配設されているものは半導体基板上の同一のＰ型
ウェル領域ＷＥＬＬ内に形成され、データ消去時にはそ
のウェル領域ＷＥＬＬに−４Ｖのような負電圧を与え、
ウェル領域を共通にするワード線に１２Ｖのような電圧
を印加することで、一括消去が可能にされている。な
お、データ消去時にはウェル領域ＷＥＬＬを共通にする
すべてのスイッチＭＯＳＦＥＴ Ｑs1，Ｑs2がオン状態
にされて、各メモリセルのソースおよびドレインに−４
Ｖの負電圧が印加されるように構成されている。Of the plurality of memory columns MCC, those arranged in the word line direction are formed in the same P-type well region WELL on the semiconductor substrate. When data is erased, the well region WELL has a voltage of -4V. A negative voltage,
Batch erasing is enabled by applying a voltage such as 12 V to word lines that share a well region. When data is erased, all the switch MOSFETs Qs1 and Qs2 sharing the well region WELL are turned on, and the source and drain of each memory cell are set to -4.
It is configured so that a negative voltage of V is applied.

【００３４】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線におよそ−１０Ｖのよう
な負電圧が印加されるとともに、選択されるメモリセル
に対応したデータ線ＤＬが約４Ｖのような電位にされか
つ選択メモリセルが接続されたローカルドレイン線ＬＤ
Ｌ上の選択スイッチＭＯＳＦＥＴ Ｑs1がオン状態にさ
れ、ドレインに約４Ｖの電圧が印加される。ただし、こ
のときローカルソース線ＬＳＬ上の選択スイッチＭＯＳ
ＦＥＴ Ｑs2はオフ状態とされている。また、データ読
出し時には、選択されるメモリセルが接続されたワード
線に、たとえば、３．３Ｖのような電圧が印加されると
ともに、選択されるメモリセルに対応したデータ線ＤＬ
が１Ｖのような電位にプリチャージされかつ選択メモリ
セルが接続されたローカルドレイン線ＬＤＬ上の選択ス
イッチＭＯＳＦＥＴ Ｑs1がオン状態にされる。そし
て、このときローカルソース線ＬＳＬ上の選択スイッチ
ＭＯＳＦＥＴ Ｑs2もオン状態とされ、接地電位が印加
される。On the other hand, at the time of data writing, a negative voltage such as about -10 V is applied to the word line connected to the selected memory cell, and the data line DL corresponding to the selected memory cell is set to about 4 V. Drain line LD having such a potential and connected to the selected memory cell.
The selection switch MOSFET Qs1 on L is turned on, and a voltage of about 4 V is applied to the drain. However, at this time, the selection switch MOS on the local source line LSL
The FET Qs2 is turned off. At the time of data reading, a voltage such as 3.3 V is applied to a word line connected to a selected memory cell, and a data line DL corresponding to the selected memory cell is applied.
Is precharged to a potential such as 1 V, and the selection switch MOSFET Qs1 on the local drain line LDL to which the selected memory cell is connected is turned on. At this time, the selection switch MOSFET Qs2 on the local source line LSL is also turned on, and the ground potential is applied.

【００３５】上記データ線ＤＬ１１−ＤＬｎ１の一端
（メモリアレイの中央側）には読出し時にデータ線のレ
ベルを検出し増幅するとともに書込み時に書込みデータ
に応じた電位を与える差動型増幅回路からなるセンスア
ンプ回路ＳＡ１〜ＳＡｎがそれぞれ接続されている。こ
の実施例のメモリアレイは２つのマットで構成されてい
るため、センスアンプ回路ＳＡの反対側すなわち図の下
側にも上記と同様のメモリマットＭＡＴ（Ｄ）が配置さ
れており、そのメモリアレイＭＡＴ（Ｄ）内の各データ
線ＤＬ１２−ＤＬｎ２が対応するセンスアンプ回路ＳＡ
１−ＳＡｎの他方の入出力端子に接続されている。At one end of each of the data lines DL11 to DLn1 (the center side of the memory array), a sense circuit comprising a differential amplifier circuit for detecting and amplifying the level of the data line at the time of reading and applying a potential corresponding to write data at the time of writing. The amplifier circuits SA1 to SAn are connected respectively. Since the memory array of this embodiment is composed of two mats, a memory mat MAT (D) similar to the above is arranged on the opposite side of the sense amplifier circuit SA, that is, on the lower side of the figure. Sense amplifier circuit SA corresponding to each data line DL12-DLn2 in MAT (D)
1-SAn is connected to the other input / output terminal.

【００３６】図２には、上記センスアンプ回路ＳＡとメ
モリマットＭＡＴ（Ｕ）の一部の具体的回路例を示す。
センスアンプ回路を挟んで対称であるため、一方のメモ
リマットＭＡＴ（Ｕ）内の１本のデータ線に関してのみ
図示される。便宜上、データ線に接続されているメモリ
列のうち１つのメモリ列ＭＣＣのみ示したが、実際には
複数のメモリ列ＭＣＣが接続されるものである。図示の
ごとく、センスアンプ回路ＳＡはＰチャネルＭＯＳＦＥ
ＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳイ
ンバータの入出力端子が交差結合されたフリップフロッ
プ回路ＦＦ１を備えている。そして、上記センスアンプ
回路ＳＡの一方の入出力端子Ｎａに一方のメモリマット
内のデータ線ＤＬａがデータ伝送ＭＯＳＦＥＴ Ｑt1を
介して接続されている。また、センスアンプ回路ＳＡの
他方の入出力端子Ｎｂには他方のメモリマット内のデー
タ線ＤＬｂがデータ伝送ＭＯＳＦＥＴ Ｑt1’を介して
接続されている。FIG. 2 shows a specific circuit example of the sense amplifier circuit SA and a part of the memory mat MAT (U).
Since it is symmetrical with respect to the sense amplifier circuit, only one data line in one memory mat MAT (U) is shown. Although only one memory column MCC among the memory columns connected to the data lines is shown for convenience, a plurality of memory columns MCC are actually connected. As shown, the sense amplifier circuit SA is a P-channel MOSFET.
There is provided a flip-flop circuit FF1 in which input / output terminals of two CMOS inverters composed of T and N-channel MOSFETs are cross-coupled. A data line DLa in one memory mat is connected to one input / output terminal Na of the sense amplifier circuit SA via a data transmission MOSFET Qt1. The data line DLb in the other memory mat is connected to the other input / output terminal Nb of the sense amplifier circuit SA via the data transmission MOSFET Qt1 '.

【００３７】さらに、上記センスアンプ回路ＳＡの入出
力端子Ｎａ，Ｎｂにはそれぞれディスチャージ用のＭＯ
ＳＦＥＴＱd1，Ｑd1’が接続され、データ線ＤＬａの他
端にもディスチャージ用ＭＯＳＦＥＴ Ｑd2が接続され
ている。また、各データ線ＤＬにはプリチャージ用のＭ
ＯＳＦＥＴ Ｑp1，Ｑp2が接続され、このうちＱp1はＭ
ＯＳＦＥＴ Ｑc1を介して電源電圧ＶccまたはＶssが供
給される端子に接続されている。なお、このセンスアン
プ回路ＳＡの入出力端子Ｎａ，Ｎｂには図示しないコモ
ン入出力線を介して後述のデータ変換回路から書込みデ
ータが入力可能にされている。Further, input / output terminals Na and Nb of the sense amplifier circuit SA are respectively provided with discharge MOs.
The SFETs Qd1 and Qd1 'are connected, and the other end of the data line DLa is also connected to a discharging MOSFET Qd2. Each data line DL has a precharge M
OSFETs Qp1 and Qp2 are connected, of which Qp1 is M
It is connected to a terminal to which the power supply voltage Vcc or Vss is supplied via the OSFET Qc1. Note that write data can be input to the input / output terminals Na and Nb of the sense amplifier circuit SA from a data conversion circuit described later via a common input / output line (not shown).

【００３８】図３は、より具体的なメモリアレイ部分の
回路図を示すとともに、デバイスレイアウト的なイメー
ジをも表現している。ビット線シールド方式を説明する
ためのものであり、その具体的回路構成自体は、図２と
同等であるため細かな回路動作については省略される。
制御信号名において、ゼロ“０”の付けられたものと、
“１”の付けられたものとがあり、さらに、“Ｕ”の付
けられたものと、“Ｄ”の付けられたものとがある。FIG. 3 shows a more specific circuit diagram of a memory array portion, and also expresses an image of a device layout. This is for describing the bit line shield system, and the specific circuit configuration itself is the same as that of FIG. 2, so that detailed circuit operations are omitted.
In the control signal name, a signal with zero “0” added thereto,
Some are marked with “1”, and some are marked with “U” and some are marked “D”.

【００３９】メモリマットＭＡＴ（Ｕ）内の複数のメモ
リセルからデータを読み出す場合、“Ｕ”の付く制御信
号が所定のタイミングで選択的に活性化される。一方、
メモリマットＭＡＴ（Ｄ）内の複数のメモリセルからデ
ータを読み出す場合、“Ｄ”の付く制御信号が所定のタ
イミングで選択的に活性化される。When reading data from a plurality of memory cells in the memory mat MAT (U), a control signal with "U" is selectively activated at a predetermined timing. on the other hand,
When reading data from a plurality of memory cells in the memory mat MAT (D), a control signal with "D" is selectively activated at a predetermined timing.

【００４０】第１センスアンプ群（奇数番目のセンスア
ンプ）としてのセンスアンプＳＡｎ及びＳＡｎ＋２を用
いてデータを読み出す場合、“０”の付いた制御信号が
所定のタイミングで選択的に活性化される。メモリマッ
トＭＡＴ（Ｕ）内の複数のメモリセルからデータを読み
出すなら、“０Ｕ”の付く制御信号が用いられる。メモ
リマットＭＡＴ（Ｄ）内の複数のメモリセルからデータ
を読み出すなら、“０Ｄ”の付く制御信号が用いられ
る。センスアンプＳＡｎ及びＳＡｎ＋２を用いてデータ
を読み出すので、制御信号ＤＤＣ１Ｕ及びＤＤＣ１Ｄは
ハイレベルとされる。その結果、センスアンプＳＡ２ｎ
及びＳＡ２ｎ＋２に対応する各データ線は接地電位とさ
れて、ビット線シールドとしての機能が達成される。When data is read using the sense amplifiers SAn and SAn + 2 as the first sense amplifier group (odd-numbered sense amplifier), the control signal with "0" is selectively activated at a predetermined timing. . To read data from a plurality of memory cells in the memory mat MAT (U), a control signal with “0U” is used. To read data from a plurality of memory cells in the memory mat MAT (D), a control signal with "0D" is used. Since the data is read using the sense amplifiers SAn and SAn + 2, the control signals DDC1U and DDC1D are set to the high level. As a result, the sense amplifier SA2n
And the data lines corresponding to SA2n + 2 are set to the ground potential, and the function as the bit line shield is achieved.

【００４１】第２センスアンプ群（偶数番目のセンスア
ンプ）としてのセンスアンプＳＡ２ｎ及びＳＡ２ｎ＋２
を用いてデータを読み出す場合、“１”の付いた制御信
号が所定のタイミングで選択的に活性化される。メモリ
マットＭＡＴ（Ｕ）内の複数のメモリセルからデータを
読み出すなら、“１Ｕ”の付く制御信号が用いられる。
メモリマットＭＡＴ（Ｄ）内の複数のメモリセルからデ
ータを読み出すなら、“１Ｄ”の付く制御信号が用いら
れる。センスアンプＳＡ２ｎ及びＳＡ２ｎ＋２を用いて
データを読み出すので、制御信号ＤＤＣ０Ｕ及びＤＤＣ
０Ｄはハイレベルとされる。その結果、センスアンプＳ
Ａｎ及びＳＡｎ＋２に対応する各データ線は接地電位と
されて、ビット線シールドとしての機能が達成される。Sense amplifiers SA2n and SA2n + 2 as a second sense amplifier group (even-numbered sense amplifiers)
When the data is read by using, the control signal with “1” is selectively activated at a predetermined timing. To read data from a plurality of memory cells in the memory mat MAT (U), a control signal with “1U” is used.
To read data from a plurality of memory cells in the memory mat MAT (D), a control signal with “1D” is used. Since data is read using the sense amplifiers SA2n and SA2n + 2, the control signals DDC0U and DDC0
0D is at a high level. As a result, the sense amplifier S
Each data line corresponding to An and SAn + 2 is set to the ground potential, and a function as a bit line shield is achieved.

【００４２】センスアンプＳＡｎ及びＳＡｎ＋２を活性
化させるための制御信号ＳＬＮ０及びＳＬＰ０は、図５
又は図８に示されるセンスアンプ電源供給回路ＰＳＰと
同様な回路構成を有する図示されない第１センスアンプ
電源供給回路によって形成されると見なされる。センス
アンプＳＡ２ｎ及びＳＡ２ｎ＋２を活性化させるための
制御信号ＳＬＮ１及びＳＬＰ１は、図５または図８に示
されるセンスアンプ電源供給回路ＰＳＰと同様な回路構
成を有する図示されない第２センスアンプ電源供給回路
によって形成されると見なされる。Control signals SLN0 and SLP0 for activating sense amplifiers SAn and SAn + 2 are shown in FIG.
Alternatively, it is considered to be formed by a first sense amplifier power supply circuit (not shown) having a circuit configuration similar to that of the sense amplifier power supply circuit PSP shown in FIG. Control signals SLN1 and SLP1 for activating sense amplifiers SA2n and SA2n + 2 are formed by a second sense amplifier power supply circuit (not shown) having a circuit configuration similar to that of sense amplifier power supply circuit PSP shown in FIG. 5 or FIG. Be considered to be.

【００４３】第１データ線群とされる奇数番目のデータ
線が選択状態される場合、奇数番目のデータ線に設けら
れるショートＭＯＳＦＥＴとしてのトランジスタＱｓ
０、Ｑｓ０’の動作を制御するための制御信号ＤＤＣ０
Ｕ／Ｄが電源電圧Ｖｃｃのようなハイレベルから接地電
位Ｖｓｓ（ＧＮＤ）のようなローレベルにされる。偶数
番目のデータ線に設けられるショートＭＯＳＦＥＴとし
てのトランジスタＱｓ１、Ｑｓ１’の動作を制御するた
めの制御信号ＤＤＣ１Ｕ／Ｄは電源電圧Ｖｃｃのような
ハイレベルを維持する。それによって、偶数番目のデー
タ線が接地電位Ｖｓｓ（ＧＮＤ）のような電位とされ、
シールド線としての機能する。その後、図１に示される
ローカルドレイン線選択信号ＳｉＤＵによって各メモリ
セル列ＭＣＣのローカルドレイン線ＬＤＬが選択データ
線に結合され、選択されたメモリセルの読み出しデータ
が選択データ線に読み出される。制御信号ＴＲ０が選択
的にハイレベルとされて、トランスファＭＯＳＦＥＴＱ
ｔ０及びＱｔ０’が選択的にオン状態とされる。そし
て、センスアンプＳＡｎ及びＳＡｎ＋２の動作が制御信
号ＳＬＮ０及びＳＬＰ０によって制御され、奇数番目デ
ータ線に結合された選択メモリセルのデータがセンスア
ンプＳＡｎ及びＳＡｎ＋２読み出される。When an odd-numbered data line which is a first data line group is selected, a transistor Qs as a short MOSFET provided on the odd-numbered data line
0, a control signal DDC0 for controlling the operation of Qs0 '
U / D is changed from a high level such as power supply voltage Vcc to a low level such as ground potential Vss (GND). The control signal DDC1U / D for controlling the operation of the transistors Qs1 and Qs1 'as short MOSFETs provided on the even-numbered data lines maintains a high level such as the power supply voltage Vcc. As a result, the even-numbered data lines are set to a potential such as the ground potential Vss (GND),
Functions as a shield wire. Thereafter, the local drain line LDL of each memory cell column MCC is coupled to the selected data line by the local drain line selection signal SiDU shown in FIG. 1, and the read data of the selected memory cell is read to the selected data line. When the control signal TR0 is selectively set to the high level, the transfer MOSFET Q
t0 and Qt0 ′ are selectively turned on. Then, the operations of the sense amplifiers SAn and SAn + 2 are controlled by the control signals SLN0 and SLP0, and the data of the selected memory cell coupled to the odd-numbered data line is read out by the sense amplifiers SAn and SAn + 2.

【００４４】その後、制御信号ＤＤＣ０Ｕ／Ｄがハイレ
ベルにされて、奇数番目のデータ線に設けられるショー
トＭＯＳＦＥＴとしてのトランジスタＱｓ０、Ｑｓ０’
がオン状態にされる。一方、制御信号ＤＤＣ１Ｕ／Ｄは
ローレベルにされ、第２データ線群とされる偶数番目の
データ線に設けられるショートＭＯＳＦＥＴとしてのト
ランジスタＱｓ１、Ｑｓ１’がオフ状態にされる。それ
によって、奇数番目のデータ線が接地電位Ｖｓｓ（ＧＮ
Ｄ）のような電位とされ、シールド線としての機能す
る。そして、偶数データ線を用いたデータの読み出しが
行われる。図１に示されるローカルドレイン線選択信号
ＳｉＤＵによって各メモリセル列ＭＣＣのローカルドレ
イン線ＬＤＬが選択データ線に結合され、選択されたメ
モリセルの読み出しデータが選択データ線に読み出され
る。制御信号ＴＲ１が選択的にハイレベルとされて、ト
ランスファＭＯＳＦＥＴＱｔ１及びＱｔ１’が選択的に
オン状態とされる。制御信号ＴＲ１が選択的にハイレベ
ルとされているとき、第２センスアンプ供給回路の制御
信号ＳＬＰ１，ＳＬＮ１が活性化される。選択メモリセ
ルのデータがセンスアンプＳＡ２ｎ及びＳＡ２ｎ＋２に
読み出される。Thereafter, the control signal DDC0U / D is set to the high level, and the transistors Qs0 and Qs0 'as short MOSFETs provided on the odd-numbered data lines are provided.
Is turned on. On the other hand, the control signal DDC1U / D is set to low level, and the transistors Qs1 and Qs1 'as short MOSFETs provided on the even-numbered data lines forming the second data line group are turned off. Thereby, the odd-numbered data lines are connected to the ground potential Vss (GN
D), and functions as a shield line. Then, data reading using the even data lines is performed. The local drain line LDL of each memory cell column MCC is coupled to the selected data line by the local drain line selection signal SiDU shown in FIG. 1, and the read data of the selected memory cell is read to the selected data line. The control signal TR1 is selectively set to the high level, and the transfer MOSFETs Qt1 and Qt1 'are selectively turned on. When the control signal TR1 is selectively set to the high level, the control signals SLP1 and SLN1 of the second sense amplifier supply circuit are activated. The data of the selected memory cell is read to the sense amplifiers SA2n and SA2n + 2.

【００４５】図３において、各Ｙ−Ｇａｔｅは、図示さ
れないＹデコーダからの制御信号をそのゲートに受ける
複数のＭＯＳＦＥＴ ＹＭを含み、上記ＭＯＳＦＥＴ
ＹＭのソース−ドレイン経路は対応するデータ線と対応
する図示しない共通データ線に結合される。In FIG. 3, each Y-Gate includes a plurality of MOSFETs YM whose gates receive a control signal from a Y decoder (not shown).
The source-drain paths of YM are coupled to corresponding data lines and corresponding common data lines (not shown).

【００４６】なお、図３において、各データ線は、紙面
のＸ方向に、２層目の金属配線層たとえばアルミニウム
などによって形成される。一方、各制御信号を供給する
ための制御信号線は、Ｘ方向と直交するＹ方向に、３層
目の金属配線層たとえばアルミニウムなどによって形成
される。すなわち、各データ線は各制御信号線と直交す
る方向に設けられるので、各データ線と各制御信号線と
の間には、それぞれ寄生容量が存在するとみなされる。
言い換えるならば、データ線電位の急激な変化は、上記
寄生容量を介して伝搬する可能性がある。In FIG. 3, each data line is formed of a second metal wiring layer, such as aluminum, in the X direction on the paper. On the other hand, a control signal line for supplying each control signal is formed of a third metal wiring layer such as aluminum in the Y direction orthogonal to the X direction. That is, since each data line is provided in a direction orthogonal to each control signal line, it is considered that a parasitic capacitance exists between each data line and each control signal line.
In other words, a sudden change in the data line potential may propagate through the parasitic capacitance.

【００４７】図４（ａ），図４（ｂ），図４（ｃ）およ
び図５は、上記メモリアレイの周辺に設けられ、メモリ
アレイ内の各種スイッチＭＯＳＦＥＴ、プリチャージＭ
ＯＳＦＥＴ、ディスチャージＭＯＳＦＥＴ、伝送ＭＯＳ
ＦＥＴを制御する制御信号およびセンスアンプに対して
動作電圧を供給する周辺回路の実施例を示す。なお、図
４において、ＶＲ１／２はプリチャージ用電源で選択側
と非選択側とで切り換えることを意味しており、例えば
選択側はＶＲ１＝２Ｖ、非選択側はＶＲ２＝１．４Ｖの
ような電圧とされる。また、図５において、ＶＥＷ１，
ＶＥＷ２は昇圧電源で、例えばＶＥＷ１＝１２Ｖ、ＶＥ
Ｗ２＝７〜８Ｖのような電圧とされる。FIGS. 4 (a), 4 (b), 4 (c) and 5 show various switch MOSFETs and precharge M provided in the periphery of the memory array.
OSFET, discharge MOSFET, transmission MOS
7 shows an embodiment of a control signal for controlling an FET and a peripheral circuit for supplying an operating voltage to a sense amplifier. In FIG. 4, VR1 / 2 means a power source for precharging, and switches between a selected side and a non-selected side. For example, VR1 = 2V on the selected side and VR2 = 1.4V on the non-selected side. Voltage. In FIG. 5, VEW1,
VEW2 is a step-up power supply, for example, VEW1 = 12V, VE
W2 is set to a voltage such as 7 to 8V.

【００４８】図４（ａ），図４（ｂ）及び図４（ｃ）に
示すように、制御信号ＤＤＣＵ／Ｄ（ここでＵ／Ｄは、
２つのメモリマット内の対応する制御信号の両方を示す
符号で、以下の信号についても同様である），ＲＳＡＵ
／Ｄ，ＳｉＳＵ／Ｄを形成する回路は、それぞれ縦続接
続された２個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２
により構成されている。また、ＳｉＤＵ／Ｄ，ＴＲを形
成する回路は、図４（ｄ），（ｅ）に示すように、それ
ぞれフリップフロップ回路ＦＦ１とＣＭＯＳインバータ
ＩＮＶ３とにより構成されている。さらに、ＣＰＵ／
Ｄ，ＲＣＰＵ／Ｄを形成する回路は、図４（ｆ），
（ｇ）に示すように、入力信号をラッチするフリップフ
ロップ回路ＦＦ２と入力信号に応じて出力電圧を選択す
るＮＡＮＤ回路型のセレクタＳＥＬとにより構成されて
いる。As shown in FIGS. 4 (a), 4 (b) and 4 (c), a control signal DDCU / D (where U / D is
Symbols indicating both corresponding control signals in the two memory mats, and the same applies to the following signals), RSAU
/ D and SiSU / D are formed of two cascaded CMOS inverters INV1 and INV2, respectively.
It consists of. The circuits forming the SiDU / D and TR are each composed of a flip-flop circuit FF1 and a CMOS inverter INV3, as shown in FIGS. 4D and 4E. In addition, CPU /
The circuit forming D, RCPU / D is shown in FIG.
As shown in (g), it is composed of a flip-flop circuit FF2 for latching an input signal and a selector SEL of a NAND circuit type for selecting an output voltage according to the input signal.

【００４９】一方、図２又は図３に示されるセンスアン
プＳＡに動作電圧ＳＬＰ（ＳＬＰ０、ＳＬＰ１），ＳＬ
Ｎ（ＳＬＮ０、ＳＬＮ１）を供給する電源回路は、制御
信号ＳＡＰ，ＳＡＮおよびＶＲ２を入力信号とする図５
（ｂ）に示すような電源切換え回路と、該電源切換え回
路の電源電圧端子に接続された図５（ａ）に示すような
電源供給回路とにより構成されている。図５（ａ）の電
源供給回路は、制御信号ＶＳＡＰを入力信号とするフリ
ップフロップ回路ＦＦ３と、その出力を反転するＣＭＯ
ＳインバータＩＮＶ４と、このインバータの出力によっ
て制御され電源電圧ＶＥＷ２をＶＳＡとして伝達するＭ
ＯＳＦＥＴ Ｑｖとからなる。On the other hand, operating voltages SLP (SLP0, SLP1), SL are applied to sense amplifier SA shown in FIG. 2 or FIG.
The power supply circuit for supplying N (SLN0, SLN1) receives control signals SAP, SAN and VR2 as input signals.
A power supply switching circuit as shown in FIG. 5B and a power supply circuit as shown in FIG. 5A connected to a power supply voltage terminal of the power supply switching circuit. The power supply circuit shown in FIG. 5A includes a flip-flop circuit FF3 that receives a control signal VSAP as an input signal, and a CMO that inverts its output.
S inverter INV4 and M which is controlled by the output of the inverter and transmits power supply voltage VEW2 as VSA.
OSFET Qv.

【００５０】図５（ｂ）の電源切換え回路は、上記電圧
ＶＳＡを電源電圧端子に受け制御信号ＳＡＰを入力信号
とするフリップフロップ回路ＦＦ４と、その出力を反転
するＣＭＯＳインバータＩＮＶ５と、このインバータＩ
ＮＶ５によってオン、オフ駆動されるＳＬＰ出力用ＭＯ
ＳＦＥＴ Ｑｏ１と、制御信号ＳＡＮを入力信号とする
２段のインバータＩＮＶ６，ＩＮＶ７と、このインバー
タＩＮＶ７によってオン、オフ駆動されるＳＬＮ出力用
ＭＯＳＦＥＴ Ｑｏ２と、制御信号ＳＡＰおよびＸＸを
入力信号とするＮＡＮＤゲートＧ１，Ｇ２と、ＮＡＮＤ
ゲートＧ１，Ｇ２と、直列形態の４個のＭＯＳＦＥＴ
Ｑ１１〜Ｑ１４およびＱ１３と並列形態のＭＯＳＦＥＴ
Ｑ１５とからなり上記ＮＡＮＤゲートＧ１の出力と制
御信号ＳＡＰおよびＶＲ２をＱ１１〜Ｑ１５のゲート制
御信号としセンスアンプ非動作時のＳＬＰ電圧を出力す
る出力段ＯＰ１および直列形態の４個のＭＯＳＦＥＴ
Ｑ２１〜Ｑ２４およびＱ２３と並列形態のＭＯＳＦＥＴ
Ｑ２５とからなり上記ＮＡＮＤゲートＧ２の出力と制
御信号ＳＡＰおよびＶＲ２をＱ２１〜Ｑ２５のゲート制
御信号としセンスアンプ非動作時のＳＬＮ電圧を出力す
る出力段ＯＰ２とから構成されている。The power supply switching circuit shown in FIG. 5B includes a flip-flop circuit FF4 receiving the voltage VSA at the power supply voltage terminal and receiving the control signal SAP as an input signal, a CMOS inverter INV5 for inverting its output, and the inverter I
MO for SLP output driven ON / OFF by NV5
SFET Qo1, two-stage inverters INV6 and INV7 using a control signal SAN as an input signal, a SLN output MOSFET Qo2 that is turned on and off by the inverter INV7, and a NAND gate using control signals SAP and XX as input signals G1, G2 and NAND
Gates G1, G2 and four MOSFETs in series
MOSFET in parallel with Q11-Q14 and Q13
An output stage OP1 comprising an output of the NAND gate G1 and the control signals SAP and VR2 as gate control signals of Q11 to Q15 and outputting an SLP voltage when the sense amplifier is not operated; and four MOSFETs in series
MOSFET in parallel with Q21-Q24 and Q23
The output stage OP2 comprises the output of the NAND gate G2 and the control signal SAP and VR2 as gate control signals of Q21 to Q25 and outputs the SLN voltage when the sense amplifier is not operating.

【００５１】なお、図５（ｂ）の電源切換え回路は、設
計容易化のため他の機能のメモリの回路を援用したので
回路構成が複雑になっているが、この実施例では制御信
号ＸＸは接地電位に固定される。従って、本実施例のた
めの電源切換え回路としては、図５（ｂ）におけるＭＯ
ＳＦＥＴ Ｑ１５，Ｑ２５およびインバータＩＮＶ８，
ＩＮＶ９を省略し、ＮＡＮＤゲートＧ１，Ｇ２の代わり
にインバータを用いるようにした回路とすることができ
る。The power supply switching circuit of FIG. 5B has a complicated circuit configuration because a memory circuit of another function is used for the purpose of simplicity of design, but in this embodiment, the control signal XX is Fixed to ground potential. Therefore, as the power supply switching circuit for this embodiment, the MO switching circuit shown in FIG.
SFET Q15, Q25 and inverter INV8,
A circuit in which INV9 is omitted and an inverter is used instead of the NAND gates G1 and G2 can be provided.

【００５２】この電源切換え回路は、入力信号ＳＡＰ，
ＳＡＮがロウレベルのときは０．５Ｖのような電圧をＳ
ＬＰ，ＳＬＮとしてセンスアンプＳＡへ供給するととも
に、入力信号ＳＡＰ，ＳＡＮがハイレベルのときは図５
（ａ）の電源供給回路からの供給電圧ＶＳＡと接地電位
ＶｓｓをＳＬＰ，ＳＬＮとしてセンスアンプＳＡへ供給
して起動させるように動作する。センスアンプＳＡが動
作しない間は、制御信号ＶＲ２をハイレベルとすること
により、電源電圧ＳＬＰ，ＳＬＮとして同一の０．５Ｖ
のような電圧がセンスアンプＳＡに供給される。そして
これに対応してメモリアレイ内のディスチャージＭＯＳ
ＦＥＴ Ｑｄ１が制御信号ＲＳＡＵによってオンされる
ことによってセンスアンプＳＡの入出力端子の電位が接
地点にリセットされるようになっている。また、非動作
時にセンスアンプＳＡの動作電圧ＳＬＰ，ＳＬＮとして
接地電位でなく０．５Ｖを印加しておくことによって、
センスアンプの入出力端子が１Ｖや０Ｖのような電位に
なっていてもＰＭＯＳとＮＭＯＳのいずれもオンしない
ようにして、誤ったデータ線レベルの増幅動作を防止す
ることができる。The power supply switching circuit includes input signals SAP,
When SAN is at a low level, a voltage such as 0.5 V
LP and SLN are supplied to the sense amplifier SA, and when the input signals SAP and SAN are at a high level,
(A) The supply voltage VSA and the ground potential Vss from the power supply circuit are supplied as SLP and SLN to the sense amplifier SA to be activated. While the sense amplifier SA is not operating, the control signal VR2 is set to the high level, so that the same 0.5 V as the power supply voltages SLP and SLN is used.
Is supplied to the sense amplifier SA. And correspondingly, the discharge MOS in the memory array
When the FET Qd1 is turned on by the control signal RSAU, the potential of the input / output terminal of the sense amplifier SA is reset to the ground point. Also, by applying 0.5 V instead of the ground potential as the operating voltages SLP and SLN of the sense amplifier SA during non-operation,
Even if the input / output terminal of the sense amplifier is at a potential such as 1 V or 0 V, neither the PMOS nor the NMOS is turned on, thereby preventing an erroneous data line level amplification operation.

【００５３】図５（ａ）の回路における昇圧電圧ＶＥＷ
１としては以下に述べる第１実施例では例えば１２Ｖ
が、またＶＥＷ２としては７〜８Ｖが与えられる。その
ため、電源供給用ＭＯＳＦＥＴ Ｑｖは、そのゲート端
子にドレイン電圧ＶＥＷ２よりも充分に高い電圧が印加
されることとなり、ＶＥＷ２をそのまま電源電圧ＶＳＡ
として図５（ｂ）の回路へ供給することができる。従っ
て、制御信号ＳＡＰに対応して充分に高い電源電圧ＳＬ
ＰがセンスアンプＳＡに供給され、これによってセンス
アンプＳＡは高い増幅率で高速に動作する。The boosted voltage VEW in the circuit of FIG.
For example, in the first embodiment described below, for example, 12 V
However, 7 to 8 V is applied as VEW2. Therefore, a voltage sufficiently higher than the drain voltage VEW2 is applied to the gate terminal of the power supply MOSFET Qv.
5B can be supplied to the circuit of FIG. Therefore, a sufficiently high power supply voltage SL corresponding to the control signal SAP
P is supplied to the sense amplifier SA, whereby the sense amplifier SA operates at a high amplification rate and at high speed.

【００５４】次に、図６を用いて本発明に係るメモリセ
ルの読出し方式の第１実施例を説明する。本発明の第１
の実施例は、入力アドレス信号に対応したワード線を選
択レベルに立ち上げて（タイミングｔ１）、当該ワード
線に接続されたメモリセルを選択状態にした後、選択ス
イッチＭＯＳＦＥＴ Ｑｓ１をオンさせてローカルドレ
イン線ＬＤＬをデータ線ＤＬに接続するとともにプリチ
ャージＭＯＳＦＥＴＱｐ２をオンさせてデータ線ＤＬお
よびローカルドレイン線ＬＤＬをプリチャージさせる
（タイミングｔ２−ｔ３）。それから、選択スイッチＭ
ＯＳＦＥＴ Ｑｓ２をオンさせてローカルソース線ＬＳ
Ｌを接地点に接続することで選択メモリセルの記憶デー
タに対応したレベルをデータ線上に読み出した後（タイ
ミングｔ４）、データ伝送ＭＯＳＦＥＴ Ｑｔ１，Ｑｔ
１’をオンさせてデータ線ＤＬのレベルをセンスアンプ
ＳＡの入出力端子Ｎａ，Ｎｂへ伝達する（タイミングｔ
６）。そして、上記データ伝送ＭＯＳＦＥＴ Ｑｔ１，
Ｑｔ１’をオフさせてから（タイミングｔ７）、電源Ｓ
ＬＰ，ＳＬＮを供給してセンスアンプＳＡを活性化させ
る（タイミングｔ８）ようにしている。Next, a first embodiment of a memory cell reading method according to the present invention will be described with reference to FIG. First of the present invention
In the embodiment of the present invention, a word line corresponding to an input address signal is raised to a selection level (timing t1), and a memory cell connected to the word line is set to a selected state. The drain line LDL is connected to the data line DL, and the precharge MOSFET Qp2 is turned on to precharge the data line DL and the local drain line LDL (timing t2-t3). Then, select switch M
Turn on OSFET Qs2 to turn on local source line LS
After the level corresponding to the storage data of the selected memory cell is read out on the data line by connecting L to the ground point (timing t4), the data transmission MOSFETs Qt1 and Qt
1 'is turned on to transmit the level of the data line DL to the input / output terminals Na and Nb of the sense amplifier SA (at timing t).
6). Then, the data transmission MOSFET Qt1,
After turning off Qt1 '(timing t7), the power supply S
LP and SLN are supplied to activate the sense amplifier SA (timing t8).

【００５５】これによって、センスアンプＳＡが活性化
されて読出しデータが増幅されても、伝送ＭＯＳＦＥＴ
Ｑｔ１，Ｑｔ１’がオフであるため、データ線ＤＬは
もとのレベルを維持したままとなる。その結果、データ
線ＤＬと共通ソース線ＣＳＬ（図１）や制御信号線（Ｓ
iＤＵ／Ｄ，ＳｉＳＵ／Ｄ，ＲＰＣＵ／Ｄ，ＴＲ）との
間に存在する寄生容量を介して他のデータ線へ伝達され
るノイズをなくしてデータの誤読出しを防止することが
できる。なお、上記センスアンプＳＡによるデータ線Ｄ
Ｌのレベルの増幅後は、制御信号ＤＤＣＵ／Ｄによって
データ線ＤＬ上のディスチャージＭＯＳＦＥＴ Ｑｄ２
がオンされてデータ線ＤＬのディスチャージが行なわれ
る（タイミングｔ９）。データの読み出しは、データ線
１本おきに交互に行なうことで非選択のデータ線をシー
ルドとして機能させるようにするとなお良い。Thus, even if the sense amplifier SA is activated and the read data is amplified, the transmission MOSFET
Since Qt1 and Qt1 ′ are off, the data line DL maintains the original level. As a result, the data line DL and the common source line CSL (FIG. 1) and the control signal line (S
(iDU / D, SiSU / D, RPCU / D, TR), noise transmitted to other data lines via a parasitic capacitance existing therebetween can be prevented, and erroneous reading of data can be prevented. Incidentally, the data line D by the sense amplifier SA is used.
After the L level is amplified, the discharge MOSFET Qd2 on the data line DL is controlled by the control signal DDCU / D.
Is turned on, and the data line DL is discharged (timing t9). It is more preferable to read data alternately for every other data line so that unselected data lines function as shields.

【００５６】第２の実施例は、図５（ａ）の電源供給回
路において、昇圧電圧ＶＥＷ１として３．５〜５Ｖを、
またＶＥＷ２として７〜８Ｖを与えるようにしたもので
ある。これによって、電源供給用ＭＯＳＦＥＴ Ｑｖ
は、そのゲート端子にドレイン電圧ＶＥＷ２よりも低い
電圧が印加されることとなり、ＶＥＷ２よりもＱｖのし
きい値電圧（ＶｔｈＱｖ）分以上低い電圧（＜ＶＥＷ２
−ＶｔｈＱｖ）が電源電圧ＶＳＡとして図５（ｂ）の電
源切換え回路へ供給されるようになる。その結果、制御
信号ＳＡＰに対応して電源電圧ＳＬＰがセンスアンプＳ
Ａに供給されたときに、第１の実施例に比べてセンスア
ンプＳＡに流れる電流が減少され低い増幅率で低速に動
作する。それによってデータ線ＤＬの電位の立ち上がり
が緩やかとなる。データ線ＤＬと共通ソース線ＣＳＬや
制御信号線（ＳｉＤＵ／Ｄ，ＳｉＳＵ／Ｄ，ＲＰＣＵ／
Ｄ，ＴＲ）との間に存在する寄生容量を介して他のデー
タ線へ伝達されるノイズを小さくなるので、データの誤
読出しを防止することができる。In the second embodiment, in the power supply circuit of FIG. 5A, 3.5 to 5 V is set as the boosted voltage VEW1.
Also, 7 to 8 V is applied as VEW2. Thereby, the power supply MOSFET Qv
A voltage lower than the drain voltage VEW2 is applied to its gate terminal, and the voltage (<VEW2) lower than VEW2 by at least the threshold voltage (VthQv) of Qv.
−VthQv) is supplied to the power supply switching circuit of FIG. 5B as the power supply voltage VSA. As a result, the power supply voltage SLP corresponding to the control signal SAP is
When supplied to A, the current flowing through the sense amplifier SA is reduced as compared with the first embodiment, and the circuit operates at a low amplification rate and at a low speed. As a result, the rise of the potential of the data line DL becomes gentle. The data line DL and the common source line CSL and control signal lines (SiDU / D, SiSU / D, RPCU /
D, TR), the noise transmitted to other data lines via a parasitic capacitance existing between the data lines is reduced, so that erroneous reading of data can be prevented.

【００５７】図７に、第２の実施例を適用した場合のタ
イミングを示す。図６に示す第１の実施例と異なるの
は、データ線のレベルをセンスアンプに伝えるためのデ
ータ伝送ＭＯＳＦＥＴ Ｑｔ１，Ｑｔ１’をオフさせる
タイミングｔ７’を、センスアンプＳＡの活性化タイミ
ングｔ７’よりも後にしている点である。この実施例に
従うと、センスアンプＳＡそれ自身の増幅動作は第１の
実施例に比べて遅くなるもののセンスアンプＳＡの活性
化タイミングは第１の実施例に比べて早くすることがで
きるため、全体としてのデータ読出し時間はそれほど変
わらないか若干短くなるという利点がある。FIG. 7 shows the timing when the second embodiment is applied. The difference from the first embodiment shown in FIG. 6 is that the timing t7 'for turning off the data transmission MOSFETs Qt1 and Qt1' for transmitting the level of the data line to the sense amplifier is different from the activation timing t7 'for the sense amplifier SA. It is the point that is also behind. According to this embodiment, although the amplification operation of the sense amplifier SA itself is slower than that of the first embodiment, the activation timing of the sense amplifier SA can be earlier than that of the first embodiment. Has the advantage that the data read time does not change much or becomes slightly shorter.

【００５８】図８は、本発明の第３の実施例に関する電
源供給回路の回路図を示す。この第３の実施例は、第１
の実施例で説明した図５（ａ）のセンスアンプ電源供給
回路を図８のように２個並列的に設けてその出力端子同
士を結合するとともに、入力制御信号ＶＳＡＰ１，ＶＳ
ＡＰ２のタイミングをずらしてまず上段の電源供給回路
ＳＰＳ１を動作させてから下段の電源供給回路ＳＰＳ２
を動作させることで、センスアンプＳＡを２段階増幅動
作させるようにしたものである。FIG. 8 is a circuit diagram of a power supply circuit according to the third embodiment of the present invention. This third embodiment is similar to the first embodiment.
As shown in FIG. 8, two sense amplifier power supply circuits of FIG. 5A described in the embodiment are provided in parallel, their output terminals are connected, and input control signals VSAP1 and VS
First, the upper power supply circuit SPS1 is operated by shifting the timing of AP2, and then the lower power supply circuit SPS2 is operated.
Is operated to perform the two-stage amplification operation of the sense amplifier SA.

【００５９】特に制限されないが、電源供給回路ＳＰＳ
１の出力トランジスタとしてのＭＯＳＦＥＴ Ｑｖ１の
ゲート幅Ｗ１は、電源供給回路ＳＰＳ２の出力トランジ
スタとしてのＭＯＳＦＥＴ Ｑｖ２のゲート幅Ｗ２より
狭くされる。すなわち、Ｗ１＜Ｗ２とされる。Although not particularly limited, the power supply circuit SPS
The gate width W1 of the MOSFET Qv1 as one output transistor is made smaller than the gate width W2 of the MOSFET Qv2 as the output transistor of the power supply circuit SPS2. That is, W1 <W2.

【００６０】これによって、制御信号ＳＡＰに対応して
電源電圧ＳＬＰがセンスアンプＳＡに供給されたとき
に、センスアンプＳＡはまず第１の実施例に比べて低い
電圧で動作を開始してデータ線上のレベルを確定し、そ
の後下段の電源供給回路が活性化されるとセンスアンプ
ＳＡの動作電圧がさらに高くなってデータ線のレベルを
さらに増幅するように動作する。その結果、データ線Ｄ
Ｌの電位の立ち上がりが第１の実施例に比べて緩やかと
なり、データ線ＤＬと共通ソース線ＣＳＬや制御信号線
（ＳｉＤＵ／Ｄ，ＳｉＳＵ／Ｄ，ＲＰＣＵ／Ｄ，ＴＲ）
との間に存在する寄生容量を介して他のデータ線へ伝達
されるノイズが小さくなり、データの誤読出しを防止す
ることができる。Thus, when the power supply voltage SLP is supplied to the sense amplifier SA in response to the control signal SAP, the sense amplifier SA first starts operating at a lower voltage than in the first embodiment, and When the power supply circuit at the lower stage is activated thereafter, the operating voltage of the sense amplifier SA is further increased to operate to further amplify the level of the data line. As a result, the data line D
The rise of the potential of L becomes gentler than that of the first embodiment, and the data line DL and the common source line CSL and control signal lines (SiDU / D, SiSU / D, RPCU / D, TR)
Noise transmitted to other data lines via a parasitic capacitance existing between the data line and the other data lines is reduced, and erroneous reading of data can be prevented.

【００６１】図９に、第３の実施例を適用した場合のタ
イミングを示す。図６に示す第１の実施例と異なるの
は、制御信号ＶＳＡＰ１，ＶＳＡＰ２が時間をずらして
ハイレベルに変化されることにより、ＶＳＡＰ２がハイ
レベルに変化するタイミングｔ９で供給電源ＶＳＡが増
加する点にある。なお、この第３実施例においては、デ
ータ線のレベルをセンスアンプに伝えるためのデータ伝
送ＭＯＳＦＥＴ Ｑｔ１，Ｑｔ１’をオフさせるタイミ
ングｔ８が、第１段階のセンスアンプＳＡの活性化タイ
ミングｔ７よりも後にされている。しかも、センスアン
プＳＡが第２段階の動作へ移行するタイミングｔ９より
も前に、データ伝送ＭＯＳＦＥＴ Ｑｔ１，Ｑｔ１’を
オフさせるようにしている。FIG. 9 shows the timing when the third embodiment is applied. 6 is different from the first embodiment shown in FIG. 6 in that the control signals VSAP1 and VSAP2 are changed to the high level with a time lag, so that the supply power supply VSA increases at the timing t9 when the VSAP2 changes to the high level. It is in. In the third embodiment, the timing t8 for turning off the data transmission MOSFETs Qt1 and Qt1 'for transmitting the level of the data line to the sense amplifier is later than the activation timing t7 of the first stage sense amplifier SA. Have been. Moreover, the data transmission MOSFETs Qt1 and Qt1 'are turned off before the timing t9 when the sense amplifier SA shifts to the second stage operation.

【００６２】ただし、このデータ伝送ＭＯＳＦＥＴ Ｑ
ｔ１，Ｑｔ１’をオフさせるタイミングｔ８は、センス
アンプＳＡが第２段階の動作へ移行するタイミングｔ９
よりも後であってもよい。However, this data transmission MOSFET Q
The timing t8 at which t1 and Qt1 'are turned off is the timing t9 at which the sense amplifier SA shifts to the second stage operation.
It may be after.

【００６３】図１０に、第４の実施例を適用した場合の
タイミングを示す。第４の実施例は、第１の実施例と第
３の実施例とを組み合わせたものである。すなわち、デ
ータ伝送ＭＯＳＦＥＴ Ｑｔ１，Ｑｔ１’をオンさせて
データ線ＤＬのレベルをセンスアンプＳＡの入出力端子
Ｎａ，Ｎｂへ伝達（タイミングｔ６）してから、電源Ｓ
ＬＰ，ＳＬＮを供給してセンスアンプＳＡを活性化させ
る（タイミングｔ８）前に、上記データ伝送ＭＯＳＦＥ
ＴＱｔ１，Ｑｔ１’をオフさせる（タイミングｔ７）と
ともに、電源供給回路を図８のように２個並列的に設け
て入力信号ＶＳＡＰ１，ＶＳＡＰ２のタイミングをずら
し、センスアンプＳＡを２段階増幅動作させるようにし
たものである。これによって、データ線間の寄生容量を
介したノイズの発生がさらに低減される。FIG. 10 shows the timing when the fourth embodiment is applied. The fourth embodiment is a combination of the first embodiment and the third embodiment. That is, after turning on the data transmission MOSFETs Qt1 and Qt1 ′ to transmit the level of the data line DL to the input / output terminals Na and Nb of the sense amplifier SA (timing t6), the power supply S
Before supplying the LP and SLN to activate the sense amplifier SA (timing t8), the data transmission MOSFET is supplied.
TQt1 and Qt1 'are turned off (timing t7), and two power supply circuits are provided in parallel as shown in FIG. 8 to shift the timing of the input signals VSAP1 and VSAP2 so that the sense amplifier SA performs a two-stage amplification operation. It was done. As a result, the generation of noise via the parasitic capacitance between the data lines is further reduced.

【００６４】図１１および図１２に本発明の第５の実施
例が示されている。この実施例は、センスアンプＳＡＵ
乃至ＳＡＤをメモリアレイの外側に交互に配置して、各
センスアンプのリファランス側の入出力端子を隣接する
データ線に接続するようにした、つまりいわゆる２交点
方式（折り返しビット線方式）のメモリアレイ構成とし
たものである。データの書き込みは、いわゆる１交点方
式を採用する。なお、センスアンプＳＡＵを用いてデー
タを読み出す場合、”Ｕ”の付く制御信号が所定のタイ
ミングで活性化され、センスアンプＳＡＤを用いてデー
タを読み出す場合、”Ｄ”の付く制御信号が所定のタイ
ミングで活性化される。FIGS. 11 and 12 show a fifth embodiment of the present invention. This embodiment uses the sense amplifier SAU
SADs are alternately arranged outside the memory array, and the input / output terminals on the reference side of each sense amplifier are connected to adjacent data lines. It is configured. Data writing employs a so-called one-intersection method. When data is read using the sense amplifier SAU, a control signal with “U” is activated at a predetermined timing. When data is read with the sense amplifier SAD, a control signal with “D” is set at a predetermined timing. It is activated at the timing.

【００６５】この実施例のメモリアレイにおいても、そ
の読出し動作の時には、データ線１本おきにセンスアン
プが交互に活性化される。すなわち、メモリアレイの一
方の側（例えば、図１１の上側）のセンスアンプＳＡＵ
がセンスアンプ活性化信号ＳＬＮＵ，ＳＬＰＵによって
活性化されるときは、他方の側（この場合は下側）のセ
ンスアンプＳＡＤはセンスアンプ活性化信号ＳＬＮＤ，
ＳＬＰＤの接地電位によって非動作状態とされる。同様
に、センスアンプＳＡＤがセンスアンプ活性化信号ＳＬ
ＮＤ，ＳＬＰＤによって活性化されるときは、センスア
ンプＳＡＵはセンスアンプ活性化信号ＳＬＮＵ，ＳＬＰ
Ｕの接地電位によって非動作状態とされる。かかる構成
および読出し動作を行なうことにより、あるデータ線の
変化により他のデータ線にノイズが発生してもそのノイ
ズはセンスアンプの読出し側とリファランス側に同相の
ノイズとしてのるため、ノイズが打ち消し合って正確な
データの読出しが可能となる。Also in the memory array of this embodiment, at the time of the read operation, the sense amplifiers are alternately activated every other data line. That is, the sense amplifier SAU on one side (for example, the upper side in FIG. 11) of the memory array
Is activated by the sense amplifier activating signals SLNU and SLPU, the sense amplifier SAD on the other side (in this case, the lower side) is supplied with the sense amplifier activating signals SLND and SLND.
The SLPD is inactivated by the ground potential of the SLPD. Similarly, the sense amplifier SAD outputs the sense amplifier activation signal SL
When activated by ND and SLPD, the sense amplifier SAU outputs sense amplifier activation signals SLNU and SLP.
Inactive by the ground potential of U. By performing such a configuration and performing a read operation, even if noise occurs in another data line due to a change in one data line, the noise is in-phase on the read side and the reference side of the sense amplifier. In addition, accurate data can be read.

【００６６】以下、このノイズの打消し作用を、図１２
のタイミングチャートを参照しながら説明する。まず、
メモリアレイ内の奇数番目のデータ線（図１１ではＤＬ
１とＤＬ３）が選択される場合を考える。すなわち、セ
ンスアンプＳＡＵが利用されて、データが読み出される
場合を考える。この場合、ワード線（たとえば、Ｗ１
１）の立ち上がり後に、制御信号ＳｉＤＵとＲＰＣＵが
ハイレベルに変化して選択ＭＯＳＦＥＴ Ｑｓ１とプリ
チャージＭＯＳＦＥＴ Ｑｐ２がオンされてデータ線Ｄ
Ｌ１，ＤＬ３に対応するローカルドレイン線ＬＤＬがそ
れぞれ接続されると共にデータ線ＤＬ１，ＤＬ３は約
１．０Ｖにプリチャージされる（図１２のタイミングｔ
１）。The noise canceling operation will be described below with reference to FIG.
This will be described with reference to the timing chart of FIG. First,
Odd-numbered data lines in the memory array (DL in FIG. 11)
1 and DL3) are selected. That is, consider a case where data is read using the sense amplifier SAU. In this case, the word line (for example, W1
After the rise of 1), the control signals SiDU and RPCU change to the high level, the selection MOSFET Qs1 and the precharge MOSFET Qp2 are turned on, and the data line D
Local drain lines LDL corresponding to L1 and DL3 are respectively connected, and data lines DL1 and DL3 are precharged to about 1.0 V (at timing t in FIG. 12).
1).

【００６７】次に、制御信号ＳｉＳＵがハイレベルに変
化し、選択ＭＯＳＦＥＴ Ｑｓ２がオンされる。その結
果、ローカルソース線ＬＳＬが接地点に接続されて、選
択メモリセルの記憶データのデータ線への読出しが行な
われる（タイミングｔ２）。続いて制御信号ＲＰＣＤが
ハイレベルに変化して偶数番目のデータ線上のプリチャ
ージＭＯＳＦＥＴ Ｑｐ２がオンされてデータ線ＤＬ
２，ＤＬ４が約０．５Ｖにハーフプリチャージされる
（タイミングｔ３）。Next, the control signal SiSU changes to the high level, and the selection MOSFET Qs2 is turned on. As a result, local source line LSL is connected to the ground point, and the data stored in the selected memory cell is read out to the data line (timing t2). Subsequently, the control signal RPCD changes to the high level, the precharge MOSFET Qp2 on the even-numbered data line is turned on, and the data line DL
2, DL4 is half precharged to about 0.5V (timing t3).

【００６８】その後、伝送ＭＯＳＦＥＴ Ｑｔ１がオン
されて、選択データ線のレベルが対応するセンスアンプ
（この場合上側のアンプＳＡＵ）の入出力端子に伝達さ
れる。その後、センスアンプＳＡＵに対して動作電圧Ｓ
ＬＰＵ，ＳＬＮＵの供給が行なわれる（タイミングｔ
４）。これによって、選択データ線ＤＬ１，ＤＬ３のレ
ベルがセンスアンプによって増幅される。この増幅動作
の際、例えば、データ線ＤＬ１のみがデータ“０”で、
データ線ＤＬ３のデータは“１”であったとする。この
場合、データ線ＤＬ３のレベルがセンスアンプの増幅動
作で立ち上がるときに、データ線と各制御信号線（Ｓｉ
ＳＵ，ＳｉＳＤ、ＳｉＤＵ，ＳｉＤＤ、ＰＣＵ，ＰＣ
Ｄ、ＲＰＣＵ，ＲＰＣＤ、ＴＲなど）との間の寄生容量
やデータ線とコモンソース線（ＣＳＬ）との間の寄生容
量を介してデータ線ＤＬ１に伝わりノイズがのったとし
ても、同様のノイズがデータ線ＤＬ２にものることにな
る。ここで、データ線ＤＬ１のレベルを増幅するセンス
アンプ（ＳＡＵ１）は、データ線ＤＬ２のレベルをリフ
ァランスレベルとして増幅動作するようにメモリアレイ
が構成されているので、データ線ＤＬ３からのノイズは
データ線ＤＬ１とＤＬ２に対して同相のノイズとなり、
データの誤読出しが防止される。Thereafter, the transmission MOSFET Qt1 is turned on, and the level of the selected data line is transmitted to the input / output terminal of the corresponding sense amplifier (in this case, the upper amplifier SAU). Thereafter, the operating voltage S is applied to the sense amplifier SAU.
LPU and SLNU are supplied (at timing t).
4). Thereby, the levels of the selected data lines DL1 and DL3 are amplified by the sense amplifier. At the time of this amplification operation, for example, only the data line DL1 is data “0”,
It is assumed that the data on the data line DL3 is "1". In this case, when the level of the data line DL3 rises due to the amplification operation of the sense amplifier, the data line and each control signal line (Si
SU, SiSD, SiDU, SiDD, PCU, PC
D, RPCU, RPCD, TR, etc.) and the noise transmitted through the data line DL1 via the parasitic capacitance between the data line and the common source line (CSL). Are connected to the data line DL2. Here, the sense amplifier (SAU1) that amplifies the level of the data line DL1 has a memory array configured to perform the amplification operation with the level of the data line DL2 as a reference level. It becomes in-phase noise for DL1 and DL2,
Erroneous reading of data is prevented.

【００６９】図１３および図１４には、図１から図１２
に述べられた上記実施例のメモリアレイにおけるメモリ
セル部の断面構造の一例を示す。図１３に示されたＸＩ
Ｖ−ＸＩＶ’線に沿う断面図が図１４に対応し、図１４
に示されたＸＩＩＩ−ＸＩＩＩ’線に沿う断面図が図１
３に対応する。図１３及び図１４において、ＳＵＢは単
結晶シリコンのようなＮ型半導体基板、ＦＧはＭＯＳＦ
ＥＴからなるメモリセルＭＣのフローティングゲートで
あり、比較的薄い絶縁膜を介して基板ＳＵＢ内に形成さ
れたＰ型ウェル領域（Ｐ−ｗｅｌｌ）上に形成された導
電性ポリシリコン等からなる。ＷＬは２層目のポリシリ
コン等からなるワード線兼メモリセルＭＯＳＦＥＴのコ
ントロールゲートである。Ｍ１はアルミニウム層を主体
とし、コモンソース線ＣＳＬを構成する１層目のメタル
層である。Ｍ２は同じくアルミニウム層を主体としデー
タ線ＤＬを構成する２層目のメタル層である。Ｍ３はア
ルミニウム層を主体とし制御信号ＤＤＣＵ／Ｄ，ＲＳＡ
Ｕ／Ｄ，ＴＲ，ＰＣＵ，ＲＰＣ／Ｄ，ＳｉＳＵ／Ｄ等を
供給する制御信号線や電圧ＳＬＰ，ＳＬＮ，Ｖｓｓ，Ｖ
ｃｃ等を供給する電源ラインを構成する３層目のメタル
層である。ＩＮＳ１〜ＩＮＳ４は基板ＳＵＢ、ポリシリ
コン層（ＷＬ）およびメタル層Ｍ１〜Ｍ３間を絶縁する
絶縁膜である。FIGS. 13 and 14 show FIGS.
2 shows an example of a cross-sectional structure of a memory cell portion in the memory array of the above-described embodiment. XI shown in FIG.
A cross-sectional view taken along line V-XIV ′ corresponds to FIG.
FIG. 1 is a sectional view taken along line XIII-XIII ′ shown in FIG.
Corresponds to 3. 13 and 14, SUB is an N-type semiconductor substrate such as single crystal silicon, and FG is a MOSF.
A floating gate of a memory cell MC made of ET, made of conductive polysilicon or the like formed on a P-type well region (P-well) formed in a substrate SUB via a relatively thin insulating film. WL is a control gate of a word line / memory cell MOSFET made of second layer polysilicon or the like. M1 is a first metal layer mainly composed of an aluminum layer and constituting the common source line CSL. M2 is a second metal layer mainly composed of an aluminum layer and constituting the data line DL. M3 is mainly composed of an aluminum layer and has control signals DDCU / D and RSA.
Control signal lines for supplying U / D, TR, PCU, RPC / D, SiSU / D, etc. and voltages SLP, SLN, Vss, V
This is a third metal layer constituting a power supply line for supplying cc or the like. INS1 to INS4 are insulating films for insulating the substrate SUB, the polysilicon layer (WL), and the metal layers M1 to M3.

【００７０】図１３において、メモリセルＭＣのソース
領域（Ｓ）及びドレイン領域（Ｄ）は、Ｎ＋型領域によ
って形成され、紙面の奥方向に延在するように設けられ
る。メモリセルＭＣのソース領域（Ｓ）は、図１に示さ
れるメモリセル列ＭＣＣのローカルドレイン線（ＬＤ
Ｌ）を構成し、メモリセルＭＣのドレイン領域（Ｄ）
は、図１に示されるメモリセル列ＭＣＣのローカルソー
ス線（ＬＳＬ）を構成する。図１４に示されるように、
２層目のメタル層Ｍ２からなるデータ線ＤＬは、１層目
のメタル層Ｍ１に接続され、選択ＭＯＳＦＥＴＱｓ１の
ドレイン領域とされるＮ＋領域に電気的に接続される。
選択ＭＯＳＦＥＴＱｓ１のソース領域とされるＮ＋領域
は、対応するメモリセル列ＭＣＣのローカルドレイン線
（ＬＤＬ）に結合される。なお、図１４に示されるＭＯ
ＳＦＥＴ ＤＭは、使用されていない。In FIG. 13, the source region (S) and the drain region (D) of the memory cell MC are formed by N + type regions, and are provided so as to extend in the depth direction of the drawing. The source region (S) of the memory cell MC is connected to the local drain line (LD) of the memory cell column MCC shown in FIG.
L) and the drain region (D) of the memory cell MC.
Constitute a local source line (LSL) of the memory cell column MCC shown in FIG. As shown in FIG.
The data line DL composed of the second metal layer M2 is connected to the first metal layer M1, and is electrically connected to the N + region serving as the drain region of the selection MOSFET Qs1.
An N + region serving as a source region of the selection MOSFET Qs1 is coupled to a local drain line (LDL) of a corresponding memory cell column MCC. The MO shown in FIG.
SFET DM is not used.

【００７１】なお、メモリアレイの回路構成を示す図１
においてはコモンソース線ＣＳＬがデータ線ＤＬと直交
するように配設されているのに、図１３および図１４に
おいてはコモンソース線ＣＳＬを構成する１層目のメタ
ル層Ｍ１がいずれの方向に延設されているのか明確でな
いのは、コモンソース線ＣＳＬを構成する１層目のメタ
ル層Ｍ１は、その抵抗を減らすべくメモリアレイ部にお
いてほぼ基板全面にわたってシート状に形成されている
ためである。また、メタル層Ｍ１〜Ｍ３はそれぞれ図に
おいては１層で示されているが、アルミニウム層や他の
高融点メタル層からなる多層構造でもよく、同様にワー
ド線ＷＬもポリシリコン層とＴｉＷのようなメタル層と
の多層構造であってもよい。FIG. 1 shows the circuit configuration of the memory array.
In FIG. 13, the common source line CSL is arranged so as to be orthogonal to the data line DL, but in FIGS. 13 and 14, the first metal layer M1 constituting the common source line CSL extends in any direction. The reason why it is not clear is that the first metal layer M1 forming the common source line CSL is formed in a sheet shape over substantially the entire substrate in the memory array section in order to reduce the resistance. Although each of the metal layers M1 to M3 is shown as a single layer in the drawing, it may have a multilayer structure composed of an aluminum layer or another high melting point metal layer. Similarly, the word line WL is also formed of a polysilicon layer and TiW. It may have a multilayer structure with a simple metal layer.

【００７２】次に、本発明に従う多値型不揮発性半導体
記憶装置としての多値型のフラッシュメモリが説明され
る。この多値型フラッシュメモリには、図４、図５
（ａ）及び図５（ｂ）の各制御回路、図８のセンスアン
プ電源供給回路が適用されていると見なされる。また、
図３に示されるようなビット線シールド方式も利用され
ている。ただし、図１６で説明されるように、データラ
ッチ回路ＤＴＬが新たに各データ線ＤＬに設けられる。
従って、ビット線シールド方式を採用する多値型フラッ
シュメモリのメモリアレイ部分の回路は、図３におい
て、上記データラッチ回路ＤＴＬ及びその他の付加回路
が各データ線のセンスアンプの接続された一端と反対側
の他端に設けられた回路構成とされる。メモリセル部分
の断面構造は、図１３及び図１４に示されるようなデバ
イス構造とされる。Next, a multi-level flash memory as a multi-level nonvolatile semiconductor memory device according to the present invention will be described. FIGS. 4 and 5 show the multi-level flash memory.
It is considered that the control circuits of FIGS. 5A and 5B and the sense amplifier power supply circuit of FIG. 8 are applied. Also,
A bit line shield system as shown in FIG. 3 is also used. However, as described in FIG. 16, a data latch circuit DTL is newly provided for each data line DL.
Therefore, in FIG. 3, the circuit of the memory array portion of the multi-valued flash memory adopting the bit line shield method is such that the data latch circuit DTL and other additional circuits are opposite to one end of each data line to which the sense amplifier is connected. Circuit configuration provided at the other end on the side. The cross-sectional structure of the memory cell portion is a device structure as shown in FIGS.

【００７３】図１５は、本実施例の多値型フラッシュメ
モリのデータ書込み順序を示したものである。この実施
例では、書込みに先立ってすべてのメモリセルを消去レ
ベル（しきい値、約５Ｖ、記憶データ“１１”）にす
る。次に図１５に示すように、消去レベルから最も遠い
しきい値（約１．４Ｖ）のメモリセル（記憶データ“０
１”）への書込みを行なう。その後、消去レベルから２
番目に遠いしきい値（約２．４Ｖ）のメモリセル（記憶
データ“００”）への書込みを行ない、最後に消去レベ
ルに最も近いしきい値（約３．２Ｖ）のメモリセル（記
憶データ“１０”）への書込みを行なう。上記とは逆
に、消去レベルに最も近いしきい値のメモリセル（記憶
データ“１０”）から順に書き込みを行なうようにして
もよい。FIG. 15 shows the data write order of the multilevel flash memory of this embodiment. In this embodiment, all the memory cells are set to an erase level (threshold value, about 5 V, storage data "11") before writing. Next, as shown in FIG. 15, a memory cell (storage data “0”) having a threshold value (about 1.4 V) farthest from the erase level
1 "). Then, from the erase level, 2
The memory cell (storage data "00") having the threshold value (approximately 2.4 V) which is the farthest threshold value (approximately 2.4 V) is written, and finally the memory cell (storage data value) having the threshold value (approximately 3.2 V) closest to the erase level is written. "10"). Conversely, writing may be performed sequentially from the memory cell (storage data “10”) having the threshold value closest to the erase level.

【００７４】上記のように、最もワード線ディスターブ
の影響を受けにくいメモリセル、すなわち消去レベルか
ら最も遠いしきい値のメモリセルから書き込みを行なう
ことで、消去レベルから最も遠いしきい値（約１．４
Ｖ）のメモリセル（記憶データ“０１”）に対してかか
るワード線ディスターブの回数は２回になる。しかし、
最もワード線ディスターブの影響を受け易いメモリセ
ル、すなわち消去レベルに最も近いしきい値（約３．２
Ｖ）のメモリセル（記憶データ“１０”）に対してかか
るワード線ディスターブの回数は０回に減らすことがで
きる。したがって、消去レベルに近い側から書込みを行
なう方法に比べてワード線ディスターブによるしきい値
の変動を小さく抑えることができる。As described above, by writing from the memory cell which is least affected by the word line disturbance, that is, the memory cell having the threshold value furthest from the erase level, the threshold value (about 1) farthest from the erase level is obtained. .4
The number of such word line disturbances for the memory cell V) (storage data “01”) is two. But,
A memory cell most susceptible to word line disturbance, that is, a threshold value (approximately 3.2
The number of such word line disturbances for the memory cell V) (storage data "10") can be reduced to zero. Therefore, the variation of the threshold value due to the word line disturbance can be reduced as compared with the method in which writing is performed from the side close to the erase level.

【００７５】図１６には、図２２に示されているメモリ
アレイ１０の具体例を示す。この実施例のメモリアレイ
１０は２つのマット（ＭＡＴ（Ｕ），ＭＡＴ（Ｄ））で
構成されており、図１６にはそのうち片方（上側）のメ
モリマットＭＡＴ（Ｕ）の一部分の具体的回路図が示さ
れている。FIG. 16 shows a specific example of the memory array 10 shown in FIG. The memory array 10 of this embodiment is composed of two mats (MAT (U), MAT (D)), and FIG. 16 shows a specific circuit of a part of one (upper) memory mat MAT (U). The figure is shown.

【００７６】同図に示されるように、メモリマットＭＡ
Ｔ（Ｕ）は、列方向に配列され各々ソースおよびドレイ
ンが共通接続された並列形態のｎ個のメモリセル（フロ
ーティングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣ
ｎからなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方
向）および列方向（データ線ＤＬ方向）にそれぞれ複数
個配設されている。各メモリ列ＭＣＣは、ｎ個のメモリ
セルＭＣ１〜Ｍｎのドレインおよびソースがそれぞれ共
通のローカルドレイン線ＬＤＬおよび共通のローカルソ
ース線ＬＳＬに接続される。ローカルドレイン線ＬＤＬ
は選択スイッチＭＯＳＦＥＴ Ｑs1を介して対応するデ
ータ線ＤＬ（ＤＬ１１−ＤＬｎ１）に接続される。ロー
カルソース線ＬＳＬは選択スイッチＭＯＳＦＥＴ Ｑs2
を介して接地点または負電圧に接続可能にされる。As shown in FIG.
T (U) is a parallel form of n memory cells (MOSFETs having floating gates) MC1 to MC arranged in the column direction and having a source and a drain connected in common.
A plurality of n memory columns MCC are provided in the row direction (word line WL direction) and the column direction (data line DL direction). In each memory column MCC, the drains and sources of the n memory cells MC1 to Mn are connected to a common local drain line LDL and a common local source line LSL, respectively. Local drain line LDL
Is connected to a corresponding data line DL (DL11-DLn1) via a selection switch MOSFET Qs1. The local source line LSL is connected to the selection switch MOSFET Qs2
Can be connected to a ground point or a negative voltage.

【００７７】上記複数のメモリ列ＭＣＣのうちワード線
方向に配設されているものは半導体基板上の同一のＰ型
ウェル領域ＷＥＬＬ内に形成される。データ消去時に
は、そのウェル領域ＷＥＬＬに、たとえば、−４Ｖのよ
うな負電圧が与えられ、ウェル領域を共通にするワード
線に、たとえば、１２Ｖのような電圧を印加すること
で、一括消去が可能にされている。なお、データ消去時
にはウェル領域を共通にするすべてのスイッチＭＯＳＦ
ＥＴ Ｑs1，Ｑs2がオン状態にされて、各メモリセルの
ソースおよびドレインに、たとえば、−４Ｖの負電圧が
印加されるように構成されている。Of the plurality of memory columns MCC, those arranged in the word line direction are formed in the same P-type well region WELL on the semiconductor substrate. At the time of data erasing, a negative voltage such as -4 V is applied to the well region WELL, and collective erasing is possible by applying a voltage such as 12 V to a word line sharing the well region. Has been. At the time of data erasure, all the switch MOSFs sharing the well region are used.
ET Qs1 and Qs2 are turned on, and a negative voltage of, for example, -4 V is applied to the source and drain of each memory cell.

【００７８】一方、データ書込み時には、選択されるメ
モリセルが接続されたワード線に、特に制限されない
が、およそ−１０Ｖのような負電圧が印加される。さら
に、選択されるメモリセルに対応したデータ線ＤＬ（Ｄ
Ｌ１１−ＤＬｎ１）が、特に制限されないが、約＋４Ｖ
のような電位にされ、かつ、選択メモリセルが接続され
たローカルドレイン線ＬＤＬ上の選択スイッチＭＯＳＦ
ＥＴ Ｑs1がオン状態にされ、選択メモリセルのドレイ
ンに約４Ｖの電圧が印加される。ただし、このときロー
カルソース線ＬＳＬ上の選択スイッチＭＯＳＦＥＴ Ｑ
s2はオフ状態とされている。On the other hand, at the time of data writing, a negative voltage such as about -10 V is applied to the word line to which the selected memory cell is connected. Further, a data line DL (D
L11-DLn1) is, although not particularly limited, about + 4V
And the selection switch MOSF on the local drain line LDL connected to the selected memory cell.
ET Qs1 is turned on, and a voltage of about 4 V is applied to the drain of the selected memory cell. However, at this time, the selection switch MOSFET Q on the local source line LSL
s2 is off.

【００７９】データ読出し時には、選択されるメモリセ
ルが接続されたワード線に、特に制限されないが、１．
５Ｖ，２．５Ｖ及び３．３Ｖのような電圧が順に印加さ
れるとともに、選択されるメモリセルに対応したデータ
線ＤＬ（ＤＬ１１−ＤＬｎ１）が１Ｖのような電位にプ
リチャージされかつ選択メモリセルが接続されたローカ
ルドレイン線ＬＤＬ上の選択スイッチＭＯＳＦＥＴ Ｑ
s1がオン状態にされる。そして、このときローカルソー
ス線ＬＳＬ上の選択スイッチＭＯＳＦＥＴ Ｑs2もオン
状態とされ、接地電位が印加される。At the time of data reading, the word line connected to the selected memory cell is not particularly limited.
Voltages such as 5V, 2.5V and 3.3V are sequentially applied, and the data line DL (DL11-DLn1) corresponding to the selected memory cell is precharged to a potential such as 1V and the selected memory cell Switch MOSFET Q on the local drain line LDL to which is connected
s1 is turned on. At this time, the selection switch MOSFET Qs2 on the local source line LSL is also turned on, and the ground potential is applied.

【００８０】上記データ線ＤＬ（ＤＬ１１−ＤＬｎ１）
の一端（メモリアレイの中央側）には、読出し時にデー
タ線ＤＬ（ＤＬ１１−ＤＬｎ１）のレベルを検出し増幅
するとともに、書込み時にデータ線ＤＬ（ＤＬ１１−Ｄ
Ｌｎ１）へ書込みデータに応じた電位を与える差動型増
幅回路からなるセンスアンプ回路ＳＡ（ＳＡ１−ＳＡ
ｎ）がそれぞれ接続される。データ線ＤＬ（ＤＬ１１−
ＤＬｎ１）の他端には書込みデータおよびリードされた
データを保持可能なデータラッチ回路ＤＬＴがそれぞれ
接続されている。データラッチ回路ＤＬＴは、特に制限
されないが、センスアンプＳＡと同様な回路構成とされ
る。すなわち、データラッチ回路ＤＬＴは、ＣＭＯＳラ
ッチ回路から構成される。The data lines DL (DL11-DLn1)
At one end (the center side of the memory array), the level of the data line DL (DL11-DLn1) is detected and amplified at the time of reading, and the data line DL (DL11-Dn) is written at the time of writing.
Ln1) and a sense amplifier circuit SA (SA1-SA) composed of a differential amplifier circuit for applying a potential according to write data.
n) are respectively connected. Data line DL (DL11-
The other end of DLn1) is connected to a data latch circuit DLT capable of holding write data and read data. Although not particularly limited, the data latch circuit DLT has the same circuit configuration as the sense amplifier SA. That is, the data latch circuit DLT is configured by a CMOS latch circuit.

【００８１】この実施例のメモリアレイＭＡＴ（Ｕ）は
２つのマットで構成されているため、センスアンプ回路
ＳＡ１−ＳＡｎの反対側、すなわち、図の下側にも上記
と同様のメモリマットが配置されており、そのメモリア
レイ内の各データ線ＤＬ（ＤＬ１２−ＤＬｎ２）が対応
するセンスアンプ回路ＳＡ（ＳＡ１−ＳＡｎ）の他方の
入出力端子に接続されている。また、各データ線ＤＬ
（ＤＬ１２−ＤＬｎ２）の他端には、上記同様に、デー
タラッチ回路ＤＬＴが設けられる。Since the memory array MAT (U) of this embodiment is composed of two mats, a memory mat similar to the above is arranged on the opposite side of the sense amplifier circuits SA1-SAn, that is, on the lower side of the figure. Each data line DL (DL12-DLn2) in the memory array is connected to the other input / output terminal of the corresponding sense amplifier circuit SA (SA1-SAn). Also, each data line DL
At the other end of (DL12-DLn2), a data latch circuit DLT is provided as described above.

【００８２】各データ線ＤＬ（ＤＬ１１−ＤＬｎ１、Ｄ
Ｌ１２−ＤＬｎ２）に接続されたデータラッチ回路ＤＬ
Ｔを設ける代わりに、メモリアレイ外にデータラッチ回
路を設け、書込み時や読出し時にセンスアンプＳＡ（Ｓ
Ａ１−ＳＡｎ）との間でデータの転送を行なうように構
成しても良い。Each data line DL (DL11-DLn1, D
L12-DLn2) connected to the data latch circuit DL
Instead of providing T, a data latch circuit is provided outside the memory array, and the sense amplifier SA (S
A1-SAn) may be configured to transfer data.

【００８３】図１８は、外部から入力される記憶すべき
データからメモリセルに記憶される多値データへのデー
タ変換回路２０、および、データ変換回路２０とメモリ
アレイ１０内のセンスアンプ列（ＳＬ）１１およびデー
タラッチ列（ＤＬＵ（ＤＴＬ）、ＤＬＤ（ＤＬＤ））１
２ａ，１２ｂとの関係を示す。データ変換回路２０は、
入力バッファ部２１とデータ変換部２２とからなり、８
ビットのデータを２ビットずつペアにして並列に入力可
能にされている。図１８には、そのうち１組の入力バッ
ファ部とデータ変換部の詳細が示されている。以下、そ
のうち１組のデータ変換回路について説明する。FIG. 18 shows a data conversion circuit 20 for converting externally input data to be stored into multi-valued data stored in a memory cell, and a data conversion circuit 20 and a sense amplifier array (SL) in the memory array 10. ) 11 and data latch column (DLU (DTL), DLD (DLD)) 1
2 shows the relationship with 2a and 12b. The data conversion circuit 20
An input buffer unit 21 and a data conversion unit 22
Bit data can be input in parallel in pairs of two bits. FIG. 18 shows details of one set of the input buffer unit and the data conversion unit. Hereinafter, one of the data conversion circuits will be described.

【００８４】１組のデータ変換回路内の入力バッファ部
２１は２つのクロックドインバータＩＮＶ１，ＩＮＶ２
およびラッチ回路ＬＴ１，ＬＴ２から構成される。デー
タ変換部２２は上記各組のラッチ回路ＬＴ１，ＬＴ２に
接続されたインバータＩＮＶ１１，ＩＮＶ１２と、この
２つのインバータＩＮＶ１１，ＩＮＶ１２の出力と上記
各組のラッチ回路ＬＴ１，ＬＴ２の出力とを入力信号と
する３個のＮＡＮＤゲート回路Ｇ１，Ｇ２，Ｇ３と、こ
れらのゲート回路の出力を反転するインバータＩＮＶ２
１，ＩＮＶ２２，ＩＮＶ２３と、これらのインバータに
接続されたＭＯＳＦＥＴからなる伝送ゲートＴＧ１，Ｔ
Ｇ２，ＴＧ３とによって構成される。データ変換回路２
０に１つのデータ変換回路は入力された２ビットのデー
タを３ビットのデータに変換しる。データ変換回路２０
全体としては３ビット×４のデータが出力される。The input buffer unit 21 in one set of data conversion circuits includes two clocked inverters INV1 and INV2.
And latch circuits LT1 and LT2. The data conversion section 22 uses the inverters INV11 and INV12 connected to the above-mentioned latch circuits LT1 and LT2, the outputs of the two inverters INV11 and INV12, and the outputs of the above-mentioned latch circuits LT1 and LT2 as input signals. NAND gate circuits G1, G2, and G3, and an inverter INV2 that inverts the outputs of these gate circuits.
1, INV22, INV23, and transmission gates TG1, T formed of MOSFETs connected to these inverters.
G2 and TG3. Data conversion circuit 2
One data conversion circuit converts the input 2-bit data into 3-bit data. Data conversion circuit 20
As a whole, data of 3 bits × 4 is output.

【００８５】表１には、上記データ変換回路２０におけ
るデータ変換例を示す。Table 1 shows an example of data conversion in the data conversion circuit 20.

【００８６】[0086]

【表１】 なお、表１において、ＤＬＵ[1]はメモリマットＭＡＴ
（Ｕ）側に設けられたデータラッチ列１２ａ内の１番目
のデータラッチ回路ＤＬＴを示し、ＳＬ[1]はセンスア
ンプ列１１の１番目のセンスアンプＳＡを示し、ＤＬＤ
[1]はメモリマットＭＡＴ（Ｄ）側に設けられたデータ
ラッチ列１２ｂ内の１番目のデータラッチ回路ＤＬＴを
示す。[Table 1] In Table 1, DLU [1] is the memory mat MAT.
The first data latch circuit DLT in the data latch row 12a provided on the (U) side is shown, SL [1] is the first sense amplifier SA in the sense amplifier row 11, and DLD
[1] indicates the first data latch circuit DLT in the data latch column 12b provided on the memory mat MAT (D) side.

【００８７】特に制限されないが、表１に示されている
ように、書込みデータ“０１”は、３ビットのデータ
“０１０”に変換される。書込みデータ“００”は、３
ビットのデータ“１００”に変換される。書込みデータ
“１０”は、３ビットのデータ“００１”に変換され
る。書込みデータ“１１”は、３ビットのデータ“００
０”に変換される。そして、変換後のデータ“１”に相
当するビットに対応するメモリセルにのみ書込みがなさ
れ、変換後のデータ“０”に相当するビットに対応する
メモリセルには書込みがなされないこととなる。Although not particularly limited, as shown in Table 1, the write data “01” is converted into 3-bit data “010”. Write data “00” is 3
It is converted to bit data “100”. The write data “10” is converted into 3-bit data “001”. The write data “11” is 3-bit data “00”.
0 is written into the memory cell corresponding to the bit corresponding to the converted data “1”, and is written to the memory cell corresponding to the bit corresponding to the converted data “0”. Will not be done.

【００８８】上記データ変換回路２０に最初に入力され
た８ビットの書込みデータのビットＩ／Ｏ０，Ｉ／Ｏ１
を変換して得られた３ビットのデータは、メモリアレイ
１０の両端（図では上と下）に配置されているデータラ
ッチ列１２ａ，１２ｂとメモリアレイの中央に配置され
ているセンスアンプ列１１の１番目のラッチ回路にそれ
ぞれ転送され、保持される。また、書込みデータのビッ
トＩ／Ｏ２，Ｉ／Ｏ３を変換して得られた３ビットのデ
ータは、メモリアレイ１０の両端（図では上と下）に配
置されているデータラッチ列１２ａ，１２ｂとメモリア
レイの中央に配置されているセンスアンプ列１１の２番
目のラッチ回路にそれぞれ転送され、保持される。The bits I / O0 and I / O1 of the 8-bit write data first input to the data conversion circuit 20
Are converted into data latch strings 12a and 12b arranged at both ends (upper and lower in the figure) of the memory array 10 and one of the sense amplifier arrays 11 arranged at the center of the memory array. The data is transferred to and held in the second latch circuit, respectively. Also, 3-bit data obtained by converting the bits I / O2 and I / O3 of the write data are stored in the data latch columns 12a and 12b and the memory array arranged at both ends (upper and lower in the figure) of the memory array 10. Are transferred to and held by the second latch circuits of the sense amplifier row 11 arranged at the center of the row.

【００８９】以下同様に、書込みデータのビットＩ／Ｏ
４，Ｉ／Ｏ５を変換して得られた３ビットのデータは、
データラッチ列１２ａ，１２ｂセンスアンプ列１１の３
番目のラッチ回路にそれぞれ転送され、保持される。書
込みデータのビットＩ／Ｏ６，Ｉ／Ｏ７を変換して得ら
れた３ビットのデータは、データラッチ列１２ａ，１２
ｂとセンスアンプ列１１の４番目のラッチ回路にそれぞ
れ転送され、保持される。次に入力された８ビットの書
込みデータは、データ変換回路２０で変換されてデータ
ラッチ列１２ａ，１２ｂとセンスアンプ列１１の５〜８
番目のビットにそれぞれ転送され、保持される。Similarly, bit I / O of write data
4, 3-bit data obtained by converting I / O5 is
Data latch trains 12a, 12b
The data is transferred to and held in the second latch circuit, respectively. The 3-bit data obtained by converting the bits I / O6 and I / O7 of the write data are stored in the data latch trains 12a and 12a.
b and the fourth latch circuit of the sense amplifier row 11 are transferred and held, respectively. Next, the input 8-bit write data is converted by the data conversion circuit 20, and the data latch circuits 12a, 12b and the 5-8
The respective bits are transferred and held.

【００９０】上記動作を繰り返してデータラッチ列１２
ａ，１２ｂとセンスアンプ列１１の全てにデータが格納
された時点で、メモリ内部に設けられている後述の制御
回路が書込みシーケンスを起動して、最初にセンスアン
プ列１１に保持されているデータ、次にセンスアンプ列
１２ａのデータ、その後に１２ｂのデータの順で書込み
を実行する。なお、制御回路は外部のＣＰＵ等から入力
されるコマンドに従って制御を行なうように構成されて
いる。メモリアレイ１０側にデータラッチ回路ＤＬＴを
設ける代わりに、データ変換回路２０側にデータラッチ
回路を設けて書込み時や読出し時にセンスアンプＳＡと
の間でその都度データの転送を行なうように構成しても
良い。By repeating the above operation, data latch train 12
At the time when data is stored in all of a and 12b and the sense amplifier array 11, a control circuit, which will be described later, provided in the memory activates a write sequence, and the data held in the sense amplifier array 11 first. Then, data is written in the order of the data of the sense amplifier array 12a and then the data of 12b. The control circuit is configured to control according to a command input from an external CPU or the like. Instead of providing the data latch circuit DLT on the memory array 10 side, a data latch circuit is provided on the data conversion circuit 20 side so that data is transferred to and from the sense amplifier SA each time writing or reading is performed. Is also good.

【００９１】図１９には、データ書込み時のタイミング
が示されている。同図から分かるように、書込み時に
は、先ず書込みコマンドが入力され、続いて、書込み先
のセクタアドレスadd1，add2が入力されてそれぞれライ
トイネーブル信号／ＷＥの立下がりに同期して取り込ま
れる。このとき、コマンドとアドレスの識別は同時に入
力される制御信号（コマンド・データ・イネーブル信
号）／ＣＤＥによって区別される。すなわち、／ＣＤＥ
がロウレベルのような活性化レベルのときは、コマンド
またはデータが入力されていると判別される。一方、／
ＣＤＥがハイレベルのような非活性レベルのときは、ア
ドレスが入力されていると判別される。FIG. 19 shows the timing at the time of data writing. As can be seen from the figure, at the time of writing, first, a write command is input, and subsequently, write destination sector addresses add1 and add2 are input and fetched in synchronization with the fall of the write enable signal / WE. At this time, the identification of the command and the address is distinguished by the control signal (command / data enable signal) / CDE input at the same time. That is, / CDE
Is an activation level such as a low level, it is determined that a command or data has been input. on the other hand,/
When CDE is at an inactive level such as a high level, it is determined that an address has been input.

【００９２】アドレスの次に、１セクタ（１つのワード
線に接続されているメモリセルの数は、５２８Ｘ８個）
に記憶すべき最初の８ビットの書込みデータＤ１が入力
され、クロックＳＣに同期して上記入力バッファ部２１
に取り込まれる。そして、データ変換回路２０における
データ変換後にゲート制御信号ＹＧによって上記伝送ゲ
ートＴＧ１〜ＴＧ３が開かれて、３ビット×４の書込み
データがデータラッチ列１２ａ，１２ｂとセンスアンプ
列１１に順次転送され、保持される。その後、８ビット
単位で入力される書込みデータＤ２，Ｄ３，・・・Ｄ５
２８が逐次データ変換されてセンスアンプ列１１とデー
タラッチ列１２ａ，１２ｂに格納される。１セクタ分の
書込みデータの転送が終了すると、外部から書込み開始
コマンドが入力されて取り込まれる。このコマンドを解
読し前記書込みシーケンスを実行することで、１セクタ
分のデータの書込みが同時に行なわれる。Next to the address, one sector (the number of memory cells connected to one word line is 528 × 8)
Is input to the input buffer unit 21 in synchronization with the clock SC.
It is taken in. After the data conversion in the data conversion circuit 20, the transmission gates TG1 to TG3 are opened by the gate control signal YG, and the write data of 3 bits × 4 is sequentially transferred to the data latch columns 12a and 12b and the sense amplifier column 11. Will be retained. Thereafter, the write data D2, D3,.
28 are sequentially converted and stored in the sense amplifier row 11 and the data latch rows 12a and 12b. When the transfer of the write data for one sector is completed, a write start command is externally input and taken in. By decoding this command and executing the write sequence, data for one sector is simultaneously written.

【００９３】メモリアレイ１０では、上記センスアンプ
列１１に格納されたデータが“１”になっているデータ
線に接続されている記憶素子に対して書込み動作すなわ
ち書込みパルスの印加が行なわれて、各記憶素子のしき
い値が図１５に示すようにシフトされて、４値つのしき
い値内の１つのしきい値によって表される２ビットのデ
ータを１メモリセルに書き込むことができる。図２０に
書込み制御手順を示す。In the memory array 10, a write operation, that is, a write pulse is applied to the storage element connected to the data line in which the data stored in the sense amplifier row 11 is "1". The threshold value of each storage element is shifted as shown in FIG. 15, so that 2-bit data represented by one of the four threshold values can be written to one memory cell. FIG. 20 shows a write control procedure.

【００９４】図２０における第１ステップＳ１（書込み
データをラッチ１１，１２ａ、１２ｂに転送）が上記デ
ータ変換回路２０からセンスアンプ列１１とデータラッ
チ列１２ａ，１２ｂへのデータ転送である。第２ステッ
プＳ２以降は、上記書込み開始コマンドが入力されるこ
とで開始される制御シーケンスである。The first step S1 in FIG. 20 (transfer of write data to latches 11, 12a and 12b) is data transfer from the data conversion circuit 20 to the sense amplifier row 11 and the data latch rows 12a and 12b. The control sequence starting from the second step S2 is started by inputting the write start command.

【００９５】この制御シーケンスでは、最初に、既に取
り込まれている書込みアドレスをデコードすることによ
って、選択されたワード線が、たとえば、−１１Ｖのよ
うな書き込み電位に設定される（ステップＳ２）。これ
とともに、データ線上の伝送ＭＯＳＦＥＴ Ｑt1がオン
され、そのときセンスアンプ列１１に保持されているデ
ータに応じてデータが“１”になっているデータ線を、
たとえば、＋５Ｖのような電位に設定して書込みを行な
わせる。次に、データ線を、たとえば、＋１Ｖのような
電位にプリチャージしてから、上記選択ワード線を、た
とえば、＋１．５Ｖのような電圧に設定して、書き込み
ベリファイのためのベリファイ読出しが行なわれる。こ
のとき、正常に書込みが終了したメモリセルからセンス
アンプ列１１に読み出されたデータは“０”に変化す
る。そこで、センスアンプ列１１の保持データがすべて
“０”になっているか否かが判定される（ステップＳ
３）。そして、１つでも“１”のデータが残っている場
合には、そのときセンスアンプ列１１に保持されている
データを用いて再度書込みが行なわれる（ステップＳ
４）。In this control sequence, first, a selected word line is set to a write potential such as -11 V by decoding a write address already taken in (step S2). At the same time, the transmission MOSFET Qt1 on the data line is turned on, and the data line whose data is "1" according to the data held in the sense amplifier array 11 at that time is
For example, writing is performed by setting to a potential such as + 5V. Next, after precharging the data line to a potential such as + 1V, the selected word line is set to a voltage such as + 1.5V and verify-read for write verify is performed. It is. At this time, the data read from the memory cell to which the writing has been normally completed to the sense amplifier row 11 changes to “0”. Therefore, it is determined whether or not all the data held in the sense amplifier array 11 is "0" (step S).
3). If at least one data of "1" remains, writing is performed again using the data held in the sense amplifier array 11 at that time (step S).
4).

【００９６】ベリファイ判定の結果、センスアンプ列１
１のデータがすべて“０”になった場合にはステップＳ
５へ進む。ステップ５では、データラッチ列１２ａに保
持されているデータがセンスアンプ列１１へ転送される
（データラッチ１２ａからセンスアンプ列１１へのデー
タ転送は、データ線上の伝送ＭＯＳＦＥＴ Ｑｔ１を用
いて行なうことができる）。それから、選択ワード線の
電位が、前回よりも若干低い−１０．５Ｖのような電位
に設定される（ステップＳ６）。As a result of the verify judgment, the sense amplifier row 1
If all the data of 1 has become "0", step S
Go to 5. In step 5, the data held in the data latch train 12a is transferred to the sense amplifier train 11 (the data transfer from the data latch 12a to the sense amplifier train 11 can be performed using the transmission MOSFET Qt1 on the data line. it can). Then, the potential of the selected word line is set to a potential such as -10.5 V, which is slightly lower than the previous word line (step S6).

【００９７】次に、センスアンプ列１１に保持されたデ
ータに基づいて書込みを行なった後、選択ワード線を＋
２．５Ｖのような電圧に設定して、ベリファイ読出しが
行なわれる。そして、センスアンプ列１１の保持データ
がすべて“０”になっているか否かが判定される。（ス
テップＳ７）。そして、センスアンプ列１１の保持デー
タの中に１つでも“１”のデータが残っている場合に
は、そのときセンスアンプ列１１に保持されているデー
タを用いて、再度書込みが行なわれる（ステップＳ
８）。Next, after writing based on the data held in the sense amplifier array 11, the selected word line is set to +
Verify reading is performed by setting the voltage to 2.5 V or the like. Then, it is determined whether or not all the data held in the sense amplifier array 11 is “0”. (Step S7). Then, when at least one data of "1" remains in the data held in the sense amplifier array 11, writing is performed again using the data held in the sense amplifier array 11 at that time ( Step S
8).

【００９８】ベリファイ判定の結果、センスアンプ列１
１のデータがすべて“０”になった場合には、ステップ
Ｓ９へ進む。ステップ９において、今度はデータラッチ
列１２ｂに保持されているデータがセンスアンプ列１１
へ転送される。それから、選択ワード線の電位が、前回
よりもさらに若干低い−１０Ｖのような電位に設定され
る。（ステップＳ１０）。次に、センスアンプ列１１に
保持されたデータに基づいて書込みを行なった後、選択
ワード線の電位を＋３．３Ｖのような電圧に設定して、
ベリファイ読出しが行なわれる。その後、センスアンプ
列１１の保持データがすべて“０”になっているか否か
が判定される（ステップＳ１１）。そして、センスアン
プ列１１のデータに１つでも“１”のデータが残ってい
る場合には、そのときセンスアンプ列１１に保持されて
いるデータを用いて再度書込みが行なわれる（ステップ
Ｓ１２）。As a result of the verify judgment, the sense amplifier row 1
When all the data of 1 has become "0", the process proceeds to step S9. In step 9, the data held in the data latch row 12b is
Transferred to Then, the potential of the selected word line is set to a potential a little lower than the previous time, such as -10V. (Step S10). Next, after writing based on the data held in the sense amplifier array 11, the potential of the selected word line is set to a voltage such as + 3.3V,
Verify reading is performed. Thereafter, it is determined whether or not all the data held in the sense amplifier array 11 is "0" (step S11). Then, when at least one data of "1" remains in the data of the sense amplifier array 11, writing is performed again using the data held in the sense amplifier array 11 at that time (step S12).

【００９９】以上の手順により、消去レベルから遠いし
きい値のメモリセルへの書込みから順次しきい値が近い
メモリセルへの書込みが実行されて、書込み動作が終了
する。ただし、書込み電圧を徐々に下げて行く代わりに
書込みパルス幅を徐々に小さくして行くようにしてもよ
い。According to the above procedure, writing to memory cells having threshold values far from the erase level and writing to memory cells having threshold values which are close to each other are sequentially performed, and the writing operation is completed. However, instead of gradually lowering the write voltage, the write pulse width may be gradually reduced.

【０１００】メモリセルが４段階のしきい値内の１つを
有し、１つのメモリセルに２ビットのデータを記憶する
ように構成された実施例のフラッシュメモリにおいて、
各２ビットのデータの読出しは、以下のようにされる。In a flash memory according to an embodiment in which a memory cell has one of four threshold values and is configured to store 2-bit data in one memory cell,
Reading of each 2-bit data is performed as follows.

【０１０１】選択ワード線の電位、すなわち、メモリセ
ルのコントロールゲートの電位を３段階（各しきい値の
中間の値）に連続的に変化させて、メモリセルのデータ
が読み出される。この場合、データ線ＤＬを介して選択
メモリセルのドレインは＋１Ｖの電圧が印加され、また
ローカルソース線ＬＳＬは回路の接地電位点に接続され
る。The data of the memory cell is read out by continuously changing the potential of the selected word line, that is, the potential of the control gate of the memory cell in three steps (an intermediate value of each threshold value). In this case, a voltage of +1 V is applied to the drain of the selected memory cell via the data line DL, and the local source line LSL is connected to the ground potential point of the circuit.

【０１０２】しきい値がワード線のレベルよりも低いメ
モリセルはオン状態とされるため、このメモリセルが接
続されたデータ線の電位は、プリチャージレベル（１
Ｖ）から接地電位にディスチャージされる。一方、しき
い値がワード線のレベルよりも高いメモリセルはオフ状
態とされるため、このメモリセルが接続されたデータ線
の電位はプリチャージレベル（１Ｖ）のままに維持され
る。このデータ線の電位がセンスアンプ回路ＳＡにより
検出されて増幅され、１次読出しデータが得られる。Since the memory cell whose threshold value is lower than the level of the word line is turned on, the potential of the data line connected to this memory cell is set to the precharge level (1
V) to the ground potential. On the other hand, since the memory cell whose threshold value is higher than the level of the word line is turned off, the potential of the data line to which this memory cell is connected is maintained at the precharge level (1 V). The potential of this data line is detected and amplified by the sense amplifier circuit SA, and primary read data is obtained.

【０１０３】なお、データの逆変換は、まず選択ワード
線のレベルを＋３．５Ｖにして選択メモリセルからデー
タをセンスアンプ列１１のラッチ回路に読み出し、ラッ
チ回路内のデータをデータラッチ列１２ａへ転送して保
持させる。次に、選択ワード線のレベルを＋２．７Ｖに
して選択メモリセルからデータをセンスアンプ列１１の
ラッチ回路に読み出し、ラッチ回路内のデータをデータ
ラッチ列１２ｂへ転送して保持させる。最後に、選択ワ
ード線のレベルを＋１．７Ｖにして選択メモリセルから
データを読み出してセンスアンプ列１１に保持させる。
このようにして選択ワード線のレベルを３段階に時系列
的に変化させることにより、同一メモリセルから３種の
データが順次読み出されてデータラッチ列１２ａ，１２
ｂとセンスアンプ列１１に保持されるので、これらの読
み出されたデータに対して論理演算を実施して逆変換す
ることで書き込まれたデータと同じ読出しデータを２ビ
ット単位で復元することができる。In the reverse conversion of data, first, the level of the selected word line is set to +3.5 V, data is read from the selected memory cell to the latch circuit of the sense amplifier row 11, and the data in the latch circuit is sent to the data latch row 12a. Transfer and hold. Next, the level of the selected word line is set to +2.7 V, data is read from the selected memory cell to the latch circuit of the sense amplifier row 11, and the data in the latch circuit is transferred to the data latch row 12b and held. Finally, the level of the selected word line is set to +1.7 V, and data is read from the selected memory cell and held in the sense amplifier array 11.
In this way, by changing the level of the selected word line in three stages in time series, three types of data are sequentially read from the same memory cell and the data latch columns 12a, 12
b and the data held in the sense amplifier array 11, the same read data as the written data can be restored in units of 2 bits by performing a logical operation on the read data and performing an inverse conversion. it can.

【０１０４】なお、データ読み出し時におけるワード線
電位の連続的な変更は、１．７Ｖ、２．７Ｖ、３．５Ｖ
の順に時系列的に行なうようにしてもよい。Incidentally, the continuous change of the word line potential at the time of data reading is 1.7 V, 2.7 V, and 3.5 V.
May be performed in time series.

【０１０５】表２には、メモリセルの記憶データとそれ
ぞれの１次読出しデータおよび逆変換後の読出しデータ
を示す。Table 2 shows storage data of the memory cells, respective primary read data, and read data after inverse conversion.

【０１０６】[0106]

【表２】 なお、上記逆変換は、データ変換回路２０内にそのよう
な論理演算回路を設けて行なってもよいが、メモリアレ
イ１０内のデータ線を用いてデータラッチ列１２ａ，１
２ｂとセンスアンプ列１１に保持されているデータ同士
のワイヤード論理（論理和あるいは排他的論理和）をと
ることで実行することもできる。また、読出し動作は、
読出しを指令するコマンドが入力されることにより実行
される。前述のように、データ読み出し時におけるワー
ド線電位の連続的な変更は、１．７Ｖのような第１電
位、２．７Ｖのような第２電位、３．５Ｖのような第３
電位の順に時系列的に行なうようにしてもよい。[Table 2] Note that the above inverse conversion may be performed by providing such a logical operation circuit in the data conversion circuit 20. However, the data latch column 12a, 1
It can also be executed by taking wired logic (logical sum or exclusive logical sum) between 2b and the data held in the sense amplifier array 11. The read operation is
This is executed by inputting a command instructing reading. As described above, the continuous change of the word line potential at the time of data reading is the first potential such as 1.7V, the second potential such as 2.7V, and the third potential such as 3.5V.
It may be performed in a time series in the order of the potential.

【０１０７】図２７は、ビット線シールド方式の多値型
フラッシュメモリに上記のようなワード線の電位の変化
を適用した場合において、センスアンプＳＡの動作タイ
ミングとデータ伝送ＭＯＳＦＥＴ（図１７に示されるＱ
ｔ１及びＱｔ１’に相当するトランスファＭＯＳＦＥ
Ｔ）の開閉タイミングの模式的なタイミングチャートを
示している。なお、図２６は、たとえば、メモリマット
ＭＡＴ（Ｕ）内のメモリセルからデータを読み出す場合
のものされる。FIG. 27 shows the operation timing of the sense amplifier SA and the data transmission MOSFET (shown in FIG. 17) when the above-described change in the potential of the word line is applied to the bit line shield type multi-level flash memory. Q
Transfer MOSFET corresponding to t1 and Qt1 '
A schematic timing chart of the opening / closing timing of T) is shown. FIG. 26 shows, for example, a case where data is read from a memory cell in memory mat MAT (U).

【０１０８】図２８は、図２７に示されるタイミングで
制御される多値型フラッシュメモリの回路図の一例を示
している。まず、図２８が説明される。FIG. 28 shows an example of a circuit diagram of a multilevel flash memory controlled at the timing shown in FIG. First, FIG. 28 is described.

【０１０９】図２８に示される回路図は、図３に示され
る２値型フラッシュメモリを多値型フラッシュメモリに
適用したものである。各データ線において、その一端に
はセンスアンプ（ＳＡｎ，ＳＡｎ＋２、ＳＡ２ｎ，ＳＡ
２ｎ＋２）が接続され、その他端にはデータラッチ回路
ＤＴＵ及びＤＴＤ（図１８参照）が結合される。図３に
おいて説明されたように、センスアンプＳＡｎ及びＳＡ
ｎ＋２を用いてデータを読み出す場合、“０”の付いた
制御信号が所定のタイミングで選択的に活性化される。
メモリマットＭＡＴ（Ｕ）内の複数のメモリセルからデ
ータを読み出すなら、“０Ｕ”の付く制御信号が用いら
れる。メモリマットＭＡＴ（Ｄ）内の複数のメモリセル
からデータを読み出すなら、“０Ｄ”の付く制御信号が
用いられる。センスアンプＳＡｎ及びＳＡｎ＋２を用い
てデータを読み出すので、制御信号ＤＤＣ１Ｕ及びＤＤ
Ｃ１Ｄはハイレベルとされる。The circuit diagram shown in FIG. 28 is obtained by applying the binary flash memory shown in FIG. 3 to a multi-level flash memory. One end of each data line has a sense amplifier (SAn, SAn + 2, SA2n, SA2).
2n + 2), and data latch circuits DTU and DTD (see FIG. 18) are coupled to the other end. As described in FIG. 3, the sense amplifiers SAn and SAn
When data is read using n + 2, a control signal with “0” is selectively activated at a predetermined timing.
To read data from a plurality of memory cells in the memory mat MAT (U), a control signal with “0U” is used. To read data from a plurality of memory cells in the memory mat MAT (D), a control signal with "0D" is used. Since the data is read using the sense amplifiers SAn and SAn + 2, the control signals DDC1U and DD
C1D is at a high level.

【０１１０】その結果、センスアンプＳＡ２ｎ及びＳＡ
２ｎ＋２に対応する各偶数番目のデータ線は接地電位と
されて、シールド線としての機能が達成される。センス
アンプＳＡｎ及びＳＡｎ＋２を活性化させるための制御
信号ＳＬＮ０及びＳＬＰ０は、図８に示されるセンスア
ンプ電源供給回路ＰＳＰと同様な回路構成を有する図示
されない第１センスアンプ電源供給回路によって形成さ
れると見なされる。さらに、第１センスアンプ電源供給
回路の制御信号は、図８に示される第１及び第２制御信
号ＶＳＡＰ１及びＶＳＡＰ２に”０”を付けたＶＳＡＰ
１０及びＶＳＡＰ２０とされるものと見なされる。As a result, sense amplifiers SA2n and SA2n
Each even-numbered data line corresponding to 2n + 2 is set to the ground potential, and the function as a shield line is achieved. Control signals SLN0 and SLP0 for activating sense amplifiers SAn and SAn + 2 are formed by a first sense amplifier power supply circuit (not shown) having a circuit configuration similar to that of sense amplifier power supply circuit PSP shown in FIG. Be considered. Further, the control signal of the first sense amplifier power supply circuit is a VSAP obtained by adding “0” to the first and second control signals VSAP1 and VSAP2 shown in FIG.
10 and VSAP20.

【０１１１】一方、センスアンプＳＡ２ｎ及びＳＡ２ｎ
＋２を用いてデータを読み出す場合、“１”の付いた制
御信号が所定のタイミングで選択的に活性化される。メ
モリマットＭＡＴ（Ｕ）内の複数のメモリセルからデー
タを読み出すなら、“１Ｕ”の付く制御信号が用いられ
る。メモリマットＭＡＴ（Ｄ）内の複数のメモリセルか
らデータを読み出すなら、“１Ｄ”の付く制御信号が用
いられる。センスアンプＳＡ２ｎ及びＳＡ２ｎ＋２を用
いてデータを読み出すので、制御信号ＤＤＣ０Ｕ及びＤ
ＤＣ０Ｄはハイレベルとされる。On the other hand, sense amplifiers SA2n and SA2n
When reading data using +2, the control signal with “1” is selectively activated at a predetermined timing. To read data from a plurality of memory cells in the memory mat MAT (U), a control signal with “1U” is used. To read data from a plurality of memory cells in the memory mat MAT (D), a control signal with “1D” is used. Since data is read using the sense amplifiers SA2n and SA2n + 2, the control signals DDC0U and DDC0U
DC0D is at a high level.

【０１１２】その結果、センスアンプＳＡｎ及びＳＡｎ
＋２に対応する各奇数番目のデータ線は接地電位とされ
て、シールド線としての機能が達成される。センスアン
プＳＡ２ｎ及びＳＡ２ｎ＋２を活性化させるための制御
信号ＳＬＮ１及びＳＬＰ１は、図８に示されるセンスア
ンプ電源供給回路ＰＳＰと同様な回路構成を有する図示
されない第２センスアンプ電源供給回路によって形成さ
れると見なされる。さらに、第１センスアンプ電源供給
回路の制御信号は、図８に示される第１及び第２制御信
号ＶＳＡＰ１、ＶＳＡＰ２に“１”を付けたＶＳＡＰ１
１及びＶＳＡＰ２１とされると見なされる。As a result, the sense amplifiers SAn and SAn
Each odd-numbered data line corresponding to +2 is set to the ground potential, and the function as a shield line is achieved. The control signals SLN1 and SLP1 for activating the sense amplifiers SA2n and SA2n + 2 are formed by a second sense amplifier power supply circuit (not shown) having a circuit configuration similar to that of the sense amplifier power supply circuit PSP shown in FIG. Be considered. Further, the control signal of the first sense amplifier power supply circuit is VSAP1 obtained by adding “1” to the first and second control signals VSAP1 and VSAP2 shown in FIG.
1 and VSAP21.

【０１１３】図２７に示されるように、選択ワード線の
電位は、特に制限されないが、１．７Ｖのような第１電
位、２．７Ｖのような第２電位、３．５Ｖのような第３
電位へと順に時系列的に変更される。As shown in FIG. 27, the potential of the selected word line is not particularly limited. 3
It is changed in time series to the potential.

【０１１４】選択ワード線の電位が１．７Ｖにされる
と、まず、奇数番目のデータ線が選択状態にされる。そ
のため、奇数番目のデータ線に設けられるショートＭＯ
ＳＦＥＴとしてのトランジスタＱｓ０、Ｑｓ０’（図２
８参照）の動作を制御するための制御信号ＤＤＣ０Ｕ／
Ｄが電源電圧Ｖｃｃのようなハイレベルから接地電位Ｖ
ｓｓ（ＧＮＤ）のようなローレベルにされる。偶数番目
のデータ線に設けられるショートＭＯＳＦＥＴとしての
トランジスタＱｓ１、Ｑｓ１’（図２８参照）の動作を
制御するための制御信号ＤＤＣ１Ｕ／Ｄは電源電圧Ｖｃ
ｃのようなハイレベルを維持する。それによって、偶数
番目のデータ線が接地電位Ｖｓｓ（ＧＮＤ）のような電
位とされ、シールド線としての機能する。その後、図１
７に示されるローカルドレイン線選択信号ＳｉＤＵによ
って各メモリセル列ＭＣＣのローカルドレイン線ＬＤＬ
が選択データ線に結合され、選択されたメモリセルの読
み出しデータが選択データ線に読み出される。制御信号
ＴＲ０が選択的にハイレベルとされて、トランスファＭ
ＯＳＦＥＴＱｔ０及びＱｔ０’が選択的にオン状態とさ
れる。When the potential of the selected word line is set to 1.7 V, first, the odd-numbered data lines are set to the selected state. Therefore, the short MO provided in the odd-numbered data line
The transistors Qs0 and Qs0 ′ as SFETs (FIG. 2)
8) for controlling the operation of DDC0U /
D is changed from a high level such as the power supply voltage Vcc to the ground potential V.
A low level such as ss (GND) is set. The control signal DDC1U / D for controlling the operation of the transistors Qs1 and Qs1 ′ (see FIG. 28) provided as the short MOSFETs provided on the even-numbered data lines is equal to the power supply voltage Vc.
Maintain a high level like c. Thereby, the even-numbered data lines are set to a potential such as the ground potential Vss (GND), and function as a shield line. Then, FIG.
7 according to the local drain line selection signal SiDU, the local drain line LDL of each memory cell column MCC.
Are coupled to the selected data line, and the read data of the selected memory cell is read to the selected data line. When the control signal TR0 is selectively set to the high level, the transfer M
OSFETs Qt0 and Qt0 'are selectively turned on.

【０１１５】そして、制御信号ＴＲ０が選択的にハイレ
ベルとされているとき、第１センスアンプ供給回路の第
１制御信号ＶＳＡＮＰ１０がハイレベルへ変化する。一
方、制御信号ＴＲ０のローレベルへの変化に応答して、
第１センスアンプ供給回路の第１制御信号ＶＳＡＮＰ２
０がハイレベルへ変化する。それによって、センスアン
プＳＡｎ及びＳＡｎ＋２の電源電位側の電位は、図示さ
れるように、２段階に変化し、選択ワード線の電位が
１．７Ｖの時の選択メモリセルのデータがセンスアンプ
ＳＡｎ及びＳＡｎ＋２に読み出される。センスアンプＳ
Ａｎ及びＳＡｎ＋２にデータが読み出された後、制御信
号ＤＤＣ０Ｕ／Ｄが、同図に（Ａ）として示されるよう
に、一時的にハイレベルにされ、データ線電位が接地電
位Ｖｓｓ（ＧＮＤ）のようなローレベルにされる。When the control signal TR0 is selectively set to the high level, the first control signal VSANNP10 of the first sense amplifier supply circuit changes to the high level. On the other hand, in response to the change of the control signal TR0 to a low level,
First control signal VSANP2 of first sense amplifier supply circuit
0 changes to a high level. As a result, the potentials on the power supply potential side of the sense amplifiers SAn and SAn + 2 change in two stages as shown in the figure, and the data of the selected memory cell when the potential of the selected word line is 1.7 V is applied to the sense amplifiers SAn and SAn. Read to SAn + 2. Sense amplifier S
After the data has been read out to An and SAn + 2, the control signal DDC0U / D is temporarily set to the high level as shown in FIG. It is set to such a low level.

【０１１６】その後、制御信号ＤＤＣ０Ｕ／Ｄがハイレ
ベルにされて、奇数番目のデータ線に設けられるショー
トＭＯＳＦＥＴとしてのトランジスタＱｓ０、Ｑｓ０’
がオン状態にされる。一方、制御信号ＤＤＣ１Ｕ／Ｄは
ローレベルにされ、偶数番目のデータ線に設けられるシ
ョートＭＯＳＦＥＴとしてのトランジスタＱｓ１、Ｑｓ
１’がオフ状態にされる。それによって、奇数番目のデ
ータ線が接地電位Ｖｓｓ（ＧＮＤ）のような電位とさ
れ、シールド線としての機能する。そして、偶数データ
線を用いたデータの読み出しが開始される。Thereafter, the control signal DDC0U / D is set to the high level, and the transistors Qs0 and Qs0 'as short MOSFETs provided on the odd-numbered data lines are provided.
Is turned on. On the other hand, the control signal DDC1U / D is set to low level, and the transistors Qs1, Qs as short MOSFETs provided on the even-numbered data lines are provided.
1 'is turned off. Thereby, the odd-numbered data lines are set to a potential such as the ground potential Vss (GND), and function as a shield line. Then, data reading using the even data lines is started.

【０１１７】その後、図１７に示されるローカルドレイ
ン線選択信号ＳｉＤＵによって各メモリセル列ＭＣＣの
ローカルドレイン線ＬＤＬが選択データ線に結合され、
選択されたメモリセルの読み出しデータが選択データ線
に読み出される。制御信号ＴＲ１が選択的にハイレベル
とされて、トランスファＭＯＳＦＥＴＱｔ１及びＱｔ
１’が選択的にオン状態とされる。制御信号ＴＲ１が選
択的にハイレベルとされているとき、第２センスアンプ
供給回路の第１制御信号ＶＳＡＮＰ１１がハイレベルへ
変化する。Thereafter, the local drain line LDL of each memory cell column MCC is coupled to the selected data line by the local drain line selection signal SiDU shown in FIG.
The read data of the selected memory cell is read to the selected data line. The control signal TR1 is selectively set to a high level, and the transfer MOSFETs Qt1 and Qt
1 'is selectively turned on. When the control signal TR1 is selectively set to the high level, the first control signal VSANNP11 of the second sense amplifier supply circuit changes to the high level.

【０１１８】一方、制御信号ＴＲ１のローレベルへの変
化に応答して、第２センスアンプ供給回路の第１制御信
号ＶＳＡＮＰ２１がハイレベルへ変化する。それによっ
て、センスアンプＳＡ２ｎ及びＳＡ２ｎ＋２の電源電位
側の電位は、図示されるように、２段階に変化し、選択
ワード線の電位が１．７Ｖの時の選択メモリセルのデー
タがセンスアンプＳＡ２ｎ及びＳＡ２ｎ＋２に読み出さ
れる。センスアンプＳＡ２ｎ及びＳＡ２ｎ＋２にデータ
が読み出された後、制御信号ＤＤＣ０Ｕ／Ｄが、同図に
（Ａ）として示されるように、一時的にハイレベルにさ
れ、データ線電位が接地電位Ｖｓｓ（ＧＮＤ）のような
ローレベルにされる。On the other hand, in response to the change of the control signal TR1 to the low level, the first control signal VSANNP21 of the second sense amplifier supply circuit changes to the high level. As a result, the potentials on the power supply potential side of the sense amplifiers SA2n and SA2n + 2 change in two stages as shown in the figure, and the data of the selected memory cell when the potential of the selected word line is 1.7 V is transferred to the sense amplifiers SA2n and SA2n. Read to SA2n + 2. After the data is read out to the sense amplifiers SA2n and SA2n + 2, the control signal DDC0U / D is temporarily set to the high level as shown in FIG. 11A, and the data line potential is set to the ground potential Vss (GND). ) As low level.

【０１１９】その後、センスアンプＳＡｎ、ＳＡｎ＋
２，ＳＡ２ｎ，ＳＡ２ｎ＋２に保持されたデータは、た
とえば、データラッチ回路ＤＴＵへ転送される。Thereafter, the sense amplifiers SAn and SAn +
2, the data held in SA2n and SA2n + 2 are transferred to, for example, data latch circuit DTU.

【０１２０】その後、選択ワード線のレベルが２．７Ｖ
に変更され、前記同様に、奇数データ線を用いたデータ
の読み出しが行われ、その後、偶数データ線を用いたデ
ータの読み出しが行われる。そして、２．７Ｖの選択ワ
ード線のレベルによって読み出されたメモリセルのデー
タは、センスアンプＳＡｎ、ＳＡｎ＋２，ＳＡ２ｎ，Ｓ
Ａ２ｎ＋２から、たとえば、データラッチ回路ＤＴＤへ
転送される。Thereafter, the level of the selected word line is changed to 2.7V.
In the same manner as described above, data reading using the odd data lines is performed, and then data reading using the even data lines is performed. The data of the memory cell read at the level of the selected word line of 2.7 V is applied to the sense amplifiers SAn, SAn + 2, SA2n, S
From A2n + 2, for example, the data is transferred to data latch circuit DTD.

【０１２１】そして次に、選択ワード線のレベルが３．
５Ｖに変更され、前記同様に、奇数データ線を用いたデ
ータの読み出しが行われ、その後、偶数データ線を用い
たデータの読み出しが行われる。そして、３．５Ｖの選
択ワード線のレベルによって読み出されたメモリセルの
データは、センスアンプＳＡｎ、ＳＡｎ＋２，ＳＡ２
ｎ，ＳＡ２ｎ＋２に保持される。Then, the level of the selected word line is set to 3.
The voltage is changed to 5 V, and the data is read out using the odd-numbered data lines, and then the data is read out using the even-numbered data lines. The data of the memory cell read at the level of the selected word line of 3.5 V is applied to the sense amplifiers SAn, SAn + 2, SA2
n, SA2n + 2.

【０１２２】その後、データの逆変換がなされて、フラ
ッシュメモリの外部の、たとえば、マイクロプロセッサ
へ供給される。Thereafter, the data is inversely converted and supplied to the outside of the flash memory, for example, to a microprocessor.

【０１２３】このような多値フラッシュメモリにおいて
は、“００”、“０１”、“１０”及び“１１”からな
る４つのデータの内、１つのデータを１つのメモリセル
に記憶させる。そのため、各データに対応する書き込み
しきい値のレベルが細かく制御される。上記多値型フラ
ッシュメモリは、“０”ないし“１”のような１ビット
のデータを１つのメモリセルに記憶させるフラッシュメ
モリと比較して、各データを記憶させるために設定され
た各しきい値の差は狭いので、各メモリセルに記憶され
たデータの読み出し時においてノイズに対して敏感であ
る。本発明においては、センスアンプの電源電圧が２段
階に変更させられるので、データ線の電位変化が制限さ
れ、前記同様に、ノイズ成分の発生を押さえることがで
きる。従って、多値フラッシュメモリの様に、各データ
を記憶させるために設定された各しきい値の差が狭くさ
れても、正確なデータの読み出しが可能となる。In such a multi-level flash memory, one of four data "00", "01", "10" and "11" is stored in one memory cell. Therefore, the level of the write threshold value corresponding to each data is finely controlled. The multi-level flash memory is compared with a flash memory that stores 1-bit data such as “0” to “1” in one memory cell, and each threshold set for storing each data. Since the value difference is narrow, the data stored in each memory cell is sensitive to noise when reading data. In the present invention, since the power supply voltage of the sense amplifier is changed in two stages, the change in the potential of the data line is limited, and the generation of noise components can be suppressed as in the above case. Therefore, even if the difference between the thresholds set for storing each data is narrowed, as in a multi-level flash memory, accurate data can be read.

【０１２４】図２１には、データ書込み時におけるメモ
リアレイ内の各信号の変化を示す。書込みの際には、先
ず選択ワードが−１０Ｖのような電位にされるととも
に、センスアンプＳＡに動作電圧ＳＬＰ，ＳＬＮとして
Ｖｃｃ（５Ｖ）とＶｓｓが供給されて活性化され入出力
端子に供給される書込みデータに応じたデータが保持さ
れ、制御信号ＰＣＵによってプリチャージＭＯＳＦＥＴ
Ｑｐ１がオンされてそのときのセンスアンプＳＡの保
持データに応じてデータ線ＤＬが１．５Ｖまたは０Ｖに
プリチャージされる（タイミングｔ１）。FIG. 21 shows changes in signals in the memory array at the time of data writing. At the time of writing, first, the selected word is set to a potential such as -10 V, and Vcc (5 V) and Vss are supplied to the sense amplifier SA as operating voltages SLP and SLN to be activated and supplied to the input / output terminals. The data corresponding to the write data is held, and the precharge MOSFET is controlled by the control signal PCU.
When Qp1 is turned on, the data line DL is precharged to 1.5V or 0V according to the data held in the sense amplifier SA at that time (timing t1).

【０１２５】次に、プリチャージＭＯＳＦＥＴ Ｑｐ１
がオフされ、代わってデータ伝送ＭＯＳＦＥＴ Ｑｔ１
が４．２Ｖの電圧の制御信号ＴＲによってオンされてデ
ータ線がセンスアンプに接続される（タイミングｔ
２）。このとき、センスアンプＳＡには動作電圧ＳＬＰ
としてＶｃｃ（５Ｖ）が供給されているため、１．５Ｖ
であったデータ線は、４．２Ｖの制御信号ＴＲよりもそ
のしきい値電圧Ｖｔｈ分だけ低い電圧に上昇する。Next, the precharge MOSFET Qp1
Is turned off and the data transmission MOSFET Qt1 is replaced.
Is turned on by a 4.2 V control signal TR, and the data line is connected to the sense amplifier (at timing t).
2). At this time, the operating voltage SLP is applied to the sense amplifier SA.
Vcc (5 V) is supplied as
Rises to a voltage lower than the 4.2V control signal TR by the threshold voltage Vth.

【０１２６】その後、データ伝送ＭＯＳＦＥＴ Ｑｔ１
のゲート制御信号ＴＲは６．４Ｖのような電圧に上昇さ
れ、センスアンプＳＡの動作電圧ＳＬＰは４．２Ｖのよ
うな電圧に降下される（タイミングｔ３）。これによっ
て、プリチャージされたデータ線の電位は４．２Ｖにさ
れる。それから、制御信号ＳｉＤＵがハイレベルに変化
されて選択スイッチＭＯＳＦＥＴ Ｑｓ１がオンされる
ことによって、データ線ＤＬの電位がローカルドレイン
線ＬＤＬに伝達されそれが選択されているメモリセルの
ドレインに印加されてフローティングゲートからの電荷
の引き抜きすなわちデータ“１”の書込みが行なわれる
（タイミングｔ４）。なお、この間メモリセルのソース
側の選択スイッチＭＯＳＦＥＴ Ｑｓ２は制御信号Ｓｉ
ＳＵによって連続してずっとオフとされ、選択メモリセ
ルのソースはオープン状態のまま書込みが行なわれる。Thereafter, the data transmission MOSFET Qt1
Is increased to a voltage such as 6.4 V, and the operating voltage SLP of the sense amplifier SA is decreased to a voltage such as 4.2 V (timing t3). As a result, the potential of the precharged data line is set to 4.2V. Then, when the control signal SiDU is changed to the high level to turn on the selection switch MOSFET Qs1, the potential of the data line DL is transmitted to the local drain line LDL and is applied to the drain of the selected memory cell. Withdrawal of charge from the floating gate, that is, writing of data "1" is performed (timing t4). During this time, the selection switch MOSFET Qs2 on the source side of the memory cell is controlled by the control signal Si.
The signal is continuously turned off by the SU, and writing is performed while the source of the selected memory cell remains open.

【０１２７】図２２には、上記メモリアレイ１０、デー
タ変換回路２０および制御回路並びにメモリ周辺回路を
同一半導体チップ上に備えた多値フラッシュメモリの全
体の構成例が示されている。FIG. 22 shows an overall configuration example of a multilevel flash memory including the memory array 10, the data conversion circuit 20, the control circuit, and the memory peripheral circuit on the same semiconductor chip.

【０１２８】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
をデコードするコマンドデコーダ３１と、該コマンドデ
コーダ３１のデコード結果に基づいて当該コマンドに対
応した処理を実行すべくメモリ内部の各回路に対する制
御信号を順次形成して出力する制御回路（シーケンサ）
３２とを備えており、コマンドが与えられるとそれを解
読して自動的に対応する処理を実行するように構成され
ている。上記制御回路３２は、例えばマイクロプログラ
ム方式のＣＰＵの制御部と同様に、コマンド（命令）を
実行するのに必要な一連のマイクロ命令郡が格納された
ＲＯＭ（リードオンリメモリ）からなり、コマンドデコ
ーダ３１がコマンドに対応したマイクロ命令群の先頭ア
ドレスを生成して制御回路３２に与えることにより、マ
イクロプログラムが起動されるように構成されている。Although not particularly limited, the flash memory of this embodiment executes a command decoder 31 for decoding a command given from an external CPU or the like, and executes a process corresponding to the command based on a decoding result of the command decoder 31. Control circuit (sequencer) that sequentially generates and outputs control signals for each circuit inside the memory
32, when a command is given, it is configured to decode the command and automatically execute a corresponding process. The control circuit 32 is, for example, a ROM (Read Only Memory) in which a series of microinstructions necessary for executing a command (instruction) is stored, similarly to a control unit of a microprogram type CPU. The micro-program 31 is configured to start by generating a head address of a micro-instruction group corresponding to the command and giving the head address to the control circuit 32.

【０１２９】図２２において、図１６と同一符号が付さ
れている回路部分は同一の機能を有する回路である。す
なわち、１０は２つのメモリマットＭＡＴ（Ｕ），ＭＡ
Ｔ（Ｄ）で構成されたメモリアレイ、２０は外部から入
力された書込みデータを２ビットごとに４値データに変
換するデータ変換回路、１１は変換された書込みデータ
や読出しデータを保持するセンスアンプ列、１２ａ，１
２ｂはデータラッチ列である。In FIG. 22, circuit portions denoted by the same reference numerals as in FIG. 16 are circuits having the same functions. That is, 10 is two memory mats MAT (U), MA
A memory array composed of T (D), 20 is a data conversion circuit for converting externally input write data into quaternary data every two bits, and 11 is a sense amplifier for holding converted write data and read data Column, 12a, 1
2b is a data latch column.

【０１３０】メモリアレイ１０には、各メモリマットＭ
ＡＴ（Ｕ），ＭＡＴ（Ｄ）に対応してそれぞれＸ系のア
ドレスデコーダ１３ａ，１３ｂと、該デコーダ１３ａ，
１３ｂのデコード結果に従って各メモリマット内の１本
のワード線ＷＬを選択レベルに駆動するワードドライブ
回路１４ａ，１４ｂが設けられている。特に制限されな
いが、この実施例のメモリアレイ１０では、上記ワード
ドライブ回路が各メモリマットの両側および中央に配置
されている。図１６や図１７には示されていないが、Ｙ
系のアドレスデコーダ回路およびこのデコーダによって
選択的にオン、オフされてデータ変換回路２０からのデ
ータを対応するセンスアンプに転送させるカラムスイッ
チは、センスアンプ列１１と一体的に構成されている。
図２２には、このＹ系デコーダ回路とカラムスイッチと
センスアンプ回路とが、１つの機能ブロックＹ−ＤＥＣ
＆ＳＬＴで示されている。Each memory mat M
The X-system address decoders 13a and 13b corresponding to AT (U) and MAT (D), respectively.
Word drive circuits 14a and 14b are provided for driving one word line WL in each memory mat to a selected level according to the decoding result of 13b. Although not particularly limited, in the memory array 10 of this embodiment, the word drive circuits are arranged on both sides and the center of each memory mat. Although not shown in FIGS. 16 and 17, Y
A system address decoder circuit and a column switch that is selectively turned on and off by the decoder to transfer data from the data conversion circuit 20 to a corresponding sense amplifier are integrally formed with the sense amplifier array 11.
FIG. 22 shows that this Y-system decoder circuit, column switch, and sense amplifier circuit form one functional block Y-DEC.
& SLT.

【０１３１】この実施例の多値フラッシュメモリには、
上記各回路の他、書込み時や消去時にセンスアンプ列１
１のデータに基づいて書込みまたは消去が終了したか判
定して上記制御回路３２に知らせ書込みシーケンスまた
は消去シーケンスを終了させる書込・消去判定回路３３
や、内部の動作に必要なタイミングクロックを形成して
メモリ内の各回路に供給するクロック発生回路３４、メ
モリ内部の状態を反映するとともに外部に対して外部か
らアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／
Ｂを信号を形成して出力したり内部回路をテストする機
能を備えたステイタス＆テスト系回路３５、メモリアレ
イ１０から読み出された信号を増幅するメインアンプ回
路３６、電源系回路３７、外部から入力されるアドレス
信号や書込みデータ信号およびコマンドを取り込んで内
部の所定の回路に供給するとともに読出しデータ信号を
外部へ出力するための入出力バッファ回路３８、外部か
ら入力される制御信号を取り込んで制御回路３２その他
内部の所定の回路に供給したり上記入出力バッファ回路
３８を制御する制御信号入力バッファ＆入出力制御回路
３９、アドレス制御系回路４０、メモリアレイ内に不良
ビットがあった場合に予備メモリ行と置き換えるための
冗長回路４１等が設けられている。The multi-level flash memory of this embodiment includes:
In addition to the above circuits, the sense amplifier array 1 is used at the time of writing or erasing.
A write / erase determination circuit 33 that determines whether the writing or erasing has been completed based on the data of 1 and notifies the control circuit 32 of the writing or erasing sequence.
And a clock generation circuit 34 which forms a timing clock necessary for internal operation and supplies the clock to each circuit in the memory. The clock generation circuit 34 reflects the internal state of the memory and indicates whether external access is possible to the outside. / Busy signal R /
A status and test system circuit 35 having a function of forming and outputting a signal B and a function of testing an internal circuit; a main amplifier circuit 36 for amplifying a signal read from the memory array 10; a power supply system circuit 37; An input / output buffer circuit 38 for taking in an input address signal, write data signal and command and supplying it to an internal predetermined circuit and outputting a read data signal to the outside, taking in a control signal inputted from the outside and controlling A control signal input buffer & input / output control circuit 39 for supplying a circuit 32 and other internal predetermined circuits and controlling the input / output buffer circuit 38, an address control system circuit 40, and a spare when there is a defective bit in the memory array. A redundant circuit 41 for replacing a memory row is provided.

【０１３２】この実施例のフラッシュメモリは、アドレ
ス信号と書込みデータ信号およびコマンド入力とで外部
端子（ピン）Ｉ／Ｏを共用している。そのため、入出力
バッファ回路３８は、上記制御信号入力バッファ＆入出
力制御回路３９からの制御信号に従ってこれらの入力信
号を区別して取り込み所定の内部回路に供給する。ま
た、上記電源系回路３７は、基板電位等の基準となる電
圧を発生する基準電源発生回路や外部から供給される電
源電圧Ｖccに基づいて書込み電圧、消去電圧、読出し電
圧、ベリファイ電圧等チップ内部で必要とされる電圧を
発生するチャージポンプ等からなる内部電源発生回路、
メモリの動作状態に応じてこれらの電圧の中から所望の
電圧を選択してメモリアレイ１０に供給する電源切り替
え回路、これらの回路を制御する電源制御回路等からな
る。The flash memory of this embodiment shares an external terminal (pin) I / O for an address signal, a write data signal, and a command input. Therefore, the input / output buffer circuit 38 discriminates these input signals according to the control signal from the control signal input buffer & input / output control circuit 39 and supplies them to a predetermined internal circuit. The power supply circuit 37 includes a reference power supply circuit for generating a reference voltage such as a substrate potential and a write voltage, an erase voltage, a read voltage, a verify voltage, etc. based on a power supply voltage Vcc supplied from the outside. An internal power supply generating circuit including a charge pump for generating a voltage required by
It comprises a power supply switching circuit for selecting a desired voltage from these voltages in accordance with the operation state of the memory and supplying it to the memory array 10, a power supply control circuit for controlling these circuits, and the like.

【０１３３】上記アドレス制御系回路４０は、外部から
入力されるアドレス信号を取り込んでカウントアップす
るアドレスカウンタＡＣＮＴや、データ転送時にＹアド
レスを自動的に更新したりデータ消去時等に自動的にＸ
アドレスを発生するアドレスジェネレータＡＧＥＮ、入
力アドレスと不良アドレスとを比較してアドレスが一致
したときに選択メモリ行または列を切り換える救済系回
路等からなる。The address control system circuit 40 receives an externally input address signal and counts up the address signal. The address counter ACNT automatically updates the Y address at the time of data transfer and automatically shifts the X address at the time of data erasure.
An address generator AGEN for generating an address, a rescue circuit for switching the selected memory row or column when the input address is compared with the defective address and the address matches, and the like are provided.

【０１３４】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。The control signals input from an external CPU or the like to the flash memory of this embodiment include, for example, a reset signal RES, a chip select signal CE, and a write control signal W.
E, an output control signal OE, a command enable signal C for indicating a command or data input or an address input
DE, system clock SC, and the like.

【０１３５】なお、上記実施例の多値フラッシュメモリ
を制御する外部の装置としては、アドレス生成機能とコ
マンド生成機能を備えていればよいので、汎用マイクロ
コンピュータＬＳＩを用いることができる。As an external device for controlling the multi-value flash memory of the above embodiment, a general-purpose microcomputer LSI can be used as long as it has an address generation function and a command generation function.

【０１３６】図２３には上記フラッシュメモリを記憶装
置として使用したシステムの構成例が示されている。か
かるシステムは電源をオフしてもフラッシュメモリ内に
データが保持されるので、例えばＰＣカードのような携
帯用外部記憶装置や携帯用電子機器の制御システム等に
好適である。FIG. 23 shows a configuration example of a system using the flash memory as a storage device. Such a system is suitable for a portable external storage device such as a PC card, a control system for a portable electronic device, and the like because data is retained in the flash memory even when the power is turned off.

【０１３７】図２３において、１００はフラッシュメモ
リ、１１０は主としてフラッシュメモリ１００のデータ
読出しやデータ書込み、データ消去等の制御を実行する
半導体データ処理装置としてのワンチップマイクロコン
ピュータ、１２０はフラッシュメモリのデータ書込み時
にエラー訂正符号を生成したりデータ読出し時にリード
データをチェックしてエラーを訂正したりするＥＣＣ
（エラーコレクティングコード）回路、１３０はＥＥＰ
ＲＯＭ等からなりフラッシュメモリ１１０のデータ書換
え回数をテーブル形式で記憶する管理テーブルメモリ、
１４０は標準バス１５０を介して図外のマイクロプロセ
ッサから供給される書込みデータを一時蓄えるためのラ
イトバッファ、１６０は上記ワンチップマイクロコンピ
ュータ１１０とメモリ１００，１３０、ＥＣＣ回路１２
０との間を接続するローカルバス、１７０は該ローカル
バス１６０と上記標準バス１５０との間の信号のインタ
フェースを行なうバスインタフェース回路である。携帯
用外部記憶装置では上記各回路はプラスチックカードの
ような１枚の基板に設けられる。また、携帯用電子機器
では上記各回路はプリント配線基板のような１枚の基板
に設けられ、液晶表示パネルなどと共に図示しない本体
ケースに組み込まれる。In FIG. 23, reference numeral 100 denotes a flash memory; 110, a one-chip microcomputer as a semiconductor data processing device for mainly performing control of data reading, data writing, data erasing, etc. of the flash memory 100; ECC that generates an error correction code at the time of writing and checks the read data at the time of data reading to correct errors
(Error collecting code) circuit, 130 is EEP
A management table memory made of a ROM or the like and storing the number of times of data rewriting of the flash memory 110 in a table format;
140 is a write buffer for temporarily storing write data supplied from a microprocessor (not shown) via a standard bus 150; 160 is the one-chip microcomputer 110, the memories 100 and 130, and the ECC circuit 12
Reference numeral 170 denotes a bus interface circuit for interfacing signals between the local bus 160 and the standard bus 150. In a portable external storage device, the above circuits are provided on a single substrate such as a plastic card. In a portable electronic device, the above circuits are provided on a single substrate such as a printed wiring board, and are incorporated in a main body case (not shown) together with a liquid crystal display panel and the like.

【０１３８】以上説明したように、上記実施例において
は、データ線の電位を増幅するセンスアンプとデータ線
との間に設けられたスイッチ素子の動作タイミングを制
御し、データ線の電位をセンスアンプに伝達してから上
記スイッチ素子をオフ状態させた後にセンスアンプに動
作電圧を供給して増幅動作をさせる。データ線の電位は
センスアンプの増幅動作によって上昇されないようにな
り、２層目メタル層からなるデータ線と１層目ないし３
層目メタル層からなる信号線との間に寄生する寄生容量
を介して、隣接したデータ線の隣のデータ線へのノイズ
は少なくされる。その結果、データの誤読出しを防止す
ることができるという効果がある。As described above, in the above embodiment, the operation timing of the switch element provided between the data line and the sense amplifier for amplifying the potential of the data line is controlled, and the potential of the data line is controlled by the sense amplifier. Then, after the switch element is turned off, an operating voltage is supplied to the sense amplifier to perform an amplifying operation. The potential of the data line is prevented from being raised by the amplification operation of the sense amplifier, and the data line composed of the second metal layer and the first to third layers are formed.
Noise to a data line adjacent to an adjacent data line is reduced through a parasitic capacitance that is parasitic between the signal line and the signal line formed of the metal layer. As a result, there is an effect that erroneous reading of data can be prevented.

【０１３９】また、データ線の電位を増幅するセンスア
ンプに対して電源電圧を選択的に供給する手段を設け、
その制御電圧を下げてセンスアンプの動作電圧を低減さ
せる。そのため、センスアンプによるデータ線の電位変
化が遅くなり、それによって２層目メタル層からなるデ
ータ線と１層目ないし３層目メタル層からなる信号線と
の間に寄生する寄生容量を介して、隣接したデータ線の
隣のデータ線へ伝達されるノイズは小さくされる。その
結果、データの誤読出しを防止することができるという
効果がある。A means for selectively supplying a power supply voltage to a sense amplifier for amplifying the potential of the data line is provided.
The operating voltage of the sense amplifier is reduced by lowering the control voltage. Therefore, the potential change of the data line due to the sense amplifier is slowed down, and the parasitic capacitance between the data line formed of the second metal layer and the signal line formed of the first to third metal layers is reduced. The noise transmitted to the data line adjacent to the adjacent data line is reduced. As a result, there is an effect that erroneous reading of data can be prevented.

【０１４０】さらに、データ線の電位を増幅するセンス
アンプに対して電源電圧を選択的に供給する電源供給手
段を複数個設けて、これらの電源供給手段を時間をずら
して起動させるようにしたので、センスアンプの動作電
流が段階的に増大されデータ線のレベルの急激な変化が
回避される。それによって、２層目メタル層からなるデ
ータ線と１層目ないし３層目メタル層からなる信号線と
の間に寄生する寄生容量を介して、隣接したデータ線の
隣のデータ線へ伝達されるノイズが小さくされる。それ
結果、データの誤読出しを防止することができるという
効果がある。なお、上記実施例においては、選択された
メモリセルのしきい値が選択ワード線の電位より高い場
合、選択メモリマット側の選択データ線の電位が１Ｖの
様な低いプリチャージレベルから５Ｖの様な電源電位へ
変化し、非選択メモリマット側の選択データ線の電位は
０．５Ｖのような低いプリチャージ電位から０Ｖの様な
接地電位へ変化する。従って、選択メモリマット側の選
択データ線の電位変化値は、非選択メモリマット側の選
択データ線のそれより大きいので、電源電圧Ｖｃｃをセ
ンスアンプへ選択的に供給する電源供給手段を複数個設
けることが適切である。接地電位ＧＮＤをセンスアンプ
へ選択的に供給する電源供給手段を複数個設けることは
あまり意味はない。Further, a plurality of power supply means for selectively supplying a power supply voltage to a sense amplifier for amplifying the potential of the data line are provided, and these power supply means are activated at a staggered time. In addition, the operating current of the sense amplifier is increased step by step, so that a rapid change in the level of the data line is avoided. As a result, the data is transmitted to a data line adjacent to the adjacent data line via a parasitic capacitance between the data line formed of the second metal layer and the signal line formed of the first to third metal layers. Noise is reduced. As a result, there is an effect that erroneous reading of data can be prevented. In the above embodiment, when the threshold value of the selected memory cell is higher than the potential of the selected word line, the potential of the selected data line on the selected memory mat side is changed from a low precharge level such as 1 V to 5 V. And the potential of the selected data line on the non-selected memory mat side changes from a low precharge potential such as 0.5 V to a ground potential such as 0 V. Therefore, since the potential change value of the selected data line on the selected memory mat side is larger than that of the selected data line on the unselected memory mat side, a plurality of power supply means for selectively supplying the power supply voltage Vcc to the sense amplifier are provided. That is appropriate. It does not make much sense to provide a plurality of power supply means for selectively supplying the ground potential GND to the sense amplifier.

【０１４１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、各
メモリセルに対する書込み方式も、実施例のように、一
旦消去を行なってしきい値を高くした後に書込みパルス
でしきい値を下げる方式に限定されず、書込みパルスで
しきい値を高くする方式等であっても良い。また、実施
例では、データ“１”を保持するセンスアンプ回路に対
応するメモリセルに書込みを行なってしきい値を変化さ
せているが、データ“０”を保持するセンスアンプ回路
に対応するメモリセルに書込みを行なってしきい値を変
化させるようにしても良い。The invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist thereof. Needless to say. For example, the write method for each memory cell is not limited to the method of once erasing and raising the threshold value and then lowering the threshold value with a write pulse, as in the embodiment, but increasing the threshold value with a write pulse. Or the like. In the embodiment, the threshold value is changed by writing to the memory cell corresponding to the sense amplifier circuit holding data “1”. However, the memory corresponding to the sense amplifier circuit holding data “0” is changed. The threshold may be changed by writing to the cell.

【０１４２】さらに、上記実施例では、メモリアレイを
２つのマットによって構成した場合について説明した
が、この発明はそれに限定されず、偶数個のマットに分
割した場合はもちろん１つのマットで構成されている場
合にも適用することができる。以上の説明では主として
本発明者によってなされた発明をその背景となった利用
分野であるフラッシュメモリに適用した場合について説
明したが、この発明はそれに限定されるものでなくダイ
ナミックＲＡＭなど半導体記憶装置一般に広く利用する
ことができる。Further, in the above-described embodiment, the case where the memory array is constituted by two mats has been described. However, the present invention is not limited to this case. It can also be applied when In the above description, the case where the invention made by the present inventor is mainly applied to a flash memory, which is the field of application as the background, has been described. However, the present invention is not limited to this, and is generally applied to semiconductor memory devices such as dynamic RAMs. Can be widely used.

【０１４３】[0143]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【０１４４】すなわち、この発明は、データ線に寄生す
る寄生容量を介してのデータ線間ノイズの発生を防止し
て誤読出しをなくすことが可能な半導体記憶装置を実現
することができる。That is, according to the present invention, it is possible to realize a semiconductor memory device capable of preventing occurrence of noise between data lines via a parasitic capacitance parasitic on a data line and eliminating erroneous reading.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明を適用して好適なフラッシュメモリの
メモリアレイ及び周辺回路の構成例を示す回路図であ
る。FIG. 1 is a circuit diagram showing a configuration example of a memory array and peripheral circuits of a flash memory suitable for applying the present invention.

【図２】メモリアレイ及びセンスアンプ回路ＳＡの具体
例を示す回路図である。FIG. 2 is a circuit diagram showing a specific example of a memory array and a sense amplifier circuit SA.

【図３】ビット線シールド方式のフラッシュメモリの具
体的回路図である。FIG. 3 is a specific circuit diagram of a bit line shield type flash memory.

【図４】メモリアレイの周辺に設けられる制御信号形成
回路の具体例を示す回路図である。FIG. 4 is a circuit diagram showing a specific example of a control signal forming circuit provided around a memory array.

【図５】メモリアレイの周辺に設けられるセンスアンプ
電源供給回路の具体例を示す回路図である。FIG. 5 is a circuit diagram showing a specific example of a sense amplifier power supply circuit provided around a memory array;

【図６】本発明を適用したフラッシュメモリのデータ読
出し方法の第１の実施例を示すタイミング図である。FIG. 6 is a timing chart showing a first embodiment of a data read method of a flash memory to which the present invention is applied;

【図７】本発明を適用したフラッシュメモリのデータ読
出し方法の第２の実施例を示すタイミング図である。FIG. 7 is a timing chart showing a second embodiment of the data read method of the flash memory to which the present invention is applied.

【図８】本発明の第３の実施例におけるセンスアンプ電
源供給回路の具体例を示す回路図である。FIG. 8 is a circuit diagram showing a specific example of a sense amplifier power supply circuit according to a third embodiment of the present invention.

【図９】本発明の第３の実施例におけるデータ読出し時
タイミングを示すタイミング図である。FIG. 9 is a timing chart showing data reading timing in the third embodiment of the present invention.

【図１０】本発明を適用したフラッシュメモリのデータ
読出し方法の第４の実施例を示すタイミング図である。FIG. 10 is a timing chart showing a fourth embodiment of the data read method of the flash memory to which the present invention is applied.

【図１１】本発明の第５の実施例におけるメモリアレイ
の構成例を示す回路図である。FIG. 11 is a circuit diagram showing a configuration example of a memory array according to a fifth embodiment of the present invention.

【図１２】本発明の第５の実施例におけるデータ読出し
時タイミングを示すタイミング図である。FIG. 12 is a timing chart showing data reading timing in a fifth embodiment of the present invention.

【図１３】本発明を適用したフラッシュメモリにおける
メモリセル部のデータ線と直交する方向に沿った断面構
造を示す断面路図である。FIG. 13 is a cross-sectional view showing a cross-sectional structure along a direction orthogonal to a data line of a memory cell portion in a flash memory to which the present invention is applied.

【図１４】本発明を適用したフラッシュメモリにおける
メモリセル部のデータ線に沿った断面構造を示す断面路
図である。FIG. 14 is a sectional view showing a sectional structure along a data line of a memory cell portion in a flash memory to which the present invention is applied;

【図１５】本発明を適用した多値フラッシュメモリのデ
ータ書込み方法の一例の概略を示す説明図である。FIG. 15 is an explanatory diagram showing an outline of an example of a data writing method of a multilevel flash memory to which the present invention is applied.

【図１６】本発明を適用した多値フラッシュメモリのメ
モリアレイ及び周辺回路の一例を示す回路図である。FIG. 16 is a circuit diagram showing an example of a memory array and peripheral circuits of a multilevel flash memory to which the present invention is applied.

【図１７】本発明を適用した多値フラッシュメモリのメ
モリアレイ及びセンスアンプ回路ＳＡの一例を示す回路
図である。FIG. 17 is a circuit diagram showing an example of a memory array and a sense amplifier circuit SA of a multilevel flash memory to which the present invention is applied.

【図１８】本発明を適用して好適な多値フラッシュメモ
リにおける２ビットの書込みデータを４値のデータに変
換するデータ変換回路の一例を示す論理回路図である。FIG. 18 is a logic circuit diagram showing an example of a data conversion circuit for converting 2-bit write data into quaternary data in a suitable multi-level flash memory to which the present invention is applied.

【図１９】実施例の多値フラッシュメモリの書込み時の
データ入力タイミングを示すタイミングチャートであ
る。FIG. 19 is a timing chart showing data input timing at the time of writing in the multi-level flash memory of the embodiment.

【図２０】実施例の多値フラッシュメモリの書込み手順
の一例を示すフローチャートである。FIG. 20 is a flowchart illustrating an example of a writing procedure of the multilevel flash memory according to the embodiment;

【図２１】実施例の多値フラッシュメモリにおけるデー
タ書込み時の信号タイミングを示すタイミング図であ
る。FIG. 21 is a timing chart showing signal timings at the time of data writing in the multilevel flash memory of the embodiment.

【図２２】本発明を適用して好適な多値フラッシュメモ
リの一例の概略を示す全体ブロック図である。FIG. 22 is an overall block diagram schematically illustrating an example of a multilevel flash memory suitable for applying the present invention.

【図２３】本発明に係る多値フラッシュメモリの応用シ
ステムの一例を示すブロック図である。FIG. 23 is a block diagram showing an example of an application system of the multilevel flash memory according to the present invention.

【図２４】本発明者らの検討したフラッシュメモリにお
けるメモリアレイの構成例を示す回路図である。FIG. 24 is a circuit diagram showing a configuration example of a memory array in a flash memory studied by the present inventors.

【図２５】本発明者らによって明らかとされたフラッシ
ュメモリにおけるノイズ発生メカニズムを説明する概念
図である。FIG. 25 is a conceptual diagram illustrating a noise generation mechanism in a flash memory clarified by the present inventors.

【図２６】本発明者らによって明らかとされたフラッシ
ュメモリにおけるノイズ発生メカニズムを示す説明図で
ある。FIG. 26 is an explanatory diagram showing a noise generation mechanism in a flash memory clarified by the present inventors.

【図２７】本発明を適用したビットシールド方式の多値
型フラッシュメモリにおけるセンスアンプのタイミング
動作を示すタイミング図である。FIG. 27 is a timing chart showing a timing operation of a sense amplifier in a bit-shielded multilevel flash memory to which the present invention is applied.

【図２８】本発明を適用したビットシールド方式の多値
型フラッシュメモリにおけるメモリアレイ及びその周辺
回路を示す回路図である。FIG. 28 is a circuit diagram showing a memory array and its peripheral circuits in a bit shield type multilevel flash memory to which the present invention is applied.

【符号の説明】[Explanation of symbols]

１０ メモリアレイ １１ センスアンプ列 １２ａ，１２ｂ データラッチ列 １３ Ｘ系アドレスデコーダ １４ ワードドライブ回路 ２０ データ変換回路 ２１ バッファ部 ２２ データ変換部 ＳＡ センスアンプ回路 ＤＬ データ線 ＷＬ ワード線 ＭＣ メモリセル ＳＡ センスアンプ Reference Signs List 10 memory array 11 sense amplifier row 12a, 12b data latch row 13 X-system address decoder 14 word drive circuit 20 data conversion circuit 21 buffer section 22 data conversion section SA sense amplifier circuit DL data line WL word line MC memory cell SA sense amplifier

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (72)発明者 三輪 仁 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 大嶋 一義 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. ⁶ Identification symbol FI H01L 29/788 29/792 (72) Inventor Jin Hitachi Device Co., Ltd. 6-16 Shinmachi, Ome City, Tokyo (72) Inventor Kazuyoshi Oshima 6-16 Shinmachi, Ome-shi, Tokyo 3 Device Development Center, Hitachi, Ltd.

Claims (13)

【特許請求の範囲】[Claims] 【請求項１】 複数のメモリセルと、これらのメモリセ
ルを選択するための複数のワード線と、選択されたメモ
リセルの状態に対応した電位が生じる複数のデータ線
と、各データ線の電位を増幅する差動型増幅回路とを含
むメモリアレイから所望のメモリセルのデータを読み出
すデータ読出し方法であって、 上記差動型増幅回路とこれに対応されたデータ線との間
にそれぞれスイッチを設け、上記ワード線によりメモリ
セルを選択してから上記スイッチをオンさせてデータ線
の電位を差動型増幅回路に伝達した後、上記スイッチを
オフさせ、その後上記差動型増幅回路に動作電圧を供給
して増幅動作をさせるようにしたことを特徴とする半導
体記憶装置のデータ読出し方法。1. A plurality of memory cells, a plurality of word lines for selecting these memory cells, a plurality of data lines generating a potential corresponding to a state of the selected memory cells, and a potential of each data line A data reading method for reading data of a desired memory cell from a memory array including a differential amplifier circuit for amplifying the data, wherein a switch is provided between the differential amplifier circuit and a data line corresponding thereto. After the memory cell is selected by the word line, the switch is turned on to transmit the potential of the data line to the differential amplifier circuit, then the switch is turned off, and then the operating voltage is applied to the differential amplifier circuit. A data reading method for a semiconductor memory device, wherein the data is supplied to perform an amplification operation. 【請求項２】 複数のメモリセルと、これらのメモリセ
ルを選択するための複数のワード線と、選択されたメモ
リセルの状態に対応した電位が生じる複数のデータ線
と、各データ線の電位を増幅する差動型増幅回路とを含
むメモリアレイから所望のメモリセルのデータを読み出
すデータ読出し方法であって、 上記差動型増幅回路に動作電圧を選択的に供給可能な電
圧供給手段を設け、上記ワード線によりメモリセルを選
択してから上記電圧供給手段を制御して上記差動型増幅
回路によるデータ線の電位変化が他のデータ線に所定以
上のノイズを与えない程度の動作電圧を上記差動型増幅
回路に供給して増幅動作をさせるようにしたことを特徴
とする半導体記憶装置のデータ読出し方法。2. A plurality of memory cells, a plurality of word lines for selecting these memory cells, a plurality of data lines generating a potential corresponding to a state of the selected memory cell, and a potential of each data line. A data read method for reading data of a desired memory cell from a memory array including a differential amplifier circuit for amplifying the data, wherein voltage supply means capable of selectively supplying an operating voltage to the differential amplifier circuit is provided. After selecting a memory cell by the word line, controlling the voltage supply means to set an operating voltage at which the potential change of the data line by the differential amplifier circuit does not give a predetermined noise or more to other data lines. A data reading method for a semiconductor memory device, wherein the data is supplied to the differential amplifier circuit to perform an amplification operation. 【請求項３】 複数のメモリセルと、これらのメモリセ
ルを選択するための複数のワード線と、選択されたメモ
リセルの状態に対応した電位が生じる複数のデータ線
と、各データ線の電位を増幅する差動型増幅回路とを含
むメモリアレイから所望のメモリセルのデータを読み出
すデータ読出し方法であって、 上記差動型増幅回路に動作電圧を選択的に供給可能な電
圧供給回路に複数個の出力トランジスタを設け、上記ワ
ード線によりメモリセルを選択してから上記複数の出力
トランジスタを順番に起動させて上記差動型増幅回路に
対して順次増加する動作電圧を供給して段階的な増幅動
作をさせるようにしたことを特徴とする半導体記憶装置
のデータ読出し方法。3. A plurality of memory cells, a plurality of word lines for selecting these memory cells, a plurality of data lines generating a potential corresponding to a state of the selected memory cell, and a potential of each data line. A data reading method for reading data of a desired memory cell from a memory array including a differential amplifier circuit for amplifying the data, wherein a plurality of voltage supply circuits capable of selectively supplying operating voltages to the differential amplifier circuit are provided. A plurality of output transistors, a memory cell is selected by the word line, and then the plurality of output transistors are sequentially activated to supply a sequentially increasing operating voltage to the differential amplifier circuit, thereby providing a step-by-step operation. A data reading method for a semiconductor memory device, wherein an amplifying operation is performed. 【請求項４】 複数の不揮発性メモリセルと、これらの
メモリセルを選択するための複数のワード線と、選択さ
れたメモリセルの状態に対応した電位が生じる複数のデ
ータ線と、各データ線の電位を増幅する差動型増幅回路
とを含むメモリアレイを備え、上記メモリセルのしきい
値を書込みデータに応じて設定するように構成された不
揮発性半導体記憶装置であって、 上記差動型増幅回路とこれに対応されたデータ線との間
にそれぞれスイッチが設けられているとともに、上記メ
モリアレイの外側には上記ワード線によりメモリセルを
選択してから上記スイッチをオンさせてデータ線の電位
を差動型増幅回路に伝達した後、上記スイッチをオフさ
せその後上記差動型増幅回路に動作電圧を供給して増幅
動作をさせる制御信号を形成する制御信号形成回路が設
けられてなることを特徴とする不揮発性半導体記憶装
置。4. A plurality of nonvolatile memory cells, a plurality of word lines for selecting these memory cells, a plurality of data lines for generating a potential corresponding to the state of the selected memory cells, and each data line A non-volatile semiconductor memory device comprising a memory array including a differential amplifier circuit for amplifying the potential of the memory cell, wherein the threshold value of the memory cell is set according to write data. A switch is provided between the type amplifier circuit and the corresponding data line, and a memory cell is selected by the word line outside the memory array, and the switch is turned on to select the data line. After transmitting the potential of the differential amplifier circuit to the differential amplifier circuit, turning off the switch, and then supplying an operating voltage to the differential amplifier circuit to form a control signal for performing an amplification operation. The nonvolatile semiconductor memory device characterized by forming circuit is provided. 【請求項５】 複数の不揮発性メモリセルと、これらの
メモリセルを選択するための複数のワード線と、選択さ
れたメモリセルの状態に対応した電位が生じる複数のデ
ータ線と、各データ線の電位を増幅する差動型増幅回路
とを含むメモリアレイを備え、上記メモリセルのしきい
値を書込みデータに応じて設定するように構成された不
揮発性半導体記憶装置であって、 上記メモリアレイの外側には、上記差動型増幅回路に動
作電圧を選択的に供給可能な電圧供給手段と、上記ワー
ド線によりメモリセルを選択してから上記電圧供給手段
を制御して上記差動型増幅回路によるデータ線の電位変
化が他のデータ線に所定以上のノイズを与えない程度の
動作電圧を上記差動型増幅回路に供給して増幅動作をさ
せる制御信号を形成する制御信号形成回路とが設けられ
てなることを特徴とする不揮発性半導体記憶装置。5. A plurality of nonvolatile memory cells, a plurality of word lines for selecting these memory cells, a plurality of data lines generating a potential corresponding to the state of the selected memory cells, and each data line A non-volatile semiconductor storage device, comprising: a memory array including a differential amplifier circuit for amplifying a potential of the memory cell; and setting a threshold value of the memory cell according to write data. Outside, a voltage supply means capable of selectively supplying an operating voltage to the differential amplifier circuit, and a memory cell selected by the word line, and then the voltage supply means is controlled to control the differential amplifier circuit. A control signal forming circuit for supplying an operating voltage to the differential amplifier circuit such that a change in potential of the data line by the circuit does not cause noise of a predetermined level or more to other data lines to form a control signal for performing an amplification operation. DOO nonvolatile semiconductor memory device, wherein a thus provided. 【請求項６】 複数の不揮発性メモリセルと、これらの
メモリセルを選択するための複数のワード線と、選択さ
れたメモリセルの状態に対応した電位が生じる複数のデ
ータ線と、各データ線の電位を増幅する差動型増幅回路
とを含むメモリアレイを備え、上記メモリセルのしきい
値を書込みデータに応じて設定するように構成された不
揮発性半導体記憶装置であって、 上記差動型増幅回路に動作電圧を選択的に供給可能な複
数の出力トランジスタを含む電圧供給手段と、上記ワー
ド線によりメモリセルを選択してから上記複数の出力ト
ランジスタを順番に起動させて上記差動型増幅回路に対
して順次増加する動作電圧を供給して段階的な増幅動作
をさせる制御信号を形成する制御信号形成回路とが設け
られてなることを特徴とする不揮発性半導体記憶装置。6. A plurality of nonvolatile memory cells, a plurality of word lines for selecting these memory cells, a plurality of data lines generating a potential corresponding to the state of the selected memory cells, and each data line A non-volatile semiconductor memory device comprising a memory array including a differential amplifier circuit for amplifying the potential of the memory cell, wherein the threshold value of the memory cell is set according to write data. Voltage supply means including a plurality of output transistors capable of selectively supplying an operating voltage to the type amplifier circuit; and selecting the memory cells by the word lines and then sequentially activating the plurality of output transistors to form the differential type. A control signal forming circuit for supplying a sequentially increasing operating voltage to the amplifier circuit and forming a control signal for causing a stepwise amplification operation to be performed; Body storage device. 【請求項７】 上記制御信号形成回路は、各データ線に
対応された上記差動型増幅回路に１つおきに交互に動作
電圧を供給して増幅動作させる制御信号を形成して出力
するように構成されていることを特徴とする請求項４、
５または６に記載の不揮発性半導体記憶装置。7. The control signal forming circuit forms and outputs a control signal for performing an amplifying operation by alternately supplying an operating voltage to every other differential amplifier circuit corresponding to each data line. 4. The method according to claim 4, wherein
7. The nonvolatile semiconductor memory device according to 5 or 6. 【請求項８】 上記複数のメモリセルが各々しきい値を
可変なＭＯＳＦＥＴで構成され、これらのＭＯＳＦＥＴ
の共通ソースに定電位を供給する導電層が上記ＭＯＳＦ
ＥＴのゲートを構成する導電層と上記データ線を構成す
る導電層との間にそれぞれ絶縁膜を介して設けられ、上
記データ線を構成する導電層の上には絶縁膜を介して上
記制御信号を供給する信号線を構成する導電層が設けら
れことを特徴とする請求項５、６、又は７に記載の不揮
発性半導体記憶装置。8. The plurality of memory cells are each constituted by a MOSFET whose threshold value is variable.
The conductive layer that supplies a constant potential to the common source of the MOSF
The control signal is provided between the conductive layer forming the gate of the ET and the conductive layer forming the data line via an insulating film, and the control signal is provided on the conductive layer forming the data line via the insulating film. 8. The nonvolatile semiconductor memory device according to claim 5, further comprising: a conductive layer forming a signal line for supplying a voltage. 【請求項９】 請求項５〜８に記載の不揮発性半導体記
憶装置と、バスを介して該不揮発性半導体記憶装置に接
続されデータの読出しおよび書込みを行なう半導体デー
タ処理装置とが、一つの基板に搭載されてなることを特
徴とするデータ記憶装置。9. A non-volatile semiconductor storage device according to claim 5, wherein the non-volatile semiconductor storage device is connected to the non-volatile semiconductor storage device via a bus to read and write data. A data storage device, which is mounted on a device. 【請求項１０】 半導体基板と、 上記半導体基板に形成され、コントロールゲートと、フ
ローティングゲートとをそれぞれ含む複数のメモリセル
と、 上記複数のメモリセルのコントロールゲートに結合され
た複数のワード線と、 複数の奇数データ線と複数の偶数データ線とを含み、所
定の方向に延在する第１金属配線層によって形成された
複数のデータ線と、 上記半導体基板に形成され、上記複数のメモリセルと上
記複数のデータ線とを選択的に結合する選択トランジス
タと、 上記選択トランジスタを制御するための制御信号（Ｓｉ
ＤＵ／Ｄ）が供給され、上記所定の方向と直交する方向
に延在し、上記第１金属配線層と異なる層の第２金属配
線層によって形成された制御信号線と、 上記複数の奇数データのそれぞれに結合された複数の奇
数センスアンプと上記複数の偶数データのそれぞれに結
合された複数の偶数センスアンプを含む複数のセンスア
ンプと、 上記複数の奇数センスアンプが活性化され、かつ、上記
複数の偶数センスアンプが非活性化されるとき、上記複
数の偶数データ線を所定の電位に設定し、上記複数の偶
数センスアンプが活性化され、かつ、上記複数の奇数セ
ンスアンプが非活性化されるとき、上記複数の奇数デー
タ線を所定の電位に設定する複数のトランジスタ（Ｑｄ
２，Ｑｓ０，Ｑｓ０’,Ｑｓ１，Ｑｓ１）’と、 上記奇数センスアンプへその動作電圧を選択的に供給す
る第１電源供給回路と、上記偶数センスアンプへその動
作電圧を選択的に供給する第２電源供給回路と、を含
み、 上記第１電源供給回路は上記奇数センスアンプにそのソ
ース・ドレイン経路を結合された第１及び第２出力トラ
ンジスタとを含み、上記第１出力トランジスタが動作状
態とされ後上記第２トランジスタが選択的に動作状態と
され、 上記第２電源供給回路は上記偶数センスアンプにそのソ
ース・ドレイン経路を結合された第３及び第４出力トラ
ンジスタとを含み、上記第２出力トランジスタが動作状
態とされた後上記第４トランジスタが選択的に動作状態
とされることを特徴とする一括消去型不揮発性半導体記
憶装置。10. A semiconductor substrate, a plurality of memory cells formed on the semiconductor substrate, each including a control gate and a floating gate, and a plurality of word lines coupled to the control gates of the plurality of memory cells. A plurality of data lines including a plurality of odd data lines and a plurality of even data lines and formed by a first metal wiring layer extending in a predetermined direction; and a plurality of memory cells formed on the semiconductor substrate. A selection transistor that selectively couples the plurality of data lines; and a control signal (Si) for controlling the selection transistor.
DU / D), the control signal line extending in a direction orthogonal to the predetermined direction and formed by a second metal wiring layer different from the first metal wiring layer; A plurality of odd sense amplifiers coupled to each of the plurality of sense amplifiers including a plurality of even sense amplifiers coupled to each of the plurality of even data, the plurality of odd sense amplifiers are activated, and When the plurality of even-numbered sense amplifiers are deactivated, the plurality of even-numbered data lines are set to a predetermined potential, the plurality of even-numbered sense amplifiers are activated, and the plurality of odd-numbered sense amplifiers are deactivated. When a plurality of transistors (Qd) set the plurality of odd data lines to a predetermined potential.
2, Qs0, Qs0 ', Qs1, Qs1)', a first power supply circuit for selectively supplying the operation voltage to the odd sense amplifier, and a first power supply circuit for selectively supplying the operation voltage to the even sense amplifier. A first power supply circuit, the first power supply circuit including first and second output transistors each having a source / drain path coupled to the odd-numbered sense amplifier. And the second transistor is selectively turned on. The second power supply circuit includes third and fourth output transistors whose source / drain paths are coupled to the even-numbered sense amplifier. A batch erasing nonvolatile semiconductor memory device, wherein the fourth transistor is selectively activated after the output transistor is activated. 【請求項１１】 請求項１０において、 上記第１及び第２出力トランジスタの各々は、絶縁ゲー
ト型電界効果型トランジスタであり、上記第１出力トラ
ンジスタのゲート幅は、上記第２出力トランジスタのそ
れより広く、 上記第３及び第４出力トランジスタの各々は、絶縁ゲー
ト型電界効果型トランジスタであり、上記第３出力トラ
ンジスタのゲート幅は、上記第４出力トランジスタのそ
れより広いことを特徴とする一括消去型不揮発性半導体
記憶装置。11. The device according to claim 10, wherein each of the first and second output transistors is an insulated gate field effect transistor, and a gate width of the first output transistor is larger than that of the second output transistor. Broadly, each of the third and fourth output transistors is an insulated gate field effect transistor, and the gate width of the third output transistor is wider than that of the fourth output transistor. Nonvolatile semiconductor memory device. 【請求項１２】 請求項１１において、さらに、 上記奇数データ線を上記奇数センスアンプへ選択的に結
合する複数の第１伝送トランジスタ（Ｑｔ０，Ｑｔ
０’）と、 上記偶数データ線を上記偶数センスアンプへ選択的に結
合する複数の第２伝送トランジスタ（Ｑｔ１，Ｑｔ
１’）と、を含み、 上記複数の第１転送トランジスタは、上記第１出力トラ
ンジスタがオン状態にされる前にオン状態とされ、上記
第２出力トランジスタがオン状態にされる時にオフ状態
とされ、 上記複数の第２転送トランジスタは、上記第３出力トラ
ンジスタがオン状態にされる前にオン状態とされ、上記
第４出力トランジスタがオン状態にされる時にオフ状態
とされることを特徴とする一括消去型不揮発性半導体記
憶装置。12. The device according to claim 11, further comprising a plurality of first transmission transistors (Qt0, Qt0) for selectively coupling the odd data line to the odd sense amplifier.
0 '), and a plurality of second transmission transistors (Qt1, Qt) for selectively coupling the even data line to the even sense amplifier.
1 ′), wherein the plurality of first transfer transistors are turned on before the first output transistor is turned on, and are turned off when the second output transistor is turned on. The plurality of second transfer transistors are turned on before the third output transistor is turned on, and are turned off when the fourth output transistor is turned on. Batch erasing nonvolatile semiconductor memory device. 【請求項１３】 請求項１２において、 上記複数のメモリセルの各々は、４つのしきい値の内の
１つのしきい値を有するように、データが書き込まれる
ことを特徴とする一括消去型不揮発性半導体記憶装置。13. The nonvolatile memory according to claim 12, wherein data is written so that each of the plurality of memory cells has one of four threshold values. Semiconductor memory device.