JPH10333975A - Microprocessor system - Google Patents
Microprocessor systemInfo
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- JPH10333975A JPH10333975A JP13850397A JP13850397A JPH10333975A JP H10333975 A JPH10333975 A JP H10333975A JP 13850397 A JP13850397 A JP 13850397A JP 13850397 A JP13850397 A JP 13850397A JP H10333975 A JPH10333975 A JP H10333975A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、マイクロプロセッ
サおよび外部記憶装置を含むマイクロコンピュータシス
テムに係わり、外部記憶装置に対するバスアクセス効率
向上を図ったマイクロプロセッサシステムに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a microcomputer system including a microprocessor and an external storage device, and more particularly to a microprocessor system for improving bus access efficiency to an external storage device.
【0002】[0002]
【従来の技術】近年、マイクロプロセッサはCMOSデ
バイスの採用により低消費電力化が一段と進み、またア
ーキテクチャの改良(パイプライン処理など)により非
常に高速な命令処理が可能となった。しかし、外部記憶
装置とのプログラム・リードやデータ・リードにおいて
は、アクセス・スピードの制限からマイクロプロセッサ
の実行時間に比べて、そのアクセス時間が相対的に長
く、マイクロプロセッサの命令実行時間を低下させる原
因となっている。2. Description of the Related Art In recent years, the use of CMOS devices has further reduced the power consumption of microprocessors, and improved architecture (such as pipeline processing) has made it possible to process instructions at a very high speed. However, in a program read or data read with an external storage device, the access time is relatively longer than the execution time of the microprocessor due to the limitation of the access speed, and the instruction execution time of the microprocessor is reduced. Cause.
【0003】さらに、マイクロプロセッサは、内部にキ
ャッシュメモリを持つなど高速記憶装置を内蔵した製品
も多種開発されている。これらのマイクロプロセッサが
外部記憶装置に対してアクセスするとき、マイクロプロ
セッサ内部の命令およびデータ処理動作においては、外
部記憶装置からのリード・データ待ちという状態が頻繁
に発生するため、命令を先読みし、命令デコードを行
い、次にアクセスするためのアドレスがプログラムカウ
ンタに設定可能であるにも関わらず、バスネック(マイ
クロプロセッサの外部記憶装置からのリード・データ待
ちの状態)が発生するため、マイクロプロセッサの性能
を最大限に引き出せなかった。[0003] Further, various types of microprocessors having a built-in high-speed storage device such as a cache memory have been developed. When these microprocessors access the external storage device, in the instruction and data processing operation inside the microprocessor, a state of waiting for read data from the external storage device frequently occurs, so that the instruction is read ahead, Despite the fact that instruction decoding is performed and an address to be accessed next can be set in the program counter, a bus neck (a state of waiting for read data from the external storage device of the microprocessor) occurs. Couldn't get the best out of the performance.
【0004】その原因は、従来、マイクロプロセッサを
搭載するシステムを構築する場合には、マイクロプロセ
ッサおよび非同期式記憶装置で構成されるのが一般的で
あった。そのため、マイクロプロセッサおよび非同期式
記憶装置間のインタフェースは、非同期式記憶装置の特
性上、データの読み込みが完了するまでアドレスの出力
マイクロプロセッサに保持させる必要があった。[0004] The cause of the problem is that, when a system equipped with a microprocessor is conventionally constructed, the system is generally constituted by a microprocessor and an asynchronous storage device. Therefore, the interface between the microprocessor and the asynchronous storage device needs to be held by the address output microprocessor until the data reading is completed due to the characteristics of the asynchronous storage device.
【0005】例えば、マイクロプロセッサが外部記憶装
置に対して命令フェッチおよびデータ・リード・アクセ
スを実行する場合であって、特に、通常のプログラムの
ように連続したアドレスに記憶されている命令コードを
読み出して入力する時は、マイクロプロセッサ全体の処
理時間の大半は、外部記憶装置からの命令コード待ちの
状態となり、マイクロコンピュータシステム全体の処理
速度を低下させていた。For example, when a microprocessor executes an instruction fetch and a data read access to an external storage device, in particular, it reads out an instruction code stored at a continuous address as in a normal program. Most of the processing time of the entire microprocessor is in a state of waiting for an instruction code from an external storage device, thereby reducing the processing speed of the entire microcomputer system.
【0006】また、マイクロプロセッサが外部記憶装置
に対してアクセスする例として、近年、画像処理などを
行うシステムが多種開発されており、これらのシステム
では外部記憶装置から連続したアドレスに対して、デー
タ・リード・アクセスを行うことも頻繁に発生してい
る。In recent years, as an example in which a microprocessor accesses an external storage device, various types of systems for performing image processing and the like have been developed. In these systems, data is stored in a continuous address from the external storage device. -Read access is also frequently occurring.
【0007】一方、近年のマイクロプロセッサの高速化
に対応し、かつ上述した事例に対応するため、外部記憶
装置もクロック同期式の記憶装置が開発され、高速にア
クセスすることが可能となってきている。しかし、クロ
ック同期式記憶装置に対しては、従来のマイクロプロセ
ッサがアドレスおよび各出力制御信号を最適なタイミン
グで出力しているわけではないので、高速にアクセスす
ることができていないという現状がある。On the other hand, in order to cope with the recent increase in the speed of microprocessors and to cope with the above-mentioned case, a clock synchronous type storage device has been developed as an external storage device, and it has become possible to access at high speed. I have. However, with respect to clock synchronous storage devices, conventional microprocessors do not output addresses and respective output control signals at optimal timing, and therefore cannot be accessed at high speed. .
【0008】そこで、上述の問題を明確にするために、
従来のマイクロプロセッサシステムの一構成例をブロッ
ク図で示した図9およびマイクロプロセッサが内蔵する
アドレス生成部のブロック図を示した図10をそれぞれ
参照しながら詳細に説明する。この従来のシステムは、
マイクロプロセッサ1と、記憶装置制御回路2と、クロ
ック同期式記憶装置3とを備える。マイクロプロセッサ
1は、アドレス生成部10bを有し、このアドレス生成
部10bで生成された、アドレス信号CAD、チップセ
レクトCSバー信号、例えばCS1バー,書き込み読み
出し制御信号R/Wバー、およびシステムクロック信号
CLKを記憶装置制御回路2に対して出力し、さらにシ
ステムクロック信号CLKおよびチップセレクト信号C
S1バーをクロック同期式記憶装置3にも出力する。記
憶装置制御回路2は、マイクロプロセッサ1に待機指示
信号WAITを出力し、かつ、クロック同期式記憶装置
3に対して、上位および下位に分離したアドレス信号S
AD、行アドレス・ストローブ信号RASバー、列アド
レス・ストローブ信号CASバーおよびライト・イネー
ブル信号WEバーをそれぞれ出力する。なお、クロック
同期式記憶装置3およびマイクロプロセッサ1間には、
データバスも接続してある。Therefore, in order to clarify the above problem,
One example of the configuration of a conventional microprocessor system will be described in detail with reference to FIG. 9 showing a block diagram and FIG. 10 showing a block diagram of an address generation unit incorporated in the microprocessor. This conventional system,
The system includes a microprocessor 1, a storage device control circuit 2, and a clock synchronous storage device 3. The microprocessor 1 has an address generation unit 10b, and the address signal CAD, the chip select CS bar signal, for example, the CS1 bar, the write / read control signal R / W bar, and the system clock signal generated by the address generation unit 10b. CLK to the storage device control circuit 2, and further outputs a system clock signal CLK and a chip select signal C
The S1 bar is also output to the clock synchronous storage device 3. The storage device control circuit 2 outputs a standby instruction signal WAIT to the microprocessor 1 and sends an address signal S to the clock synchronous storage device 3 which is separated into upper and lower addresses.
AD, a row address strobe signal RAS, a column address strobe signal CAS, and a write enable signal WE. In addition, between the clock synchronous storage device 3 and the microprocessor 1,
A data bus is also connected.
【0009】この従来のアドレス生成部10bは、マイ
クロプロッセサ1がフェッチした命令を入力し解読して
制御信号に変換する命令デコーダ11と,この命令デコ
ーダ11でデコードされた制御信号から、ジャンプ先の
アドレスを生成する飛び先アドレス生成部12と,外部
から入力する割り込み信号に応答して割り込みベクタア
ドレスが指定する特定のアドレスにジャンプするための
スタック制御信号を生成する割り込み制御部13と、こ
の割り込み制御部13からのスタック制御信号により記
憶制御装置のスタック領域を指定するためのアドレス信
号を生成するスタック制御部14と、このスタック制御
部14で生成されたスタック領域アドレス信号および飛
び先アドレス生成部12から出力する飛び先アドレス信
号から所定のアドレスを指定するためにプログラムカウ
ンタを制御するプログラムカウンタ制御部15と、この
プログラムカウンタ制御部15から入力するプログラム
カウンタアドレス信号が設定され、1バイト命令、2バ
イト命令、3バイト命令等に従い順次カウントアップし
てアドレスを出力するプログラムカウンタ16と、この
プログラムカウンタ16から出力するフェッチアドレス
およびCPU(図示せず)からのデータ・アクセス・ア
ドレスを入力するバス・コントロール・ユニット17と
を備えて構成される。The conventional address generation unit 10b receives an instruction fetched by the microprocessor 1 and decodes the instruction to convert the instruction into a control signal. The control signal decoded by the instruction decoder 11 determines a jump destination. A jump destination address generation unit 12 for generating an address of an interrupt vector, an interrupt control unit 13 for generating a stack control signal for jumping to a specific address specified by an interrupt vector address in response to an interrupt signal input from the outside, A stack control unit for generating an address signal for designating a stack area of the storage control device based on a stack control signal from the interrupt control unit; a stack area address signal generated by the stack control unit and a jump destination address generation From the destination address signal output from the And a program counter address signal input from the program counter control unit 15. The program counter address signal input from the program counter control unit 15 is set and sequentially counted according to a 1-byte instruction, a 2-byte instruction, a 3-byte instruction, and the like. A program counter 16 for outputting an address after being up, and a bus control unit 17 for inputting a fetch address output from the program counter 16 and a data access address from a CPU (not shown). You.
【0010】上述した従来のアドレス生成部10bを用
いて、命令読み込みからアドレス生成に至るまでの動作
を説明する。An operation from reading of an instruction to generation of an address will be described using the above-described conventional address generation unit 10b.
【0011】図10を参照すると、マイクロプロセッサ
1が外部に対してフェッチするためのアドレスを示すの
が、プログラムカウンタ16である。このプログラムカ
ウンタ16から出力される命令のアクセスアドレスは、
バス・コントロール・ユニット17に送出され、命令を
フェッチする外部アドレス出力信号として外部に出力さ
れる。Referring to FIG. 10, a program counter 16 indicates an address for the microprocessor 1 to fetch to the outside. The access address of the instruction output from the program counter 16 is
The instruction is sent to the bus control unit 17 and output to the outside as an external address output signal for fetching an instruction.
【0012】バス・コントロール・ユニット17は、C
S1バー信号、R/Wバー信号を制御することによりバ
ス・サイクルを起動させる。このバス・サイクルの終了
は、外部からWAIT信号のハイ・レベルを入力するこ
とにより終了する。The bus control unit 17 has a C
A bus cycle is started by controlling the S1 bar signal and the R / W bar signal. The bus cycle ends when a high level of the WAIT signal is input from outside.
【0013】以上の動作によって外部からフェッチした
命令を命令デコーダ1が入力する。この命令入力と同時
に、プログラムカウンタ16は通常の命令の場合は自動
的に+1だけカウントアップする。この時、フェッチし
た命令が分岐命令でかつ分岐する場合は、飛び先アドレ
ス生成部2は、命令デコーダでデコードされた制御信号
から飛び先アドレスを生成し、この生成した信号をプロ
グラムカウンタ制御部15に伝達する。The instruction fetched from the outside by the above operation is input to the instruction decoder 1. Simultaneously with the input of the command, the program counter 16 automatically counts up by +1 for a normal command. At this time, if the fetched instruction is a branch instruction and branches, the jump address generation unit 2 generates a jump address from the control signal decoded by the instruction decoder, and outputs the generated signal to the program counter control unit 15. To communicate.
【0014】プログラムカウンタ制御部15は伝達され
た飛び先アドレスをプログラムカウンタに設定する。プ
ログラムカウンタ16は設定されたプログラムカウンタ
アドレスに従ってカウント動作を実行し、実行結果のア
ドレスをバス・コントロール・ユニット17はデータア
クセス・アドレス信号とコンプレックスするとともに、
外部アドレス出力信号として送出する。The program counter control unit 15 sets the transmitted jump destination address in the program counter. The program counter 16 executes a count operation according to the set program counter address, and the bus control unit 17 complexes the address of the execution result with the data access address signal,
Transmitted as an external address output signal.
【0015】また、割り込み信号のアクティブレベルが
割り込み制御部13に入力された場合には、割り込み制
御部13はその割り込み信号に応答して割り込みベクタ
アドレスを取り込み、スタック制御部14に対する制御
を行なう。このスタック制御部14は、戻りアドレスに
対する制御を行ない、復帰する場合には、その戻りアド
レスをプログラムカウンタ制御部15に出力する。つま
りプログラムカウンタ制御部15は分岐命令のときは飛
び先アドレスを、割り込みが発生したときはスタックの
戻りアドレスをそれぞれプログラムカウンタ16に設定
する。以上の各構成要素は、クロック同期で動作してい
る。When the active level of the interrupt signal is input to the interrupt controller 13, the interrupt controller 13 fetches an interrupt vector address in response to the interrupt signal and controls the stack controller 14. The stack control unit 14 controls the return address, and when returning, outputs the return address to the program counter control unit 15. That is, the program counter control unit 15 sets the jump destination address in the case of a branch instruction, and sets the stack return address in the case of an interrupt, in the program counter 16. Each of the above components operates in clock synchronization.
【0016】次に、図9、図10および従来のマイクロ
プロセッサのクロック同期式記憶装置に対するリード・
アクセス動作説明用のタイミングチャートを示した図1
1を併せて参照しながら動作を説明する。Next, FIG. 9 and FIG. 10 and the read / write operation for the clock synchronous storage device of the conventional microprocessor will be described.
FIG. 1 showing a timing chart for explaining an access operation
The operation will be described with reference to FIG.
【0017】一般的に、マイクロプロセッサ1とクロッ
ク同期式記憶装置3のインタフェースは、記憶装置制御
回路2で行われる。ここでは、マイクロプロセッサ1
が、クロック同期式記憶装置3に対して2ワード連続リ
ード・アクセスを行う場合について説明する。Generally, the interface between the microprocessor 1 and the clock synchronous storage device 3 is performed by the storage device control circuit 2. Here, the microprocessor 1
However, a case where two-word continuous read access to the clock synchronous storage device 3 is performed will be described.
【0018】マイクロプロセッサ1は、図11のサイク
ルT1のクロックの立ち上がりに同期してアドレスa
(アドレスaはクロック同期式記憶装置の領域とする)
と、このアドレスaをデコードして得られるCS1バー
信号のアクティブ・レベル、およびR/Wバー信号を出
力する。The microprocessor 1 synchronizes with the rising edge of the clock in the cycle T1 in FIG.
(Address a is an area of the clock synchronous storage device.)
And outputs the active level of the CS1 bar signal obtained by decoding this address a and the R / W bar signal.
【0019】記憶装置制御回路2では、入力したCS1
バー信号およびR/Wバー信号をシステムクロックCL
KのタイミングT1の立ち下がりで認識し、クロック同
期式記憶装置3に対して、RASバー信号のアクティブ
レベルを出力する。In the storage device control circuit 2, the input CS1
Bar signal and R / W bar signal are converted to system clock
Recognition is made at the fall of the timing T1 of K, and the active level of the RAS bar signal is output to the clock synchronous storage device 3.
【0020】クロック同期式記憶装置3は、入力したシ
ステムクロックCLKのサイクルTB1の立ち上がり
で、CS1バー信号のロウ・レベルとRASバー信号の
ロウ・レベルを認識し、記憶装置制御回路2から出力さ
れるアドレスaのロウ(行)・アドレスの部分を入力ア
ドレスとして取り込む。The clock synchronous storage device 3 recognizes the low level of the CS1 bar signal and the low level of the RAS bar signal at the rise of the cycle TB1 of the input system clock CLK, and outputs the low level from the storage device control circuit 2. The row (row) address portion of the address a is fetched as an input address.
【0021】次に、記憶装置制御回路2は、システムク
ロックCLKのサイクルTB1の立ち下がりのタイミン
グに同期して、RASバー信号をインアクティブにし、
CASバー信号をアクティブにする。Next, the storage device control circuit 2 makes the RAS bar signal inactive in synchronization with the falling timing of the cycle TB1 of the system clock CLK,
Activate the CAS bar signal.
【0022】クロック同期式記憶装置3は、入力したシ
ステムクロックCLK信号のサイクルTB2の立ち上が
りのタイミングでCS1バー信号のロウ・レベルとCA
Sバー信号のロウ・レベルをそれぞれ認識し、記憶装置
制御回路2から出力されるアドレスaのカラム(列)・
アドレスの部分を入力アドレスとして取り込む。The clock synchronous memory device 3 sets the low level of the CS1 bar signal and the CA at the rising edge of the cycle TB2 of the input system clock CLK signal.
The low level of the S bar signal is recognized, and the column (column) of the address a output from the storage device control circuit 2 is output.
Take the address part as the input address.
【0023】以上の動作により、クロック同期式記憶装
置3に対するアドレス入力は完了する。一般的なクロッ
ク同期式記憶装置では、データの出力タイミングおよび
出力ワード数をユーザが任意に設定できるようになって
いる。With the above operation, the address input to the clock synchronous memory device 3 is completed. In a general clock synchronous storage device, the user can arbitrarily set the data output timing and the number of output words.
【0024】なお、クロック同期式記憶装置に関する上
述の動作以降の詳細な動作に関しては本発明では直接関
わらないのでここでの説明は省略する。The detailed operation of the clock synchronous memory device after the above-mentioned operation is not directly related to the present invention, so that the description is omitted here.
【0025】次に、マイクロプロセッサ1が2ワード連
続でデータを読み込む場合について説明する。Next, a case where the microprocessor 1 reads data continuously for two words will be described.
【0026】クロック同期式記憶装置3は、上述したア
ドレス入力によりマイクロプロセッサ1のシステムクロ
ックCLKにおけるサイクルTB3の次のサイクルの立
ち上がりまでにアドレスaで指定されたデータa1を、
サイクルTB4の次のサイクルの立ち上がりまでにアド
レスaで指定されたデータa2を出力することが可能と
なる。The clock synchronous memory device 3 stores the data a1 designated by the address a by the above-mentioned address input until the rise of the next cycle of the cycle TB3 in the system clock CLK of the microprocessor 1
It is possible to output the data a2 specified by the address a until the rise of the next cycle of the cycle TB4.
【0027】記憶装置制御回路2は、クロック同期式記
憶装置3から出力されるデータのタイミングに合わせ
て、WAIT信号のアクティブ・レベルをマイクロプロ
セッサ1に対して出力し、データが確定したことをマイ
クロプロセッサ1に知らせる。The storage device control circuit 2 outputs the active level of the WAIT signal to the microprocessor 1 in accordance with the timing of the data output from the clock synchronous storage device 3, and confirms that the data has been determined. Notify the processor 1.
【0028】マイクロプロセッサ1は、マイクロプロセ
ッサのシステムクロックCLKのそれぞれの立ち上がり
のタイミングに同期して、WAIT信号のサンプリング
を行う。その結果、アクティブ・レベルが入力された場
合は、その時のデータを取り込む。(マイクロプロセッ
サの種類により、WAIT信号のサンプリングおよびデ
ータのサンプリングタイミングが異なるが、上述したタ
イミング以外のサンプリングタイミングに関してはここ
での説明は省略する。)マイクロプロセッサ1はデータ
の取り込みが完了すると、サイクルTEに遷移し、バス
・サイクルを終了する。アドレスbに関しても上述の動
作と同様なアクセスが行われる。The microprocessor 1 samples the WAIT signal in synchronization with each rising timing of the system clock CLK of the microprocessor. As a result, when the active level is input, the data at that time is taken. (The sampling timing of the WAIT signal and the sampling timing of the data are different depending on the type of the microprocessor, but the description of the sampling timings other than the above-mentioned timings will be omitted.) When the microprocessor 1 completes the data capture, the cycle starts. Transition to TE ends the bus cycle. The same access as that described above is performed for the address b.
【0029】また、マイクロプロセッサ1と従来の記憶
装置とのインタフェースを構築する場合、従来の記憶装
置の特性上、マイクロプロセッサ1はリード・データを
取り込むまで、つまりサイクルT1からTEまでの間、
外部記憶装置に対してアドレスを保持しておく必要があ
った。When constructing an interface between the microprocessor 1 and a conventional storage device, due to the characteristics of the conventional storage device, the microprocessor 1 operates until the read data is fetched, that is, between the cycle T1 and the cycle TE.
The address had to be stored in the external storage device.
【0030】以上説明したように、マイクロプロセッサ
1がクロック同期式記憶装置3にリード・アクセスを行
う場合、図9に示した従来のマイクロプロセッサシステ
ムにおいては、クロック同期式記憶装置3に対するリー
ド・アクセス・タイミングで示したように、2ワードの
アクセスが完了するまでサイクルT1からTEまでの6
クロックのバス・サイクルが必要となり、マイクロプロ
セッサ1内部では、データの取り込みが完了するまで処
理の待機状態となっていた。As described above, when the microprocessor 1 performs read access to the clock synchronous storage device 3, in the conventional microprocessor system shown in FIG. • As shown in the timing, 6 from cycle T1 to TE until the access of two words is completed.
A clock bus cycle is required, and the microprocessor 1 is in a standby state for processing until the data fetch is completed.
【0031】しかし、上述したように、クロック同期式
記憶装置3は、動作周波数やデバイスによっても多少異
なるが、アドレスの取り込み期間が短く、一回アドレス
が入力されれば、そのアドレスをクロック同期式記憶装
置3内部でラッチし、そのラッチしたアドレスを順次カ
ウントアップする。そのため、マイクロプロセッサ1
は、新たにアドレスをクロック同期式記憶装置3に対し
て出力しなくても、クロック同期式記憶装置3は、内部
でカウントアップされたアドレスに対するデータを、入
力したシステムクロックに同期して連続で出力する機能
を保持している。However, as described above, the clock-synchronous storage device 3 has a short address fetching period and slightly changes the address once the address is input, although the operating frequency and the device slightly vary. The data is latched in the storage device 3 and the latched addresses are sequentially counted up. Therefore, the microprocessor 1
Means that the clock synchronous storage device 3 continuously stores the data for the internally counted address in synchronization with the input system clock even if the address is not newly output to the clock synchronous storage device 3. Holds output function.
【0032】なお、一例として前述したクロック同期式
記憶装置3は、2クロックでアドレス取り込みが可能で
あり、アドレス取り込み完了後2クロック後にデータ出
力をするように設定されているものとする。As an example, it is assumed that the above-described clock synchronous storage device 3 is capable of fetching an address in two clocks and outputting data two clocks after the completion of the address fetch.
【0033】従って、図9に示した従来のマイクロプロ
セッサにおけるクロック同期式記憶装置のリード・アク
セス・タイミングを見てもわかるように、例えば2ワー
ド連続でデータを読み込む場合、実際にマイクロプロセ
ッサ1からクロック同期式記憶装置3に対して出力され
るアドレスの必要な期間は2クロックであることがわか
る。Therefore, as can be seen from the read access timing of the clock synchronous storage device in the conventional microprocessor shown in FIG. It can be seen that the required period of the address output to the clock synchronous storage device 3 is two clocks.
【0034】ここで、上述したマイクロプロセッサのバ
ス・サイクルの無駄をなくす技術の一例が特開平3−3
3951号公報に記載されている。同公報記載のマイク
ロプロセッサシステムは、外部記憶装置または内部記憶
装置として、2個またはそれ以上の記憶装置を用意して
おき、1回のアクセスで、2つのアドレス(片方が0番
地であれば、もう一方は1番地)に相当するデータをラ
ッチ回路に出力し、マイクロプロセッサは、出力された
データをそのラッチ回路を制御することで高速に読みと
れるような構成を備えている。しかし、近年開発されて
きたクロック同期式記憶装置においては、同様な回路を
既に組み込んだものもある。Here, an example of a technique for eliminating the waste of the bus cycle of the microprocessor described above is disclosed in Japanese Patent Laid-Open No. 3-3.
No. 3951. In the microprocessor system described in the publication, two or more storage devices are prepared as an external storage device or an internal storage device, and two addresses (if one address is 0, The other outputs data corresponding to address 1) to the latch circuit, and the microprocessor has a configuration in which the output data can be read at high speed by controlling the latch circuit. However, some clock synchronous storage devices that have been developed recently have already incorporated similar circuits.
【0035】[0035]
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサシステムにおける第1の問題点は、マイク
ロプロセッサ内部の命令実行処理が高速で、プログラム
カウンタ制御部には、次にアクセスするための命令をデ
コードし、そのアドレスを準備することが可能であるに
も関わらず、従来用いられていた非同期式記憶装置の特
性上、マイクロプロセッサは、出力したアドレスに対し
て非同期式記憶装置から入力されるデータを読み込むま
でアドレスを保持しておく必要があった。そのため、非
同期式記憶装置およびクロック同期式記憶装置の混在し
たシステムを構築した場合においても、命令およびデー
タの読み込み時においては、マイクロプロセッサのリー
ド・データ待ち状態が生じていた。A first problem in the above-mentioned conventional microprocessor system is that the instruction execution processing in the microprocessor is performed at a high speed, and the program counter control unit receives an instruction for the next access. Despite being able to decode and prepare the address, due to the characteristics of the conventionally used asynchronous storage device, the microprocessor uses the data input from the asynchronous storage device for the output address. It was necessary to keep the address until it was read. For this reason, even when a system in which an asynchronous storage device and a clock synchronous storage device are mixed is constructed, a read data wait state of the microprocessor occurs when reading instructions and data.
【0036】その理由は、従来の外部記憶装置において
は、データが確定するまで、入力されているアドレスの
保持が必要であったためである。The reason is that in the conventional external storage device, it is necessary to hold the input address until the data is determined.
【0037】第2の問題点は、特開平3−33951号
公報に記載の技術および最近の同様な従来技術では、マ
イクロプロセッサのバス・サイクルを削減する手段とし
て、主記憶装置とは別にその主記憶装置のデータと同じ
データを保持させた別の記憶装置を用意し、マイクロプ
ロセッサが1回のアドレス出力で2つのアドレスに対す
るデータを読み込むことができ、高速にアクセスするこ
とが可能となっていたが、そのために無駄な記憶装置の
領域を生成する必要があった。The second problem is that the technique described in Japanese Patent Application Laid-Open No. 3-33951 and a recent similar prior art are used as a means for reducing the bus cycle of the microprocessor, separately from the main storage device. A separate storage device holding the same data as the data in the storage device was prepared, and the microprocessor could read data for two addresses with one address output, making high-speed access possible. However, it is necessary to generate a useless storage device area.
【0038】その理由は、従来技術によるマイクロプロ
セッサの記憶装置アクセスが、同じデータを保持する記
憶装置を設けることにより、バンク切り替えのようなイ
メージでアクセスを行っていたためである。The reason for this is that, in the conventional storage device access of the microprocessor, the storage device holding the same data is provided so that the access is performed in an image such as bank switching.
【0039】本発明の目的は、上述した従来の欠点に鑑
みクロック同期式記憶装置を有効にアクセスするための
ものであり、従来のマイクロプロセッサの外部記憶装置
に対するリード・データ待ちの状態を軽減することにあ
る。An object of the present invention is to effectively access a clock synchronous storage device in view of the above-mentioned conventional disadvantages, and alleviates the state of waiting for read data from an external storage device of a conventional microprocessor. It is in.
【0040】[0040]
【課題を解決するための手段】本発明のマイクロプロセ
ッサシステムは、フェッチされた命令と割り込みアドレ
スからプログラムカウンタアドレス値を生成しかつ前記
プログラムカウンタを制御することによって、外部記憶
装置に対する所定のアクセスアドレスを指定しデータの
読み出しおよび書き込みを行ない、前記プログラムカウ
ンタの指す前記アクセスアドレスおよびCPUからのデ
ータアクセスアドレスに応答してバス制御信号と外部出
力アドレス信号とをバス・コントロール・ユニットで生
成するマイクロプロセッサシステムにおいて、前記アク
セスアドレスから次アドレス更新要求信号を生成して前
記アクセスアドレスの出力期間を制御出力するアドレス
出力制御手段を備え、リード・アクセスが終了するまで
前記外部記憶装置に対して前記アクセスアドレスを保持
するアドレス保持期間を前記アドレス出力制御手段によ
り制御することを特徴とする。SUMMARY OF THE INVENTION A microprocessor system according to the present invention generates a program counter address value from a fetched instruction and an interrupt address and controls the program counter to provide a predetermined access address to an external storage device. A microprocessor which performs data reading and writing by designating a bus control signal and an external output address signal in response to the access address indicated by the program counter and a data access address from a CPU by a bus control unit An address output control means for generating a next address update request signal from the access address to control and output an output period of the access address, wherein the external storage device is provided until a read access is completed. And controlling by the address output control unit an address holding period for holding the access address for.
【0041】また、前記アドレス出力制御手段は、前記
アクセスアドレスを出力するか否かを制御するアドレス
ラッチ回路部と、このアドレスラッチ回路部から出力さ
れたアドレスが前記外部記憶装置のうちのどの外部記憶
装置に対するアドレスかを領域判定するアドレスデコー
ド回路部と、前記領域判定された信号により次アドレス
更新期間を可変させ、前記アドレスラッチ部の出力を前
記次アドレス更新要求信号で制御するアドレス出力期間
カウント回路部とを備えて構成される。The address output control means includes: an address latch circuit for controlling whether or not to output the access address; and an address output from the address latch circuit for identifying an external address of the external storage device. An address decode circuit unit for determining whether an area is an address for a storage device, and an address output period count for varying a next address update period according to the area determined signal and controlling an output of the address latch unit with the next address update request signal And a circuit unit.
【0042】さらに、前記アドレス出力期間カウント回
路は、システムクロックと前記アドレスデコーダ部の出
力するチップセレクト信号とを入力信号とする、論理
積、論理和および否定の組み合わせ回路と、出力最終段
として前記組み合わせ回路の出力を保持するとともに前
記次アドレス更新要求信号として出力するフリップフロ
ップとにより構成されてもよい。Further, the address output period count circuit includes a combination circuit of a logical product, a logical sum, and a negation, using a system clock and a chip select signal output from the address decoder unit as input signals, and the final output stage. A flip-flop which holds the output of the combinational circuit and outputs the same as the next address update request signal may be used.
【0043】さらにまた、前記外部記憶装置は、クロッ
ク同期式記憶装置および非クロック同期式記憶装置であ
って、前記同期式記憶装置と前記非クロック同期式記憶
装置を混在して用いることができる。Further, the external storage device is a clock synchronous storage device and a non-clock synchronous storage device, and the synchronous storage device and the non-clock synchronous storage device can be used together.
【0044】また、前記クロック同期式記憶装置および
前記非クロック同期式記憶装置のアドレス出力期間を設
定するアドレス出力期間設定レジスタを有し、このレジ
スタ出力を前記アドレス出力期間カウント回路部の前記
組み合わせ回路にさらに出力することができる。Further, there is provided an address output period setting register for setting an address output period of the clock synchronous storage device and the non-clock synchronous storage device, and this register output is output to the combination circuit of the address output period count circuit section. Can be output further.
【0045】[0045]
【発明の実施の形態】本発明の要旨は、マイクロプロセ
ッサとクロック同期式記憶装置および非同期式記憶装置
を混在させるシステムにおいて、プログラムカウンタか
ら記憶装置に対して出力するアドレスをラッチする手段
と、ラッチ出力されたアドレスをデコードし、どの領域
のアクセスかを示すアドレスデコード手段と、このアド
レスデコード手段で判定された各チップセレクト信号に
よりアドレスラッチを制御する信号とプログラムカウン
タに次にアクセスするためのアドレス要求信号を生成す
るアドレス出力期間カウント手段を有しており、マイク
ロプロセッサから外部記憶装置に対して、最適なタイミ
ングでアドレスを出力するものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The gist of the present invention is to provide means for latching an address output from a program counter to a storage device in a system in which a microprocessor, a clock synchronous storage device and an asynchronous storage device are mixed, An address decoding means for decoding the output address and indicating which area is to be accessed, a signal for controlling an address latch by each chip select signal determined by the address decoding means, and an address for accessing the program counter next. It has an address output period counting means for generating a request signal, and outputs an address from a microprocessor to an external storage device at an optimal timing.
【0046】以下、本発明を図面を参照しながら詳細に
説明する。Hereinafter, the present invention will be described in detail with reference to the drawings.
【0047】図1は本発明におけるマイクロプロセッサ
システムの第1の実施の形態を示す構成図であり、図2
はマイクロプロセッサに内蔵されるアドレス生成部のブ
ロック図である。図3は図2におけるアドレス出力制御
回路部の内部構成図であり、図4は図3のアドレス出力
期間カウント回路の状態遷移図であり、図5は第1の実
施の形態におけるリード・アクセス動作説明用のタイミ
ングチャートである。FIG. 1 is a block diagram showing a first embodiment of a microprocessor system according to the present invention.
FIG. 3 is a block diagram of an address generation unit built in the microprocessor. 3 is an internal configuration diagram of the address output control circuit unit in FIG. 2, FIG. 4 is a state transition diagram of the address output period count circuit in FIG. 3, and FIG. 5 is a read access operation in the first embodiment. 6 is a timing chart for explanation.
【0048】図1を参照すると、このマイクロプロセッ
サシステムは、マイクロプロセッサ1と、記憶装置制御
回路2と、クロック同期式記憶装置3とを備える。マイ
クロプロセッサ1は、アドレス生成部10aを有し、こ
のアドレス生成部10aで生成された、アドレスCAD
信号、チップセレクトCSバー信号のうち例えばCS1
バー信号,書き込み読み出し制御R/Wバー信号、およ
びシステムクロックCLK信号を記憶装置制御回路2に
対して出力し、さらにシステムクロックCLK信号およ
びチップセレクトCS1バー信号をクロック同期式記憶
装置3にも出力する。記憶装置制御回路2は、マイクロ
プロセッサ1に待機指示WAIT信号を出力し、かつ、
クロック同期式記憶装置3に対して、上位および下位に
分離したアドレスSAD信号、行アドレス・ストローブ
RASバー信号、列アドレス・ストローブCASバー信
号およびライト・イネーブルWEバー信号をそれぞれ出
力する。なお、クロック同期式記憶装置3およびマイク
ロプロセッサ1間には、データバスも接続してある。Referring to FIG. 1, the microprocessor system includes a microprocessor 1, a storage device control circuit 2, and a clock synchronous storage device 3. The microprocessor 1 has an address generation unit 10a, and the address CAD generated by the address generation unit 10a.
Signal, chip select CS bar signal, for example, CS1
A bar signal, a write / read control R / W bar signal, and a system clock CLK signal are output to the storage device control circuit 2, and a system clock CLK signal and a chip select CS1 bar signal are also output to the clock synchronous storage device 3. I do. The storage device control circuit 2 outputs a wait instruction WAIT signal to the microprocessor 1 and
An address SAD signal, a row address strobe RAS bar signal, a column address strobe CAS bar signal, and a write enable WE bar signal, which are separated into upper and lower addresses, are output to the clock synchronous memory device 3. A data bus is also connected between the clock synchronous storage device 3 and the microprocessor 1.
【0049】このアドレス生成部10aは、マイクロプ
ロッセサ1がフェッチした命令を入力し解読して制御信
号に変換する命令デコーダ11と,この命令デコーダ1
1でデコードされた制御信号から、ジャンプ先のアドレ
スを生成する飛び先アドレス生成部12と,外部から入
力する割り込み信号に応答して割り込みベクタアドレス
が指定する特定のアドレスにジャンプするためのスタッ
ク制御信号を生成する割り込み制御部13と、この割り
込み制御部13からのスタック制御信号により記憶制御
装置のスタック領域を指定するためのアドレス信号を生
成するスタック制御部14と、このスタック制御部14
で生成されたスタック領域アドレス信号または飛び先ア
ドレス生成部12から出力する飛び先アドレス信号か
ら、それぞれに対応する所定のアクセスアドレスを指定
するためにプログラムカウンタを制御するプログラムカ
ウンタ制御部15と、このプログラムカウンタ制御部1
5から入力するプログラムカウンタアドレス信号が設定
され、1バイト命令で+1、2バイト命令で+2、3バ
イト命令で+3のように順次カウントアップしてアクセ
スアドレスを出力し、次のステップまで保持するプログ
ラムカウンタ16と、このプログラムカウンタ16から
出力するアクセスアドレスおよびCPU(図示せず)か
らのデータ・アクセスアドレスを入力するとともにシス
テムクロックCLK信号、R/Wバー信号、CS1バー
信号をそれぞれ外部に出力し、かつ、マイクロプロセッ
サ1のアクセスするアクセスアドレスを、後述のアドレ
ス出力制御回路部18へ出力するバス・コントロール・
ユニット17と、本実施の形態で付加した回路であっ
て、マイクロプロセッサ1のアクセスするアクセスアド
レスからNEXTアドレス更新要求信号を生成しプログ
ラムカウンタ制御部15へ出力するとともに、外部へ外
部アドレス出力信号を出力するアドレス出力制御回路部
18を備えて構成される。The address generator 10a includes an instruction decoder 11 which inputs and decodes an instruction fetched by the microprocessor 1 and converts the instruction into a control signal.
1. A jump destination address generation unit 12 for generating a jump destination address from the control signal decoded in step 1, and a stack control for jumping to a specific address specified by an interrupt vector address in response to an externally input interrupt signal. An interrupt control unit 13 for generating a signal; a stack control unit 14 for generating an address signal for designating a stack area of the storage control device based on the stack control signal from the interrupt control unit 13;
A program counter control unit 15 for controlling a program counter to specify a predetermined access address corresponding to each of the stack area address signal generated at step 1 or the jump address signal output from the jump address generation unit 12; Program counter control unit 1
The program counter address signal to be input from 5 is set, the access address is output by sequentially counting up as +1, 2 byte instruction +2, 1 byte instruction +2, 3 byte instruction +3, and the access address is output. The counter 16 receives an access address output from the program counter 16 and a data access address from a CPU (not shown), and outputs a system clock CLK signal, an R / W bar signal, and a CS1 bar signal to the outside. And a bus control unit for outputting an access address accessed by the microprocessor 1 to an address output control circuit unit 18 described later.
A unit 17 and a circuit added in the present embodiment, which generate a NEXT address update request signal from an access address accessed by the microprocessor 1 and output the NEXT address update request signal to the program counter control unit 15; It is provided with an address output control circuit section 18 for outputting.
【0050】図3を参照すると、アドレス出力制御回路
部18は、アドレス出力期間カウント回路部181とア
ドレス出力回路部182とを備える。アドレス出力期間
カウント回路部181は、システムクロックCLK信号
およびアドレス出力回路部182からCSバー信号をそ
れぞれ入力し、論理積、論理和および否定の組み合わせ
回路により論理合成した結果を次(NEXT)アドレス
更新要求信号として出力段に接続されるフリップフロッ
プ(F/F)部184(シフトレジスタで構成され、C
Sバー信号の数に対応して個数が決まる)へ出力する組
み合わせ回路部183と、出力された論理合成結果のN
EXTアドレス更新要求信号をF/F部184に保持
し、かつアドレス出力回路部182のアドレスラッチ部
185とプログラムカウンタ制御部15へそれぞれ出力
するように構成される。Referring to FIG. 3, the address output control circuit 18 includes an address output period count circuit 181 and an address output circuit 182. The address output period count circuit section 181 receives the system clock CLK signal and the CS bar signal from the address output circuit section 182, respectively, and updates the next (NEXT) address with the result of logic synthesis by a combination circuit of logical product, logical sum and negation. A flip-flop (F / F) unit 184 (formed of a shift register,
(The number is determined according to the number of S-bar signals) and N of the output logic synthesis result
The EXT address update request signal is held in the F / F section 184 and is output to the address latch section 185 and the program counter control section 15 of the address output circuit section 182, respectively.
【0051】アドレス出力回路部182は、バス・コン
トロール・ユニット17から出力されるNEXTアドレ
ス(アクセスアドレス)をNEXTアドレス更新要求信
号に応答してアドレスラッチ部185にラッチし外部出
力アドレス信号として外部へ出力するとともに、アドレ
スデコーダ部186へも出力する。アドレスデコーダ部
186は入力した外部出力アドレス信号をデコードして
各チップセレクト信号CSバー信号(CSバー信号は当
然複数存在し、それぞれCS1,CS2,…となる)に
変換し、組み合わせ回路183と記憶装置制御回路2と
クロック同期式記憶装置3とへそれぞれ出力するように
構成される。Address output circuit section 182 latches NEXT address (access address) output from bus control unit 17 in address latch section 185 in response to a NEXT address update request signal, and externally outputs the same as an external output address signal. The output is also output to the address decoder 186. The address decoder unit 186 decodes the input external output address signal, converts it into a chip select signal CS bar signal (of course, a plurality of CS bar signals exist, and each becomes CS1, CS2,...), And stores it in the combination circuit 183. It is configured to output to the device control circuit 2 and the clock synchronous storage device 3, respectively.
【0052】なお、上述したように、アドレス出力期間
カウント回路部181は論理積、論理和および否定の組
み合わせ回路と、出力最終段をF/F部で容易に構成可
能であるが、論理合成内容により回路構成が異なるた
め、内部回路の詳細な構成例に関しては省略し、図4に
その状態遷移図を示す。As described above, the address output period count circuit section 181 can be easily composed of a combination circuit of logical product, logical sum, and negation, and the output final stage can be easily composed of the F / F section. Therefore, detailed configuration examples of the internal circuit are omitted, and FIG. 4 shows a state transition diagram thereof.
【0053】図4を参照すると、状態Aiは初期設定直
後で、NEXTアドレス更新要求信号をハイレベルで出
力する。各チップセレクトCS1バー信号がアクティブ
レベルの時、状態Aout1はNEXTアドレス更新要
求信号をロウレベルで出力し、状態Aout2へ遷移す
る。続いて次のチップセレクトCS1バー信号がアクテ
ィブレベルの時、状態Aout2はNEXTアドレス更
新要求信号をロウレベルで出力し、状態Aout3へ遷
移する。続いてさらに次のチップセレクトCS1バー信
号がアクティブレベルの時、状態Aout3はNEXT
アドレス更新要求信号をロウレベルで出力し、状態Ao
ut4へ遷移する。続いてさらにまた次のチップセレク
トCS1バー信号がアクティブレベルの時、状態Aou
t5へ遷移する。同様にCS1バー信号がアクティブレ
ベルに変化する度に状態が遷移するとともに、それぞれ
の遷移状態ともF/F部184に保持される。Referring to FIG. 4, the state Ai is immediately after the initial setting, and outputs the NEXT address update request signal at a high level. When each chip select CS1 bar signal is at the active level, the state Aout1 outputs a NEXT address update request signal at a low level, and transitions to the state Aout2. Subsequently, when the next chip select CS1 bar signal is at the active level, the state Aout2 outputs the NEXT address update request signal at the low level, and transitions to the state Aout3. Subsequently, when the next chip select CS1 bar signal is at the active level, the state Aout3 becomes NEXT.
An address update request signal is output at a low level, and the state Ao
transits to ut4. Subsequently, when the next chip select CS1 bar signal is at the active level, the state Aou
Transition to t5. Similarly, each time the CS1 bar signal changes to the active level, the state changes, and the respective transition states are held in the F / F section 184.
【0054】次に動作を説明する。図2を参照すると、
プログラムカウンタ16にフェッチしたアドレスが格納
されるまでの動作は前述した従来技術と同じ動作を行
う。プログラムカウンタ16は格納されたフェッチアド
レス、すなわちアクセスアドレスをバス・コントロール
・ユニット7を介し、アドレス出力制御回路部18に出
力する。すなわち、本発明の特徴であるアドレス出力制
御回路部18の内部動作は、まず、プログラムカウンタ
16から出力されたアクセスアドレスは、NEXTアド
レス信号としてアドレスラッチ部185に出力される。Next, the operation will be described. Referring to FIG.
The operation until the fetched address is stored in the program counter 16 is the same as that of the above-described prior art. The program counter 16 outputs the stored fetch address, that is, the access address to the address output control circuit section 18 via the bus control unit 7. That is, in the internal operation of the address output control circuit unit 18 which is a feature of the present invention, first, the access address output from the program counter 16 is output to the address latch unit 185 as a NEXT address signal.
【0055】図3を併せて参照すると、アドレス出力期
間カウント回路部181では、電源投入直後はAi状態
に遷移しており、アドレスラッチ部185に対して、N
EXTアドレス更新要求信号のハイレベルを出力する。
ここでアドレスラッチ部185は、ハイスルーラッチの
構成となっており、NEXTアドレス信号をスルーで外
部出力アドレス信号としてクロック同期式記憶装置3お
よび記憶装置制御回路2へ出力する。Referring also to FIG. 3, in the address output period count circuit section 181, the state transits to the Ai state immediately after the power is turned on.
It outputs the high level of the EXT address update request signal.
Here, the address latch unit 185 has a configuration of a high-through latch, and outputs the NEXT address signal to the clock synchronous storage device 3 and the storage device control circuit 2 as an external output address signal through.
【0056】アドレスラッチ部185から出力される外
部出力アドレス信号は、前述したように外部へ出力され
るのと同時にアドレスデコーダ部186にも出力され
る。アドレスデコーダ部186は入力した外部出力アド
レス信号が、どの領域のアドレスであるかをデコードし
て解読し、アクセスする領域に適合したチップ・セレク
トCS1バー信号のアクティブ・レベルを出力する。The external output address signal output from the address latch section 185 is output to the address decoder section 186 at the same time as being output to the outside as described above. The address decoder section 186 decodes and decodes the area of the input external output address signal, and outputs the active level of the chip select CS1 bar signal suitable for the area to be accessed.
【0057】アドレス出力期間カウント回路181は、
アドレスデコーダ部186から出力される各チップ・セ
レクトCSバー信号のうちのいずれかのアクティブレベ
ルを認識すると、入力されているシステムクロックCL
K信号の立ち上がりのタイミングに同期して、Aout
1状態に遷移する。Aout1状態に遷移すると同時
に、プログラムカウンタ16にNEXTアドレス更新要
求を行うために、プログラムカウンタ制御部15に対し
NEXTアドレス更新要求信号のロウ・レベルを出力す
る。このNEXTアドレス更新要求信号に応答してプロ
グラムカウンタ制御部15は、プログラムカウンタアド
レス信号を出力してプログラムカウンタ16がカウンタ
値を更新するように操作する。The address output period count circuit 181 is
When recognizing any active level of each chip select CS bar signal output from the address decoder unit 186, the system clock CL input
Aout is synchronized with the rising timing of the K signal.
Transition to state 1. At the same time as the transition to the Aout1 state, a low level of the NEXT address update request signal is output to the program counter controller 15 in order to make a NEXT address update request to the program counter 16. In response to the NEXT address update request signal, the program counter control unit 15 outputs a program counter address signal and operates the program counter 16 to update the counter value.
【0058】プログラムカウンタ16は、更新したプロ
グラムカウンタの値を、バス・コントロール・ユニット
17を介してアドレス出力制御回路部18へ再び出力
し、NEXTアドレス信号としてアドレスラッチ部18
5にラッチさせる。The program counter 16 outputs the updated value of the program counter to the address output control circuit 18 via the bus control unit 17 again, and outputs it as a NEXT address signal to the address latch 18.
Latch to 5.
【0059】Aout1状態では、前述したようにプロ
グラムカウンタ制御部15にNEXTアドレス更新要求
信号のロウ・レベルを出力すると同時に、アドレスラッ
チ部185にも出力する。アドレスラッチ部185は、
前述したアドレスaを出力しており、入力されているN
EXTアドレス信号はアドレスラッチ部185にラッチ
されている状態となる。In the Aout1 state, as described above, the low level of the NEXT address update request signal is output to the program counter control unit 15 and simultaneously to the address latch unit 185. The address latch unit 185
The aforementioned address a is output, and the input N
The EXT address signal is in a state of being latched by the address latch unit 185.
【0060】ここで、図1および図5を再び参照する
と、マイクロプロセッサ1は、サイクルT1において、
電源投入後ラッチされていたアドレスaをサイクルT1
で記憶装置制御回路2に対して出力する。サイクルT1
の状態ではアドレス出力期間カウント回路部181はA
i状態に遷移している。次にバス・サイクルはサイクル
TB1の状態に遷移する。この時、アドレス出力期間カ
ウント回路部181は、アドレスデコーダ部186か
ら、このクロック同期式記憶装置3の領域のアクセスを
要求する例えばCS1バー信号のアクティブ・レベルが
入力されているため、システムクロックCLK信号の立
ち上がりタイミングに同期して、Ai状態からAout
1状態に遷移する。この時マイクロプロセッサ1はTB
1のサイクルを実行している。Here, referring again to FIGS. 1 and 5, the microprocessor 1 performs the following operations in cycle T1.
After the power is turned on, the latched address “a” is cycled T1.
To the storage device control circuit 2. Cycle T1
In the state shown in FIG.
The state has transitioned to the i state. Next, the bus cycle transits to the state of cycle TB1. At this time, since the address output period count circuit section 181 receives, for example, the active level of the CS1 bar signal requesting access to the area of the clock synchronous storage device 3 from the address decoder section 186, the system clock CLK Aout from Ai state, Aout
Transition to state 1. At this time, the microprocessor 1
One cycle is being executed.
【0061】記憶装置制御回路2は、マイクロプロセッ
サ1からアクセスの要求信号であるCS1バー信号のア
クティブレベルの入力を認識すると、RASバー信号お
よびCASバー信号を制御し、アクセスを開始する。な
お、記憶装置制御回路2の内部動作はここでは詳細には
記述しない。When the storage control circuit 2 recognizes the input of the active level of the CS1 bar signal, which is the access request signal, from the microprocessor 1, it controls the RAS bar signal and the CAS bar signal to start the access. The internal operation of the storage device control circuit 2 will not be described in detail here.
【0062】クロック同期式記憶装置3は、マイクロプ
ロセッサ1から出力されるバスクロックの立ち上がりタ
イミングに同期して動作し、入力されているCS1バー
信号、RASバー信号、CASバー信号、およびWEバ
ー信号のレベルをシステムクロックの立ち上がりタイミ
ングで認識し、動作を行うものである。The clock synchronous memory device 3 operates in synchronization with the rising timing of the bus clock output from the microprocessor 1, and receives the input CS1 bar signal, RAS bar signal, CAS bar signal, and WE bar signal. Is recognized at the rising timing of the system clock and the operation is performed.
【0063】まず、クロック同期式記憶装置3は、マイ
クロプロセッサ1のバス・サイクルTB1の立ち上がり
タイミングで、マイクロプロセッサ1から出力されるC
S1バー信号、記憶装置制御回路2から出力されるRA
Sバー信号のロウ・レベルを認識し、マイクロプロセッ
サ1から出力されているアドレスaを記憶装置制御回路
2で制御されたアドレスSAD信号を行アドレスとして
取り込む。First, the clock synchronous storage device 3 outputs the C output from the microprocessor 1 at the rising timing of the bus cycle TB1 of the microprocessor 1.
S1 bar signal, RA output from storage device control circuit 2
Recognizing the low level of the S bar signal, the address a output from the microprocessor 1 is taken in as an address SAD signal controlled by the storage control circuit 2 as a row address.
【0064】記憶装置制御回路2は、システムクロック
CLK信号のサイクルTB1の立ち下がりタイミングに
おいてCASバーのロウ・レベルを出力すると同時にア
ドレスaの列アドレスに相当するアドレスをアドレスS
AD信号として出力する。The storage device control circuit 2 outputs the low level of the CAS bar at the falling timing of the cycle TB1 of the system clock CLK signal, and simultaneously outputs the address corresponding to the column address of the address a to the address S.
Output as an AD signal.
【0065】クロック同期式記憶装置3は、サイクルT
B2の立ち上がりタイミングに同期して、RASバー信
号のハイ・レベル、CASバー信号のロウ・レベル、W
Eバー信号のハイ・レベルをそれぞれ認識し、列アドレ
スを取り込む動作を行う。The clock synchronous storage device 3 has a cycle T
In synchronization with the rising timing of B2, the high level of the RAS bar signal, the low level of the CAS bar signal,
An operation of recognizing the high level of the E-bar signal and taking in the column address is performed.
【0066】上述した動作により、クロック同期式記憶
装置3のアドレスの取り込みは完了し、ユーザが任意に
設定することにより、データの出力タイミングおよび出
力データ数などは変更できる。By the above-described operation, the fetching of the address of the clock synchronous storage device 3 is completed, and the data output timing and the number of output data can be changed by the user arbitrarily setting.
【0067】次に、上述したクロック同期式記憶装置3
が列アドレスを取り込んだ後のアドレス出力制御回路部
18の動作を説明する。Next, the above-mentioned clock synchronous storage device 3
The operation of the address output control circuit 18 after the column address is fetched will be described.
【0068】アドレス出力期間カウント回路部181の
Aout1状態において、プログラムカウンタ制御部1
5に対しては、NEXTアドレス更新要求信号のロウ・
レベルを出力し、前述した動作のように、アドレス出力
回路部182のアドレスラッチ部185には、現在アク
セスしているアドレスaを更新した値が、NEXTアド
レス信号として入力されている。In the Aout1 state of the address output period count circuit section 181, the program counter control section 1
5 is the low level of the NEXT address update request signal.
The level is output, and as in the operation described above, the updated value of the currently accessed address a is input to the address latch unit 185 of the address output circuit unit 182 as a NEXT address signal.
【0069】本実施の形態では、アドレス出力期間カウ
ント回路部181においてAout1状態でチップセレ
クトCSバー信号のうちの例えばCS1バー信号が対象
になるときにCS1バー信号のアクティブ・レベルが入
力されると、次のシステムクロックCLK信号の立ち上
がりタイミングでAi状態に遷移するように設計されて
おり、Ai状態に遷移すると、アドレス出力期間カウン
ト回路部181は、NEXTアドレス更新要求信号のハ
イ・レベルを出力し、アドレスラッチ部185は外部出
力アドレスをアドレスbに更新する。In this embodiment, when the address output period count circuit section 181 receives the active level of the CS1 bar signal when, for example, the CS1 bar signal among the chip select CS bar signals is the target in the Aout1 state. Is designed to transit to the Ai state at the rising timing of the next system clock CLK signal, and when transiting to the Ai state, the address output period count circuit section 181 outputs a high level of the NEXT address update request signal. , The address latch unit 185 updates the external output address to the address b.
【0070】以上の動作を繰り返し行うことにより、ク
ロック同期式記憶装置3に対して、必要最小限のアドレ
ス出力期間、2サイクルでデータ送出動作を行うことが
可能となり、マイクロプロセッサ1のバス・サイクルに
対して、無駄なサイクルを削減でき、アクセス効率が著
しく向上する。また、マイクロプロセッサ1は、命令待
ちおよびデータ待ちの状態を削減できるため、マイクロ
プロセッサの高速性を最大限に引き出すことが可能とな
る。By repeating the above operations, it is possible to perform the data transmission operation in the required minimum address output period and two cycles to the clock synchronous storage device 3, and the bus cycle of the microprocessor 1 However, useless cycles can be reduced, and access efficiency can be significantly improved. Further, since the microprocessor 1 can reduce the state of waiting for instructions and data, the maximum speed of the microprocessor can be obtained.
【0071】上述した動作は、マイクロプロセッサ1の
命令フェッチの動作だけでなく、割り込み処理中の動作
およびデータ・アクセス動作に関しても同様の効果が得
られる。In the above-described operation, the same effect can be obtained not only in the instruction fetch operation of the microprocessor 1 but also in the operation during interrupt processing and the data access operation.
【0072】次に、第2の実施の形態を説明する。図6
は本発明の第2の実施の形態を示すマイクロプロセッサ
システムの構成図であり、図7は第2の実施の形態にお
けるリード・アクセス動作説明用のタイミングチャート
である。Next, a second embodiment will be described. FIG.
FIG. 7 is a configuration diagram of a microprocessor system according to a second embodiment of the present invention, and FIG. 7 is a timing chart for explaining a read access operation in the second embodiment.
【0073】図6を参照すると、このマイクロプロセッ
サシステムはマイクロプロセッサ1と記憶装置制御回路
部2とクロック同期式記憶装置3と非同期式記憶装置4
とバッファ5とを備える。第1の実施の形態との相違点
は、マイクロプロセッサ1からアドレスCAD信号およ
びチップセレクトCS1バー信号を入力し、記憶制御回
路2から出力イネーブルOEバー信号を入力する非同期
式記憶装置4と、この非同期式記憶装置4から出力され
るデータ(DATA)を入力し、かつ、記憶装置制御回
路2からバッファコントロール信号を入力して、マイク
ロプロセッサ1およびクロック同期式記憶装置3間を接
続するデータバスに出力するバッファ5が付加されたこ
とである。それ以外の構成要素は第1の実施の形態と同
一であるからここでの構成の説明は省略する。Referring to FIG. 6, the microprocessor system includes a microprocessor 1, a storage device control circuit 2, a clock synchronous storage device 3, and an asynchronous storage device 4.
And a buffer 5. The difference from the first embodiment is that the asynchronous storage device 4 receives the address CAD signal and the chip select CS1 bar signal from the microprocessor 1 and receives the output enable OE bar signal from the storage control circuit 2, and Data (DATA) output from the asynchronous storage device 4 is input, and a buffer control signal is input from the storage device control circuit 2 to a data bus connecting the microprocessor 1 and the clock synchronous storage device 3. That is, the output buffer 5 is added. The other components are the same as those of the first embodiment, and the description of the configuration is omitted here.
【0074】このマイクロプロセッサシステムの動作
は、まず、1回目にクロック同期式記憶装置3にマイク
ロプロセッサ1がアクセスする場合については、第1実
施の形態で説明した動作と同様の動作を行う。In the operation of the microprocessor system, first, when the microprocessor 1 accesses the clock synchronous storage device 3 for the first time, the same operation as that described in the first embodiment is performed.
【0075】次に、クロック同期式記憶装置3の領域か
ら、非同期式記憶装置4の領域に、第1の実施の形態に
おける動作によりプログラムカウンタ16が更新された
場合、サイクルTB2の立ち上がりタイミングでマイク
ロプロセッサ1から出力されるアドレスaは、アドレス
bに更新される。ここでアドレスbの領域は、非同期式
記憶装置4の領域であるため、マイクロプロセッサ1
は、非同期式記憶装置4から入力するデータが確定する
まで出力アドレスを保持しておく必要がある。Next, when the program counter 16 is updated from the area of the clock synchronous storage apparatus 3 to the area of the asynchronous storage apparatus 4 by the operation in the first embodiment, the micro counter is updated at the rising timing of the cycle TB2. Address a output from processor 1 is updated to address b. Here, since the area of the address b is the area of the asynchronous storage device 4, the microprocessor 1
Needs to hold an output address until data input from the asynchronous storage device 4 is determined.
【0076】これにより、アドレス出力期間カウント回
路部181は、アドレス出力回路部182のアドレスデ
コーダ部186から非同期式記憶装置4のアクセスが発
生すると、本発明の特徴であるアドレス出力制御回路部
18は、第1の実施の形態で説明したように、Ai状態
からアクセスを開始し、Aout1状態、Aout2状
態、およびAout3状態の順で状態遷移し、アドレス
bの出力を保持する。なお、非同期式記憶装置4は、ク
ロック同期式記憶装置3とは異なり、データの出力タイ
ミングが非同期であるため、バッファ5を設け、記憶装
置制御回路2においてバッファの出力制御を行う。Thus, when an access to the asynchronous storage device 4 occurs from the address decoder 186 of the address output circuit 182, the address output control circuit 18 which is a feature of the present invention, As described in the first embodiment, the access is started from the Ai state, the state transitions in the order of the Aout1, Aout2, and Aout3 states, and the output of the address b is held. The asynchronous storage device 4 is different from the clock synchronous storage device 3 in that the data output timing is asynchronous. Therefore, the buffer 5 is provided and the storage device control circuit 2 controls the output of the buffer.
【0077】以上の動作により、非同期式記憶装置4に
対して、前バス・サイクル中にマイクロプロセッサ1か
らアドレスを出力することにより、従来ネックとなって
いた、非同期式記憶装置アクセスに対するバスネック
(マイクロプロセッサの外部記憶装置からのリード・デ
ータ待ちの状態)も削減できる。By outputting the address from the microprocessor 1 to the asynchronous storage device 4 during the previous bus cycle to the asynchronous storage device 4 according to the above operation, the bus bottleneck for the asynchronous storage device access (which has conventionally been a bottleneck). The state of waiting for read data from the external storage device of the microprocessor) can also be reduced.
【0078】次に、第3の実施の形態を説明する。シス
テム構成は第2の実施の形態と同様である。第3の実施
の形態におけるマイクロプロセッサ内蔵のアドレス生成
部のブロック図を示した図8を参照すると、第1の実施
の形態との相違点は、本発明によるアドレス出力制御回
路部18にアドレス出力幅設定レジスタ19をさらに付
加し、マイクロプロセッサ内部で、各チップ・セレクト
CSバー信号に応じてアドレス出力期間カウント回路部
181の遷移状態を可変にすることが可能となるもので
ある。Next, a third embodiment will be described. The system configuration is the same as in the second embodiment. Referring to FIG. 8 which shows a block diagram of an address generation unit with a built-in microprocessor according to the third embodiment, the difference from the first embodiment is that the address output control circuit unit 18 according to the present invention outputs an address. The width setting register 19 is further added, so that the transition state of the address output period count circuit section 181 can be made variable in accordance with each chip select CS signal inside the microprocessor.
【0079】すなわち、アドレス出力制御回路部181
の組み合わせ回路部183の入力信号として、アドレス
出力幅設定レジスタ19の出力信号をさらに入力させ、
この信号を順次シフトさせることにより組み合わせ回路
部183の遷移状態を可変にする。That is, the address output control circuit 181
The input signal of the address output width setting register 19 is further input as an input signal of the combinational circuit section 183 of
By sequentially shifting this signal, the transition state of the combinational circuit unit 183 is made variable.
【0080】このアドレス出力幅設定レジスタ19の構
成は、制御するチップ・セレクトCSバー信号の数によ
り異なるが、従来マイクロプロセッサ内部に設けられて
いるレジスタ構成を用いることにより、容易に実現可能
でなる。The configuration of the address output width setting register 19 varies depending on the number of chip select CS signals to be controlled, but can be easily realized by using a register configuration provided in the conventional microprocessor. .
【0081】上述した第3の実施の形態により、複数の
クロック同期式記憶装置および非同期式記憶装置が接続
された場合でも、各記憶装置に対して、最適なタイミン
グでアドレス出力を行うことが可能となる。According to the third embodiment, even when a plurality of clock synchronous storage devices and asynchronous storage devices are connected, an address can be output to each storage device at an optimum timing. Becomes
【0082】本発明は、マイクロセッサ1とクロック同
期式記憶装置3のみのシステムおよび、クロック同期式
記憶装置3および非同期式記憶装置4の混在システムに
おいても、アドレス出力制御回路部18を設けることに
より、外部記憶装置に対して最適なタイミングでアドレ
ス出力を行うことが可能となり、マイクロプロセッサの
外部記憶装置に対するアクセス効率が向上する。According to the present invention, the address output control circuit section 18 is provided in a system including only the microprocessor 1 and the clock synchronous storage device 3 and a mixed system including the clock synchronous storage device 3 and the asynchronous storage device 4. The address can be output to the external storage device at an optimal timing, and the access efficiency of the microprocessor to the external storage device is improved.
【0083】ただし、マイクロプロセッサ1の外部記憶
装置に対するライト・アクセスが発生した場合、データ
の衝突を避けるため、現在アクセス中のリード・データ
を取り込んだ後、従来通りのライト・サイクルが発生す
るが、本実施の形態においては主旨から外れるため説明
は省略する。However, when a write access to the external storage device of the microprocessor 1 occurs, a conventional write cycle occurs after fetching the currently accessed read data in order to avoid data collision. However, in the present embodiment, the description is omitted because it is out of the gist.
【0084】以上説明したように、近年開発されている
クロック同期式記憶装置を用いてシステムを構成する場
合、クロック同期式記憶装置は、内部でアドレスを保持
する機能を備えているため、従来の記憶装置と比較し
て、短期間でアドレスの取り込みが可能となる。As described above, when a system is configured using a clock synchronous storage device that has been recently developed, the clock synchronous storage device has a function of holding an address internally, and therefore, a conventional synchronous storage device is provided. Addresses can be fetched in a shorter time as compared with a storage device.
【0085】しかし、従来のマイクロプロセッサは、外
部記憶装置から命令およびデータの取り込みが完了する
までアドレスを保持しており、このアドレス保持期間の
ために外部記憶装置から命令およびデータをアクセスす
る際にバスネック(マイクロプロセッサの外部記憶装置
からのリード・データ待ち状態)が生じており、マイク
ロプロセッサのパフォーマンスを落としていたが、本発
明により、命令およびデータのさらなる先読みが可能と
なりマイクロプロセッサ内部の動作を最大限引き出せ
る。However, the conventional microprocessor holds the address until the instruction and the data have been fetched from the external storage device, and when accessing the instruction and the data from the external storage device for this address holding period. Although a bus neck (a state of waiting for read data from the external storage device of the microprocessor) has occurred, which has degraded the performance of the microprocessor, the present invention enables further prefetching of instructions and data, and the operation inside the microprocessor. Can be extracted to the maximum.
【0086】[0086]
【発明の効果】以上説明したように、本発明によるマイ
クロプロセッサシステムは、アクセスアドレスから次ア
ドレス更新要求信号を生成してアクセスアドレスの出力
期間を制御出力するアドレス出力制御手段を備え、リー
ド・アクセスが終了するまで外部記憶装置に対してアク
セスアドレスを保持するアドレス保持期間をアドレス出
力制御手段により制御するので、マイクロプロセッサが
外部記憶装置に最適なタイミングでアドレスを出力する
ことが可能となり、マイクロプロセッサの外部アクセス
バス効率を向上させると同時に、マイクロプロセッサ内
部も従来の命令およびデータのアクセスと比較して高速
に読みとることが可能となるため、外部記憶装置からの
命令待ちおよびデータ待ちの状態が削減できる。As described above, the microprocessor system according to the present invention includes the address output control means for generating the next address update request signal from the access address and controlling and outputting the output period of the access address. The address output control means controls the address holding period for holding the access address to the external storage device until the operation is completed, so that the microprocessor can output the address to the external storage device at the optimal timing, and External access bus efficiency and at the same time read inside the microprocessor faster than conventional instruction and data accesses, reducing the wait for instructions and data from external storage. it can.
【0087】従来のマイクロプロセッサがクロック同期
式記憶装置に対し、2ワード・リード・サイクルを10
回連続で行う場合、従来のマイクロプロセッサにおいて
は60クロックのアクセス・クロック数が必要であっ
た。A conventional microprocessor uses a two-word read cycle for a clock synchronous storage device for 10 cycles.
In the case of performing the operation successively, a conventional microprocessor requires the number of access clocks of 60 clocks.
【0088】本発明のマイクロプロセッサのアドレス出
力制御方式によれば、2ワード・リード・サイクルを1
0回連続で行う場合、24クロックでアクセス可能とな
り、36クロックのアクセスクロック数を削減でき、4
0%のバス効率が向上される。According to the address output control method of the microprocessor of the present invention, a two-word read cycle takes one cycle.
When the operation is performed 0 times continuously, the access can be performed with 24 clocks, and the number of access clocks of 36 clocks can be reduced.
The bus efficiency of 0% is improved.
【図1】本発明におけるマイクロプロセッサシステムの
第1の実施の形態を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of a microprocessor system according to the present invention.
【図2】マイクロプロセッサに内蔵されるアドレス生成
部のブロック図である。FIG. 2 is a block diagram of an address generation unit built in the microprocessor.
【図3】図2におけるアドレス出力制御回路部の内部構
成図である。FIG. 3 is an internal configuration diagram of an address output control circuit unit in FIG. 2;
【図4】図3のアドレス出力期間カウント回路の状態遷
移図である。FIG. 4 is a state transition diagram of the address output period count circuit of FIG. 3;
【図5】第1の実施の形態におけるリード・アクセス動
作説明用のタイミングチャートである。FIG. 5 is a timing chart for explaining a read access operation in the first embodiment.
【図6】本発明の第2の実施の形態を示すマイクロプロ
セッサシステムの構成図である。FIG. 6 is a configuration diagram of a microprocessor system showing a second embodiment of the present invention.
【図7】第2の実施の形態におけるリード・アクセス動
作説明用のタイミングチャートである。FIG. 7 is a timing chart for explaining a read access operation in the second embodiment.
【図8】第3の実施の形態におけるマイクロプロセッサ
内蔵のアドレス生成部のブロック図である。FIG. 8 is a block diagram of an address generation unit with a built-in microprocessor according to a third embodiment;
【図9】従来のマイクロプロセッサシステムの一構成例
を示したブロック図である。FIG. 9 is a block diagram showing a configuration example of a conventional microprocessor system.
【図10】マイクロプロセッサが内蔵するアドレス生成
部を示したブロック図である。FIG. 10 is a block diagram showing an address generation unit incorporated in the microprocessor.
【図11】従来のマイクロプロセッサにおけるクロック
同期式記憶装置に対するリード・アクセス説明用のタイ
ミングチャートである。FIG. 11 is a timing chart for explaining read access to a clock synchronous storage device in a conventional microprocessor.
1 マイクロプロセッサ 2 記憶装置制御回路 3 クロック同期式記憶装置 4 非同期式記憶装置 5 バッファ 10 アドレス生成部 11 命令デコーダ 12 飛び先アドレス生成部 13 割り込み制御部 14 スタック制御部 15 プログラムカウンタ制御部 16 プログラムカウンタ 17 バス・コントロール・ユニット 18 アドレス出力制御回路部 19 アドレス出力幅設定レジスタ 181 アドレス出力期間カウント回路部 182 アドレス出力回路部 183 組み合わせ回路部 184 F/F部 185 アドレスラッチ部 186 アドレスデコーダ部 DESCRIPTION OF SYMBOLS 1 Microprocessor 2 Storage device control circuit 3 Clock synchronous storage device 4 Asynchronous storage device 5 Buffer 10 Address generation unit 11 Instruction decoder 12 Jump address generation unit 13 Interrupt control unit 14 Stack control unit 15 Program counter control unit 16 Program counter 17 Bus control unit 18 Address output control circuit section 19 Address output width setting register 181 Address output period count circuit section 182 Address output circuit section 183 Combination circuit section 184 F / F section 185 Address latch section 186 Address decoder section
Claims (5)
からプログラムカウンタアドレス値を生成しかつ前記プ
ログラムカウンタを制御することによって、外部記憶装
置に対する所定のアクセスアドレスを指定しデータの読
み出しおよび書き込みを行ない、前記プログラムカウン
タの指す前記アクセスアドレスおよびCPUからのデー
タアクセスアドレスに応答してバス制御信号と外部出力
アドレス信号とをバス・コントロール・ユニットで生成
するマイクロプロセッサシステムにおいて、前記アクセ
スアドレスから次アドレス更新要求信号を生成して前記
アクセスアドレスの出力期間を制御出力するアドレス出
力制御手段を備え、リード・アクセスが終了するまで前
記外部記憶装置に対して前記アクセスアドレスを保持す
るアドレス保持期間を前記アドレス出力制御手段により
制御することを特徴とするマイクロプロセッサシステ
ム。1. A method for generating a program counter address value from a fetched instruction and an interrupt address and controlling the program counter to designate a predetermined access address to an external storage device to read and write data. In a microprocessor system in which a bus control unit generates a bus control signal and an external output address signal in response to the access address indicated by a program counter and a data access address from a CPU, a next address update request signal is generated from the access address. Address output control means for generating and controlling an output period of the access address, and an address holding period for holding the access address to the external storage device until read access is completed. Is controlled by the address output control means.
セスアドレスを出力するか否かを制御するアドレスラッ
チ回路部と、このアドレスラッチ回路部から出力された
アドレスが前記外部記憶装置のうちのどの外部記憶装置
に対するアドレスかを領域判定するアドレスデコード回
路部と、前記領域判定された信号により次アドレス更新
期間を可変させ、前記アドレスラッチ部の出力を前記次
アドレス更新要求信号で制御するアドレス出力期間カウ
ント回路部とを備えて構成される請求項1記載のマイク
ロプロセッサシステム。2. The address output control means includes: an address latch circuit for controlling whether or not to output the access address; and an address output from the address latch circuit, the address being output from any one of the external storage devices. An address decode circuit unit for determining whether an area is an address for a storage device, and an address output period count for varying a next address update period according to the area determined signal and controlling an output of the address latch unit with the next address update request signal The microprocessor system according to claim 1, further comprising a circuit unit.
システムクロックと前記アドレスデコーダ部の出力する
チップセレクト信号とを入力信号とする、論理積、論理
和および否定の組み合わせ回路と、出力最終段として前
記組み合わせ回路の出力を保持するとともに前記次アド
レス更新要求信号として出力するフリップフロップとに
より構成される請求項2記載のマイクロプロセッサシス
テム。3. The address output period count circuit,
A combination circuit of logical product, logical sum, and negation, using a system clock and a chip select signal output from the address decoder unit as input signals, and holding the output of the combination circuit as a final output stage and requesting the next address update. 3. The microprocessor system according to claim 2, comprising a flip-flop that outputs a signal.
憶装置および非クロック同期式記憶装置であって、前記
同期式記憶装置と前記非クロック同期式記憶装置を混在
して用いる請求項1記載のマイクロプロセッサシステ
ム。4. The external storage device according to claim 1, wherein the external storage device is a clock synchronous storage device and a non-clock synchronous storage device, and the synchronous storage device and the non-clock synchronous storage device are used in combination. Microprocessor system.
非クロック同期式記憶装置のアドレス出力期間を設定す
るアドレス出力期間設定レジスタを有し、このレジスタ
出力を前記アドレス出力期間カウント回路部の前記組み
合わせ回路にさらに出力する請求項3記載のマイクロプ
ロセッサシステム。5. An address output period setting register for setting an address output period of the clock synchronous storage device and the non-clock synchronous storage device, wherein the register output is the combinational circuit of the address output period count circuit section. 4. The microprocessor system according to claim 3, further comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13850397A JP3202654B2 (en) | 1997-05-28 | 1997-05-28 | Microprocessor system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13850397A JP3202654B2 (en) | 1997-05-28 | 1997-05-28 | Microprocessor system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10333975A true JPH10333975A (en) | 1998-12-18 |
JP3202654B2 JP3202654B2 (en) | 2001-08-27 |
Family
ID=15223658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13850397A Expired - Fee Related JP3202654B2 (en) | 1997-05-28 | 1997-05-28 | Microprocessor system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3202654B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002288036A (en) * | 2001-03-27 | 2002-10-04 | Nec Corp | Memory reading circuit and ice |
KR100953215B1 (en) | 2008-05-07 | 2010-04-15 | (주)삼진테크 | Outdoor display enclosure |
-
1997
- 1997-05-28 JP JP13850397A patent/JP3202654B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2002288036A (en) * | 2001-03-27 | 2002-10-04 | Nec Corp | Memory reading circuit and ice |
KR100953215B1 (en) | 2008-05-07 | 2010-04-15 | (주)삼진테크 | Outdoor display enclosure |
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