JPH10327583A - Inverter device - Google Patents
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- JPH10327583A JPH10327583A JP9134105A JP13410597A JPH10327583A JP H10327583 A JPH10327583 A JP H10327583A JP 9134105 A JP9134105 A JP 9134105A JP 13410597 A JP13410597 A JP 13410597A JP H10327583 A JPH10327583 A JP H10327583A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、直流電力を交流電
力に変換するインバータ装置、特にあらゆる負荷に対し
て常時平衡した交流出力電流の供給が可能なインバータ
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter device for converting DC power into AC power, and more particularly to an inverter device capable of constantly supplying an AC output current to all loads.
【０００２】[0002]
【従来の技術】バッテリ等の直流電源から供給される直
流電力を交流電力に変換するインバータ装置は、例えば
電子・情報機器のバックアップ電源として使用される無
停電電源装置（ＵＰＳ）等に従来から広く使用されてい
る。例えば、図９に示すインバータ装置は、直流電源１
と、４つのスイッチング素子としての第１〜第４のＭＯ
Ｓ-ＦＥＴ２〜５がブリッジ接続されかつ第１及び第４
のＭＯＳ-ＦＥＴ２、５と第２及び第３のＭＯＳ-ＦＥＴ
３、４とを２個ずつ交互にオン・オフ動作させることに
より直流電源１から供給される直流電圧を交流電圧に変
換するフルブリッジ形のインバータで構成される直流−
交流変換回路６と、リアクトル７及びコンデンサ８から
成りかつ直流−交流変換回路６の交流電圧を負荷１０に
供給する正弦波交流電圧に変換するフィルタ回路９と、
負荷１０に供給される交流出力電圧ＶOUTに基づいて第
１及び第４のＭＯＳ-ＦＥＴ２、５と第２及び第３のＭ
ＯＳ-ＦＥＴ３、４の各ゲート端子（制御端子）に付与
するオン・オフ制御信号ＶG1、ＶG2を発生する制御回路
１１とを備えている。2. Description of the Related Art Inverters for converting DC power supplied from a DC power supply such as a battery into AC power have been widely used in uninterruptible power supplies (UPS) used as backup power supplies for electronic and information equipment. It is used. For example, the inverter device shown in FIG.
And first to fourth MOs as four switching elements
S-FETs 2 to 5 are bridge-connected and the first and fourth S-FETs
MOS-FETs 2 and 5 and second and third MOS-FETs
3 and 4 are alternately turned on and off two by two to convert a DC voltage supplied from the DC power supply 1 into an AC voltage.
An AC conversion circuit 6, a filter circuit 9 including a reactor 7 and a capacitor 8, and converting an AC voltage of the DC-AC conversion circuit 6 into a sine wave AC voltage to be supplied to a load 10;
Based on the AC output voltage V OUT supplied to the load 10, the first and fourth MOS-FETs 2, 5 and the second and third M-FETs
And a control circuit 11 for generating an on-off control signal V G1, V G2 to be applied to each gate terminal (control terminal) of the OS-FET3,4.
【０００３】制御回路１１は、図１０に示すように交流
出力電圧ＶOUTを検出してその電圧検出信号Ｖ1を出力す
る出力電圧検出回路１２と、交流出力電圧ＶOUTの電圧
値を規定する商用周波数の基準正弦波信号ＶR1を発生す
る基準正弦波発生回路１３と、可変抵抗器１５の電圧Ｖ
VLに基づいて基準正弦波発生回路１３の基準正弦波信号
ＶR1の正負の振幅電圧を制御するオフセット調整回路１
４と、出力電圧検出回路１２の電圧検出信号Ｖ1及びオ
フセット調整回路１４の出力信号Ｖ2に基づいて電圧制
御信号Ｖ3を発生する電圧制御回路１６と、基準正弦波
発生回路１３の基準正弦波信号ＶR1の周波数よりも極め
て高い周波数（数ｋＨz以上）の三角波信号ＶR2を発生
する三角波発振器１７と、反転入力端子に入力される三
角波発振器１７の三角波信号ＶR2と非反転入力端子に入
力される電圧制御回路１６の電圧制御信号Ｖ3とを比較
してＰＷＭ変調信号ＶPWMを発生するＰＷＭコンパレー
タ１８と、ＰＷＭコンパレータ１８のＰＷＭ変調信号Ｖ
PWMの反転信号−ＶPWMを出力する反転器１９と、ＰＷＭ
コンパレータ１８のＰＷＭ変調信号ＶPWMのオン・オフ
期間をそれぞれ若干短縮・延長してデッドタイムを形成
しかつその信号をオン・オフ制御信号ＶG2として第２及
び第３のＭＯＳ-ＦＥＴ３、４の各ゲート端子に出力す
るデッドタイム形成回路２０と、反転器１９の反転出力
信号−ＶPWMのオン・オフ期間をそれぞれ若干短縮・延
長してデッドタイムを形成しかつその信号をオン・オフ
制御信号ＶG1として第１及び第４のＭＯＳ-ＦＥＴ２、
５の各ゲート端子に出力するもう一つのデッドタイム形
成回路２１とを備えている。電圧制御回路１６は、出力
電圧検出回路１２の電圧検出信号Ｖ1の絶対値信号Ｖ4を
出力する絶対値回路２２及び絶対値回路２２の絶対値信
号Ｖ4を交流出力電圧ＶOUTの平均値信号Ｖ5に変換する
積分回路２３から成る平均値回路２４と、平均値回路２
４の平均値信号Ｖ5とオフセット調整回路１４の出力信
号Ｖ2との積信号Ｖ6を出力する乗算回路２５と、反転入
力端子に入力される出力電圧検出回路１２の電圧検出信
号Ｖ1の瞬時値と非反転入力端子に入力される乗算回路
２５の積信号Ｖ6の瞬時値とを比較してその比較出力を
電圧制御信号Ｖ3として出力する瞬時値比較回路２６と
から構成されている。また、三角波発振器１７、ＰＷＭ
コンパレータ１８、反転器１９及びデッドタイム形成回
路２０、２１は制御信号発生回路２７を構成する。な
お、デッドタイム形成回路２０、２１は立上り遅延回路
（例えば、抵抗及びダイオードの並列接続回路）等で構
成され、第２及び第３のＭＯＳ-ＦＥＴ３、４のターン
オフ（又はターンオン）時並びに第１及び第４のＭＯＳ
-ＦＥＴ２、５のターンオン（又はターンオフ）時にお
いて、それぞれのオン・オフ制御信号ＶG2、ＶG1のタイ
ミングのずれにより第２及び第３のＭＯＳ-ＦＥＴ３、
４と第１及び第４のＭＯＳ-ＦＥＴ２、５が同時にオン
状態となることを防止する目的で設けられる。A control circuit 11 detects an AC output voltage V OUT and outputs a voltage detection signal V 1, as shown in FIG. 10, and a voltage value of the AC output voltage V OUT. A reference sine wave generation circuit 13 for generating a reference sine wave signal V R1 of a commercial frequency;
Offset adjustment circuit 1 for controlling the positive / negative amplitude voltage of reference sine wave signal V R1 of reference sine wave generation circuit 13 based on VL
4, a voltage control circuit 16 for generating a voltage control signal V 3 based on the output signal V 2 of the voltage detection signal V 1 and the offset adjustment circuit 14 of the output voltage detection circuit 12, a reference sine of the reference sine wave generating circuit 13 a triangular wave oscillator 17 which generates a triangular wave signal V R2 of very high frequencies than the frequency of the wave signal V R1 (more than several kHz), and the triangular wave signal V R2 of the triangular wave oscillator 17 is input to the inverting input terminal to the non-inverting input terminal A PWM comparator 18 that compares the input voltage control signal V 3 of the voltage control circuit 16 to generate a PWM modulation signal V PWM , and a PWM modulation signal V of the PWM comparator 18
And inverter 19 for outputting a PWM inverted signal -V PWM, PWM
Of the PWM signal V PWM comparator 18 on and off periods are slightly shorter or extend respectively to form a dead time and the signal as on-off control signal V G2 of the second and third MOS-FET3,4 A dead time forming circuit 20 which outputs to each gate terminal, and an inverted output signal of the inverter 19 -V PWM ON / OFF period is slightly shortened / extended to form a dead time and the signal is turned on / off control signal. The first and fourth MOS-FETs 2 as V G1 ,
5 and another dead time forming circuit 21 for outputting to each gate terminal. Voltage control circuit 16, the output voltage absolute value average value of the signal V 4 AC output voltage V OUT of the absolute value circuit 22 and absolute value circuit 22 outputs an absolute value signal V 4 of the voltage detection signal V 1 of the detection circuit 12 the mean value circuit 24 composed of the integrating circuit 23 for converting the signal V 5, the averaging circuit 2
And 4 of the average value signal V 5 and multiplication circuit 25 which outputs a product signal V 6 between the output signal V 2 of the offset adjustment circuit 14, the output voltage detection circuit 12 is input to the inverting input terminal of the voltage detection signal V 1 and a momentary value and the non-inverting input to the input terminal by comparing the instantaneous value of the product signal V 6 of the multiplier circuit 25 the instantaneous value comparison circuit 26 for outputting the comparison output as a voltage control signal V 3 . Also, a triangular wave oscillator 17, PWM
The comparator 18, the inverter 19 and the dead time forming circuits 20 and 21 constitute a control signal generating circuit 27. Note that the dead time forming circuits 20 and 21 are configured by a rise delay circuit (for example, a parallel connection circuit of a resistor and a diode) and the like, and when the second and third MOS-FETs 3 and 4 are turned off (or turned on) and the first MOS-FET 3 and 4 are turned on and off. And the fourth MOS
During turn-on of -FET2,5 (or turned off), each of the on-off control signal V G2, the lag in timing V G1 second and third MOS-FET 3,
4 is provided for the purpose of preventing the first and fourth MOS-FETs 2 and 5 from being simultaneously turned on.
【０００４】オフセット調整回路１４は、例えば図１１
に示すように３つの直列抵抗４１〜４３と帰還抵抗４４
とオペアンプ４５とから構成され、オペアンプ４５の反
転入力端子に基準正弦波発振回路１３の基準正弦波信号
ＶR1及び可変抵抗器１５の電圧ＶVLがそれぞれ直列抵抗
４１、４２を介して入力され、これらの入力信号の和の
反転増幅信号がオペアンプ４５から出力される。即ち、
この場合はオフセット調整回路１４において可変抵抗器
１５の電圧ＶVLに相当する値（−ＶEE方向は負の値、＋
ＶCC方向は正の値）の直流バイアス電圧が基準正弦波発
振回路１３の基準正弦波信号ＶR1に付加され、その反転
増幅信号が出力される。したがって、図１１に示すオフ
セット調整回路１４では、可変抵抗器１５の摺動子を−
ＶEE又は＋ＶCC方向に変化させて可変抵抗器１５の電圧
ＶVLに相当する負の値又は正の値の直流バイアス電圧を
基準正弦波発振回路１３の基準正弦波信号ＶR1に付加
し、その信号をオペアンプ４５により反転増幅すること
により、基準正弦波信号ＶR1の正負の振幅電圧を制御す
ることができる。また、図１２に示すオフセット調整回
路１４では、基準正弦波発振回路１３の基準正弦波信号
ＶR1が直列抵抗４１を介してオペアンプ４５の反転入力
端子に入力され、オペアンプ４５により反転増幅された
基準正弦波信号ＶR1がオペアンプ４５の反転入力端子と
出力端子間に各々接続された抵抗４６、４７及びダイオ
ード４８、４９によりそれぞれ負の半波及び正の半波に
分割される。ダイオード４８、４９に対して並列に接続
された可変抵抗器１５の摺動子を矢印Ａ又はＢの方向に
変化させることにより、それぞれ負の半波又は正の半波
の振幅が大きくなり、可変抵抗器１５の摺動子に負の半
波又は正の半波の振幅が拡大された基準正弦波信号ＶR1
の反転信号が発生する。この信号はオペアンプ５０によ
り更に反転増幅され、オペアンプ５０の出力端子から正
又は負の振幅電圧が増幅された基準正弦波信号ＶR1が出
力される。したがって、図１２に示すオフセット調整回
路１４では、可変抵抗器１５の摺動子を矢印Ａ又はＢの
方向に変化させて基準正弦波信号ＶR1の負の半波又は正
の半波の振幅を可変することにより、基準正弦波信号Ｖ
R1の正負の振幅電圧を制御することができる。更に、図
１３に示すオフセット調整回路１４では、オペアンプ４
５、抵抗４６、４７及びダイオード４８、４９から成る
２組の正弦波信号分割部と、各正弦波信号分割部の入力
側に設けられた可変抵抗器１５a、１５bとを備え、それ
ぞれの正弦波信号分割部から出力される可変抵抗器１５
a、１５bの電圧ＶVL1、ＶVL2が付加された基準正弦波信
号ＶR1の負の半波及び正の半波がそれぞれ直列抵抗５
１、５２を介してオペアンプ５０の反転入力端子に入力
され、それらの和信号の反転増幅信号がオペアンプ５０
の出力端子から出力される。したがって、図１３に示す
オフセット調整回路１４では、可変抵抗器１５a、１５b
の何れかの摺動子をそれぞれ矢印Ａ、Ｂの方向に変化さ
せて可変抵抗器１５aの電圧ＶVL1又は可変抵抗器１５b
の電圧ＶVL2に相当する値の直流バイアス電圧をそれぞ
れ基準正弦波信号ＶR1の正側又は負側の正弦波に付加す
ることにより、基準正弦波信号ＶR1の正又は負の振幅電
圧を制御することができる。また、基準正弦波信号ＶR1
の正及び負の振幅電圧を同時に制御する場合は、可変抵
抗器１５a、１５bの各摺動子をそれぞれ矢印Ａ、Ｂの方
向に同時に変化させて可変抵抗器１５a、１５bの電圧Ｖ
VL1、ＶVL2に相当する値の直流バイアス電圧をそれぞれ
基準正弦波信号ＶR1の正側及び負側の正弦波に付加すれ
ばよい。なお、図１１に示すオフセット調整回路１４で
は、基準正弦波発振回路１３の基準正弦波信号ＶR1の位
相を出力電圧検出回路１２の電圧検出信号Ｖ1の位相に
対して逆相にしてオペアンプ４５の反転入力端子に入力
するが、図１２及び図１３に示すオフセット調整回路１
４では、オペアンプ４５の反転入力端子に入力する基準
正弦波発振回路１３の基準正弦波信号ＶR1の位相は出力
電圧検出回路１２の電圧検出信号Ｖ1の位相と同相でよ
い。これ以降の説明では、簡略のため図１０に示す制御
回路１１におけるオフセット調整回路１４の内部構成が
図１１に示す場合について行う。The offset adjusting circuit 14 is, for example, shown in FIG.
As shown in the figure, three series resistors 41 to 43 and a feedback resistor 44
A reference sine wave signal V R1 of the reference sine wave oscillating circuit 13 and a voltage V VL of the variable resistor 15 are input to the inverting input terminal of the operational amplifier 45 via the series resistors 41 and 42, respectively. An inverted amplified signal of the sum of these input signals is output from the operational amplifier 45. That is,
In this case, in the offset adjustment circuit 14, a value corresponding to the voltage VVL of the variable resistor 15 (a negative value in the -VEE direction, +
A DC bias voltage (a positive value in the V CC direction) is added to the reference sine wave signal V R1 of the reference sine wave oscillation circuit 13, and an inverted amplified signal thereof is output. Therefore, in the offset adjustment circuit 14 shown in FIG.
A DC bias voltage of a negative value or a positive value corresponding to the voltage V VL of the variable resistor 15 is added to the reference sine wave signal V R1 of the reference sine wave oscillation circuit 13 by changing the voltage in the V EE or + V CC direction, By inverting and amplifying the signal by the operational amplifier 45, the positive and negative amplitude voltages of the reference sine wave signal V R1 can be controlled. In the offset adjusting circuit 14 shown in FIG. 12, the reference sine wave signal V R1 of the reference sine wave oscillation circuit 13 is input to the inverting input terminal of the operational amplifier 45 via the series resistor 41, and the reference sine wave amplified by the operational amplifier 45 is inverted. The sine wave signal V R1 is divided into a negative half wave and a positive half wave by resistors 46 and 47 and diodes 48 and 49 connected between the inverting input terminal and the output terminal of the operational amplifier 45, respectively. By changing the slider of the variable resistor 15 connected in parallel to the diodes 48 and 49 in the direction of the arrow A or B, the amplitude of the negative half-wave or the positive half-wave increases, respectively. The reference sine wave signal V R1 in which the amplitude of the negative half wave or the positive half wave is expanded on the slider of the resistor 15
Is generated. This signal is further inverted and amplified by the operational amplifier 50, and a reference sine wave signal V R1 in which the positive or negative amplitude voltage is amplified is output from the output terminal of the operational amplifier 50. Therefore, in the offset adjustment circuit 14 shown in FIG. 12, the amplitude of the negative half wave or the positive half wave of the reference sine wave signal V R1 is changed by changing the slider of the variable resistor 15 in the direction of the arrow A or B. By varying, the reference sine wave signal V
The positive and negative amplitude voltage of R1 can be controlled. Further, in the offset adjustment circuit 14 shown in FIG.
5, two sets of sine wave signal splitters composed of resistors 46 and 47 and diodes 48 and 49, and variable resistors 15a and 15b provided on the input side of each sine wave signal splitter. Variable resistor 15 output from signal division unit
The negative and positive half-waves of the reference sine wave signal V R1 to which the voltages V VL1 and V VL2 of a, 15b are added are connected in series resistance 5 respectively.
1 and 52, are input to the inverting input terminal of the operational amplifier 50, and the inverted amplified signal of the sum signal thereof is output to the operational amplifier 50.
Is output from the output terminal. Therefore, in the offset adjustment circuit 14 shown in FIG. 13, the variable resistors 15a and 15b
Any of the slider respectively arrow A, the voltage V VL1 or variable resistor 15b of the variable resistor 15a is varied in the direction of B of
By the addition of a DC bias voltage of a value corresponding to the voltage V VL2 sine wave of positive or negative side of the reference sine wave signal V R1 respectively, controls the positive or negative amplitude voltage of the reference sine wave signal V R1 can do. Also, the reference sine wave signal V R1
When the positive and negative amplitude voltages of the variable resistors 15a and 15b are simultaneously controlled, the sliders of the variable resistors 15a and 15b are simultaneously changed in the directions of arrows A and B, respectively, to thereby control the voltage V of the variable resistors 15a and 15b.
DC bias voltages having values corresponding to VL1 and VVL2 may be added to the positive and negative sine waves of the reference sine wave signal VR1 . In the offset adjustment circuit 14 shown in FIG. 11, the operational amplifier 45 sets the phase of the reference sine wave signal V R1 of the reference sine wave oscillation circuit 13 to be opposite to the phase of the voltage detection signal V 1 of the output voltage detection circuit 12. Of the offset adjustment circuit 1 shown in FIG. 12 and FIG.
In 4, the phase of the reference sine wave signal V R1 of the reference sine wave oscillation circuit 13 input to the inverting input terminal of the operational amplifier 45 may be the same as the phase of the voltage detection signal V 1 of the output voltage detection circuit 12. In the following description, the case where the internal configuration of the offset adjustment circuit 14 in the control circuit 11 shown in FIG. 10 is shown in FIG.
【０００５】図１０に示す制御回路１１の動作は以下の
通りである。図９に示すインバータ装置において負荷１
０に供給される交流出力電圧ＶOUTが制御回路１１内の
出力電圧検出回路１２に入力され、出力電圧検出回路１
２から交流出力電圧ＶOUTの検出信号Ｖ1が出力される。
このときの電圧検出信号Ｖ1の電圧波形を図１４(Ｆ)に
示す。出力電圧検出回路１２から出力される電圧検出信
号Ｖ1は、電圧制御回路１６内の瞬時値比較回路２６の
反転入力端子に入力されると共に平均値回路２４を構成
する絶対値回路２２に入力され、絶対値回路２２から交
流出力電圧ＶOUTの絶対値信号Ｖ4が出力される。このと
きの交流出力電圧ＶOUTの絶対値信号Ｖ4の電圧波形を図
１４(Ｇ)に示す。絶対値回路２２から出力される交流出
力電圧ＶOUTの絶対値信号Ｖ4は、積分回路２３により平
均値信号に変換され、平均値回路２４から交流出力電圧
ＶOUTの平均値信号Ｖ5が出力される。このときの交流出
力電圧ＶOUTの平均値信号Ｖ5の電圧波形を図１４(Ｈ)に
示す。一方、基準正弦波発生回路１３の基準正弦波信号
ＶR1はオフセット調整回路１４内の電圧直列抵抗４１を
介してオペアンプ４５の反転入力端子に入力される。こ
れと共に、負荷１０の種類に応じて抵抗値が予め調整さ
れた可変抵抗器１５の電圧ＶVLがオフセット調整回路１
４内の電圧直列抵抗４２を介してオペアンプ４５の反転
入力端子に入力される。これにより、オフセット調整回
路１４において負荷１０の種類に応じて抵抗値が予め調
整された可変抵抗器１５の電圧ＶVLに相当する負の値
（又は正の値）の直流バイアス電圧が基準正弦波信号Ｖ
R1に付加され、その反転増幅信号が出力される。このと
きの基準正弦波発生回路１３の基準正弦波信号ＶR1及び
オフセット調整回路１４の出力信号Ｖ2の電圧波形をそ
れぞれ図１４(Ｉ)及び図１４(Ｊ)に示す。平均値回路２
４から出力される交流出力電圧ＶOUTの平均値信号Ｖ5及
びオフセット調整回路１４から出力される出力信号Ｖ2
は共に乗算回路２５に入力され、平均値回路２４の平均
値信号Ｖ5とオフセット調整回路１４の出力信号Ｖ2との
積信号Ｖ6が乗算回路２５から出力される。このときの
乗算回路２５の積信号Ｖ6の電圧波形を図１４(Ｋ)に示
す。乗算回路２５から出力される積信号Ｖ6は瞬時値比
較回路２６の非反転入力端子に入力され、積信号Ｖ6の
瞬時値が反転入力端子に入力される出力電圧検出回路１
２の電圧検出信号Ｖ1の瞬時値と比較され、瞬時値比較
回路２６の比較出力は電圧制御回路１６の電圧制御信号
Ｖ3として出力される。The operation of the control circuit 11 shown in FIG. 10 is as follows. In the inverter device shown in FIG.
0 AC output voltage V OUT to be supplied are input to the output voltage detection circuit 12 in the control circuit 11, the output voltage detecting circuit 1
2 outputs a detection signal V 1 of the AC output voltage V OUT .
The voltage waveforms of the voltage detection signal V 1 of the this time is shown in FIG. 14 (F). The voltage detection signal V 1 output from the output voltage detection circuit 12 is input to the inverting input terminal of the instantaneous value comparison circuit 26 in the voltage control circuit 16 and is also input to the absolute value circuit 22 forming the average value circuit 24. The absolute value circuit 22 outputs an absolute value signal V 4 of the AC output voltage V OUT . The absolute value voltage waveform of the signal V 4 of the AC output voltage V OUT at this time is shown in FIG. 14 (G). An absolute value signal V 4 of the AC output voltage V OUT output from the absolute value circuit 22 is converted into an average value signal by the integration circuit 23, and an average value signal V 5 of the AC output voltage V OUT is output from the average value circuit 24. Is done. The voltage waveform of the average value signal V 5 of the AC output voltage V OUT at this time is shown in FIG. 14 (H). On the other hand, the reference sine wave signal V R1 of the reference sine wave generation circuit 13 is input to the inverting input terminal of the operational amplifier 45 via the voltage series resistor 41 in the offset adjustment circuit 14. At the same time, the voltage VVL of the variable resistor 15 whose resistance value is adjusted in advance according to the type of the load 10 is adjusted by the offset adjusting circuit 1.
4 is input to the inverting input terminal of the operational amplifier 45 via the voltage series resistor 42. Thereby, the DC bias voltage of a negative value (or a positive value) corresponding to the voltage V VL of the variable resistor 15 whose resistance value is adjusted in advance in the offset adjustment circuit 14 in accordance with the type of the load 10 is changed to the reference sine wave. Signal V
It is added to R1 and its inverted amplified signal is output. Voltage waveforms of the reference sine wave signal V R1 of the reference sine wave generation circuit 13 and the output signal V 2 of the offset adjustment circuit 14 at this time are shown in FIGS. 14 (I) and 14 (J), respectively. Average circuit 2
4 output signal is output from the average value signal V 5 and the offset adjustment circuit 14 of the AC output voltage V OUT outputted from the V 2
Are input to the multiplication circuit 25, and the product signal V 6 of the average value signal V 5 of the average value circuit 24 and the output signal V 2 of the offset adjustment circuit 14 is output from the multiplication circuit 25. The voltage waveform of the product signal V 6 of the multiplication circuit 25 at this time is shown in FIG. 14 (K). Product signal V 6 outputted from the multiplier circuit 25 is input to the non-inverting input terminal of the instantaneous value comparison circuit 26, the output voltage detection circuit instantaneous value of the product signal V 6 is inputted to an inverting input terminal 1
2 is compared with the instantaneous value of the voltage detection signal V 1 , and the comparison output of the instantaneous value comparison circuit 26 is output as the voltage control signal V 3 of the voltage control circuit 16.
【０００６】電圧制御回路１６からの電圧制御信号Ｖ3
は制御信号発生回路２７内のＰＷＭコンパレータ１８の
非反転入力端子に入力され、ＰＷＭコンパレータ１８に
おいて反転入力端子に入力される三角波発振器１７の三
角波信号ＶR2と比較され、電圧制御信号Ｖ3がＰＷＭ変
調（パルス幅変調）される。このときのＰＷＭコンパレ
ータ１８の反転入力端子及び非反転入力端子にそれぞれ
入力される三角波信号ＶR2及び電圧制御信号Ｖ3の各電
圧波形をそれぞれ図１４(Ａ)に示す。また、このときに
ＰＷＭコンパレータ１８から出力されるＰＷＭ変調信号
ＶPWMの電圧波形を図１４(Ｃ)に示す。ＰＷＭコンパレ
ータ１８のＰＷＭ変調信号ＶPWMは、デッドタイム形成
回路２０に直接入力され、デッドタイム形成回路２０に
よりＰＷＭ変調信号ＶPWMのオン・オフ期間がそれぞれ
若干短縮・延長されてデッドタイムが形成され、このデ
ッドタイムが形成されたＰＷＭ変調信号ＶPWMがオン・
オフ制御信号ＶG2として第２及び第３のＭＯＳ-ＦＥＴ
３、４の各ゲート端子に出力される。このときにデッド
タイム形成回路２０から出力されるオン・オフ制御信号
ＶG2の電圧波形を図１４(Ｅ)に示す。これと同時に、Ｐ
ＷＭコンパレータ１８のＰＷＭ変調信号ＶPWMは反転器
１９により反転され、もう一つのデッドタイム形成回路
２１にＰＷＭ変調信号ＶPWMの反転信号−ＶPWMが入力さ
れる。このときに反転器１９から出力されるＰＷＭ変調
信号ＶPWMの反転信号−ＶPWMの電圧波形を図１４(Ｂ)に
示す。もう一つのデッドタイム形成回路２１に入力され
るＰＷＭ変調信号ＶPWMの反転信号−ＶPWMは、そのオン
・オフ期間がそれぞれ若干短縮・延長されてデッドタイ
ムが形成され、このデッドタイムが形成されたＰＷＭ変
調信号ＶPWMの反転信号−ＶPWMがオン・オフ制御信号Ｖ
G1として第１及び第４のＭＯＳ-ＦＥＴ２、５の各ゲー
ト端子に出力される。このときにもう一つのデッドタイ
ム形成回路２１から出力されるオン・オフ制御信号ＶG1
の電圧波形を図１４(Ｄ)に示す。The voltage control signal V 3 from the voltage control circuit 16
Is input to the non-inverting input terminal of the PWM comparator 18 in the control signal generating circuit 27, is compared with the triangular wave signal V R2 of the triangular wave oscillator 17 is input to the inverting input terminal in the PWM comparator 18, the voltage control signal V 3 PWM It is modulated (pulse width modulation). Shows the inverting input terminal and the voltage waveform of the triangular wave signal V R2 and the voltage control signal V 3 is input to the non-inverting input terminal of the PWM comparator 18 in this case in FIGS 14 (A). FIG. 14C shows a voltage waveform of the PWM modulation signal V PWM output from the PWM comparator 18 at this time. The PWM modulation signal V PWM of the PWM comparator 18 is directly input to the dead time formation circuit 20, and the dead time formation circuit 20 slightly shortens / extends the on / off period of the PWM modulation signal V PWM to form a dead time. The PWM modulation signal V PWM having the dead time formed is turned on.
As an off-control signal V G2 second and third MOS-FET
It is output to each of the gate terminals 3 and 4. FIG. 14E shows the voltage waveform of the on / off control signal VG2 output from the dead time forming circuit 20 at this time. At the same time, P
PWM modulation signal V PWM of WM comparator 18 is inverted by inverter 19, the inverted signal -V PWM of the PWM signal V PWM is input to the other of the dead time forming circuit 21. FIG. 14B shows a voltage waveform of an inverted signal −V PWM of the PWM modulation signal V PWM output from the inverter 19 at this time. In the inverted signal -V PWM of the PWM modulation signal V PWM input to the other dead time forming circuit 21, the on / off period is slightly shortened / extended to form a dead time, and this dead time is formed. Inverted signal of PWM modulation signal V PWM -V PWM is ON / OFF control signal V
G1 is output to each gate terminal of the first and fourth MOS-FETs 2 and 5. At this time, the on / off control signal V G1 output from another dead time forming circuit 21
FIG. 14 (D) shows the voltage waveform of FIG.
【０００７】また、図９に示すインバータ装置の主回路
の動作は以下の通りである。制御回路１１から出力され
る図１４(Ｄ)及び(Ｅ)に示す各オン・オフ制御信号
ＶG1、ＶG2は、それぞれ直流−交流変換回路６内の第１
及び第４のＭＯＳ-ＦＥＴ２、５と第２及び第３のＭＯ
Ｓ-ＦＥＴ３、４の各ゲート端子に付与される。これに
より、第１及び第４のＭＯＳ-ＦＥＴ２、５と第２及び
第３のＭＯＳ-ＦＥＴ２、３が商用周波数より極めて高
いＰＷＭ変調された周波数でそれぞれ２個ずつ交互にオ
ン・オフ動作される。直流−交流変換回路６内の第１〜
第４のＭＯＳ-ＦＥＴ２〜５のオン・オフ動作により、
第１及び第２のＭＯＳ-ＦＥＴ２、３の接続点と第３及
び第４のＭＯＳ-ＦＥＴ４、５の接続点との間に正負対
称にＰＷＭ変調された商用周波数の交流電圧が発生す
る。正負対称にＰＷＭ変調された交流電圧は、フィルタ
回路９のリアクトル７及びコンデンサ８により商用周波
数の正弦波交流電圧に変換され、定電圧でかつリプル成
分が除去された滑らかな正負対称の商用周波数の正弦波
交流出力が負荷１０に供給される。The operation of the main circuit of the inverter device shown in FIG. 9 is as follows. Each on-off control signal V G1, V G2 shown in FIG. 14 to be output (D) and (E) from the control circuit 11, respectively DC - first AC conversion circuit 6
And the fourth and fourth MOS-FETs 2 and 5 and the second and third MOS-FETs.
It is given to each gate terminal of S-FET3,4. As a result, the first and fourth MOS-FETs 2 and 5 and the second and third MOS-FETs 2 and 3 are alternately turned on and off by two at a frequency which is extremely higher than the commercial frequency and subjected to PWM modulation. . The first to the first in the DC-AC conversion circuit 6
By the ON / OFF operation of the fourth MOS-FETs 2 to 5,
Between the connection point of the first and second MOS-FETs 2 and 3 and the connection point of the third and fourth MOS-FETs 4 and 5, an AC voltage of a commercial frequency PWM-modulated in positive and negative symmetry is generated. The AC voltage that is PWM-symmetrically symmetrically converted is converted into a sine-wave AC voltage having a commercial frequency by a reactor 7 and a capacitor 8 of a filter circuit 9, and has a constant positive and negative symmetrical commercial frequency having a ripple component removed. A sine wave AC output is supplied to the load 10.
【０００８】[0008]
【発明が解決しようとする課題】ところで、上記のよう
な従来のインバータ装置では、直流−交流変換回路６を
構成する第１〜第４のＭＯＳ-ＦＥＴ２〜５の電気的特
性のバラツキや制御回路１１内の各回路の特性のバラツ
キ等により、実際には負荷１０に供給される交流出力電
圧ＶOUTの正弦波形が正負非対称となる場合が多い。こ
のような交流出力電圧ＶOUTの正弦波形の正負非対称は
極めて僅かな値であるので、負荷１０が純抵抗負荷等の
線形負荷である場合においては殆ど問題とならない。し
かし、負荷１０が例えばコンデンサ入力型整流回路であ
る場合においては、交流出力電圧ＶOUTの最大値付近に
のみ負荷電流が流れるので、正側又は負側にのみ負荷電
流が流れて負荷電流が不平衡状態となる。このため、図
９及び図１０に示すインバータ装置では、基準正弦波発
生回路１３と乗算回路２５との間にオフセット調整回路
１４及び可変抵抗器１５を設け、負荷１０の種類によっ
て可変抵抗器１５の抵抗値を調整してオフセット調整回
路１４の直流バイアス電圧のバイアス量を調整し、イン
バータ装置を構成する各素子の特性のバラツキによる出
力正弦波形の正負非対称を解消している。しかしなが
ら、オフセット調整回路１４で調整できるのは出力正弦
波に含まれる直流成分であるため、出力正弦波形の正負
が完全に対称である場合は問題ないが、出力正弦波形に
僅かな歪みがある場合に問題がある。この問題点は、負
荷１０がトランス又はコイル等のインダクタンス負荷で
ある場合に発生し、この場合は交流出力電圧ＶOUTに僅
かな直流成分が含まれているとインダクタンスが飽和状
態となり、負荷１０に過大な電流が流れる。したがっ
て、出力正弦波に含まれる直流成分をオフセット調整回
路１４により調整した場合、負荷１０がインダクタンス
負荷である場合は問題ないが、整流回路負荷である場合
は必ずしも出力正弦波のピーク電圧を正負対称に調整で
きるとは限らず、負荷電流が不平衡状態となることがあ
る。また、負荷１０が整流回路負荷である場合において
オフセット調整回路１４により出力正弦波のピーク電圧
を正負対称に調整して負荷電流を平衡状態にしたとき
は、負荷１０がインダクタンス負荷の場合に直流成分が
発生し、負荷１０に過大な電流が流れて負荷電流が不平
衡状態となる。よって、図９及び図１０に示すような従
来のインバータ装置では、負荷１０の種類に応じて可変
抵抗器１５の抵抗値を調整してオフセット調整回路１４
の直流バイアス電圧のバイアス量を調整する必要がある
ので、調整作業が煩雑であり、あらゆる負荷に対して常
時平衡した交流出力電流を供給することは非常に困難で
あった。By the way, in the conventional inverter device as described above, the variation in the electrical characteristics of the first to fourth MOS-FETs 2 to 5 constituting the DC-AC conversion circuit 6 and the control circuit In practice, the sinusoidal waveform of the AC output voltage V OUT supplied to the load 10 often becomes positive / negative asymmetric due to variations in the characteristics of the circuits in the power supply 11. Since the positive / negative asymmetry of the sine waveform of the AC output voltage V OUT is a very small value, there is almost no problem when the load 10 is a linear load such as a pure resistance load. However, when the load 10 is, for example, a capacitor input type rectifier circuit, the load current flows only in the vicinity of the maximum value of the AC output voltage V OUT , so that the load current flows only on the positive side or the negative side and the load current is not Equilibrium is reached. For this reason, in the inverter device shown in FIGS. 9 and 10, the offset adjustment circuit 14 and the variable resistor 15 are provided between the reference sine wave generation circuit 13 and the multiplication circuit 25, and the variable resistor 15 depends on the type of the load 10. The resistance value is adjusted to adjust the bias amount of the DC bias voltage of the offset adjustment circuit 14, thereby eliminating the positive / negative asymmetry of the output sine waveform due to the variation in the characteristics of each element constituting the inverter device. However, since the DC component included in the output sine wave can be adjusted by the offset adjustment circuit 14, there is no problem when the sign of the output sine waveform is completely symmetric, but when the output sine waveform has slight distortion. There is a problem. This problem occurs when the load 10 is an inductance load such as a transformer or a coil. In this case, if a small DC component is included in the AC output voltage V OUT , the inductance becomes saturated and the load 10 Excessive current flows. Therefore, when the DC component included in the output sine wave is adjusted by the offset adjustment circuit 14, there is no problem if the load 10 is an inductance load, but if the load 10 is a rectifier circuit load, the peak voltage of the output sine wave is not necessarily symmetric. And the load current may be unbalanced. When the load 10 is a rectifier circuit load and the load current is balanced by adjusting the peak voltage of the output sine wave by the offset adjusting circuit 14 in a positive-negative symmetrical manner, the DC component may be reduced when the load 10 is an inductance load. Occurs, an excessive current flows through the load 10, and the load current becomes unbalanced. Therefore, in the conventional inverter device as shown in FIGS. 9 and 10, the resistance value of the variable resistor 15 is adjusted according to the type of the load 10 to adjust the offset adjustment circuit 14.
It is necessary to adjust the bias amount of the DC bias voltage, so that the adjustment operation is complicated, and it is very difficult to always supply a balanced AC output current to any load.
【０００９】そこで、本発明はあらゆる負荷に対して常
時平衡した交流出力電流を供給できるインバータ装置を
提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide an inverter device capable of always supplying a balanced AC output current to any load.
【００１０】[0010]
【課題を解決するための手段】本発明によるインバータ
装置は、直流電源と、スイッチング素子のオン・オフ動
作により前記直流電源から供給される直流を交流に変換
する直流−交流変換回路と、該直流−交流変換回路の交
流出力電圧に基づいて前記スイッチング素子の制御端子
に付与するオン・オフ制御信号を発生する制御回路とを
備え、前記制御回路のオン・オフ制御信号に基づいて前
記直流−交流変換回路のスイッチング素子のオン・オフ
期間を制御することにより、前記直流−交流変換回路の
交流出力電圧を一定値に制御する。このインバータ装置
では、前記制御回路は、前記直流−交流変換回路の交流
出力電圧を検出する出力電圧検出回路と、前記直流−交
流変換回路の交流出力電圧を規定する基準正弦波信号を
発生する基準正弦波発生回路と、前記直流−交流変換回
路の交流出力電流をそれに対応する電圧として検出する
出力電流検出回路と、該出力電流検出回路の電流検出信
号を積分して該検出信号の直流成分を検出する積分回路
と、該積分回路の検出電圧に基づいて前記基準正弦波発
生回路の基準正弦波信号の正又は／及び負の振幅電圧を
制御するオフセット調整回路と、前記出力電圧検出回路
の電圧検出信号及び前記オフセット調整回路の出力信号
に基づいて電圧制御信号を発生する電圧制御回路とを備
え、前記電圧制御回路の電圧制御信号に基づいて前記直
流−交流変換回路の交流出力電圧を制御することによ
り、前記直流−交流変換回路の交流出力電流を略正負対
称に制御する。また、図示の実施形態では、制御回路内
の前記積分回路と前記オフセット調整回路との間に前記
積分回路の出力電圧の振幅を制限する振幅制限回路を設
けている。According to the present invention, there is provided an inverter apparatus comprising: a DC power supply; a DC / AC conversion circuit for converting DC supplied from the DC power supply into AC by turning on / off a switching element; A control circuit for generating an on / off control signal to be applied to a control terminal of the switching element based on an AC output voltage of the AC conversion circuit, and the DC / AC based on an ON / OFF control signal of the control circuit. By controlling the ON / OFF period of the switching element of the conversion circuit, the AC output voltage of the DC-AC conversion circuit is controlled to a constant value. In this inverter device, the control circuit includes: an output voltage detection circuit that detects an AC output voltage of the DC-AC conversion circuit; and a reference that generates a reference sine wave signal that defines the AC output voltage of the DC-AC conversion circuit. A sine wave generation circuit, an output current detection circuit that detects an AC output current of the DC-AC conversion circuit as a corresponding voltage, and a DC component of the detection signal by integrating a current detection signal of the output current detection circuit. An integrating circuit for detecting, an offset adjusting circuit for controlling a positive or negative amplitude voltage of a reference sine wave signal of the reference sine wave generating circuit based on a detection voltage of the integrating circuit, and a voltage of the output voltage detecting circuit A voltage control circuit that generates a voltage control signal based on a detection signal and an output signal of the offset adjustment circuit, and the voltage control circuit based on a voltage control signal of the voltage control circuit. Flow - by controlling the AC output voltage of the AC conversion circuit, the DC - controlling the AC output current of the AC conversion circuit in a substantially symmetrical positive and negative. In the illustrated embodiment, an amplitude limiting circuit for limiting the amplitude of the output voltage of the integration circuit is provided between the integration circuit and the offset adjustment circuit in the control circuit.
【００１１】直流−交流変換回路の交流出力電流を出力
電流検出回路により検出し、その電流検出信号を積分回
路により積分することにより、交流出力電流に含まれる
直流成分が検出される。この積分回路の検出電圧に基づ
いてオフセット調整回路により基準正弦波発生回路の基
準正弦波信号の正、負の振幅電圧の何れか一方又は双方
が制御され、オフセット調整回路の出力信号に基づいて
電圧制御回路により直流−交流変換回路の交流出力電圧
が正負対称に制御される。これにより、直流−交流変換
回路の交流出力電流が略正負対称に制御されるので、あ
らゆる負荷に対して常時平衡した交流出力電流を供給で
きる。また、図示の実施形態のように、制御回路内の積
分回路とオフセット調整回路との間に積分回路の出力電
圧の振幅を制限する振幅制限回路を設けた場合は、半波
整流回路を負荷として接続した場合や無負荷の状態であ
っても基準正弦波信号の正又は負の振幅電圧の制御量が
ある一定の値以下に制限されるので、常時安定した正弦
波出力電圧を得ることができる。An AC output current of the DC-AC conversion circuit is detected by an output current detection circuit, and the current detection signal is integrated by an integration circuit to detect a DC component included in the AC output current. One or both of the positive and negative amplitude voltages of the reference sine wave signal of the reference sine wave generation circuit are controlled by the offset adjustment circuit based on the detection voltage of the integration circuit, and the voltage is controlled based on the output signal of the offset adjustment circuit. The control circuit controls the AC output voltage of the DC-AC conversion circuit in a symmetric manner. As a result, the AC output current of the DC-AC conversion circuit is controlled substantially symmetrically in the positive and negative directions, so that a constantly balanced AC output current can be supplied to any load. When an amplitude limiting circuit for limiting the amplitude of the output voltage of the integration circuit is provided between the integration circuit and the offset adjustment circuit in the control circuit as in the illustrated embodiment, the half-wave rectification circuit is used as a load. Since the control amount of the positive or negative amplitude voltage of the reference sine wave signal is limited to a certain value or less even when connected or in a no-load state, a constantly stable sine wave output voltage can be obtained. .
【００１２】[0012]
【発明の実施の形態】以下、本発明によるインバータ装
置の一実施形態を図１〜図５に基づいて説明する。但
し、これらの図面では、図９〜図１１及び図１４に示す
箇所と同一の部分には同一の符号を付し、その説明を省
略する。本実施形態のインバータ装置は、図１に示すよ
うに、図９に示すインバータ装置において、直流−交流
変換回路６の第２及び第４のＭＯＳ-ＦＥＴ３、５の各
々と直列に電流検出用抵抗３１、３２をそれぞれ接続
し、図１０に示す制御回路１１の代わりに図２に示す制
御回路３３を負荷１０と直流−交流変換回路６の第１〜
第４のＭＯＳ-ＦＥＴ２〜５の各ゲート端子との間に接
続したものである。その他の構成は、図９に示すインバ
ータ装置と略同様である。制御回路３３は、図２に示す
ように交流出力電圧ＶOUTを検出してその電圧検出信号
Ｖ1を出力する出力電圧検出回路１２と、交流出力電圧
ＶOUTの電圧値を規定する商用周波数の基準正弦波信号
ＶR1を発生する基準正弦波発生回路１３と、電流検出用
抵抗３１、３２に流れる直流−交流変換回路６の出力電
流ＩOUTをそれに対応する電圧として検出する出力電流
検出回路３４と、出力電流検出回路３４の電流検出信号
Ｖ7を積分してその検出信号Ｖ7の直流成分を検出する積
分回路３５と、積分回路３５の出力電圧Ｖ8の振幅を制
限する振幅制限回路３６と、振幅制限回路３６の出力電
圧Ｖ9に基づいて基準正弦波発生回路１３の基準正弦波
信号ＶR1に負又は正の直流バイアス電圧を付加すること
により基準正弦波信号ＶR1の正又は負の振幅電圧を制御
するオフセット調整回路１４と、出力電圧検出回路１２
の電圧検出信号Ｖ1及びオフセット調整回路１４の出力
信号Ｖ2に基づいて電圧制御信号Ｖ3を発生する電圧制御
回路１６とを備えている。基準正弦波発生回路１３、出
力電流検出回路３４、積分回路３５、振幅制限回路３６
及びオフセット調整回路１４は電流バランス回路３７を
構成する。電圧制御回路１６及び制御信号発生回路２７
の内部構成は、前述の図１０に示す制御回路１１と略同
一であるので説明は省略する。また、本実施形態で使用
するオフセット調整回路１４は、可変抵抗器１５の電圧
信号の代わりに振幅制限回路３６の出力信号Ｖ9を直列
抵抗４２を介してオペアンプ４５の反転入力端子に入力
する点を除けば、図１１に示すオフセット調整回路１４
と同様の回路構成を有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of an inverter device according to the present invention will be described below with reference to FIGS. However, in these drawings, the same portions as those shown in FIGS. 9 to 11 and 14 are denoted by the same reference numerals, and description thereof will be omitted. As shown in FIG. 1, the inverter device of the present embodiment differs from the inverter device shown in FIG. 9 in that the current detection resistor is connected in series with each of the second and fourth MOS-FETs 3 and 5 of the DC-AC conversion circuit 6. 31 and 32 are connected to each other, and the control circuit 33 shown in FIG. 2 is replaced with the control circuit 33 shown in FIG.
It is connected between each gate terminal of the fourth MOS-FETs 2-5. Other configurations are substantially the same as those of the inverter device shown in FIG. The control circuit 33 detects the AC output voltage V OUT as shown in FIG. 2 and outputs the voltage detection signal V 1, and the commercial voltage of the commercial frequency that defines the voltage value of the AC output voltage V OUT A reference sine wave generation circuit 13 for generating a reference sine wave signal V R1, and an output current detection circuit 34 for detecting the output current I OUT of the DC-AC conversion circuit 6 flowing through the current detection resistors 31 and 32 as a corresponding voltage. An integration circuit 35 for integrating the current detection signal V 7 of the output current detection circuit 34 to detect a DC component of the detection signal V 7 , and an amplitude limiting circuit 36 for limiting the amplitude of the output voltage V 8 of the integration circuit 35 And adding a negative or positive DC bias voltage to the reference sine wave signal V R1 of the reference sine wave generation circuit 13 based on the output voltage V 9 of the amplitude limiting circuit 36, thereby making the reference sine wave signal V R1 positive or negative. The amplitude voltage of Offset adjustment circuit 14 for controlling and output voltage detection circuit 12
And a voltage control circuit 16 for generating a voltage control signal V 3 based of the output signal V 2 of the voltage detection signal V 1 and the offset adjustment circuit 14. Reference sine wave generating circuit 13, output current detecting circuit 34, integrating circuit 35, amplitude limiting circuit 36
The offset adjustment circuit 14 constitutes a current balance circuit 37. Voltage control circuit 16 and control signal generation circuit 27
Is substantially the same as that of the control circuit 11 shown in FIG. The offset adjusting circuit 14 used in the present embodiment is different from the offset adjusting circuit 14 in that the output signal V 9 of the amplitude limiting circuit 36 is input to the inverting input terminal of the operational amplifier 45 via the series resistor 42 instead of the voltage signal of the variable resistor 15. Except for the offset adjustment circuit 14 shown in FIG.
Has the same circuit configuration as
【００１３】上記の構成において、例えば負荷１０が全
波整流回路である場合の動作は以下の通りである。負荷
１０に供給される交流出力電圧ＶOUTは制御回路３３内
の出力電圧検出回路１２により検出され、交流出力電圧
ＶOUTの検出信号Ｖ1が出力される。このときの電圧検出
信号Ｖ1の電圧波形を図３(Ｆ)に示す。出力電圧検出回
路１２から出力される電圧検出信号Ｖ1は、電圧制御回
路１６内の瞬時値比較回路２６の反転入力端子に入力さ
れると共に平均値回路２４を構成する絶対値回路２２に
入力され。絶対値回路２２から交流出力電圧ＶOUTの絶
対値信号Ｖ4が出力される。このときの交流出力電圧Ｖ
OUTの絶対値信号Ｖ4の電圧波形を図３(Ｇ)に示す。絶対
値回路２２から出力される交流出力電圧ＶOUTの絶対値
信号Ｖ4は、積分回路２３により平均値信号に変換さ
れ、平均値回路２４から交流出力電圧ＶOUTの平均値信
号Ｖ5が出力される。このときの交流出力電圧ＶOUTの平
均値信号Ｖ5の電圧波形を図３(Ｈ)に示す。In the above configuration, for example, when the load 10 is a full-wave rectifier circuit, the operation is as follows. The AC output voltage V OUT supplied to the load 10 is detected by the output voltage detection circuit 12 in the control circuit 33, and a detection signal V 1 of the AC output voltage V OUT is output. The voltage waveforms of the voltage detection signal V 1 of the this time is shown in FIG. 3 (F). The voltage detection signal V 1 output from the output voltage detection circuit 12 is input to the inverting input terminal of the instantaneous value comparison circuit 26 in the voltage control circuit 16 and is also input to the absolute value circuit 22 forming the average value circuit 24. . An absolute value signal V 4 of the AC output voltage V OUT is output from the absolute value circuit 22. AC output voltage V at this time
The absolute value voltage waveform of the signal V 4 of OUT shown in FIG. 3 (G). An absolute value signal V 4 of the AC output voltage V OUT output from the absolute value circuit 22 is converted into an average value signal by the integration circuit 23, and an average value signal V 5 of the AC output voltage V OUT is output from the average value circuit 24. Is done. The voltage waveform of the average value signal V 5 of the AC output voltage V OUT at this time is shown in FIG. 3 (H).
【００１４】一方、直流−交流変換回路６の第２及び第
４のＭＯＳ-ＦＥＴ３、５にそれぞれ直列に接続された
電流検出用抵抗３１、３２に交互に流れる出力電流Ｉ
OUTがそれに対応する電圧として電流バランス回路３７
内の出力電流検出回路３４により検出され、出力電流Ｉ
OUTの検出信号Ｖ7が出力される。このときの図４(Ａ)に
示す交流出力電圧ＶOUTに対する電流検出信号Ｖ7の電圧
波形を図４(Ｂ)に示す。出力電流検出回路３４から出力
される電流検出信号Ｖ7は、積分回路３５により積分さ
れて出力電流ＩOUTに含まれる直流成分が検出される。
このときの積分回路３５の出力電圧Ｖ8の波形を図４
(Ｃ)に示す。積分回路３５の出力電圧Ｖ8は振幅制限回
路３６を介して基準正弦波発生回路１３の基準正弦波信
号ＶR1と共にオフセット調整回路１４に入力され、それ
ぞれ直列抵抗４２、４１を介してオペアンプ４５の反転
入力端子に入力される。このときの振幅制限回路３６の
出力電圧Ｖ9の波形及び基準正弦波発生回路１３の基準
正弦波信号ＶR1の電圧波形をそれぞれ図４(Ｄ)及び(Ｅ)
に示す。図４(Ｄ)において、＋ＶLIM、−ＶLIMは振幅制
限値を示す。これにより、オフセット調整回路１４にお
いて振幅制限回路３６の出力電圧Ｖ9に基づいたバイア
ス量の負（又は正）の直流バイアス電圧が基準正弦波信
号ＶR1に付加され、その反転増幅信号がオフセット調整
回路１４から出力される。このときのオフセット調整回
路１４の出力信号Ｖ2の電圧波形を図４(Ｆ)に示す。On the other hand, the output current I flowing alternately through the current detecting resistors 31 and 32 connected in series to the second and fourth MOS-FETs 3 and 5 of the DC-AC conversion circuit 6, respectively.
OUT is the current balance circuit 37 as the corresponding voltage.
The output current I is detected by the output current detection circuit 34 in the
OUT of the detection signal V 7 is output. The voltage waveform of the current detection signal V 7 for the AC output voltage V OUT shown in FIG. 4 (A) at this time is shown in FIG. 4 (B). The current detection signal V 7 output from the output current detection circuit 34 is integrated by the integration circuit 35 to detect a DC component included in the output current I OUT .
Figure waveforms of the output voltage V 8 of the integration circuit 35 in this case 4
It is shown in (C). The output voltage V 8 of the integrating circuit 35 is input to the offset adjustment circuit 14 together with the reference sine wave signal V R1 of the reference sine wave generation circuit 13 via the amplitude limiting circuit 36, and the output voltage V 8 of the operational amplifier 45 is connected via the series resistors 42 and 41. Input to the inverted input terminal. Each diagram the voltage waveform of the reference sine wave signal V R1 the output voltage V 9 of the waveform and the reference sine wave generating circuit 13 of the amplitude limiting circuit 36 in this case 4 (D) and (E)
Shown in In FIG. 4D, + V LIM and −V LIM indicate amplitude limit values. Thus, added to the DC bias voltage reference sine wave signal V R1 of the negative output bias amount based on the voltage V 9 (or positive) of the amplitude limiting circuit 36 in the offset adjustment circuit 14, the inverted amplified signal offset adjustment Output from the circuit 14. The output signal V 2 of the voltage waveform of the offset adjustment circuit 14 at this time is shown in FIG. 4 (F).
【００１５】平均値回路２４から出力される交流出力電
圧ＶOUTの平均値信号Ｖ5及びオフセット調整回路１４か
ら出力される出力信号Ｖ2は共に乗算回路２５に入力さ
れ、平均値回路２４の平均値信号Ｖ5とオフセット調整
回路１４の出力信号Ｖ2との積信号Ｖ6が乗算回路２５か
ら出力される。このときの乗算回路２５の積信号Ｖ6の
電圧波形を図３(Ｉ)に示す。乗算回路２５から出力され
る積信号Ｖ6は瞬時値比較回路２６の非反転入力端子に
入力され、積信号Ｖ6の瞬時値が反転入力端子に入力さ
れる出力電圧検出回路１２の電圧検出信号Ｖ1の瞬時値
と比較され、瞬時値比較回路２６の比較出力は電圧制御
回路１６の電圧制御信号Ｖ3として出力される。電圧制
御回路１６からの電圧制御信号Ｖ3は、制御信号発生回
路２７内のＰＷＭコンパレータ１８の非反転入力端子に
入力され、ＰＷＭコンパレータ１８において反転入力端
子に入力される三角波発振器１７の三角波信号ＶR2と比
較され、電圧制御信号Ｖ3がＰＷＭ変調（パルス幅変
調）される。このときのＰＷＭコンパレータ１８の反転
入力端子及び非反転入力端子にそれぞれ入力される三角
波信号ＶR2及び電圧制御信号Ｖ3の各電圧波形をそれぞ
れ図３(Ａ)に示す。また、このときにＰＷＭコンパレー
タ１８から出力されるＰＷＭ変調信号ＶPWMの電圧波形
を図３(Ｃ)に示す。ＰＷＭコンパレータ１８のＰＷＭ変
調信号ＶPWMは、デッドタイム形成回路２０に直接入力
され、デッドタイム形成回路２０によりＰＷＭ変調信号
ＶPWMのオン・オフ期間がそれぞれ若干短縮・延長され
てデッドタイムが形成され、このデッドタイムが形成さ
れたＰＷＭ変調信号ＶPWMがオン・オフ制御信号ＶG2と
して第２及び第３のＭＯＳ-ＦＥＴ３、４の各ゲート端
子に出力される。このときにデッドタイム形成回路２０
から出力されるオン・オフ制御信号ＶG2の電圧波形を図
３(Ｅ)に示す。これと同時に、ＰＷＭコンパレータ１８
のＰＷＭ変調信号ＶPWMは反転器１９により反転され、
もう一つのデッドタイム形成回路２１にＰＷＭ変調信号
ＶPWMの反転信号−ＶPWMが入力される。このときに反転
器１９から出力されるＰＷＭ変調信号ＶPWMの反転信号
−ＶPWMの電圧波形を図３(Ｂ)に示す。もう一つのデッ
ドタイム形成回路２１に入力されるＰＷＭ変調信号Ｖ
PWMの反転信号−ＶPWMは、そのオン・オフ期間がそれぞ
れ若干短縮・延長されてデッドタイムが形成され、この
デッドタイムが形成されたＰＷＭ変調信号ＶPWMの反転
信号−ＶPWMがオン・オフ制御信号ＶG1として第１及び
第４のＭＯＳ-ＦＥＴ２、５の各ゲート端子に出力され
る。このときにもう一つのデッドタイム形成回路２１か
ら出力されるオン・オフ制御信号ＶG1の電圧波形を図３
(Ｄ)に示す。なお、図１に示すインバータ装置の主回路
の動作は、前述の図９に示すインバータ装置の主回路の
動作と略同様であるので説明は省略する。The average value signal V 5 of the AC output voltage V OUT output from the average value circuit 24 and the output signal V 2 output from the offset adjustment circuit 14 are both input to the multiplication circuit 25, The product signal V 6 of the value signal V 5 and the output signal V 2 of the offset adjustment circuit 14 is output from the multiplication circuit 25. The voltage waveform of the product signal V 6 of the multiplication circuit 25 at this time is shown in FIG. 3 (I). Product signal V 6 outputted from the multiplier circuit 25 is input to the non-inverting input terminal of the instantaneous value comparison circuit 26, the voltage detection signal of the output voltage detection circuit 12 that the instantaneous value of the product signal V 6 is input to the inverting input terminal It is compared with the instantaneous value of V 1 , and the comparison output of the instantaneous value comparison circuit 26 is output as the voltage control signal V 3 of the voltage control circuit 16. The voltage control signal V 3 from the voltage control circuit 16 is input to the non-inverting input terminal of the PWM comparator 18 in the control signal generating circuit 27, and the triangular wave signal V of the triangular wave oscillator 17 is input to the inverting input terminal of the PWM comparator 18. It is compared with R2, the voltage control signal V 3 is PWM-modulated (pulse width modulation). Shows the inverting input terminal and the voltage waveform of the triangular wave signal V R2 and the voltage control signal V 3 is input to the non-inverting input terminal of the PWM comparator 18 in this case in FIGS 3 (A). FIG. 3C shows a voltage waveform of the PWM modulation signal V PWM output from the PWM comparator 18 at this time. The PWM modulation signal V PWM of the PWM comparator 18 is directly input to the dead time formation circuit 20, and the dead time formation circuit 20 slightly shortens / extends the on / off period of the PWM modulation signal V PWM to form a dead time. are outputted as the PWM modulation signal V PWM to the dead time has been formed on-off control signal V G2 to the second and the gate terminal of the third MOS-FET3,4. At this time, the dead time forming circuit 20
FIG. 3 (E) shows a voltage waveform of the on / off control signal VG2 output from. At the same time, the PWM comparator 18
The of the PWM signal V PWM is inverted by inverter 19,
Inverted signal -V PWM of the PWM signal V PWM is input to the other of the dead time forming circuit 21. FIG. 3B shows a voltage waveform of an inverted signal −V PWM of the PWM modulation signal V PWM output from the inverter 19 at this time. PWM modulation signal V input to another dead time forming circuit 21
PWM inverted signal -V PWM, the on-off period is dead time is somewhat shortened, extended respectively is formed, PWM modulation signal V PWM inverted signal -V PWM ON-OFF of the dead time is formed It is outputted as the control signal V G1 in the first and the gate terminal of the fourth MOS-FET2,5. Figure 3 another dead time forming circuit 21 on-off control signal V G1 of the voltage waveform output from this time
It is shown in (D). The operation of the main circuit of the inverter shown in FIG. 1 is substantially the same as the operation of the main circuit of the inverter shown in FIG.
【００１６】次に、負荷１０が半波整流回路である場合
は、図５(Ａ)に示す交流出力電圧ＶOUTに対してその負
側の最大値付近にのみ電流が流れるので、出力電流検出
回路３４の電流検出信号Ｖ7の電圧波形は図５(Ｂ)に示
すようになる。このため、積分回路３５の出力電圧Ｖ8
の振幅が図５(Ｃ)に示すように負側に異常に大きくなる
が、出力電圧Ｖ8の振幅は振幅制限回路３６により図５
(Ｄ)に示すように振幅制限値＋ＶLIM、−ＶLIM以下に制
限される。これにより、オフセット調整回路１４におけ
る直流バイアス電圧のバイアス量がある一定の値以下に
制限され、図５(Ｄ)に示す振幅制限回路３６の出力電圧
Ｖ9に基づいたバイアス量の負（又は正）の直流バイア
ス電圧が図５(Ｅ)に示す基準正弦波発生回路１３の基準
正弦波信号ＶR1に付加される。よって、このときのオフ
セット調整回路１４の出力信号Ｖ2の電圧波形は図５
(Ｆ)に示す通りとなる。以降の動作は、負荷１０が全波
整流回路である場合と略同様となるので、説明は省略す
る。Next, when the load 10 is a half-wave rectifier circuit, a current flows only near the negative maximum value with respect to the AC output voltage V OUT shown in FIG. voltage waveform of the current detection signal V 7 of circuit 34 is as shown in FIG. 5 (B). Therefore, the output voltage V 8 of the integrating circuit 35
Figure amplitude but becomes abnormally large on the negative side as shown in FIG. 5 (C), the amplitude of the output voltage V 8 by the amplitude limiting circuit 36 5
As shown in (D), the amplitude limit value is limited to + V LIM and −V LIM or less. As a result, the bias amount of the DC bias voltage in the offset adjusting circuit 14 is limited to a certain value or less, and the negative (or positive) bias amount based on the output voltage V 9 of the amplitude limiting circuit 36 shown in FIG. 5) is added to the reference sine wave signal V R1 of the reference sine wave generation circuit 13 shown in FIG. Therefore, the voltage waveform of the output signal V 2 of the offset adjustment circuit 14 at this time is FIG. 5
The result is as shown in FIG. Subsequent operations are substantially the same as those in the case where the load 10 is a full-wave rectifier circuit, and a description thereof will be omitted.
【００１７】上記の実施形態では、電流検出用抵抗３
１、３２に交互に流れる直流−交流変換回路６の出力電
流ＩOUTを出力電流検出回路３４により検出し、その電
流検出信号Ｖ7を積分回路３５により積分して出力電流
ＩOUTに含まれる直流成分を検出し、積分回路３５の出
力電圧Ｖ8の振幅を振幅制限回路３６により振幅制限値
＋ＶLIM、−ＶLIMまで制限し、振幅制限回路３６の出力
電圧Ｖ9に基づいてオフセット調整回路１４により基準
正弦波発生回路１３の基準正弦波信号ＶR1に負（又は
正）の直流バイアス電圧を付加して基準正弦波信号ＶR1
の正（又は負）の振幅電圧を制御し、オフセット調整回
路１４の出力信号Ｖ2に基づいて電圧制御回路１６によ
り直流−交流変換回路６の交流出力電圧ＶOUTを正負対
称に制御する。これにより、負荷１０が全波整流回路又
は半波整流回路である場合においても直流−交流変換回
路６の交流出力電流が正負対称に制御されるので、あら
ゆる負荷１０に対して常時平衡した交流出力電流を供給
できる。また、オフセット調整回路１４において基準正
弦波信号ＶR1に付加する直流バイアス電圧が出力電流検
出信号の積分信号Ｖ8により負荷１０の種類に応じて自
動的に調整されるので、従来の可変抵抗器による直流バ
イアス電圧の調整作業が不要となり、調整工程を大幅に
簡略化できる。更に、負荷１０が半波整流回路や無負荷
状態であって積分回路３５の出力電圧Ｖ8の振幅が異常
に大きくなる場合においても、オフセット調整回路１４
における直流バイアス電圧のバイアス量が振幅制限回路
３６によりある一定の値以下に制限されるので、直流−
交流変換回路６の交流出力電圧ＶOUTが正負対称に制御
され、常時安定した正弦波出力電圧を得ることができ
る。なお、積分回路３５の出力電圧Ｖ8の振幅が制限値
を越えない場合は振幅制限回路３６を省略してもよい。In the above embodiment, the current detection resistor 3
1,32 to DC flows alternately - detected by the output current detecting circuit 34 an output current I OUT of the AC conversion circuit 6, a direct current included in the output current I OUT by integrating the current detection signal V 7 by the integration circuit 35 and detecting components, the amplitude limit value by the amplitude limiting circuit 36 the amplitude of the output voltage V 8 of the integrating circuit 35 + V LIM, limits to -V LIM, the offset adjustment circuit 14 based on the output voltage V 9 of the amplitude limiting circuit 36 by adding a DC bias voltage of the negative (or positive) to the reference sine wave signal V R1 of the reference sine wave generating circuit 13 by the reference sine wave signal V R1
The positive (or negative) amplitude voltage is controlled, and the AC output voltage V OUT of the DC-AC conversion circuit 6 is symmetrically controlled by the voltage control circuit 16 based on the output signal V 2 of the offset adjustment circuit 14. Thus, even when the load 10 is a full-wave rectifier circuit or a half-wave rectifier circuit, the AC output current of the DC-AC converter circuit 6 is controlled in a positive-negative symmetry, so that the AC output always balanced for all loads 10 Can supply current. Further, since the DC bias voltage to be added to the reference sine wave signal V R1 in the offset adjustment circuit 14 is adjusted automatically according to the type of load 10 by the integrated signal V 8 of the output current detection signal, the conventional variable resistor This eliminates the need to adjust the DC bias voltage, thereby greatly simplifying the adjustment process. Further, when the load 10 is the amplitude of the output voltage V 8 of the integrating circuit 35 a half-wave rectifier circuit or no-load state is abnormally larger, the offset adjustment circuit 14
Is limited to a certain value or less by the amplitude limiting circuit 36.
The AC output voltage V OUT of the AC conversion circuit 6 is controlled symmetrically between positive and negative, so that a stable sine wave output voltage can always be obtained. Incidentally, when the amplitude of the output voltage V 8 of the integrating circuit 35 does not exceed the limit value may be omitted amplitude limiting circuit 36.
【００１８】本発明の実施態様は前記の実施形態に限定
されることなく、種々の変更が可能である。例えば、上
記の実施形態では、図１１に示す回路構成と略同様のオ
フセット調整回路１４により、積分回路３５からの信号
に基づいて基準正弦波発生回路１３の基準正弦波信号Ｖ
R1に負又は正の直流バイアス電圧を付加して基準正弦波
信号ＶR1の正負の振幅電圧を制御する形態を示したが、
図１２に示す回路構成と略同様のオフセット調整回路１
４により、積分回路３５からの信号に基づいて基準正弦
波発生回路１３の基準正弦波信号ＶR1の正の半波又は負
の半波の振幅を可変して基準正弦波信号ＶR1の正負の振
幅電圧を制御してもよい。同様に、図１１のオフセット
調整回路１４の代わりに図１３に示す回路構成と略同様
のオフセット調整回路１４により、積分回路３５からの
信号に基づいて基準正弦波発生回路１３の基準正弦波信
号ＶR1の正側又は負側の正弦波に直流バイアス電圧を付
加して基準正弦波信号ＶR1の正又は負の振幅電圧を制御
してもよい。図１３の場合において、基準正弦波信号Ｖ
R1の正及び負の振幅電圧を同時に制御する場合は、積分
回路３５からの信号に基づいてそれぞれ基準正弦波信号
ＶR1の正側及び負側の正弦波にそれぞれ電圧レベルの異
なる直流バイアス電圧を付加すればよい。前記の何れの
場合においても、得られる作用・効果は上記の実施形態
と略同様である。また、上記の実施形態では、出力電圧
の瞬時値の制御系と平均値の制御系の２つの出力制御系
を有する電圧制御回路１６を使用する形態を示したが、
出力電圧の瞬時値の制御系のみ又は出力電圧の平均値の
制御系のみを有する電圧制御回路を使用する場合におい
ても、上記の実施形態と略同様の作用・効果が得られ
る。また、上記の実施形態では、第２及び第４のＭＯＳ
-ＦＥＴ３、５にそれぞれ直列に接続された電流検出用
抵抗３１、３２により直流−交流変換回路６の出力電流
ＩOUTを検出する形態を示したが、図６に示すように電
流検出用抵抗３１、３２をそれぞれ第１及び第３のＭＯ
Ｓ-ＦＥＴ２、４と直列に接続して直流−交流変換回路
６の出力電流ＩOUTを検出してもよい。また、図７に示
すように電流検出用抵抗３１、３２をそれぞれ第１及び
第２のＭＯＳ-ＦＥＴ２、３と直列に接続して直流−交
流変換回路６の出力電流ＩOUTを検出してもよい。ま
た、図８に示すように第３及び第４のＭＯＳ-ＦＥＴ
４、５の接続点とフィルタ回路９のコンデンサ８との間
に電流検出用抵抗又は電流検出用トランス（ＣＴ）やホ
ール素子等の電流検出手段６１を接続して直流−交流変
換回路６の出力電流ＩOUTを検出してもよい。勿論、図
１、図６及び図７に示す各実施形態においても電流検出
用抵抗３１、３２の代わりに電流検出用トランス（Ｃ
Ｔ）やホール素子等を使用することが可能である。ま
た、上記の実施形態では負荷１０に供給される交流出力
電圧ＶOUTを制御回路３３内の出力電圧検出回路１２に
より検出する形態を示したが、直流−交流変換回路６の
出力端子の電圧を制御回路３３内の出力電圧検出回路１
２により検出してもよい。また、上記の各実施形態では
第１及び第４のＭＯＳ-ＦＥＴ２、５と第２及び第３の
ＭＯＳ-ＦＥＴ３、４とを同一の高い周波数で２個ずつ
交互にオン・オフ動作させるフルブリッジ形のインバー
タで直流−交流変換回路６を構成したが、第１及び第２
のＭＯＳ-ＦＥＴ２、３を数ｋＨz以上の高い周波数で交
互にオン・オフ動作させると共に第３及び第４のＭＯＳ
-ＦＥＴ４、５を５０／６０Ｈzの商用周波数で交互にオ
ン・オフ動作させるフルブリッジ形のインバータで直流
−交流変換回路６を構成してもよい。また、直流−交流
変換回路６は前記のフルブリッジ形のインバータに限ら
ず、ハーフブリッジ形やその他の形式のインバータで構
成してもよい。更に、スイッチング素子としてＭＯＳ-
ＦＥＴ（ＭＯＳ型電解効果トランジスタ）の代わりに、
バイポーラ型パワートランジスタ、ＩＧＢＴ（絶縁ゲー
ト型電界効果トランジスタ）、Ｊ-ＦＥＴ（接合型電界
効果トランジスタ）又はサイリスタ等を使用することも
可能である。The embodiments of the present invention are not limited to the above embodiments, and various modifications are possible. For example, in the above embodiment, the reference sine wave signal V of the reference sine wave generation circuit 13 is output from the reference sine wave generation circuit 13 by the offset adjustment circuit 14 having substantially the same configuration as that shown in FIG.
Although the negative or positive DC bias voltage is added to R1 to control the positive / negative amplitude voltage of the reference sine wave signal V R1 ,
Offset adjustment circuit 1 substantially similar to the circuit configuration shown in FIG.
4, the amplitude of the positive half-wave or the negative half-wave of the reference sine wave signal V R1 of the reference sine wave generation circuit 13 is varied based on the signal from the integration circuit 35 to change the positive / negative of the reference sine wave signal V R1 . The amplitude voltage may be controlled. Similarly, the offset sine wave signal V of the reference sine wave generation circuit 13 is based on the signal from the integration circuit 35 by the offset adjustment circuit 14 having substantially the same circuit configuration as that shown in FIG. A DC bias voltage may be added to the positive or negative sine wave of R1 to control the positive or negative amplitude voltage of the reference sine wave signal VR1 . In the case of FIG. 13, the reference sine wave signal V
When simultaneously controlling the positive and negative amplitude voltages of R1 , the DC bias voltages having different voltage levels are respectively applied to the positive and negative sine waves of the reference sine wave signal V R1 based on the signal from the integration circuit 35. What is necessary is just to add. In any of the above cases, the operations and effects obtained are substantially the same as those in the above embodiment. Further, in the above embodiment, the mode in which the voltage control circuit 16 having the two output control systems of the control system of the instantaneous value of the output voltage and the control system of the average value is used,
Even in the case of using a voltage control circuit having only the control system for the instantaneous value of the output voltage or only the control system for the average value of the output voltage, substantially the same operation and effect as those of the above embodiment can be obtained. In the above embodiment, the second and fourth MOSs are used.
In the embodiment, the output current I OUT of the DC-AC conversion circuit 6 is detected by the current detection resistors 31 and 32 connected in series to the FETs 3 and 5, respectively. However, as shown in FIG. , 32 to the first and third MOs, respectively.
The output current I OUT of the DC-AC converter 6 may be detected by connecting the S-FETs 2 and 4 in series. Also, as shown in FIG. 7, the output current I OUT of the DC-AC conversion circuit 6 may be detected by connecting the current detection resistors 31 and 32 in series with the first and second MOS-FETs 2 and 3, respectively. Good. As shown in FIG. 8, the third and fourth MOS-FETs
A current detection resistor or a current detection means 61 such as a current detection transformer (CT) or a Hall element is connected between the connection point 4 and the capacitor 8 of the filter circuit 9 and the output of the DC-AC conversion circuit 6 The current I OUT may be detected. Of course, in each of the embodiments shown in FIGS. 1, 6, and 7, the current detecting transformers (C
T) or a Hall element can be used. In the above-described embodiment, the output voltage detection circuit 12 in the control circuit 33 detects the AC output voltage V OUT supplied to the load 10. However, the voltage of the output terminal of the DC-AC conversion circuit 6 is detected. Output voltage detection circuit 1 in control circuit 33
2, it may be detected. Further, in each of the above embodiments, a full bridge in which the first and fourth MOS-FETs 2 and 5 and the second and third MOS-FETs 3 and 4 are alternately turned on and off at the same high frequency two by two. The DC-AC conversion circuit 6 is composed of the inverters of the first type and the second type.
MOS-FETs 2 and 3 are alternately turned on and off at a high frequency of several kHz or more, and the third and fourth MOS
-The DC-AC conversion circuit 6 may be constituted by a full-bridge type inverter in which the FETs 4 and 5 are alternately turned on and off at a commercial frequency of 50/60 Hz. Further, the DC-AC conversion circuit 6 is not limited to the above-described full-bridge type inverter, but may be constituted by a half-bridge type or another type of inverter. In addition, MOS-
Instead of FET (MOS field effect transistor),
It is also possible to use a bipolar power transistor, an IGBT (insulated gate field effect transistor), a J-FET (junction field effect transistor), a thyristor, or the like.
【００１９】[0019]
【発明の効果】本発明によれば、負荷電流の正負が非対
称となる整流回路負荷やインダクタンス負荷等を接続し
た場合においても、直流−交流変換回路の交流出力電流
が正負対称に制御されるので、あらゆる負荷に対して常
時平衡した交流出力電流を供給できる。また、接続され
る負荷の種類により従来必要としたオフセット調整回路
の調整作業が不要となるので、交流出力電圧の調整工程
を簡略化してインバータ装置の製造コストを大幅に削減
できる。更に、半波整流回路を負荷として接続した場合
においても、常時安定した正弦波出力電圧を得ることが
可能となる。According to the present invention, the AC output current of the DC-AC conversion circuit is controlled in a positive-negative symmetry even when a rectifier circuit load or an inductance load in which the positive and negative load currents are asymmetric is connected. Thus, a balanced AC output current can be supplied to all loads at all times. In addition, since the adjustment work of the offset adjustment circuit required conventionally according to the type of the connected load becomes unnecessary, the process of adjusting the AC output voltage can be simplified, and the manufacturing cost of the inverter device can be greatly reduced. Further, even when a half-wave rectifier circuit is connected as a load, a stable sine-wave output voltage can always be obtained.
【図１】 本発明によるインバータ装置の一実施形態を
示す電気回路図FIG. 1 is an electric circuit diagram showing an embodiment of an inverter device according to the present invention.
【図２】 図１に示す制御回路の内部構成を示すブロッ
ク回路図FIG. 2 is a block circuit diagram showing an internal configuration of a control circuit shown in FIG.
【図３】 図２の電圧制御回路及び制御信号発生回路の
各部の電圧を示す波形図FIG. 3 is a waveform chart showing voltages of respective parts of the voltage control circuit and the control signal generation circuit of FIG. 2;
【図４】 負荷が全波整流回路である場合における図２
の電流バランス回路の各部の電圧を示す波形図FIG. 4 shows a case where the load is a full-wave rectifier circuit.
Diagram showing the voltage of each part of the current balance circuit of FIG.
【図５】 負荷が半波整流回路である場合における図２
の電流バランス回路の各部の電圧を示す波形図FIG. 5 when the load is a half-wave rectifier circuit.
Diagram showing the voltage of each part of the current balance circuit of FIG.
【図６】 図１のインバータ装置の第１の変更実施形態
を示す電気回路図FIG. 6 is an electric circuit diagram showing a first modified embodiment of the inverter device of FIG. 1;
【図７】 図１のインバータ装置の第２の変更実施形態
を示す電気回路図FIG. 7 is an electric circuit diagram showing a second modified embodiment of the inverter device of FIG. 1;
【図８】 図１のインバータ装置の第３の変更実施形態
を示す電気回路図FIG. 8 is an electric circuit diagram showing a third modified embodiment of the inverter device of FIG. 1;
【図９】 従来のインバータ装置を示す電気回路図FIG. 9 is an electric circuit diagram showing a conventional inverter device.
【図１０】 図９に示す制御回路の内部構成を示すブロ
ック回路図10 is a block circuit diagram showing the internal configuration of the control circuit shown in FIG.
【図１１】 図１０のオフセット調整回路の内部構成を
示す電気回路図11 is an electric circuit diagram showing an internal configuration of the offset adjustment circuit of FIG.
【図１２】 図１０のオフセット調整回路の変更実施形
態を示す電気回路図FIG. 12 is an electric circuit diagram showing a modified embodiment of the offset adjustment circuit of FIG. 10;
【図１３】 図１０のオフセット調整回路の他の変更実
施形態を示す電気回路図FIG. 13 is an electric circuit diagram showing another modified embodiment of the offset adjustment circuit of FIG. 10;
【図１４】 図１０の制御回路の各部の電圧を示す波形
図FIG. 14 is a waveform chart showing voltages of respective parts of the control circuit of FIG.
１．．．直流電源、２〜５．．．第１〜第４のＭＯＳ-
ＦＥＴ（スイッチング素子）、６．．．直流−交流変換
回路、７．．．リアクトル、８．．．コンデンサ、
９．．．フィルタ回路、１０．．．負荷、１１．．．制
御回路、１２．．．出力電圧検出回路、１３．．．基準
正弦波発生回路、１４．．．オフセット調整回路、１
５，１５a，１５b．．．可変抵抗、１６．．．電圧制御
回路、１７．．．三角波発振器、１８．．．ＰＷＭコン
パレータ、１９．．．反転器、２０，２１．．．デッド
タイム形成回路、２２．．．絶対値回路、２３．．．積
分回路、２４．．．平均値回路、２５．．．乗算回路、
２６．．．瞬時値比較回路、２７．．．制御信号発生回
路、３１，３２．．．電流検出用抵抗、３３．．．制御
回路、３４．．．出力電流検出回路、３５．．．積分回
路、３６．．．振幅制限回路、３７．．．電流バランス
回路、４１〜４３．．．直列抵抗、４４．．．帰還抵
抗、４５，５０．．．オペアンプ、４６，４８．．．抵
抗、４７，４９．．．ダイオード、５１，５２．．．直
列抵抗、６１．．．電流検出手段1. . . DC power supply, 2-5. . . First to fourth MOS-
5. FET (switching element); . . 6. DC-AC conversion circuit; . . Reactor, 8. . . Capacitors,
9. . . 10. filter circuit; . . Load, 11. . . Control circuit, 12. . . 12. output voltage detection circuit; . . 13. reference sine wave generation circuit; . . Offset adjustment circuit, 1
5, 15a, 15b. . . Variable resistor, 16; . . Voltage control circuit, 17. . . Triangular wave oscillator, 18. . . PWM comparator, 19. . . Inverter, 20, 21. . . 22. dead time forming circuit; . . Absolute value circuit, 23. . . Integration circuit, 24. . . Average value circuit, 25. . . Multiplication circuit,
26. . . Instantaneous value comparison circuit, 27. . . Control signal generation circuits, 31, 32. . . Current detection resistor, 33. . . Control circuit, 34. . . Output current detection circuit, 35. . . Integration circuit, 36. . . Amplitude limiting circuit, 37. . . Current balance circuits, 41 to 43. . . Series resistance, 44. . . Feedback resistor, 45, 50. . . Operational amplifiers, 46, 48. . . Resistance, 47,49. . . Diodes, 51, 52. . . Series resistance, 61. . . Current detection means
Claims (2)
オフ動作により前記直流電源から供給される直流を交流
に変換する直流−交流変換回路と、該直流−交流変換回
路の交流出力電圧に基づいて前記スイッチング素子の制
御端子に付与するオン・オフ制御信号を発生する制御回
路とを備え、前記制御回路のオン・オフ制御信号に基づ
いて前記直流−交流変換回路のスイッチング素子のオン
・オフ期間を制御することにより、前記直流−交流変換
回路の交流出力電圧を一定値に制御するインバータ装置
において、 前記制御回路は、前記直流−交流変換回路の交流出力電
圧を検出する出力電圧検出回路と、前記直流−交流変換
回路の交流出力電圧を規定する基準正弦波信号を発生す
る基準正弦波発生回路と、前記直流−交流変換回路の交
流出力電流をそれに対応する電圧として検出する出力電
流検出回路と、該出力電流検出回路の電流検出信号を積
分して該検出信号の直流成分を検出する積分回路と、該
積分回路の検出電圧に基づいて前記基準正弦波発生回路
の基準正弦波信号の正又は／及び負の振幅電圧を制御す
るオフセット調整回路と、前記出力電圧検出回路の電圧
検出信号及び前記オフセット調整回路の出力信号に基づ
いて電圧制御信号を発生する電圧制御回路とを備え、前
記電圧制御回路の電圧制御信号に基づいて前記直流−交
流変換回路の交流出力電圧を制御することにより、前記
直流−交流変換回路の交流出力電流を略正負対称に制御
することを特徴とするインバータ装置。1. A DC power supply, comprising:
A DC-AC conversion circuit for converting DC supplied from the DC power supply into AC by an OFF operation, and an ON / OFF control signal applied to a control terminal of the switching element based on an AC output voltage of the DC-AC conversion circuit. Controlling the on / off period of a switching element of the DC-AC conversion circuit based on an ON / OFF control signal of the control circuit, thereby obtaining an AC output of the DC-AC conversion circuit. In an inverter device for controlling a voltage to a constant value, the control circuit includes an output voltage detection circuit that detects an AC output voltage of the DC-AC conversion circuit, and a reference sine that defines an AC output voltage of the DC-AC conversion circuit. A reference sine wave generation circuit for generating a wave signal, and an output current detection for detecting an AC output current of the DC-AC conversion circuit as a corresponding voltage A circuit, an integration circuit for integrating a current detection signal of the output current detection circuit to detect a DC component of the detection signal, and a reference sine wave signal of the reference sine wave generation circuit based on a detection voltage of the integration circuit. An offset adjustment circuit that controls positive or negative amplitude voltage, and a voltage control circuit that generates a voltage control signal based on a voltage detection signal of the output voltage detection circuit and an output signal of the offset adjustment circuit, An inverter device for controlling an AC output voltage of the DC-AC conversion circuit substantially positively and negatively symmetrically by controlling an AC output voltage of the DC-AC conversion circuit based on a voltage control signal of the voltage control circuit. .
フセット調整回路との間に前記積分回路の出力電圧の振
幅を制限する振幅制限回路を設けた「請求項１」に記載
のインバータ装置。2. The inverter device according to claim 1, wherein an amplitude limiting circuit for limiting an amplitude of an output voltage of the integration circuit is provided between the integration circuit and the offset adjustment circuit in the control circuit.
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| JP13410597A JP3211944B2 (en) | 1997-05-23 | 1997-05-23 | Inverter device |
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| JPH10327583A true JPH10327583A (en) | 1998-12-08 |
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| JP (1) | JP3211944B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006334415A (en) * | 2005-06-04 | 2006-12-14 | Samsung Electronics Co Ltd | Device for measuring skin hydration degree, controlling method of device for measuring skin hydration degree, and recording medium which records measuring program for skin hydration degree |
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| CN104779823A (en) * | 2015-05-08 | 2015-07-15 | 阳光电源股份有限公司 | Method and device for controlling photovoltaic inverter and photovoltaic inverter system |
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1997
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