JPH10326342A - Memory control circuit - Google Patents
Memory control circuitInfo
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- JPH10326342A JPH10326342A JP13653397A JP13653397A JPH10326342A JP H10326342 A JPH10326342 A JP H10326342A JP 13653397 A JP13653397 A JP 13653397A JP 13653397 A JP13653397 A JP 13653397A JP H10326342 A JPH10326342 A JP H10326342A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はメモリ制御回路に関
し、例えば、ホスト装置とディスプレイ装置とのインタ
フェース部分に用いる画像用途向けのフレームメモリに
対して最適なメモリバス制御を行う回路に関するもので
ある。[0001] 1. Field of the Invention [0002] The present invention relates to a memory control circuit, and more particularly to a circuit for performing optimal memory bus control for a frame memory for image use used for an interface between a host device and a display device.
【０００２】[0002]
【従来の技術】従来、例えばホスト装置（パソコン、ワ
ークステーション、ＴＶなど）から入力された画像をデ
ィスプレイ装置（液晶ディスプレイ、ＣＲＴ、フラット
パネルディスプレイなど）に表示させるようにしたシス
テムでは、そのインタフェース部分に画像転送用のフレ
ームメモリが用いられることが多い。2. Description of the Related Art Conventionally, in a system in which an image input from a host device (a personal computer, a workstation, a TV, etc.) is displayed on a display device (a liquid crystal display, a CRT, a flat panel display, etc.), an interface portion thereof is used. In many cases, a frame memory for image transfer is used.
【０００３】このようなシステムにおいて、例えばＤＲ
ＡＭを用いた画像用途のフレームメモリに対して非同期
な複数のアクセスを行う場合、一つの要求に対するメモ
リアクセス中に他のアクセス要求が発生したときは、優
先度等に応じてアクセスデータを一時的に退避させるこ
とが行われていた。そのために先入れ先出しのＦＩＦＯ
バッファが用意されるが、画像用途では少なくとも１ラ
イン分のデータ容量が必要とされていた。In such a system, for example, DR
In the case of performing a plurality of asynchronous accesses to a frame memory for image use using AM, when another access request occurs during memory access to one request, access data is temporarily stored in accordance with the priority or the like. Was being evacuated. First-in, first-out FIFO
Although a buffer is prepared, a data capacity of at least one line is required for image use.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来の技術のように、単純に１ライン分のＦＩＦＯバッフ
ァを持たせる方式であると、低解像度から高解像度のデ
ィスプレイ装置に対応した制御をＡＳＩＣ（特定用途向
けＩＣ）内に１チップ化する場合などには、対応最大解
像度の１ライン分の容量にＦＩＦＯ容量を最適化する必
要が生じ、回路コストが大幅に増大してしまうという問
題があった。However, if the system simply has a FIFO buffer for one line as in the above-mentioned prior art, control corresponding to a display device from low resolution to high resolution is performed by an ASIC (ASIC). For example, when a single chip is used in an application specific IC), it is necessary to optimize the FIFO capacity to the capacity of one line of the corresponding maximum resolution, and there is a problem that the circuit cost is greatly increased. .
【０００５】また、上記従来の技術では、１ラインのＦ
ＩＦＯバッファに１ライン分のデータがたまった時点で
各要求先に対してデータ転送が行われるので、メモリへ
のアクセスの種類が増えた場合などにリアルタイムなデ
ータ処理を行うことが困難になるという問題もあった。Further, in the above-mentioned conventional technique, one line of F
Since data transfer is performed to each request destination when one line of data is accumulated in the IFO buffer, it becomes difficult to perform real-time data processing when the number of types of access to the memory increases. There were also problems.
【０００６】本発明は、このような問題を解決するため
に成されたものであり、メモリに対する非同期な複数の
アクセス時に各要求のデータを一時的に退避させるため
のＦＩＦＯバッファのメモリ容量を削減できるようにす
るとともに、各転送要求に対してリアルタイムなデータ
転送を実現できるようにすることを目的とする。The present invention has been made to solve such a problem, and has reduced the memory capacity of a FIFO buffer for temporarily saving data of each request at the time of a plurality of asynchronous accesses to a memory. It is another object of the present invention to enable real-time data transfer for each transfer request.
【０００７】[0007]
【課題を解決するための手段】本発明のメモリ制御回路
は、データを格納するメモリに対する非同期な複数のア
クセス要求に対して、一つのアクセス要求に応じたメモ
リアクセス中に他のアクセス要求が発生したときにアク
セスデータを一時的に退避させるために要求種類ごとに
設けた複数のＦＩＦＯバッファと、上記メモリに対する
複数のアクセス要求に応じて上記メモリへのアクセス権
を調停するアービトレーション回路とを備え、上記要求
種類ごとに設けた複数のＦＩＦＯバッファの容量はそれ
ぞれ、少なくとも上記メモリに一回のアドレッシングに
よりデータを転送できる最大バースト転送量分であり、
上記複数のＦＩＦＯバッファにおいてバースト転送分の
データの読み出しまたは書き込みが行われたときにアク
セス要求を発生し、それに応じて上記アービトレーショ
ン回路がアクセス権の調停を行い、その調停結果に従っ
てデータ転送を行うようにしたことを特徴とする。According to a memory control circuit of the present invention, for a plurality of asynchronous access requests to a memory for storing data, another access request is generated during a memory access according to one access request. A plurality of FIFO buffers provided for each type of request to temporarily save the access data when the request is made, and an arbitration circuit for arbitrating an access right to the memory in response to a plurality of access requests to the memory, The capacity of each of the plurality of FIFO buffers provided for each request type is at least the maximum burst transfer amount that can transfer data to the memory by one addressing,
An access request is generated when data is read or written for burst transfer in the plurality of FIFO buffers, and the arbitration circuit arbitrates the access right in response to the request, and performs data transfer according to the arbitration result. It is characterized by the following.
【０００８】本発明の他の特徴とするところは、ホスト
装置からの入力画像をディスプレイ装置に表示させるデ
ィスプレイインタフェースにおいて、該ディスプレイイ
ンタフェースは、上記入力画像を一時的にストアするラ
イトＦＩＦＯバッファと、上記ライトＦＩＦＯバッファ
からの出力を上記入力画像のフレームデータ量以上スト
アできるフレームメモリと、上記フレームメモリからの
読み出しデータを一時的にストアするリードＦＩＦＯバ
ッファと、上記リードＦＩＦＯバッファからの出力を基
に、上記入力画像との演算処理を行う画像処理部と、上
記ディスプレイ装置から描画要求があった場合に、上記
フレームメモリからの読み出しデータを一時的にストア
するディスパッチＦＩＦＯバッファと、上記ディスパッ
チＦＩＦＯバッファからの出力を上記ディスプレイ装置
へ出力駆動させるディスプレイ制御部と、上記フレーム
メモリヘの各種アクセス要求に応じたメモリアドレスを
生成する各種アドレス生成回路と、上記各種アクセス要
求に応じて上記フレームメモリへのアクセス権を調停す
るアービトレーション回路とで構成され、上記ライトＦ
ＩＦＯバッファ、リードＦＩＦＯバッファおよびディス
パッチＦＩＦＯバッファの容量は、少なくとも上記フレ
ームメモリに上記アドレス生成回路の一回のアドレッシ
ングにより転送できる最大バースト転送量分であり、上
記フレームメモリへの入力画像の書き込み時における上
記ライトＦＩＦＯバッファの制御は、上記ライトＦＩＦ
Ｏバッファにライト時のバースト転送分入力画像がたま
った時点で上記アービトレーション回路にライト要求を
出し、上記アクセス権を獲得次第、上記ライトＦＩＦＯ
バッファから上記入力画像を読み出して上記フレームメ
モリに転送することによって行い、上記フレームメモリ
から上記画像処理部へのデータ読み出し時における上記
リードＦＩＦＯバッファの制御は、上記リードＦＩＦＯ
バッファに対して事前にリード時のバースト転送数回分
のデータの書き込みを行い、上記画像処理部からの要求
に従って上記リードＦＩＦＯバッファからリード時のバ
ースト転送分データが読み出された時点で上記アービト
レーション回路に次のリード要求を出し、上記アクセス
権を獲得次第、上記フレームメモリからの転送データを
上記リードＦＩＦＯバッファヘ書き込むことによって行
い、上記フレームメモリから上記ディスプレイ装置への
表示読み出し時における上記ディスパッチＦＩＦＯバッ
ファの制御は、上記ディスパッチＦＩＦＯバッファに対
して事前にディスパッチ時のバースト転送数回分のデー
タの書き込みを行い、上記ディスプレイ装置からの要求
に従って上記ディスパッチＦＩＦＯバッファからディス
パッチ時のバースト転送分データが読み出された時点で
上記アービトレーション回路に次のディスパッチ要求を
出し、上記アクセス権を獲得次第、上記フレームメモリ
からの転送データを上記ディスパッチＦＩＦＯバッファ
へ書き込むことによって行うことを特徴とする。Another feature of the present invention is a display interface for displaying an input image from a host device on a display device, the display interface comprising: a write FIFO buffer for temporarily storing the input image; A frame memory capable of storing the output from the write FIFO buffer over the amount of frame data of the input image, a read FIFO buffer for temporarily storing read data from the frame memory, and an output from the read FIFO buffer. An image processing unit for performing arithmetic processing on the input image; a dispatch FIFO buffer for temporarily storing data read from the frame memory when a drawing request is received from the display device; and a dispatch FIFO buffer for temporarily storing data read from the frame memory. A display control unit for driving the output from the display device to the display device, various address generation circuits for generating memory addresses in response to various access requests to the frame memory, and outputting to the frame memory in response to the various access requests. And an arbitration circuit for arbitrating access rights.
The capacity of the IFO buffer, the read FIFO buffer, and the dispatch FIFO buffer is at least the maximum burst transfer amount that can be transferred to the frame memory by one addressing of the address generation circuit, and is at the time of writing an input image to the frame memory. The write FIFO buffer is controlled by the write FIFO
When the input image for the burst transfer at the time of writing is accumulated in the O buffer, a write request is issued to the arbitration circuit, and as soon as the access right is obtained, the write FIFO is written.
The input image is read from the buffer and transferred to the frame memory, and the control of the read FIFO buffer when reading data from the frame memory to the image processing unit is performed by the read FIFO buffer.
The data is written in the buffer several times in advance during the burst transfer at the time of reading, and the arbitration circuit is read when the data corresponding to the burst transfer at the time of reading is read from the read FIFO buffer in accordance with a request from the image processing unit. The next read request is issued, and as soon as the access right is obtained, the transfer data from the frame memory is written into the read FIFO buffer. In the control, data for several burst transfers at the time of dispatch is written in advance to the dispatch FIFO buffer, and a burst at the time of dispatch is dispatched from the dispatch FIFO buffer according to a request from the display device. When the transfer data is read, the next dispatch request is issued to the arbitration circuit, and the transfer data from the frame memory is written to the dispatch FIFO buffer as soon as the access right is obtained. .
【０００９】ここで、各ＦＩＦＯバッファに対してデー
タを読み書きするタイミングは、上記入力画像の１ライ
ン分のデータ量および転送速度、上記ディスプレイ装置
の１ライン分のデータ量およびスキャン速度、上記フレ
ームメモリの構成および転送速度などの条件を基に、マ
イクロプロセッサがパラメータを設定することによって
制御するようにしても良い。この場合において、マイク
ロプロセッサは、上記ライト要求、リード要求、ディス
パッチ要求に対するデータ転送が、上記入力画像を上記
バースト転送量で分割したセグメント分割時間内に全て
行われるようにパラメータ設定をするようにしても良
い。Here, the timing of reading and writing data from and to each FIFO buffer includes the data amount and transfer speed of one line of the input image, the data amount and scan speed of one line of the display device, and the frame memory. May be controlled by setting parameters based on conditions such as the configuration and transfer speed. In this case, the microprocessor sets the parameters so that the data transfer for the write request, the read request, and the dispatch request is all performed within the segment division time obtained by dividing the input image by the burst transfer amount. Is also good.
【００１０】上記のように構成した本発明によれば、本
発明のセグメント分割方式によるＦＩＦＯ制御とメモリ
バス調停制御との組み合わせによって、各要求に対する
データ退避用のＦＩＦＯバッファをメモリの最大バース
ト転送量分程度の容量に抑え、かつ、メモリに対して複
数の非同期なアクセス要求が起きても、各要求に対して
リアルタイムなデータ転送を実現することが可能とな
る。According to the present invention configured as described above, the FIFO buffer for saving data for each request is provided with the maximum burst transfer amount of the memory by the combination of the FIFO control by the segment division method of the present invention and the memory bus arbitration control. Even if a plurality of asynchronous access requests to the memory are generated, real-time data transfer can be realized for each request.
【００１１】[0011]
（第１の実施形態）以下、本発明の一実施形態を図面に
基づいて説明する。図１は、本発明のメモリ制御回路を
適用した一実施形態である画像表示システム全体の構成
を示すブロック図である。このシステムの構成を以下に
説明すると、１はパソコン、ワークステーション（Ｗ
Ｓ）、テレビ（ＴＶ）などのホスト装置であり、入力し
た画像データと共に同期信号（ＨＳＹＮＣ／ＶＳＹＮ
Ｃ）などを出力する。(First Embodiment) An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the overall configuration of an image display system according to an embodiment to which the memory control circuit of the present invention is applied. The configuration of this system is described below. 1 is a personal computer, a workstation (W
S), a host device such as a television (TV), and a synchronization signal (HSYNC / VSYNC) together with the input image data.
C) is output.
【００１２】２は画像処理部であり、本実施形態では後
述するフレームメモリ４からデータを読み出し、それを
メモリ制御部３を介してリードデータとして受け取り、
このリードデータと上述したホスト装置１からの入力デ
ータとを同ーライン単位で直接比較することにより動き
検知を行う。Reference numeral 2 denotes an image processing unit. In this embodiment, data is read from a frame memory 4 described later, and the read data is received as read data via a memory control unit 3.
The motion detection is performed by directly comparing the read data with the input data from the host device 1 in the same line unit.
【００１３】すなわち、この画像処理部２は、フレーム
メモリ４からのリードデータを前フレームデータ、ホス
ト装置１からの入力データ（フレームメモリ４へのライ
トデータ）を現フレームデータとして、両フレーム内の
同一ライン上のデータの相違を検出する比較回路から構
成されている。この画像処理部２で処理された入力画像
データは、ライトデータとしてそのままメモリ制御部３
へ一定の遅延後に受け渡される。That is, the image processing unit 2 uses the read data from the frame memory 4 as the previous frame data, and the input data from the host device 1 (write data to the frame memory 4) as the current frame data. It comprises a comparison circuit for detecting a difference in data on the same line. The input image data processed by the image processing unit 2 is used as write data as it is in the memory control unit 3.
Is passed after a certain delay.
【００１４】上記フレームメモリ４は、２フレーム分の
記憶容量が用意されたダブルフレームバッファ構成とな
っており、上述したように片面から読み出されたリード
データは、画像処理された後ライトデータとしてもう片
面にストアされる。すなわち、フレームメモリ４の片面
はライト専用バッファ、もう片面はリード専用バッファ
として用いている。The frame memory 4 has a double frame buffer configuration having a storage capacity for two frames. As described above, read data read from one side is converted into write data after image processing. Stored on the other side. That is, one side of the frame memory 4 is used as a write-only buffer, and the other side is used as a read-only buffer.
【００１５】また、このフレームメモリ４内の画像のデ
ィスプレイ装置（例えばフラットパネル）６への表示
は、以下のようにして行われる。すなわち、フレームメ
モリ４のリード専用バッファから、フラットパネル６の
スキャンレートで適宜スキャンすべきラインアドレスの
データが読み出され、それがメモリ制御部３を介してデ
ィスパッチデータ（パネル転送データ）としてディスプ
レイ制御部５へ渡される。そして、ここでフラットパネ
ル６への適正なデータフォーマットに変換された後、パ
ネル表示される。The display of the image in the frame memory 4 on the display device (for example, a flat panel) 6 is performed as follows. That is, line address data to be appropriately scanned at the scan rate of the flat panel 6 is read from the read-only buffer of the frame memory 4, and is read out as dispatch data (panel transfer data) via the memory control unit 3. It is passed to the unit 5. Then, the data is converted into an appropriate data format for the flat panel 6 and then displayed on the panel.
【００１６】また、画像処理部２において検出されたラ
イン単位の動き検知情報は、メモリ制御部３に渡され
る。そして、フレーム中に１ラインでも動きがあった場
合は、フレームメモリ４のライト専用バッファとリード
専用バッファとのフレーム単位のライトおよびリードの
メモリアクセスアドレスを入れ替えるスワップ処理が行
われる。Further, the motion detection information for each line detected by the image processing section 2 is passed to the memory control section 3. Then, if there is any movement even in one line during the frame, a swap process for exchanging the write and read memory access addresses in the frame unit between the write-only buffer and the read-only buffer of the frame memory 4 is performed.
【００１７】上記画像処理部２において検出されたライ
ン単位の動き検知情報はまた、ディスプレイ制御部５に
も渡される。ここでは、上記ライン単位の動き検知情報
を基に、動きのあったラインから優先的にディスプレイ
装置６に描画すべく、メモリ制御部３内のディスプレイ
コントローラ１０に対してディスパッチ制御信号により
描画要求を行う。このようにして、入力フレームレート
よりも遅いディスプレイ装置６の見かけ上の表示の高速
化を実現させている。The line-by-line motion detection information detected by the image processing unit 2 is also passed to a display control unit 5. Here, based on the above-described line-based motion detection information, a drawing request is issued to the display controller 10 in the memory control unit 3 by a dispatch control signal in order to draw a line on which movement has occurred preferentially on the display device 6. Do. In this way, the speed of the apparent display of the display device 6 lower than the input frame rate is realized.
【００１８】以上の構成から本実施形態では、フレーム
メモリ４へのアクセスは、リード／ライト／ディスパッ
チ（リード）の３種類が発生する。フレームメモリ４の
構成がシングルポートの場合は、アービトレーション回
路９によりリード／ライト／ディスパッチ３者のバス調
停を行わなくてはならなくなる。また、デュアルポート
の場合は、アービトレーション回路９により一方はライ
トの単一アクセス、もう一方はリード／ディスパッチ２
者のバス調停を行わなくてはならなくなる。According to the present embodiment, three types of accesses to the frame memory 4 occur, namely, read / write / dispatch (read). When the configuration of the frame memory 4 is a single port, the bus arbitration of the read / write / dispatch must be performed by the arbitration circuit 9. In the case of a dual port, one is a single write access and the other is a read / dispatch 2 by an arbitration circuit 9.
Bus arbitration for the elderly.
【００１９】次に、メモリ制御部３の詳細な説明を行
う。メモリ制御部３が持つ機能は上述したバス調停が主
な機能であるが、本実施形態では、リード／ライト／デ
ィスパッチの各要求が発生する度に効率よく３者調停を
行うために、データを退避させるためのデータバッファ
（ＦＩＦＯ）を各要求ごとに設けている。以下、リード
／ライト／ディスパッチの各要求に分けて説明する。Next, the memory control unit 3 will be described in detail. The main function of the memory control unit 3 is the bus arbitration described above, but in the present embodiment, data is transferred in order to efficiently perform the three-party arbitration every time a read / write / dispatch request is issued. A data buffer (FIFO) for saving is provided for each request. Hereinafter, each request of read / write / dispatch will be described separately.
【００２０】まず、フレームメモリ４からのリードで
は、リードコントローラ８が、画像処理部２から出力さ
れるリード制御信号を基にして、リードリクエストＲＲ
ＥＱをアービトレーション回路９に出力すると同時に、
要求するメモリリードアドレスＲＡＤＤをリードコント
ローラ８内のリード用フレームアドレス生成回路１６で
演算してアービトレーション回路９に出力する。実際に
は、メモリリード要求は、画像処理部２がデータを必要
とする前に発生して出力する。First, in reading from the frame memory 4, the read controller 8 sends a read request RR based on a read control signal output from the image processing unit 2.
At the same time as outputting the EQ to the arbitration circuit 9,
The requested memory read address RADD is calculated by the read frame address generation circuit 16 in the read controller 8 and output to the arbitration circuit 9. Actually, the memory read request is generated and output before the image processing unit 2 needs data.
【００２１】その後、リードコントローラ８は、メモリ
バスの調停結果としてリードアクノレッジＲＡＣＫをア
ービトレーション回路９から受け取る。ここで、バス使
用権を獲得したときは、フレームメモリ４からデータを
読み出してリードＦＩＦＯ１３に一旦ストアさせる。こ
の状態からリードＦＩＦＯ１３内のデータは画像処理部
２へ適当なタイミングで読み出され、ホスト装置１から
の入力画像とデータの同期化をした画像処理後（画像処
理を行わない場合は入力画像は後段へスルーとなる）、
ライトデータとしてライトコントローラ７へ受け渡され
る。Thereafter, the read controller 8 receives a read acknowledge RACK from the arbitration circuit 9 as a result of the arbitration of the memory bus. Here, when the right to use the bus is acquired, data is read from the frame memory 4 and temporarily stored in the read FIFO 13. From this state, the data in the read FIFO 13 is read out to the image processing unit 2 at an appropriate timing, and after the image processing in which the data is synchronized with the input image from the host device 1 (when the image processing is not performed, the input image is Through to the later stage),
The data is transferred to the write controller 7 as write data.
【００２２】このライトデータは、ライトＦＩＦＯ１２
へ逐次ストアされていき、一定量がたまったとき、ライ
トコントローラ７は、ライトリクエストＷＲＥＱをアー
ビトレーション回路９に出力すると同時に、要求するメ
モリライトアドレスＷＡＤＤをライトコントローラ７内
のライト用フレームアドレス生成回路１５で演算してア
ービトレーション回路９に出力する。実際には、メモリ
ライト要求は、画像処理部２でのリード発生後に一定の
遅延時間をもって発生する。This write data is written in the write FIFO 12
The write controller 7 outputs a write request WREQ to the arbitration circuit 9 and, at the same time, outputs the requested memory write address WADD to the write frame address generation circuit 15 in the write controller 7. And outputs it to the arbitration circuit 9. Actually, the memory write request is generated with a certain delay time after the read in the image processing unit 2 occurs.
【００２３】そして、ライトコントローラ７がメモリバ
スの調停結果としてライトアクノレッジＷＡＣＫをアー
ビトレーション回路９から受け取り、バス使用権を獲得
したときは、フレームメモリ４に上記ライトＦＩＦＯ１
２内のライトデータが書き込まれる。When the write controller 7 receives the write acknowledgment WACK from the arbitration circuit 9 as a result of the arbitration of the memory bus, and acquires the right to use the bus, the write FIFO 1 is stored in the frame memory 4.
2 is written.
【００２４】このように、上述したリード／ライトアク
セスでは、ホスト装置１のフレーム周波数に同期したス
ピードでフレームメモリ４にデータの読み書きが行われ
る。このとき、ライトＦＩＦＯ１２およびリードＦＩＦ
Ｏ１３の各々は、バス調停により読み書きが待たされる
時間を吸収し、ホスト装置１のフレーム周波数に同期し
たスピードを保てない状態（ＦＩＦＯのオーバーフロー
／アンダーフローが起きてしまう状態）がなくなるよう
な最低限の容量が必要となる。その具体的な容量につい
ては後述する。As described above, in the above-described read / write access, data is read from or written to the frame memory 4 at a speed synchronized with the frame frequency of the host device 1. At this time, the write FIFO 12 and the read FIFO
Each of O13 absorbs the time during which reading and writing are waited due to bus arbitration, and minimizes a state in which a state in which the speed synchronized with the frame frequency of the host device 1 cannot be maintained (a state in which FIFO overflow / underflow occurs) is eliminated. Limited capacity is required. The specific capacity will be described later.
【００２５】また、本実施形態では、フラットパネル等
のディスプレイ装置６ヘの画像出力要求（ディスパッチ
要求）は、上述したリード／ライト転送のアクセス中に
発生する。またその要求は、フラットパネルのスキャン
レートに応じて画像入力フレーム周波数とは非同期で発
生する。In this embodiment, an image output request (dispatch request) to the display device 6 such as a flat panel is generated during the access of the above-described read / write transfer. The request is generated asynchronously with the image input frame frequency according to the scan rate of the flat panel.
【００２６】具体的には、ディスプレイコントローラ１
０がディスプレイ制御部５からのディスパッチ制御信号
を受けて、ディスパッチリクエストＤＲＥＱをアービト
レーション回路９に出力すると同時に、要求するメモリ
ディスパッチアドレスＤＡＤＤをディスプレイコントロ
ーラ１０内のディスパッチ用ラインアドレス生成回路１
７で演算してアービトレーション回路９に出力する。実
際には、メモリディスパッチ要求は、ディスプレイ制御
部５がディスパッチデータを必要とする前に発生して出
力する。Specifically, the display controller 1
0 receives a dispatch control signal from the display control unit 5 and outputs a dispatch request DREQ to the arbitration circuit 9, and at the same time, sends a requested memory dispatch address DADD to the dispatch line address generation circuit 1 in the display controller 10.
7 and outputs the result to the arbitration circuit 9. Actually, the memory dispatch request is generated and output before the display control unit 5 needs the dispatch data.
【００２７】そして、ディスプレイコントローラ１０が
メモリバスの調停結果としてディスパッチアクノレッジ
ＤＡＣＫをアービトレーション回路９から受け取り、バ
ス使用権を獲得したときは、フレームメモリ４からデー
タを読み出してディスパッチＦＩＦＯ１４に一旦ストア
させる。この状態からディスパッチＦＩＦＯ１４内のデ
ィスパッチデータは、ディスプレイ制御部５へ適当なタ
イミングで読み出され、フラットパネル等のディスプレ
イ装置６に表示される。When the display controller 10 receives the dispatch acknowledgment DACK from the arbitration circuit 9 as a result of the arbitration of the memory bus, and acquires the right to use the bus, the data is read from the frame memory 4 and temporarily stored in the dispatch FIFO 14. From this state, the dispatch data in the dispatch FIFO 14 is read out to the display control unit 5 at an appropriate timing and displayed on the display device 6 such as a flat panel.
【００２８】これまで説明した一連の制御のタイミング
チャートを、フレームメモリ４の構成がシングルポート
の場合を例にとって図２に示す。図２（ａ）は、画像処
理部２からライトＦＩＦＯ１２へのデータ書き込みと、
ライトＦＩＦＯ１２からフレームメモリ４へのデータ読
み出しに至るまでのライトデータの転送タイミングを示
している。FIG. 2 shows a timing chart of a series of controls described so far, taking as an example a case where the configuration of the frame memory 4 is a single port. FIG. 2A illustrates data writing from the image processing unit 2 to the write FIFO 12,
The timing chart shows the transfer timing of the write data from when the data is read out from the write FIFO 12 to the frame memory 4.
【００２９】この図２（ａ）から分かるように、ライト
ＦＩＦＯ１２は、画像処理部２からの出力であるライト
データと、フレームメモリ４への高速転送データＷＤＡ
ＴＡとの転送ギャップ（ライトＦＩＦＯ１２からフレー
ムメモリ４への転送時間が、画像処理部２からライトＦ
ＩＦＯ１２への転送時間より高速のために生じるギャッ
プ）を吸収している。As can be seen from FIG. 2A, the write FIFO 12 includes the write data output from the image processing unit 2 and the high-speed transfer data WDA to the frame memory 4.
The transfer gap with the TA (the transfer time from the write FIFO 12 to the frame memory 4 is determined by the image processing unit 2
(A gap generated due to a higher speed than the transfer time to the IFO 12).
【００３０】すなわち、ライトＦＩＦＯ１２は、その半
分の容量を一回の転送量分に割り当て（図２（ａ）では
ライトＦＩＦＯＡ、ライトＦＩＦＯＢで示している）、
ライトデータが半分書き込まれたらHalf Full というラ
イトフラグＨＦＵＬＬを立ててる。そして、このライト
フラグＨＦＵＬＬがアサートされたときにライトリクエ
ストＷＲＥＱをアービトレーション回路９に出力し、バ
ス使用権の獲得によってデータＷＤＡＴＡをフレームメ
モリ４に転送するとともに、次のライトデータをライト
ＦＩＦＯ１２へ書き込むという動作を１ライン終了まで
繰り返す。That is, the write FIFO 12 allocates half of the capacity to one transfer amount (in FIG. 2A, it is indicated by write FIFOA and write FIFOB),
When half of the write data is written, a half full write flag HFULL is set. When the write flag HFULL is asserted, a write request WREQ is output to the arbitration circuit 9, the data WDATA is transferred to the frame memory 4 by acquiring the right to use the bus, and the next write data is written to the write FIFO 12. The operation is repeated until the end of one line.
【００３１】図２（ｂ）は、フレームメモリ４からリー
ドＦＩＦＯ１３へのデータ書き込みと、リードＦＩＦＯ
１３から画像処理部２へのデータ読み出しに至るまでの
リードデータの転送タイミングを示している。この図２
（ｂ）から分かるように、リードＦＩＦＯ１３は、画像
処理部２への出力であるリードデータと、フレームメモ
リ４からの高速転送データＲＤＡＴＡとの転送ギャップ
（フレームメモリ４からリードＦＩＦＯ１３への転送時
間が、リードＦＩＦＯ１３から画像処理部２への転送時
間より高速のために生じるギャップ）を吸収している。FIG. 2B shows the data writing from the frame memory 4 to the read FIFO 13 and the read FIFO.
13 shows the transfer timing of the read data from when the data is read to the image processing unit 2. This figure 2
As can be seen from (b), the read FIFO 13 has a transfer gap between the read data output to the image processing unit 2 and the high-speed transfer data RDATA from the frame memory 4 (the transfer time from the frame memory 4 to the read FIFO 13 , A gap generated due to a higher speed than the transfer time from the read FIFO 13 to the image processing unit 2).
【００３２】すなわち、リードＦＩＦＯ１３もライトＦ
ＩＦＯ１２と同様に、半分の容量を一回の転送量分に割
り当てている（図２（ｂ）ではリードＦＩＦＯＡ、リー
ドＦＩＦＯＢで示している）。本実施形態では、画像処
理部２からの読み出し要求の前に、読み出し要求があっ
た場合にいつでもリードデータを出力できるように、リ
ードＦＩＦＯ１３の全容量分について符号２１で示す書
き込みセットアップをラインの先頭ごとに行い、セット
アップ完了時にAll Fullというセットアップ完了フラグ
ＡＦＵＬＬを立てて、画像処理部２からの要求待ち状態
となる。That is, the read FIFO 13 is also the write F
As in the case of the IFO 12, half of the capacity is allocated to one transfer amount (in FIG. 2B, it is indicated by a read FIFOA and a read FIFOB). In the present embodiment, a write setup indicated by reference numeral 21 for the entire capacity of the read FIFO 13 is set at the beginning of the line so that read data can be output at any time when there is a read request before the read request from the image processing unit 2. When the setup is completed, a setup completion flag AFULL called All Full is set, and a state of waiting for a request from the image processing unit 2 is set.
【００３３】その後、画像処理部２からの読み出し要求
に従い、リードＦＩＦＯ１３からリードデータが半分読
み出されたらHalf EmptyというリードフラグＨＥＭＰＴ
Ｙを立てる。そして、このリードフラグＨＥＭＰＴＹが
アサートされたときにリードリクエストＲＲＥＱをアー
ビトレーション回路９に出力し、リードＦＩＦＯ１３か
ら読み出された分だけデータＲＤＡＴＡを補充するとい
う動作を１ライン終了まで繰り返す。Thereafter, in accordance with the read request from the image processing unit 2, when half of the read data is read from the read FIFO 13, a read flag HEMPT of Half Empty is read.
Make Y. When the read flag HEMPTY is asserted, the read request RREQ is output to the arbitration circuit 9 and the operation of replenishing the data RDATA by the amount read from the read FIFO 13 is repeated until the end of one line.
【００３４】また、図２（ｃ）は、フレームメモリ４か
らディスパッチＦＩＦＯ１４へのデータ書き込みと、デ
ィスパッチＦＩＦＯ１４からディスプレイ制御部５への
データ読み出しに至るまでのディスパッチデータの転送
タイミングを示している。この図２（ｃ）から分かるよ
うに、ディスパッチＦＩＦＯ１４は、ディスプレイ制御
部５への出力であるリードデータと、フレームメモリ４
からの高速転送データＤＤＡＴＡとの転送ギャップ（フ
レームメモリ４からディスパッチＦＩＦＯ１４への転送
時間が、ディスパッチＦＩＦＯ１４からディスプレイ制
御部５への転送時間より高速のために生じるギャップ）
を吸収している。FIG. 2C shows the transfer timing of the dispatch data from writing the data from the frame memory 4 to the dispatch FIFO 14 and reading the data from the dispatch FIFO 14 to the display control unit 5. As can be seen from FIG. 2C, the dispatch FIFO 14 includes the read data output to the display control unit 5 and the frame memory 4.
Gap with the high-speed transfer data DDATA from (a gap that occurs because the transfer time from the frame memory 4 to the dispatch FIFO 14 is faster than the transfer time from the dispatch FIFO 14 to the display control unit 5)
Has been absorbed.
【００３５】すなわち、ディスパッチＦＩＦＯ１４もそ
の半分の容量を一回の転送量分に割り当て（図２（ｃ）
ではディスパッチＦＩＦＯＡ、ディスパッチＦＩＦＯＢ
で示している）、ディスプレイ制御部５からの読み出し
要求の前に、読み出し要求があった場合にいつでもディ
スパッチデータを出力できるように、ディスパッチＦＩ
ＦＯ１４の全容量分について符号２２で示す書き込みセ
ットアップを、フラットパネル同期信号の周期で発生す
るディスパッチ起動信号のアサートを基に行う。そし
て、セットアップ完了時にAll Fullというセットアップ
完了フラグＡＦＵＬＬを立てて、ディスプレイ制御部５
からの要求待ち状態となる。That is, the dispatch FIFO 14 also allocates half its capacity to one transfer amount (FIG. 2C).
OK, dispatch FIFOA, dispatch FIFOB
) So that dispatch data can be output at any time when there is a read request before the read request from the display control unit 5.
The write setup indicated by reference numeral 22 for the entire capacity of the FO 14 is performed based on the assertion of the dispatch start signal generated in the cycle of the flat panel synchronization signal. Then, when the setup is completed, a setup completion flag AFULL called All Full is set, and the display control unit 5
Waits for a request from
【００３６】その後、ディスプレイ制御部５からの読み
出し要求に従い、ディスパッチＦＩＦＯ１４からディス
パッチデータが半分読み出されたらHalf Emptyというデ
ィスパッチフラグＨＥＭＰＴＹを立てる。そして、この
ディスパッチフラグＨＥＭＰＴＹがアサートされたとき
にディスパッチリクエストＤＲＥＱをアービトレーショ
ン回路９に出力し、ディスパッチＦＩＦＯ１４から読み
出された分だけデータＤＤＡＴＡを補充する動作を１ラ
イン終了まで繰り返す。Thereafter, in response to a read request from the display control unit 5, when half of the dispatch data has been read from the dispatch FIFO 14, a dispatch flag HEMPTY called Half Empty is set. Then, when the dispatch flag HEMPTY is asserted, the dispatch request DREQ is output to the arbitration circuit 9, and the operation of supplementing the data DDATA by the amount read from the dispatch FIFO 14 is repeated until the end of one line.
【００３７】上述したように、アービトレーション回路
９は、ライトリクエストＷＲＥＱ、リードリクエストＲ
ＲＥＱ、ディスパッチリクエストＤＲＥＱのそれぞれか
らバス使用権確保の要求を先着順に受け付けるが、本実
施形態では各要求の同時発生時には、 ＲＲＥＱ＞ＷＲＥＱ＞ＤＲＥＱ のように、優先度が高い順にバス使用権を取得するよう
に制御している（バス使用権を確保した要求のアクセス
中は、他の優先度が低い要求におけるアクセスデータは
各自のＦＩＦＯ内で待たされる）。As described above, the arbitration circuit 9 includes the write request WREQ and the read request R
Requests for securing the right to use the bus are received from each of the REQ and the dispatch request DREQ on a first-come, first-served basis. In this embodiment, when the requests occur simultaneously, the bus use right is acquired in the order of higher priority, such as RREQ>WREQ> DREQ. (During access to a request that has secured the right to use the bus, access data for other low-priority requests waits in their own FIFOs).
【００３８】なお、上記実施形態では、フレームメモリ
４のメモリバスがシングルポートの場合として説明した
が、このようなＦＩＦＯ制御／アービトレーションを行
ったとき、メモリバスの状態は、図２（ｄ）のようにリ
ード（Ｒ）／ライト（Ｗ）／ディスパッチ（Ｄ）が時分
割で占有される。In the above embodiment, the case where the memory bus of the frame memory 4 is a single port has been described. When such FIFO control / arbitration is performed, the state of the memory bus is as shown in FIG. As described above, the read (R) / write (W) / dispatch (D) is occupied by time division.
【００３９】このようなバースト転送量の２倍分の容量
を持つ各ＦＩＦＯを各種転送のための最大構成とする本
実施形態の手法を用いれば、ＦＩＦＯを各要求ごとに単
純に１ライン分持たせたときよりも、ＦＩＦＯの全容量
を大幅に抑え込むことができる。例えば、水平解像度が
１９２０ドットで１画素当り２４ビットを最大対応と
し、フレームメモリ４のバス幅が６４ビット、最大バー
スト数が３２バーストで構成されるシステムにおいて、If the method according to the present embodiment in which each FIFO having a capacity twice as large as the burst transfer amount is the maximum configuration for various transfers is used, the FIFO simply has one line for each request. The total capacity of the FIFO can be greatly reduced as compared with the case where the data is stored. For example, in a system in which the horizontal resolution is 1920 dots, the maximum correspondence is 24 bits per pixel, the bus width of the frame memory 4 is 64 bits, and the maximum number of bursts is 32.
【００４０】 ＦＩＦＯ容量の低減率 ＝本実施形態のセグメントＦＩＦＯ量／従来の１ラインＦＩＦＯ量 ＝（６４bit ×３２word×２×上記３種類の転送）／（１９２０dot ×２４bit/ pixel ×上記３種類の転送） ＝０．１７８ と、１割強まで大幅に抑え込むことが可能となる。これ
により、共通のメモリ制御装置でＦＩＦＯ量を増やさず
に、低解像度から高解像度に対応したディスプレイイン
タフェースを構築できる。FIFO capacity reduction rate = segment FIFO amount of this embodiment / conventional one-line FIFO amount = (64 bits × 32 words × 2 × the above three types of transfer) / (1920 dots × 24 bit / pixel × the above three types of transfer) ) = 0.178, and it is possible to greatly suppress it to slightly more than 10%. This makes it possible to construct a display interface that supports low to high resolutions without increasing the amount of FIFO in the common memory control device.
【００４１】（第２の実施形態）上記第１の実施形態の
ようなＦＩＦＯ制御方式を受けて、第２の実施形態の目
的は、リード／ライト／ディスパッチの３種類の要求の
全てに対してリアルタイムな連続転送を実現することで
ある。以下に、ＦＩＦＯの容量を抑え、かつ各要求のリ
アルタイム転送を実現する本実施形態の手段について、
図３を用いて具体的に説明する。(Second Embodiment) In response to the FIFO control method as in the first embodiment, the purpose of the second embodiment is to satisfy all three types of requests of read / write / dispatch. Realizing continuous transfer in real time. Hereinafter, means of the present embodiment for suppressing the capacity of the FIFO and realizing the real-time transfer of each request will be described.
This will be specifically described with reference to FIG.
【００４２】図３において、ＴSEG は画像処理部２から
メモリ制御部３に入力される画像データをフレームメモ
リ４へのバースト転送分のデータ量で分割したセグメン
ト分割時間である。具体的には以下の条件式 [１] セグメント分割時間ＴSEG ＝入力画像データの有効時間／（水平データ量／フレームメモリバースト転送 量）…… [１] で定義される。In FIG. 3, T SEG is a segment division time obtained by dividing the image data input from the image processing unit 2 to the memory control unit 3 by the data amount for the burst transfer to the frame memory 4. Specifically, it is defined by the following conditional expression [1] Segment division time T SEG = effective time of input image data / (horizontal data amount / frame memory burst transfer amount)... [1].
【００４３】このセグメント分割時間ＴSEG 内に、現在
のライトデータがライトＦＩＦＯ１２に書き込まれると
同時に、前のセグメントにおいて上記ライトＦＩＦＯ１
２に書き込まれていたライトデータがフレームメモリ４
へ転送される。このライト転送時間はＴW で定義され、
フレームメモリ４のバンド幅により時間が決まる。During the segment division time T SEG , the current write data is written to the write FIFO 12, and at the same time, the write FIFO 1
The write data written in 2 is stored in the frame memory 4
Transferred to This write transfer time is defined by T W ,
The time is determined by the bandwidth of the frame memory 4.
【００４４】同様に、セグメント分割時間ＴSEG 内に、
現在のリードデータがリードＦＩＦＯ１３から画像処理
部２へ読み出されると同時に、次のセグメントで読み出
されるリードデータがフレームメモリ４から上記リード
ＦＩＦＯ１３に転送される。このリード転送時間はＴR
で定義され、フレームメモリ４のバンド幅により時間が
決まる。Similarly, within the segment division time T SEG ,
At the same time as the current read data is read from the read FIFO 13 to the image processing unit 2, the read data read in the next segment is transferred from the frame memory 4 to the read FIFO 13. This read transfer time is T R
The time is determined by the bandwidth of the frame memory 4.
【００４５】このように、ライトおよびリードは、入力
画像のレートに同期して動作するので、以下の制約のタ
イミング規定式 [２] ＴSEG −（ＴR ＋ＴW ）＞０…… [２] を守れば、ライトおよびリードの連続転送は実現する。
上記リード要求は、ライト要求の発生タイミングより早
めに発生するので（上記実施形態で説明したように、リ
ード要求は画像処理部２で動き検知を行うために同一ラ
インのライト要求よりも必ず早く発生する）、リード転
送時間ＴR およびライト転送時間ＴW のセグメント分割
時間ＴSEG へのはめ込み順番は、図３のように一義的に
決まる。As described above, since the write and read operations are performed in synchronization with the rate of the input image, the timing constraint expression of the following constraint [2] T SEG- (T R + T W )> 0 ... [2] , Continuous write and read transfers are realized.
Since the read request is generated earlier than the generation timing of the write request (as described in the above embodiment, the read request is always generated earlier than the write request of the same line because the image processing unit 2 performs motion detection. to), fit the order to the segment division time T SEG read transfer time T R and the write transfer time T W is uniquely determined as shown in Figure 3.
【００４６】次に、上記リード／ライトとは非同期で発
生するディスプレイ装置６からのディスパッチ要求に対
して、フレームメモリ４からディスプレイ装置６ヘディ
スパッチデータをいかに連続転送するかを以下に説明す
る。具体的には、上記リード／ライトのフレームメモリ
４へのセグメント内の転送バンド幅の余った時間に、デ
ィスパッチ時間をあてがうことになる。Next, how the dispatch data is continuously transferred from the frame memory 4 to the display device 6 in response to the dispatch request from the display device 6 which occurs asynchronously with the read / write will be described below. More specifically, the dispatch time is allocated to the time when the transfer bandwidth in the segment for the read / write to the frame memory 4 is left.
【００４７】ディスパッチの場合も上記リード／ライト
と同様に、セグメント分割時間ＴSE G へのはめ込みを基
準とする。すなわち、セグメント分割時間ＴSEG 時間内
に、現在のディスパッチデータがディスパッチＦＩＦＯ
１４からディスプレイ制御部５へ読み出されると同時
に、次のセグメントで読み出されるディスパッチデータ
がフレームメモリ４から転送される。このディスパッチ
転送時間はＴD で定義され、フレームメモリ４のバンド
幅により時間が決まる。[0047] Similar to the read / write in the case of dispatch, the basis of the fitting to the segmented time T SE G. That is, within the segment division time T SEG time, the current dispatch data is
At the same time as being read from 14 to the display control unit 5, the dispatch data read in the next segment is transferred from the frame memory 4. The dispatch transfer time is defined by T D , and is determined by the bandwidth of the frame memory 4.
【００４８】先に示した式 [２] の条件に、ディスパッ
チはめ込み時間ＴINSERTを以下の条件式 [３] として定
義する。 ＴINSERT（＝ＴSEG −（ＴR ＋ＴW ））−ＴD ＞０…… [３] この条件式 [３] を満たすことにより、第１に、ディス
パッチのセグメント分割時間ＴSEG へのはめ込みがリー
ド／ライトの連続転送を妨げないようにすることができ
る。The dispatch fitting time T INSERT is defined as the following conditional expression [3] under the condition of the above-mentioned expression [2]. T INSERT (= T SEG − (T R + T W )) − T D > 0 [3] By satisfying this conditional expression [3], first, the dispatch can be fitted into the segment division time T SEG . It is possible not to hinder continuous read / write transfer.
【００４９】第２に、以下の条件式 [４] をも満たすこ
とにより、ディスパッチの連続転送を実現することがで
きる。 ＴDSCAN ＞ＴWAIT＋ＴD …… [４] ただし、ＴDSCAN はディスパッチＦＩＦＯ１４からディ
スプレイ制御部５へディスパッチのバースト転送分のデ
ータが読み出されていくまでのディスパッチ抜け時間で
ある。また、ＴWAITはディスパッチリクエストＤＲＥＱ
がセグメント内で最速で発生した場合（符号３１で示す
ようにリードリクエストＲＲＥＱの発生と同時に発生し
た場合）のディスパッチ転送開始までの最大待ち時間で
ある。Second, by also satisfying the following conditional expression [4], continuous dispatch transfer can be realized. T DSCAN > T WAIT + T D ... [4] Here, T DSCAN is a dispatch skip time until data corresponding to the burst transfer of the dispatch is read from the dispatch FIFO 14 to the display control unit 5. T WAIT is the dispatch request DREQ
Is the maximum wait time until the start of dispatch transfer when the fastest occurrence occurs in the segment (when it occurs simultaneously with the generation of the read request RREQ as indicated by reference numeral 31).
【００５０】このように、上記条件式 [３] 、 [４] を
満たすように、ホスト装置１の出力条件（入力画像の１
ライン分のデータ量や転送速度）、ディスプレイ装置６
の駆動条件（ディスプレイ装置の１ライン分のデータ量
やスキャン速度）、フレームメモリ４の構成およびパフ
ォーマンス（転送速度など）を、図１のマイクロプロセ
ッサ１１がシステム起動時に判断する。As described above, the output condition of the host device 1 (1 of the input image) is satisfied so as to satisfy the conditional expressions [3] and [4].
Display data 6)
The microprocessor 11 in FIG. 1 determines the driving conditions (data amount and scan speed for one line of the display device), the configuration and the performance (transfer speed, etc.) of the frame memory 4 when the system is started.
【００５１】そして、図２に示した各時間のパラメータ
の最適な数値を、ライトコントローラ７、リードコント
ローラ８、ディスプレイコントローラ１０のＦＩＦＯ制
御カウンタのロードレジスタ値として設定すれば、シス
テムのどのような組み合わせ条件においても、非同期な
３種類のアクセス要求に対するリアルタイムな連続転送
を実現することができる。If the optimum values of the parameters at each time shown in FIG. 2 are set as the load register values of the FIFO control counters of the write controller 7, the read controller 8, and the display controller 10, any combination of the system can be obtained. Even under the conditions, real-time continuous transfer for three types of asynchronous access requests can be realized.
【００５２】[0052]
【発明の効果】本発明は上述したように、例えばホスト
装置とディスプレイ装置とのインタフェースに置かれる
フレームメモリへの複数の非同期アクセス処理に対し
て、少なくとも最大バースト転送量分の容量を持つデー
タ一時退避用のＦＩＦＯバッファをアクセス要求種類ご
とに複数設け、これら複数のＦＩＦＯバッファにおいて
バースト転送分だけデータの読み出しまたは書き込みが
行われる毎にアクセス要求を発生し、その要求に応じて
アービトレーション回路が上記メモリへのアクセス権の
調停を行い、その調停結果に従ってデータ転送を行うよ
うにしたので、以下のような効果を得ることができる。As described above, according to the present invention, for a plurality of asynchronous access processes to a frame memory provided at an interface between a host device and a display device, for example, a data temporary memory having at least a maximum burst transfer amount is provided. A plurality of evacuation FIFO buffers are provided for each type of access request, and an access request is generated each time data is read or written in the plurality of FIFO buffers by the amount of burst transfer, and the arbitration circuit responds to the request by the arbitration circuit. The following effects can be obtained since the arbitration of the access right to the server and the data transfer are performed according to the arbitration result.
【００５３】すなわち、ＦＩＦＯバッファを各要求ごと
に単純に１ライン分持たせた従来の手法に対して、少な
くともフレームメモリの最大バースト転送量分のＦＩＦ
Ｏバッファを持たせる本発明の方式では、ＦＩＦＯバッ
ファの全体容量を大幅に抑え込むことが可能となり、低
解像度から高解像度のディスプレイに対する拡張性を維
持しながら、インターフェースのコストダウンを図るこ
とができる。これにより、共通のメモリ制御回路でＦＩ
ＦＯバッファの容量を増やさずに、低解像度から高解像
度まで対応したディスプレイインタフェースを構築する
ことができる。また、１ライン分より少ないバースト転
送量分だけデータがたまった時点でデータ転送が行える
ので、リアルタイムにデータ転送を行うことができる。That is, in contrast to the conventional method in which the FIFO buffer is simply provided for one line for each request, the FIFO buffer for at least the maximum burst transfer amount of the frame memory is required.
According to the method of the present invention in which the O buffer is provided, the entire capacity of the FIFO buffer can be significantly reduced, and the cost of the interface can be reduced while maintaining expandability from a low resolution to a high resolution display. This allows the common memory control circuit to use the FI
A display interface supporting low to high resolutions can be constructed without increasing the capacity of the FO buffer. Further, since data transfer can be performed when data is accumulated for a burst transfer amount smaller than one line, data transfer can be performed in real time.
【００５４】また、ホスト装置の出力条件、ディスプレ
イ装置の駆動条件、フレームメモリの構成やパフォーマ
ンスをマイクロプロセッサが判断して、各ＦＩＦＯバッ
ファに読み書きするデータのタイミングパラメータを最
適な数値に設定することにより、どのような非同期なア
クセス要求の組み合わせ条件においても、各種のアクセ
ス要求に対してリアルタイムな連続転送を実現すること
ができる。Also, the microprocessor determines output conditions of the host device, drive conditions of the display device, configuration and performance of the frame memory, and sets timing parameters of data read / written to / from each FIFO buffer to optimal values. Under any combination of asynchronous access requests, real-time continuous transfer can be realized for various access requests.
【図１】本発明のメモリ制御回路を適用した一実施形態
である画像表示システムの構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an image display system according to an embodiment to which a memory control circuit of the present invention is applied.
【図２】本実施形態によるディスプレイインタフェース
の動作タイミングを示す図である。FIG. 2 is a diagram showing operation timing of a display interface according to the embodiment.
【図３】本実施形態によるＦＩＦＯ制御のタイミング規
定を示す図である。FIG. 3 is a diagram illustrating a timing regulation of FIFO control according to the embodiment;
１ ホスト装置 ２ 画像処理部 ３ メモリ制御部 ４ フレームメモリ ５ ディスプレイ制御部 ６ ディスプレイ装置 ７ ライトコントローラ ８ リードコントローラ ９ アービトレーション回路 １０ ディスプレイコントローラ １１ マイクロプロセッサ １２ ライトＦＩＦＯ １３ リードＦＩＦＯ １４ ディスパッチＦＩＦＯ １５ ライト用フレームアドレス生成回路 １６ リード用フレームアドレス生成回路 １７ ディスパッチ用ラインアドレス生成回路 Reference Signs List 1 host device 2 image processing unit 3 memory control unit 4 frame memory 5 display control unit 6 display device 7 write controller 8 read controller 9 arbitration circuit 10 display controller 11 microprocessor 12 write FIFO 13 read FIFO 14 dispatch FIFO 15 frame address for writing Generation circuit 16 Read frame address generation circuit 17 Dispatch line address generation circuit
Claims (9)
な複数のアクセス要求に対して、一つのアクセス要求に
応じたメモリアクセス中に他のアクセス要求が発生した
ときにアクセスデータを一時的に退避させるために要求
種類ごとに設けた複数のＦＩＦＯバッファと、 上記メモリに対する複数のアクセス要求に応じて上記メ
モリへのアクセス権を調停するアービトレーション回路
とを備え、 上記要求種類ごとに設けた複数のＦＩＦＯバッファの容
量はそれぞれ、少なくとも上記メモリに一回のアドレッ
シングによりデータを転送できる最大バースト転送量分
であり、 上記複数のＦＩＦＯバッファにおいてバースト転送分の
データの読み出しまたは書き込みが行われたときにアク
セス要求を発生し、それに応じて上記アービトレーショ
ン回路がアクセス権の調停を行い、その調停結果に従っ
てデータ転送を行うようにしたことを特徴とするメモリ
制御回路。1. A method for temporarily saving access data for a plurality of asynchronous access requests to a memory storing data when another access request occurs during memory access according to one access request. A plurality of FIFO buffers provided for each request type; and an arbitration circuit for arbitrating access rights to the memory in response to a plurality of access requests to the memory. Each of the capacities is a maximum burst transfer amount at which data can be transferred to the memory at least once by addressing, and an access request is generated when data is read or written for the burst transfer in the plurality of FIFO buffers. And accordingly the arbitration circuit Arbitrating access rights and performing data transfer according to the arbitration result.
Ｏバッファは、上記メモリへの書き込みデータを一時的
に格納するライトＦＩＦＯバッファと、 上記メモリからの読み出しデータを一時的に格納するリ
ードＦＩＦＯバッファと、 表示装置からの描画要求に応じた上記メモリからの読み
出しデータを一時的に格納するディスパッチＦＩＦＯバ
ッファとを含むことを特徴とする請求項１に記載のメモ
リ制御回路。2. A plurality of FIFs provided for each request type.
The O buffer includes a write FIFO buffer for temporarily storing write data to the memory, a read FIFO buffer for temporarily storing read data from the memory, and a read FIFO buffer for responding to a drawing request from a display device. 2. The memory control circuit according to claim 1, further comprising: a dispatch FIFO buffer for temporarily storing read data.
る上記ライトＦＩＦＯバッファの制御は、上記ライトＦ
ＩＦＯバッファにデータがライト時のバースト転送分た
まった時点で上記アービトレーション回路にライト要求
を出し、上記アクセス権を獲得次第、上記ライトＦＩＦ
Ｏバッファからデータを読み出して上記メモリに転送す
ることによって行うことを特徴とする請求項２に記載の
メモリ制御回路。3. The control of the write FIFO buffer at the time of writing data to the memory is performed by the write F / F buffer.
A write request is issued to the arbitration circuit when data is transferred to the I / O buffer for a burst transfer at the time of writing, and as soon as the access right is acquired, the write FIFO
3. The memory control circuit according to claim 2, wherein data is read from an O-buffer and transferred to the memory.
ける上記リードＦＩＦＯバッファの制御は、上記リード
ＦＩＦＯバッファに対して事前にリード時のバースト転
送数回分のデータの書き込みを行い、リード要求に従っ
て上記リードＦＩＦＯバッファからリード時のバースト
転送分データが読み出された時点で上記アービトレーシ
ョン回路に次のリード要求を出し、上記アクセス権を獲
得次第、上記メモリからの転送データを上記リードＦＩ
ＦＯバッファヘ書き込むことによって行うことを特徴と
する請求項２に記載のメモリ制御回路。4. The control of the read FIFO buffer at the time of reading data from the memory includes writing data for several burst transfers at the time of read to the read FIFO buffer in advance, and performing the read FIFO according to a read request. When the data for the burst transfer at the time of reading is read from the buffer, the next read request is issued to the arbitration circuit, and as soon as the access right is obtained, the transfer data from the memory is read by the read FI.
3. The memory control circuit according to claim 2, wherein the writing is performed by writing to the FO buffer.
み出し時における上記ディスパッチＦＩＦＯバッファの
制御は、上記ディスパッチＦＩＦＯバッファに対して事
前にディスパッチ時のバースト転送数回分のデータの書
き込みを行い、ディスパッチ要求に従って上記ディスパ
ッチＦＩＦＯバッファからディスパッチ時のバースト転
送分データが読み出された時点で上記アービトレーショ
ン回路に次のディスパッチ要求を出し、上記アクセス権
を獲得次第、上記メモリからの転送データを上記ディス
パッチＦＩＦＯバッファへ書き込むことによって行うこ
とを特徴とする請求項２に記載のメモリ制御回路。5. The control of the dispatch FIFO buffer at the time of display reading from the memory to the display device is performed in advance by writing data to the dispatch FIFO buffer for several burst transfers at the time of dispatch, and requesting a dispatch request. Issues the next dispatch request to the arbitration circuit when the data for the burst transfer at the time of dispatch is read out from the dispatch FIFO buffer in accordance with the above, and transfers the transfer data from the memory to the dispatch FIFO buffer as soon as the access right is obtained. 3. The memory control circuit according to claim 2, wherein the writing is performed by writing.
イ装置に表示させるディスプレイインタフェースにおい
て、該ディスプレイインタフェースは、 上記入力画像を一時的にストアするライトＦＩＦＯバッ
ファと、 上記ライトＦＩＦＯバッファからの出力を上記入力画像
のフレームデータ量以上ストアできるフレームメモリ
と、 上記フレームメモリからの読み出しデータを一時的にス
トアするリードＦＩＦＯバッファと、 上記リードＦＩＦＯバッファからの出力を基に、上記入
力画像との演算処理を行う画像処理部と、 上記ディスプレイ装置から描画要求があった場合に、上
記フレームメモリからの読み出しデータを一時的にスト
アするディスパッチＦＩＦＯバッファと、 上記ディスパッチＦＩＦＯバッファからの出力を上記デ
ィスプレイ装置へ出力駆動させるディスプレイ制御部
と、 上記フレームメモリヘの各種アクセス要求に応じたメモ
リアドレスを生成する各種アドレス生成回路と、 上記各種アクセス要求に応じて上記フレームメモリへの
アクセス権を調停するアービトレーション回路とで構成
され、 上記ライトＦＩＦＯバッファ、リードＦＩＦＯバッファ
およびディスパッチＦＩＦＯバッファの容量は、少なく
とも上記フレームメモリに上記アドレス生成回路の一回
のアドレッシングにより転送できる最大バースト転送量
分であり、 上記フレームメモリへの入力画像の書き込み時における
上記ライトＦＩＦＯバッファの制御は、上記ライトＦＩ
ＦＯバッファにライト時のバースト転送分入力画像がた
まった時点で上記アービトレーション回路にライト要求
を出し、上記アクセス権を獲得次第、上記ライトＦＩＦ
Ｏバッファから上記入力画像を読み出して上記フレーム
メモリに転送することによって行い、 上記フレームメモリから上記画像処理部へのデータ読み
出し時における上記リードＦＩＦＯバッファの制御は、
上記リードＦＩＦＯバッファに対して事前にリード時の
バースト転送数回分のデータの書き込みを行い、上記画
像処理部からの要求に従って上記リードＦＩＦＯバッフ
ァからリード時のバースト転送分データが読み出された
時点で上記アービトレーション回路に次のリード要求を
出し、上記アクセス権を獲得次第、上記フレームメモリ
からの転送データを上記リードＦＩＦＯバッファヘ書き
込むことによって行い、 上記フレームメモリから上記ディスプレイ装置への表示
読み出し時における上記ディスパッチＦＩＦＯバッファ
の制御は、上記ディスパッチＦＩＦＯバッファに対して
事前にディスパッチ時のバースト転送数回分のデータの
書き込みを行い、上記ディスプレイ装置からの要求に従
って上記ディスパッチＦＩＦＯバッファからディスパッ
チ時のバースト転送分データが読み出された時点で上記
アービトレーション回路に次のディスパッチ要求を出
し、上記アクセス権を獲得次第、上記フレームメモリか
らの転送データを上記ディスパッチＦＩＦＯバッファへ
書き込むことによって行うことを特徴とするメモリ制御
回路。6. A display interface for displaying an input image from a host device on a display device, the display interface comprising: a write FIFO buffer for temporarily storing the input image; and an output from the write FIFO buffer to the input device. A frame memory capable of storing at least the amount of frame data of an image, a read FIFO buffer for temporarily storing read data from the frame memory, and an arithmetic process on the input image based on an output from the read FIFO buffer An image processing unit; a dispatch FIFO buffer for temporarily storing read data from the frame memory when a drawing request is received from the display device; and an output from the dispatch FIFO buffer for the display FIFO. A display control unit for driving the output to the device, various address generation circuits for generating memory addresses according to various access requests to the frame memory, and arbitrating access rights to the frame memory according to the various access requests. The write FIFO buffer, the read FIFO buffer, and the dispatch FIFO buffer each have a capacity corresponding to at least a maximum burst transfer amount that can be transferred to the frame memory by one addressing of the address generation circuit. The control of the write FIFO buffer at the time of writing the input image to the memory is performed by the write FIFO
When the input image for the burst transfer at the time of writing is accumulated in the FO buffer, a write request is issued to the arbitration circuit.
This is performed by reading the input image from the O buffer and transferring it to the frame memory. When reading data from the frame memory to the image processing unit, the read FIFO buffer is controlled by:
Data is written in advance in the read FIFO buffer several times during burst transfer at the time of reading, and at the time when the data corresponding to the burst transfer during reading is read from the read FIFO buffer in accordance with a request from the image processing unit. A next read request is issued to the arbitration circuit, and upon acquiring the access right, the transfer data from the frame memory is written to the read FIFO buffer, and the dispatch at the time of display reading from the frame memory to the display device is performed. In controlling the FIFO buffer, data is written in the dispatch FIFO buffer in advance for several burst transfers at the time of dispatch, and the data is dispatched from the dispatch FIFO buffer according to a request from the display device. The next dispatch request is issued to the arbitration circuit when data for the burst transfer at the time of the dispatch is read, and the transfer data from the frame memory is written to the dispatch FIFO buffer as soon as the access right is obtained. A memory control circuit characterized by the above-mentioned.
て、各ＦＩＦＯバッファに対してデータを読み書きする
タイミングは、上記入力画像の１ライン分のデータ量お
よび転送速度、上記ディスプレイ装置の１ライン分のデ
ータ量およびスキャン速度、上記フレームメモリの構成
および転送速度などの条件を基に、マイクロプロセッサ
がパラメータを設定することによって制御することを特
徴とするメモリ制御回路。7. The memory control circuit according to claim 6, wherein the timing for reading and writing data from and to each FIFO buffer includes a data amount and a transfer rate for one line of the input image, and a timing for one line of the display device. A memory control circuit characterized in that the microprocessor controls by setting parameters based on conditions such as the data amount and scan speed, the configuration of the frame memory and the transfer speed.
要求、リード要求、ディスパッチ要求に対するデータ転
送が、上記入力画像を上記バースト転送量で分割したセ
グメント分割時間内に全て行われるようにパラメータ設
定をすることを特徴とする請求項７に記載のメモリ制御
回路。8. The microprocessor sets parameters so that data transfer for the write request, read request, and dispatch request is all performed within a segment division time obtained by dividing the input image by the burst transfer amount. The memory control circuit according to claim 7, wherein:
アクセス要求が同時に発生した場合に、各要求に優先度
をつけて調停を行うことを特徴とする請求項１〜８の何
れか１項に記載のメモリ制御回路。9. The arbitration circuit according to claim 1, wherein when a plurality of access requests occur simultaneously, the arbitration circuit performs arbitration by assigning priorities to the requests. Memory control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13653397A JPH10326342A (en) | 1997-05-27 | 1997-05-27 | Memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13653397A JPH10326342A (en) | 1997-05-27 | 1997-05-27 | Memory control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326342A true JPH10326342A (en) | 1998-12-08 |
Family
ID=15177419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13653397A Pending JPH10326342A (en) | 1997-05-27 | 1997-05-27 | Memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326342A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1329316A1 (en) * | 2002-01-16 | 2003-07-23 | Canon Kabushiki Kaisha | Printing apparatus and print control method |
| US6732252B2 (en) | 1997-10-03 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Memory interface device and memory address generation device |
| JP2004333622A (en) * | 2003-05-01 | 2004-11-25 | Matsushita Electric Ind Co Ltd | Image display control method and image display device |
| JP2014035617A (en) * | 2012-08-08 | 2014-02-24 | Mega Chips Corp | Image processing interface circuit |
| JP2014035619A (en) * | 2012-08-08 | 2014-02-24 | Mega Chips Corp | Image processing apparatus |
| US9552619B2 (en) | 2012-08-08 | 2017-01-24 | Megachips Corporation | Image processing apparatus and image processing interface circuit |
-
1997
- 1997-05-27 JP JP13653397A patent/JPH10326342A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6732252B2 (en) | 1997-10-03 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Memory interface device and memory address generation device |
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| US7292364B2 (en) | 2002-01-16 | 2007-11-06 | Canon Kabushiki Kaisha | Printing apparatus and print control method |
| JP2004333622A (en) * | 2003-05-01 | 2004-11-25 | Matsushita Electric Ind Co Ltd | Image display control method and image display device |
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| US9552619B2 (en) | 2012-08-08 | 2017-01-24 | Megachips Corporation | Image processing apparatus and image processing interface circuit |
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|
| A131 | Notification of reasons for refusal |
Effective date: 20060905 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061226 |