JPH10322179A - 位相同期遅延回路 - Google Patents
位相同期遅延回路Info
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- JPH10322179A JPH10322179A JP10013017A JP1301798A JPH10322179A JP H10322179 A JPH10322179 A JP H10322179A JP 10013017 A JP10013017 A JP 10013017A JP 1301798 A JP1301798 A JP 1301798A JP H10322179 A JPH10322179 A JP H10322179A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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-
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】位相同期遅延回路のレイアウト面積を縮小す
る。 【解決手段】遅延バッファ２００は、外部システムクロ
ックを第１遅延時間だけ遅延させる。主遅延部２１０
は、フラグ信号に応じて、遅延バッファからの出力を所
定の第２遅延時間だけ遅延させるか又はそのままバイパ
スさせる。遅延ライン２４０は、主遅延部の出力を単位
時間ずつ順次遅延させる。位相同期検出手段２５０は、
遅延ラインからの出力を利用して、フラグ信号に応じ
て、主遅延部の出力を遅延バッファの出力と同期させる
ために必要な第３遅延期間を検出して、イネーブル信号
を出す。フラグ信号発生器２６０は、位相比較検出手段
が第３遅延期間を検出する場合にのみフラグ信号をアク
ティブにする。スイッチング部２３０は、イネーブル信
号によって制御され、遅延ラインから出力される信号の
うち該当する信号をスイッチングさせる。クロックドラ
イバは、所定時間遅延された内部クロックを出力する。
る。 【解決手段】遅延バッファ２００は、外部システムクロ
ックを第１遅延時間だけ遅延させる。主遅延部２１０
は、フラグ信号に応じて、遅延バッファからの出力を所
定の第２遅延時間だけ遅延させるか又はそのままバイパ
スさせる。遅延ライン２４０は、主遅延部の出力を単位
時間ずつ順次遅延させる。位相同期検出手段２５０は、
遅延ラインからの出力を利用して、フラグ信号に応じ
て、主遅延部の出力を遅延バッファの出力と同期させる
ために必要な第３遅延期間を検出して、イネーブル信号
を出す。フラグ信号発生器２６０は、位相比較検出手段
が第３遅延期間を検出する場合にのみフラグ信号をアク
ティブにする。スイッチング部２３０は、イネーブル信
号によって制御され、遅延ラインから出力される信号の
うち該当する信号をスイッチングさせる。クロックドラ
イバは、所定時間遅延された内部クロックを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に位相同期遅延回路(Phase Locked Delay Ci
rcuit)に関する。
に係り、特に位相同期遅延回路(Phase Locked Delay Ci
rcuit)に関する。
【０００２】
【従来の技術】同期式半導体メモリ装置は、外部システ
ムクロックに同期して半導体チップの内部回路を動作さ
せるために、入力された外部システムクロックを半導体
チップの内部回路が必要とする内部クロックに変換して
出力するクロックバッファを具備する。外部システムク
ロックと内部クロックとの間には、必然的に位相差が発
生する。したがって、このような位相差をなくすため、
すなわち、外部システムクロックに完全に同期した内部
クロックを発生させるための研究がなされている。
ムクロックに同期して半導体チップの内部回路を動作さ
せるために、入力された外部システムクロックを半導体
チップの内部回路が必要とする内部クロックに変換して
出力するクロックバッファを具備する。外部システムク
ロックと内部クロックとの間には、必然的に位相差が発
生する。したがって、このような位相差をなくすため、
すなわち、外部システムクロックに完全に同期した内部
クロックを発生させるための研究がなされている。
【０００３】前述の問題点を解決するための従来の代表
的な方法として、位相同期ループ(PLL: Phase Locked L
oop)や遅延同期ループ(DLL: Delay Locked Loop)等を使
用して、外部システムクロックと内部クロックとの間の
スキュー(skew)を最小化する方法が挙げられる。
的な方法として、位相同期ループ(PLL: Phase Locked L
oop)や遅延同期ループ(DLL: Delay Locked Loop)等を使
用して、外部システムクロックと内部クロックとの間の
スキュー(skew)を最小化する方法が挙げられる。
【０００４】しかし、位相同期ループ（PLL）や遅延同
期ループ（DLL）などを使用する方法は、外部システム
クロックと内部クロックとが一致するまでに要する時
間、すなわち、同期時間が長く、チップ内部へのデータ
アクセスタイムが長くなるという問題を引き起こす。ま
た、チップ回路の動作がスタンバイ状態にある場合に
も、位相同期ループ（PLL）や遅延同期ループ（DLL）を
常に動作させるため、スタンバイ電流による電力消費が
大きいという問題点がある。
期ループ（DLL）などを使用する方法は、外部システム
クロックと内部クロックとが一致するまでに要する時
間、すなわち、同期時間が長く、チップ内部へのデータ
アクセスタイムが長くなるという問題を引き起こす。ま
た、チップ回路の動作がスタンバイ状態にある場合に
も、位相同期ループ（PLL）や遅延同期ループ（DLL）を
常に動作させるため、スタンバイ電流による電力消費が
大きいという問題点がある。
【０００５】クロックスキューを低減し、外部システム
クロックに完全に同期する内部クロックを発生させるた
めの従来の他の試みとして、電圧制御遅延ラインを使用
する方法がある。その代表的な回路が同期式遅延ライン
(SDL: Synchronous Delay Line)回路であって、米国特
許4,975,605号に開示されている。これを改善したもの
が、最近256MのDRAMに採用された同期式ミラー遅延回路
(SMD: Synchronous Mirror Delay)と階層位相同期遅延
回路(HPLD: Hierarchical Phase Locking Delay)であ
る。
クロックに完全に同期する内部クロックを発生させるた
めの従来の他の試みとして、電圧制御遅延ラインを使用
する方法がある。その代表的な回路が同期式遅延ライン
(SDL: Synchronous Delay Line)回路であって、米国特
許4,975,605号に開示されている。これを改善したもの
が、最近256MのDRAMに採用された同期式ミラー遅延回路
(SMD: Synchronous Mirror Delay)と階層位相同期遅延
回路(HPLD: Hierarchical Phase Locking Delay)であ
る。
【０００６】図1は、従来技術に係る同期式遅延ラインS
DL回路を利用したデジタル遅延同期回路（DLL）のブロ
ック図である。図1に示すように、このディジタル遅延
同期回路DLLは、遅延バッファ100、主遅延器110、遅延
ライン120及び150、選択的位相比較検出器130、位相比
較検出部140、スイッチ部160、及びクロックドライバ17
0を具備する。
DL回路を利用したデジタル遅延同期回路（DLL）のブロ
ック図である。図1に示すように、このディジタル遅延
同期回路DLLは、遅延バッファ100、主遅延器110、遅延
ライン120及び150、選択的位相比較検出器130、位相比
較検出部140、スイッチ部160、及びクロックドライバ17
0を具備する。
【０００７】遅延バッファ100は、外部システムクロッ
クCLKを入力して、これを所定時間d1だけ遅延させると
共にバッファリングして、第1内部クロックPCLK1として
出力する。主遅延器110は、第1内部クロックPCLK1を入
力して、これを所定期間t1だけ遅延して、第2内部クロ
ックPCLK2として出力する。
クCLKを入力して、これを所定時間d1だけ遅延させると
共にバッファリングして、第1内部クロックPCLK1として
出力する。主遅延器110は、第1内部クロックPCLK1を入
力して、これを所定期間t1だけ遅延して、第2内部クロ
ックPCLK2として出力する。
【０００８】遅延ライン120は、直列に連結された多数
の単位遅延器122乃至129で構成されている。単位遅延器
122は、第2内部クロックPCLK2を所定の単位時間dtだけ
遅延させて遅延された信号を出力する。単位遅延器123
乃至129は、夫々前段の単位遅延器から出力される信号
を所定の単位時間dtだけ遅延させて遅延された信号D3乃
至D9を出力する。
の単位遅延器122乃至129で構成されている。単位遅延器
122は、第2内部クロックPCLK2を所定の単位時間dtだけ
遅延させて遅延された信号を出力する。単位遅延器123
乃至129は、夫々前段の単位遅延器から出力される信号
を所定の単位時間dtだけ遅延させて遅延された信号D3乃
至D9を出力する。
【０００９】遅延ライン150は、直列に連結された多数
の単位遅延器152乃至159で構成されている。単位遅延器
152は、第1内部クロックPCLK1を所定の単位時間dtだけ
遅延させて遅延された信号D2’を出力し、単位遅延器15
3乃至159は、夫々前段の単位遅延器から出力される信号
を所定の単位時間dtだけ遅延させて、遅延された信号D
3′乃至D9′を出力する。
の単位遅延器152乃至159で構成されている。単位遅延器
152は、第1内部クロックPCLK1を所定の単位時間dtだけ
遅延させて遅延された信号D2’を出力し、単位遅延器15
3乃至159は、夫々前段の単位遅延器から出力される信号
を所定の単位時間dtだけ遅延させて、遅延された信号D
3′乃至D9′を出力する。
【００１０】位相比較検出部140は、多数の位相比較検
出器142乃至149で構成されている。多数の位相比較検出
器142乃至149は、夫々多数の単位遅延器122乃至129の中
の対応する単位遅延器から出力される信号の位相と、遅
延バッファ100から出力される第1内部クロックPCLK1の
位相とが一致する場合にアクティブになるイネーブル信
号F2乃至F9を出力する。すなわち、位相比較検出部140
は、多数の単位遅延器122乃至129を利用して、第2内部
クロックPCLK2の位相を第1内部クロックPCLK1の位相と
同期させるために必要な遅延時間t2を検出して保持す
る。
出器142乃至149で構成されている。多数の位相比較検出
器142乃至149は、夫々多数の単位遅延器122乃至129の中
の対応する単位遅延器から出力される信号の位相と、遅
延バッファ100から出力される第1内部クロックPCLK1の
位相とが一致する場合にアクティブになるイネーブル信
号F2乃至F9を出力する。すなわち、位相比較検出部140
は、多数の単位遅延器122乃至129を利用して、第2内部
クロックPCLK2の位相を第1内部クロックPCLK1の位相と
同期させるために必要な遅延時間t2を検出して保持す
る。
【００１１】選択的位相比較検出器130は、ユーザの選
択により動作する動作選択モードを具備し、第1内部ク
ロックPCLK1と第2内部クロックPCLK2を入力して、両者
の位相を比較して、両者が一致する場合にだけアクティ
ブになるイネーブル信号F1を出力する。選択的位相比較
検出器130は、ユーザによってイネーブルされ、外部シ
ステムクロックCLKの周期が遅延ライン120、150上の遅
延時間よりも大きい場合に、第1内部クロックPCLK1をそ
のままノード165に出力するために機能する。
択により動作する動作選択モードを具備し、第1内部ク
ロックPCLK1と第2内部クロックPCLK2を入力して、両者
の位相を比較して、両者が一致する場合にだけアクティ
ブになるイネーブル信号F1を出力する。選択的位相比較
検出器130は、ユーザによってイネーブルされ、外部シ
ステムクロックCLKの周期が遅延ライン120、150上の遅
延時間よりも大きい場合に、第1内部クロックPCLK1をそ
のままノード165に出力するために機能する。
【００１２】スイッチング部160は、多数の単位遅延器1
52乃至159の中の各単位遅延器とノード165との間に連結
された多数のスイッチング手段161乃至169で構成されて
いる。多数のスイッチング手段161乃至169は、各々選択
的位相比較検出器130及び位相比較検出器142乃至149か
ら出力されるイネーブル信号F1乃至F9の該当するイネー
ブル信号によって制御され、対応する単位遅延器から出
力される信号を選択してノード165に出力する。
52乃至159の中の各単位遅延器とノード165との間に連結
された多数のスイッチング手段161乃至169で構成されて
いる。多数のスイッチング手段161乃至169は、各々選択
的位相比較検出器130及び位相比較検出器142乃至149か
ら出力されるイネーブル信号F1乃至F9の該当するイネー
ブル信号によって制御され、対応する単位遅延器から出
力される信号を選択してノード165に出力する。
【００１３】クロックドライバ170は、ノード165上の信
号を入力して、これを所定時間d2だけ遅延させて内部ク
ロックPCLKとして出力する。ここで、遅延時間t1は、遅
延時間d1と遅延時間d2との合計と等しい。
号を入力して、これを所定時間d2だけ遅延させて内部ク
ロックPCLKとして出力する。ここで、遅延時間t1は、遅
延時間d1と遅延時間d2との合計と等しい。
【００１４】以下、図1を参照しながら、外部システム
クロックCLKに同期した内部クロックPCLKを発生させる
動作を説明する。
クロックCLKに同期した内部クロックPCLKを発生させる
動作を説明する。
【００１５】外部システムクロックCLKが遅延バッファ1
00に入力されると、遅延バッファ100は、外部システム
クロックCLKを所定の遅延時間d1だけ遅延させると共に
バッファリングして、第1内部クロックPCLK1として出力
する。主遅延器110は、第1内部クロックPCLK1を入力し
て、これを所定の遅延時間t1だけ遅延させて第2内部ク
ロックPCLK2として出力する。
00に入力されると、遅延バッファ100は、外部システム
クロックCLKを所定の遅延時間d1だけ遅延させると共に
バッファリングして、第1内部クロックPCLK1として出力
する。主遅延器110は、第1内部クロックPCLK1を入力し
て、これを所定の遅延時間t1だけ遅延させて第2内部ク
ロックPCLK2として出力する。
【００１６】遅延ライン120は、第2内部クロックPCLK2
を入力して、これを単位遅延器122乃至129を順に通過さ
せながら所定の単位時間だけ順次遅延させて、遅延され
た信号D2乃至D9を単位遅延器122乃至129の出力端子から
出力させる。選択的位相比較検出器130及び位相比較検
出器142乃至149は、夫々単位遅延器122乃至129の出力端
子から夫々出力される信号D2乃至D9の中の該当する信号
を入力して、この位相を第1内部クロックPCLK1の位相と
比較して、最初に一致する場合にだけアクティブになる
イネーブル信号を出力する。すなわち、選択的位相比較
検出器130及び位相比較検出器142乃至149は、第2内部ク
ロックPCLK2の位相を第1内部クロックPCLK1の位相と一
致させるために必要な遅延時間t2を検出して保持する機
能を有する。
を入力して、これを単位遅延器122乃至129を順に通過さ
せながら所定の単位時間だけ順次遅延させて、遅延され
た信号D2乃至D9を単位遅延器122乃至129の出力端子から
出力させる。選択的位相比較検出器130及び位相比較検
出器142乃至149は、夫々単位遅延器122乃至129の出力端
子から夫々出力される信号D2乃至D9の中の該当する信号
を入力して、この位相を第1内部クロックPCLK1の位相と
比較して、最初に一致する場合にだけアクティブになる
イネーブル信号を出力する。すなわち、選択的位相比較
検出器130及び位相比較検出器142乃至149は、第2内部ク
ロックPCLK2の位相を第1内部クロックPCLK1の位相と一
致させるために必要な遅延時間t2を検出して保持する機
能を有する。
【００１７】遅延ライン150は、第1内部クロックPCLK1
を入力して、これを単位遅延器152乃至159を順に通過さ
せながら所定の単位時間だけ順次遅延させて、遅延され
た信号D2′乃至D9′を単位遅延器152乃至159の出力端子
から出力させる。スイッチング部160のスイッチング手
段161乃至169は、夫々選択的位相比較検出器130及び位
相比較検出器142乃至149から出力されるイネーブル信号
F1乃至F9の中の該当するイネーブル信号により制御さ
れ、単位遅延器152乃至159の出力端子に出力される信号
D2′乃至D9′の該当する信号をスイッチングしてクロッ
クドライバ170の入力端子に供給する。
を入力して、これを単位遅延器152乃至159を順に通過さ
せながら所定の単位時間だけ順次遅延させて、遅延され
た信号D2′乃至D9′を単位遅延器152乃至159の出力端子
から出力させる。スイッチング部160のスイッチング手
段161乃至169は、夫々選択的位相比較検出器130及び位
相比較検出器142乃至149から出力されるイネーブル信号
F1乃至F9の中の該当するイネーブル信号により制御さ
れ、単位遅延器152乃至159の出力端子に出力される信号
D2′乃至D9′の該当する信号をスイッチングしてクロッ
クドライバ170の入力端子に供給する。
【００１８】すなわち、スイッチング部160は、第1内部
クロックPCLK1が遅延ライン150を通過することにより遅
延時間t2だけ遅延して出力される信号をクロックドライ
バ170の入力端子に供給する。クロックドライバ170は、
入力された信号を所定の遅延時間d2だけ遅延させて内部
クロックPCLKとして出力する。したがって、外部システ
ムクロックCLKが遅延バッファ100に入力されてクロック
ドライバ170から内部クロックPCLKとして出力される時
までの総遅延時間は遅延バッファ100、主遅延器110、遅
延ライン120、150、及びクロックドライバ170による遅
延時間を合計した値として下記の式のように示すことが
できる。
クロックPCLK1が遅延ライン150を通過することにより遅
延時間t2だけ遅延して出力される信号をクロックドライ
バ170の入力端子に供給する。クロックドライバ170は、
入力された信号を所定の遅延時間d2だけ遅延させて内部
クロックPCLKとして出力する。したがって、外部システ
ムクロックCLKが遅延バッファ100に入力されてクロック
ドライバ170から内部クロックPCLKとして出力される時
までの総遅延時間は遅延バッファ100、主遅延器110、遅
延ライン120、150、及びクロックドライバ170による遅
延時間を合計した値として下記の式のように示すことが
できる。
【００１９】
【数１】
【００２０】 ここで、tCCは外部システムクロックCLKのサイクル時間
である。
である。
【００２１】以上のように、従来の同期式遅延ライン回
路を利用したディジタル遅延同期ループ回路は根本的な
問題点がある。低周波、すなわち、長い周期を持つ外部
システムクロックに同期する内部クロックを発生させる
ためには、物理的に長い単位遅延器を連結する必要があ
るが、これは半導体チップのレイアウト面積の増加を齎
す。
路を利用したディジタル遅延同期ループ回路は根本的な
問題点がある。低周波、すなわち、長い周期を持つ外部
システムクロックに同期する内部クロックを発生させる
ためには、物理的に長い単位遅延器を連結する必要があ
るが、これは半導体チップのレイアウト面積の増加を齎
す。
【００２２】この問題は、同期式ミラー遅延回路を利用
する場合についても言える。すなわち、同期式ミラー遅
延回路では、ミラー形態の順方向の単位遅延器と逆方向
の単位遅延器の連結輪を単純に論理ゲート（例えばNAND
ゲート）のみからなるミラー形態の制御回路で制御して
位相を同期させる。したがって、同期式ミラー遅延回路
は、温度及び工程変化に伴う変化は克服できるが、低周
波の外部システムクロックに対しては、根本的にミラー
形態の順方向の単位遅延器と逆方向の単位遅延器による
遅延ラインが長くなり、これは半導体チップのレイアウ
トの増加を要求する。
する場合についても言える。すなわち、同期式ミラー遅
延回路では、ミラー形態の順方向の単位遅延器と逆方向
の単位遅延器の連結輪を単純に論理ゲート（例えばNAND
ゲート）のみからなるミラー形態の制御回路で制御して
位相を同期させる。したがって、同期式ミラー遅延回路
は、温度及び工程変化に伴う変化は克服できるが、低周
波の外部システムクロックに対しては、根本的にミラー
形態の順方向の単位遅延器と逆方向の単位遅延器による
遅延ラインが長くなり、これは半導体チップのレイアウ
トの増加を要求する。
【００２３】
【発明が解決しようする課題】本発明は、従来の同期式
遅延ライン回路を利用した位相同期遅延回路の特性をそ
のまま維持しながらそのレイアウト面積を小さくし得る
位相同期遅延回路を提供することを目的とする。
遅延ライン回路を利用した位相同期遅延回路の特性をそ
のまま維持しながらそのレイアウト面積を小さくし得る
位相同期遅延回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】本発明は、遅延バッフ
ァ、主遅延部、遅延ライン、位相同期検出手段、スイッ
チング部、フラグ信号発生器、及びクロックドライバを
具備する。
ァ、主遅延部、遅延ライン、位相同期検出手段、スイッ
チング部、フラグ信号発生器、及びクロックドライバを
具備する。
【００２５】遅延バッファは、外部システムクロックを
入力して、これを所定の第1遅延時間だけ遅延させると
共にバッファリングして第1クロックとして出力する。
入力して、これを所定の第1遅延時間だけ遅延させると
共にバッファリングして第1クロックとして出力する。
【００２６】主遅延部は、フラグ信号に応じて、第1ク
ロックを入力してこれを所定の第2遅延時間だけ遅延さ
せ又は第1クロックをそのままバイパスさせて第2クロッ
クとして出力する。
ロックを入力してこれを所定の第2遅延時間だけ遅延さ
せ又は第1クロックをそのままバイパスさせて第2クロッ
クとして出力する。
【００２７】遅延ラインは、第2クロックを入力して、
所定の時間ずつ順次遅延させて夫々出力する多数の単位
遅延器の直列結合で構成される。
所定の時間ずつ順次遅延させて夫々出力する多数の単位
遅延器の直列結合で構成される。
【００２８】位相同期検出手段は、夫々、フラグ信号に
よって制御され、多数の単位遅延器のうち該当する単位
遅延器の出力端子から出力される信号と第1クロックを
入力して、信号の位相と第1クロックの位相を比較し
て、両者が一致する場合にのみ、対応するイネーブル信
号をアクティブにして出力する多数の位相検出比較器で
構成される。
よって制御され、多数の単位遅延器のうち該当する単位
遅延器の出力端子から出力される信号と第1クロックを
入力して、信号の位相と第1クロックの位相を比較し
て、両者が一致する場合にのみ、対応するイネーブル信
号をアクティブにして出力する多数の位相検出比較器で
構成される。
【００２９】すなわち、位相同期検出手段は、夫々、フ
ラグ信号によって制御され、多数の単位遅延器の出力端
子のうち該当する単位遅延器の出力端子から出力される
遅延信号を入力して、第2クロックを第1クロックに同期
させるために必要な第3遅延時間を検出して保持して、
該第3遅延時間を、多数のイネーブル信号のうち該当す
るイネーブル信号をアクティブにすることにより示す。
ラグ信号によって制御され、多数の単位遅延器の出力端
子のうち該当する単位遅延器の出力端子から出力される
遅延信号を入力して、第2クロックを第1クロックに同期
させるために必要な第3遅延時間を検出して保持して、
該第3遅延時間を、多数のイネーブル信号のうち該当す
るイネーブル信号をアクティブにすることにより示す。
【００３０】フラグ信号発生器は、リセット信号によっ
て制御され、キャリ信号に応じてフラグ信号を出力す
る。
て制御され、キャリ信号に応じてフラグ信号を出力す
る。
【００３１】スイッチング部は、夫々、位相同期検出手
段から出力されるイネーブル信号のうち該当するイネー
ブル信号によって制御され、第1クロックが多数の単位
遅延器を通過して遅延して出力される信号のうち対応す
る信号をスイッチングして出力する多数のスイッチング
手段を具備する。
段から出力されるイネーブル信号のうち該当するイネー
ブル信号によって制御され、第1クロックが多数の単位
遅延器を通過して遅延して出力される信号のうち対応す
る信号をスイッチングして出力する多数のスイッチング
手段を具備する。
【００３２】すなわち、スイッチング部は、多数の単位
遅延器から出力される信号のち第1クロックを第3遅延時
間だけ時間ほど遅延させた信号のみを選択して伝達す
る。
遅延器から出力される信号のち第1クロックを第3遅延時
間だけ時間ほど遅延させた信号のみを選択して伝達す
る。
【００３３】クロックドライバは、スイッチング部から
伝達される信号を入力して、これを所定の第4遅延時間
だけ遅延させて内部クロックとして出力する。
伝達される信号を入力して、これを所定の第4遅延時間
だけ遅延させて内部クロックとして出力する。
【００３４】本発明の好適な実施の形態に係る位相同期
遅延回路において、位相同期検出手段は、フラグ信号に
よって前記第1クロックが前記主遅延部でバイパスされ
る場合はイネーブル信号の状態をそのまま維持する。第
2遅延時間は、前記第1遅延時間と前記第4遅延時間との
和に等しい。。
遅延回路において、位相同期検出手段は、フラグ信号に
よって前記第1クロックが前記主遅延部でバイパスされ
る場合はイネーブル信号の状態をそのまま維持する。第
2遅延時間は、前記第1遅延時間と前記第4遅延時間との
和に等しい。。
【００３５】本発明によれば、位相同期遅延回路のレイ
アウト面積が縮小することできる。
アウト面積が縮小することできる。
【００３６】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を詳細に説明する。
発明の好適な実施の形態を詳細に説明する。
【００３７】図2は、本発明の好適な実施の形態に係る
位相同期遅延回路のブロック図である。図2に示すよう
に、本発明の好適な実施の形態に係る位相同期遅延回路
は、遅延バッファ200、主遅延器210、バイパス経路22
0、スイッチング部230及び270、遅延ライン240、位相同
期検出手段250、フラグ信号発生器260、クロックドライ
バ280、及びリセット信号発生器290を具備する。
位相同期遅延回路のブロック図である。図2に示すよう
に、本発明の好適な実施の形態に係る位相同期遅延回路
は、遅延バッファ200、主遅延器210、バイパス経路22
0、スイッチング部230及び270、遅延ライン240、位相同
期検出手段250、フラグ信号発生器260、クロックドライ
バ280、及びリセット信号発生器290を具備する。
【００３８】遅延バッファ200は、外部システムクロッ
クCLKを入力して、これを遅延時間d1だけ遅延させると
共にバッファリングしてクロック信号PCLK1として出力
する。ここで、クロック信号PCLK1は、外部システムク
ロックCLKと同一サイクル周期tCCを有する。
クCLKを入力して、これを遅延時間d1だけ遅延させると
共にバッファリングしてクロック信号PCLK1として出力
する。ここで、クロック信号PCLK1は、外部システムク
ロックCLKと同一サイクル周期tCCを有する。
【００３９】主遅延器210は、クロック信号PCLK1を入力
して、これを遅延時間t1だけ遅延させてクロック信号PC
LK2として出力する。バイパス経路220は、クロック信号
PCLK1をバイパスさせる。
して、これを遅延時間t1だけ遅延させてクロック信号PC
LK2として出力する。バイパス経路220は、クロック信号
PCLK1をバイパスさせる。
【００４０】スイッチング部230は、フラグ信号FLAGに
よって制御され、バイパス経路220及び主遅延部210のう
ち一方を選択して、遅延バッファ200の出力をノード235
に接続させる。スイッチング部230は、4個のスイッチン
グ手段231、232、233、234で構成されている。
よって制御され、バイパス経路220及び主遅延部210のう
ち一方を選択して、遅延バッファ200の出力をノード235
に接続させる。スイッチング部230は、4個のスイッチン
グ手段231、232、233、234で構成されている。
【００４１】スイッチング手段231は、遅延バッファ200
の出力端子とバイパス経路220の入力端子との間に接続
されており、フラグ信号FLAGがアクティブ状態の時にイ
ネーブルされ、この時、遅延バッファ200から出力され
るクロック信号PCLK1がバイパス経路220に伝達される。
の出力端子とバイパス経路220の入力端子との間に接続
されており、フラグ信号FLAGがアクティブ状態の時にイ
ネーブルされ、この時、遅延バッファ200から出力され
るクロック信号PCLK1がバイパス経路220に伝達される。
【００４２】スイッチング手段232は、バイパス経路220
の出力端子とノード235との間に接続されており、フラ
グ信号FLAGがアクティブ状態の時にイネーブルされ、こ
の時、バイパス経路220を介して伝達されるクロック信
号PCLK1がノード235に伝達される。
の出力端子とノード235との間に接続されており、フラ
グ信号FLAGがアクティブ状態の時にイネーブルされ、こ
の時、バイパス経路220を介して伝達されるクロック信
号PCLK1がノード235に伝達される。
【００４３】スイッチング手段233は、遅延バッファ200
の出力端子と主遅延器210の入力端子との間に接続され
ており、フラグ信号FLAGがインアクティブ状態の時にイ
ネーブルされ、この時、遅延バッファ200から出力され
るクロック信号PCLK1が主遅延器210に伝達される。
の出力端子と主遅延器210の入力端子との間に接続され
ており、フラグ信号FLAGがインアクティブ状態の時にイ
ネーブルされ、この時、遅延バッファ200から出力され
るクロック信号PCLK1が主遅延器210に伝達される。
【００４４】スイッチング手段234は、主遅延器210の出
力端子とノード235間に接続されており、フラグ信号FLA
Gがインアクティブ状態の時にイネーブルされ、この
時、主遅延器210から出力されるクロック信号PCLK2がノ
ード235に伝達される。
力端子とノード235間に接続されており、フラグ信号FLA
Gがインアクティブ状態の時にイネーブルされ、この
時、主遅延器210から出力されるクロック信号PCLK2がノ
ード235に伝達される。
【００４５】遅延ライン240は、ノード235に伝達される
クロック信号PCLK2を順に単位遅延時間dtだけ遅延させ
て得られる信号D2乃至Dn、及びクロック信号PCLK1を順
に単位遅延時間dtほど遅延して得られる信号D2′乃至D
n′を出力する。
クロック信号PCLK2を順に単位遅延時間dtだけ遅延させ
て得られる信号D2乃至Dn、及びクロック信号PCLK1を順
に単位遅延時間dtほど遅延して得られる信号D2′乃至D
n′を出力する。
【００４６】遅延ライン240は、直列に連結された多数
の単位遅延器241乃至248で構成されている。多数の単位
遅延器241乃至248は、バイパス経路220を介してノード2
35に伝達されるクロック信号PCLK1と、主遅延器210を介
してノード235に伝達されるクロック信号PCLK2を順に単
位時間dtだけ遅延して出力する。すなわち、単位遅延器
241は、フラグ信号FLAGがインアクティブの場合にノー
ド235に伝達されるクロック信号PCLK2を単位時間dtだけ
遅延させて信号D2として出力する。また、単位遅延器24
2は、フラグ信号FLAGがインアクティブの場合に単位遅
延器241から出力される信号D2を入力して、これを単位
時間dtだけ遅延させて信号D3として出力する。同様に、
単位遅延器248はフラグ信号FLAGがインアクティブの場
合に、入力端子に接続されている単位遅延器の出力端子
から出力される信号を入力して、これを単位時間dtだけ
遅延させて信号Dnとして出力する。
の単位遅延器241乃至248で構成されている。多数の単位
遅延器241乃至248は、バイパス経路220を介してノード2
35に伝達されるクロック信号PCLK1と、主遅延器210を介
してノード235に伝達されるクロック信号PCLK2を順に単
位時間dtだけ遅延して出力する。すなわち、単位遅延器
241は、フラグ信号FLAGがインアクティブの場合にノー
ド235に伝達されるクロック信号PCLK2を単位時間dtだけ
遅延させて信号D2として出力する。また、単位遅延器24
2は、フラグ信号FLAGがインアクティブの場合に単位遅
延器241から出力される信号D2を入力して、これを単位
時間dtだけ遅延させて信号D3として出力する。同様に、
単位遅延器248はフラグ信号FLAGがインアクティブの場
合に、入力端子に接続されている単位遅延器の出力端子
から出力される信号を入力して、これを単位時間dtだけ
遅延させて信号Dnとして出力する。
【００４７】一方、単位遅延器241は、フラグ信号FLAG
がアクティブの場合にノード235に伝達されるクロック
信号PCLK1を単位時間dtだけ遅延させて信号D2′として
出力する。また、単位遅延器242は、フラグ信号FLAGが
アクティブの場合に単位遅延器241から出力される信号D
2′を入力して、これを単位時間dtだけ遅延させて信号D
3′として出力する。同様に、単位遅延器248は、フラグ
信号FLAGがアクティブの場合に、入力端子に接続されて
いる単位遅延器の出力端子から出力される信号を入力し
て、これを単位時間dtだけ遅延させて信号Dn′として出
力する。
がアクティブの場合にノード235に伝達されるクロック
信号PCLK1を単位時間dtだけ遅延させて信号D2′として
出力する。また、単位遅延器242は、フラグ信号FLAGが
アクティブの場合に単位遅延器241から出力される信号D
2′を入力して、これを単位時間dtだけ遅延させて信号D
3′として出力する。同様に、単位遅延器248は、フラグ
信号FLAGがアクティブの場合に、入力端子に接続されて
いる単位遅延器の出力端子から出力される信号を入力し
て、これを単位時間dtだけ遅延させて信号Dn′として出
力する。
【００４８】リセット信号発生器290は、ユーザの要求
に応じて、外部システムクロックCLKに同期した内部ク
ロックPCLKを発生させる動作をリセットするリセット信
号RESETを出力する。リセット信号RESETは、外部システ
ムクロックCLKに同期した内部クロックPCLKが一旦発生
したらインアクティブになるパルス信号である。したが
って、リセット信号RESETがインアクティブになってい
る期間は、発生される内部クロックPCLKの状態は変化せ
ずに、継続的に、入力される外部システムクロックCLK
に同期して内部クロックPCLKが発生する。
に応じて、外部システムクロックCLKに同期した内部ク
ロックPCLKを発生させる動作をリセットするリセット信
号RESETを出力する。リセット信号RESETは、外部システ
ムクロックCLKに同期した内部クロックPCLKが一旦発生
したらインアクティブになるパルス信号である。したが
って、リセット信号RESETがインアクティブになってい
る期間は、発生される内部クロックPCLKの状態は変化せ
ずに、継続的に、入力される外部システムクロックCLK
に同期して内部クロックPCLKが発生する。
【００４９】位相同期検出手段250は、フラグ信号FLAG
によって、外部システムクロックCLKのサイクル周期tCC
から遅延時間t1を差し引いた時間を感知する。すなわ
ち、位相同期検出手段250は、クロック信号PCLK2をクロ
ック信号PCLK1に同期させるために必要な遅延時間t2を
検出する。
によって、外部システムクロックCLKのサイクル周期tCC
から遅延時間t1を差し引いた時間を感知する。すなわ
ち、位相同期検出手段250は、クロック信号PCLK2をクロ
ック信号PCLK1に同期させるために必要な遅延時間t2を
検出する。
【００５０】位相同期検出手段250は、選択的位相比較
検出器259及び多数の位相比較検出器251乃至258で構成
されている。位相同期検出手段250は、クロック信号PCL
K2を多数の単位遅延器241乃至248を介して単位遅延時間
dtずつ遅延させて出力される各信号D1乃至Dnの位相をク
ロック信号PCLK1の位相と比較して、両者が夫々一致し
ているかを検出することにより、クロック信号PCLK2と
クロック信号PCLK1の位相差を検出する。
検出器259及び多数の位相比較検出器251乃至258で構成
されている。位相同期検出手段250は、クロック信号PCL
K2を多数の単位遅延器241乃至248を介して単位遅延時間
dtずつ遅延させて出力される各信号D1乃至Dnの位相をク
ロック信号PCLK1の位相と比較して、両者が夫々一致し
ているかを検出することにより、クロック信号PCLK2と
クロック信号PCLK1の位相差を検出する。
【００５１】多数の位相比較検出器251乃至258は、夫々
フラグ信号FLAGがインアクティブ状態の場合にだけイネ
ーブルされ、多数の単位遅延器241乃至248の出力端子か
ら夫々出力される信号D2乃至Dnのうち該当する信号とク
ロック信号PCLK1とを入力して、信号D2乃至Dnの各位相
とクロック信号PCLK1の位相とを比較して、両者が最初
に一致する場合にのみ対応するイネーブル信号をアクテ
ィブにして出力する。
フラグ信号FLAGがインアクティブ状態の場合にだけイネ
ーブルされ、多数の単位遅延器241乃至248の出力端子か
ら夫々出力される信号D2乃至Dnのうち該当する信号とク
ロック信号PCLK1とを入力して、信号D2乃至Dnの各位相
とクロック信号PCLK1の位相とを比較して、両者が最初
に一致する場合にのみ対応するイネーブル信号をアクテ
ィブにして出力する。
【００５２】すなわち、位相比較検出器251は、フラグ
信号FLAGがインアクティブ状態の場合にのみイネーブル
され、単位遅延器241から出力される信号D2とクロック
信号PCLK1を入力して両者の位相を比較して、両者が一
致する場合にのみ対応するイネーブル信号F2をアクティ
ブにして出力する。また、位相比較検出器252は、フラ
グ信号FLAGがインアクティブ状態の場合にのみイネーブ
ルされ、単位遅延器242から出力される信号D3とクロッ
ク信号PCLK1を入力して両者の位相を比較して、両者が
一致し、かつ位相比較検出器251から出力されるイネー
ブル信号F2がアクティブでない場合にのみ対応するイネ
ーブル信号F3をアクティブにして出力する。同様に、位
相比較検出器258は、フラグ信号FLAGがインアクティブ
状態の場合にのみイネーブルされ、単位遅延器248から
出力される信号Dnとクロック信号PCLK1を入力して両者
の位相を比較して、両者が一致し、かつ前段の位相比較
検出器から出力されるイネーブル信号がアクティブでな
い場合にのみ対応するイネーブル信号Fnをアクティブに
して出力する。
信号FLAGがインアクティブ状態の場合にのみイネーブル
され、単位遅延器241から出力される信号D2とクロック
信号PCLK1を入力して両者の位相を比較して、両者が一
致する場合にのみ対応するイネーブル信号F2をアクティ
ブにして出力する。また、位相比較検出器252は、フラ
グ信号FLAGがインアクティブ状態の場合にのみイネーブ
ルされ、単位遅延器242から出力される信号D3とクロッ
ク信号PCLK1を入力して両者の位相を比較して、両者が
一致し、かつ位相比較検出器251から出力されるイネー
ブル信号F2がアクティブでない場合にのみ対応するイネ
ーブル信号F3をアクティブにして出力する。同様に、位
相比較検出器258は、フラグ信号FLAGがインアクティブ
状態の場合にのみイネーブルされ、単位遅延器248から
出力される信号Dnとクロック信号PCLK1を入力して両者
の位相を比較して、両者が一致し、かつ前段の位相比較
検出器から出力されるイネーブル信号がアクティブでな
い場合にのみ対応するイネーブル信号Fnをアクティブに
して出力する。
【００５３】したがって、単位遅延器241乃至248から出
力される信号D2乃至Dnのうちクロック信号PCLK1と位相
が最初に一致する信号に対応するイネーブル信号のみが
アクティブになり、他のイネーブル信号はインアクティ
ブになる。
力される信号D2乃至Dnのうちクロック信号PCLK1と位相
が最初に一致する信号に対応するイネーブル信号のみが
アクティブになり、他のイネーブル信号はインアクティ
ブになる。
【００５４】選択的位相比較検出器259は、ユーザの選
択によってその動作が決定される。選択的位相比較検出
器259は、外部システムクロックCLKの周期が遅延時間24
0の単位遅延器241乃至248で遅延する時間より長い場合
に、クロック信号PCLK1をそのまま内部クロックPCLKと
して出力する動作をユーザが選択することを可能にす
る。
択によってその動作が決定される。選択的位相比較検出
器259は、外部システムクロックCLKの周期が遅延時間24
0の単位遅延器241乃至248で遅延する時間より長い場合
に、クロック信号PCLK1をそのまま内部クロックPCLKと
して出力する動作をユーザが選択することを可能にす
る。
【００５５】フラグ信号発生器260は、リセット信号RES
ETによってイネーブルされ、位相比較検出器251乃至258
から出力されるキャリ信号CR2乃至CRnを入力して、これ
らのキャリ信号のいずれか１つがアクティブである場合
にのみアクティブになるフラグ信号FLAGを出力する。
ETによってイネーブルされ、位相比較検出器251乃至258
から出力されるキャリ信号CR2乃至CRnを入力して、これ
らのキャリ信号のいずれか１つがアクティブである場合
にのみアクティブになるフラグ信号FLAGを出力する。
【００５６】スイッチング部270は、多数のスイッチン
グ手段271乃至279で構成されている。多数のスイッチン
グ手段271乃至279は、夫々イネーブル信号F1乃至Fnの該
当するイネーブル信号によってイネーブルされ、ノード
235及び単位遅延器241乃至248から出力される信号D1′
乃至Dn′の中から選択される信号をクロック信号PCLK3
として出力する。
グ手段271乃至279で構成されている。多数のスイッチン
グ手段271乃至279は、夫々イネーブル信号F1乃至Fnの該
当するイネーブル信号によってイネーブルされ、ノード
235及び単位遅延器241乃至248から出力される信号D1′
乃至Dn′の中から選択される信号をクロック信号PCLK3
として出力する。
【００５７】クロックドライバ280は、クロック信号PCL
K3を入力して、これを遅延時間d2だけ遅延させて内部ク
ロックPCLKとして出力する。
K3を入力して、これを遅延時間d2だけ遅延させて内部ク
ロックPCLKとして出力する。
【００５８】図2に示すように、本発明の好適な実施の
形態によれば、単位遅延器241乃至248を含む遅延ライン
240が１つであるため、２つの遅延ラインを要する従来
例に比べて、全体の遅延ラインが短くなり、結果として
レイアウト面積を縮小することができる。
形態によれば、単位遅延器241乃至248を含む遅延ライン
240が１つであるため、２つの遅延ラインを要する従来
例に比べて、全体の遅延ラインが短くなり、結果として
レイアウト面積を縮小することができる。
【００５９】図3は、図2に示すスイッチング部230の一
構成例に係る回路図である。図3に示す構成例では、ス
イッチング部230は、伝送ゲート310、320、330、340で
構成されている。
構成例に係る回路図である。図3に示す構成例では、ス
イッチング部230は、伝送ゲート310、320、330、340で
構成されている。
【００６０】伝送ゲート310は、遅延バッファ200の出力
端子とバイパス経路220の入力端子との間に接続されて
おり、フラグ信号FLAGが論理ハイ(H)レベルの時にター
ンオンされて、遅延バッファ200から出力されるクロッ
ク信号PCLK1をバイパス経路220に伝送する。
端子とバイパス経路220の入力端子との間に接続されて
おり、フラグ信号FLAGが論理ハイ(H)レベルの時にター
ンオンされて、遅延バッファ200から出力されるクロッ
ク信号PCLK1をバイパス経路220に伝送する。
【００６１】伝送ゲート320は、バイパス経路220の出力
端子とノード235との間に接続されており、フラグ信号F
LAGが論理ハイ(H)レベルの時にターンオンされて、バイ
パス経路220を介して伝達されるクロック信号PCLK1をノ
ード235に伝送する。
端子とノード235との間に接続されており、フラグ信号F
LAGが論理ハイ(H)レベルの時にターンオンされて、バイ
パス経路220を介して伝達されるクロック信号PCLK1をノ
ード235に伝送する。
【００６２】伝送ゲート330は、遅延バッファ200の出力
端子と主遅延器210の入力端子との間に接続されてお
り、フラグ信号FLAGがロー(L)レベルの時にターンオン
されて、遅延バッファ200から出力されるクロック信号P
CLK1を主遅延器210に伝送する。
端子と主遅延器210の入力端子との間に接続されてお
り、フラグ信号FLAGがロー(L)レベルの時にターンオン
されて、遅延バッファ200から出力されるクロック信号P
CLK1を主遅延器210に伝送する。
【００６３】伝送ゲート340は、主遅延器210の出力端子
とノード235との間に接続されており、フラグ信号FLAG
がロー(L)レベルの時にターンオされて、主遅延器210か
ら出力されるクロック信号PCLK2をノード235に伝送す
る。
とノード235との間に接続されており、フラグ信号FLAG
がロー(L)レベルの時にターンオされて、主遅延器210か
ら出力されるクロック信号PCLK2をノード235に伝送す
る。
【００６４】図4は、図2に示す位相比較検出器251乃至2
58の各々の一構成例を示す回路図である。図4に示す構
成例では、位相比較検出器251乃至258は、夫々位相比較
器431とキャリ/イネーブル信号発生器433で構成され
る。
58の各々の一構成例を示す回路図である。図4に示す構
成例では、位相比較検出器251乃至258は、夫々位相比較
器431とキャリ/イネーブル信号発生器433で構成され
る。
【００６５】前記位相比較器431は、NANDゲート402、イ
ンバータ401、408、伝送ゲート404、410、及びラッチ手
段406、412を具備する。
ンバータ401、408、伝送ゲート404、410、及びラッチ手
段406、412を具備する。
【００６６】インバータ401は、フラグ信号FLAGを反転
させる。NANDゲート402は、クロック信号PCLK1とインバ
ータ401から出力される信号を入力して、クロック信号P
CLK1が論理ハイ(H)レベルであり、かつフラグ信号FLAG
がロー(L)レベルの場合にのみロー(L)レベルになる信号
を出力する。
させる。NANDゲート402は、クロック信号PCLK1とインバ
ータ401から出力される信号を入力して、クロック信号P
CLK1が論理ハイ(H)レベルであり、かつフラグ信号FLAG
がロー(L)レベルの場合にのみロー(L)レベルになる信号
を出力する。
【００６７】伝送ゲート404は、NANDゲート402から出力
される信号によって制御される。すなわち、伝送ゲート
404は、NANDゲート402から出力される信号がロー(L)レ
ベルの場合にのみターンオンされ、単位遅延器241乃至2
48から出力される信号Di（i=2乃至n）のうち該当する信
号を伝送する。
される信号によって制御される。すなわち、伝送ゲート
404は、NANDゲート402から出力される信号がロー(L)レ
ベルの場合にのみターンオンされ、単位遅延器241乃至2
48から出力される信号Di（i=2乃至n）のうち該当する信
号を伝送する。
【００６８】ラッチ手段406は、伝送ゲート404から伝送
される信号をラッチし、その反転信号を出力する。イン
バータ408は、ラッチ手段406にラッチされている信号を
入力して、これを反転して出力する。
される信号をラッチし、その反転信号を出力する。イン
バータ408は、ラッチ手段406にラッチされている信号を
入力して、これを反転して出力する。
【００６９】伝送ゲート410は、クロック信号PCLK1によ
って制御される。すなわち、伝送ゲート410は、クロッ
ク信号PCLK1がロー(L)レベルの場合にのみターンオンさ
れて、インバータ408から出力される信号を伝送する。
ラッチ手段412は、伝送ゲート410から出力される信号を
ラッチする。
って制御される。すなわち、伝送ゲート410は、クロッ
ク信号PCLK1がロー(L)レベルの場合にのみターンオンさ
れて、インバータ408から出力される信号を伝送する。
ラッチ手段412は、伝送ゲート410から出力される信号を
ラッチする。
【００７０】キャリ/イネーブル信号発生器433は、NAND
ゲート414、416及びインバータ418を具備する。
ゲート414、416及びインバータ418を具備する。
【００７１】NANDゲート414は、ラッチ手段412から出力
される信号と前段の位相比較検出器から出力されるキャ
リ信号CRi-1を入力して、両者が論理ハイ(H)レベルの場
合にのみロー(L)レベルになる信号を出力する。
される信号と前段の位相比較検出器から出力されるキャ
リ信号CRi-1を入力して、両者が論理ハイ(H)レベルの場
合にのみロー(L)レベルになる信号を出力する。
【００７２】インバータ418は、NANDゲート414から出力
される信号を入力して、これを反転してキャリ信号CRi
として出力する。
される信号を入力して、これを反転してキャリ信号CRi
として出力する。
【００７３】NANDゲート416は、NANDゲート414から出力
される信号とキャリ信号CRi-1を入力して、両者が論理
ハイ(H)レベルの場合にのみロー(L)レベルになる信号を
イネーブル信号Fiとして出力する。イネーブル信号Fi
は、キャリ信号CRi-1が論理ハイ(H)レベルで、ラッチ手
段412から出力される信号がロー(L)レベルの場合にのみ
ロー(L)レベルになる。すなわち、クロック信号PCLK1が
論理ハイ(H)レベルでフラグ信号FLAGがロー(L)レベルの
場合に伝送ゲート404に入力される信号Diが論理ハイ(H)
レベルでキャリ信号CRi-1が論理ハイ(H)レベルの場合に
のみイネーブル信号Fiがロー(L)レベルになる。ここ
で、イネーブル信号Fiはロー(L)アクティブ信号であ
る。
される信号とキャリ信号CRi-1を入力して、両者が論理
ハイ(H)レベルの場合にのみロー(L)レベルになる信号を
イネーブル信号Fiとして出力する。イネーブル信号Fi
は、キャリ信号CRi-1が論理ハイ(H)レベルで、ラッチ手
段412から出力される信号がロー(L)レベルの場合にのみ
ロー(L)レベルになる。すなわち、クロック信号PCLK1が
論理ハイ(H)レベルでフラグ信号FLAGがロー(L)レベルの
場合に伝送ゲート404に入力される信号Diが論理ハイ(H)
レベルでキャリ信号CRi-1が論理ハイ(H)レベルの場合に
のみイネーブル信号Fiがロー(L)レベルになる。ここ
で、イネーブル信号Fiはロー(L)アクティブ信号であ
る。
【００７４】図4に示すように、位相比較検出器251乃至
258は、夫々フラグ信号FLAGがロー(L)レベルの場合にの
みイネーブルされ、クロック信号PCLK1と該当する信号D
iの位相を比較してこれらが相互一致しているかを検出
する。
258は、夫々フラグ信号FLAGがロー(L)レベルの場合にの
みイネーブルされ、クロック信号PCLK1と該当する信号D
iの位相を比較してこれらが相互一致しているかを検出
する。
【００７５】表1は、図4において、フラグ信号FLAGがロ
ー(L)レベルで、かつクロック信号PCLK1が論理ハイ(H)
レベルの場合に、信号Di及び前段からのキャリ信号CRi-
1と、イネーブル信号Fi及び次段へのキャリ信号CRiとの
関係を示す真理表である。
ー(L)レベルで、かつクロック信号PCLK1が論理ハイ(H)
レベルの場合に、信号Di及び前段からのキャリ信号CRi-
1と、イネーブル信号Fi及び次段へのキャリ信号CRiとの
関係を示す真理表である。
【００７６】
【表1】
【００７７】このように、図4に示す位相比較検出器251
乃至258は、クロック信号PCLK1が論理ハイ(H)レベルか
つフラグ信号FLAGがロー(L)レベルの場合にのみ信号Di
を入力して、前段からのキャリ信号CRi-1が論理ハイ(H)
レベルで、クロック信号PCLK1の位相と信号Diの位相が
一致する場合にのみロー(L)レベルになるイネーブル信
号Fiを出力し、前段からのキャリ信号CRi-1が論理ハイ
(H)レベルでクロック信号PCLK1の位相と信号Diの位相と
が一致しない場合には、論理ハイ(H)レベルになる信号
をキャリ信号CRiとして出力する。そして、フラグ信号F
LAGが論理ハイ(H)レベルの場合は、伝送ゲート404が常
にターンオフしており、ラッチ手段406、412にラッチさ
れている信号の状態が変化しないので、イネーブル信号
Fiの状態はそのまま維持される。
乃至258は、クロック信号PCLK1が論理ハイ(H)レベルか
つフラグ信号FLAGがロー(L)レベルの場合にのみ信号Di
を入力して、前段からのキャリ信号CRi-1が論理ハイ(H)
レベルで、クロック信号PCLK1の位相と信号Diの位相が
一致する場合にのみロー(L)レベルになるイネーブル信
号Fiを出力し、前段からのキャリ信号CRi-1が論理ハイ
(H)レベルでクロック信号PCLK1の位相と信号Diの位相と
が一致しない場合には、論理ハイ(H)レベルになる信号
をキャリ信号CRiとして出力する。そして、フラグ信号F
LAGが論理ハイ(H)レベルの場合は、伝送ゲート404が常
にターンオフしており、ラッチ手段406、412にラッチさ
れている信号の状態が変化しないので、イネーブル信号
Fiの状態はそのまま維持される。
【００７８】図5は、図2に示す選択的位相比較検出器25
9の一構成例を示す回路図である。図5に示す構成例で
は、選択的位相比較検出器259は、ヒューズ516、518、P
MOSトランジスタ504、NANDゲート502、506、インバータ
501、508、512、伝送ゲート514、及びラッチ手段510、5
20を具備する。ヒューズ516、518は、ユーザの必要に応
じて選択的に導通状態又は不通状態にし、これにより選
択的位相比較検出器259はイネーブル又はディスエーブ
ルされる。すなわち、外部システムクロックCLKの周期
が、遅延ライン240を通して信号を遅延させ得る総遅延
時間よりも長い場合を考慮する必要がある場合には、ヒ
ューズ516、518を導通状態にする必要がある。
9の一構成例を示す回路図である。図5に示す構成例で
は、選択的位相比較検出器259は、ヒューズ516、518、P
MOSトランジスタ504、NANDゲート502、506、インバータ
501、508、512、伝送ゲート514、及びラッチ手段510、5
20を具備する。ヒューズ516、518は、ユーザの必要に応
じて選択的に導通状態又は不通状態にし、これにより選
択的位相比較検出器259はイネーブル又はディスエーブ
ルされる。すなわち、外部システムクロックCLKの周期
が、遅延ライン240を通して信号を遅延させ得る総遅延
時間よりも長い場合を考慮する必要がある場合には、ヒ
ューズ516、518を導通状態にする必要がある。
【００７９】以下、ヒューズ516、518が導通状態である
ものとして、各素子に関して説明する。
ものとして、各素子に関して説明する。
【００８０】インバータ501は、フラグ信号FLAGを反転
させる。NANDゲート502は、クロック信号PCLK1と前記イ
ンバータ501の出力を入力してクロック信号PCLK1が論理
ハイ(H)レベルで、フラグ信号FLAGがロー (L)レベルの
場合にだけロー(L)レベルになる信号を出力する。
させる。NANDゲート502は、クロック信号PCLK1と前記イ
ンバータ501の出力を入力してクロック信号PCLK1が論理
ハイ(H)レベルで、フラグ信号FLAGがロー (L)レベルの
場合にだけロー(L)レベルになる信号を出力する。
【００８１】PMOSトランジスタ504はNANDゲート502から
出力される信号によってゲーティングされNANDゲート50
2から出力される信号がロー(L)レベルの場合にのみ電源
電圧VCCレベルをドレーン端子に伝送させる。
出力される信号によってゲーティングされNANDゲート50
2から出力される信号がロー(L)レベルの場合にのみ電源
電圧VCCレベルをドレーン端子に伝送させる。
【００８２】NANDゲート506は位相比較検出器251乃至25
8から出力されるキャリ信号CR2乃至CRnを入力してキャ
リ信号CR2乃至CRnが全て論理ハイ(H)レベルの場合にの
みロー(L)レベルになる信号を出力する。
8から出力されるキャリ信号CR2乃至CRnを入力してキャ
リ信号CR2乃至CRnが全て論理ハイ(H)レベルの場合にの
みロー(L)レベルになる信号を出力する。
【００８３】インバータ508は、NANDゲート506から出力
される信号を入力して、これを反転して出力する。ラッ
チ手段510は、PMOSトランジスタ504によって論理ハイ
(H)レベルの信号をラッチした後、インバータ508から出
力される信号をラッチして、これを反転して出力する。
インバータ512は、ラッチ手段510から出力される信号を
入力して、これを反転して出力する。
される信号を入力して、これを反転して出力する。ラッ
チ手段510は、PMOSトランジスタ504によって論理ハイ
(H)レベルの信号をラッチした後、インバータ508から出
力される信号をラッチして、これを反転して出力する。
インバータ512は、ラッチ手段510から出力される信号を
入力して、これを反転して出力する。
【００８４】伝送ゲート514は、クロック信号PCLK1によ
って制御される。すなわち、伝送ゲート514は、クロッ
ク信号PCLK1がロー(L)レベルの場合にのみターンオンさ
れ、インバータ512から出力される信号を伝送する。ラ
ッチ手段520は、伝送ゲート514から出力される信号又は
キャリ信号CRnを入力してラッチし、これを反転させた
信号をイネーブル信号F1として出力する。
って制御される。すなわち、伝送ゲート514は、クロッ
ク信号PCLK1がロー(L)レベルの場合にのみターンオンさ
れ、インバータ512から出力される信号を伝送する。ラ
ッチ手段520は、伝送ゲート514から出力される信号又は
キャリ信号CRnを入力してラッチし、これを反転させた
信号をイネーブル信号F1として出力する。
【００８５】外部システムクロックCLKの周期が遅延ラ
イン240による信号の総遅延時間よりも長い場合には、
位相比較検出器251乃至258から出力されるキャリ信号CR
2乃至CRnは、全て論理ハイ(H)レベルの状態になる。し
たがって、選択的位相比較検出器259から出力されるイ
ネーブル信号F1はロー (L)レベルになる。ここで、イネ
ーブル信号F1は、ロー(L)レベルでアクティブになる信
号である。
イン240による信号の総遅延時間よりも長い場合には、
位相比較検出器251乃至258から出力されるキャリ信号CR
2乃至CRnは、全て論理ハイ(H)レベルの状態になる。し
たがって、選択的位相比較検出器259から出力されるイ
ネーブル信号F1はロー (L)レベルになる。ここで、イネ
ーブル信号F1は、ロー(L)レベルでアクティブになる信
号である。
【００８６】外部システムクロックCLKの周期が遅延ラ
イン240による信号の総遅延時間よりも短い場合には、
位相比較検出器251乃至258から出力されるイネーブル信
号F2乃至Fnのいずれか１つがロー(L)レベル（アクティ
ブ）になり、対応するキャリ信号及び他のキャリ信号は
全てロー(L)レベルになる。したがって、イネーブル信
号F1は論理ハイ(H)レベル（インアクティブ）になる。
イン240による信号の総遅延時間よりも短い場合には、
位相比較検出器251乃至258から出力されるイネーブル信
号F2乃至Fnのいずれか１つがロー(L)レベル（アクティ
ブ）になり、対応するキャリ信号及び他のキャリ信号は
全てロー(L)レベルになる。したがって、イネーブル信
号F1は論理ハイ(H)レベル（インアクティブ）になる。
【００８７】図6は、図2に示すフラグ信号発生器260の
一構成例を示す回路図である。図6に示す構成例では、
フラグ信号発生器260の回路は、NANDゲート602、604と
インバータ606で構成されている。
一構成例を示す回路図である。図6に示す構成例では、
フラグ信号発生器260の回路は、NANDゲート602、604と
インバータ606で構成されている。
【００８８】NANDゲート602は、位相比較検出器251乃至
258から出力されるキャリ信号CR2乃至CRnを入力して、
キャリ信号CR2乃至CRnが全て論理ハイ(H)レベルの場合
にのみロー(L)レベルになる信号を出力する。
258から出力されるキャリ信号CR2乃至CRnを入力して、
キャリ信号CR2乃至CRnが全て論理ハイ(H)レベルの場合
にのみロー(L)レベルになる信号を出力する。
【００８９】NANDゲート604は、NANDゲート602から出力
される信号とリセット信号RESETを入力して、両者が論
理ハイ(H)レベルの場合にのみロー(L)レベルになる信号
を出力する。インバータ606は、NANDゲート604の出力を
反転させてフラグ信号FLAGを出力する。
される信号とリセット信号RESETを入力して、両者が論
理ハイ(H)レベルの場合にのみロー(L)レベルになる信号
を出力する。インバータ606は、NANDゲート604の出力を
反転させてフラグ信号FLAGを出力する。
【００９０】図6に示すフラグ信号発生器260は、リセッ
ト信号RESETが論理ハイ(H)レベルであり、キャリ信号CR
2乃至CRnのいずれか１つがロー(L)レベルになれば、論
理ハイ(H)レベルになるフラグ信号FLAGを出力する。す
なわち、フラグ信号発生器260は、位相同期検出手段250
によって、クロック信号PCLK2をクロック信号PCLK1と同
期させるために必要な遅延時間t2が一旦検出されると、
論理ハイ(H)レベル（アクティブ）になるフラグ信号FLA
Gを出力する。
ト信号RESETが論理ハイ(H)レベルであり、キャリ信号CR
2乃至CRnのいずれか１つがロー(L)レベルになれば、論
理ハイ(H)レベルになるフラグ信号FLAGを出力する。す
なわち、フラグ信号発生器260は、位相同期検出手段250
によって、クロック信号PCLK2をクロック信号PCLK1と同
期させるために必要な遅延時間t2が一旦検出されると、
論理ハイ(H)レベル（アクティブ）になるフラグ信号FLA
Gを出力する。
【００９１】図7は、図2に示すスイッチング部270の一
構成例を示す回路図である。図7に示す構成例では、ス
イッチング部270は、多数のスイッチング手段271乃至27
9を夫々構成する伝送ゲート701乃至709で構成されてい
る。
構成例を示す回路図である。図7に示す構成例では、ス
イッチング部270は、多数のスイッチング手段271乃至27
9を夫々構成する伝送ゲート701乃至709で構成されてい
る。
【００９２】伝送ゲート701乃至709は、夫々イネーブル
信号F1乃至Fnの該当するイネーブル信号によってターン
オンされ、ノード235(図2参照)及び単位遅延器241乃至2
48(図2参照)の出力端子から出力される信号D1′乃至D
n′のうち該当する信号をクロック信号PCLK3として出力
する。
信号F1乃至Fnの該当するイネーブル信号によってターン
オンされ、ノード235(図2参照)及び単位遅延器241乃至2
48(図2参照)の出力端子から出力される信号D1′乃至D
n′のうち該当する信号をクロック信号PCLK3として出力
する。
【００９３】図8は、図２に示す回路を図3乃至図7に示
す回路により構成した場合の詳細な回路図である。な
お、図8では図2と同一の参照符号を使用している。ま
た、各ブロックに関しての説明は、図3乃至図7に関して
の説明との重複を避けるために省略する。
す回路により構成した場合の詳細な回路図である。な
お、図8では図2と同一の参照符号を使用している。ま
た、各ブロックに関しての説明は、図3乃至図7に関して
の説明との重複を避けるために省略する。
【００９４】図9は、図8に示す回路における各信号のタ
イミング図である。
イミング図である。
【００９５】図8及び図9に示すように、遅延バッファ20
0は、外部システムクロックCLKを遅延時間d1だけ遅延さ
せると共にバッファリングしてクロック信号PCLK1とし
て出力する(図9のPCLK1タイミング図参照)。ここで、ク
ロック信号PCLK1は、外部システムクロックCLKと同一の
サイクル周期tCCを有する。
0は、外部システムクロックCLKを遅延時間d1だけ遅延さ
せると共にバッファリングしてクロック信号PCLK1とし
て出力する(図9のPCLK1タイミング図参照)。ここで、ク
ロック信号PCLK1は、外部システムクロックCLKと同一の
サイクル周期tCCを有する。
【００９６】リセット信号RESETは、半導体チップの動
作を外部システムクロックと同期させる必要が生じる都
度、一旦ロー(L)レベル（アクティブ）されてた後、再
び論理ハイ(H)レベル（インアクティブ）にされる信号
である。リセット信号RESETがロー(L)レベル（アクティ
ブ）になると、フラグ信号発生器260は、ロー(L)レベル
のフラグ信号FLAGを出力する。
作を外部システムクロックと同期させる必要が生じる都
度、一旦ロー(L)レベル（アクティブ）されてた後、再
び論理ハイ(H)レベル（インアクティブ）にされる信号
である。リセット信号RESETがロー(L)レベル（アクティ
ブ）になると、フラグ信号発生器260は、ロー(L)レベル
のフラグ信号FLAGを出力する。
【００９７】ロー(L)レベルのフラグ信号FLAGによって
スイッチング部230の伝送ゲート233、234がターンオン
され、遅延バッファ200から出力されるクロック信号PCL
K1が主遅延器210を介して遅延時間t1ほど遅延してクロ
ック信号PCLK2として出力される(図9のPCLK2のタイミン
グ図参照)。
スイッチング部230の伝送ゲート233、234がターンオン
され、遅延バッファ200から出力されるクロック信号PCL
K1が主遅延器210を介して遅延時間t1ほど遅延してクロ
ック信号PCLK2として出力される(図9のPCLK2のタイミン
グ図参照)。
【００９８】クロック信号PCLK2は、単位遅延器241乃至
248の夫々によって、単位遅延時間dtずつ順次遅延され
て信号D2乃至Dnとして出力される(図9のD2乃至D8のタイ
ミング図参照)。
248の夫々によって、単位遅延時間dtずつ順次遅延され
て信号D2乃至Dnとして出力される(図9のD2乃至D8のタイ
ミング図参照)。
【００９９】信号D2乃至Dnは、夫々位相比較検出器251
乃至258に入力される。位相比較検出器251乃至258は、
ロー(L)レベルのフラグ信号FLAGによりイネーブルさ
れ、夫々信号D2乃至Dnの該当する信号とクロック信号PC
LK1を入力して両者の位相を比較して、両者が一致しな
い場合には論理ハイ(H)レベルのイネーブル信号及びキ
ャリ信号を夫々出力する。
乃至258に入力される。位相比較検出器251乃至258は、
ロー(L)レベルのフラグ信号FLAGによりイネーブルさ
れ、夫々信号D2乃至Dnの該当する信号とクロック信号PC
LK1を入力して両者の位相を比較して、両者が一致しな
い場合には論理ハイ(H)レベルのイネーブル信号及びキ
ャリ信号を夫々出力する。
【０１００】また、位相比較検出器251乃至258は、ロー
(L)レベルのフラグ信号FLAGによってイネーブルされ、
夫々信号D2乃至Dnの該当する信号とクロック信号PCLK1
を入力して両者の位相を比較して、両者が一致する場合
にはロー(L)レベルのイネーブル信号及びキャリ信号を
夫々出力する。一旦位相比較検出器251乃至258のいずれ
か１つからロー(L)レベル（アクティブ）のイネーブル
信号が出力されると、他の位相比較検出器は、全て論理
ハイ(H)レベルのイネーブル信号とロー(L)レベルのキャ
リ信号を夫々出力する。
(L)レベルのフラグ信号FLAGによってイネーブルされ、
夫々信号D2乃至Dnの該当する信号とクロック信号PCLK1
を入力して両者の位相を比較して、両者が一致する場合
にはロー(L)レベルのイネーブル信号及びキャリ信号を
夫々出力する。一旦位相比較検出器251乃至258のいずれ
か１つからロー(L)レベル（アクティブ）のイネーブル
信号が出力されると、他の位相比較検出器は、全て論理
ハイ(H)レベルのイネーブル信号とロー(L)レベルのキャ
リ信号を夫々出力する。
【０１０１】外部システムクロックCLKの周期が単位遅
延器241乃至248による信号の総遅延時間より長い場合、
すなわち、信号D2乃至Dnのいずれの位相もクロック信号
PCLK1の位相と一致しない場合には、位相比較検出器251
乃至258から出力される全イネーブル信号F2乃至Fnと全
キャリ信号CR2乃至CRnが論理ハイ(H)レベルになる。し
たがって、選択的位相比較検出器259からロー(L)レベル
のイネーブル信号F1が出力され、クロック信号PCLK1が
そのまま伝送ゲート279を介してクロック信号PCLK3とし
てノード285に出力される。
延器241乃至248による信号の総遅延時間より長い場合、
すなわち、信号D2乃至Dnのいずれの位相もクロック信号
PCLK1の位相と一致しない場合には、位相比較検出器251
乃至258から出力される全イネーブル信号F2乃至Fnと全
キャリ信号CR2乃至CRnが論理ハイ(H)レベルになる。し
たがって、選択的位相比較検出器259からロー(L)レベル
のイネーブル信号F1が出力され、クロック信号PCLK1が
そのまま伝送ゲート279を介してクロック信号PCLK3とし
てノード285に出力される。
【０１０２】図9に示すように、例えば信号D7の位相が
クロック信号PCLK1と一致する場合は、対応するイネー
ブル信号F7がロー(L)レベル（アクティブ）になる(図9
のD2乃至D8のタイミング図参照)。このような状態で、
フラグ信号FLAGは論理ハイ(H)レベル（アクティブ）に
なり、以後、ユーザの必要、すなわち、リセット信号RE
SETにより再びフラグ信号が論理ロー(L)レベル（インア
クティブ）にされるまで、その状態を維持する。
クロック信号PCLK1と一致する場合は、対応するイネー
ブル信号F7がロー(L)レベル（アクティブ）になる(図9
のD2乃至D8のタイミング図参照)。このような状態で、
フラグ信号FLAGは論理ハイ(H)レベル（アクティブ）に
なり、以後、ユーザの必要、すなわち、リセット信号RE
SETにより再びフラグ信号が論理ロー(L)レベル（インア
クティブ）にされるまで、その状態を維持する。
【０１０３】フラグ信号FLAGが論理ハイ(H)レベルにな
ると、クロック信号PCLK1はバイパス経路220を介してノ
ード235に伝達され、これは単位遅延器241乃至248を介
して単位遅延時間dtずつ順次遅延されて、単位遅延器24
1乃至248の出力端子から信号D2′乃至Dn′として出力さ
れる(図9のD2′乃至D7′のタイミング図参照)。
ると、クロック信号PCLK1はバイパス経路220を介してノ
ード235に伝達され、これは単位遅延器241乃至248を介
して単位遅延時間dtずつ順次遅延されて、単位遅延器24
1乃至248の出力端子から信号D2′乃至Dn′として出力さ
れる(図9のD2′乃至D7′のタイミング図参照)。
【０１０４】フラグ信号FLAGが論理ハイ(H)レベルにな
ると、選択的位相比較検出器259及び位相比較検出器251
乃至258はディスエーブルされているため、イネーブル
信号F1乃至Fnの状態は変化しなくなる。したがって、ス
イッチング部270を構成する伝送ゲート271乃至279のう
ちロー(L)レベルのイネーブル信号（図9に示す例ではF
7）によって制御される伝送ゲートのみがターンオンさ
れ、対応される信号（図9に示す例ではD7′）がクロッ
ク信号PCLK3としてノード285に出力される。
ると、選択的位相比較検出器259及び位相比較検出器251
乃至258はディスエーブルされているため、イネーブル
信号F1乃至Fnの状態は変化しなくなる。したがって、ス
イッチング部270を構成する伝送ゲート271乃至279のう
ちロー(L)レベルのイネーブル信号（図9に示す例ではF
7）によって制御される伝送ゲートのみがターンオンさ
れ、対応される信号（図9に示す例ではD7′）がクロッ
ク信号PCLK3としてノード285に出力される。
【０１０５】クロック信号PCLK3は、クロックドライバ2
80を介して遅延時間d2だけ遅延されて内部クロックPCLK
として出力される(図9のPCLKのタイミング図を参照)。
80を介して遅延時間d2だけ遅延されて内部クロックPCLK
として出力される(図9のPCLKのタイミング図を参照)。
【０１０６】図9から明らかなように、ノード235に伝達
される信号が単位遅延器241乃至248を介してノード285
に伝達されるのに要する時間、すなわち遅延時間t2は、
外部システムクロックCLKのサイクル周期tCCから主遅延
器210での遅延時間t1を差し引いた時間、すなわちtCC-t
1である。したがって、外部システムクロックCLKが遅延
バッファ200に入力された後、最初に外部システムクロ
ックCLKに同期する内部クロックPCLKを発生するまでの
時間は、外部システムクロックCLKのサイクル周期の2倍
(2tCC)になる。その後、外部システムクロックCLKのサ
イクル毎に、外部システムクロックCLKに同期する内部
クロックPCLKが生成される。
される信号が単位遅延器241乃至248を介してノード285
に伝達されるのに要する時間、すなわち遅延時間t2は、
外部システムクロックCLKのサイクル周期tCCから主遅延
器210での遅延時間t1を差し引いた時間、すなわちtCC-t
1である。したがって、外部システムクロックCLKが遅延
バッファ200に入力された後、最初に外部システムクロ
ックCLKに同期する内部クロックPCLKを発生するまでの
時間は、外部システムクロックCLKのサイクル周期の2倍
(2tCC)になる。その後、外部システムクロックCLKのサ
イクル毎に、外部システムクロックCLKに同期する内部
クロックPCLKが生成される。
【０１０７】図10は、図8に示す回路への外部システム
クロックCLKの入力から内部クロックPCLKの出力までの
過程を概念的に示す図である。図11は、図8に示す回路
への外部システムクロックCLKの入力から内部クロックP
CLKの出力までの過程におけるクロック信号PCLK1、PCLK
2、PCLK3のタイミング図である。
クロックCLKの入力から内部クロックPCLKの出力までの
過程を概念的に示す図である。図11は、図8に示す回路
への外部システムクロックCLKの入力から内部クロックP
CLKの出力までの過程におけるクロック信号PCLK1、PCLK
2、PCLK3のタイミング図である。
【０１０８】図10乃至11に示すように、外部システムク
ロックCLKが遅延バッファ200に入力されると、遅延バッ
ファ200は外部システムクロックCLKを所定の遅延時間d1
だけ遅延させると共にバッファリングしてクロック信号
PCLK1として出力する。
ロックCLKが遅延バッファ200に入力されると、遅延バッ
ファ200は外部システムクロックCLKを所定の遅延時間d1
だけ遅延させると共にバッファリングしてクロック信号
PCLK1として出力する。
【０１０９】主遅延器210は、クロック信号PCLK1を入力
して所定の遅延時間t1だけ遅延させてクロック信号PCLK
2として出力する。ここで、遅延時間t1は、遅延時間d1
と遅延時間d2とを合計した時間である。
して所定の遅延時間t1だけ遅延させてクロック信号PCLK
2として出力する。ここで、遅延時間t1は、遅延時間d1
と遅延時間d2とを合計した時間である。
【０１１０】この実施の形態では、主遅延器210から出
力されるクロック信号PCLK2は、遅延ライン240を通過す
る際に所定の単位時間dtずつ順次遅延され、夫々信号D2
乃至Dnとして出力させる。そして、位相比較検出器251
乃至258は、信号D2乃至D9の各位相をクロックPCLK1の位
相と比較して、最初に位相が一致する場合にのみ対応す
るイネーブル信号をアクティブにして出力する。すなわ
ち、位相比較検出器251乃至258は、クロック信号PCLK2
をクロック信号PCLK1に同期させるのに必要な遅延時間t
2を検出して保持する。
力されるクロック信号PCLK2は、遅延ライン240を通過す
る際に所定の単位時間dtずつ順次遅延され、夫々信号D2
乃至Dnとして出力させる。そして、位相比較検出器251
乃至258は、信号D2乃至D9の各位相をクロックPCLK1の位
相と比較して、最初に位相が一致する場合にのみ対応す
るイネーブル信号をアクティブにして出力する。すなわ
ち、位相比較検出器251乃至258は、クロック信号PCLK2
をクロック信号PCLK1に同期させるのに必要な遅延時間t
2を検出して保持する。
【０１１１】スイッチング部270は、位相比較検出器251
乃至258によって検出され保持されている遅延時間t2だ
け遅延ライン240によりクロック信号PCLK1を遅延させた
クロック信号PCLK3として出力する。
乃至258によって検出され保持されている遅延時間t2だ
け遅延ライン240によりクロック信号PCLK1を遅延させた
クロック信号PCLK3として出力する。
【０１１２】クロックドライバ280は、クロック信号PCL
K3を所定の遅延時間d2だけ遅延させて内部クロックPCLK
として出力する。
K3を所定の遅延時間d2だけ遅延させて内部クロックPCLK
として出力する。
【０１１３】図10及び図11に示すように、外部システム
クロックCLKが入力されて最初に外部システムクロックC
LKに同期する内部クロックPCLKが生成されるまでの総遅
延時間を計算すると以下の式のようになり、従来の位相
同期遅延手段の場合と同一であることが理解される。
クロックCLKが入力されて最初に外部システムクロックC
LKに同期する内部クロックPCLKが生成されるまでの総遅
延時間を計算すると以下の式のようになり、従来の位相
同期遅延手段の場合と同一であることが理解される。
【０１１４】
【数２】
【０１１５】 そして、外部システムクロックCLKが入力された後、最
初にこれに同期する内部クロックPCLKが生成された後
は、サイクル周期tCCごとに外部システムクロックCLKに
同期した内部クロックPCLKが生成される。
初にこれに同期する内部クロックPCLKが生成された後
は、サイクル周期tCCごとに外部システムクロックCLKに
同期した内部クロックPCLKが生成される。
【０１１６】以上のように、本実施の形態によれば、入
力される信号を単位時間ずつ遅延させて出力する複数の
単位遅延器で構成される１つの遅延ラインを利用して外
部クロックと内部クロックとの位相を一致させることが
できるため、半導体チップのレイアウト面積を縮小する
ことができる。したがって、本実施の形態によれば、サ
イクル周期が長い外部システムクロックに対応可能にす
る場合においてもレイアウト面積の増大を抑えることが
できる。
力される信号を単位時間ずつ遅延させて出力する複数の
単位遅延器で構成される１つの遅延ラインを利用して外
部クロックと内部クロックとの位相を一致させることが
できるため、半導体チップのレイアウト面積を縮小する
ことができる。したがって、本実施の形態によれば、サ
イクル周期が長い外部システムクロックに対応可能にす
る場合においてもレイアウト面積の増大を抑えることが
できる。
【０１１７】本発明は上記の実施の形態に限定されず、
本発明の技術的思想の範囲内で様々な変形が可能であ
る。
本発明の技術的思想の範囲内で様々な変形が可能であ
る。
【０１１８】
【発明の効果】本発明によれば、レイアウト面積を縮小
することができる。
することができる。
【０１１９】
【図１】従来の同期式遅延ライン回路を利用したディジ
タル遅延同期回路のブロック図である。
タル遅延同期回路のブロック図である。
【図2】本発明の好適な実施の形態に係る位相同期遅延
回路のブロック図である。
回路のブロック図である。
【図3】図2に示す主遅延部の構成例を示す回路図であ
る。
る。
【図4】図2に示す位相比較検出器の構成例を示す回路図
である。
である。
【図5】図2に示す選択的位相比較検出器の構成例を示す
回路図である。
回路図である。
【図6】図2に示すフラグ信号発生器の構成例を示す回路
図である。
図である。
【図7】図2に示すスイッチング部の構成例を示す回路図
である。
である。
【図8】図2に示す構成を具体化した回路の回路図であ
る。
る。
【図9】図8に示す回路の各信号のタイミング図である。
【図10】図8に示す回路への外部システムクロックCLKの
入力から内部クロックPCLKの出力までの過程を概念的に
示す図である。
入力から内部クロックPCLKの出力までの過程を概念的に
示す図である。
【図11】図10に示すブロック図における各信号のタイミ
ング図である。
ング図である。
CLK 外部システムクロック PCLK 内部クロック F1乃至Fn イネーブル信号 FLAG フラグ信号、 RESET リセット信号 CR2乃至CRn キャリ(carry)信号、 D1乃至Dn、D1′乃至Dn′ 遅延信号 d1、t1、t2:遅延期間 dt 単位遅延期間 tCC 外部システムサイクル周期
Claims (21)
- 【請求項１】 外部システムクロックに同期する内部ク
ロックを発生する位相同期遅延回路において、 前記外部システムクロックを入力して、これを所定の第
1遅延時間だけ遅延させると共にバッファリングして第1
クロックとして出力する遅延バッファと、 フラグ信号に応答して前記第1クロックを入力して、こ
れを所定の第2遅延時間だけ遅延させ又は前記第1クロッ
クをそのままバイパスさせて、第2クロックとして出力
する主遅延部と、 前記第2クロックを入力して、所定の単位時間ずつ順に
遅延させて夫々出力する多数の単位遅延器の直列結合で
構成された遅延ラインと、 夫々、前記フラグ信号によって制御され、前記多数の単
位遅延器のうち該当する単位遅延器の出力端子から出力
される信号と前記第1クロックを入力して、該信号の位
相と前記第1クロックの位相とを比較して、両者が一致
する場合にのみ対応するイネーブル信号及びキャリ信号
をアクティブにして出力する多数の位相検出比較器で構
成された位相同期検出手段と、 リセット信号によって制御され、前記キャリ信号に応答
してフラグ信号を出力するフラグ信号発生器と、 夫々、前記位相同期検出手段から出力される多数の前記
イネーブル信号のうち該当するイネーブル信号によって
制御され、前記第2クロックが前記多数の単位遅延器を
通過して遅延して出力される信号のうち該当する信号を
選択して出力するための多数のスイッチング回路を具備
するスイッチング部と、 前記スイッチング部から選択的に伝達される信号を入力
して、これを所定の第4遅延時間だけ遅延させて内部ク
ロックとして出力するクロックドライバと、 を具備し、 前記第1クロックが前記主遅延部でバイパスされる場合
には前記イネーブル信号の状態がそのまま維持され、 前記第2遅延時間は、前記第1遅延時間と前記第4遅延時
間との和に等しいことを特徴とする位相同期遅延回路。 - 【請求項２】 前記主遅延部は、 前記第1クロックを入力して、これを前記第2遅延時間だ
け遅延させて前記第2クロックとして出力する主遅延器
と、 前記第1クロックをバイパスさせて前記第2クロックとし
て出力するバイパス経路と、 前記フラグ信号に応答して前記主遅延器と前記バイパス
経路の一方を選択するようスイッチングするスイッチン
グ手段と、 を含むことを特徴とする請求項1に記載の位相同期遅延
回路。 - 【請求項３】 前記スイッチング手段は、 前記遅延バッファと前記主遅延器との間に連結されてお
り、フラグ信号に基づいて、前記遅延バッファから出力
される信号を前記主遅延器に伝達するか否かをスイッチ
ングする第1スイッチング素子と、 前記主遅延器と前記遅延ラインとの間に連結されてお
り、フラグ信号に基づいて、前記主遅延器から出力され
る信号を前記遅延ラインに伝達するか否かをスイッチン
グする第2スイッチング素子と、 前記遅延バッファと前記バイパス経路との間に連結され
ており、フラグ信号に基づいて、前記遅延バッファから
出力される信号を前記バイパス経路に伝達するか否かを
スイッチングする第3スイッチング素子と、 前記バイパス経路と前記遅延ラインとの間に連結されて
おり、フラグ信号に基づいて、前記バイパス経路から出
力される信号を前記遅延ラインに伝達するか否かをスイ
ッチングする第4スイッチング素子と、 を含み、 前記第1スイッチング素子及び前記第2スイッチング素子
は、前記第3スイッチング素子及び前記第4スイッチング
素子がイネーブルされる時はディスエーブルされ、前記
第3スイッチング素子及び前記第4スイッチング素子がデ
ィスエーブルされる時はイネーブルされることを特徴と
する請求項2に記載の位相同期遅延回路。 - 【請求項４】 前記第1スイッチング素子は、前記フラ
グ信号がアクティブ状態にある場合にのみディスエーブ
ルされることを特徴とする請求項3に記載の位相同期遅
延回路。 - 【請求項５】 前記第1スイッチング素子は、伝送ゲー
トであることを特徴とする請求項4に記載の位相同期遅
延回路。 - 【請求項６】 前記第2スイッチング素子は、前記フラ
グ信号がアクティブ状態にある場合にのみディスエーブ
ルされることを特徴とする請求項3に記載の位相同期遅
延回路。 - 【請求項７】 前記第2スイッチング素子は、伝送ゲー
トであることを特徴とする請求項6に記載の位相同期遅
延回路。 - 【請求項８】 前記第3スイッチング素子は、前記フラ
グ信号がアクティブ状態にある場合にのみイネーブルさ
れることを特徴とする請求項3に記載の位相同期遅延回
路。 - 【請求項９】 前記第3スイッチング素子は、伝送ゲー
トであることを特徴とする請求項8に記載の位相同期遅
延回路。 - 【請求項１０】 前記第4スイッチング素子は、前記フ
ラグ信号がアクティブ状態にある場合にのみイネーブル
されることを特徴とする請求項3に記載の位相同期遅延
回路。 - 【請求項１１】 前記第4スイッチング素子は、伝送ゲ
ートであることを特徴とする請求項10に記載の位相同期
遅延回路。 - 【請求項１２】 前記フラグ信号は、前記リセット信号
がインアクティブで、前記キャリ信号のいずれかがアク
ティブの場合にのみ論理ハイレバルにアクティベートさ
れることを特徴とする請求項1に記載の位相同期遅延回
路。 - 【請求項１３】 前記位相同期遅延回路は、前記フラグ
信号発生器を制御するリセット信号を発生させるリセッ
ト信号発生器をさらに具備することを特徴とする請求項
1に記載の位相同期遅延回路。 - 【請求項１４】 前記多数の位相比較検出器は、 フラグ信号によって制御され、前記多数の単位遅延器か
ら出力される信号のうち該当する信号を入力して、その
位相を前記第1クロックの位相と比較して、両者が一致
する場合にのみアクティブになる位相同期信号を出力す
る位相比較器と、 前記位相比較器から出力される位相同期信号の状態に応
じてアクティブになるイネーブル信号及びキャリ信号を
出力するキャリ/イネーブル信号発生器と、 を夫々具備することを特徴とする請求項1に記載の位相
同期遅延回路。 - 【請求項１５】 前記位相比較器は、 前記フラグ信号がアクティブ状態の場合には、前記多数
の単位遅延器から出力される信号を入力せずに前記位相
同期信号の状態をそのまま維持することを特徴とする請
求項14に記載の位相同期遅延回路。 - 【請求項１６】 前記位相比較器は、 前記フラグ信号がインアクティブ状態かつ前記第1クロ
ックがアクティブ状態の場合にのみイネーブル状態にな
って、対応する前記単位遅延器から出力される信号を伝
送する第1スイッチング手段と、 前記第1スイッチング手段から出力される信号をラッチ
して出力する第1ラッチ部と、 前記第1ラッチ部から出力される信号を入力して、これ
を反転して出力するインバータと、 前記第1クロックがインアクティブ状態の場合にのみイ
ネーブル状態になって、前記インバータから出力される
信号を伝達する第2スイッチング手段と、 前記第2スイッチング手段から出力される信号をラッチ
して前記位相同期信号として出力する第2ラッチ部と、 を具備し、前記位相同期信号は、前記第1スイッチング
手段に入力される前記信号がアクティブ状態の場合にの
みアクティブになることを特徴とする請求項15に記載の
位相同期遅延回路。 - 【請求項１７】 前記第1スイッチング手段は、伝送ゲ
ートを含むことを特徴とする請求項16に記載の位相同期
遅延回路。 - 【請求項１８】 前記第2スイッチング手段は、伝送ゲ
ートを含むことを特徴とする請求項16に記載の位相同期
遅延回路。 - 【請求項１９】 前記位相同期信号は、前記第1クロッ
ク信号のアクティブレベルの反転レベルがアクティブレ
ベルであることを特徴とする請求項16に記載の位相同期
遅延回路。 - 【請求項２０】 前記位相同期検出手段は、ユーザが動
作を選択するための動作選択手段を含み、前記動作選択
手段により制御され、前記多数の単位遅延器から出力さ
れる信号のいずれかが第1クロックの位相と一致しない
場合にのみアクティブになる第1イネーブル信号を出力
する選択的位相比較検出器をさらに具備することを特徴
とする請求項1に記載の位相同期遅延回路。 - 【請求項２１】 前記位相同期遅延回路は、前記第1イ
ネーブル信号によって制御され、前記第2クロックをス
イッチングさせるスイッチング手段をさらに具備するこ
とを特徴とする請求項7に記載の位相同期遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-3573 | 1997-02-05 | ||
| KR1019970003573A KR100224690B1 (ko) | 1997-02-05 | 1997-02-05 | 위상동기 지연회로 |
Publications (2)
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|---|---|
| JPH10322179A true JPH10322179A (ja) | 1998-12-04 |
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ID=19496483
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|---|---|---|---|
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| KR (1) | KR100224690B1 (ja) |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278309B1 (en) | 1998-02-27 | 2001-08-21 | Nec Corporation | Method of controlling a clock signal and circuit for controlling a clock signal |
| JP2006157357A (ja) * | 2004-11-29 | 2006-06-15 | Renesas Technology Corp | 位相同期回路及び半導体集積回路装置 |
| JP4852770B2 (ja) * | 2002-06-12 | 2012-01-11 | ラウンド ロック リサーチ， エルエルシー | 遅延回路のための方法および装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3281306B2 (ja) * | 1996-12-18 | 2002-05-13 | 三星電子株式会社 | メモリ装置のディジタル遅延同期回路 |
| JP3441388B2 (ja) * | 1998-12-25 | 2003-09-02 | 株式会社東芝 | 同期回路とそれを用いた半導体記憶装置 |
| KR100316023B1 (ko) * | 1999-11-01 | 2001-12-12 | 박종섭 | 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프 |
| US6583653B1 (en) * | 2000-03-31 | 2003-06-24 | Intel Corporation | Method and apparatus for generating a clock signal |
| KR100378203B1 (ko) * | 2000-09-05 | 2003-03-29 | 삼성전자주식회사 | 고주파수 동작시 가변지연단의 부하를 감소시키며외부클락을 안정적으로 동기시키는 지연동기회로 |
| US6798259B2 (en) * | 2001-08-03 | 2004-09-28 | Micron Technology, Inc. | System and method to improve the efficiency of synchronous mirror delays and delay locked loops |
| KR100408419B1 (ko) * | 2001-12-19 | 2003-12-06 | 삼성전자주식회사 | 반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법 |
| KR20030088570A (ko) * | 2002-05-13 | 2003-11-20 | 삼성전자주식회사 | 셋업 타임과 홀드 타임의 변화를 감소시키는 위상 검출 회로 |
| US6842057B1 (en) * | 2003-08-11 | 2005-01-11 | Sun Microsystems, Inc. | Analog state recovery technique for DLL design |
| US7098714B2 (en) * | 2003-12-08 | 2006-08-29 | Micron Technology, Inc. | Centralizing the lock point of a synchronous circuit |
| KR100605588B1 (ko) * | 2004-03-05 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
| US7043858B2 (en) * | 2004-04-27 | 2006-05-16 | Cnh America Llc | Backhoe pivot joint |
| US7423919B2 (en) * | 2005-05-26 | 2008-09-09 | Micron Technology, Inc. | Method and system for improved efficiency of synchronous mirror delays and delay locked loops |
| JP2013205905A (ja) * | 2012-03-27 | 2013-10-07 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8924203D0 (en) * | 1989-10-27 | 1989-12-13 | Ncr Co | Delay measuring circuit |
| KR0179779B1 (ko) * | 1995-12-18 | 1999-04-01 | 문정환 | 클럭신호 모델링 회로 |
-
1997
- 1997-02-05 KR KR1019970003573A patent/KR100224690B1/ko not_active IP Right Cessation
- 1997-08-26 TW TW086112236A patent/TW331633B/zh not_active IP Right Cessation
- 1997-12-24 US US08/998,326 patent/US6018259A/en not_active Expired - Lifetime
-
1998
- 1998-01-26 JP JP01301798A patent/JP3728551B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278309B1 (en) | 1998-02-27 | 2001-08-21 | Nec Corporation | Method of controlling a clock signal and circuit for controlling a clock signal |
| JP4852770B2 (ja) * | 2002-06-12 | 2012-01-11 | ラウンド ロック リサーチ， エルエルシー | 遅延回路のための方法および装置 |
| JP2006157357A (ja) * | 2004-11-29 | 2006-06-15 | Renesas Technology Corp | 位相同期回路及び半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| KR100224690B1 (ko) | 1999-10-15 |
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