JPH10321738A - Nonvolatile semiconductor memory device and its manufacturing method - Google Patents
Nonvolatile semiconductor memory device and its manufacturing methodInfo
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- JPH10321738A JPH10321738A JP9148563A JP14856397A JPH10321738A JP H10321738 A JPH10321738 A JP H10321738A JP 9148563 A JP9148563 A JP 9148563A JP 14856397 A JP14856397 A JP 14856397A JP H10321738 A JPH10321738 A JP H10321738A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にフローティングゲートを有し、かつ電気的に書
き込み及び消去可能で、スプリットゲート型と称される
不揮発性半導体記憶装置（ＥＥＰＲＯＭ、フラッシュＥ
ＥＰＲＯＭ）に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a nonvolatile semiconductor memory device (EEPROM, flash EEPROM, etc.) having a floating gate, electrically writable and erasable, and called a split gate type.
EPROM).
【０００２】[0002]
【従来の技術】スプリットゲート型の不揮発性半導体記
憶装置の１つの構造として、半導体基板のチャネル上に
トンネル絶縁膜を介してフローティングゲートが形成さ
れ、基板にはフローティングゲートと隣接した位置にド
レイン、フローティングゲートから離れた位置に複数の
メモリセルに共通の帯状に延びたソースラインが形成さ
れ、フローティングゲートとは絶縁され、フローティン
グゲートとソースラインとの間の基板上にゲート絶縁膜
を介してソースラインに平行に又は直交して延びて形成
されたセレクトゲートを兼ねるコントロールゲートが形
成されているものが知られている。2. Description of the Related Art As one structure of a split-gate nonvolatile semiconductor memory device, a floating gate is formed on a channel of a semiconductor substrate via a tunnel insulating film, and a drain and a drain are formed on the substrate at positions adjacent to the floating gate. A source line extending in a band shape common to a plurality of memory cells is formed at a position apart from the floating gate, is insulated from the floating gate, and is provided on a substrate between the floating gate and the source line via a gate insulating film via a gate insulating film. It is known that a control gate is formed extending in parallel or perpendicular to a line and also serving as a select gate.
【０００３】また、スプリットゲート型の不揮発性半導
体記憶装置の他の構造として、半導体基板のチャネル上
に、トンネル絶縁膜を介してメモリセルごとに形成され
たフローティングゲート、及びフローティングゲート上
にフローティングゲートとは絶縁されて複数のメモリセ
ルに共通に帯状に延びて形成されたコントロールゲート
を含むスタックゲート部が形成され、基板にはスタック
ゲート部と隣接した位置でスタックゲートと平行に延び
て複数のメモリセルに共通に形成された帯状のドレイン
ラインと、スタックゲートから離れた位置でドレインラ
インと平行に延びて複数のメモリセルに共通に形成され
た帯状のソースラインが形成され、スタックゲート部と
は絶縁され、スタックゲートとソースラインとの間の基
板上にゲート絶縁膜を介し、コントロールゲートに直交
する方向に帯状に延びるセレクトゲートが形成されてい
るものも知られている。Further, as another structure of the split gate type nonvolatile semiconductor memory device, a floating gate formed for each memory cell via a tunnel insulating film on a channel of a semiconductor substrate, and a floating gate formed on the floating gate A stack gate portion including a control gate formed to extend in a band shape in common with a plurality of memory cells and insulated from each other is formed, and a plurality of substrates extend in parallel with the stack gate at positions adjacent to the stack gate portion. A band-shaped drain line commonly formed in the memory cells and a band-shaped source line extending in parallel with the drain line at a position distant from the stack gate and formed in common with a plurality of memory cells are formed. Is insulated and gate insulated on the substrate between the stack gate and the source line The via is also known that a select gate extending in strip shape in the direction orthogonal to the control gate is formed.
【０００４】後者の不揮発性半導体記憶装置について考
えると、従来は、まず、メモリ部となるスタックゲート
を形成し、スタックゲートとセレクトゲートとの間の絶
縁膜の耐圧を上げるためにスタックゲート部の上部及び
周辺部のみを被膜する窒化膜サイドウォールを形成し、
別工程でセレクトゲート絶縁膜を形成している。その製
造工程で窒化膜側壁を形成する際、窒化膜側壁はエッチ
バックにより形成される（特開平５−９０５９８号公報
参照）。Considering the latter nonvolatile semiconductor memory device, conventionally, a stack gate serving as a memory section is first formed, and the stack gate section is formed to increase the withstand voltage of an insulating film between the stack gate and the select gate. Forming a nitride sidewall covering only the upper and peripheral portions,
A select gate insulating film is formed in a separate step. When forming the nitride film side wall in the manufacturing process, the nitride film side wall is formed by etch back (see Japanese Patent Application Laid-Open No. 5-90598).
【０００５】[0005]
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置の製造工程で窒化膜側壁を形成する際、窒化膜
側壁はエッチバックにより形成されるが、そのときセレ
クトゲート絶縁膜形成予定領域へのエッチングダメージ
を免れることはできない。セレクトゲート絶縁膜形成予
定領域へのエッチングによるダメージは、セレクトゲー
ト絶縁膜の信頼性を低下させることになる。本発明は、
窒化膜側壁形成時のセレクトゲート絶縁膜形成予定領域
へのエッチングダメージを軽減させることを目的とす
る。When a nitride film side wall is formed in a conventional manufacturing process of a nonvolatile semiconductor memory device, the nitride film side wall is formed by etch-back. Etching damage cannot be avoided. Damage due to etching on the region where the select gate insulating film is to be formed reduces the reliability of the select gate insulating film. The present invention
An object of the present invention is to reduce etching damage to a region where a select gate insulating film is to be formed when forming a nitride film side wall.
【０００６】[0006]
【課題を解決するための手段】本発明は、スプリットゲ
ート型の不揮発性半導体記憶装置において、フローティ
ングゲートの側壁部でセレクトゲートを兼ねるコントロ
ールゲートとの間を絶縁している絶縁膜、又はスタック
ゲートの側壁部でセレクトゲートとの間を絶縁している
絶縁膜に、シリコン膜を含んでいることを特徴とするも
のである。According to the present invention, there is provided a split gate type non-volatile semiconductor memory device, comprising an insulating film or a stack gate for insulating a floating gate from a control gate also serving as a select gate at a side wall portion. The insulating film that insulates between the gate and the select gate at the side wall portion of the semiconductor device includes a silicon film.
【０００７】セレクトゲートを兼ねるコントロールゲー
トを備えたスプリットゲート型の不揮発性半導体記憶装
置を製造する本発明の製造方法は、次の工程（Ａ）から
（Ｇ）を含んでメモリ部を形成する。（Ａ）半導体基板
上にトンネル絶縁膜を介してメモリセルごとに分離され
たフローティングゲートを形成する工程、（Ｂ）フロー
ティングゲートを覆うようにシリコン膜を形成する工
程、（Ｃ）フローティングゲートから離れた位置に設け
られ、複数のメモリセルに共通に設けられるソースライ
ン形成予定領域とフローティングゲートに隣接した位置
に設けられたドレイン形成予定領域とに開口を持つレジ
ストパターンを形成した後、ソースライン形成予定領域
とドレイン形成予定領域の基板にソース・ドレイン用の
不純物を注入する工程、（Ｄ）前記レジストパターンを
除去した後、前記シリコン膜上から少なくともシリコン
窒化膜を含む絶縁膜を形成した後、その絶縁膜にエッチ
バックを施してフローティングゲートの側面部に絶縁物
の側壁膜を形成する工程、（Ｅ）酸化性雰囲気で酸化す
ることにより、露出しているシリコン膜を酸化膜に変え
る工程、（Ｆ）フローティングゲートとソースラインと
の間にある酸化膜を除去するウエットエッチング工程、
（Ｇ）フローティングゲートとソースラインとの間の基
板上にゲート酸化膜を形成し、フローティングゲートと
絶縁されて、フローティングゲート上及びフローティン
グゲートとソースラインとの間の基板上を覆うセレクト
ゲートを兼ねるコントロールゲートを形成する工程。According to the manufacturing method of the present invention for manufacturing a split gate type nonvolatile semiconductor memory device having a control gate also serving as a select gate, a memory section is formed including the following steps (A) to (G). (A) a step of forming a floating gate separated for each memory cell on a semiconductor substrate via a tunnel insulating film; (B) a step of forming a silicon film so as to cover the floating gate; (C) a step of separating from the floating gate After forming a resist pattern having an opening in a source line formation region provided in common with a plurality of memory cells and a drain formation region provided in a position adjacent to the floating gate, the source line formation is performed. Implanting source / drain impurities into the substrate of the planned region and the region where the drain is to be formed; (D) after removing the resist pattern, forming an insulating film including at least a silicon nitride film from above the silicon film; Etch back the insulating film and apply insulating material to the side of the floating gate. A step of forming a wall film, (E) a step of converting an exposed silicon film into an oxide film by oxidizing in an oxidizing atmosphere, and (F) removing an oxide film between a floating gate and a source line. Wet etching process,
(G) A gate oxide film is formed on the substrate between the floating gate and the source line, and is insulated from the floating gate, and also serves as a select gate that covers the floating gate and the substrate between the floating gate and the source line. Forming a control gate;
【０００８】また、スタックゲートと直交する方向に延
びるセレクトゲートを備えたスプリットゲート型の不揮
発性半導体記憶装置を製造する本発明の製造方法は、次
の工程（Ａ）から（Ｇ）を含んでメモリ部を形成する。
（Ａ）半導体基板上にトンネル絶縁膜を介してメモリセ
ルごとに分離されたフローティングゲートその上に絶縁
膜を介して形成され複数のメモリセルに共通の帯状のコ
ントロールゲートを含むスタックゲートを形成する工
程、（Ｂ）スタックゲートを覆うようにシリコン膜を形
成する工程、（Ｃ）スタックゲートから離れた位置に配
置され、複数のメモリセルに共通に設けられるソースラ
イン形成予定領域とスタックゲートに隣接した位置に配
置され複数のメモリセルに共通に設けられるドレイン形
成予定領域とに開口を持つレジストパターンを形成した
後、ソースライン形成予定領域とドレイン形成予定領域
の基板にソース・ドレイン用の不純物を注入する工程、
（Ｄ）前記レジストパターンを除去した後、前記シリコ
ン膜上から少なくともシリコン窒化膜を含む絶縁膜を形
成した後、その絶縁膜にエッチバックを施してスタック
ゲートの側面部に絶縁物の側壁膜を形成する工程、
（Ｅ）酸化性雰囲気で酸化することにより、露出してい
るシリコン膜を酸化膜に変える工程、（Ｆ）スタックゲ
ートとソースラインとの間にある酸化膜を除去するウエ
ットエッチング工程、（Ｇ）スタックゲートとソースラ
インとの間の基板上にゲート酸化膜を形成し、そのゲー
ト酸化膜上を通ってスタックゲートと直交する方向に延
びスタックゲートと絶縁されたセレクトゲートを形成す
る工程。Further, a manufacturing method of the present invention for manufacturing a split gate type nonvolatile semiconductor memory device having a select gate extending in a direction perpendicular to the stack gate includes the following steps (A) to (G). A memory unit is formed.
(A) A floating gate formed on a semiconductor substrate and separated by a memory cell via a tunnel insulating film, and a stack gate formed on the semiconductor substrate via an insulating film and including a band-shaped control gate common to a plurality of memory cells is formed. (B) a step of forming a silicon film so as to cover the stack gate; and (C) a source line formation region which is arranged at a position distant from the stack gate and is provided in common for a plurality of memory cells and is adjacent to the stack gate. After forming a resist pattern having an opening in a drain formation region provided in common with a plurality of memory cells arranged at a predetermined position, impurities for source / drain are added to the substrate in the source line formation region and the drain formation region. The process of injecting,
(D) After removing the resist pattern, an insulating film including at least a silicon nitride film is formed from above the silicon film, and then the insulating film is etched back to form an insulating sidewall film on the side surface of the stack gate. Forming,
(E) a step of converting the exposed silicon film into an oxide film by oxidizing in an oxidizing atmosphere; (F) a wet etching step of removing the oxide film between the stack gate and the source line; (G) Forming a gate oxide film on the substrate between the stack gate and the source line, and forming a select gate extending in a direction perpendicular to the stack gate through the gate oxide film and insulated from the stack gate;
【０００９】本発明では、フローティングゲート又はス
タックゲートの側面部に窒化膜を含む側壁を形成する際
に実施するエッチバックにおいて、セレクトゲート絶縁
膜形成予定領域上に窒化膜のエッチング条件に対して選
択性をもつシリコン膜が残るので、セレクトゲート絶縁
膜形成予定領域へのエッチングダメージを軽減すること
ができる。これにより、その後にその領域に形成される
セレクトゲート絶縁膜の信頼性を向上させることができ
る。According to the present invention, in the etch-back performed when forming a sidewall including a nitride film on the side surface of a floating gate or a stack gate, a nitride film is selectively formed on a region where a select gate insulating film is to be formed. Since the silicon film having the property is left, etching damage to the region where the select gate insulating film is to be formed can be reduced. As a result, the reliability of the select gate insulating film subsequently formed in the region can be improved.
【００１０】[0010]
【発明の実施の形態】フローティングゲート又はスタッ
クゲートの側面に形成されるシリコン膜を含んだ側壁膜
の構成で、そのシリコン膜としてはポリシリコン膜又は
アモルファスシリコン膜を用いることができる。そのシ
リコン膜とフローティングゲート又はスタックゲートと
の間に絶縁膜が形成されていることが好ましい。それに
より、フローティングゲートの電荷保持持性が向上し、
メモリセルの信頼性が向上する。そのような絶縁膜を形
成するには、製造方法の工程（Ａ）と（Ｂ）の間で、酸
素を含む雰囲気でフローティングゲート又はスタックゲ
ートの電極材料の側面を酸化する工程をさらに含むこと
により実現することができる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A side wall film including a silicon film formed on the side surface of a floating gate or a stack gate is used. As the silicon film, a polysilicon film or an amorphous silicon film can be used. It is preferable that an insulating film is formed between the silicon film and the floating gate or the stack gate. This improves the charge retention of the floating gate,
The reliability of the memory cell is improved. To form such an insulating film, between the steps (A) and (B) of the manufacturing method, a step of oxidizing the side surface of the electrode material of the floating gate or the stack gate in an atmosphere containing oxygen is further included. Can be realized.
【００１１】[0011]
【実施例】本発明の第１の実施例を製造方法とともに図
１〜３により工程（Ａ）〜（Ｈ）として示す。ここで
は、メモリ部とともに周辺回路のＭＯＳトランジスタも
形成する場合について説明する。 （Ａ）公知技術によって、半導体基板１００にウエル１
０１を形成し、素子分離用のフィールド酸化膜１０２を
形成した後、フィールド酸化膜１０２で分離された活性
領域の基板上にトンネル絶縁膜１０３としてシリコン酸
化膜を８〜１０ｎｍの厚さに形成する。トンネル絶縁膜
１０３上にメモリセル部となるスタックゲート１０８を
形成する。スタックゲート１０８は、厚さが１００〜１
５０ｎｍのポリシリコン膜にてなりメモリセルごとに分
離されたフローティングゲート１０４、その上の３層の
積層膜（５〜１５ｎｍの厚さのトップ酸化膜１０５ａ、
その下の５〜１５ｎｍの厚さの窒化酸化膜１０５ｂ、さ
らにその下の５〜１５ｎｍの厚さのボトム酸化膜１０５
ｃ）からなる絶縁膜１０５、さらにその上の厚さが１０
０〜１５０ｎｍのポリシリコン膜にてなるコントロール
ゲート１０６、さらにその上の厚さが２００〜３５０ｎ
ｍのシリコン酸化膜１０７から構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention is shown as steps (A) to (H) in FIGS. Here, a case where a MOS transistor of a peripheral circuit is formed together with the memory unit will be described. (A) A well 1 is formed on a semiconductor substrate 100 by a known technique.
After a field oxide film 102 for element isolation is formed, a silicon oxide film having a thickness of 8 to 10 nm is formed as a tunnel insulating film 103 on the substrate in the active region separated by the field oxide film 102. . A stack gate 108 to be a memory cell portion is formed on the tunnel insulating film 103. The stack gate 108 has a thickness of 100 to 1
A floating gate 104 made of a 50 nm polysilicon film and separated for each memory cell, and a three-layered film thereon (a top oxide film 105 a having a thickness of 5 to 15 nm,
The nitrided oxide film 105b having a thickness of 5 to 15 nm thereunder, and the bottom oxide film 105 having a thickness of 5 to 15 nm further thereunder
c), the insulating film 105 having a thickness of 10
A control gate 106 made of a polysilicon film having a thickness of 0 to 150 nm, and a further thickness of 200 to 350 n
m silicon oxide film 107.
【００１２】（Ｂ）スタックゲート１０８及び基板表面
を覆うようにポリシリコン膜１０９を１０〜２０ｎｍの
厚さに形成し、その上にフォトリソグラフィーによりス
タックゲート１０８から離れた位置に配置されるソース
ライン形成予定領域１１０とスタックゲート１０８に隣
接して配置されるドレインライン形成予定領域１１１に
開口を持つマスク１１２をレジストで形成した後、ソー
スライン形成予定領域１１０とドレインライン形成予定
領域１１１に砒素１１３をエネルギー７０ｋｅＶ、ドー
ズ量５×１０15／ｃｍ2の条件で注入する。このとき、
ポリシリコン膜１０９の代わりにアモルファスシリコン
膜を用いても同じ効果が得られる。ポリシリコン膜１０
９又はそれに代えて用いられるアモルファスシリコン膜
としては、不純物が導入されていないものを使用する。
不純物が導入されていないシリコン膜は、抵抗値が高
く、導電材料としては作用しない。ここで、ドレインラ
イン形成予定領域１１１はスタックゲート１０８により
自己整合的に形成されるように、またソースライン形成
予定領域１１０はスタックゲート１０８から離れた位置
にくるようにマスク１１２が形成される。(B) A polysilicon film 109 is formed to a thickness of 10 to 20 nm so as to cover the stack gate 108 and the substrate surface, and a source line disposed on the polysilicon film 109 at a position separated from the stack gate 108 by photolithography. After a mask 112 having an opening in a drain line formation region 111 disposed adjacent to the formation region 110 and the stack gate 108 is formed with a resist, arsenic 113 is formed in the source line formation region 110 and the drain line formation region 111. Is implanted under the conditions of an energy of 70 keV and a dose of 5 × 10 15 / cm 2 . At this time,
The same effect can be obtained by using an amorphous silicon film instead of the polysilicon film 109. Polysilicon film 10
As the amorphous silicon film 9 or an alternately used amorphous silicon film, a film into which no impurity is introduced is used.
A silicon film into which impurities are not introduced has a high resistance value and does not act as a conductive material. Here, a mask 112 is formed so that the drain line formation region 111 is formed in a self-aligned manner by the stack gate 108, and the source line formation region 110 is located away from the stack gate 108.
【００１３】（Ｃ）マスク１１２を除去した後、工程
（Ｂ）で注入された砒素を活性化するために、窒素を含
む雰囲気で、８５０℃、６０分の熱処理を施す。その
後、ポリシリコン膜１０９上にシリコン窒化膜１１４を
２０〜５０ｎｍの厚さに形成し、更にその上にシリコン
酸化膜１１５を２０〜５０ｎｍの厚さに形成する。(C) After removing the mask 112, a heat treatment is performed at 850 ° C. for 60 minutes in an atmosphere containing nitrogen in order to activate the arsenic implanted in the step (B). Thereafter, a silicon nitride film 114 is formed to a thickness of 20 to 50 nm on the polysilicon film 109, and a silicon oxide film 115 is formed thereon to a thickness of 20 to 50 nm.
【００１４】（Ｄ）シリコン酸化膜１１５とシリコン窒
化膜１１４をエッチバックして、スタックゲートの側面
部にシリコン窒化膜１１４とシリコン酸化膜１１５によ
る積層側壁膜１１７を形成する。このとき、シリコン窒
化膜１１４の下側にはポリシリコン膜１０９が存在する
ので、シリコン窒化膜１１４のエッチバックの際、ポリ
シリコン膜１０９によりセレクトゲート絶縁膜形成予定
領域１１６ａへのダメージが抑えられる。(D) The silicon oxide film 115 and the silicon nitride film 114 are etched back to form a stacked sidewall film 117 of the silicon nitride film 114 and the silicon oxide film 115 on the side surface of the stack gate. At this time, since the polysilicon film 109 exists below the silicon nitride film 114, damage to the select gate insulating film formation expected region 116a is suppressed by the polysilicon film 109 when the silicon nitride film 114 is etched back. .
【００１５】（Ｅ）メモリ部形成予定領域のみを覆うマ
スク１１８をフォトリソグラフィーによりレジストで形
成した後、周辺回路が形成される領域のポリシリコン膜
１０９をフッ硝酸水溶液（ＨＮＯ3＋ＨＦ＋Ｈ2Ｏ）中で
ウエットエッチングによって除去し、続いてトンネル絶
縁膜１０３を１％ＨＦを含む溶液中でウエットエッチン
グにより除去する。(E) After forming a mask 118 by photolithography using a resist to cover only the area where the memory section is to be formed, the polysilicon film 109 in the area where the peripheral circuit is to be formed is placed in a hydrofluoric / nitric acid solution (HNO 3 + HF + H 2 O) Then, the tunnel insulating film 103 is removed by wet etching in a solution containing 1% HF.
【００１６】（Ｆ）マスク１１８のレジストを除去した
後、メモリ部形成予定領域内でポリシリコン膜１０９が
露出している部分、及び周辺回路形成予定領域の半導体
基板が露出している部分を酸素を含む雰囲気で酸化し、
第１のゲート酸化膜１１９を１５〜２０ｎｍの厚さに形
成する。このとき、露出していたポリシリコン膜１０９
も同時に酸化され、酸化膜１０９ｂ（図２（Ｆ）中で斜
線で示している部分）となる。この場合、露出していた
ポリシリコン膜１０９が厚さ方向のすべてにわたって酸
化膜となっていることが望ましい(F) After the resist of the mask 118 is removed, the portion where the polysilicon film 109 is exposed in the region where the memory section is to be formed and the portion where the semiconductor substrate is exposed in the region where the peripheral circuit is to be formed are exposed to oxygen. Oxidation in an atmosphere containing
A first gate oxide film 119 is formed to a thickness of 15 to 20 nm. At this time, the exposed polysilicon film 109
Is also oxidized at the same time to become an oxide film 109b (a portion shown by oblique lines in FIG. 2F). In this case, it is desirable that the exposed polysilicon film 109 be an oxide film over the entire thickness direction.
【００１７】（Ｇ）メモリ部形成予定領域のセレクトゲ
ート絶縁膜形成予定領域１１６ａ、及び周辺回路形成予
定領域の第２の絶縁膜形成予定領域１２０ａに開口を持
つマスク１２１をフォトリソグラフィーによりレジスト
で形成した後、１％ＨＦを含む溶液中でウエットエッチ
ングし、シリコン酸化膜１０９ｂ，１１９を除去する。
このときのウエットエッチングの条件ではポリシリコン
膜はエッチングされないので、シリコン窒化膜１１４の
下のポリシリコン膜１０９は残り、工程（Ｆ）において
ポリシリコン酸化膜が酸化されて形成されたシリコン酸
化膜１０９ｂ（図２（Ｆ）中の斜線部）で露出していた
部分が除去される。このことから、ウエハ上の各メモリ
セルにおいて、ウエハ面内のウエットエッチングレート
がばらついてもシリコン窒化膜１１４の下のアンダーカ
ットは生じにくい。さらに、ポリシリコン膜１０９の膜
厚を、積層側壁膜１１７の形成時に実施されるエッチバ
ックによってセレクトゲート絶縁膜形成予定領域１１６
ａへ与えられるエッチングダメージが許容される範囲で
最小の膜厚とすることにより、一層アンダーカットが生
じにくいようにすることができる。(G) A mask 121 having an opening in a select gate insulating film formation region 116a in a memory portion formation region and a second insulation film formation region 120a in a peripheral circuit formation region is formed of a resist by photolithography. After that, wet etching is performed in a solution containing 1% HF to remove the silicon oxide films 109b and 119.
Since the polysilicon film is not etched under the wet etching conditions at this time, the polysilicon film 109 under the silicon nitride film 114 remains, and the silicon oxide film 109b formed by oxidizing the polysilicon oxide film in step (F) The portion exposed at (the hatched portion in FIG. 2F) is removed. For this reason, in each memory cell on the wafer, undercutting under the silicon nitride film 114 hardly occurs even if the wet etching rate in the wafer surface varies. Further, the thickness of the polysilicon film 109 is adjusted by an etch-back performed at the time of forming the stacked side wall film 117 to select gate insulating film formation region 116.
By setting the film thickness to a minimum value within a range in which etching damage to a is allowed, undercutting can be further suppressed.
【００１８】（Ｈ）マスク１２１を除去した後、酸化を
施すことにより、メモリ部のセレクトゲート絶縁膜形成
予定領域１１６ａにセレクトゲート絶縁膜１１６と、周
辺回路部に第２のシリコン酸化膜１２０をそれぞれ８〜
１２ｎｍの厚さに形成する。このときポリシリコン膜１
０９の端部露出部も酸化される。その後、公知技術によ
って、ポリシリコン膜を１５０〜２５０ｎｍの厚さに形
成し、リソグラフィーとエッチングによってパターン化
してセレクトゲート１２２及び周辺回路のゲート電極１
２３を形成する。セレクトゲート１２２はソースライン
１１０、ドレイン１１１、スタックゲート１０８の延び
る方向と直交する方向（図では横方向）に延びた帯状に
形成される。(H) After the mask 121 is removed, oxidation is performed so that the select gate insulating film 116 is formed in the select gate insulating film forming region 116a of the memory portion and the second silicon oxide film 120 is formed in the peripheral circuit portion. 8 ~
It is formed to a thickness of 12 nm. At this time, the polysilicon film 1
09 is also oxidized. Thereafter, a polysilicon film is formed to a thickness of 150 to 250 nm by a known technique, and is patterned by lithography and etching to form the select gate 122 and the gate electrode 1 of the peripheral circuit.
23 are formed. The select gate 122 is formed in a band shape extending in a direction (horizontal direction in the drawing) orthogonal to the direction in which the source line 110, the drain 111, and the stack gate 108 extend.
【００１９】図３（Ｈ）に示されるメモリセルで、シリ
コン窒化膜１１４とスタックゲート１０８との間にはポ
リシリコン膜１０９が介在しているので、（Ｇ）でのウ
エットエッチングの際にシリコン窒化膜１１４の下のａ
部にアンダーカットが生じにくいという利点がある。も
しそのａ部にアンダーカットが生じると、そのアンダー
カット部にセレクトゲート１２２のポリシリコン膜が入
り込み、コントロールゲート１０６とセレクトゲート１
２２との間の絶縁耐圧不良を起こす慮れが生じる。しか
し、本発明ではそのような問題は発生しない。In the memory cell shown in FIG. 3H, since the polysilicon film 109 is interposed between the silicon nitride film 114 and the stack gate 108, the silicon is not etched during the wet etching in FIG. A below the nitride film 114
There is an advantage that an undercut hardly occurs in the portion. If an undercut occurs in the portion a, the polysilicon film of the select gate 122 enters the undercut portion, and the control gate 106 and the select gate 1
There is a possibility of causing a withstand voltage failure between the first and second electrodes. However, such a problem does not occur in the present invention.
【００２０】また、このメモリセルで書込みを行う際に
はソース１１０をグラウンド電位、ドレイン１１１、コ
ントロールゲート１０６及びセレクトゲート１２２を正
電位とするが、そのときホットキャリアはソース側から
フローティングゲート１０４に注入される。もし、ａ部
にアンダーカットが生じて側壁の膜幅がばらつくことが
あれば、ホットキャリアの注入効率がばらついてメモリ
セルの書込み特性のばらつきが生じるが、本発明によれ
ばそのような問題も発生しない。When writing is performed in this memory cell, the source 110 is set to the ground potential, and the drain 111, the control gate 106, and the select gate 122 are set to the positive potential. At this time, hot carriers are transferred from the source to the floating gate 104. Injected. If undercut occurs in the portion a and the film width of the side wall varies, the injection efficiency of hot carriers varies and the writing characteristics of the memory cell vary. According to the present invention, such a problem is also solved. Does not occur.
【００２１】図３（Ｈ）はまた、本発明の不揮発性半導
体記憶装置自体の一実施例の構成を示している。以下に
その構成を改めて説明する。半導体基板上１００に形成
されたウエル１０１で、フィールド酸化膜１０２により
分離された活性領域に互いに平行に延びるソースライン
１１０とドレインライン１１１が形成されている。活性
領域のウエル１０１上にはトンネル酸化膜１０３を介し
てソースライン１１０に平行に延びるスタックゲート１
０８が形成されている。スタックゲート１０８はドレイ
ンライン１１１と隣接し、ソースライン１１０とは離れ
て配置されている。スタックゲート１０８は図１（Ａ）
に詳細に示された構造をしている。スタックゲート１０
８と絶縁され、スタックゲート１０８とソースライン１
１０の間の基板上にはセレクトゲート絶縁膜１１６を介
してスタックゲート１０８と直交する方向に延びるセレ
クトゲート１２２が形成されている。FIG. 3H shows a configuration of one embodiment of the nonvolatile semiconductor memory device itself according to the present invention. The configuration will be described below again. In a well 101 formed on a semiconductor substrate 100, a source line 110 and a drain line 111 extending parallel to each other are formed in active regions separated by a field oxide film 102. Stack gate 1 extending in parallel with source line 110 via tunnel oxide film 103 on well 101 of the active region
08 is formed. The stack gate 108 is adjacent to the drain line 111 and is separated from the source line 110. The stack gate 108 is shown in FIG.
The structure is shown in detail in FIG. Stack gate 10
8 and stack gate 108 and source line 1
A select gate 122 extending in a direction orthogonal to the stack gate 108 is formed on the substrate between the layers 10 via a select gate insulating film 116.
【００２２】スタックゲート１０８とセレクトゲート１
２２の間でスタックゲート１０８の側面部には側壁積層
膜として、ポリシリコン膜１０９を含んだものが形成さ
れている。斜線で示された部分はポリシリコン膜１０９
が酸化されて形成された酸化膜１０９ｂである。周辺回
路部には第１のゲート酸化膜１１９、第２のゲート酸化
膜１２０を介してゲート電極１２３が形成され、周辺回
路用のＭＯＳトランジスタが形成されている。Stack gate 108 and select gate 1
Between 22, the side including the polysilicon film 109 is formed on the side surface of the stack gate 108 as a side wall laminated film. The hatched portion indicates the polysilicon film 109.
Is an oxide film 109b formed by oxidation. In the peripheral circuit portion, a gate electrode 123 is formed via a first gate oxide film 119 and a second gate oxide film 120, and a MOS transistor for the peripheral circuit is formed.
【００２３】図４は本発明の不揮発性半導体記憶装置自
体の他の実施例を示したものであり、コントロールゲー
トがセレクトゲートを兼ねた例である。半導体基板上２
００に形成されたウエル２０１で、フィールド酸化膜２
０２により素子分離された活性領域にはソースライン２
１０とドレインライン２１１が互いに平行に形成されて
いる。活性領域のトンネル酸化膜２０３上にはメモリセ
ルごとに分離されたフローティングゲート２０４が形成
されている。フローティングゲート２０４はドレインラ
イン２１１と隣接し、ソースライン２１０とは離れて配
置されている。フローティングゲート２０４上には絶縁
膜（ＯＮＯ積層膜）２０７を介しフローティングゲート
２０４の側面部とは側壁積層膜を介し、フローティング
ゲート２０４とソースライン２１０の間の基板上にはセ
レクトゲート絶縁膜２１６を介してソースライン２１０
と直交する方向に延びるセレクトゲートを兼ねるコント
ロールゲート２２２が形成されている。FIG. 4 shows another embodiment of the nonvolatile semiconductor memory device of the present invention, in which a control gate also serves as a select gate. On semiconductor substrate 2
The field oxide film 2 is
In the active region isolated by the element 02, the source line 2
10 and the drain line 211 are formed in parallel with each other. On the tunnel oxide film 203 in the active region, a floating gate 204 separated for each memory cell is formed. The floating gate 204 is adjacent to the drain line 211 and is separated from the source line 210. An insulating film (ONO laminated film) 207 is provided on the floating gate 204, a side wall of the floating gate 204 is disposed on the side wall laminated film, and a select gate insulating film 216 is provided on the substrate between the floating gate 204 and the source line 210. Via source line 210
A control gate 222 also serving as a select gate extending in a direction perpendicular to the direction is formed.
【００２４】フローティングゲート２０４の側面部の側
壁積層膜は、ポリシリコン膜２０９とその上に形成され
たシリコン窒化膜２１４を含んでいる。斜線で示された
部分２０９ｂはポリシリコン膜２０９が酸化されて形成
された酸化膜である。図３（Ｈ）に示された実施例と同
様に、周辺回路部にはゲート酸化膜２１９，２２０を介
してゲート電極２２３が形成され、周辺回路用のＭＯＳ
トランジスタが形成されている。The side wall laminated film on the side surface of the floating gate 204 includes a polysilicon film 209 and a silicon nitride film 214 formed thereon. A portion 209b indicated by oblique lines is an oxide film formed by oxidizing the polysilicon film 209. As in the embodiment shown in FIG. 3H, a gate electrode 223 is formed in the peripheral circuit portion via gate oxide films 219 and 220, and a MOS for the peripheral circuit is formed.
A transistor is formed.
【００２５】図４の実施例は、図１（Ａ）における工程
で、コントロールゲート１０６となるポリシリコン膜と
シリコン酸化膜１０７を形成する工程を除いて、図１
（Ａ）と同様の工程を実施し、その後は図１（Ｂ）から
図３（Ｈ）までと同様の工程を実施することにより製造
することができる。図４の構造のメモリセルにおいて
も、図３（Ｈ）のメモリセルで説明したのと同じく、絶
縁耐圧に関する効果、及びホットキャリア注入効率のば
らつきに関する効率を達成している。The embodiment shown in FIG. 4 is the same as the embodiment shown in FIG. 1A except for the step of forming a polysilicon film to be the control gate 106 and a silicon oxide film 107.
It can be manufactured by performing the same steps as (A) and thereafter performing the same steps as in FIGS. 1B to 3H. The memory cell having the structure of FIG. 4 achieves the effect on the withstand voltage and the efficiency on the variation of the hot carrier injection efficiency, as described in the memory cell of FIG.
【００２６】図５（Ａ）と（Ｂ）に本発明の第３の実施
例の工程断面図を示す。 （Ａ）公知技術によって、半導体基板上３００にウエル
３０１と素子分離用のフィールド酸化膜３０２を形成し
た後、活性領域にトンネル絶縁膜３０３を８〜１０ｎｍ
の厚さに形成する。その上にメモリセル部となるスタッ
クゲート３０８を形成する。スタックゲート３０８は、
厚さが１００〜１５０ｎｍのポリシリコン膜にてなるフ
ローティングゲート３０４、その上の３層の積層膜（５
〜１５ｎｍの厚さのトップ酸化膜３０５ａ、その下の５
〜１５ｎｍの厚さの窒化酸化膜３０５ｂ、さらにその下
の５〜１５ｎｍの厚さのボトム酸化膜３０５ｃ）からな
る絶縁膜３０５、さらにその上の厚さが１００〜１５０
ｎｍのポリシリコン膜にてなるコントロールゲート３０
６、さらにその上の厚さが２００〜３５０ｎｍのシリコ
ン酸化膜３０７から構成されている。FIGS. 5A and 5B are sectional views showing the steps of the third embodiment of the present invention. (A) After forming a well 301 and a field oxide film 302 for element isolation on a semiconductor substrate 300 by a known technique, a tunnel insulating film 303 is formed in an active region by 8 to 10 nm.
Formed to a thickness of A stack gate 308 serving as a memory cell portion is formed thereon. The stack gate 308
A floating gate 304 made of a polysilicon film having a thickness of 100 to 150 nm, and a three-layer film (5
A top oxide film 305a having a thickness of
An insulating film 305 consisting of a nitrided oxide film 305b having a thickness of １５15 nm, a bottom oxide film 305c having a thickness of 5-15 nm below it, and a further thickness of 100-150.
control gate 30 made of polysilicon film of nm
6, and a silicon oxide film 307 having a thickness of 200 to 350 nm thereon.
【００２７】（Ｂ）酸素を含む雰囲気でスタックゲート
を酸化し、側壁に酸化膜３０８ｂを１０〜２０ｎｍの厚
さに形成した後、スタックゲート３０８及び基板表面を
覆うポリシリコン膜３０９を１０〜２０ｎｍの厚さに形
成する。その後、ソースライン形成予定領域３１０とド
レインライン形成予定領域３１１に開口を持つマスク３
１２をレジストで形成した後、ソースライン形成予定領
域３１０とドレインライン形成予定領域３１１にＮ型不
純物の砒素３１３をエネルギー１００ｋｅＶ，ドーズ量
５×１０15／ｃｍ2の条件で注入する。このとき、ポリ
シリコン膜３０９の代わりにアモルファスシリコン膜を
用いてもよい。その後は第１の実施例で説明した図１
（Ｃ）〜図３（Ｈ）と同様の工程を経る。(B) The stack gate is oxidized in an atmosphere containing oxygen, an oxide film 308b is formed on the side wall to a thickness of 10 to 20 nm, and a polysilicon film 309 covering the stack gate 308 and the substrate surface is formed to a thickness of 10 to 20 nm. Formed to a thickness of After that, the mask 3 having openings in the source line formation region 310 and the drain line formation region 311 is formed.
After the resist 12 is formed with a resist, arsenic 313 as an N-type impurity is implanted into the source line formation region 310 and the drain line formation region 311 under the conditions of an energy of 100 keV and a dose of 5 × 10 15 / cm 2 . At this time, an amorphous silicon film may be used instead of the polysilicon film 309. After that, FIG. 1 described in the first embodiment
The same steps as (C) to FIG. 3 (H) are performed.
【００２８】図５の実施例によれば、スタックゲート３
０８とセレクトゲートの間でスタックゲート３０８の側
面部には側壁積層膜として、ポリシリコン膜３０９を含
んだものを形成することができる。そして、ポリシリコ
ン膜３０９とスタックゲート３０８の間に酸化膜３０８
ｂを形成された状態とすることができる。この酸化膜３
０８ｂを設けることにより、フローティングゲートのデ
ータ保持特性が一層向上し、メモリセルの信頼性を向上
させることができる。図５の実施例の酸化膜３０８ｂを
形成する工程は、図４に示された実施例の構造の半導体
記憶装置を製造する工程にも適用することができる。According to the embodiment of FIG. 5, the stack gate 3
A layer including a polysilicon film 309 can be formed as a side wall laminated film on the side surface of the stack gate 308 between the gate electrode 08 and the select gate. Then, an oxide film 308 is interposed between the polysilicon film 309 and the stack gate 308.
b can be in a formed state. This oxide film 3
By providing 08b, the data retention characteristics of the floating gate can be further improved, and the reliability of the memory cell can be improved. The process of forming the oxide film 308b in the embodiment of FIG. 5 can be applied to the process of manufacturing the semiconductor memory device having the structure of the embodiment shown in FIG.
【００２９】[0029]
【発明の効果】本発明では、不揮発性半導体記憶装置の
製造工程で、フローティングゲート又はスタックゲート
の側面部に窒化膜を含む側壁を形成する際に実施するエ
ッチバックにおいて、セレクトゲート絶縁膜形成予定領
域上に窒化膜のエッチング条件に対して選択性をもつシ
リコン膜が残るようにすることにより、セレクトゲート
絶縁膜形成予定領域へのエッチングダメージを軽減する
ことができる。これにより、その後にその領域に形成さ
れるセレクトゲート絶縁膜の信頼性を向上させることが
できる。また、各メモリセルのフローティングゲート又
はスタックゲートの側面部の窒化膜を含む側壁の下のポ
リシリコン膜が酸化される程度はほぼ一定となるので、
窒化膜の下のアンダーカットの程度がほぼ一定となり、
ホットキャリヤの注入効率のばらつきによるメモリセル
の書き込み特性のばらつきが減少し、メモリセルの信頼
性を向上させることができる。According to the present invention, in the manufacturing process of a nonvolatile semiconductor memory device, a select gate insulating film is to be formed in an etch-back performed when forming a sidewall including a nitride film on a side surface of a floating gate or a stack gate. By leaving the silicon film having selectivity with respect to the etching condition of the nitride film on the region, etching damage to the region where the select gate insulating film is to be formed can be reduced. As a result, the reliability of the select gate insulating film subsequently formed in the region can be improved. Also, since the degree of oxidation of the polysilicon film under the side wall including the nitride film on the side surface of the floating gate or the stack gate of each memory cell is almost constant,
The degree of undercut under the nitride film is almost constant,
Variations in the write characteristics of the memory cells due to variations in the hot carrier injection efficiency are reduced, and the reliability of the memory cells can be improved.
【図１】 第１の実施例の製造方法の前半部を示す工程
断面図である。FIG. 1 is a process sectional view showing a first half of a manufacturing method according to a first embodiment.
【図２】 同実施例の製造方法の途中部分を示す工程断
面図である。FIG. 2 is a process sectional view showing an intermediate part of the manufacturing method according to the embodiment.
【図３】 同実施例の製造方法の後半部を示す工程断面
図である。FIG. 3 is a process sectional view showing a latter half of the manufacturing method of the embodiment.
【図４】 第２の実施例の半導体記憶装置を示す断面図
である。FIG. 4 is a sectional view showing a semiconductor memory device according to a second embodiment.
【図５】 第３の実施例の製造方法の前半の一部を示す
工程断面図である。FIG. 5 is a process sectional view showing part of the first half of the manufacturing method according to the third embodiment;
１０３，２０３ トンネル酸化膜 １０４，２０４，３０４ フローティングゲート １０５，３０５ 層間絶縁膜 １０６，３０６ コントロールゲート １０８，３０８ スタックゲート １０９，２０９，３０９ ポリシリコン膜 １１４，２１４ シリコン窒化膜 １１６，２１６ ゲート絶縁膜 １２２ セレクトゲート ２２２ セレクトゲートを兼ねるコントロールゲート ３０８ｂ 酸化膜 103, 203 Tunnel oxide film 104, 204, 304 Floating gate 105, 305 Interlayer insulating film 106, 306 Control gate 108, 308 Stack gate 109, 209, 309 Polysilicon film 114, 214 Silicon nitride film 116, 216 Gate insulating film 122 Select gate 222 Control gate 308b also serving as select gate Oxide film
Claims (7)
縁膜を介してフローティングゲートが形成され、前記半
導体基板には前記フローティングゲートと隣接した位置
にドレイン、前記フローティングゲートから離れた位置
に複数のメモリセルに共通の帯状に延びたソースライン
が形成され、前記フローティングゲートとは絶縁され、
前記フローティングゲートと前記ソースラインとの間の
前記半導体基板上にゲート絶縁膜を介し、前記ソースラ
インに平行に又は直交して延びて形成されたセレクトゲ
ートを兼ねるコントロールゲートが形成されている不揮
発性半導体記憶装置において、 フローティングゲートの側壁部でコントロールゲートと
の間を絶縁している絶縁膜にはシリコン膜を含んでいる
ことを特徴とする不揮発性半導体記憶装置。1. A floating gate is formed on a channel of a semiconductor substrate via a tunnel insulating film, and a drain is formed on the semiconductor substrate adjacent to the floating gate, and a plurality of memories are formed on the semiconductor substrate at positions distant from the floating gate. A source line extending in a band shape common to the cells is formed, insulated from the floating gate,
A non-volatile control gate is formed on the semiconductor substrate between the floating gate and the source line, the gate also serving as a select gate extending in parallel or perpendicular to the source line with a gate insulating film interposed therebetween. In a semiconductor memory device, a non-volatile semiconductor memory device characterized in that a silicon film is included in an insulating film that insulates a control gate at a side wall of a floating gate.
縁膜を介してメモリセルごとに形成されたフローティン
グゲート、及びフローティングゲート上にフローティン
グゲートとは絶縁されて複数のメモリセルに共通に帯状
に延びて形成されたコントロールゲートを含むスタック
ゲート部が形成され、前記半導体基板にはスタックゲー
ト部と隣接した位置でスタックゲートと平行に延びて複
数のメモリセルに共通に形成された帯状のドレインライ
ンと、スタックゲートから離れた位置でドレインライン
と平行に延びて複数のメモリセルに共通に形成された帯
状のソースラインが形成され、スタックゲート部とは絶
縁され、スタックゲートとソースラインとの間の前記半
導体基板上にゲート絶縁膜を介し、コントロールゲート
に直交する方向に帯状に延びるセレクトゲートが形成さ
れている不揮発性半導体記憶装置において、 スタックゲートの側壁部でセレクトゲートとの間を絶縁
している絶縁膜にはシリコン膜を含んでいることを特徴
とする不揮発性半導体記憶装置。2. A floating gate formed for each memory cell via a tunnel insulating film on a channel of a semiconductor substrate, and is insulated from the floating gate on the floating gate and extends in a band shape common to a plurality of memory cells. A stack gate portion including a control gate formed by forming a band-shaped drain line extending in parallel with the stack gate at a position adjacent to the stack gate portion and commonly formed in a plurality of memory cells on the semiconductor substrate. A strip-shaped source line extending in parallel with the drain line at a position distant from the stack gate and formed in common with a plurality of memory cells is formed, insulated from the stack gate portion, and formed between the stack gate and the source line. A band is formed on the semiconductor substrate via a gate insulating film in a direction orthogonal to the control gate. In a nonvolatile semiconductor memory device having a select gate extending in a vertical direction, an insulating film insulating between the select gate and a side wall of the stack gate includes a silicon film. Semiconductor storage device.
又はスタックゲートとの間には絶縁膜が形成されている
請求項１又は２に記載の不揮発性半導体記憶装置。3. The nonvolatile semiconductor memory device according to claim 1, wherein an insulating film is formed between said silicon film and said floating gate or stack gate.
モルファスシリコン膜である請求項１、２又は３に記載
の不揮発性半導体記憶装置。4. The nonvolatile semiconductor memory device according to claim 1, wherein said silicon film is a polysilicon film or an amorphous silicon film.
リ部を形成することを特徴とする不揮発性半導体記憶装
置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介してメモリセ
ルごとに分離されたフローティングゲートを形成する工
程、 （Ｂ）フローティングゲートを覆うようにシリコン膜を
形成する工程、 （Ｃ）フローティングゲートから離れた位置に設けら
れ、複数のメモリセルに共通に設けられるソースライン
形成予定領域とフローティングゲートに隣接した位置に
設けられたドレイン形成予定領域とに開口を持つレジス
トパターンを形成した後、ソースライン形成予定領域と
ドレイン形成予定領域の基板にソース・ドレイン用の不
純物を注入する工程、 （Ｄ）前記レジストパターンを除去した後、前記シリコ
ン膜上から少なくともシリコン窒化膜を含む絶縁膜を形
成した後、その絶縁膜にエッチバックを施してフローテ
ィングゲートの側面部に絶縁物の側壁膜を形成する工
程、 （Ｅ）酸化性雰囲気で酸化することにより、露出してい
るシリコン膜を酸化膜に変える工程、 （Ｆ）フローティングゲートとソースラインとの間にあ
る酸化膜を除去するウエットエッチング工程、 （Ｇ）フローティングゲートとソースラインとの間の基
板上にゲート酸化膜を形成し、フローティングゲートと
絶縁されて、フローティングゲート上及びフローティン
グゲートとソースラインとの間の基板上を覆うセレクト
ゲートを兼ねるコントロールゲートを形成する工程。5. A method for manufacturing a nonvolatile semiconductor memory device, comprising: forming a memory section including the following steps (A) to (G). (A) a step of forming a floating gate separated for each memory cell on a semiconductor substrate via a tunnel insulating film; (B) a step of forming a silicon film so as to cover the floating gate; (C) a step away from the floating gate After forming a resist pattern having an opening in a source line formation region provided in common with a plurality of memory cells and a drain formation region provided in a position adjacent to the floating gate, the source line formation is performed. Implanting a source / drain impurity into the substrate of the planned region and the region where the drain is to be formed; (D) after removing the resist pattern, forming an insulating film including at least a silicon nitride film from above the silicon film; The insulating film is etched back and an insulating material is applied to the side of the floating gate. A step of forming a sidewall film; (E) a step of converting an exposed silicon film into an oxide film by oxidizing in an oxidizing atmosphere; and (F) removing an oxide film between a floating gate and a source line. Wet etching step, (G) forming a gate oxide film on the substrate between the floating gate and the source line, insulated from the floating gate and covering the floating gate and the substrate between the floating gate and the source line Forming a control gate also serving as a select gate;
リ部を形成することを特徴とする不揮発性半導体記憶装
置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介してメモリセ
ルごとに分離されたフローティングゲートその上に絶縁
膜を介して形成され複数のメモリセルに共通の帯状のコ
ントロールゲートを含むスタックゲートを形成する工
程、 （Ｂ）スタックゲートを覆うようにシリコン膜を形成す
る工程、 （Ｃ）スタックゲートから離れた位置に配置され、複数
のメモリセルに共通に設けられるソースライン形成予定
領域とスタックゲートに隣接した位置に配置され複数の
メモリセルに共通に設けられるドレイン形成予定領域と
に開口を持つレジストパターンを形成した後、ソースラ
イン形成予定領域とドレイン形成予定領域の基板にソー
ス・ドレイン用の不純物を注入する工程、 （Ｄ）前記レジストパターンを除去した後、前記シリコ
ン膜上から少なくともシリコン窒化膜を含む絶縁膜を形
成した後、その絶縁膜にエッチバックを施してスタック
ゲートの側面部に絶縁物の側壁膜を形成する工程、 （Ｅ）酸化性雰囲気で酸化することにより、露出してい
るシリコン膜を酸化膜に変える工程、 （Ｆ）スタックゲートとソースラインとの間にある酸化
膜を除去するウエットエッチング工程、 （Ｇ）スタックゲートとソースラインとの間の基板上に
ゲート酸化膜を形成し、そのゲート酸化膜上を通ってス
タックゲートと直交する方向に延びスタックゲートと絶
縁されたセレクトゲートを形成する工程。6. A method for manufacturing a nonvolatile semiconductor memory device, comprising: forming a memory section including the following steps (A) to (G). (A) A floating gate formed on a semiconductor substrate and separated by a memory cell via a tunnel insulating film, and a stack gate formed on the semiconductor substrate via an insulating film and including a band-shaped control gate common to a plurality of memory cells is formed. (B) a step of forming a silicon film so as to cover the stack gate; (C) a source line formation planned area provided at a position distant from the stack gate and commonly provided to a plurality of memory cells, and adjacent to the stack gate After forming a resist pattern having an opening in a drain formation region provided in common with a plurality of memory cells arranged at a predetermined position, impurities for source / drain are added to the substrate in the source line formation region and the drain formation region. (D) removing the resist pattern and then removing the resist pattern from above the silicon film. Forming an insulating film including a silicon nitride film, etching back the insulating film to form an insulating sidewall film on the side surface of the stack gate, and (E) oxidizing in an oxidizing atmosphere. (F) a wet etching step of removing an oxide film between the stack gate and the source line; (G) a wet etching step of removing the oxide film between the stack gate and the source line. Forming a gate oxide film and forming a select gate extending over the gate oxide film in a direction orthogonal to the stack gate and insulated from the stack gate;
雰囲気でフローティングゲート又はスタックゲートの電
極材料の側面を酸化する工程をさらに含んだ請求項５又
は６に記載の不揮発性半導体記憶装置の製造方法。7. The non-volatile memory according to claim 5, further comprising a step of oxidizing a side surface of the electrode material of the floating gate or the stack gate in an atmosphere containing oxygen between the steps (A) and (B). A method for manufacturing a semiconductor storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148563A JPH10321738A (en) | 1997-05-21 | 1997-05-21 | Nonvolatile semiconductor memory device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148563A JPH10321738A (en) | 1997-05-21 | 1997-05-21 | Nonvolatile semiconductor memory device and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321738A true JPH10321738A (en) | 1998-12-04 |
Family
ID=15455557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9148563A Pending JPH10321738A (en) | 1997-05-21 | 1997-05-21 | Nonvolatile semiconductor memory device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321738A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511331B2 (en) | 2003-10-23 | 2009-03-31 | Fujitsu Microelectronics Limited | Semiconductor device having side wall spacers |
-
1997
- 1997-05-21 JP JP9148563A patent/JPH10321738A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511331B2 (en) | 2003-10-23 | 2009-03-31 | Fujitsu Microelectronics Limited | Semiconductor device having side wall spacers |
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