JPH10320451A - ゲートアレイ用ネットデータ作成方法 - Google Patents
ゲートアレイ用ネットデータ作成方法Info
- Publication number
- JPH10320451A JPH10320451A JP9146010A JP14601097A JPH10320451A JP H10320451 A JPH10320451 A JP H10320451A JP 9146010 A JP9146010 A JP 9146010A JP 14601097 A JP14601097 A JP 14601097A JP H10320451 A JPH10320451 A JP H10320451A
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- net
- fpga
- logic
- circuit diagram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 FPGA用ネット接続情報からゲート・アレ
イのネット接続情報を作成するゲートアレイ用ネットデ
ータ作成方法に関し、FPGAと同一の階層状態でのゲ
ートアレイ開発が可能になると同時に、複数のFPGA
から1つのゲートアレイを開発する方法を提供すること
を目的とする。 【解決手段】 回路図入力ツールで作成したFPGAの
回路図に階層間接続コネクタを付与し、各階層単位にF
PGA用ネットを出力し、階層構造を保持した状態で論
理合成ツールにネットを読み込み、論理合成ツールで各
階層単位に論理変換を行い、変換データを任意の規模の
ブロックへ展開して再合成を行い、再合成した結果をも
とにゲートアレイ用ネットを出力し、再合成したブロッ
ク単位での配置または全てのブロックを展開した状態で
のゲートアレイのセル配置およびセル間の配線を行う。
イのネット接続情報を作成するゲートアレイ用ネットデ
ータ作成方法に関し、FPGAと同一の階層状態でのゲ
ートアレイ開発が可能になると同時に、複数のFPGA
から1つのゲートアレイを開発する方法を提供すること
を目的とする。 【解決手段】 回路図入力ツールで作成したFPGAの
回路図に階層間接続コネクタを付与し、各階層単位にF
PGA用ネットを出力し、階層構造を保持した状態で論
理合成ツールにネットを読み込み、論理合成ツールで各
階層単位に論理変換を行い、変換データを任意の規模の
ブロックへ展開して再合成を行い、再合成した結果をも
とにゲートアレイ用ネットを出力し、再合成したブロッ
ク単位での配置または全てのブロックを展開した状態で
のゲートアレイのセル配置およびセル間の配線を行う。
Description
【0001】
【発明の属する技術分野】本発明は、FPGA(フィー
ルド・プログラマブル・ゲート・アレイ)用ネット接続
情報からゲート・アレイのネット接続情報を作成するゲ
ートアレイ用ネットデータ作成方法に関する。
ルド・プログラマブル・ゲート・アレイ)用ネット接続
情報からゲート・アレイのネット接続情報を作成するゲ
ートアレイ用ネットデータ作成方法に関する。
【0002】
【従来の技術】従来、FPGA用のネット接続情報から
ゲート・アレイのネット接続情報を作成する場合、回路
の再設計を行うか、FPGAのネットの階層構造を破壊
してフラットなネットにする必要があった。
ゲート・アレイのネット接続情報を作成する場合、回路
の再設計を行うか、FPGAのネットの階層構造を破壊
してフラットなネットにする必要があった。
【0003】図5は、FPGAからゲートアレイを開発
する従来の作業手順を示すフローチャート図である。ま
ず、階層設計によるFPGA用論理回路図を作成し(ス
テップS11)、このFPGA用論理回路図から出力さ
れるセル情報および接続情報を出力する(ステップS1
2)。このFPGA用論理ネットをもとにセルの配置お
よびセル間の配線を行う(ステップS13)。
する従来の作業手順を示すフローチャート図である。ま
ず、階層設計によるFPGA用論理回路図を作成し(ス
テップS11)、このFPGA用論理回路図から出力さ
れるセル情報および接続情報を出力する(ステップS1
2)。このFPGA用論理ネットをもとにセルの配置お
よびセル間の配線を行う(ステップS13)。
【0004】次いで、FPGA配置配線後のFPGAセ
ル情報および接続情報を出力する(ステップS14)。
そして、このデータを論理合成ツールで読み込む(ステ
ップS15)。論理合成ツールには現在使用のセルから
別のテクノロジーのセルへ等価論理で変換する機能があ
り、FPGAのセル情報をゲートアレイのセル情報に変
換する(ステップS16)。
ル情報および接続情報を出力する(ステップS14)。
そして、このデータを論理合成ツールで読み込む(ステ
ップS15)。論理合成ツールには現在使用のセルから
別のテクノロジーのセルへ等価論理で変換する機能があ
り、FPGAのセル情報をゲートアレイのセル情報に変
換する(ステップS16)。
【0005】次いで、セル情報交換後のデータに対し論
理合成を行い(ステップS17)、論理合成された接続
情報を出力する(ステップS18)。そして、この出力
されたセル情報および接続情報により遅延シミュレーシ
ョンを実施し(ステップS19)、ステップS18で出
力されたセル情報および接続情報によりセル配置および
セル間の配線を行う(ステップS20)。
理合成を行い(ステップS17)、論理合成された接続
情報を出力する(ステップS18)。そして、この出力
されたセル情報および接続情報により遅延シミュレーシ
ョンを実施し(ステップS19)、ステップS18で出
力されたセル情報および接続情報によりセル配置および
セル間の配線を行う(ステップS20)。
【0006】図6は、回路図再設計によりゲートアレイ
を開発する従来の作業手順を示すフローチャート図であ
る。まず、階層設計によるゲートアレイ用論理回路図を
作成し(ステップS21)、このゲートアレイ用論理回
路図から出力されるセル情報および接続情報を出力する
(ステップS22)。
を開発する従来の作業手順を示すフローチャート図であ
る。まず、階層設計によるゲートアレイ用論理回路図を
作成し(ステップS21)、このゲートアレイ用論理回
路図から出力されるセル情報および接続情報を出力する
(ステップS22)。
【0007】そして、この出力されたセル情報および接
続情報により遅延シミュレーションを実施し(ステップ
S23)、ステップS22で出力されたセル情報および
接続情報によりセル配置およびセル間の配線を行う(ス
テップS24)。
続情報により遅延シミュレーションを実施し(ステップ
S23)、ステップS22で出力されたセル情報および
接続情報によりセル配置およびセル間の配線を行う(ス
テップS24)。
【0008】
【発明が解決しようとする課題】前述した従来の作業手
順では、FPGA用に作成した回路図から出力したネッ
トでゲートアレイを開発しようとした場合、論理設計時
の階層構造を保持した状態での論理変換が行えないた
め、ゲートアレイ用の回路図を再入力するか、FPGA
全体の論理規模単位でのゲートアレイへの変換しか行え
ず、大規模なFPGAをゲートアレイ化する場合に再入
力に時間がかかり、論理規模が大きすぎて検証がやりず
らく、ゲートアレイ化が行えないといった不都合が生じ
る。
順では、FPGA用に作成した回路図から出力したネッ
トでゲートアレイを開発しようとした場合、論理設計時
の階層構造を保持した状態での論理変換が行えないた
め、ゲートアレイ用の回路図を再入力するか、FPGA
全体の論理規模単位でのゲートアレイへの変換しか行え
ず、大規模なFPGAをゲートアレイ化する場合に再入
力に時間がかかり、論理規模が大きすぎて検証がやりず
らく、ゲートアレイ化が行えないといった不都合が生じ
る。
【0009】すなわち、図5に示す従来の作業手順にお
いて、設計段階では階層構造を保持した回路図であった
ものが、FPGA配置配線を行うことにより階層が破壊
された状態でのセル変換になるため、論理合成を行うに
も階層構造が破壊された状態での論理合成になる。
いて、設計段階では階層構造を保持した回路図であった
ものが、FPGA配置配線を行うことにより階層が破壊
された状態でのセル変換になるため、論理合成を行うに
も階層構造が破壊された状態での論理合成になる。
【0010】ゲートアレイ用ネット出力(ステップS1
8)は、階層が破壊された状態であるため、このネット
出力に対して遅延シミュレーション(ステップS19)
を実施しようとしても、階層構造が保持されていないた
めにブロック単位での遅延シミュレーションが実行でき
ない。
8)は、階層が破壊された状態であるため、このネット
出力に対して遅延シミュレーション(ステップS19)
を実施しようとしても、階層構造が保持されていないた
めにブロック単位での遅延シミュレーションが実行でき
ない。
【0011】また、ゲート・アレイ配置配線(ステップ
S20)を行う場合でのゲートアレイ論理合成が階層構
造を破壊した状態での論理合成のため、1ブロックイコ
ール1チップの定義になるためFPGAの規模が大きい
場合に配置配線が行えないケースが発生する。
S20)を行う場合でのゲートアレイ論理合成が階層構
造を破壊した状態での論理合成のため、1ブロックイコ
ール1チップの定義になるためFPGAの規模が大きい
場合に配置配線が行えないケースが発生する。
【0012】また、図6に示す従来の作業手順では、回
路図を再設計する必要があり、FPGAからの変換であ
っても、開発期間が新規開発とほぼ変わらないという不
都合がある。
路図を再設計する必要があり、FPGAからの変換であ
っても、開発期間が新規開発とほぼ変わらないという不
都合がある。
【0013】本発明は、このような従来の課題を解決す
るためになされたもので、FPGAと同一の階層状態で
のゲートアレイ開発が可能になると同時に、複数のFP
GAから1つのゲートアレイを開発することが可能なゲ
ートアレイ用ネットデータ作成方法を提供することを目
的とする。
るためになされたもので、FPGAと同一の階層状態で
のゲートアレイ開発が可能になると同時に、複数のFP
GAから1つのゲートアレイを開発することが可能なゲ
ートアレイ用ネットデータ作成方法を提供することを目
的とする。
【0014】
【課題を解決するための手段】本発明によるゲートアレ
イ用ネットデータ作成方法は、回路図入力ツールで作成
したFPGAの回路図に階層間接続コネクタを付与し、
各階層単位にFPGA用ネットを出力し、階層構造を保
持した状態で論理合成ツールにネットを読み込み、論理
合成ツールで各階層単位に論理変換を行い、変換データ
を任意の規模のブロックへ展開して再合成を行い、再合
成した結果をもとにゲートアレイ用ネットを出力し、再
合成したブロック単位での配置または全てのブロックを
展開した状態でのゲートアレイのセル配置およびセル間
の配線を行い、FPGAと同一の階層状態でゲートアレ
イを開発する。
イ用ネットデータ作成方法は、回路図入力ツールで作成
したFPGAの回路図に階層間接続コネクタを付与し、
各階層単位にFPGA用ネットを出力し、階層構造を保
持した状態で論理合成ツールにネットを読み込み、論理
合成ツールで各階層単位に論理変換を行い、変換データ
を任意の規模のブロックへ展開して再合成を行い、再合
成した結果をもとにゲートアレイ用ネットを出力し、再
合成したブロック単位での配置または全てのブロックを
展開した状態でのゲートアレイのセル配置およびセル間
の配線を行い、FPGAと同一の階層状態でゲートアレ
イを開発する。
【0015】本発明によれば、FPGA用に作成した回
路図の各階層に対して階層間接続用のコネクタを入力す
ることにより、各階層単位に論理合成ツールへ読み込ま
せることが可能となり、階層間の接続が可能となること
から任意の大きさのブロックへの展開も可能となり、ブ
ロック単位の論理合成およびシミュレーションが可能と
なり、ゲートアレイ開発時に問題となる1ブロックの許
容範囲内でのゲートアレイ用ネットデータの作成が行え
るようになった。
路図の各階層に対して階層間接続用のコネクタを入力す
ることにより、各階層単位に論理合成ツールへ読み込ま
せることが可能となり、階層間の接続が可能となること
から任意の大きさのブロックへの展開も可能となり、ブ
ロック単位の論理合成およびシミュレーションが可能と
なり、ゲートアレイ開発時に問題となる1ブロックの許
容範囲内でのゲートアレイ用ネットデータの作成が行え
るようになった。
【0016】
【発明の実施の形態】図1は、本発明によるゲートアレ
イ用ネットデータ作成方法の作業手順を示すフローチャ
ート図である。まず、階層設計によるFPGA用論理回
路図を作成する(ステップS1)。
イ用ネットデータ作成方法の作業手順を示すフローチャ
ート図である。まず、階層設計によるFPGA用論理回
路図を作成する(ステップS1)。
【0017】回路図の作成方法としては、階層構造を持
った回路図が必要である。階層構造を持った回路図と
は、図2に示すように、上位階層1aに基本的に論理ブ
ロックを配置し(図a)、下位階層1b,1cに各論理
ブロックを構成する論理ゲートを配置する(図b,図
c)。
った回路図が必要である。階層構造を持った回路図と
は、図2に示すように、上位階層1aに基本的に論理ブ
ロックを配置し(図a)、下位階層1b,1cに各論理
ブロックを構成する論理ゲートを配置する(図b,図
c)。
【0018】論理ブロックは論理ゲートの集合体であ
り、他の論理ブロックとの組み合わせも可能である。こ
の例では上位階層1aに論理ブロックA(BLKA)と
論理ブロックB(BLKB)とが示されており、下位階
層1bに論理ブロックAの内容を示す論理ゲート(3入
力アンドゲート)と、論理ブロックBの内容を示す論理
ゲート(インバータ)とが示されている。
り、他の論理ブロックとの組み合わせも可能である。こ
の例では上位階層1aに論理ブロックA(BLKA)と
論理ブロックB(BLKB)とが示されており、下位階
層1bに論理ブロックAの内容を示す論理ゲート(3入
力アンドゲート)と、論理ブロックBの内容を示す論理
ゲート(インバータ)とが示されている。
【0019】論理ゲートと論理ブロックを組み合わせた
回路図の終端部分に信号名11を付与することにより上
位階層1aへ端子名12として反映されることにより、
上位階層1aと下位階層1bとの間で階層間接続が可能
となる。
回路図の終端部分に信号名11を付与することにより上
位階層1aへ端子名12として反映されることにより、
上位階層1aと下位階層1bとの間で階層間接続が可能
となる。
【0020】図3は、図2の階層構造を破壊した回路図
である。図2の論理ブロックA,Bの下位階層1b,1
cを全て上位階層1aに反映せさたことにより、図3に
示すように論理ブロックのない論理ゲートのみの回路図
になる。
である。図2の論理ブロックA,Bの下位階層1b,1
cを全て上位階層1aに反映せさたことにより、図3に
示すように論理ブロックのない論理ゲートのみの回路図
になる。
【0021】しかし、現在の論理合成ツールで図2の階
層構造の回路図から出力されたネットを個々に読み込ん
だ場合、図2に示すような上下階層の接続が認識できな
いという不都合が発生するので、各階層の外部端子に接
続コネクタを入力する必要がある(ステップS2)。
層構造の回路図から出力されたネットを個々に読み込ん
だ場合、図2に示すような上下階層の接続が認識できな
いという不都合が発生するので、各階層の外部端子に接
続コネクタを入力する必要がある(ステップS2)。
【0022】図4に、論理ブロックAの下位階層1bの
外部端子に階層間接続コネクタを入力する方法を示す。
まず、下位階層1bの回路図から信号名11を削除す
る。削除する理由は後に説明するコネクタとの名称相違
等があった場合の接続ネットの切断を防ぐためである。
外部端子に階層間接続コネクタを入力する方法を示す。
まず、下位階層1bの回路図から信号名11を削除す
る。削除する理由は後に説明するコネクタとの名称相違
等があった場合の接続ネットの切断を防ぐためである。
【0023】次に、階層間接続コネクタ13を入力し、
コネクタ13に対し前に削除した信号名と同一名称の回
路記号を付与する。ここで、信号名と同一名称の回路記
号を付与したコネクタ13により論理合成ツールに読み
込んだ際に階層を保持することが可能になる。
コネクタ13に対し前に削除した信号名と同一名称の回
路記号を付与する。ここで、信号名と同一名称の回路記
号を付与したコネクタ13により論理合成ツールに読み
込んだ際に階層を保持することが可能になる。
【0024】次に、ステップS2で作成された回路図か
ら各階層単位にFPGAのネットを出力する(ステップ
S3)。その際にネットの出力方法として各階層が最上
位階層のファイル構成となった状態でのネット出力を行
うものとする。
ら各階層単位にFPGAのネットを出力する(ステップ
S3)。その際にネットの出力方法として各階層が最上
位階層のファイル構成となった状態でのネット出力を行
うものとする。
【0025】ステップS3で出力されたネットを論理合
成ツールに個々に読み込む(ステップS4)。論理合成
ツールでは読み込んだネットが、図2に示す階層構造で
あることの認識が可能となる。
成ツールに個々に読み込む(ステップS4)。論理合成
ツールでは読み込んだネットが、図2に示す階層構造で
あることの認識が可能となる。
【0026】次いで、論理合成ツールで読み込んだFP
GA用ネット単位にFPGAのセル情報をゲートアレイ
のセル情報に変換し(ステップS5)、変換データを任
意の規模のブロックへ展開し再度論理合成を行う(ステ
ップS6)。すなわち、ステップS5で変換したネット
はFPGAの階層単位であり、ゲートアレイの配置配線
を考慮したブロックではないため、ゲートアレイの配置
配線に適した論理規模のブロックまで階層破壊を行い、
配置配線に適した論理規模のブロック単位に論理合成を
実行する。
GA用ネット単位にFPGAのセル情報をゲートアレイ
のセル情報に変換し(ステップS5)、変換データを任
意の規模のブロックへ展開し再度論理合成を行う(ステ
ップS6)。すなわち、ステップS5で変換したネット
はFPGAの階層単位であり、ゲートアレイの配置配線
を考慮したブロックではないため、ゲートアレイの配置
配線に適した論理規模のブロックまで階層破壊を行い、
配置配線に適した論理規模のブロック単位に論理合成を
実行する。
【0027】次いで、再合成した結果をもとにゲートア
レイ用ネット出力を行い(ステップS7)、任意の規模
に展開したネットおよびブロックを組み合わせたネット
での遅延シミュレーションを実施し(ステップS8)、
ゲートアレイとしての性能評価を行う。その結果によ
り、ゲートアレイの性能評価が終了した後に、ステップ
S6で論理合成したブロック単位での配置または全ての
ブロックを展開した状態でのゲートアレイのセル配置お
よびセル間の配線を行う(ステップS9)。こうしてゲ
ートアレイを作成するためのデータが完成する。
レイ用ネット出力を行い(ステップS7)、任意の規模
に展開したネットおよびブロックを組み合わせたネット
での遅延シミュレーションを実施し(ステップS8)、
ゲートアレイとしての性能評価を行う。その結果によ
り、ゲートアレイの性能評価が終了した後に、ステップ
S6で論理合成したブロック単位での配置または全ての
ブロックを展開した状態でのゲートアレイのセル配置お
よびセル間の配線を行う(ステップS9)。こうしてゲ
ートアレイを作成するためのデータが完成する。
【0028】
【発明の効果】本発明によれば、FPGA用に作成した
回路図の各階層に対して階層間接続用のコネクタを入力
することにより、各階層単位に論理合成ツールへ読み込
ませることが可能となり、階層間の接続が可能となるこ
とから任意の大きさのブロックへの展開も可能となり、
ブロック単位の論理合成およびシミュレーションが可能
となり、ゲートアレイ開発時に問題となる1ブロックの
許容範囲内でのゲートアレイ用ネットデータの作成が行
えるようになった。
回路図の各階層に対して階層間接続用のコネクタを入力
することにより、各階層単位に論理合成ツールへ読み込
ませることが可能となり、階層間の接続が可能となるこ
とから任意の大きさのブロックへの展開も可能となり、
ブロック単位の論理合成およびシミュレーションが可能
となり、ゲートアレイ開発時に問題となる1ブロックの
許容範囲内でのゲートアレイ用ネットデータの作成が行
えるようになった。
【図1】本発明によるゲートアレイ用ネットデータ作成
方法の作業手順を示すフローチャート図である。
方法の作業手順を示すフローチャート図である。
【図2】階層構造を持ったFPGA用論理回路図で、
(a)は上位階層の論理ブロックを示し、(b),
(c)は下位階層の論理ゲートを示す。
(a)は上位階層の論理ブロックを示し、(b),
(c)は下位階層の論理ゲートを示す。
【図3】図2の階層構造を破壊した回路図である。
【図4】下位階層の外部端子に接続コネクタを入力した
状態を示す図である。
状態を示す図である。
【図5】FPGAからゲートアレイを開発する従来の作
業手順を示すフローチャート図である。
業手順を示すフローチャート図である。
【図6】回路図再設計によりゲートアレイを開発する従
来の作業手順を示すフローチャート図である。
来の作業手順を示すフローチャート図である。
1a 上位階層 1b,1c 下位階層 11 信号名 12 端子名 13 階層間接続コネクタ
Claims (1)
- 【請求項1】 回路図入力ツールで作成したFPGAの
回路図に階層間接続コネクタを付与し、 各階層単位にFPGA用ネットを出力し、 階層構造を保持した状態で論理合成ツールにネットを読
み込み、 論理合成ツールで各階層単位に論理変換を行い、 この変換データを任意の規模のブロックに展開して再合
成を行い、 再合成した結果をもとにゲートアレイ用ネットを出力
し、 再合成したブロック単位での配置または全てのブロック
を展開した状態でのゲートアレイのセル配置およびセル
間の配線を行い、 FPGAと同一の階層状態でゲートアレイを開発するこ
とを特徴とするゲートアレイ用ネットデータ作成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9146010A JPH10320451A (ja) | 1997-05-21 | 1997-05-21 | ゲートアレイ用ネットデータ作成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9146010A JPH10320451A (ja) | 1997-05-21 | 1997-05-21 | ゲートアレイ用ネットデータ作成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10320451A true JPH10320451A (ja) | 1998-12-04 |
Family
ID=15398060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9146010A Pending JPH10320451A (ja) | 1997-05-21 | 1997-05-21 | ゲートアレイ用ネットデータ作成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10320451A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012157054A (ja) * | 2004-07-02 | 2012-08-16 | Altera Corp | プログラマブル論理の特定用途向け集積回路等価物および関連の方法 |
-
1997
- 1997-05-21 JP JP9146010A patent/JPH10320451A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012157054A (ja) * | 2004-07-02 | 2012-08-16 | Altera Corp | プログラマブル論理の特定用途向け集積回路等価物および関連の方法 |
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