JPH10303732A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH10303732A JPH10303732A JP9107379A JP10737997A JPH10303732A JP H10303732 A JPH10303732 A JP H10303732A JP 9107379 A JP9107379 A JP 9107379A JP 10737997 A JP10737997 A JP 10737997A JP H10303732 A JPH10303732 A JP H10303732A
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- output terminal
- signal
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Abstract
(57)【要約】
【課題】入力信号振幅によらず安定してレベル変換動作
を行うとともに、消費電流を低減することができるレベ
ル変換回路を提供する。 【解決手段】入力信号振幅が大きい場合は、入力信号V
inを入力とする振幅検知バイアス回路BGにより、P
チャネルトランジスタMAに印加するゲートバイアス電
圧を高くかつNチャネルトランジスタMBに印加するゲ
ートバイアス電圧を低く設定し、逆に入力信号振幅が小
さい場合はPチャネルトランジスタMAに印加するゲー
トバイアス電圧を低くかつNチャネルトランジスタMB
に印加するゲートバイアス電圧を高く設定することによ
り、PチャネルトランジスタMAとNチャネルトランジ
スタMBを流れる貫通電流を小さくし、入力信号振幅が
小さくても安定してラッチ回路を駆動する。
を行うとともに、消費電流を低減することができるレベ
ル変換回路を提供する。 【解決手段】入力信号振幅が大きい場合は、入力信号V
inを入力とする振幅検知バイアス回路BGにより、P
チャネルトランジスタMAに印加するゲートバイアス電
圧を高くかつNチャネルトランジスタMBに印加するゲ
ートバイアス電圧を低く設定し、逆に入力信号振幅が小
さい場合はPチャネルトランジスタMAに印加するゲー
トバイアス電圧を低くかつNチャネルトランジスタMB
に印加するゲートバイアス電圧を高く設定することによ
り、PチャネルトランジスタMAとNチャネルトランジ
スタMBを流れる貫通電流を小さくし、入力信号振幅が
小さくても安定してラッチ回路を駆動する。
Description
【0001】
【発明の属する技術分野】本発明はレベル変換回路に関
し、特にECL(Emitter Coupled L
ogic)信号レベルのような小振幅信号をCMOS
(Complementary−MOS)信号レベルの
ような大振幅信号に変換する場合に、低消費電力動作が
可能なレベル変換回路に関する。
し、特にECL(Emitter Coupled L
ogic)信号レベルのような小振幅信号をCMOS
(Complementary−MOS)信号レベルの
ような大振幅信号に変換する場合に、低消費電力動作が
可能なレベル変換回路に関する。
【0002】
【従来の技術】従来、この種のレベル変換回路は、例え
ば特開平7−98983に示されるように、BiCMO
S技術を用いたSRAMなどの半導体集積回路において
ECLインターフェースをCMOSインターフェースに
変換することを目的として用いられている。
ば特開平7−98983に示されるように、BiCMO
S技術を用いたSRAMなどの半導体集積回路において
ECLインターフェースをCMOSインターフェースに
変換することを目的として用いられている。
【0003】図7を参照してこの公報に記載されている
レベル変換回路を説明すると、このレベル変換回路は、
ノードN1を第1の電源電位Vccに充電するためのP
チャネルトランジスタMAと、ノードN1を第2の電源
電位Veeに放電するためのNチャネルトランジスタM
Bと、入力ノードN2に印加された入力信号Vinを容
量結合によりそれぞれPチャネルトランジスタMA及び
NチャネルトランジスタMBのゲートに伝達するための
容量CA、CBと、ノードN1の信号電位をラッチする
ためのインバータIVA及びIVBから構成されるラッ
チ回路LAとを備えている。インバータIVAはその入
力部及び出力部がそれぞれノードN1、N3に接続さ
れ、インバータIVBの入力部及び出力部がそれぞれノ
ードN3、N1に接続されている。
レベル変換回路を説明すると、このレベル変換回路は、
ノードN1を第1の電源電位Vccに充電するためのP
チャネルトランジスタMAと、ノードN1を第2の電源
電位Veeに放電するためのNチャネルトランジスタM
Bと、入力ノードN2に印加された入力信号Vinを容
量結合によりそれぞれPチャネルトランジスタMA及び
NチャネルトランジスタMBのゲートに伝達するための
容量CA、CBと、ノードN1の信号電位をラッチする
ためのインバータIVA及びIVBから構成されるラッ
チ回路LAとを備えている。インバータIVAはその入
力部及び出力部がそれぞれノードN1、N3に接続さ
れ、インバータIVBの入力部及び出力部がそれぞれノ
ードN3、N1に接続されている。
【0004】さらにこのレベル変換回路は、Pチャネル
トランジスタMAのゲートを所定電位(Vcc−|Vt
p|)にクランプするための抵抗RAと、Nチャネルト
ランジスタMBのゲートを所定電位(Vee+Vtn)
にクランプするための抵抗RBを含んでいる。ここで、
Vtp,VtnはそれぞれPチャネルトランジスタMA
及びNチャネルトランジスタMBのしきい値電圧であ
る。上記所定電位は、PチャネルトランジスタMA及び
NチャネルトランジスタMBと同じしきい値電圧のトラ
ンジスタをダイオード接続することにより生成されてい
る。
トランジスタMAのゲートを所定電位(Vcc−|Vt
p|)にクランプするための抵抗RAと、Nチャネルト
ランジスタMBのゲートを所定電位(Vee+Vtn)
にクランプするための抵抗RBを含んでいる。ここで、
Vtp,VtnはそれぞれPチャネルトランジスタMA
及びNチャネルトランジスタMBのしきい値電圧であ
る。上記所定電位は、PチャネルトランジスタMA及び
NチャネルトランジスタMBと同じしきい値電圧のトラ
ンジスタをダイオード接続することにより生成されてい
る。
【0005】次に動作について説明する。入力ノードN
2に印加される入力信号Vinが、ECLハイレベルか
らECLロウレベルに変化すると、容量CAの容量結合
によりPチャネルトランジスタMAのゲート電圧が一定
時間だけ低下し、PチャネルトランジスタMAが一定時
間オン状態になる。
2に印加される入力信号Vinが、ECLハイレベルか
らECLロウレベルに変化すると、容量CAの容量結合
によりPチャネルトランジスタMAのゲート電圧が一定
時間だけ低下し、PチャネルトランジスタMAが一定時
間オン状態になる。
【0006】これにより、ノードN1が上昇しその電位
がインバータIVAの入力しきい値を超えると,インバ
ータIVA,IVBからなるラッチ回路LAによってノ
ードN1がCMOSハイレベルに、ノードN3がCMO
Sロウレベルに保持される。一定時間が経過すると、P
チャネルトランジスタMAは抵抗RAによりハイレベル
にクランプされているのでオフ状態となるが、ノードN
1,N3の信号レベルはラッチ回路LAにより保持され
る。
がインバータIVAの入力しきい値を超えると,インバ
ータIVA,IVBからなるラッチ回路LAによってノ
ードN1がCMOSハイレベルに、ノードN3がCMO
Sロウレベルに保持される。一定時間が経過すると、P
チャネルトランジスタMAは抵抗RAによりハイレベル
にクランプされているのでオフ状態となるが、ノードN
1,N3の信号レベルはラッチ回路LAにより保持され
る。
【0007】同様に、入力信号VinがECLロウレベ
ルからECLハイレベルに変化した場合、Nチャネルト
ランジスタMBが一定時間オンしノードN1の電位がイ
ンバータIVAの入力しきい値を超えるまで低下する
と、インバータIVA,IVBからなるラッチ回路LA
によってノードN1がCMOSロウレベルに、ノードN
3がCMOSハイレベルに保持される。図7に示す従来
のレベル変換回路の構成では、入力ノードN2から第1
の電源電位Vcc及び第2の電源電位Veeへの直流電
流経路が存在しないため、消費電流を大幅に削減でき
る。
ルからECLハイレベルに変化した場合、Nチャネルト
ランジスタMBが一定時間オンしノードN1の電位がイ
ンバータIVAの入力しきい値を超えるまで低下する
と、インバータIVA,IVBからなるラッチ回路LA
によってノードN1がCMOSロウレベルに、ノードN
3がCMOSハイレベルに保持される。図7に示す従来
のレベル変換回路の構成では、入力ノードN2から第1
の電源電位Vcc及び第2の電源電位Veeへの直流電
流経路が存在しないため、消費電流を大幅に削減でき
る。
【0008】また、PチャネルトランジスタMA及びN
チャネルトランジスタMBを流れる電流はインバータI
VA,IVBを充放電する短時間だけ流れので、貫通電
流を大幅に低減することができる。
チャネルトランジスタMBを流れる電流はインバータI
VA,IVBを充放電する短時間だけ流れので、貫通電
流を大幅に低減することができる。
【0009】
【発明が解決しようとする課題】しかし、上述した従来
のレベル変換回路は次のような問題点がある。すなわ
ち、PチャネルトランジスタMA、Nチャネルトランジ
スタMBの各ゲートはそれぞれのトランジスタのほぼし
きい値電圧にクランプされているが、実際にはPチャネ
ルトランジスタMA、NチャネルトランジスタMBのサ
ブスレッショルド電流により、Pチャネルトランジスタ
MA及びNチャネルトランジスタMBを介して、第1の
電源電位Vccから第2の電源電位Veeに貫通電流が
流れる。
のレベル変換回路は次のような問題点がある。すなわ
ち、PチャネルトランジスタMA、Nチャネルトランジ
スタMBの各ゲートはそれぞれのトランジスタのほぼし
きい値電圧にクランプされているが、実際にはPチャネ
ルトランジスタMA、NチャネルトランジスタMBのサ
ブスレッショルド電流により、Pチャネルトランジスタ
MA及びNチャネルトランジスタMBを介して、第1の
電源電位Vccから第2の電源電位Veeに貫通電流が
流れる。
【0010】この貫通電流を減らすには、Pチャネルト
ランジスタMAのゲートバイアス電圧Vo1を(Vcc
−|Vtp|)より高くし、Nチャネルトランジスタ
MBのゲートバイアス電圧Vo2を(Vee+Vtn)
より低くする方法がある。
ランジスタMAのゲートバイアス電圧Vo1を(Vcc
−|Vtp|)より高くし、Nチャネルトランジスタ
MBのゲートバイアス電圧Vo2を(Vee+Vtn)
より低くする方法がある。
【0011】その場合においても、Pチャネルトランジ
スタMA、NチャネルトランジスタMBが入力信号の大
きさによらずオンする必要があり、入力信号振幅をVi
ppとして次の(1)式及び(2)式を満たす必要があ
る。
スタMA、NチャネルトランジスタMBが入力信号の大
きさによらずオンする必要があり、入力信号振幅をVi
ppとして次の(1)式及び(2)式を満たす必要があ
る。
【0012】 Vo1 < Vcc−|Vtp|+Vipp ・・・(1) Vo2 > Vee+Vtn−Vipp ・・・(2) 一方上述したことと逆に、インバータIVA,IVBか
らなるラッチ回路LAを駆動するのに必要な電流を流せ
るようにゲートバイアス電圧Vo1を低くし、ゲートバ
イアス電圧Vo2を高くする必要がある。
らなるラッチ回路LAを駆動するのに必要な電流を流せ
るようにゲートバイアス電圧Vo1を低くし、ゲートバ
イアス電圧Vo2を高くする必要がある。
【0013】ここで、時間的に変化する入力信号振幅V
i(t)がノードN2に入力し、この入力信号振幅Vi
(t)に対して図7に示すレベル変換回路の貫通電流を
最小にすることを考えると、PチャネルトランジスタM
Aのゲートバイアス電圧Vo1(t)は(1)式によ
り、 Vo1(t)= Vcc−|Vtp|+Vi(t) ・・・(3) となり、同様にNチャネルトランジスタMBのゲートバ
イアス電圧Vo2(t)は(2)式より、 Vo2(t)= Vee+Vtn−Vi(t) ・・・(4) となる。しかしながら、(3)式及び(4)式で設定し
たゲートバイアス電圧では、入力信号振幅Vippが入
力信号振幅Vi(t)よりも小さくなった場合、ゲート
バイアス電圧Vo1,Vo2が(1)式及び(2)式を
満足することができなくなる場合が生じる。このため、
PチャネルトランジスタMA、Nチャネルトランジスタ
MBがオンせず、図7に示す従来のレベル変換回路が誤
動作するという欠点がある。
i(t)がノードN2に入力し、この入力信号振幅Vi
(t)に対して図7に示すレベル変換回路の貫通電流を
最小にすることを考えると、PチャネルトランジスタM
Aのゲートバイアス電圧Vo1(t)は(1)式によ
り、 Vo1(t)= Vcc−|Vtp|+Vi(t) ・・・(3) となり、同様にNチャネルトランジスタMBのゲートバ
イアス電圧Vo2(t)は(2)式より、 Vo2(t)= Vee+Vtn−Vi(t) ・・・(4) となる。しかしながら、(3)式及び(4)式で設定し
たゲートバイアス電圧では、入力信号振幅Vippが入
力信号振幅Vi(t)よりも小さくなった場合、ゲート
バイアス電圧Vo1,Vo2が(1)式及び(2)式を
満足することができなくなる場合が生じる。このため、
PチャネルトランジスタMA、Nチャネルトランジスタ
MBがオンせず、図7に示す従来のレベル変換回路が誤
動作するという欠点がある。
【0014】逆に入力信号振幅Vippが十分小さな入
力振幅でもレベル変換できるようにするには、(1)式
及び(2)式よりゲートバイアス電圧Vo1を十分低
く、ゲートバイアス電圧Vo2を十分高く設定するが、
このときPチャネルトランジスタMAとNチャネルトラ
ンジスタMBを介しての貫通電流が大きくなるため、入
力信号振幅Vippが大きな入力信号に対して必要以上
に消費電流が大きくなるという欠点がある。
力振幅でもレベル変換できるようにするには、(1)式
及び(2)式よりゲートバイアス電圧Vo1を十分低
く、ゲートバイアス電圧Vo2を十分高く設定するが、
このときPチャネルトランジスタMAとNチャネルトラ
ンジスタMBを介しての貫通電流が大きくなるため、入
力信号振幅Vippが大きな入力信号に対して必要以上
に消費電流が大きくなるという欠点がある。
【0015】このため、本発明の目的は、入力信号振幅
Vippに対応してゲートバイアス電圧を変化させるこ
とで入力信号振幅によらず、安定してレベル変換動作を
行うとともに、消費電流を低減したレベル変換回路を提
供することにある。
Vippに対応してゲートバイアス電圧を変化させるこ
とで入力信号振幅によらず、安定してレベル変換動作を
行うとともに、消費電流を低減したレベル変換回路を提
供することにある。
【0016】より具体的には、入力信号振幅Vippが
大きい場合は(1)式及び(2)式を満たす範囲でPチ
ャネルトランジスタMAに印加するゲートバイアス電圧
を高く、かつNチャネルトランジスタMBに印加するゲ
ートバイアス電圧を低く設定して貫通電流を小さくし、
逆に入力信号振幅Vippが小さい場合は(1)式の右
辺は小さくまた(2)式の右辺は大きくなるので、これ
に伴ってPチャネルトランジスタMAに印加するゲート
バイアス電圧を低くかつNチャネルトランジスタMBに
印加するゲートバイアス電圧を高く設定し、入力信号振
幅Vippが小さくても安定してラッチ回路を駆動する
ことができるレベル変換回路を提供することにある。
大きい場合は(1)式及び(2)式を満たす範囲でPチ
ャネルトランジスタMAに印加するゲートバイアス電圧
を高く、かつNチャネルトランジスタMBに印加するゲ
ートバイアス電圧を低く設定して貫通電流を小さくし、
逆に入力信号振幅Vippが小さい場合は(1)式の右
辺は小さくまた(2)式の右辺は大きくなるので、これ
に伴ってPチャネルトランジスタMAに印加するゲート
バイアス電圧を低くかつNチャネルトランジスタMBに
印加するゲートバイアス電圧を高く設定し、入力信号振
幅Vippが小さくても安定してラッチ回路を駆動する
ことができるレベル変換回路を提供することにある。
【0017】
【課題を解決するための手段】そのため、本発明のレベ
ル変換回路は、ソースを第1の電源に接続しドレインを
出力端に接続した第1のPチャネルトランジスタと、ソ
ースを前記第1の電源より低電位の第2の電源に接続し
ドレインを前記出力端に接続した第1のNチャネルトラ
ンジスタと、入力信号を印加する入力端子から前記第1
のPチャネルトランジスタと前記第1のNチャネルトラ
ンジスタの各ゲートに容量結合により信号を伝達するた
めの第1の容量及び第2の容量と、前記出力端から出力
される信号を前記入力信号振幅よりも大きい信号レベル
にラッチするラッチ回路と、前記入力信号の信号振幅を
検知し、前記信号振幅が大きい場合は、第1の出力端か
ら前記第1のPチャネルトランジスタのゲートに印加す
る第1のゲートバイアス電圧を高く、かつ第2の出力端
から前記第1のNチャネルトランジスタのゲートに印加
する第2のゲートバイアス電圧を低くし、前記信号振幅
が小さい場合は、前記第1の出力端から前記第1のPチ
ャネルトランジスタのゲートに印加する第1のゲートバ
イアス電圧を低く、かつ前記第2の出力端から前記第1
のNチャネルトランジスタのゲートに印加する第2のゲ
ートバイアス電圧を高くするように制御する振幅検知バ
イアス回路とを備えることを特徴としている。
ル変換回路は、ソースを第1の電源に接続しドレインを
出力端に接続した第1のPチャネルトランジスタと、ソ
ースを前記第1の電源より低電位の第2の電源に接続し
ドレインを前記出力端に接続した第1のNチャネルトラ
ンジスタと、入力信号を印加する入力端子から前記第1
のPチャネルトランジスタと前記第1のNチャネルトラ
ンジスタの各ゲートに容量結合により信号を伝達するた
めの第1の容量及び第2の容量と、前記出力端から出力
される信号を前記入力信号振幅よりも大きい信号レベル
にラッチするラッチ回路と、前記入力信号の信号振幅を
検知し、前記信号振幅が大きい場合は、第1の出力端か
ら前記第1のPチャネルトランジスタのゲートに印加す
る第1のゲートバイアス電圧を高く、かつ第2の出力端
から前記第1のNチャネルトランジスタのゲートに印加
する第2のゲートバイアス電圧を低くし、前記信号振幅
が小さい場合は、前記第1の出力端から前記第1のPチ
ャネルトランジスタのゲートに印加する第1のゲートバ
イアス電圧を低く、かつ前記第2の出力端から前記第1
のNチャネルトランジスタのゲートに印加する第2のゲ
ートバイアス電圧を高くするように制御する振幅検知バ
イアス回路とを備えることを特徴としている。
【0018】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【0019】図1は本発明のレベル変換回路の第1の実
施の形態を示す回路図である。なお、従来例と共通の構
成要素には共通の参照文字/数字を付してある。
施の形態を示す回路図である。なお、従来例と共通の構
成要素には共通の参照文字/数字を付してある。
【0020】本実施の形態によるレベル変換回路100
は、ノードN1を第1の電源電位Vccに充電するため
のPチャネルトランジスタMAと、ノードN1を第2の
電源電位Veeに放電するためのNチャネルトランジス
タMBと、入力ノードN2に印加された入力信号Vin
を容量結合によりそれぞれPチャネルトランジスタMA
及びNチャネルトランジスタMBの各ゲートに接続する
ノードNGA,NGBに伝達するための容量CA,CB
と、入力信号Vinの信号振幅Vippを検知しそれに
対応してノードNGA,NGBのバイアス電圧を変化さ
せる振幅検知バイアス回路BGと、ラッチ回路LAとを
備えている。
は、ノードN1を第1の電源電位Vccに充電するため
のPチャネルトランジスタMAと、ノードN1を第2の
電源電位Veeに放電するためのNチャネルトランジス
タMBと、入力ノードN2に印加された入力信号Vin
を容量結合によりそれぞれPチャネルトランジスタMA
及びNチャネルトランジスタMBの各ゲートに接続する
ノードNGA,NGBに伝達するための容量CA,CB
と、入力信号Vinの信号振幅Vippを検知しそれに
対応してノードNGA,NGBのバイアス電圧を変化さ
せる振幅検知バイアス回路BGと、ラッチ回路LAとを
備えている。
【0021】ここで、ノードN1の信号電位をラッチす
るためのラッチ回路LAはインバータIVA,IVBか
ら構成され、インバータIVAはその入力部及び出力部
がそれぞれノードN1、N3に接続され、インバータI
VBの入力部及び出力部がそれぞれノードN3、N1に
接続されている。
るためのラッチ回路LAはインバータIVA,IVBか
ら構成され、インバータIVAはその入力部及び出力部
がそれぞれノードN1、N3に接続され、インバータI
VBの入力部及び出力部がそれぞれノードN3、N1に
接続されている。
【0022】また、振幅検知バイアス回路BGの入力I
Nが入力ノードN2に接続され、振幅検知バイアス回路
BGの2つの出力端子O1,O2が抵抗RA,RBを介
してノードNGA,NGBに接続されている。
Nが入力ノードN2に接続され、振幅検知バイアス回路
BGの2つの出力端子O1,O2が抵抗RA,RBを介
してノードNGA,NGBに接続されている。
【0023】次に、本発明のレベル変換回路の基本的な
レベル変換動作の説明を行う。
レベル変換動作の説明を行う。
【0024】入力ノードN2に印加される入力信号Vi
nが、ECLハイレベルからECLロウレベルに変化す
ると、容量CAの容量結合によりPチャネルトランジス
タMAのゲート電圧が一定時間だけ低下し、Pチャネル
トランジスタMAが一定時間オン状態になる。
nが、ECLハイレベルからECLロウレベルに変化す
ると、容量CAの容量結合によりPチャネルトランジス
タMAのゲート電圧が一定時間だけ低下し、Pチャネル
トランジスタMAが一定時間オン状態になる。
【0025】これにより、ノードN1が上昇しその電位
がインバータIVAの入力しきい値を超えると,インバ
ータIVA,IVBからなるラッチ回路LAによってノ
ードN1がCMOSハイレベルに、ノードN3がCMO
Sロウレベルに保持される。一定時間が経過すると、P
チャネルトランジスタMAは抵抗RAによりハイレベル
にクランプされているのでオフ状態となるが、ノードN
1,N3の信号レベルはラッチ回路LAにより保持され
る。
がインバータIVAの入力しきい値を超えると,インバ
ータIVA,IVBからなるラッチ回路LAによってノ
ードN1がCMOSハイレベルに、ノードN3がCMO
Sロウレベルに保持される。一定時間が経過すると、P
チャネルトランジスタMAは抵抗RAによりハイレベル
にクランプされているのでオフ状態となるが、ノードN
1,N3の信号レベルはラッチ回路LAにより保持され
る。
【0026】同様に、入力信号VinがECLロウレベ
ルからECLハイレベルに変化した場合、Nチャネルト
ランジスタMBが一定時間オンしノードN1の電位がイ
ンバータIVAの入力しきい値を超えるまで低下する
と、インバータIVA,IVBからなるラッチ回路LA
によってノードN1がCMOSロウレベルに、ノードN
3がCMOSハイレベルに保持される。
ルからECLハイレベルに変化した場合、Nチャネルト
ランジスタMBが一定時間オンしノードN1の電位がイ
ンバータIVAの入力しきい値を超えるまで低下する
と、インバータIVA,IVBからなるラッチ回路LA
によってノードN1がCMOSロウレベルに、ノードN
3がCMOSハイレベルに保持される。
【0027】ここまでの基本的な動作については、図7
に示す従来のレベル変換回路の動作と同様である。
に示す従来のレベル変換回路の動作と同様である。
【0028】本発明のレベル変換回路を構成する振幅検
知バイアス回路BGは、入力信号Vinの入力信号振幅
Vippを検知して、振幅検知バイアス回路BGの出力
端子O1,O2を介してPチャネルトランジスタMA及
びNチャネルトランジスタMBの各ゲートに印加するす
るバイアス電圧V1,V2を設定するためのバイアス回
路である。PチャネルトランジスタMA、Nチャネルト
ランジスタMBのしきい値をVtp、Vtnとすると、
無信号状態ではゲートバイアス電圧V1,V2はそれぞ
れほぼ(Vcc −|Vtp|),(Vee+Vtn)
の値であり、入力信号振幅Vippに応じてゲートバイ
アス電圧V1,V2を制御する。
知バイアス回路BGは、入力信号Vinの入力信号振幅
Vippを検知して、振幅検知バイアス回路BGの出力
端子O1,O2を介してPチャネルトランジスタMA及
びNチャネルトランジスタMBの各ゲートに印加するす
るバイアス電圧V1,V2を設定するためのバイアス回
路である。PチャネルトランジスタMA、Nチャネルト
ランジスタMBのしきい値をVtp、Vtnとすると、
無信号状態ではゲートバイアス電圧V1,V2はそれぞ
れほぼ(Vcc −|Vtp|),(Vee+Vtn)
の値であり、入力信号振幅Vippに応じてゲートバイ
アス電圧V1,V2を制御する。
【0029】具体的には、入力信号振幅Vippが大き
い場合には、ゲートバイアス電圧V1を高く、ゲートバ
イアス電圧V2を低くするように制御し、入力信号振幅
Vippが小さい場合には、ゲートバイアス電圧V1を
低く、ゲートバイアス電圧V2を高くするように制御す
る。
い場合には、ゲートバイアス電圧V1を高く、ゲートバ
イアス電圧V2を低くするように制御し、入力信号振幅
Vippが小さい場合には、ゲートバイアス電圧V1を
低く、ゲートバイアス電圧V2を高くするように制御す
る。
【0030】次に図2を参照して、本発明によるレベル
変換回路の特有の動作についてより詳しく説明する。
変換回路の特有の動作についてより詳しく説明する。
【0031】いま、図2の矢印pで示すように入力信号
Vinがα→β→γのように小振幅から大振幅に変化し
た場合、PチャネルトランジスタMAのゲート電位VG
MAは、α’→β’→γ’のように小から大へと変化す
る。また、振幅検知バイアス回路BGから出力端子O1
を介して出力されるゲートバイアス電圧V1は、矢印a
に示すようにa1→a2→a3の順で低レベルから高レ
ベルへと変化する。
Vinがα→β→γのように小振幅から大振幅に変化し
た場合、PチャネルトランジスタMAのゲート電位VG
MAは、α’→β’→γ’のように小から大へと変化す
る。また、振幅検知バイアス回路BGから出力端子O1
を介して出力されるゲートバイアス電圧V1は、矢印a
に示すようにa1→a2→a3の順で低レベルから高レ
ベルへと変化する。
【0032】同様に、入力信号Vinが小振幅から大振
幅に変化した場合、NチャネルトランジスタMBのゲー
ト電位VGMBは、α”→β”→γ”のように小から大
へと変化する。また、振幅検知バイアス回路BGから出
力端子O2を介して出力されるゲートバイアス電圧V2
は、矢印bに示すようにα”→β”→γ”の順で高レベ
ルから低レベルへと変化する。
幅に変化した場合、NチャネルトランジスタMBのゲー
ト電位VGMBは、α”→β”→γ”のように小から大
へと変化する。また、振幅検知バイアス回路BGから出
力端子O2を介して出力されるゲートバイアス電圧V2
は、矢印bに示すようにα”→β”→γ”の順で高レベ
ルから低レベルへと変化する。
【0033】ここで、図2のA部分に着目すると入力信
号振幅Vippが変化しても、Pチャネルトランジスタ
MAのゲート電位VGMAの下側ピーク値はほぼ一定で
あり、かつ電圧(Vcc−|Vtp|)より低い。した
がって、PチャネルトランジスタMAは、(1)式に類
似の次の(5)式を満たすのでオンすることが可能であ
る。
号振幅Vippが変化しても、Pチャネルトランジスタ
MAのゲート電位VGMAの下側ピーク値はほぼ一定で
あり、かつ電圧(Vcc−|Vtp|)より低い。した
がって、PチャネルトランジスタMAは、(1)式に類
似の次の(5)式を満たすのでオンすることが可能であ
る。
【0034】 V1 < Vcc−|Vtp|+Vipp ・・・(5) 一方、図2のB部分に着目すると入力信号振幅Vipp
が変化しても、NチャネルトランジスタMBのゲート電
位VGMBの上側ピーク値はほぼ一定であり、かつ電圧
(Vee+Vtn)より高い。したがって、Nチャネル
トランジスタMBは、(2)式に類似の次の(6)式を
満たすのでオンすることが可能である。
が変化しても、NチャネルトランジスタMBのゲート電
位VGMBの上側ピーク値はほぼ一定であり、かつ電圧
(Vee+Vtn)より高い。したがって、Nチャネル
トランジスタMBは、(2)式に類似の次の(6)式を
満たすのでオンすることが可能である。
【0035】 V2 > Vee+Vtn−Vipp ・・・(6) 従って、入力信号振幅Vippが大きいときは、ゲート
バイアス電圧V2,V1は図2のa3,b3に設定され
るので、PチャネルトランジスタMAおよびNチャネル
トランジスタMBは十分オフ状態になり、貫通電流が少
ない状態でレベル変換動作を行うことができる。また、
入力信号振幅Vippが小さいときは、ゲートバイアス
電圧V2,V1を図2のa1,b1に示すようにPチャ
ネルトランジスタMA、NチャネルトランジスタMBの
しきい値に近づけることで、従来のレベル変換回路で問
題となった貫通電流の増加を改善し、貫通電流を増やさ
ずにレベル変換回路が正常に動作することができる。す
なわち、入力信号Vinの大小にあわせて最適な電流に
制御される。
バイアス電圧V2,V1は図2のa3,b3に設定され
るので、PチャネルトランジスタMAおよびNチャネル
トランジスタMBは十分オフ状態になり、貫通電流が少
ない状態でレベル変換動作を行うことができる。また、
入力信号振幅Vippが小さいときは、ゲートバイアス
電圧V2,V1を図2のa1,b1に示すようにPチャ
ネルトランジスタMA、NチャネルトランジスタMBの
しきい値に近づけることで、従来のレベル変換回路で問
題となった貫通電流の増加を改善し、貫通電流を増やさ
ずにレベル変換回路が正常に動作することができる。す
なわち、入力信号Vinの大小にあわせて最適な電流に
制御される。
【0036】以上の説明から、本発明によるレベル変換
回路は、従来のレベル変換回路で問題であったレベル変
換を安定して行うためには回路電流を大きくなければな
らず、逆に回路電流を小さくするとレベル変換動作がで
きないばあいが生じるという不具合を改善し、入力信号
振幅Vippが大きく変化しても、安定してレベル変換
を行うばかりでなく、貫通電流が少なくこのため消費電
力が小さいという優れた特徴を有する。
回路は、従来のレベル変換回路で問題であったレベル変
換を安定して行うためには回路電流を大きくなければな
らず、逆に回路電流を小さくするとレベル変換動作がで
きないばあいが生じるという不具合を改善し、入力信号
振幅Vippが大きく変化しても、安定してレベル変換
を行うばかりでなく、貫通電流が少なくこのため消費電
力が小さいという優れた特徴を有する。
【0037】次に、本発明のレベル変換回路を構成する
振幅検知バイアス回路BGについて、図3を参照して説
明する。
振幅検知バイアス回路BGについて、図3を参照して説
明する。
【0038】振幅検知バイアス回路BGは、入力信号の
包絡線を検出するエンベロープ検出回路EDと、可変抵
抗回路RVと、しきい値バイアス回路BSを備えてい
る。
包絡線を検出するエンベロープ検出回路EDと、可変抵
抗回路RVと、しきい値バイアス回路BSを備えてい
る。
【0039】エンベロープ検出回路EDはノードINを
入力端子、ノードN9、N10を出力端子とし、第1の
電源電位VccとノードN9間に容量CCと抵抗RCを
並列接続する。
入力端子、ノードN9、N10を出力端子とし、第1の
電源電位VccとノードN9間に容量CCと抵抗RCを
並列接続する。
【0040】また、ゲートとドレインを接続したPチャ
ネルトランジスタMC,MDをノードN9とノードIN
との間に直列接続し、ゲートとドレインを接続したNチ
ャネルトランジスタME,MFをノードN10とノード
INとの間に直列接続する。
ネルトランジスタMC,MDをノードN9とノードIN
との間に直列接続し、ゲートとドレインを接続したNチ
ャネルトランジスタME,MFをノードN10とノード
INとの間に直列接続する。
【0041】さらに、第2の電源電位VeeとノードN
10間に容量CDと抵抗RDを並列接続する。
10間に容量CDと抵抗RDを並列接続する。
【0042】可変抵抗回路RVは、ノードN9、N10
を入力端子、ノードO1、O2を出力端子とし、抵抗R
Eと、ドレインをノードO1、ゲートをノードN9、ソ
ースを抵抗REの一方の端子に接続したNチャネルトラ
ンジスタMGと、ドレインをノードO2、ゲートをノー
ドN10、ソースを抵抗REの他の一方の端子に接続し
たPチャネルトランジスタMHとから構成されている。
を入力端子、ノードO1、O2を出力端子とし、抵抗R
Eと、ドレインをノードO1、ゲートをノードN9、ソ
ースを抵抗REの一方の端子に接続したNチャネルトラ
ンジスタMGと、ドレインをノードO2、ゲートをノー
ドN10、ソースを抵抗REの他の一方の端子に接続し
たPチャネルトランジスタMHとから構成されている。
【0043】また、しきい値バイアス回路BSはノード
O1,O2を出力端子とし、ソースを第1の電源電位V
ccにゲートとドレインをノードO1に接続したPチャ
ネルトランジスタMIと、ソースを第2の電源電位Ve
eにゲートとドレインをノードO2に接続したNチャネ
ルトランジスタMJと、ノードO1,O2に接続した抵
抗RFとから構成される。
O1,O2を出力端子とし、ソースを第1の電源電位V
ccにゲートとドレインをノードO1に接続したPチャ
ネルトランジスタMIと、ソースを第2の電源電位Ve
eにゲートとドレインをノードO2に接続したNチャネ
ルトランジスタMJと、ノードO1,O2に接続した抵
抗RFとから構成される。
【0044】次に図3に示す振幅検知バイアス回路BG
の動作について、図4を参照して説明する。ここで、図
4は、振幅検知バイアス回路BGの各ノード電圧波形の
時間変化を表す信号波形図であり、(a)は入力信号振
幅Vippが小さい場合、(b)は入力信号振幅Vip
pが大きい場合を示している。
の動作について、図4を参照して説明する。ここで、図
4は、振幅検知バイアス回路BGの各ノード電圧波形の
時間変化を表す信号波形図であり、(a)は入力信号振
幅Vippが小さい場合、(b)は入力信号振幅Vip
pが大きい場合を示している。
【0045】ノードN9の電圧VN9は、入力信号が低
電位Vinlのときダイオード動作を行うPチャネルト
ランジスタMC,MDを介して入力端子INから容量C
Cに電荷が供給されることで、低電位VinlよりPチ
ャネルトランジスタMC,MDのしきい値電圧分だけ高
い電圧、すなわち、図4の時刻t1に示すように VN9=Vinl+2・|Vtp| ・・・(7) にクランプされる。抵抗RCの値を大きくし、容量CC
と抵抗RCで決まる時定数をある程度大きくしておく
と、入力信号Vinが高電位に変化した場合でも、電圧
VN9は図4の波線で示したように一定時間(7)式の
値にクランプされたままとなる。この動作により電圧V
N9は入力信号Vinの低電位側の包絡線を検出する。
電位Vinlのときダイオード動作を行うPチャネルト
ランジスタMC,MDを介して入力端子INから容量C
Cに電荷が供給されることで、低電位VinlよりPチ
ャネルトランジスタMC,MDのしきい値電圧分だけ高
い電圧、すなわち、図4の時刻t1に示すように VN9=Vinl+2・|Vtp| ・・・(7) にクランプされる。抵抗RCの値を大きくし、容量CC
と抵抗RCで決まる時定数をある程度大きくしておく
と、入力信号Vinが高電位に変化した場合でも、電圧
VN9は図4の波線で示したように一定時間(7)式の
値にクランプされたままとなる。この動作により電圧V
N9は入力信号Vinの低電位側の包絡線を検出する。
【0046】同様にノードN10の電圧VN10は、入
力信号が高電位Vinhのときダイオード動作を行うN
チャネルトランジスタME,MFを介して入力端子IN
から容量CDに電荷が供給されることで、高電位Vin
hよりNチャネルトランジスタME,MFのしきい値電
圧分だけ低い電圧、すなわち、図4の時刻t0に示すよ
うに VN10=Vinh−2・Vtn ・・・(8) にクランプされる。抵抗RDの値を大きくし、容量CD
と抵抗RDで決まる時定数をある程度大きくしておく
と、入力信号が低電位に変化した場合でも、電圧VN1
0は一定時間(8)式の値にクランプされたままとな
る。この動作により電圧VN10は図4の一点鎖線で示
すように入力信号Vinの高電位側の包絡線を検出す
る。
力信号が高電位Vinhのときダイオード動作を行うN
チャネルトランジスタME,MFを介して入力端子IN
から容量CDに電荷が供給されることで、高電位Vin
hよりNチャネルトランジスタME,MFのしきい値電
圧分だけ低い電圧、すなわち、図4の時刻t0に示すよ
うに VN10=Vinh−2・Vtn ・・・(8) にクランプされる。抵抗RDの値を大きくし、容量CD
と抵抗RDで決まる時定数をある程度大きくしておく
と、入力信号が低電位に変化した場合でも、電圧VN1
0は一定時間(8)式の値にクランプされたままとな
る。この動作により電圧VN10は図4の一点鎖線で示
すように入力信号Vinの高電位側の包絡線を検出す
る。
【0047】次に可変抵抗回路RVについて図3を参照
して説明すると、抵抗REに流れる電流IREは電圧V
N9,VN10によって変化する。ここで、Nチャネル
トランジスタMG、PチャネルトランジスタMHのしき
い値電圧がそれぞれエンベロープ検出回路EDを構成す
るNチャネルトランジスタMEとPチャネルトランジス
タMCのしきい値と同じであるとすると、抵抗REの両
端の電圧VREは次の(9)式で与えられる。
して説明すると、抵抗REに流れる電流IREは電圧V
N9,VN10によって変化する。ここで、Nチャネル
トランジスタMG、PチャネルトランジスタMHのしき
い値電圧がそれぞれエンベロープ検出回路EDを構成す
るNチャネルトランジスタMEとPチャネルトランジス
タMCのしきい値と同じであるとすると、抵抗REの両
端の電圧VREは次の(9)式で与えられる。
【0048】 VRE=(VN9−Vtn)−(VN10+|Vtp|) ・・・(9) (7)式及び(8)式を(9)式に代入して、 VRE=|Vtp|+Vtn−(Vinh−Vinl) ・・・(10) となり、Vipp=Vinh−Vinlだから(10)
式は、 VRE=|Vtp|+Vtn−Vipp ・・・(11) となる。この関係を図4(a),(b)の右端に示す。
電圧VREは(11)式からわかるように入力信号振幅
Vippが大きくなると減少し、逆に入力信号振幅Vi
ppが小さくなると増大する。
式は、 VRE=|Vtp|+Vtn−Vipp ・・・(11) となる。この関係を図4(a),(b)の右端に示す。
電圧VREは(11)式からわかるように入力信号振幅
Vippが大きくなると減少し、逆に入力信号振幅Vi
ppが小さくなると増大する。
【0049】また、電流IREは次の(12)式で計算
される。
される。
【0050】 IRE=VRE/RE =(|Vtp|+Vtn−Vipp)/RE ・・・(12) ただし、入力信号振幅Vippが大きくなって、Vip
p≧(|Vtp|+|Vtn|)となる条件下では電流
IREは流れない。(12)式より入力信号振幅Vip
pが大きいと電流IREは小さくなり、逆に入力信号振
幅Vippが小さいと電流IREは大きくなる。電流I
REによってPチャネルトランジスタMI及びNチャネ
ルトランジスタMJに流れる電流IDも変化し、電流I
REが小さいと電流IDも小さく、電流IREが大きい
と電流IDが大きくなる。
p≧(|Vtp|+|Vtn|)となる条件下では電流
IREは流れない。(12)式より入力信号振幅Vip
pが大きいと電流IREは小さくなり、逆に入力信号振
幅Vippが小さいと電流IREは大きくなる。電流I
REによってPチャネルトランジスタMI及びNチャネ
ルトランジスタMJに流れる電流IDも変化し、電流I
REが小さいと電流IDも小さく、電流IREが大きい
と電流IDが大きくなる。
【0051】電流IDによってPチャネルトランジスタ
MI及びNチャネルトランジスタMJのゲート・ソース
間電圧が変化し、これに伴ってノードO1,O2の電圧
V1、V2が変化する。電流IDが大きいと電圧V1が
低く、電圧V2が高くなり、逆に電流IDが小さいと電
圧V1が高く、電圧V2が低くなる。
MI及びNチャネルトランジスタMJのゲート・ソース
間電圧が変化し、これに伴ってノードO1,O2の電圧
V1、V2が変化する。電流IDが大きいと電圧V1が
低く、電圧V2が高くなり、逆に電流IDが小さいと電
圧V1が高く、電圧V2が低くなる。
【0052】したがって、入力信号振幅Vippが小さ
いと電圧V1が低く、電圧V2が高くなり、逆に入力信
号振幅Vippが大きいと電圧V1が高く、電圧V2が
低くなるように動作する。
いと電圧V1が低く、電圧V2が高くなり、逆に入力信
号振幅Vippが大きいと電圧V1が高く、電圧V2が
低くなるように動作する。
【0053】図3の説明では、入力端子INとノードN
9との間にダイオード動作を行うPチャネルトランジス
タを2個直列接続し、入力端子INとノードN10との
間にダイオード動作を行うNチャネルトランジスタを2
個直列接続した場合について述べたが、必ずしも2個に
限定されず、1個若しくは3個以上直列接続しても同様
の効果が得られる。
9との間にダイオード動作を行うPチャネルトランジス
タを2個直列接続し、入力端子INとノードN10との
間にダイオード動作を行うNチャネルトランジスタを2
個直列接続した場合について述べたが、必ずしも2個に
限定されず、1個若しくは3個以上直列接続しても同様
の効果が得られる。
【0054】次に、図5を参照して本発明のレベル変換
回路の第2の実施の形態について説明する。なお、図1
及び図3と共通の構成要素には共通の参照文字/数字を
付してある。
回路の第2の実施の形態について説明する。なお、図1
及び図3と共通の構成要素には共通の参照文字/数字を
付してある。
【0055】本実施の形態によるレベル変換回路200
は、容量結合型レベル変換回路LC1,LC2と、振幅
検知バイアス回路BG1,BG2と、ラッチ回路LA
と、バッファ回路BF1,BF2とから構成される。バ
ッファ回路BF1,BF2は、ラッチ回路LAの出力信
号を受けて出力端子Out1,Out2に接続する負荷
を駆動する。
は、容量結合型レベル変換回路LC1,LC2と、振幅
検知バイアス回路BG1,BG2と、ラッチ回路LA
と、バッファ回路BF1,BF2とから構成される。バ
ッファ回路BF1,BF2は、ラッチ回路LAの出力信
号を受けて出力端子Out1,Out2に接続する負荷
を駆動する。
【0056】容量結合型レベル変換回路LC1,LC2
は、図1の容量結合型レベル変換回路LCと同一回路構
成であり、振幅検知バイアス回路BG1,BG2は、図
3に示す振幅検知バイアス回路BGと同一回路構成であ
る。また、振幅検知バイアス回路BG1,BG2を構成
するエンベロープ検出回路ED1,ED2と、可変抵抗
回路RV1,RV2と、しきい値バイアス回路BS1,
BS2は、図3に示すエンベロープ検出回路EDと可変
抵抗回路RV及びしきい値バイアス回路BSとそれぞれ
同一回路構成である。
は、図1の容量結合型レベル変換回路LCと同一回路構
成であり、振幅検知バイアス回路BG1,BG2は、図
3に示す振幅検知バイアス回路BGと同一回路構成であ
る。また、振幅検知バイアス回路BG1,BG2を構成
するエンベロープ検出回路ED1,ED2と、可変抵抗
回路RV1,RV2と、しきい値バイアス回路BS1,
BS2は、図3に示すエンベロープ検出回路EDと可変
抵抗回路RV及びしきい値バイアス回路BSとそれぞれ
同一回路構成である。
【0057】本実施の形態によるレベル変換回路200
は、入力端子IN1,IN2に印加される入力信号を差
動入力としてレベル変換を行うので、入力信号に直流成
分を多く含む場合でも、入力振幅を検知してバイアス電
圧を変化させることができる。
は、入力端子IN1,IN2に印加される入力信号を差
動入力としてレベル変換を行うので、入力信号に直流成
分を多く含む場合でも、入力振幅を検知してバイアス電
圧を変化させることができる。
【0058】また、振幅検知バイアス回路BG1,BG
2を構成する2つのエンベロープ検出回路ED1,ED
2の出力ノードN9,N10を共通にすることで、入力
信号に直流成分が多く含まれている場合でも、入力信号
の振幅を検知することができるという特徴がある。
2を構成する2つのエンベロープ検出回路ED1,ED
2の出力ノードN9,N10を共通にすることで、入力
信号に直流成分が多く含まれている場合でも、入力信号
の振幅を検知することができるという特徴がある。
【0059】次に、図3,図6を参照して本発明の振幅
検知バイアス回路の第2の実施の形態について説明す
る。
検知バイアス回路の第2の実施の形態について説明す
る。
【0060】本発明の振幅検知バイアス回路は、図3に
示すエンベロープ検出回路EDと可変抵抗回路RV及び
しきい値バイアス回路BSとそれぞれ同一回路構成の2
つのエンベロープ検出回路ED1,ED2及び可変抵抗
回路RVとしきい値バイアス回路BSとから構成され
る。エンベロープ検出回路ED1,ED2の出力ノード
N9,N10は共に共通接続され、可変抵抗回路RVを
構成するPチャネルトランジスタ及びNチャネルトラン
ジスタの各ゲートに接続する。
示すエンベロープ検出回路EDと可変抵抗回路RV及び
しきい値バイアス回路BSとそれぞれ同一回路構成の2
つのエンベロープ検出回路ED1,ED2及び可変抵抗
回路RVとしきい値バイアス回路BSとから構成され
る。エンベロープ検出回路ED1,ED2の出力ノード
N9,N10は共に共通接続され、可変抵抗回路RVを
構成するPチャネルトランジスタ及びNチャネルトラン
ジスタの各ゲートに接続する。
【0061】本発明の振幅検知バイアス回路は、入力端
子IN1に印加される入力信号vi1と入力端子IN2
に印加される入力信号vi2の2つの信号を用いて、図
3に示すノードN9,N10の電圧VN9,VN10を
発生させるので、エンベロープ検出回路ED1,ED2
でクランプするクランプ電圧は容量CCと抵抗RC又は
容量CDと抵抗RDで設定された時定数で決まる一定時
間とは無関係となり、入力信号が直流成分を多く含む場
合にも、ノードN9,N10を介してしきい値バイアス
回路BSに供給するバイアス電圧を制御することができ
る。
子IN1に印加される入力信号vi1と入力端子IN2
に印加される入力信号vi2の2つの信号を用いて、図
3に示すノードN9,N10の電圧VN9,VN10を
発生させるので、エンベロープ検出回路ED1,ED2
でクランプするクランプ電圧は容量CCと抵抗RC又は
容量CDと抵抗RDで設定された時定数で決まる一定時
間とは無関係となり、入力信号が直流成分を多く含む場
合にも、ノードN9,N10を介してしきい値バイアス
回路BSに供給するバイアス電圧を制御することができ
る。
【0062】
【発明の効果】以上説明したように本発明のレベル変換
回路は、入力信号振幅に対応してMOSトランジスタの
ゲートバイアス電圧を変化させることで、入力信号振幅
によらず安定してレベル変換動作を行うとともに、消費
電流を低減することができる。
回路は、入力信号振幅に対応してMOSトランジスタの
ゲートバイアス電圧を変化させることで、入力信号振幅
によらず安定してレベル変換動作を行うとともに、消費
電流を低減することができる。
【0063】さらに、2つの入力端子に印加される入力
信号を差動入力としてレベル変換を行う場合、入力信号
に直流成分を多く含む場合でも入力振幅を検知してバイ
アス電圧を変化させることができ、直流から高周波まで
の広範囲な入力周波数範囲に対してレベル変換を行うこ
とができる。
信号を差動入力としてレベル変換を行う場合、入力信号
に直流成分を多く含む場合でも入力振幅を検知してバイ
アス電圧を変化させることができ、直流から高周波まで
の広範囲な入力周波数範囲に対してレベル変換を行うこ
とができる。
【図1】本発明のレベル変換回路の第1の実施の形態を
示す回路図である。
示す回路図である。
【図2】図1に示すレベル変換回路の動作を説明するた
めの信号波形図である。
めの信号波形図である。
【図3】本発明の振幅検知バイアス回路の第1の実施の
形態を示す回路図である。
形態を示す回路図である。
【図4】図3に示す振幅検知バイアス回路の動作を説明
するための信号波形図である。
するための信号波形図である。
【図5】本発明のレベル変換回路の第2の実施の形態を
示す回路図である。
示す回路図である。
【図6】本発明の振幅検知バイアス回路の第2の実施の
形態を示す回路図である。
形態を示す回路図である。
【図7】従来のレベル変換回路を示す回路図である。
BF1,BF2 バッファ回路 BG,BG1,BG2 振幅検知バイアス回路 BS,BS1,BS2 しきい値バイアス回路 CA,CB,CC,CD 容量 ED,ED1,ED2 エンベロープ検出回路 IVA,IVB インバータ LA ラッチ回路 LC,LC1,LC2 容量結合型レベル変換回路 MA,MC,MD,MH,MI Pチャネルトランジ
スタ MB,ME,MF,MG,MJ Nチャネルトランジ
スタ RA,RB,RC,RD,RE,RF 抵抗 RV,RV1,RV2 可変抵抗回路
スタ MB,ME,MF,MG,MJ Nチャネルトランジ
スタ RA,RB,RC,RD,RE,RF 抵抗 RV,RV1,RV2 可変抵抗回路
Claims (9)
- 【請求項1】 ソースを第1の電源に接続しドレインを
出力端に接続した第1のPチャネルトランジスタと、 ソースを前記第1の電源より低電位の第2の電源に接続
しドレインを前記出力端に接続した第1のNチャネルト
ランジスタと、 入力信号を印加する入力端子から前記第1のPチャネル
トランジスタと前記第1のNチャネルトランジスタの各
ゲートに容量結合により信号を伝達するための第1の容
量及び第2の容量と、 前記出力端から出力される信号を前記入力信号振幅より
も大きい信号レベルにラッチするラッチ回路と、 前記入力信号の信号振幅を検知し、前記信号振幅が大き
い場合は、第1の出力端から前記第1のPチャネルトラ
ンジスタのゲートに印加する第1のゲートバイアス電圧
を高く、かつ第2の出力端から前記第1のNチャネルト
ランジスタのゲートに印加する第2のゲートバイアス電
圧を低くし、前記信号振幅が小さい場合は、前記第1の
出力端から前記第1のPチャネルトランジスタのゲート
に印加する第1のゲートバイアス電圧を低く、かつ前記
第2の出力端から前記第1のNチャネルトランジスタの
ゲートに印加する第2のゲートバイアス電圧を高くする
ように制御する振幅検知バイアス回路とを備えることを
特徴とするレベル変換回路。 - 【請求項2】 前記ラッチ回路は、第1のインバータの
出力を第2のインバータの入力に接続し、第1のインバ
ータの入力を第2のインバータの出力に接続したことを
特徴とする請求項1記載のレベル変換回路。 - 【請求項3】 前記第1の出力端と前記第1のPチャネ
ルトランジスタのゲートとの間に第1の抵抗を挿入し、
前記第2の出力端と前記第1のNチャネルトランジスタ
のゲートとの間に第2の抵抗を挿入したことを特徴とす
る請求項1記載のレベル変換回路。 - 【請求項4】 前記振幅検知バイアス回路は、入力信号
の包絡線を検出し、前記包絡線の高電位と前記包絡線の
低電位とを出力するエンベロープ検出回路と、 前記包絡線の高電位と前記包絡線の低電位の差信号が大
きい場合には大きな電流を流し、逆に前記差信号が小さ
い場合には小さな電流を流す可変抵抗回路と、 前記可変抵抗回路に流れる電流が大きい場合に、前記第
1の出力端に出力する電圧を低く、前記第2の出力端に
出力する電圧を高くし、前記可変抵抗回路に流れる電流
が小さい場合に、前記第1の出力端に出力する電圧を高
く、前記第2の出力端に出力する電圧を低くするしきい
値バイアス回路とを備えることを特徴とする請求項1,
2又は3記載のレベル変換回路。 - 【請求項5】 前記エンベロープ検出回路は、ゲートと
ドレインを接続した単数若しくは複数のPチャネルトラ
ンジスタを直列接続して前記入力信号に対して順次直流
的に高電位側にレベル変換し、最後の前記Pチャネルト
ランジスタのソースと前記第1の電源との間に第3の抵
抗と第3の容量を並列接続し、ゲートとドレインを接続
した単数若しくは複数のNチャネルトランジスタを直列
接続して前記入力信号に対して順次直流的に低電位側に
レベル変換し、最後の前記Nチャネルトランジスタのソ
ースと前記第2の電源との間に第4の抵抗と第4の容量
を並列接続したことを特徴とする請求項4記載のレベル
変換回路。 - 【請求項6】 前記可変抵抗回路は、ゲートに前記包絡
線の低電位を印加しドレインを前記第1の出力端に接続
した第3のNチャネルトランジスタと、 ゲートに前記包絡線の高電位を印加しドレインを前記第
2の出力端に接続した第3のPチャネルトランジスタ
と、 前記第3のNチャネルトランジスタと前記第3のPチャ
ネルトランジスタとのソース間に第5の抵抗を接続した
ことを特徴とする請求項4記載のレベル変換回路。 - 【請求項7】 前記しきい値バイアス回路は、ソースを
第1の電源に接続し、ゲートとドレインを前記第1の出
力端に接続した第4のPチャネルトランジスタと、 ソースを第2の電源に接続し、ゲートとドレインを前記
第2の出力端に接続した第4のNチャネルトランジスタ
と、 前記第4のPチャネルトランジスタと前記第4のNチャ
ネルトランジスタの各ドレイン間に第6の抵抗を接続し
たことを特徴とする請求項4記載のレベル変換回路。 - 【請求項8】 ソースを第1の電源に接続しドレインを
第1の出力端に接続した第1のPチャネルトランジスタ
と、ソースを前記第1の電源より低電位の第2の電源に
接続しドレインを前記第1の出力端に接続した第1のN
チャネルトランジスタと、第1の入力信号を印加する第
1の入力端子から前記第1のPチャネルトランジスタと
前記第1のNチャネルトランジスタの各ゲートに容量結
合により信号を伝達するための第1の容量及び第2の容
量とを備える第1の容量結合型レベル変換回路と、 ソースを第1の電源に接続しドレインを第2の出力端に
接続した第2のPチャネルトランジスタと、ソースを前
記第1の電源より低電位の第2の電源に接続しドレイン
を前記第2の出力端に接続した第2のNチャネルトラン
ジスタと、第2の入力信号を印加する第2の入力端子か
ら前記第2のPチャネルトランジスタと前記第2のNチ
ャネルトランジスタの各ゲートに容量結合により信号を
伝達するための第3の容量及び第4の容量とを備える第
2の容量結合型レベル変換回路と、 前記第1の出力端を第1の入力端に接続し、前記第2の
出力端を第2の入力端端に接続し、前記第1及び第2の
入力信号振幅よりも大きい信号レベルにラッチするラッ
チ回路と、 前記第1の入力信号の信号振幅を検知し、前記第1の信
号振幅が大きい場合は、第3の出力端から前記第1のP
チャネルトランジスタのゲートに印加する第1のゲート
バイアス電圧を高く、かつ第4の出力端から前記第1の
Nチャネルトランジスタのゲートに印加する第2のゲー
トバイアス電圧を低くし、前記第1の信号振幅が小さい
場合は、前記第3の出力端から前記第1のPチャネルト
ランジスタのゲートに印加する第1のゲートバイアス電
圧を低く、かつ前記第4の出力端から前記第1のNチャ
ネルトランジスタのゲートに印加する第2のゲートバイ
アス電圧を高くするように制御する第1の振幅検知バイ
アス回路と、 前記第2の入力信号の信号振幅を検知し、前記第2の信
号振幅が大きい場合は、第5の出力端から前記第2のP
チャネルトランジスタのゲートに印加する第3のゲート
バイアス電圧を高く、かつ第6の出力端から前記第2の
Nチャネルトランジスタのゲートに印加する第4のゲー
トバイアス電圧を低くし、前記第2の信号振幅が小さい
場合は、前記第6の出力端から前記第2のPチャネルト
ランジスタのゲートに印加する第3のゲートバイアス電
圧を低く、かつ前記第6の出力端から前記第2のNチャ
ネルトランジスタのゲートに印加する第4のゲートバイ
アス電圧を高くするように制御する第2の振幅検知バイ
アス回路とを備えることを特徴とするレベル変換回路。 - 【請求項9】 ソースを第1の電源に接続しドレインを
第1の出力端に接続した第1のPチャネルトランジスタ
と、ソースを前記第1の電源より低電位の第2の電源に
接続しドレインを前記第1の出力端に接続した第1のN
チャネルトランジスタと、第1の入力信号を印加する第
1の入力端子から前記第1のPチャネルトランジスタと
前記第1のNチャネルトランジスタの各ゲートに容量結
合により信号を伝達するための第1の容量及び第2の容
量とを備える第1の容量結合型レベル変換回路と、 ソースを第1の電源に接続しドレインを第2の出力端に
接続した第2のPチャネルトランジスタと、ソースを前
記第1の電源より低電位の第2の電源に接続しドレイン
を前記第2の出力端に接続した第2のNチャネルトラン
ジスタと、第2の入力信号を印加する第2の入力端子か
ら前記第2のPチャネルトランジスタと前記第2のNチ
ャネルトランジスタの各ゲートに容量結合により信号を
伝達するための第3の容量及び第4の容量とを備える第
2の容量結合型レベル変換回路と、 前記第1の出力端を第1の入力端に接続し、前記第2の
出力端を第2の入力端端に接続し、前記第1及び第2の
入力信号振幅よりも大きい信号レベルにラッチするラッ
チ回路と、 前記第1の入力信号の第1の包絡線を検出し、前記第1
の包絡線の高電位と前記第1の包絡線の低電位とを出力
する第1のエンベロープ検出回路と、 前記第2の入力信号の第2の包絡線を検出し、前記第2
の包絡線の高電位と前記第2の包絡線の低電位とを出力
する第2のエンベロープ検出回路と、 前記第1及び第2の包絡線の高電位と前記第1及び第2
の包絡線の低電位の差信号が大きい場合には大きな電流
を流し、逆に前記差信号が小さい場合には小さな電流を
流す可変抵抗回路と、 前記可変抵抗回路に流れる電流が大きい場合に、前記第
1及び第2のPチャネルトランジスタのゲートに印加す
るゲートバイアス電圧を低く、前記第1及び第2のNチ
ャネルトランジスタに印加するゲートバイアス電圧を高
くし、前記可変抵抗回路に流れる電流が小さい場合に、
前記第1及び第2のPチャネルトランジスタのゲートに
印加するゲートバイアス電圧を高く、前記第1及び第2
のNチャネルトランジスタに印加するゲートバイアス電
圧を低くするしきい値バイアス回路とを備えることを特
徴とするレベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
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JP2988430B2 JP2988430B2 (ja) | 1999-12-13 |
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ID=14457631
Family Applications (1)
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JP9107379A Expired - Lifetime JP2988430B2 (ja) | 1997-04-24 | 1997-04-24 | レベル変換回路 |
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- 1997-04-24 JP JP9107379A patent/JP2988430B2/ja not_active Expired - Lifetime
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