JPH10303659A - Operational amplifier circuit - Google Patents
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- JPH10303659A JPH10303659A JP10627497A JP10627497A JPH10303659A JP H10303659 A JPH10303659 A JP H10303659A JP 10627497 A JP10627497 A JP 10627497A JP 10627497 A JP10627497 A JP 10627497A JP H10303659 A JPH10303659 A JP H10303659A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はオペレーショナルア
ンプ回路に関し、差動入力型のオペレーショナルアンプ
回路に関する。The present invention relates to an operational amplifier circuit, and more particularly to a differential input type operational amplifier circuit.
【０００２】[0002]
【従来の技術】図８は従来のオペレーショナルアンプ
（以下「オペアンプ」という）の一例の回路図を示す。
同図中、ＮＰＮ形トランジスタＱ１，Ｑ２が差動入力回
路を構成している。差動入力成分に対して、ベース接地
として動作するＰＮＰ形トランジスタＱ３，Ｑ４によ
り、直流レベルシフトを行っている。ＮＰＮ形トランジ
スタＱ５，Ｑ６，Ｑ７はカレントミラー回路による単一
出力への変換回路になっている。この出力は次段の高利
得増幅段の入力ＮＰＮ形トランジスタＱ１６のベースへ
供給される。ＰＮＰ形トランジスタＱ８，Ｑ９は同相入
力分に対するカレントミラー回路であり、ＮＰＮ形トラ
ンジスタＱ１０の能動負荷により高利得を得て、トラン
ジスタＱ３，Ｑ４のベースへ負帰還をかけている。ダー
リングトン接続されたＮＰＮ形トランジスタＱ１６，Ｑ
１７により、高入力インピーダンスを達成すると同時に
ＰＮＰ形トランジスタＱ１３の能動負荷を用いて高利得
を得ている。ＮＰＮ形トランジスタＱ１８はレベルシフ
ト回路になっている。Ｃ１は位相補償コンデンサになっ
ている。トランジスタＱ１４，Ｑ２０により、プッシュ
プル回路を構成している。トランジスタＱ１８，抵抗Ｒ
６，Ｒ７による直流電圧により、トランジスタＱ１４，
Ｑ２０にバイアスを与えている。ＮＰＮ形トランジスタ
Ｑ１５，Ｑ１９は出力保護用のトランジスタである。図
９は図８の回路の出力特性図を示す。2. Description of the Related Art FIG. 8 is a circuit diagram showing an example of a conventional operational amplifier (hereinafter, referred to as "operational amplifier").
In the figure, NPN transistors Q1 and Q2 constitute a differential input circuit. DC level shift is performed on the differential input component by PNP transistors Q3 and Q4 operating as a common base. The NPN-type transistors Q5, Q6, and Q7 are a conversion circuit into a single output by a current mirror circuit. This output is supplied to the base of the input NPN transistor Q16 of the next high gain amplifier stage. The PNP transistors Q8 and Q9 are current mirror circuits for the in-phase input, obtain a high gain by the active load of the NPN transistor Q10, and apply negative feedback to the bases of the transistors Q3 and Q4. Darlington connected NPN transistors Q16, Q
17 achieves high input impedance and at the same time achieves high gain using the active load of the PNP transistor Q13. The NPN transistor Q18 is a level shift circuit. C1 is a phase compensation capacitor. The transistors Q14 and Q20 form a push-pull circuit. Transistor Q18, resistor R
6, R7, the transistor Q14,
A bias is applied to Q20. The NPN transistors Q15 and Q19 are output protection transistors. FIG. 9 shows an output characteristic diagram of the circuit of FIG.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のオペア
ンプ回路は大別して、入力差動増幅段、高利得増幅段、
Ｂ級プッシュプル出力段の三つに分けられ、その他格段
に直流バイアスを供給する回路で構成されており、ＣＭ
ＲＲ（同相成分抑圧比）の向上、及び直流バイアス安定
化のためにカレントミラー回路やＰＮＰトランジスタ対
（Ｑ８，Ｑ９，Ｑ３，Ｑ４）を使用し、負帰還をかけて
も発振しないように位相補償用のコンデンサＣ１を設
け、また、高利得を得るために能動負荷としてＰＮＰト
ランジスタＱ１３を使っている。このため、回路を構成
する素子数が多く、コンデンサＣ１やＰＮＰ形トランジ
スタＱ３，Ｑ４，Ｑ８，Ｑ９，Ｑ１２，Ｑ１３，Ｑ２０
のように面積の大きな素子を多数含むため、オペアンプ
を形成する半導体チップの面積が大きくなり、レイアウ
トスペースに影響を与えるという問題があった。The conventional operational amplifier circuits described above are roughly classified into an input differential amplifier stage, a high gain amplifier stage,
It is divided into three class B push-pull output stages.
Uses a current mirror circuit and a pair of PNP transistors (Q8, Q9, Q3, Q4) to improve the RR (common-mode component suppression ratio) and stabilize the DC bias, and to compensate the phase so that oscillation does not occur even if negative feedback is applied. A capacitor C1 is provided, and a PNP transistor Q13 is used as an active load to obtain a high gain. Therefore, the number of elements constituting the circuit is large, and the capacitor C1 and the PNP transistors Q3, Q4, Q8, Q9, Q12, Q13, Q20
As described above, since a large number of elements having a large area are included, the area of the semiconductor chip forming the operational amplifier becomes large, and there is a problem that the layout space is affected.
【０００４】本発明は上記の点に鑑みなされたもので、
素子を形成する面積が小さくなり、小型化が可能なオペ
レーショナルアンプ回路を提供することを目的とする。[0004] The present invention has been made in view of the above points,
It is an object of the present invention to provide an operational amplifier circuit in which an element formation area is reduced and the size can be reduced.
【０００５】[0005]
【課題を解決するための手段】請求項１に記載の発明
は、供給される信号を減衰して出力する減衰回路と、上
記減衰回路より供給される信号を非反転増幅して出力す
る差動増幅回路と、上記差動増幅回路の出力を出力する
出力駆動回路とを複数段縦続接続して構成する。According to a first aspect of the present invention, there is provided an attenuating circuit for attenuating and outputting a supplied signal, and a differential circuit for amplifying and outputting a signal supplied from the attenuating circuit. An amplifier circuit and an output drive circuit that outputs the output of the differential amplifier circuit are cascaded in a plurality of stages.
【０００６】このように、減衰回路の減衰率を変更して
必要な特性を得、また複数段縦続接続することにより歪
み特性が改善されるため、余分な付加回路を設ける必要
がなく、素子数が減少し、また、コンデンサが不要とな
り、ＰＮＰ形トランジスタの数が減少し、素子を形成す
る面積が小さくなり、小型化が可能となる。As described above, the required characteristics can be obtained by changing the attenuation factor of the attenuation circuit, and the distortion characteristics can be improved by cascading a plurality of stages. Therefore, there is no need to provide an additional circuit, and the number of elements can be reduced. In addition, a capacitor is not required, the number of PNP transistors is reduced, an area for forming elements is reduced, and downsizing can be achieved.
【０００７】[0007]
【発明の実施の形態】図１は本発明の前提となる実施例
の回路図を示す。同図中、非反転入力端子１０，反転入
力端子１２夫々は第１段の単一出力差動増幅回路１４を
構成するＮＰＮ形トランジスタＴＲ1 ，ＴＲ2 夫々のベ
ースに接続されている。トランジスタＴＲ1 のコレクタ
は抵抗Ｒ2 を介して電源ＶCCに接続され、トランジスタ
ＴＲ2のコレクタは電源ＶCCに接続されている。トラン
ジスタＴＲ1 ，ＴＲ2 のエミッタは定電流源としてのＮ
ＰＮ形トランジスタＴＲ4 のコレクタに共通に接続され
ている。ＮＰＮ形トランジスタＴＲ3 とＴＲ4 とはカレ
ントミラー回路を構成し、夫々のエミッタは接地されて
いる。トランジスタＴＲ3 のコレクタは抵抗Ｒ1を介し
て電源ＶCCに接続されている。FIG. 1 shows a circuit diagram of an embodiment on which the present invention is based. In FIG. 1, a non-inverting input terminal 10 and an inverting input terminal 12 are respectively connected to bases of NPN transistors TR 1 and TR 2 constituting a first-stage single-output differential amplifier circuit 14. The collector of the transistor TR 1 is connected to a power supply V CC through a resistor R 2, the collector of the transistor TR 2 is connected to the power source V CC. The emitters of the transistors TR 1 and TR 2 are N
It is commonly connected to the collector of the PN-type transistor TR 4. The NPN transistors TR 3 and TR 4 constitute a current mirror circuit, and each emitter is grounded. The collector of the transistor TR 3 is connected to the power source V CC through a resistor R 1.
【０００８】上記の単一出力差動増幅回路１４のトラン
ジスタＴＲ1 のコレクタは第１段の駆動回路１６のＰＮ
Ｐ形トランジスタＴＲ5 ，ＴＲ6 夫々のベースに接続さ
れている。トランジスタＴＲ5 はエミッタを電源ＶCCに
接続され、コレクタを抵抗Ｒ 3 を介して接地されてい
る。トランジスタＴＲ6 はエミッタを電源ＶCCに接続さ
れ、コレクタをトランジスタＴＲ5 のコレクタと共通接
続されている。The transformer of the single output differential amplifier circuit 14 described above
Jista TR1Is the PN of the first stage drive circuit 16
P-type transistor TRFive, TR6Connected to each base
Have been. Transistor TRFiveIs the power supply VCCTo
Connected and the collector connected to a resistor R ThreeIs grounded through
You. Transistor TR6Is the power supply VCCConnected to
And the collector is a transistor TRFiveCommon with common collectors
Has been continued.
【０００９】上記の駆動回路１６のトランジスタＴＲ6
のコレクタは第２段の単一出力差動増幅回路１８を構成
するＮＰＮ形トランジスタＴＲ8 のベースに接続されて
いる。また差動増幅回路１８を構成するＮＰＮ形トラン
ジスタＴＲ7 のベースは非反転入力端子２０に接続され
ている。第１段、第２段の単一出力差動増幅回路１４，
１８は同一構成とされている。The transistor TR 6 of the driving circuit 16 described above.
The collector is connected to the base of an NPN transistor TR 8 constituting a single output differential amplifier circuit 18 of the second stage. The base of the NPN transistor TR 7 forming the differential amplifier circuit 18 is connected to the non-inverting input terminal 20. A first-stage and second-stage single-output differential amplifier circuit 14,
18 have the same configuration.
【００１０】トランジスタＴＲ7 のコレクタは抵抗Ｒ5
を介して電源ＶCCに接続され、トランジスタＴＲ8 のコ
レクタは電源ＶCCに接続されている。トランジスタＴＲ
7 ，ＴＲ8 のエミッタは定電流源としてのＮＰＮ形トラ
ンジスタＴＲ10のコレクタに共通に接続されている。Ｎ
ＰＮ形トランジスタＴＲ9 とＴＲ10とはカレントミラー
回路を構成し、夫々のエミッタは接地されている。トラ
ンジスタＴＲ9 のコレクタは抵抗Ｒ4 を介して電源ＶCC
に接続されている。[0010] The collector of the transistor TR 7 is resistance R 5
It is connected to a power supply V CC via the collector of the transistor TR 8 is connected to the power source V CC. Transistor TR
7, the emitter of TR 8 is connected in common to the collector of an NPN transistor TR 10 as a constant current source. N
Constitute a current mirror circuit with the PN-type transistor TR 9 and TR 10, the emitter of each is grounded. Power V CC collector of the transistor TR 9 is connected through a resistor R 4
It is connected to the.
【００１１】上記の単一出力差動増幅回路１８のトラン
ジスタＴＲ7 のコレクタは第２段の駆動回路２２のＰＮ
Ｐ形トランジスタＴＲ11，ＴＲ12夫々のベースに接続さ
れている。第１段、第２段の駆動回路１６，２２は同一
構成とされている。トランジスタＴＲ11はエミッタを電
源ＶCCに接続され、コレクタを抵抗Ｒ6 を介して接地さ
れている。トランジスタＴＲ12はエミッタを電源ＶCCに
接続され、コレクタをトランジスタＴＲ11のコレクタと
共通接続されている。The collector of the transistor TR 7 of the single-output differential amplifier circuit 18 is connected to the PN of the second-stage drive circuit 22.
P-type transistors TR 11 and TR 12 are connected to their respective bases. The first-stage and second-stage drive circuits 16 and 22 have the same configuration. Transistor TR 11 is connected to the emitter to a power source V CC, a collector through a resistor R 6 is grounded. Transistor TR 12 is connected to the emitter to a power source V CC, it is commonly connected to the collector and the collector of the transistor TR 11.
【００１２】上記の駆動回路２２のトランジスタＴＲ12
のコレクタは出力端子２４に接続されている。ここで、
反転入力端子１２、非反転入力端子２０夫々の電圧Ｖ
in-1，Ｖin+2夫々は一定電圧に固定する。入力端子１
０，１２間に入力された信号電圧は第１段の単一出力差
動増幅回路１４で増幅される。トランジスタＴＲ4 のコ
レクタには次式で表わされる電流Ｉ4Cが常に一定に流れ
る。The transistor TR 12 of the above driving circuit 22
Are connected to the output terminal 24. here,
The voltage V of each of the inverting input terminal 12 and the non-inverting input terminal 20
Each of in-1 and Vin + 2 is fixed to a constant voltage. Input terminal 1
The signal voltage input between 0 and 12 is amplified by the first-stage single-output differential amplifier circuit 14. A current I 4C expressed by the following equation always flows through the collector of the transistor TR 4 constantly.
【００１３】[0013]
【数１】 (Equation 1)
【００１４】但し、ＩR1は抵抗Ｒ1 に流れる電流、ＶBE
はトランジスタＴＲ3 のベース・エミッタ間電圧降下、
βはトランジスタＴＲ4 の電流増幅率ｈｆｅである。ト
ランジスタＴＲ1 ，ＴＲ2 夫々のエミッタ電流Ｉ1E，Ｉ
2Eは、ベース・エミッタ間電圧ＶBE1 ，ＶBE2 を用い
て、ダイオードと同様に次式で表わされる。Where I R1 is the current flowing through the resistor R 1 , V BE
The base-emitter voltage drop of the transistor TR 3,
The β is a current amplification factor hfe of the transistor TR 4. The emitter currents I 1E and I 1E of the transistors TR 1 and TR 2 , respectively.
2E is expressed by the following equation using the base-emitter voltages V BE1 and V BE2 , similarly to the diode.
【００１５】[0015]
【数２】 (Equation 2)
【００１６】 また、Ｉ4C＝Ｉ1E＋Ｉ2E ・・・（４） 但し、ＩS1，ＩS2は各トランジスタＴＲ1 ，ＴＲ2 の飽
和電流であり、ＩS1＝Ｉ S2である。故に、In addition, I4C= I1E+ I2E ... (4) where IS1, IS2Is each transistor TR1, TRTwoTired of
Sum current and IS1= I S2It is. Therefore,
【００１７】[0017]
【数３】 (Equation 3)
【００１８】上記の（４），（５）式より次の式が得ら
れる。The following equations are obtained from the above equations (4) and (5).
【００１９】[0019]
【数４】 (Equation 4)
【００２０】但しＶ0 はトランジスタＴＲ1 のコレクタ
電圧、α0 は電流増幅率である。上記の（６）式，
（７）式は図７に実線で示す特性となる。このため、Ｖ
CC−Ｖ0 ＜｛トランジスタＴＲ5 ，ＴＲ6 のスレッショ
ルド電圧｝の場合にＴＲ5 ，ＴＲ6 はオフとなり、逆に
ＶCC−Ｖ0 ＞｛トランジスタＴＲ 5 ，ＴＲ6 のスレッシ
ョルド電圧｝の場合にＴＲ5 ，ＴＲ6 はオンとなる。Where V0Is the transistor TR1Collector
Voltage, α0Is the current amplification factor. Equation (6) above,
Equation (7) has the characteristic shown by the solid line in FIG. Therefore, V
CC-V0<｛Transistor TRFive, TR6The threshold
TR in case ofFive, TR6Is off, and conversely
VCC-V0> Transistor TR Five, TR6The threshold
TR when the threshold voltage is｝Five, TR6Turns on.
【００２１】つまり、単一出力差動増幅回路１４及び駆
動回路１６は端子１０の入力信号を非反転増幅して単一
出力差動増幅回路１８に供給しており、単一出力差動増
幅回路１８及び駆動回路２２は反転増幅を行い端子２４
より出力する。ここで、駆動回路１６のトランジスタＴ
Ｒ5 ，ＴＲ6 夫々は図２に示すように電流増幅率ｈｆｅ
がコレクタ電流ＩC によって変化し、出力特性に歪みが
生じる。しかし、第２段の駆動回路２２のトランジスタ
ＴＲ11，ＴＲ12も同一特性であるため、第１段の駆動回
路１６による出力特性の歪みは第２段の駆動回路２２に
よる出力特性の歪みで相殺され、出力端子２４における
出力特性は歪みが小さくなる。That is, the single output differential amplifier circuit 14 and the drive circuit 16 non-invertingly amplify the input signal at the terminal 10 and supply the same to the single output differential amplifier circuit 18. 18 and the drive circuit 22 perform inversion amplification and perform
Output more. Here, the transistor T of the drive circuit 16
R 5 and TR 6 each have a current amplification factor hfe as shown in FIG.
Is changed by the collector current I C , and the output characteristics are distorted. However, since the transistors TR 11 and TR 12 of the second-stage drive circuit 22 have the same characteristics, the distortion of the output characteristics by the first-stage drive circuit 16 is offset by the distortion of the output characteristics by the second-stage drive circuit 22. As a result, the output characteristics at the output terminal 24 have less distortion.
【００２２】図１の回路の入出力特性を図３に示す。図
３の実線Ｉは入力電圧Ｖin+1に対するトランジスタＴＲ
6 のコレクタ電圧ＶC6を示し、実線IIは入力電圧Ｖin+1
に対する出力電圧Ｖout を示している。図４は本発明の
一実施例の回路図を示す。同図中、図１と同一部分には
同一符号を付す。図４において、非反転入力端子１０，
反転入力端子１２夫々は第１段の減衰回路３０を構成す
る抵抗Ｒ14，Ｒ17夫々を介して第１段の単一出力差動増
幅回路１４のトランジスタＴＲ1 ，ＴＲ2 夫々のベース
に接続されている。抵抗Ｒ14，Ｒ17夫々のトランジスタ
ＴＲ1 ，ＴＲ2 のベースとの接続点は抵抗Ｒ15，Ｒ18夫
々を介して電源ＶCCに接続されると共に、抵抗Ｒ16，Ｒ
19夫々を介して接地されている。FIG. 3 shows the input / output characteristics of the circuit of FIG. The solid line I in FIG. 3 indicates the transistor TR with respect to the input voltage Vin + 1 .
6 indicates the collector voltage V C6 , and the solid line II indicates the input voltage V in + 1
Is shown as the output voltage Vout . FIG. 4 shows a circuit diagram of one embodiment of the present invention. In the figure, the same parts as those in FIG. 1 are denoted by the same reference numerals. In FIG. 4, the non-inverting input terminals 10,
Each of the inverting input terminals 12 is connected to the base of each of the transistors TR 1 and TR 2 of the first-stage single-output differential amplifier circuit 14 via each of the resistors R 14 and R 17 constituting the first-stage attenuation circuit 30. Have been. Resistor R 14, the transistor TR 1 of R 17 each, the connection point between the base of TR 2 together is connected to a power supply V CC through a resistor R 15, R 18 each, resistors R 16, R
Grounded via 19 each.
【００２３】端子１０，１２夫々の入力電圧Ｖin+1，Ｖ
in-1夫々は減衰回路３０で電圧ＶAT TN1 ，ＶATTN2 に減
衰されてトランジスタＴＲ1 ，ＴＲ2 夫々のベースに供
給される。The input voltages V in + 1 and V of the terminals 10 and 12 respectively
in-1 respectively is supplied is attenuated to the voltage V AT TN1, V ATTN2 the transistor TR 1, TR 2 respectively of the base in the attenuation circuit 30.
【００２４】[0024]
【数５】 (Equation 5)
【００２５】トランジスタＴＲ1 のコレクタは抵抗Ｒ2
を介して電源ＶCCに接続され、トランジスタＴＲ2 のコ
レクタは電源ＶCCに接続されている。トランジスタＴＲ
1 ，ＴＲ2 のエミッタは定電流源としてのＮＰＮ形トラ
ンジスタＴＲ4 のコレクタに共通に接続されている。Ｎ
ＰＮ形トランジスタＴＲ3 とＴＲ4 とはカレントミラー
回路を構成し、夫々のエミッタは接地されている。トラ
ンジスタＴＲ3 のコレクタは抵抗Ｒ1 を介して電源ＶCC
に接続されている。The collector of the transistor TR 1 is connected to a resistor R 2
It is connected to a power supply V CC via the collector of the transistor TR 2 is connected to the power source V CC. Transistor TR
1, the emitter of TR 2 is connected in common to the collector of an NPN transistor TR 4 as a constant current source. N
Constitute a current mirror circuit with the PN-type transistor TR 3 and TR 4, the emitter of each is grounded. Power V CC collector of the transistor TR 3 is connected through a resistor R 1
It is connected to the.
【００２６】上記の単一出力差動増幅回路１４のトラン
ジスタＴＲ1 のコレクタは第１段の駆動回路１６のＰＮ
Ｐ形トランジスタＴＲ5 ，ＴＲ6 夫々のベースに接続さ
れている。トランジスタＴＲ5 はエミッタを電源ＶCCに
接続され、コレクタを抵抗Ｒ 3 を介して接地されてい
る。トランジスタＴＲ6 はエミッタを電源ＶCCに接続さ
れ、コレクタをトランジスタＴＲ5 のコレクタと共通接
続されている。The single output differential amplifier circuit 14
Jista TR1Is the PN of the first stage drive circuit 16
P-type transistor TRFive, TR6Connected to each base
Have been. Transistor TRFiveIs the power supply VCCTo
Connected and the collector connected to a resistor R ThreeIs grounded through
You. Transistor TR6Is the power supply VCCConnected to
And the collector is a transistor TRFiveCommon with common collectors
Has been continued.
【００２７】上記の駆動回路１６のトランジスタＴＲ6
のコレクタは第２段の減衰回路３２を構成する抵抗Ｒ27
を介して第２段の単一出力差動増幅回路１８を構成する
ＮＰＮ形トランジスタＴＲ8 のベースに接続されてい
る。また非反転入力端子２０は第２段の減衰回路３２を
構成する抵抗Ｒ24を介して差動増幅回路１８を構成する
ＮＰＮ形トランジスタＴＲ7 のベースに接続されてい
る。The transistor TR 6 of the above driving circuit 16
Is a resistor R 27 constituting the second stage attenuation circuit 32.
It is connected to the base of an NPN transistor TR 8 constituting the second stage of the single output differential amplifier circuit 18 via the. The non-inverting input terminal 20 is connected to the base of an NPN transistor TR 7 constituting the differential amplifier circuit 18 via a resistor R 24 which constitute the damping circuit 32 of the second stage.
【００２８】抵抗Ｒ24，Ｒ27夫々のトランジスタＴ
Ｒ7 ，ＴＲ8 のベースとの接続点は抵抗Ｒ25，Ｒ28夫々
を介して電源ＶCCに接続されると共に、抵抗Ｒ26，Ｒ29
夫々を介して接地されている。抵抗Ｒ24，Ｒ27夫々の入
力電圧Ｖ24，Ｖ27夫々は減衰回路３２で電圧ＶATTN11，
ＶATTN12に減衰されてトランジスタＴＲ7 ，ＴＲ8 夫々
のベースに供給される。Each of the transistors T of the resistors R 24 and R 27
The connection points between the bases of R 7 and TR 8 are connected to the power supply V CC via resistors R 25 and R 28 , respectively, and the resistors R 26 and R 29
Grounded via each. The input voltages V 24 and V 27 of the resistors R 24 and R 27 , respectively , are applied to the voltage V ATTN11 ,
The voltage is attenuated to V ATTN12 and supplied to the bases of the transistors TR 7 and TR 8 .
【００２９】[0029]
【数６】 (Equation 6)
【００３０】第１段、第２段の単一出力差動増幅回路１
４，１８は同一構成とされている。トランジスタＴＲ7
のコレクタは抵抗Ｒ5 を介して電源ＶCCに接続され、ト
ランジスタＴＲ8 のコレクタは電源ＶCCに接続されてい
る。トランジスタＴＲ7 ，ＴＲ8 のエミッタは定電流源
としてのＮＰＮ形トランジスタＴＲ10のコレクタに共通
に接続されている。ＮＰＮ形トランジスタＴＲ9 とＴＲ
10とはカレントミラー回路を構成し、夫々のエミッタは
接地されている。トランジスタＴＲ9 のコレクタは抵抗
Ｒ4 を介して電源ＶCCに接続されている。First-stage and second-stage single-output differential amplifier circuit 1
Reference numerals 4 and 18 have the same configuration. Transistor TR 7
The collector is connected through a resistor R 5 to the power supply V CC, a collector of the transistor TR 8 is connected to the power source V CC. The emitters of the transistors TR 7 and TR 8 are commonly connected to the collector of an NPN transistor TR 10 as a constant current source. NPN transistors TR 9 and TR
10 forms a current mirror circuit, and each emitter is grounded. The collector of the transistor TR 9 is connected to the power source V CC through a resistor R 4.
【００３１】上記の単一出力差動増幅回路１８のトラン
ジスタＴＲ7 のコレクタは第２段の駆動回路２２のＰＮ
Ｐ形トランジスタＴＲ11，ＴＲ12夫々のベースに接続さ
れている。第１段、第２段の駆動回路１６，２２は同一
構成とされている。トランジスタＴＲ11はエミッタを電
源ＶCCに接続され、コレクタを抵抗Ｒ6 を介して接地さ
れている。トランジスタＴＲ12はエミッタを電源ＶCCに
接続され、コレクタをトランジスタＴＲ11のコレクタと
共通接続されている。The collector of the transistor TR 7 of the single-output differential amplifier circuit 18 is connected to the PN of the second-stage drive circuit 22.
P-type transistors TR 11 and TR 12 are connected to their respective bases. The first-stage and second-stage drive circuits 16 and 22 have the same configuration. Transistor TR 11 is connected to the emitter to a power source V CC, a collector through a resistor R 6 is grounded. Transistor TR 12 is connected to the emitter to a power source V CC, it is commonly connected to the collector and the collector of the transistor TR 11.
【００３２】上記の駆動回路２２のトランジスタＴＲ12
のコレクタは出力端子２４に接続されている。ここで、
反転入力端子１２、非反転入力端子２０夫々の電圧Ｖ
in-1，Ｖin+2夫々は一定電圧に固定する。入力端子１
０，１２間に入力された信号電圧は減衰回路３０で減衰
された後、第１段の単一出力差動増幅回路１４で増幅さ
れる。トランジスタＴＲ4 のコレクタには次式で表わさ
れる電流Ｉ4Cが常に一定に流れる。The transistor TR 12 of the above driving circuit 22
Are connected to the output terminal 24. here,
The voltage V of each of the inverting input terminal 12 and the non-inverting input terminal 20
Each of in-1 and Vin + 2 is fixed to a constant voltage. Input terminal 1
The signal voltage input between 0 and 12 is attenuated by the attenuator 30 and then amplified by the first-stage single-output differential amplifier 14. A current I 4C expressed by the following equation always flows through the collector of the transistor TR 4 constantly.
【００３３】[0033]
【数７】 (Equation 7)
【００３４】但し、ＩR1は抵抗Ｒ1 に流れる電流、ＶBE
はトランジスタＴＲ3 のベース・エミッタ間電圧降下、
βはトランジスタＴＲ4 の電流増幅率ｈｆｅである。ト
ランジスタＴＲ1 ，ＴＲ2 夫々のエミッタ電流Ｉ1E，Ｉ
2Eは、ベース・エミッタ間電圧ＶBE1 ，ＶBE2 を用い
て、ダイオードと同様に次式で表わされる。Where I R1 is the current flowing through the resistor R 1 , V BE
The base-emitter voltage drop of the transistor TR 3,
The β is a current amplification factor hfe of the transistor TR 4. The emitter currents I 1E and I 1E of the transistors TR 1 and TR 2 , respectively.
2E is expressed by the following equation using the base-emitter voltages V BE1 and V BE2 , similarly to the diode.
【００３５】[0035]
【数８】 (Equation 8)
【００３６】 また、Ｉ4C＝Ｉ1E＋Ｉ2E ・・・（４） 但し、ＩS1，ＩS2は各トランジスタＴＲ1 ，ＴＲ2 の飽
和電流であり、ＩS1，Ｉ S2である。故に、Also, I4C= I1E+ I2E ... (4) where IS1, IS2Is each transistor TR1, TRTwoTired of
Sum current and IS1, I S2It is. Therefore,
【００３７】[0037]
【数９】 (Equation 9)
【００３８】上記の（４），（５）式より次の式が得ら
れる。The following equations are obtained from the above equations (4) and (5).
【００３９】[0039]
【数１０】 (Equation 10)
【００４０】但しＶ0 はトランジスタＴＲ1 のコレクタ
電圧、α0 は電流増幅率である上記の（６）式，（７）
式は図７に実線で示す特性となる。このため、ＶCC−Ｖ
0 ＜｛トランジスタＴＲ5 ，ＴＲ6 のスレッショルド電
圧｝の場合にＴＲ5 ，ＴＲ6 はオフとなり、逆にＶCC−
Ｖ0 ＞｛トランジスタＴＲ 5 ，ＴＲ6 のスレッショルド
電圧｝の場合にＴＲ5 ，ＴＲ6 はオンとなる。Where V0Is the transistor TR1Collector
Voltage, α0Is the current amplification factor, the above equation (6), (7)
The equation has the characteristics shown by the solid line in FIG. Therefore, VCC-V
0<｛Transistor TRFive, TR6Threshold voltage
TR for pressure｝Five, TR6Is turned off, and VCC−
V0> Transistor TR Five, TR6Threshold
TR for voltage｝Five, TR6Turns on.
【００４１】つまり、単一出力差動増幅回路１４及び駆
動回路１６は端子１０の入力信号を非反転増幅して単一
出力差動増幅回路１８に供給しており、単一出力差動増
幅回路１８及び駆動回路２２は反転増幅を行い端子２４
より出力する。駆動回路１６のトランジスタＴＲ5 ，Ｔ
Ｒ6 夫々は図２に示すように電流増幅率ｈｆｅがコレク
タ電流ＩC によって変化し、出力特性に歪みが生じる。
しかし、第２段の駆動回路２２のトランジスタＴＲ11，
ＴＲ12も同一特性であるため、第１段の駆動回路１６に
よる出力特性の歪みは第２段の駆動回路２２による出力
特性の歪みで相殺され、出力端子２４における出力特性
は歪みが小さくなる。That is, the single output differential amplifier circuit 14 and the drive circuit 16 non-invertingly amplify the input signal of the terminal 10 and supply the same to the single output differential amplifier circuit 18. 18 and the drive circuit 22 perform inversion amplification and perform
Output more. The transistors TR 5 and T of the drive circuit 16
As shown in FIG. 2, the current amplification factor hfe of each of R 6 changes depending on the collector current I C , and the output characteristics are distorted.
However, the transistors TR 11 ,
Since the TR 12 also has the same characteristic, the distortion of the output characteristic by the first-stage drive circuit 16 is canceled by the distortion of the output characteristic by the second-stage drive circuit 22, and the distortion of the output characteristic at the output terminal 24 is reduced.
【００４２】図４の回路の入出力特性を図５に示す。図
５の実線III は入力電圧Ｖin+1に対するトランジスタＴ
Ｒ6 のコレクタ電圧ＶC6を示し、実線IVは入力電圧Ｖ
in+1に対する出力電圧Ｖout を示している。減衰回路３
０は抵抗Ｒ14〜Ｒ19夫々の抵抗値を変更することにより
入力信号に対する減衰率を可変できる。減衰回路３２も
同様である。このように減衰回路３０，３２の減衰率を
変更することにより、図４に示すオペアンプの出力特性
を図６に示すように可変できる。図６では減衰回路３
０，３２の減衰率を大きくしたときの出力特性をＶａ，
Ｖｂ，Ｖｃ，Ｖｄ，Ｖｄの順に示している。FIG. 5 shows the input / output characteristics of the circuit of FIG. The solid line III in FIG. 5 represents the transistor T with respect to the input voltage Vin + 1 .
R 6 indicates the collector voltage V C6 , and solid line IV indicates the input voltage V C6.
The output voltage V out with respect to in + 1 is shown. Damping circuit 3
0 can vary the attenuation for an input signal by changing the resistance value of the resistor R 14 to R 19 each. The same applies to the attenuation circuit 32. By changing the attenuation rates of the attenuation circuits 30 and 32 in this manner, the output characteristics of the operational amplifier shown in FIG. 4 can be varied as shown in FIG. In FIG. 6, the attenuation circuit 3
The output characteristics when the attenuation factor of 0, 32 is increased are Va,
Vb, Vc, Vd, and Vd are shown in this order.
【００４３】このように、本実施例では直流動作を想定
しているためＣＭＲＲを考慮する必要がなく、コンデン
サが不要でＰＮＰトランジスタの数を少なくでき、ま
た、要求動作にＰＮＰトランジスタが必要な駆動回路以
外にはＰＮＰトランジスタを使用していない。また、減
衰回路によって出力レベルが可変となり、複数段縦続接
続することによって歪み特性が改善されることから、必
要な特性を回路定数で合わせ込むことが可能となり、余
分な付加回路が不要となり、回路素子数を減少できる。
これによって小型化が可能となる。As described above, in the present embodiment, the DC operation is assumed, so that it is not necessary to consider the CMRR, the capacitor is unnecessary, the number of PNP transistors can be reduced, and the driving which requires the PNP transistor for the required operation is performed. No PNP transistor is used except for the circuit. In addition, the output level can be varied by the attenuation circuit, and the distortion characteristics can be improved by cascading a plurality of stages, so that the required characteristics can be adjusted by circuit constants, and an additional circuit is not required. The number of elements can be reduced.
This enables miniaturization.
【００４４】なお、上記実施例では差動増幅回路と駆動
回路、又はこれに減衰回路を付加したものを２段縦続接
続しているが、これは４段、６段等、複数段縦続接続す
る構成であっても良い。In the above embodiment, the differential amplifier circuit and the driving circuit, or a circuit obtained by adding an attenuating circuit to the driving circuit, are cascaded in two stages. However, this is cascaded in a plurality of stages such as four stages and six stages. It may be a configuration.
【００４５】[0045]
【発明の効果】上述の如く、請求項１に記載の発明は、
供給される信号を減衰して出力する減衰回路と、上記減
衰回路より出力される信号を反転増幅して出力する差動
増幅回路と、上記差動増幅回路の出力を出力する出力駆
動回路とを複数段縦続接続して構成する。As described above, the first aspect of the present invention provides
An attenuation circuit that attenuates and outputs the supplied signal; a differential amplifier circuit that inverts and amplifies the signal output from the attenuation circuit and outputs the output signal; and an output drive circuit that outputs the output of the differential amplifier circuit. It is configured by cascading multiple stages.
【００４６】このように、減衰回路の減衰率を変更して
必要な特性を得、また複数段継続接続することにより歪
み特性が改善されるため、余分な付加回路を設ける必要
がなく、素子数が減少し、また、コンデンサが不要とな
り、ＰＮＰ形トランジスタの数が減少し、素子を形成す
る面積が小さくなり、小型化が可能となる。As described above, the required characteristics are obtained by changing the attenuation factor of the attenuation circuit, and the distortion characteristics are improved by connecting a plurality of stages continuously, so that there is no need to provide an extra additional circuit, and the number of elements is reduced. In addition, a capacitor is not required, the number of PNP transistors is reduced, an area for forming elements is reduced, and downsizing can be achieved.
【図１】本発明の回路図である。FIG. 1 is a circuit diagram of the present invention.
【図２】トランジスタの特性図である。FIG. 2 is a characteristic diagram of a transistor.
【図３】図１の回路の出力特性図である。FIG. 3 is an output characteristic diagram of the circuit of FIG. 1;
【図４】本発明の回路図である。FIG. 4 is a circuit diagram of the present invention.
【図５】図４の回路の出力特性図である。FIG. 5 is an output characteristic diagram of the circuit of FIG. 4;
【図６】出力特性の可変を示す図である。FIG. 6 is a diagram showing a change in output characteristics.
【図７】本発明を説明するための特性図である。FIG. 7 is a characteristic diagram for explaining the present invention.
【図８】従来回路の回路図である。FIG. 8 is a circuit diagram of a conventional circuit.
【図９】図８の回路の出力特性図である。9 is an output characteristic diagram of the circuit of FIG.
１４，１８ 単一出力差動増幅回路 １６，２２ 駆動回路 ３０，３２ 減衰回路 Ｒ1 〜Ｒ29 抵抗 ＴＲ1 〜ＴＲ12 トランジスタ14, 18 Single output differential amplifying circuit 16, 22 Drive circuit 30, 32 Attenuation circuit R 1 to R 29 Resistance TR 1 to TR 12 Transistor
Claims (1)
回路と、 上記減衰回路より供給される信号を非反転増幅して出力
する差動増幅回路と、 上記差動増幅回路の出力を出力する出力駆動回路とを複
数段縦続接続して構成したことを特徴とするオペレーシ
ョナルアンプ回路。1. An attenuating circuit for attenuating and outputting a supplied signal, a differential amplifying circuit for non-inverting amplifying and outputting a signal supplied from the attenuating circuit, and an output of the differential amplifying circuit An operational amplifier circuit comprising a plurality of output drive circuits connected in cascade.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10627497A JPH10303659A (en) | 1997-04-23 | 1997-04-23 | Operational amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10627497A JPH10303659A (en) | 1997-04-23 | 1997-04-23 | Operational amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303659A true JPH10303659A (en) | 1998-11-13 |
Family
ID=14429510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10627497A Withdrawn JPH10303659A (en) | 1997-04-23 | 1997-04-23 | Operational amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303659A (en) |
-
1997
- 1997-04-23 JP JP10627497A patent/JPH10303659A/en not_active Withdrawn
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