JPH10303387A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH10303387A JPH10303387A JP9111242A JP11124297A JPH10303387A JP H10303387 A JPH10303387 A JP H10303387A JP 9111242 A JP9111242 A JP 9111242A JP 11124297 A JP11124297 A JP 11124297A JP H10303387 A JPH10303387 A JP H10303387A
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- sense amplifier
- main bit
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、半導体記憶装置におけるセン
スアンプ配置のための構造の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to an improvement in a structure for arranging sense amplifiers in a semiconductor memory device.
【０００２】[0002]
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）に代表される半導体記憶装置は、高集積化が
進むにつれて、その構造が変化している。特に、ＤＲＡ
Ｍの高集積化を１Ｇｂｉｔ（ギガビット）に代表される
Ｇｂｉｔ級へと押し進めた場合、メモリセル領域、周辺
回路領域のサイズの縮小が余儀なくされる。ＤＲＡＭに
おいては、単純にその構造を変えずに、メモリ容量を増
加すると、メモリセルからの信号電圧が低下したり、消
費電力および遅延時間が増大する。そのため、消費電力
および遅延時間の増大を抑制するため、ビット線または
ワード線を多数に分割するという方法が用いられる。2. Description of the Related Art In recent years, DRAMs (Dynamic Random Acceses) have been developed.
The structure of a semiconductor storage device typified by a s Memory) is changing as the degree of integration increases. In particular, DRA
If the high integration of M is pushed to the Gbit class represented by 1 Gbit (gigabit), the size of the memory cell region and the peripheral circuit region must be reduced. In a DRAM, if the memory capacity is increased without changing its structure, a signal voltage from a memory cell is reduced, and power consumption and delay time are increased. Therefore, in order to suppress the increase in power consumption and delay time, a method of dividing a bit line or a word line into many is used.
【０００３】具体的には、伊藤清男著（超ＬＳＩメモ
リ）Ｐ．１３２〜Ｐ．１３９に、ワード線の分割方法、
ビット線の分割方法およびセンスアンプ配置方法が開示
されている。More specifically, see Kiyoo Ito (ultra LSI memory), p. 132-P. 139, a word line dividing method,
A bit line division method and a sense amplifier arrangement method are disclosed.
【０００４】ここで、ビット線の分割を例にして、従来
のアレイ制御回路の分割方法と配置方法とについて説明
する。Here, a conventional method of dividing and arranging an array control circuit will be described, taking division of a bit line as an example.
【０００５】まず、図７を参照して、ＤＲＡＭにおける
ビット線のレイアウト方式の１種として、オープンビッ
ト線配置の構造について説明する。なお、図７は、オー
プンビット線構成を概念的に示す平面図である。First, a structure of an open bit line arrangement will be described as one type of a bit line layout method in a DRAM with reference to FIG. FIG. 7 is a plan view conceptually showing an open bit line configuration.
【０００６】１つのセンスアンプＳＡｊに接続される１
対のビット線ＢＬｊ、／ＢＬｊがそのセンスアンプを挟
んで対向配置されている。このオープンビット線構成に
よれば、メモリセルＭｉｊは、ワード線ＷＬｉとビット
線ＢＬｊ，／ＢＬｊの各交差点に１個ずつ配置される。
そのため、レイアウトの効率の上では、オープンビット
線構成はメモリセルの高密度化に適している。[0006] 1 connected to one sense amplifier SAj
A pair of bit lines BLj and / BLj are opposed to each other with the sense amplifier interposed therebetween. According to this open bit line configuration, one memory cell Mij is arranged at each intersection of the word line WLi and the bit lines BLj and / BLj.
Therefore, in terms of layout efficiency, the open bit line configuration is suitable for increasing the density of memory cells.
【０００７】しかしながら、オープンビット線構成は，
１本のビット線に対して１個のセンスアンプＳＡｊが対
応するように配置されるため、センスアンプの配置間隔
（ピッチ）はビット線間隔に支配される。すなわち、セ
ンスアンプは１メモリセルピッチ内に配置される必要
上、センスアンプのピッチの緩和は不可能であり、オー
プンビット線構成はセンスアンプの設計レイアウト上不
利である。However, the open bit line configuration is
Since one sense amplifier SAj is arranged so as to correspond to one bit line, the arrangement interval (pitch) of the sense amplifiers is controlled by the bit line interval. That is, since the sense amplifier must be arranged within one memory cell pitch, the pitch of the sense amplifier cannot be relaxed, and the open bit line configuration is disadvantageous in the design layout of the sense amplifier.
【０００８】次に、図８を参照して、ＤＲＡＭにおける
ビット線のレイアウト方式の１種として折返しビット線
構成について説明する。なお、図８は、折返しビット線
構成を概念的に示す平面図てある。Next, a folded bit line configuration will be described as one type of a bit line layout method in a DRAM with reference to FIG. FIG. 8 is a plan view conceptually showing a folded bit line configuration.
【０００９】１つのセンスアンプＳＡｊに接続される１
対のビット線ＢＬｊ，／ＢＬｊが平行に配置されてい
る。この折返しビット線構成によれば、ビット線対を構
成する２本のビット線が近接しているので、加工による
ばらつき、電気的なノイズなどの影響を受けにくい。し
たがって、ビット線のバランスやセンスアンプの感度の
面から、図７に示されるオープンビット線構成に比べて
有利である。1 connected to one sense amplifier SAj
A pair of bit lines BLj and / BLj are arranged in parallel. According to this folded bit line configuration, the two bit lines that make up the bit line pair are close to each other, and therefore are not easily affected by variations due to processing, electrical noise, and the like. Therefore, it is more advantageous than the open bit line configuration shown in FIG. 7 in terms of the bit line balance and the sense amplifier sensitivity.
【００１０】また、この折返しビット線構成によれば、
センスアンプの片側に配置されたメモリセルアレイに隣
り合う２本のビット線からなるビット線対が配置される
ため、センスアンプの配置間隔（ピッチ）は２メモリセ
ルピッチに緩和される。すなわち、オープンビット線構
成に比べて、折返しビット線構成はセンスアンプの設計
レイアウト上、比較的有利な構成である。According to the folded bit line configuration,
Since a bit line pair consisting of two adjacent bit lines is arranged in the memory cell array arranged on one side of the sense amplifier, the arrangement interval (pitch) of the sense amplifier is reduced to two memory cell pitches. That is, the folded bit line configuration is a relatively advantageous configuration on the sense amplifier design layout as compared with the open bit line configuration.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、図８に
示すように、折返しビット線構成によれば、通過ワード
線の処理などの設計レイアウトの制限により、ワード線
ＷＬｉとビット線ＢＬｊ，／ＢＬｊのすべての交点にメ
モリセルＭｉｊを配置することはできない。そのため、
メモリセルアレイの高密度化、すなわちメモリセルアレ
イ領域の面積の縮小が十分に図られない。However, as shown in FIG. 8, according to the folded bit line configuration, the word line WLi and the bit lines BLj and / BLj are not connected due to the limitation of the design layout such as the processing of the passing word line. Memory cells Mij cannot be arranged at all intersections. for that reason,
The density of the memory cell array, that is, the area of the memory cell array region cannot be sufficiently reduced.
【００１２】今後、Ｇｂｉｔ級に対応して半導体記憶装
置の高集積化が進むと、図９に示すように、センスアン
プの配置間隔（ピッチ）が、メモリセルピッチよりも大
きくなり、メモリセルアレイ領域１００よりもセンスア
ンプ領域の方が大きくなってしまう。その結果、センス
アンプの設計レイアウトを行なうことができなくなる。In the future, as semiconductor memory devices become more highly integrated corresponding to the Gbit class, as shown in FIG. 9, the arrangement interval (pitch) of sense amplifiers becomes larger than the memory cell pitch, and the memory cell array area becomes larger. The sense amplifier area is larger than 100. As a result, the design layout of the sense amplifier cannot be performed.
【００１３】さらに、メモリセル領域１００とセンスア
ンプ領域とをつなぐための余分な配線領域１１０が生じ
るため、半導体記憶装置の面積が増加するという問題が
生じる。Further, since an extra wiring region 110 for connecting the memory cell region 100 and the sense amplifier region is generated, there is a problem that the area of the semiconductor memory device increases.
【００１４】一方、センスアンプ領域のセンスアンプの
配置間隔（ピッチ）に合せてメモリセルアレイ領域１０
０におけるビット線を配置すると、メモリセル回路領域
１００の面積が増加し、半導体記憶装置の面積が増加す
るという問題が生じる。On the other hand, according to the arrangement interval (pitch) of the sense amplifiers in the sense amplifier region, the memory cell array region 10
When the bit line at 0 is arranged, there is a problem that the area of the memory cell circuit region 100 increases and the area of the semiconductor memory device increases.
【００１５】ここで、このような問題点を解決するため
に、特開平２−１６６６９０号公報に、センスアンプの
配置について提案されている。このセンスアンプの配置
について、図１０および図１１を参照して説明する。な
お、図１０は、特開平２−１６６６９０号公報に開示さ
れた折返しビット線構成を概念的に示す平面図であり、
図１５は、センスアンプとビット線との接続を概念的に
示す図である。Here, in order to solve such a problem, Japanese Patent Application Laid-Open No. 2-166690 proposes an arrangement of sense amplifiers. The arrangement of the sense amplifier will be described with reference to FIGS. FIG. 10 is a plan view conceptually showing a folded bit line configuration disclosed in Japanese Patent Application Laid-Open No. 2-166690.
FIG. 15 is a diagram conceptually showing a connection between a sense amplifier and a bit line.
【００１６】上記公報に開示されたセンスアンプの配置
によれば、ビット線ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ
３の延びる方向に沿って、センスアンプＳＡ０〜ＳＡ３
が配置されている。このように、センスアンプＳＡ０〜
ＳＡ３を配置することによって、ビット線のピッチ間隔
に影響されることなくセンスアンプＳＡ０〜ＳＡ３を配
置することが可能となっている。According to the arrangement of the sense amplifiers disclosed in the above publication, the bit lines BL0 to BL3, / BL0 to / BL
3, the sense amplifiers SA0 to SA3
Is arranged. Thus, the sense amplifiers SA0 to SA0
By arranging SA3, it is possible to arrange the sense amplifiers SA0 to SA3 without being affected by the pitch interval of the bit lines.
【００１７】しかしながら、具体的にセンスアンプＳＡ
０〜ＳＡ３を配置した場合、センスアンプ帯を設けるた
めの必要面積から、センスアンプがワード線ＷＬｉの延
びる方向にそれぞれずれて配置されることになる。その
結果、センスアンプを形成するための領域が、メモリセ
ルアレイ領域からはみ出してしまうという問題が生じ
る。However, specifically, the sense amplifier SA
When 0 to SA3 are arranged, the sense amplifiers are arranged so as to be shifted from each other in the direction in which the word line WLi extends, from the area required for providing the sense amplifier band. As a result, there is a problem that a region for forming the sense amplifier protrudes from the memory cell array region.
【００１８】したがって、この発明は上記のような問題
点を解消するためになされたもので、メモリセルアレイ
領域を構成するビット線の間隔と無関係にセンスアンプ
を配置することができるとともに、そのセンスアンプ回
路が形成される領域が占める平面面積を効率よく小さく
することが可能な半導体記憶装置を提供することを目的
とする。Therefore, the present invention has been made to solve the above-mentioned problems, and it is possible to arrange a sense amplifier regardless of the interval between bit lines constituting a memory cell array region and to provide the sense amplifier. It is an object of the present invention to provide a semiconductor memory device capable of efficiently reducing a planar area occupied by a region where a circuit is formed.
【００１９】[0019]
【課題を解決するための手段】この発明に従った半導体
記憶装置は、同じ方向に延びる第１メインビット線と第
２メインビット線とからなるメインビット線が複数本配
置され、上記メインビット線に交差するように配列され
る複数本のワード線と、上記メインビット線と上記ワー
ド線との交差点に配置された複数個のメモリセルからな
るメモリセルアレイ領域と、上記メモリセルアレイ領域
から延びる上記メインビット線に対応して接続され、上
記メインビット線の電圧差を感知し、増幅するための複
数個のセンスアンプ手段とを備えている。さらに、上記
センスアンプ手段は、上記メインビット線対の延びる方
向に沿って複数個並ぶように配列され、上記各センスア
ンプと上記各メインビット線との接続には、それぞれ上
記ワード線が延びる方向と同じ方向に延びる第１サブビ
ット線と第２サブビット線とからなるサブビット線が複
数本用いられている。In a semiconductor memory device according to the present invention, a plurality of main bit lines including a first main bit line and a second main bit line extending in the same direction are arranged. A plurality of word lines arranged so as to intersect with each other, a memory cell array region including a plurality of memory cells arranged at an intersection of the main bit line and the word line, and a main line extending from the memory cell array region. A plurality of sense amplifiers connected to the bit lines for sensing and amplifying the voltage difference between the main bit lines. Further, the plurality of sense amplifiers are arranged so as to be arranged along the direction in which the main bit line pair extends, and the sense amplifiers and the main bit lines are connected in the direction in which the word lines extend. A plurality of sub-bit lines including a first sub-bit line and a second sub-bit line extending in the same direction as the above are used.
【００２０】また、好ましくは、上記第１メインビット
線と上記第２メインビット線とは、平行に配置されてい
る。Preferably, the first main bit line and the second main bit line are arranged in parallel.
【００２１】また、好ましくは、上記第１メインビット
線と上記第２メインビット線とは、同一の直線上に配置
されている。Preferably, the first main bit line and the second main bit line are arranged on the same straight line.
【００２２】[0022]
（実施の形態１）以下、図１および図２を参照して、こ
の発明に従った実施の形態１における半導体記憶装置に
おいて、折返しビット線構成に適用した場合について説
明する。なお、図１は、折返しビット線構造のレイアウ
トを概念的に示す平面図であり、図２は、センスアンプ
とビット線との接続の関係を概念的に示す平面図であ
る。(Embodiment 1) A case where the present invention is applied to a folded bit line configuration in a semiconductor memory device according to Embodiment 1 of the present invention will be described with reference to FIGS. FIG. 1 is a plan view conceptually showing a layout of a folded bit line structure, and FIG. 2 is a plan view conceptually showing a connection relationship between a sense amplifier and a bit line.
【００２３】まず、図１を参照して、４個のセンスアン
プＳＡ０，ＳＡ１，ＳＡ２およびＳＡ３がメインビット
線ＭＢＬ０〜ＭＢＬ３，／ＭＢＬ０〜／ＭＢＬ３の延び
る方向に沿って並んで配置されている。メインビット線
ＭＢＬｊ，／ＭＢＬｊとワード線ＷＬｉとの交差点に
は、通過ワード線の処理等のレイアウトの制限を受けて
１つおきにメモリセルＭｉｊが配置されている。First, referring to FIG. 1, four sense amplifiers SA0, SA1, SA2 and SA3 are arranged side by side along the direction in which main bit lines MBL0 to MBL3, / MBL0 to / MBL3 extend. At intersections of the main bit lines MBLj, / MBLj and the word lines WLi, every other memory cell Mij is arranged due to layout restrictions such as processing of passing word lines.
【００２４】メモリセルアレイ領域１００から延びるメ
インビット線は、各センスアンプＳＡ０，ＳＡ１，ＳＡ
２およびＳＡ３に接続される。Main bit lines extending from the memory cell array region 100 are connected to the sense amplifiers SA0, SA1, SA
2 and SA3.
【００２５】ここで、図２を参照して、メインビット線
とセンスアンプとの接続関係について説明する。センス
アンプＳＡ０に着目すると、メインビット線対ＭＢＬ
０，／ＭＢＬ０がメモリセルアレイ領域１００から延
び、センスアンプＳＡ０に接続される。ここで、メイン
ビット線対ＭＢＬ０，／ＭＢＬ０とセンスアンプＳＡ０
との接続には、ワード線方向に延びるサブビット線対Ｓ
ＢＬ０，／ＳＢＬ０が用いられる。Here, the connection relationship between the main bit line and the sense amplifier will be described with reference to FIG. Focusing on the sense amplifier SA0, the main bit line pair MBL
0, / MBL0 extends from the memory cell array region 100 and is connected to the sense amplifier SA0. Here, the main bit line pair MBL0 and / MBL0 and the sense amplifier SA0
Is connected to a sub-bit line pair S extending in the word line direction.
BL0 and / SBL0 are used.
【００２６】同様に、メインビット線対ＭＢＬ１，／Ｍ
ＢＬ１とセンスアンプＳＡ１との接続には、ワード線方
向に延びるサブビット線対ＳＢＬ１，／ＳＢＬ１が用い
られる。メインビット線対ＭＢＬ２，／ＭＢＬ２とセン
スアンプＳＡ２との接続には、ワード線方向に延びるサ
ブビット線対ＳＢＬ２，／ＳＢＬ２が用いられる。メイ
ンビット線対ＭＢＬ３，／ＭＢＬ３とセンスアンプＳＡ
３との接続には、ワード線方向に延びるサブビット線対
ＳＢＬ３，／ＳＢＬ３が用いられる。Similarly, main bit line pair MBL1, / M
For connection between BL1 and sense amplifier SA1, a pair of sub-bit lines SBL1, / SBL1 extending in the word line direction is used. For connection between the main bit line pair MBL2, / MBL2 and the sense amplifier SA2, a sub bit line pair SBL2, / SBL2 extending in the word line direction is used. Main bit line pair MBL3, / MBL3 and sense amplifier SA
3 is connected to a pair of sub-bit lines SBL3 and / SBL3 extending in the word line direction.
【００２７】このように、サブビット線対を介在してメ
インビット線対と対応するセンスアンプとを接続するこ
とによって、センスアンプＳＡ０〜ＳＡ３の配置を任意
の配置に設計することが可能となる。その結果、センス
アンプＳＡ０〜ＳＡ３を効率よく配置することが可能と
なる。As described above, by connecting the main bit line pair and the corresponding sense amplifier via the sub bit line pair, the arrangement of the sense amplifiers SA0 to SA3 can be designed to be arbitrary. As a result, the sense amplifiers SA0 to SA3 can be efficiently arranged.
【００２８】また、図３を参照して、図１および図２で
説明したセンスアンプの配置を、実際のＤＲＡＭに適用
した場合のセンスアンプレイアウトを説明する。Referring to FIG. 3, a sense amplifier layout when the arrangement of the sense amplifiers described in FIGS. 1 and 2 is applied to an actual DRAM will be described.
【００２９】図３においては、８ビットごとに同じパタ
ーンが繰返されるパターンを有し、メインビット線対Ｍ
ＢＬ０，／ＭＢＬ０〜ＭＢＬ７，／ＭＢＬ７の８つのメ
インビット線対を有している。また、これらのメインビ
ット線対に対応する８つのセンスアンプＳＡ０〜ＳＡ７
が設けられている。FIG. 3 shows a pattern in which the same pattern is repeated every eight bits, and main bit line pair M
It has eight main bit line pairs BL0, / MBL0 to MBL7, / MBL7. Further, eight sense amplifiers SA0 to SA7 corresponding to these main bit line pairs are provided.
Is provided.
【００３０】ここで、図４を参照して、代表例として、
センスアンプＳＡ０，ＳＡ１領域の構成について説明す
る。Here, referring to FIG. 4, as a representative example,
The configuration of the sense amplifiers SA0 and SA1 will be described.
【００３１】メインビット線ＭＢＬ０がサブビット線Ｓ
ＢＬ０に接続され，メインビット線／ＭＢＬ０がサブビ
ット線／ＳＢＬ０に接続されている。サブビット線ＳＢ
Ｌ０は、センスアンプＳＡ０内に設けられたセンスアン
プトランジスタ３００内に設けられるゲート配線１０ｂ
に電気的に接続されている。また、サブビット線／ＳＢ
Ｌ０も同様に、ゲート配線１０ａに電気的に接続されて
いる。The main bit line MBL0 is connected to the sub bit line S
The main bit line / MBL0 is connected to the sub bit line / SBL0. Sub bit line SB
L0 is a gate line 10b provided in the sense amplifier transistor 300 provided in the sense amplifier SA0.
Is electrically connected to Also, the sub bit line / SB
Similarly, L0 is electrically connected to the gate line 10a.
【００３２】図４に示すように、ゲート配線１０ａ，１
０ｂは、ともにワード線が延びる方向に沿って十分なゲ
ート長さを有している。したがって、しきい値のばらつ
きが小さいセンスアンプトランジスタを提供することが
可能となる。その結果、ノイズに強い高性能のセンスア
ンプを提供することが可能となる。As shown in FIG. 4, the gate lines 10a, 1
0b both have a sufficient gate length along the direction in which the word lines extend. Therefore, it is possible to provide a sense amplifier transistor with small variation in threshold value. As a result, a high-performance sense amplifier resistant to noise can be provided.
【００３３】センスアンプＳＡ１の領域においても、メ
インビット線ＭＢＬ１がサブビット線ＳＢＬ１に接続さ
れ、メインビット線／ＭＢＬ１がサブビット線／ＳＢＬ
１に接続されている。サブビット線ＳＢＬ１はゲート配
線１０ｄに接続され、サブビット線／ＳＢＬ１はゲート
配線１０ｃに接続されている。In the region of sense amplifier SA1, main bit line MBL1 is connected to sub bit line SBL1, and main bit line / MBL1 is connected to sub bit line / SBL.
1 connected. Sub-bit line SBL1 is connected to gate line 10d, and sub-bit line / SBL1 is connected to gate line 10c.
【００３４】したがって、センスアンプＳＡ１領域にお
いても、センスアンプＳＡ０領域と同様に、センスアン
プトランジスタのゲート長さに余裕を持たせることがで
きるため、しきい値のばらつきが小さいセンスアンプト
ランジスタを提供することが可能となる。Therefore, in the sense amplifier SA1 region, similarly to the sense amplifier SA0 region, a margin can be provided for the gate length of the sense amplifier transistor, so that a sense amplifier transistor having a small variation in threshold value is provided. It becomes possible.
【００３５】また、サブビット線を用いてメインビット
線とセンスアンプとを接続することにより、センスアン
プの配置の設計の自由度が向上する。その結果、センス
アンプＳＡ０，ＳＡ１の２つの領域をまたがるように、
１つのセンスアンプ駆動トランジスタ２００を設けるこ
とが可能となる。したがって、２つのセンスアンプ形成
領域に対して１つのセンスアンプ駆動トランジスタを配
置することが可能となり、半導体記憶装置の高速動作を
実現させることが可能となる。Further, by connecting the main bit line and the sense amplifier using the sub-bit line, the degree of freedom in designing the arrangement of the sense amplifier is improved. As a result, over the two regions of the sense amplifiers SA0 and SA1,
One sense amplifier drive transistor 200 can be provided. Therefore, one sense amplifier drive transistor can be arranged for two sense amplifier formation regions, and high-speed operation of the semiconductor memory device can be realized.
【００３６】（実施の形態２）次に、図５を参照して、
この発明に従った実施の形態２における半導体記憶装置
において、オープンビット線構成に適用した場合につい
て説明する。図５は、オープンビット線構成のレイアウ
トを概念的に示す平面図である。(Embodiment 2) Next, referring to FIG.
A case where the semiconductor memory device according to the second embodiment of the present invention is applied to an open bit line configuration will be described. FIG. 5 is a plan view conceptually showing a layout of an open bit line configuration.
【００３７】メインビット線ＭＢＬ０〜ＭＢＬ３，／Ｍ
ＢＬ０〜／ＭＢＬ３の延びる方向に沿って４個のセンス
アンプＳＡ０〜ＳＡ３が配置されている。これらの４個
のセンスアンプの両側にはメモリセルアレイ領域１０
０，１００が配されている。メインビット線ＢＬｊ，／
ＢＬｊとワード線ＷＬｉの各交差点には、メモリセルＭ
ｉｊが１個ずつ配置されている。Main bit lines MBL0 to MBL3, / M
Four sense amplifiers SA0 to SA3 are arranged along the direction in which BL0 to / MBL3 extends. The memory cell array region 10 is located on both sides of these four sense amplifiers.
0,100 are arranged. Main bit line BLj, /
At each intersection of BLj and word line WLi, a memory cell M
ij are arranged one by one.
【００３８】メインビット線とセンスアンプとの接続関
係については、上述した実施の形態１と同様に、メイン
ビット線対ＭＢＬ０，／ＭＢＬ０とセンスアンプＳＡ０
との接続には、ワード線方向に延びるサブビット線対Ｓ
ＢＬ０，／ＳＢＬ０が用いられる。メインビット線対Ｍ
ＢＬ１，／ＭＢＬ１とセンスアンプＳＡ１との接続に
は、ワード線方向に延びるサブビット線対ＳＢＬ１，／
ＳＢＬ１が用いられる。メインビット線対ＭＢＬ２，／
ＭＢＬ２とセンスアンプＳＡ２との接続には、ワード線
方向に延びるサブビット線対ＳＢＬ２，／ＳＢＬ２が用
いられる。メインビット線対ＭＢＬ３，／ＭＢＬ３とセ
ンスアンプＳＡ３との接続には、ワード線方向に延びる
サブビット線対ＳＢＬ３，／ＳＢＬ３が用いられる。As to the connection relationship between the main bit lines and the sense amplifiers, as in the first embodiment, the main bit line pair MBL0, / MBL0 and the sense amplifier SA0 are connected.
Is connected to a sub-bit line pair S extending in the word line direction.
BL0 and / SBL0 are used. Main bit line pair M
The connection between BL1, / MBL1 and the sense amplifier SA1 is made by a pair of sub-bit lines SBL1, / BL extending in the word line direction.
SBL1 is used. Main bit line pair MBL2, /
For connection between MBL2 and sense amplifier SA2, a pair of sub-bit lines SBL2, / SBL2 extending in the word line direction is used. For connection between the main bit line pair MBL3, / MBL3 and the sense amplifier SA3, a sub bit line pair SBL3, / SBL3 extending in the word line direction is used.
【００３９】したがって、図５に示すオープンビット線
構成において、本願発明の構成を適用した場合において
も、実施の形態１と同様に、メインビット線対とセンス
アンプとをサブビット線を介在して用いることにより、
センスアンプの配置を任意の位置に配置することが可能
となり、センスアンプを効率よく配置し、半導体記憶装
置の高集積化を図ることが可能となる。Therefore, in the open bit line configuration shown in FIG. 5, even when the configuration of the present invention is applied, as in the first embodiment, a main bit line pair and a sense amplifier are used with a sub bit line interposed. By doing
It is possible to arrange the sense amplifiers at arbitrary positions, and it is possible to efficiently arrange the sense amplifiers and achieve high integration of the semiconductor memory device.
【００４０】また、本発明に従ったセンスアンプを、図
６に示すように、シェアードの折返し型ビット線方式に
適用した場合においても、同様の作用効果を得ることが
できる。Similar effects can be obtained even when the sense amplifier according to the present invention is applied to a shared folded bit line system as shown in FIG.
【００４１】以上、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなく、特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。As described above, the embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【００４２】[0042]
【発明の効果】この発明に従った半導体記憶装置によれ
ば、センスアンプとメインビット線との接続において、
サブビット線を用いるこにとより、センスアンプの配置
を任意の位置に設ける設計が可能となる。その結果、セ
ンスアンプを効率よく配置して、半導体記憶装置の高集
積を実現することが可能となる。According to the semiconductor memory device according to the present invention, in the connection between the sense amplifier and the main bit line,
By using the sub-bit lines, it is possible to design the arrangement of the sense amplifier at an arbitrary position. As a result, it is possible to efficiently arrange the sense amplifiers and achieve high integration of the semiconductor memory device.
【００４３】また、センスアンプ内に設けられるトラン
ジスタのゲート長さ（ワード線が延びる方向）に余裕を
持たせることができるため、しきい値のばらつきが小さ
いトランジスタを形成することが可能となる。その結
果、ノイズに強い高性能のセンスアンプを構成すること
が可能となる。Further, since a margin can be provided for the gate length (in the direction in which the word line extends) of the transistor provided in the sense amplifier, it is possible to form a transistor having a small variation in threshold voltage. As a result, a high-performance sense amplifier resistant to noise can be configured.
【００４４】また、サブビット線はセンスアンプ形成領
域にのみ配線されるため、たとえばメモリセルアレイ領
域に形成されるＤＲＡＭのキャパシタのセルプレートと
同じ配線層を使ってレイアウトすることが可能となる。
したがって、メモリセル形成領域とセンスアンプ形成領
域との段差が緩和され、セルプレート平坦化のプロセス
工程を削減することが可能となり、半導体記憶装置のプ
ロセス工程の簡略化を図ることが可能となる。Further, since the sub-bit lines are wired only to the sense amplifier formation region, layout can be performed using the same wiring layer as the cell plate of the DRAM capacitor formed in the memory cell array region, for example.
Therefore, a step between the memory cell formation region and the sense amplifier formation region is reduced, so that the number of process steps for flattening the cell plate can be reduced, and the process steps of the semiconductor memory device can be simplified.
【００４５】また好ましくは、第１メインビット線と第
２メインビット線とが平行に配置されている。これによ
り、上述した本発明における構造を従来のオープン型ビ
ット線方式のＤＲＡＭに適用することが可能となる。Preferably, the first main bit line and the second main bit line are arranged in parallel. This makes it possible to apply the above-described structure according to the present invention to a conventional open-type bit line type DRAM.
【００４６】また、好ましくは、第１メインビット線と
第２メインビット線とが同一の直線上に配置されてい
る。これにより、上述した発明を折返し型ビット線方式
に適用することが可能となる。Preferably, the first main bit line and the second main bit line are arranged on the same straight line. Thus, the above-described invention can be applied to the folded bit line system.
【図１】 この発明の実施の形態１における折返しビッ
ト線構成のレイアウトを概念的に示す平面図である。FIG. 1 is a plan view conceptually showing a layout of a folded bit line configuration according to a first embodiment of the present invention.
【図２】 図１における、センスアンプとビット線との
接続の関係を概念的に示す平面図である。FIG. 2 is a plan view conceptually showing a connection relationship between a sense amplifier and a bit line in FIG.
【図３】 図１におけるセンスアンプ配置を適用したセ
ンスアンプレイアウトを示す平面図である。FIG. 3 is a plan view showing a sense amplifier layout to which the sense amplifier arrangement shown in FIG. 1 is applied;
【図４】 図３におけるセンスアンプＳＡ０，ＳＡ１の
部分拡大図である。FIG. 4 is a partially enlarged view of sense amplifiers SA0 and SA1 in FIG. 3;
【図５】 この発明の実施の形態２におけるオープンビ
ット線構成のレイアウトを概念的に示す平面図である。FIG. 5 is a plan view conceptually showing a layout of an open bit line configuration according to a second embodiment of the present invention.
【図６】 この発明に基づいた実施の形態２におけるシ
ェアード型の折返しビット線構成のレイアウトを概念的
に示す平面図である。FIG. 6 is a plan view conceptually showing a layout of a shared folded bit line configuration in a second embodiment based on the present invention.
【図７】 従来技術におけるオープンビット線構成のレ
イアウトを概念的に示す平面図である。FIG. 7 is a plan view conceptually showing a layout of an open bit line configuration in a conventional technique.
【図８】 従来技術における折返しビット線構成のレイ
アウトを概念的に示す平面図である。FIG. 8 is a plan view conceptually showing a layout of a folded bit line configuration in the related art.
【図９】 従来技術における折返しビット線構成の問題
点を示す第１の図である。FIG. 9 is a first diagram illustrating a problem of a folded bit line configuration in the related art.
【図１０】 従来技術における折返しビット線構成の問
題点を示す第２の図である。FIG. 10 is a second diagram showing a problem of the folded bit line configuration in the related art.
【図１１】 図１０に示すメインビット線とセンスアン
プとの接続関係を概念的に示す平面図である。FIG. 11 is a plan view conceptually showing a connection relationship between a main bit line shown in FIG. 10 and a sense amplifier.
ＳＡ０〜ＳＡ３ センスアンプ、ＷＬｉ ワード線、Ｍ
ｊｉ メモリセル、ＭＢＬ０〜ＭＢＬ３、／ＭＢＬ０〜
／ＭＢＬ３ メインビット線、ＳＢＬ０〜ＳＢＬ３、／
ＳＢＬ０〜／ＳＢＬ３ サブビット線、１００ メモリ
セルアレイ領域。SA0 to SA3 sense amplifier, WLi word line, M
ji memory cell, MBL0-MBL3, / MBL0
/ MBL3 main bit line, SBL0-SBL3, /
SBL0 // SBL3 Sub-bit line, 100 memory cell array area.
Claims (3)
第２メインビット線とからなるメインビット線が複数本
配置され、 前記メインビット線に交差するように配列される複数本
のワード線と、 前記メインビット線と前記ワード線との交差点に配置さ
れた複数個のメモリセルからなるメモリセルアレイ領域
と、 前記メモリセルアレイ領域から延びる前記メインビット
線に対応して接続され、前記メインビット線の電圧差を
感知し、増幅するための複数個のセンスアンプ手段と、
を備え、 前記センスアンプ手段は、前記メインビット線対の延び
る方向に沿って複数個並ぶように配列され、前記各セン
スアンプと前記各メインビット線との接続には、それぞ
れ前記ワード線が延びる方向と同じ方向に延びる第１サ
ブビット線と第２サブビット線とからなるサブビット線
が複数本用いられる、半導体記憶装置。1. A plurality of main bit lines each including a first main bit line and a second main bit line extending in the same direction, and a plurality of word lines arranged to cross the main bit lines. A memory cell array region including a plurality of memory cells disposed at the intersection of the main bit line and the word line; and a memory cell array region connected to the main bit line extending from the memory cell array region, A plurality of sense amplifier means for sensing and amplifying the voltage difference;
A plurality of the sense amplifier means are arranged in a row along a direction in which the main bit line pair extends, and the word line extends at each connection between each of the sense amplifiers and each of the main bit lines. A semiconductor memory device in which a plurality of sub-bit lines including a first sub-bit line and a second sub-bit line extending in the same direction are used.
ンビット線とは、平行に配置された、請求項１に記載の
半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said first main bit line and said second main bit line are arranged in parallel.
ンビット線とは、同一の直線上に配置された、請求項１
に記載の半導体記憶装置。3. The device according to claim 1, wherein the first main bit line and the second main bit line are arranged on the same straight line.
3. The semiconductor memory device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111242A JPH10303387A (en) | 1997-04-28 | 1997-04-28 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9111242A JPH10303387A (en) | 1997-04-28 | 1997-04-28 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303387A true JPH10303387A (en) | 1998-11-13 |
Family
ID=14556192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9111242A Pending JPH10303387A (en) | 1997-04-28 | 1997-04-28 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303387A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791132B2 (en) | 2001-01-18 | 2004-09-14 | Hitachi, Ltd. | Memory semiconductor device with reduced sense amplifier area |
| JP2011060402A (en) * | 2009-09-14 | 2011-03-24 | Renesas Electronics Corp | Semiconductor memory device |
| US9202537B2 (en) | 2012-10-17 | 2015-12-01 | Renesas Electronics Corporation | Semiconductor memory device |
| JP2016213487A (en) * | 2011-02-02 | 2016-12-15 | 株式会社半導体エネルギー研究所 | Semiconductor memory device |
| CN108780842A (en) * | 2016-03-23 | 2018-11-09 | 于利奇研究中心有限公司 | Application for the method, memory and the memory that manufacture memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
| JPH0684349A (en) * | 1992-08-31 | 1994-03-25 | Nec Corp | Semiconductor memory device |
| JPH07254650A (en) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | Dynamic semiconductor memory |
-
1997
- 1997-04-28 JP JP9111242A patent/JPH10303387A/en active Pending
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
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| A02 | Decision of refusal |
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