JPH10294445A - 不揮発メモリ用二重薄膜酸化物静電放電ネットワーク - Google Patents
不揮発メモリ用二重薄膜酸化物静電放電ネットワークInfo
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- JPH10294445A JPH10294445A JP10089668A JP8966898A JPH10294445A JP H10294445 A JPH10294445 A JP H10294445A JP 10089668 A JP10089668 A JP 10089668A JP 8966898 A JP8966898 A JP 8966898A JP H10294445 A JPH10294445 A JP H10294445A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【課題】 高電圧二重薄膜酸化物ＭＯＳＦＥＴを使用し
た不揮発メモリ用静電放電（ＥＳＤ）保護ネットワーク
を提供する。 【解決手段】 一態様では、不揮発メモリ用二重酸化物
静電放電（ＥＳＤ）保護ネットワークは、連続した独立
回路を有する厚いエピタキシャル層中の厚い酸化物ＰＦ
ＥＴを使用して、ＥＳＤ保護が行われる。この二重酸化
物ＥＳＤネットワークは、１２Ｖないし５Ｖ応用例のた
めの高電圧ＰＦＥＴによるＥＳＤネットワークととも
に、５Ｖないし３Ｖ応用例のための低電圧ＰＦＥＴネッ
トワークを有し、開示した技術に支持された二重酸化物
の利点が生かされる。 【効果】 本回路により、スペースが節減され、移行が
可能となり、信頼性が改善され、電圧の差異の影響を受
けない。
た不揮発メモリ用静電放電（ＥＳＤ）保護ネットワーク
を提供する。 【解決手段】 一態様では、不揮発メモリ用二重酸化物
静電放電（ＥＳＤ）保護ネットワークは、連続した独立
回路を有する厚いエピタキシャル層中の厚い酸化物ＰＦ
ＥＴを使用して、ＥＳＤ保護が行われる。この二重酸化
物ＥＳＤネットワークは、１２Ｖないし５Ｖ応用例のた
めの高電圧ＰＦＥＴによるＥＳＤネットワークととも
に、５Ｖないし３Ｖ応用例のための低電圧ＰＦＥＴネッ
トワークを有し、開示した技術に支持された二重酸化物
の利点が生かされる。 【効果】 本回路により、スペースが節減され、移行が
可能となり、信頼性が改善され、電圧の差異の影響を受
けない。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発メモリの保護
に関するものであり、さらに詳細には、不揮発メモリ応
用例用の二重薄膜酸化物静電気放電（ＥＳＤ）保護ネッ
トワークに関するものである。
に関するものであり、さらに詳細には、不揮発メモリ応
用例用の二重薄膜酸化物静電気放電（ＥＳＤ）保護ネッ
トワークに関するものである。
【０００２】
【従来の技術】不揮発メモリの主要な要件は、回路から
電力を除去した後も情報を保持することである。金属酸
化物半導体（ＭＯＳ）トランジスタは、酸化物が適切に
高品質であれば、アースに対するゲート・インピーダン
スが高く、電荷の長期保持が可能なため、この目的に使
用されている。このような従来の不揮発メモリのひとつ
に、浮動ポリシリコン・ゲートを有するｐチャネルＭＯ
Ｓ電界効果トランジスタ（ＰＦＥＴ）がある。さらに進
歩したメモリ・セルの設計は、上部電極が制御ゲートと
して機能する積層ポリシリコン・ゲート構造で構成され
る。
電力を除去した後も情報を保持することである。金属酸
化物半導体（ＭＯＳ）トランジスタは、酸化物が適切に
高品質であれば、アースに対するゲート・インピーダン
スが高く、電荷の長期保持が可能なため、この目的に使
用されている。このような従来の不揮発メモリのひとつ
に、浮動ポリシリコン・ゲートを有するｐチャネルＭＯ
Ｓ電界効果トランジスタ（ＰＦＥＴ）がある。さらに進
歩したメモリ・セルの設計は、上部電極が制御ゲートと
して機能する積層ポリシリコン・ゲート構造で構成され
る。
【０００３】不揮発メモリの動作は、酸化物の薄膜を通
してのトンネル現象にも基づくものである。通常これ
は、浮遊ゲートの小部分を、トンネル現象が生じる酸化
物の薄膜（１００ないし２００Å）上に置くことにより
行われる。この種のデバイスに、プログラマブル読み取
り専用メモリ（ＰＲＯＭ）がある。特定の種類のＰＲＯ
Ｍには、ビットことに消去して再プログラミングが可能
な電子的に消去可能なプログラマブル読み取り専用メモ
リ（ＥＥＰＲＯＭまたはＥ2ＰＲＯＭ）デバイスがあ
る。これらの不揮発メモリは、静電気放電（ＥＳＤ）か
らの保護を必要とする。
してのトンネル現象にも基づくものである。通常これ
は、浮遊ゲートの小部分を、トンネル現象が生じる酸化
物の薄膜（１００ないし２００Å）上に置くことにより
行われる。この種のデバイスに、プログラマブル読み取
り専用メモリ（ＰＲＯＭ）がある。特定の種類のＰＲＯ
Ｍには、ビットことに消去して再プログラミングが可能
な電子的に消去可能なプログラマブル読み取り専用メモ
リ（ＥＥＰＲＯＭまたはＥ2ＰＲＯＭ）デバイスがあ
る。これらの不揮発メモリは、静電気放電（ＥＳＤ）か
らの保護を必要とする。
【０００４】従来の技術による記憶デバイスは、３．３
Ｖ相補型ＭＯＳ（ＣＭＯＳ）技術を用いて製造されてい
る。しかし最近では、ＲＡＭ産業で不揮発ランダム・ア
クセス・メモリ（ＮＶＲＡＭ）プログラミングのための
１２Ｖパワー・ピンの需要が生じ、このためＮＶＲＡＭ
回路が過電圧にならないＥＳＤ保護ネットワークの必要
が生じている。
Ｖ相補型ＭＯＳ（ＣＭＯＳ）技術を用いて製造されてい
る。しかし最近では、ＲＡＭ産業で不揮発ランダム・ア
クセス・メモリ（ＮＶＲＡＭ）プログラミングのための
１２Ｖパワー・ピンの需要が生じ、このためＮＶＲＡＭ
回路が過電圧にならないＥＳＤ保護ネットワークの必要
が生じている。
【０００５】
【発明が解決しようとする課題】本発明の一般的な目的
は、不揮発メモリ応用例のＥＳＤ保護ネットワークを提
供することにある。
は、不揮発メモリ応用例のＥＳＤ保護ネットワークを提
供することにある。
【０００６】本発明の他の、より具体的な目的は、１２
Ｖ ＮＶＲＡＭ用高電圧ＰＦＥＴを用いたＥＳＤ保護ネ
ットワークを提供することにある。
Ｖ ＮＶＲＡＭ用高電圧ＰＦＥＴを用いたＥＳＤ保護ネ
ットワークを提供することにある。
【０００７】本発明の他の目的は、ＥＳＤ回路がＮＶＲ
ＡＭ回路の過電圧を引き起こさない、１２／５Ｖインタ
ーフェースおよび５／３ＶインターフェースのためのＮ
ＶＲＡＭ用高電圧ＰＦＥＴを用いたＥＳＤ保護ネットワ
ークを提供することにある。
ＡＭ回路の過電圧を引き起こさない、１２／５Ｖインタ
ーフェースおよび５／３ＶインターフェースのためのＮ
ＶＲＡＭ用高電圧ＰＦＥＴを用いたＥＳＤ保護ネットワ
ークを提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、高電圧
二重酸化物薄膜ＭＯＳＦＥＴを用いた、不揮発メモリ応
用例のＥＳＤ保護ネットワークが提供される。本発明の
１実施例では、不揮発メモリ用二重酸化物薄膜ＥＳＤ保
護ネットワークが、二重酸化物薄膜ＰＦＥＴを用いてＥ
ＳＤに対する保護を行う。さらに具体的には、本発明の
二重酸化物薄膜ＥＳＤネットワークは、本発明の技術に
より支持される二重酸化物薄膜の利点を生かして、５Ｖ
ないし３Ｖ応用例の低電圧ＰＦＥＴネットワークと同時
に、１２Ｖないし５ＶのＮＶＲＡＭ応用例の高電圧ＰＦ
ＥＴネットワークを含むことができる。
二重酸化物薄膜ＭＯＳＦＥＴを用いた、不揮発メモリ応
用例のＥＳＤ保護ネットワークが提供される。本発明の
１実施例では、不揮発メモリ用二重酸化物薄膜ＥＳＤ保
護ネットワークが、二重酸化物薄膜ＰＦＥＴを用いてＥ
ＳＤに対する保護を行う。さらに具体的には、本発明の
二重酸化物薄膜ＥＳＤネットワークは、本発明の技術に
より支持される二重酸化物薄膜の利点を生かして、５Ｖ
ないし３Ｖ応用例の低電圧ＰＦＥＴネットワークと同時
に、１２Ｖないし５ＶのＮＶＲＡＭ応用例の高電圧ＰＦ
ＥＴネットワークを含むことができる。
【０００９】好ましい実施例では、ＥＳＤネットワーク
がそれぞれ電圧Ｖpp、Ｖcc、Ｖdd、およびＶssのための
第１、第２、第３、および第４の電圧レールを有する不
揮発メモリに適用される。通常Ｖpp＜Ｖcc＜Ｖdd＜Ｖss
であり、Ｖppは通常１２Ｖ、Ｖccは通常５Ｖ、Ｖddは通
常３Ｖ、Ｖssは基板アースである。高電圧ｐチャネル・
デバイスは、第１の電圧レールに接続された二重酸化物
ゲート構造と、第２の電圧レールに接続されたドレイン
を有する。高電圧バイポーラＰＮＰトランジスタは第１
の電圧レールに接続されたエミッタ、第２の電圧レール
に接続されたコレクタ、および高電圧ｐチャネル・デバ
イスのソースに接続されたベースを有する。一連のｐ＋
ダイオードが、第１の電圧レールと第２の電圧レールと
の間に接続されている。これらのｐ＋ダイオードはＰＮ
Ｐトランジスタにより構成されている。ＰＮＰからなる
スナバ・ダイオードが、第２の電圧レールとＰＮＰトラ
ンジスタのストリングとの間に接続されている。このス
ナバ・ダイオードの動作により、第２の電圧レールと第
３の電圧レールとの間のダーリントン増幅が防止され
る。ＮＦＥＴが第３の電圧レールと第４の電圧レールと
の間に接続されている。
がそれぞれ電圧Ｖpp、Ｖcc、Ｖdd、およびＶssのための
第１、第２、第３、および第４の電圧レールを有する不
揮発メモリに適用される。通常Ｖpp＜Ｖcc＜Ｖdd＜Ｖss
であり、Ｖppは通常１２Ｖ、Ｖccは通常５Ｖ、Ｖddは通
常３Ｖ、Ｖssは基板アースである。高電圧ｐチャネル・
デバイスは、第１の電圧レールに接続された二重酸化物
ゲート構造と、第２の電圧レールに接続されたドレイン
を有する。高電圧バイポーラＰＮＰトランジスタは第１
の電圧レールに接続されたエミッタ、第２の電圧レール
に接続されたコレクタ、および高電圧ｐチャネル・デバ
イスのソースに接続されたベースを有する。一連のｐ＋
ダイオードが、第１の電圧レールと第２の電圧レールと
の間に接続されている。これらのｐ＋ダイオードはＰＮ
Ｐトランジスタにより構成されている。ＰＮＰからなる
スナバ・ダイオードが、第２の電圧レールとＰＮＰトラ
ンジスタのストリングとの間に接続されている。このス
ナバ・ダイオードの動作により、第２の電圧レールと第
３の電圧レールとの間のダーリントン増幅が防止され
る。ＮＦＥＴが第３の電圧レールと第４の電圧レールと
の間に接続されている。
【００１０】本発明の他の特長は、本発明による回路に
より、回路を過負荷にすることなく、５Ｖの電圧レール
に放電することである。また、この回路はＶpp保護を行
い、これは順序には無関係である。さらに、本発明のＥ
ＳＤ保護回路は高電圧二重酸化物ＮＦＥＴを用いて実施
することもできる。また、本発明の回路は、ＮＶＲＡＭ
の入出力（Ｉ／Ｏ）のためのすべての回路上のピンに
も、ＥＥＰＲＯＭなどの埋め込みコアＮＶＲＡＭの応用
例にも有用である。本発明は、回路中の高電圧ピンにも
低電圧ピンにも適用することができる。本発明のＥＳＤ
回路はスペースを節減し、移動が可能であり、信頼性が
改善され、電圧差の影響を受けない。
より、回路を過負荷にすることなく、５Ｖの電圧レール
に放電することである。また、この回路はＶpp保護を行
い、これは順序には無関係である。さらに、本発明のＥ
ＳＤ保護回路は高電圧二重酸化物ＮＦＥＴを用いて実施
することもできる。また、本発明の回路は、ＮＶＲＡＭ
の入出力（Ｉ／Ｏ）のためのすべての回路上のピンに
も、ＥＥＰＲＯＭなどの埋め込みコアＮＶＲＡＭの応用
例にも有用である。本発明は、回路中の高電圧ピンにも
低電圧ピンにも適用することができる。本発明のＥＳＤ
回路はスペースを節減し、移動が可能であり、信頼性が
改善され、電圧差の影響を受けない。
【００１１】
【発明の実施の形態】図を参照して、特に図１を参照し
て、不揮発メモリのためのＥＳＤ保護に関する本発明の
１実施例による等価回路１０を示す。二重誘電層の厚み
を利用することにより、二重の酸化物薄膜ＰＦＥＴ１１
と酸化物薄膜ＰＦＥＴ１２の両方を用いて、回路１０上
にＥＳＤ構造を集積する。「二重酸化物薄膜」技術は、
ゲート導体とＦＥＴとの間に形成されたゲート誘電体酸
化物が、犠牲酸化物層とゲート酸化物層の両方の厚みか
らなることを意味する。ｐチャネル二重酸化物薄膜電界
効果トランジスタ１１（すなわち高電圧ＰＦＥＴ）が、
高電圧ＥＳＤ保護インターフェースのためにＮＶＲＡＭ
で使用される。
て、不揮発メモリのためのＥＳＤ保護に関する本発明の
１実施例による等価回路１０を示す。二重誘電層の厚み
を利用することにより、二重の酸化物薄膜ＰＦＥＴ１１
と酸化物薄膜ＰＦＥＴ１２の両方を用いて、回路１０上
にＥＳＤ構造を集積する。「二重酸化物薄膜」技術は、
ゲート導体とＦＥＴとの間に形成されたゲート誘電体酸
化物が、犠牲酸化物層とゲート酸化物層の両方の厚みか
らなることを意味する。ｐチャネル二重酸化物薄膜電界
効果トランジスタ１１（すなわち高電圧ＰＦＥＴ）が、
高電圧ＥＳＤ保護インターフェースのためにＮＶＲＡＭ
で使用される。
【００１２】後の製造例の説明で詳細に説明するが、高
電圧ＰＦＥＴ１１は、二重酸化物薄膜の厚みが電圧差
（Ｖpp−Ｖcc）の関数として決まるように製造する。す
なわち、二重酸化物薄膜の厚みは、電圧差Ｖpp−Ｖccが
高電圧ＰＦＥＴ１１中のＭＯＳＦＥＴを故障させないよ
うな値まで大きくしなければならない。ＰＦＥＴ１１に
形成される二重酸化物薄膜の厚みは、このように電圧の
応力に依存し、工程には依存しない。この厚みは、誘電
ＭＯＳＦＥＴの過応力を防止するのに十分な厚みでなけ
ればならない。例示したＶppが１２Ｖ、Ｖccが５Ｖの高
電圧ＥＳＤ保護インターフェースのための、ＮＶＲＡＭ
中のｐチャネル二重酸化物薄膜電界効果トランジスタ１
１（すなわち高電圧ＰＦＥＴ）を使用した実施例では、
上述の基準を満たすのに必要な二重誘電体の厚みは、通
常そのゲート導体と少なくとも約２００Å、またはそれ
より厚いチャネルとの間の厚みである。この二重酸化物
薄膜の厚みは、同様の電圧差環境で使用する従来のゲー
ト誘電体の厚み（約１００Å）の少なくとも約２倍であ
る。
電圧ＰＦＥＴ１１は、二重酸化物薄膜の厚みが電圧差
（Ｖpp−Ｖcc）の関数として決まるように製造する。す
なわち、二重酸化物薄膜の厚みは、電圧差Ｖpp−Ｖccが
高電圧ＰＦＥＴ１１中のＭＯＳＦＥＴを故障させないよ
うな値まで大きくしなければならない。ＰＦＥＴ１１に
形成される二重酸化物薄膜の厚みは、このように電圧の
応力に依存し、工程には依存しない。この厚みは、誘電
ＭＯＳＦＥＴの過応力を防止するのに十分な厚みでなけ
ればならない。例示したＶppが１２Ｖ、Ｖccが５Ｖの高
電圧ＥＳＤ保護インターフェースのための、ＮＶＲＡＭ
中のｐチャネル二重酸化物薄膜電界効果トランジスタ１
１（すなわち高電圧ＰＦＥＴ）を使用した実施例では、
上述の基準を満たすのに必要な二重誘電体の厚みは、通
常そのゲート導体と少なくとも約２００Å、またはそれ
より厚いチャネルとの間の厚みである。この二重酸化物
薄膜の厚みは、同様の電圧差環境で使用する従来のゲー
ト誘電体の厚み（約１００Å）の少なくとも約２倍であ
る。
【００１３】さらに、高電圧ＰＦＥＴ１１は、従来の接
合深さより深い位置の厚いエピタキシャル領域に配置さ
れた深い接合を有する。以下に詳細に示す製法の例で
は、高電圧ＰＦＥＴ１１は厚いｐエピタキシャル層中に
形成されたＮウェル中に形成される。この構造の高電圧
ＰＦＥＴは、回路に１２Ｖないし５Ｖなどの高電圧入力
からのＥＳＤ保護を与えるために使用される。
合深さより深い位置の厚いエピタキシャル領域に配置さ
れた深い接合を有する。以下に詳細に示す製法の例で
は、高電圧ＰＦＥＴ１１は厚いｐエピタキシャル層中に
形成されたＮウェル中に形成される。この構造の高電圧
ＰＦＥＴは、回路に１２Ｖないし５Ｖなどの高電圧入力
からのＥＳＤ保護を与えるために使用される。
【００１４】図１に戻って、ＰＦＥＴ１１のｐチャネル
・ゲートは、１２Ｖ端子１４に接続されたＶppの電圧レ
ール１３に接続されている。高電圧ＰＮＰバイポーラ・
トランジスタ１５のエミッタも、電圧レール１３に接続
されている。高電圧ＰＦＥＴ１１のドレインは、ウェル
に接続され、高電圧ＰＮＰバイポーラ・トランジスタ１
５のベースは、高電圧ＰＦＥＴ１１のドレインに接続さ
れている。バイポーラ・トランジスタ１５のコレクタと
高電圧ＰＦＥＴ１１のソースは、共通にノード１６に接
続され、さらにノード１６はＶccの電圧レール１７に接
続されている。電圧レール１７は５Ｖ端子１８に接続さ
れている。
・ゲートは、１２Ｖ端子１４に接続されたＶppの電圧レ
ール１３に接続されている。高電圧ＰＮＰバイポーラ・
トランジスタ１５のエミッタも、電圧レール１３に接続
されている。高電圧ＰＦＥＴ１１のドレインは、ウェル
に接続され、高電圧ＰＮＰバイポーラ・トランジスタ１
５のベースは、高電圧ＰＦＥＴ１１のドレインに接続さ
れている。バイポーラ・トランジスタ１５のコレクタと
高電圧ＰＦＥＴ１１のソースは、共通にノード１６に接
続され、さらにノード１６はＶccの電圧レール１７に接
続されている。電圧レール１７は５Ｖ端子１８に接続さ
れている。
【００１５】ＥＳＤ保護ネットワークのための二重酸化
物薄膜ＰＦＥＴ１１を使用して、回路１０はＰＮＰ１５
がフォワード・バイアスされることなく、１２ＶをＮＶ
ＲＡＭに与える。さらに、回路１０は、電圧レール１７
とアースの間に直列に接続されたダイオードによって達
成される高電圧ＰＦＥＴ１１のブローアップなしに、１
２ＶをＮＶＲＡＭチップに与えなければならない。すな
わち、チップのキャパシタンスのほとんどがチップ内部
のものであるため、高電圧ＰＮＰ１５のｐ＋ダイオード
のあとに、ＰＮＰバイポーラ・トランジスタ１４1ない
し１４5の一連のｐ＋ダイオードから端子２０に接続さ
れたＶdd供給レール１９が続く。高電圧ＰＦＥＴ１１と
同様、ＰＮＰバイポーラ・トランジスタ１４1から１４5
までが、厚いｐタキシャル層中に形成されたＮウェル中
に形成することができる。低電圧ＰＮＰバイポーラ・ト
ランジスタ１０１は、ｐ＋ダイオード・ストリング１４
1ないし１４5を横切っては位置されたスナバ・ダイオー
ドとして使用し、ＶccからＶddまでのダーリントン増幅
を除去することができる。Ｖcc−Ｖddクランプ１０２
は、低電圧ｐチャネルＭＯＳＦＥＴ構造１２とｎチャネ
ル接合トランジスタ１０３との組み合わせで構成され
る。低電圧ｐチャネルＭＯＳＦＥＴ構造１２は、５Ｖ電
圧レール１７に接続されたゲートと、Ｖddの電圧レール
１９に接続されたソースを有するＮウェル中にある。
物薄膜ＰＦＥＴ１１を使用して、回路１０はＰＮＰ１５
がフォワード・バイアスされることなく、１２ＶをＮＶ
ＲＡＭに与える。さらに、回路１０は、電圧レール１７
とアースの間に直列に接続されたダイオードによって達
成される高電圧ＰＦＥＴ１１のブローアップなしに、１
２ＶをＮＶＲＡＭチップに与えなければならない。すな
わち、チップのキャパシタンスのほとんどがチップ内部
のものであるため、高電圧ＰＮＰ１５のｐ＋ダイオード
のあとに、ＰＮＰバイポーラ・トランジスタ１４1ない
し１４5の一連のｐ＋ダイオードから端子２０に接続さ
れたＶdd供給レール１９が続く。高電圧ＰＦＥＴ１１と
同様、ＰＮＰバイポーラ・トランジスタ１４1から１４5
までが、厚いｐタキシャル層中に形成されたＮウェル中
に形成することができる。低電圧ＰＮＰバイポーラ・ト
ランジスタ１０１は、ｐ＋ダイオード・ストリング１４
1ないし１４5を横切っては位置されたスナバ・ダイオー
ドとして使用し、ＶccからＶddまでのダーリントン増幅
を除去することができる。Ｖcc−Ｖddクランプ１０２
は、低電圧ｐチャネルＭＯＳＦＥＴ構造１２とｎチャネ
ル接合トランジスタ１０３との組み合わせで構成され
る。低電圧ｐチャネルＭＯＳＦＥＴ構造１２は、５Ｖ電
圧レール１７に接続されたゲートと、Ｖddの電圧レール
１９に接続されたソースを有するＮウェル中にある。
【００１６】ｎチャネル電界効果トランジスタ（ＮＦＥ
Ｔ）２１は、Ｖddの電圧レール１９と、端子２３に接続
された基板電圧レール（Ｖss）２２の間のクランプとし
て機能する。ＮＦＥＴ２１は、製造工程によって薄いゲ
ート酸化物層であっても、厚いゲート酸化物層であって
もよい。
Ｔ）２１は、Ｖddの電圧レール１９と、端子２３に接続
された基板電圧レール（Ｖss）２２の間のクランプとし
て機能する。ＮＦＥＴ２１は、製造工程によって薄いゲ
ート酸化物層であっても、厚いゲート酸化物層であって
もよい。
【００１７】この基本的な本発明の二重酸化物薄膜ＥＳ
Ｄネットワーク１０によって、高電圧ＰＦＥＴを１２Ｖ
のＮＶＲＡＭ応用例に使用することができる。本発明の
他の特長は、回路１０により、回路に過負荷を与えるこ
となく５Ｖ電圧レールに放電することができることであ
る。また、回路１０は、Ｖpp保護を行い、順序には関係
がない。さらに、本発明の回路１０は、ＮＶＲＡＭの、
またはＥＥＰＲＯＭなどの埋め込みコア中の、Ｉ／Ｏの
ためのすべての回路上にあるピンに有用である。
Ｄネットワーク１０によって、高電圧ＰＦＥＴを１２Ｖ
のＮＶＲＡＭ応用例に使用することができる。本発明の
他の特長は、回路１０により、回路に過負荷を与えるこ
となく５Ｖ電圧レールに放電することができることであ
る。また、回路１０は、Ｖpp保護を行い、順序には関係
がない。さらに、本発明の回路１０は、ＮＶＲＡＭの、
またはＥＥＰＲＯＭなどの埋め込みコア中の、Ｉ／Ｏの
ためのすべての回路上にあるピンに有用である。
【００１８】図２は、図１に示すＥＳＤネットワークの
３つの主要構成要素を示すブロック・ダイヤグラムであ
る。第１の構成要素はＶpp／ＶccＥＳＤネットワーク１
で、これは図１に示すように、二重酸化物薄膜ＰＦＥＴ
１１と、ＰＮＰバイポーラ・トランジスタ１５により構
成されている。第２の構成要素は、高電圧／低電圧許容
要素で構成されるＶcc／ＶddＥＳＤブロック・ネットワ
ーク２である。これらは、図１に示すスナバ・ダイオー
ド１０１、クランプ１０２、およびｐ＋ダイオードの列
を有する。第３の構成要素はＶdd／ＶssＥＳＤブロック
・ネットワーク３である。図１ではこれはＮＦＥＴ２１
である。特定の応用例では、入出力（Ｉ／Ｏ）回路４は
レール１７と、レール１９および２２との間に接続され
ている。チップのコア回路５（たとえばＮＲＡＭアレ
イ）は、レール１９とレール２２との間に接続されてい
る。応用例によっては、Ｖddを調整するために、電圧調
整回路（図示せず）をレール１７とレール１９との間に
接続してもよい。
３つの主要構成要素を示すブロック・ダイヤグラムであ
る。第１の構成要素はＶpp／ＶccＥＳＤネットワーク１
で、これは図１に示すように、二重酸化物薄膜ＰＦＥＴ
１１と、ＰＮＰバイポーラ・トランジスタ１５により構
成されている。第２の構成要素は、高電圧／低電圧許容
要素で構成されるＶcc／ＶddＥＳＤブロック・ネットワ
ーク２である。これらは、図１に示すスナバ・ダイオー
ド１０１、クランプ１０２、およびｐ＋ダイオードの列
を有する。第３の構成要素はＶdd／ＶssＥＳＤブロック
・ネットワーク３である。図１ではこれはＮＦＥＴ２１
である。特定の応用例では、入出力（Ｉ／Ｏ）回路４は
レール１７と、レール１９および２２との間に接続され
ている。チップのコア回路５（たとえばＮＲＡＭアレ
イ）は、レール１９とレール２２との間に接続されてい
る。応用例によっては、Ｖddを調整するために、電圧調
整回路（図示せず）をレール１７とレール１９との間に
接続してもよい。
【００１９】本発明のＥＳＤ回路に使用する各種のＰＦ
ＥＴおよびＮＦＥＴデバイスの製法の例を以下に示す。
ＥＴおよびＮＦＥＴデバイスの製法の例を以下に示す。
【００２０】図３ないし図１４を参照して、製造の各段
階における本発明の回路１０に使用するＭＯＳＦＥＴの
製造の各段階における代表的部分を示す。詳細には、こ
の製造工程により、本明細書ではＥＥＰＲＯＭと示すＮ
ＶＲＡＭデバイスとともに使用することができるＣＭＯ
Ｓ構造が形成される。本発明の回路の実用性は、必ずし
もあらゆる種類のＮＶＲＡＭのＥＳＤ保護だけではない
が、説明のため、ＥＥＰＲＯＭなどの埋め込みコア・デ
バイスに関して説明する。また、図３ないし図１４に示
す断面図は説明のみのためであり、必ずしも縮尺どおり
ではない。図からわかるように、完成したＭＯＳＦＥＴ
デバイスは図１の回路１０に示すように相互に、および
他の電気部品と電気的に関連する。
階における本発明の回路１０に使用するＭＯＳＦＥＴの
製造の各段階における代表的部分を示す。詳細には、こ
の製造工程により、本明細書ではＥＥＰＲＯＭと示すＮ
ＶＲＡＭデバイスとともに使用することができるＣＭＯ
Ｓ構造が形成される。本発明の回路の実用性は、必ずし
もあらゆる種類のＮＶＲＡＭのＥＳＤ保護だけではない
が、説明のため、ＥＥＰＲＯＭなどの埋め込みコア・デ
バイスに関して説明する。また、図３ないし図１４に示
す断面図は説明のみのためであり、必ずしも縮尺どおり
ではない。図からわかるように、完成したＭＯＳＦＥＴ
デバイスは図１の回路１０に示すように相互に、および
他の電気部品と電気的に関連する。
【００２１】製法自体は、ｐ＋型シリコン基板２６上に
厚み約２．５μｍのｐエピ・シリコン層２５をエピタキ
シャル形成する最初の工程を有する。この層は、比較的
厚いｐエピ層で、ＣＭＯＳデバイスを形成する基板とし
て使用する従来のｐエピ層は厚みが約２μｍしかない。
図３に示すように、従来のエッチングおよびトレンチ充
てん法により、ｐエピタキシャル・シリコン層２６中に
浅いトレンチ分離（ＳＴＩ）２４を形成して、低電圧Ｐ
ＦＥＴ１２、低電圧ＮＦＥＴ２１、高電圧ＰＦＥＴ１
１、図１に示す高電圧ＮＦＥＴ１５のための最終的デバ
イス領域を、ＥＥＰＲＯＭ領域８とともに画定する。代
替方法として、たとえば従来のＬＯＣＯＳ技術により形
成したＲＯＸ酸化物分離を使用することもできる。
厚み約２．５μｍのｐエピ・シリコン層２５をエピタキ
シャル形成する最初の工程を有する。この層は、比較的
厚いｐエピ層で、ＣＭＯＳデバイスを形成する基板とし
て使用する従来のｐエピ層は厚みが約２μｍしかない。
図３に示すように、従来のエッチングおよびトレンチ充
てん法により、ｐエピタキシャル・シリコン層２６中に
浅いトレンチ分離（ＳＴＩ）２４を形成して、低電圧Ｐ
ＦＥＴ１２、低電圧ＮＦＥＴ２１、高電圧ＰＦＥＴ１
１、図１に示す高電圧ＮＦＥＴ１５のための最終的デバ
イス領域を、ＥＥＰＲＯＭ領域８とともに画定する。代
替方法として、たとえば従来のＬＯＣＯＳ技術により形
成したＲＯＸ酸化物分離を使用することもできる。
【００２２】次に図４に示すように、マスクＭ１を使用
し、５４ｋｅＶで、２．０×１０12原子／ｃｍ2の注入
量でホウ素をイオン注入して、ｐエピ層２２中に高電圧
ＮＦＥＴ１５およびＥＥＰＲＯＭセル８のためにｐ＋ウ
ェル２７を形成する。マスクＭ１をストリッピングした
後、従来の方法でトンネル酸化物（図示せず）を形成
し、ＥＥＰＲＯＭセル８のために画定する。ＥＥＰＲＯ
Ｍ領域８上にアモルファス・ポリシリコン層２９を形成
し、ポリシリコン層２９に１２ｋｅＶで、１．０×１０
15原子／ｃｍ2の注入量でリンをイオン注入する。
し、５４ｋｅＶで、２．０×１０12原子／ｃｍ2の注入
量でホウ素をイオン注入して、ｐエピ層２２中に高電圧
ＮＦＥＴ１５およびＥＥＰＲＯＭセル８のためにｐ＋ウ
ェル２７を形成する。マスクＭ１をストリッピングした
後、従来の方法でトンネル酸化物（図示せず）を形成
し、ＥＥＰＲＯＭセル８のために画定する。ＥＥＰＲＯ
Ｍ領域８上にアモルファス・ポリシリコン層２９を形成
し、ポリシリコン層２９に１２ｋｅＶで、１．０×１０
15原子／ｃｍ2の注入量でリンをイオン注入する。
【００２３】次に図５に示すように、厚み約１４０ない
し２００Åの犠牲酸化物層３０をデバイス領域１７、２
１、１１、および１５上に形成し、ＥＥＰＲＯＭセル８
をドーピングしたポリシリコン層２９上にマスク２９’
でマスクする。次に図６に示すように、フォトリソグラ
フィ・パターニング・マスクＭ２を用いて、２２０ｋｅ
Ｖで、５．１×１０12原子／ｃｍ2の注入量でアンチモ
ンをイオン注入して、低電圧ＰＦＥＴ１２および高電圧
ＰＦＥＴ１１のためのＮウェル２８を形成する。このイ
オン注入工程で、ＮＰＮバイポーラ・トランジスタ１４
1ないし１４5（図６には図示せず）に必要なＮウェル
を、厚いｐエピタキシャル層２６中に同時に形成するこ
とができる。代替方法として、別の注入工程を設けて、
ＮＰＮバイポーラ・トランジスタ１４1ないし１４5を形
成するために使用されるＮウェルを形成することもでき
る。ダイオードの列１４1ないし１４5は深いまたは浅い
ｐ＋注入物を使用することができる。ＥＳＤの確実性を
改善するため、これらのダイオードは厚いエピタキシャ
ル皮膜２６を使用する。
し２００Åの犠牲酸化物層３０をデバイス領域１７、２
１、１１、および１５上に形成し、ＥＥＰＲＯＭセル８
をドーピングしたポリシリコン層２９上にマスク２９’
でマスクする。次に図６に示すように、フォトリソグラ
フィ・パターニング・マスクＭ２を用いて、２２０ｋｅ
Ｖで、５．１×１０12原子／ｃｍ2の注入量でアンチモ
ンをイオン注入して、低電圧ＰＦＥＴ１２および高電圧
ＰＦＥＴ１１のためのＮウェル２８を形成する。このイ
オン注入工程で、ＮＰＮバイポーラ・トランジスタ１４
1ないし１４5（図６には図示せず）に必要なＮウェル
を、厚いｐエピタキシャル層２６中に同時に形成するこ
とができる。代替方法として、別の注入工程を設けて、
ＮＰＮバイポーラ・トランジスタ１４1ないし１４5を形
成するために使用されるＮウェルを形成することもでき
る。ダイオードの列１４1ないし１４5は深いまたは浅い
ｐ＋注入物を使用することができる。ＥＳＤの確実性を
改善するため、これらのダイオードは厚いエピタキシャ
ル皮膜２６を使用する。
【００２４】次に図７に示すように、マスクＭ３に形成
した開口を通して、２００ｋｅＶで、８．０×１０12原
子／ｃｍ2の注入量でホウ素をイオン注入して、低電圧
ＮＦＥＴ２１のためのｐ＋ウェル３１を形成する。次
に、ウェーハ全体の他の表面をマスキングして、上記低
電圧ＰＦＥＴ１２および低電圧ＮＦＥＴ２１の上から犠
牲酸化物３０をエッチングする。
した開口を通して、２００ｋｅＶで、８．０×１０12原
子／ｃｍ2の注入量でホウ素をイオン注入して、低電圧
ＮＦＥＴ２１のためのｐ＋ウェル３１を形成する。次
に、ウェーハ全体の他の表面をマスキングして、上記低
電圧ＰＦＥＴ１２および低電圧ＮＦＥＴ２１の上から犠
牲酸化物３０をエッチングする。
【００２５】次に図８に示すように、高電圧ＰＦＥＴ１
１および高電圧ＮＦＥＴ１５の犠牲酸化物３０上と、低
電圧ＰＦＥＴ１２および低電圧ＮＦＥＴ２１の露出した
表面の真上に厚み１０ないし７０Åのゲート酸化物３２
を形成する。ゲート酸化物３２と犠牲酸化物３０からな
る誘電酸化物の厚みの合計は、高電圧ＰＦＥＴ１１およ
び高電圧ＮＦＥＴ１５について約２１０Åである。次
に、ＦＥＴデバイス１２、２１、１１、および１５のそ
れぞれ、ならびにＥＥＰＲＯＭ領域８について、従来の
方法でポリシリコンのゲート導体３３を形成すると、図
８に示す中間構造が得られる。
１および高電圧ＮＦＥＴ１５の犠牲酸化物３０上と、低
電圧ＰＦＥＴ１２および低電圧ＮＦＥＴ２１の露出した
表面の真上に厚み１０ないし７０Åのゲート酸化物３２
を形成する。ゲート酸化物３２と犠牲酸化物３０からな
る誘電酸化物の厚みの合計は、高電圧ＰＦＥＴ１１およ
び高電圧ＮＦＥＴ１５について約２１０Åである。次
に、ＦＥＴデバイス１２、２１、１１、および１５のそ
れぞれ、ならびにＥＥＰＲＯＭ領域８について、従来の
方法でポリシリコンのゲート導体３３を形成すると、図
８に示す中間構造が得られる。
【００２６】図９に見られるように、ポリシリコン層２
６をパターニングして、ＥＥＰＲＯＭデバイス８の浮遊
ゲートを画定した後、ウェーハの残りの領域をマスクＭ
４でマスキングして、ｐウェル２７に８５ｋｅＶで、
２．０×１０12原子／ｃｍ2の注入量でリンをイオン注
入して、高電圧ＮＦＥＴ１５のドレイン領域とＥＥＰＲ
ＯＭ８のソース／ドレイン領域を形成する。
６をパターニングして、ＥＥＰＲＯＭデバイス８の浮遊
ゲートを画定した後、ウェーハの残りの領域をマスクＭ
４でマスキングして、ｐウェル２７に８５ｋｅＶで、
２．０×１０12原子／ｃｍ2の注入量でリンをイオン注
入して、高電圧ＮＦＥＴ１５のドレイン領域とＥＥＰＲ
ＯＭ８のソース／ドレイン領域を形成する。
【００２７】次に図１０に示すように、ウェーハの残り
の領域をマスクＭ５でマスキングして、８０ｋｅＶで、
３．０×１０15原子／ｃｍ2の注入量で、ヒ素をＥＥＰ
ＲＯＭ８のソース／ドレイン領域にイオン注入する。
の領域をマスクＭ５でマスキングして、８０ｋｅＶで、
３．０×１０15原子／ｃｍ2の注入量で、ヒ素をＥＥＰ
ＲＯＭ８のソース／ドレイン領域にイオン注入する。
【００２８】マスクＭ５をストリッピングした後、図１
１に示すように、従来の方法でゲート導体３３の側壁上
に窒化物側壁スペーサ３４を形成する。次に図１２に示
すように、マスクＭ６を用いて１５ｋｅＶで、７．５×
１０14原子／ｃｍ2の注入量で、リンをイオン注入し
て、低電圧ＮＦＥＴ２１のソースおよびドレイン領域を
形成する。次に、マスクＭ７を用いて、低電圧ＰＦＥＴ
１２および高電圧ＰＦＥＴ１１の両方のソースおよびド
レイン領域に、従来のリーチスルーｐ＋注入を行い、４
０ｋｅＶで、５．０×１０14原子／ｃｍ2の注入量で、
ゲルマニウムをイオン注入して、軽度にドーピングした
ドレイン延長部を形成する。次に図１３に示すように、
１１ｋｅＶで、４．０×１０15原子／ｃｍ2の注入量で
ホウ素をイオン注入して、Ｎウェル２８中の低電圧ＰＦ
ＥＴ１２および高電圧ＰＦＥＴ１１の両方に、深いｐ＋
ソースおよびドレイン領域を設ける。次に形成した構造
をアニーリングして、図１４に示すＣＭＯＳおよびＥＥ
ＰＲＯＭ構造を完成させる。その後に各種のソースおよ
びドレイン領域、ならびにゲート導体に金属接点（図示
されていない）およびメタライゼーションを形成して、
図１に示す回路を得る。
１に示すように、従来の方法でゲート導体３３の側壁上
に窒化物側壁スペーサ３４を形成する。次に図１２に示
すように、マスクＭ６を用いて１５ｋｅＶで、７．５×
１０14原子／ｃｍ2の注入量で、リンをイオン注入し
て、低電圧ＮＦＥＴ２１のソースおよびドレイン領域を
形成する。次に、マスクＭ７を用いて、低電圧ＰＦＥＴ
１２および高電圧ＰＦＥＴ１１の両方のソースおよびド
レイン領域に、従来のリーチスルーｐ＋注入を行い、４
０ｋｅＶで、５．０×１０14原子／ｃｍ2の注入量で、
ゲルマニウムをイオン注入して、軽度にドーピングした
ドレイン延長部を形成する。次に図１３に示すように、
１１ｋｅＶで、４．０×１０15原子／ｃｍ2の注入量で
ホウ素をイオン注入して、Ｎウェル２８中の低電圧ＰＦ
ＥＴ１２および高電圧ＰＦＥＴ１１の両方に、深いｐ＋
ソースおよびドレイン領域を設ける。次に形成した構造
をアニーリングして、図１４に示すＣＭＯＳおよびＥＥ
ＰＲＯＭ構造を完成させる。その後に各種のソースおよ
びドレイン領域、ならびにゲート導体に金属接点（図示
されていない）およびメタライゼーションを形成して、
図１に示す回路を得る。
【００２９】本発明の回路に重要な特長および利点に
は、ＮＶＲＡＭおよびＥＳＤでの従来より厚いエピタキ
シャル層の使用、ＮＶＲＡＭおよびＥＳＤでの従来より
深い接合の使用、１２Ｖないし５ＶにおけるＥＳＤ保護
のための厚い酸化物ＰＦＥＴの使用、５Ｖないし３Ｖに
おけるＥＳＤ保護のための薄い酸化物ＰＦＥＴの使用、
およびＮＶＲＡＭ製品のＥＳＤ保護がある。
は、ＮＶＲＡＭおよびＥＳＤでの従来より厚いエピタキ
シャル層の使用、ＮＶＲＡＭおよびＥＳＤでの従来より
深い接合の使用、１２Ｖないし５ＶにおけるＥＳＤ保護
のための厚い酸化物ＰＦＥＴの使用、５Ｖないし３Ｖに
おけるＥＳＤ保護のための薄い酸化物ＰＦＥＴの使用、
およびＮＶＲＡＭ製品のＥＳＤ保護がある。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）高電圧二重薄膜酸化物ＭＯＳＦＥＴ
を具備する不揮発メモリ用静電放電（ＥＳＤ）防止ネッ
トワーク （２）Ｖpp＜Ｖcc＜Ｖdd＜Ｖssの関係にある電圧Ｖpp、
Ｖcc、Ｖdd、Ｖssのための第１、第２、第３、第４の電
圧レールを有する二重薄膜酸化物静電放電（ＥＳＤ）ネ
ットワークにおいて、上記ＥＳＤネットワークが、第１
の電圧レールに接続された二重薄膜酸化物ゲート構造
と、第２の電圧レールに接続されたドレインを有する高
電圧ｐチャネル・デバイスと、第１の電圧レールに接続
されたエミッタと、第２の電圧レールに接続されたコレ
クタと、高電圧ｐチャネル・デバイスのソースに接続さ
れたベースとを有する高電圧バイポーラＰＮＰトランジ
スタと、第１の電圧レールと第２の電圧レールとの間に
接続された一連のｐ＋ダイオードと、第２の電圧レール
と上記ｐ＋ダイオードとの間に接続されたスナバ・ダイ
オードと、第３の電圧レールと第４の電圧レールとの間
に接続されたｎチャネル・デバイスを具備する二重薄膜
酸化物ＥＳＤネットワーク。 （３）第１の電圧レールと第２の電圧レールとの間に接
続されたクランプをさらに具備する、上記（２）に記載
の二重薄膜酸化物ＥＳＤネットワーク。 （４）一連のｐ＋ダイオードが、ＰＮＰバイポーラ・ト
ランジスタで構成され、スナッバ・ダイオードが、第２
の電圧レールと第３の電圧レールとの間のダーリントン
増幅を防止する働きをする、上記（１）に記載の二重薄
膜酸化物ＥＳＤネットワーク。 （５）上記高電圧ｐチャネル・デバイスと上記一連のｐ
＋ダイオードがｎ−ウェル中に形成され、上記ｎ−ウェ
ルが厚さ約２．５μｍのｐエピタキシャル層中に形成さ
れる、上記（４）に記載の二重薄膜酸化物ＥＳＤネット
ワーク。 （６）上記高電圧ｐチャネル・デバイスが、電圧差Ｖpp
−Ｖccの誘電過応力を防止するのに十分な厚さの二重薄
膜酸化物ゲート構造を有する、上記（２）に記載の二重
薄膜酸化物ＥＳＤネットワーク。 （７）Ｖppが約１２ＶでありＶccが約５Ｖであり、上記
高電圧ｐチャネル・デバイスが厚さ約２００Å以上であ
る、上記（６）に記載の二重薄膜酸化物ＥＳＤネットワ
ーク。
を具備する不揮発メモリ用静電放電（ＥＳＤ）防止ネッ
トワーク （２）Ｖpp＜Ｖcc＜Ｖdd＜Ｖssの関係にある電圧Ｖpp、
Ｖcc、Ｖdd、Ｖssのための第１、第２、第３、第４の電
圧レールを有する二重薄膜酸化物静電放電（ＥＳＤ）ネ
ットワークにおいて、上記ＥＳＤネットワークが、第１
の電圧レールに接続された二重薄膜酸化物ゲート構造
と、第２の電圧レールに接続されたドレインを有する高
電圧ｐチャネル・デバイスと、第１の電圧レールに接続
されたエミッタと、第２の電圧レールに接続されたコレ
クタと、高電圧ｐチャネル・デバイスのソースに接続さ
れたベースとを有する高電圧バイポーラＰＮＰトランジ
スタと、第１の電圧レールと第２の電圧レールとの間に
接続された一連のｐ＋ダイオードと、第２の電圧レール
と上記ｐ＋ダイオードとの間に接続されたスナバ・ダイ
オードと、第３の電圧レールと第４の電圧レールとの間
に接続されたｎチャネル・デバイスを具備する二重薄膜
酸化物ＥＳＤネットワーク。 （３）第１の電圧レールと第２の電圧レールとの間に接
続されたクランプをさらに具備する、上記（２）に記載
の二重薄膜酸化物ＥＳＤネットワーク。 （４）一連のｐ＋ダイオードが、ＰＮＰバイポーラ・ト
ランジスタで構成され、スナッバ・ダイオードが、第２
の電圧レールと第３の電圧レールとの間のダーリントン
増幅を防止する働きをする、上記（１）に記載の二重薄
膜酸化物ＥＳＤネットワーク。 （５）上記高電圧ｐチャネル・デバイスと上記一連のｐ
＋ダイオードがｎ−ウェル中に形成され、上記ｎ−ウェ
ルが厚さ約２．５μｍのｐエピタキシャル層中に形成さ
れる、上記（４）に記載の二重薄膜酸化物ＥＳＤネット
ワーク。 （６）上記高電圧ｐチャネル・デバイスが、電圧差Ｖpp
−Ｖccの誘電過応力を防止するのに十分な厚さの二重薄
膜酸化物ゲート構造を有する、上記（２）に記載の二重
薄膜酸化物ＥＳＤネットワーク。 （７）Ｖppが約１２ＶでありＶccが約５Ｖであり、上記
高電圧ｐチャネル・デバイスが厚さ約２００Å以上であ
る、上記（６）に記載の二重薄膜酸化物ＥＳＤネットワ
ーク。
【図１】本発明の１実施例として、不揮発メモリのため
のＥＳＤ保護ネットワークを示す等価回路の略図であ
る。
のＥＳＤ保護ネットワークを示す等価回路の略図であ
る。
【図２】図１に示すＥＳＤ保護ネットワークの主要構成
要素を示す等価回路のブロック・ダイヤグラムである。
要素を示す等価回路のブロック・ダイヤグラムである。
【図３】図１に示すＥＳＤ回路に使用するＭＯＳＦＥＴ
の、本発明の製造工程の一例における一段階を示す拡大
断面図である。
の、本発明の製造工程の一例における一段階を示す拡大
断面図である。
【図４】図１に示すＥＳＤ回路に使用するＭＯＳＦＥＴ
の、本発明の製造工程の一例における図３に続く段階を
示す拡大断面図である。
の、本発明の製造工程の一例における図３に続く段階を
示す拡大断面図である。
【図５】図１に示すＥＳＤ回路に使用するＭＯＳＦＥＴ
の、本発明の製造工程の一例における図４に続く段階を
示す拡大断面図である。
の、本発明の製造工程の一例における図４に続く段階を
示す拡大断面図である。
【図６】図１に示すＥＳＤ回路に使用するＭＯＳＦＥＴ
の、本発明の製造工程の一例における図５に続く段階を
示す拡大断面図である。
の、本発明の製造工程の一例における図５に続く段階を
示す拡大断面図である。
【図７】図１に示すＥＳＤ回路に使用するＭＯＳＦＥＴ
の、本発明の製造工程の一例における図６に続く段階を
示す拡大断面図である。
の、本発明の製造工程の一例における図６に続く段階を
示す拡大断面図である。
【図８】図１に示すＥＳＤ回路に使用するＭＯＳＦＥＴ
の、本発明の製造工程の一例における図７に続く段階を
示す拡大断面図である。
の、本発明の製造工程の一例における図７に続く段階を
示す拡大断面図である。
【図９】図１に示すＥＳＤ回路に使用するＭＯＳＦＥＴ
の、本発明の製造工程の一例における図８に続く段階を
示す拡大断面図である。
の、本発明の製造工程の一例における図８に続く段階を
示す拡大断面図である。
【図１０】図１に示すＥＳＤ回路に使用するＭＯＳＦＥ
Ｔの、本発明の製造工程の一例における図９に続く段階
を示す拡大断面図である。
Ｔの、本発明の製造工程の一例における図９に続く段階
を示す拡大断面図である。
【図１１】図１に示すＥＳＤ回路に使用するＭＯＳＦＥ
Ｔの、本発明の製造工程の一例における図１０に続く段
階を示す拡大断面図である。
Ｔの、本発明の製造工程の一例における図１０に続く段
階を示す拡大断面図である。
【図１２】図１に示すＥＳＤ回路に使用するＭＯＳＦＥ
Ｔの、本発明の製造工程の一例における図１１に続く段
階を示す拡大断面図である。
Ｔの、本発明の製造工程の一例における図１１に続く段
階を示す拡大断面図である。
【図１３】図１に示すＥＳＤ回路に使用するＭＯＳＦＥ
Ｔの、本発明の製造工程の一例における図１２に続く段
階を示す拡大断面図である。
Ｔの、本発明の製造工程の一例における図１２に続く段
階を示す拡大断面図である。
【図１４】図１に示すＥＳＤ回路に使用するＭＯＳＦＥ
Ｔの、本発明の製造工程の一例における図１３に続く段
階を示す拡大断面図である。
Ｔの、本発明の製造工程の一例における図１３に続く段
階を示す拡大断面図である。
１０ 等価回路 １１ ｐチャネル電界効果トランジスタ １２ ｐチャネルＭＯＳＦＥＴ １３ Ｖpp電圧レール １４ 端子 １４1〜１４5 ダイオード １５ ＰＮＰバイポーラ・トランジスタ １６ ノード １７ Ｖcc電圧レール １８ 端子 １９ Ｖdd電圧レール ２０ 端子 ２１ ｎチャネル電界効果トランジスタ ２２ 基板電圧レール ２３ 端子 １０１ ＰＮＰバイポーラ・トランジスタ １０３ Ｖcc−Ｖddクランプ １０３ ｎチャネル接合トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・シー・シャフランスキ アメリカ合衆国10512 ニューヨーク州カ ーメルスマドベック・アベニュー 233 (72)発明者 スチーブン・エイチ・ヴォールドマン アメリカ合衆国05403 バーモント州バー リントンオールド・ファーム・ロード・サ ウス 75
Claims (7)
- 【請求項１】高電圧二重薄膜酸化物ＭＯＳＦＥＴを具備
する不揮発メモリ用静電放電（ＥＳＤ）防止ネットワー
ク - 【請求項２】Ｖpp＜Ｖcc＜Ｖdd＜Ｖssの関係にある電圧
Ｖpp、Ｖcc、Ｖdd、Ｖssのための第１、第２、第３、第
４の電圧レールを有する二重薄膜酸化物静電放電（ＥＳ
Ｄ）ネットワークにおいて、上記ＥＳＤネットワーク
が、 第１の電圧レールに接続された二重薄膜酸化物ゲート構
造と、第２の電圧レールに接続されたドレインを有する
高電圧ｐチャネル・デバイスと、 第１の電圧レールに接続されたエミッタと、第２の電圧
レールに接続されたコレクタと、高電圧ｐチャネル・デ
バイスのソースに接続されたベースとを有する高電圧バ
イポーラＰＮＰトランジスタと、 第１の電圧レールと第２の電圧レールとの間に接続され
た一連のｐ＋ダイオードと、 第２の電圧レールと上記ｐ＋ダイオードとの間に接続さ
れたスナバ・ダイオードと、 第３の電圧レールと第４の電圧レールとの間に接続され
たｎチャネル・デバイスを具備する二重薄膜酸化物ＥＳ
Ｄネットワーク。 - 【請求項３】第１の電圧レールと第２の電圧レールとの
間に接続されたクランプをさらに具備する、請求項２に
記載の二重薄膜酸化物ＥＳＤネットワーク。 - 【請求項４】一連のｐ＋ダイオードが、ＰＮＰバイポー
ラ・トランジスタで構成され、スナッバ・ダイオード
が、第２の電圧レールと第３の電圧レールとの間のダー
リントン増幅を防止する働きをする、請求項１に記載の
二重薄膜酸化物ＥＳＤネットワーク。 - 【請求項５】上記高電圧ｐチャネル・デバイスと上記一
連のｐ＋ダイオードがｎ−ウェル中に形成され、上記ｎ
−ウェルが厚さ約２．５μｍのｐエピタキシャル層中に
形成される、請求項４に記載の二重薄膜酸化物ＥＳＤネ
ットワーク。 - 【請求項６】上記高電圧ｐチャネル・デバイスが、電圧
差Ｖpp−Ｖccの誘電過応力を防止するのに十分な厚さの
二重薄膜酸化物ゲート構造を有する、請求項２に記載の
二重薄膜酸化物ＥＳＤネットワーク。 - 【請求項７】Ｖppが約１２ＶでありＶccが約５Ｖであ
り、上記高電圧ｐチャネル・デバイスが厚さ約２００Å
以上である、請求項６に記載の二重薄膜酸化物ＥＳＤネ
ットワーク。
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