JPH10294437A - Semiconductor device with capacitor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To suppress the reaction between an element in a second electrode and an element in a conductive layer, prevent the increase in a volume due to the generation of a reaction product, prevent a second insulation layer from being peeled off due to the increase in a volume, and, at the same time, prevent the erroneous operation of an element, by providing an oxide conductor between a second electrode and a conductive layer. SOLUTION: A capacitor 10 is formed through a source/drain region 15 of a MOS transistor 20 being formed on the surface of a silicon substrate 11 and a plug layer 9. The capacitor 10 has a storage node (a first electrode) 1, a capacitor dielectric layer 3, and a cell plate (a second electrode) 5. In this case, an oxide conductor layer 6 is formed on the upper surface of the cell plate 5, thus suppressing the reaction between Ru in the cell plate 5 and Al in a wiring layer 33, preventing a volume from increasing due to the generation of a reaction product, preventing an interlayer insulation layer (a second insulation layer) 31 from being peeled off due to the increase in the volume, and hence preventing an element such as a DRAM from malfunctioning.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、キャパシタを有す
る半導体装置に関し、より特定的には、高誘電率材料を
含むキャパシタ誘電体層を１対の電極で挟んでなるキャ
パシタを有する半導体装置に関するものである。The present invention relates to a semiconductor device having a capacitor, and more particularly, to a semiconductor device having a capacitor in which a capacitor dielectric layer containing a high dielectric constant material is sandwiched between a pair of electrodes. It is.

【０００２】[0002]

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高速応答性あるいは
高信頼性に関する技術開発が進められている。2. Description of the Related Art In recent years, with the remarkable spread of information devices such as computers, demand for semiconductor devices has been rapidly expanding. Functionally, it has a large storage capacity,
What can be operated at high speed is required. Along with this, technology development for high integration and high-speed response or high reliability of semiconductor devices has been promoted.

【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとして、ＤＲＡＭ（Dynamic Random
Access Memory）が一般的に知られている。このＤＲＡ
Ｍは、多数の記憶情報を蓄積する記憶領域であるメモリ
セルアレイと、外部との入出力に必要な周辺回路とから
構成されている。[0003] Among semiconductor devices, a DRAM (Dynamic Random Access Memory) has been proposed as a device capable of randomly inputting and outputting stored information.
Access Memory) is generally known. This DRA
M includes a memory cell array, which is a storage area for storing a large amount of storage information, and peripheral circuits necessary for input / output with the outside.

【０００４】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイは大きな面積を占め
ている。また、このメモリセルアレイには、単位記憶情
報を蓄積するためのメモリセルがマトリックス状に複数
個配列されて形成されている。このメモリセルは、通常
１個のＭＯＳ（Metal Oxide Semiconductor ）トランジ
スタと、これに接続された１個のキャパシタとから構成
されており、１トランジスタ１キャパシタ型のメモリセ
ルとして広く知られている。このような構成を有するメ
モリセルは、その構造が簡単なためメモリセルアレイの
集積度を向上させることが容易であり、大容量のＤＲＡ
Ｍに広く用いられている。[0004] The memory cell array occupies a large area on the DRAM semiconductor chip thus configured. In this memory cell array, a plurality of memory cells for storing unit storage information are arranged in a matrix. This memory cell is generally composed of one MOS (Metal Oxide Semiconductor) transistor and one capacitor connected thereto, and is widely known as a one-transistor one-capacitor type memory cell. The memory cell having such a structure has a simple structure, so that it is easy to improve the degree of integration of the memory cell array, and a large-capacity DRA
M is widely used.

【０００５】ＤＲＡＭの高集積化を１Ｇｂｉｔ（ギガビ
ット）に代表されるＧｂｉｔ級へと押し進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、キャパシタの平面的な占有面
積も同時に縮小される。そのため、キャパシタに蓄えら
れる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになり、記憶領域としてのＤＲＡＭ
の動作が不安定なものとなり、信頼性が低下する。When the high integration of DRAM is pushed to the Gbit class represented by 1 Gbit (gigabit), the size of the memory cell must be reduced. As the memory cell size decreases, the planar occupation area of the capacitor also decreases at the same time. As a result, the amount of charge stored in the capacitor (the amount of charge stored in a 1-bit memory cell) decreases, and the DRAM as a storage area
Operation becomes unstable, and the reliability decreases.

【０００６】かかるＤＲＡＭの動作の不安定化を防止す
るため、限られた平面占有面積内においてキャパシタの
容量を増加させる必要がある。その手段の１つとして、
キャパシタ誘電体層に、いわゆる高誘電率材料と呼ばれ
る材料を採用する方法が検討されている。ここで高誘電
率材料とは、一般にシリコン酸化膜の数倍から数百倍の
誘電率を有する材料であり、この高誘電率材料をキャパ
シタ誘電体層に用いることにより、キャパシタの形状を
比較的単純な形状に維持したまま、容易に容量の増加を
図ることが可能となる。In order to prevent the operation of the DRAM from becoming unstable, it is necessary to increase the capacitance of the capacitor within a limited plane occupation area. As one of the means,
A method of using a material called a so-called high dielectric constant material for the capacitor dielectric layer has been studied. Here, the high dielectric constant material is generally a material having a dielectric constant several times to several hundred times that of the silicon oxide film. By using this high dielectric constant material for the capacitor dielectric layer, the shape of the capacitor can be relatively reduced. It is possible to easily increase the capacity while maintaining the simple shape.

【０００７】なお、この高誘電率材料と呼ばれる材料の
一例としては、チタン酸バリウムストロンチウム（（Ｂ
ａ，Ｓｒ）ＴｉＯ₃ ：ＰＳＴ）、酸化タンタル（Ｔａ₂
Ｏ₅）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ
₃ ：ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃ ：ＰＬＺＴ）、チタン酸
ストロンチウム（ＳｒＴｉＯ₃ ：ＳＴＯ）、チタン酸バ
リウム（ＢａＴｉＯ₃ ：ＢＴＯ）などが挙げられる。As an example of a material called a high dielectric constant material, barium strontium titanate ((B
a, Sr) TiO ₃ : PST), tantalum oxide (Ta ₂
O ₅ ), lead zirconate titanate (Pb (Zr, Ti) O
₃ : PZT), lead lanthanum zirconate titanate ((P
b, La) (Zr, Ti) O ₃ : PLZT), strontium titanate (SrTiO ₃ : STO), barium titanate (BaTiO ₃ : BTO) and the like.

【０００８】以下、キャパシタ誘電体層に高誘電率材料
を用いた従来のメモリセル構造について説明する。Hereinafter, a conventional memory cell structure using a high dielectric constant material for a capacitor dielectric layer will be described.

【０００９】図４は、従来のキャパシタを有する半導体
装置の構成を概略的に示す断面図である。図４を参照し
て、素子分離絶縁層１３によって分離されたシリコン基
板１１の領域には、ＭＯＳトランジスタ２０が形成され
ている。FIG. 4 is a sectional view schematically showing a configuration of a conventional semiconductor device having a capacitor. Referring to FIG. 4, a MOS transistor 20 is formed in a region of silicon substrate 11 separated by element isolation insulating layer 13.

【００１０】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電
極層１９とを有している。１対のソース／ドレイン領域
１５は、互いに距離を隔ててシリコン基板１１の表面に
形成されている。このソース／ドレイン領域１５は、低
不純物濃度領域１５ａと高不純物濃度領域１５ｂとから
なるＬＤＤ（Lightly Doped Drain ）構造を有してい
る。ゲート電極層１９は、１対のソース／ドレイン領域
１５に挟まれる領域上にゲート絶縁層１７を介在して形
成されている。The MOS transistor 20 has a pair of source / drain regions 15, a gate insulating layer 17, and a gate electrode layer 19. A pair of source / drain regions 15 are formed on the surface of silicon substrate 11 at a distance from each other. The source / drain region 15 has an LDD (Lightly Doped Drain) structure including a low impurity concentration region 15a and a high impurity concentration region 15b. Gate electrode layer 19 is formed on a region interposed between a pair of source / drain regions 15 with gate insulating layer 17 interposed.

【００１１】ゲート電極層１９の周囲は絶縁層２１で覆
われており、またソース／ドレイン領域１５の一方に
は、ビット線２３が電気的に接続されている。このビッ
ト線２３を覆うように絶縁層２５が形成されている。そ
してＭＯＳトランジスタ２０、ビット線２３などを覆う
ように層間絶縁層２７が形成されている。この層間絶縁
層２７には、ソース／ドレイン領域１５の他方に達する
コンタクトホール２７ａが形成されている。このコンタ
クトホール２７ａを埋込むようにプラグ層９が形成され
ており、このプラグ層９を通じてソース／ドレイン領域
１５と電気的に接続するようにキャパシタ１０が形成さ
れている。The periphery of the gate electrode layer 19 is covered with an insulating layer 21, and a bit line 23 is electrically connected to one of the source / drain regions 15. An insulating layer 25 is formed to cover bit line 23. Then, an interlayer insulating layer 27 is formed so as to cover the MOS transistor 20, the bit line 23, and the like. In the interlayer insulating layer 27, a contact hole 27a reaching the other of the source / drain region 15 is formed. Plug layer 9 is formed to fill contact hole 27a, and capacitor 10 is formed to be electrically connected to source / drain region 15 through plug layer 9.

【００１２】キャパシタ１０は、ストレージノード１
と、キャパシタ誘電体層３と、セルプレート５とを有し
ている。ストレージノード１は、層間絶縁層２７上に形
成され、かつバリア層７を介在してプラグ層９と電気的
に接続されている。キャパシタ誘電体層３は、上述した
いわゆる高誘電率材料よりなっており、ストレージノー
ド１を覆うように形成されている。セルプレート５は、
このキャパシタ誘電体層３を介在してストレージノード
１と対向するように形成されている。The capacitor 10 is connected to the storage node 1
, A capacitor dielectric layer 3 and a cell plate 5. Storage node 1 is formed on interlayer insulating layer 27 and is electrically connected to plug layer 9 with barrier layer 7 interposed. The capacitor dielectric layer 3 is made of the above-mentioned high dielectric constant material, and is formed so as to cover the storage node 1. The cell plate 5 is
It is formed to face storage node 1 with capacitor dielectric layer 3 interposed.

【００１３】このキャパシタ１０を覆うように層間絶縁
層３１が形成されており、この層間絶縁層３１には、セ
ルプレート５に達する開孔３１ａが形成されている。こ
の開孔３１ａを通じてセルプレート５と直接接するよう
に、たとえばＡｌ（アルミニウム）を含む配線層３３が
層間絶縁層３１上に形成されている。この配線層３３を
覆うように層間絶縁層３５が形成され、この層間絶縁層
３５上にたとえばＡｌよりなる配線層３７が形成されて
いる。An interlayer insulating layer 31 is formed so as to cover the capacitor 10, and an opening 31 a reaching the cell plate 5 is formed in the interlayer insulating layer 31. A wiring layer 33 containing, for example, Al (aluminum) is formed on interlayer insulating layer 31 so as to be in direct contact with cell plate 5 through opening 31a. An interlayer insulating layer 35 is formed to cover wiring layer 33, and a wiring layer 37 made of, for example, Al is formed on interlayer insulating layer 35.

【００１４】キャパシタ誘電体層３に高誘電率材料を用
いた場合には、ストレージノード１の材料には、酸化物
を作りにくく、酸化物となっても導電性を維持でき、か
つキャパシタ誘電体層のペロブスカイト構造を得やすい
材料が求められる。これらの特性を満たす材料として、
Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｒｅ（レニ
ウム）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｒｈ（ロ
ジウム）などが選ばれる。When a high dielectric constant material is used for the capacitor dielectric layer 3, it is difficult to form an oxide in the material of the storage node 1, the conductivity can be maintained even if the oxide is formed, and the capacitor dielectric is not used. A material that easily obtains a perovskite structure of the layer is required. As a material that meets these characteristics,
Ru (ruthenium), Ir (iridium), Re (rhenium), Pt (platinum), Pd (palladium), Rh (rhodium) and the like are selected.

【００１５】そしてこの場合、ストレージノード１とセ
ルプレート５との電気的特性の非対称性をなくすため
に、セルプレート５にはストレージノード１と同じ材質
が用いられることが好ましい。In this case, the same material as that of the storage node 1 is preferably used for the cell plate 5 in order to eliminate the asymmetry of the electrical characteristics between the storage node 1 and the cell plate 5.

【００１６】しかしながら、５００℃以上の温度となる
とＲｕとＡｌとの反応が開始する。このため、Ｒｕより
なるセルプレート５とＡｌよりなる配線層３３とが直接
接している場合、後工程の熱処理（たとえば層間絶縁層
３５の平坦化処理のための熱処理）によって５００℃以
上にまで加熱されると、配線層３３中のＡｌと上部電極
層５中のＲｕとが反応する。However, when the temperature reaches 500 ° C. or higher, the reaction between Ru and Al starts. Therefore, when the cell plate 5 made of Ru and the wiring layer 33 made of Al are in direct contact with each other, the cell plate 5 is heated to 500 ° C. or more by a heat treatment in a later process (for example, a heat treatment for flattening the interlayer insulating layer 35). Then, Al in the wiring layer 33 reacts with Ru in the upper electrode layer 5.

【００１７】これにより、配線層３３中のＡｌがキャパ
シタ誘電体層３にまで拡散し、リーク電流が増大すると
いう問題点があった。As a result, there is a problem that Al in the wiring layer 33 diffuses to the capacitor dielectric layer 3 and the leakage current increases.

【００１８】また配線層３３中のＡｌとセルプレート５
中のＲｕとの反応によってセルプレート５の体積が図５
に示すように増大する。この場合には、セルプレート５
上の層間絶縁層３１が局部的に上方に盛り上がり、後工
程での洗浄工程などにより容易に剥がれてしまう。層間
絶縁層３１が剥がれてしまうと、ストレージノード５の
表面が剥きだしの状態となり、他の導電層とのショート
などを起こし、半導体装置として使い物にならなくなる
という問題点があった。The Al in the wiring layer 33 and the cell plate 5
The volume of the cell plate 5 is reduced by the reaction with Ru in FIG.
Increase as shown in FIG. In this case, the cell plate 5
The upper interlayer insulating layer 31 locally rises locally, and is easily peeled off by a cleaning process in a later process. If the interlayer insulating layer 31 is peeled off, the surface of the storage node 5 is in a bare state, causing a short circuit with other conductive layers and the like, which makes the semiconductor device unusable.

【００１９】このような問題点を解決するため、図６に
示すようにセルプレート５と配線層３３との間にＴｉＮ
層１０６を設ける構成が考えられる。つまり、ＴｉＮ層
１０６を配線層３３とセルプレート５との間に設けるこ
とによって、配線層３３中のＡｌとストレージノード５
中のＲｕとの相互拡散が防止され、その反応が防止され
る。In order to solve such a problem, as shown in FIG. 6, TiN is placed between the cell plate 5 and the wiring layer 33.
A configuration in which the layer 106 is provided is conceivable. That is, by providing the TiN layer 106 between the wiring layer 33 and the cell plate 5, Al in the wiring layer 33 and the storage node 5
Interdiffusion with Ru inside is prevented, and the reaction is prevented.

【００２０】なお、図６に示す構成は、このＴｉＮ層１
０６の構成を除いてほぼ図４に示す構成と同様であるた
め、同一の部材については同一の符号を付し、その説明
を省略する。The structure shown in FIG.
Since the configuration is almost the same as that shown in FIG. 4 except for the configuration of 06, the same members are denoted by the same reference numerals and description thereof will be omitted.

【００２１】[0021]

【発明が解決しようとする課題】しかしながら、このＴ
ｉＮ層１０６は、たとえば層間絶縁層３１形成時におけ
る酸化性雰囲気などによって容易に酸化物となって高抵
抗となってしまう。このため、セルプレート５と配線層
３３との接続不良が生じ、ＤＲＡＭの誤動作が生じやす
くなるという問題点があった。However, this T
The iN layer 106 easily becomes an oxide due to, for example, an oxidizing atmosphere at the time of forming the interlayer insulating layer 31 and becomes high in resistance. For this reason, there is a problem that a connection failure between the cell plate 5 and the wiring layer 33 occurs, and a malfunction of the DRAM easily occurs.

【００２２】それゆえ、本発明の目的は、キャパシタの
電極とその上層の配線層との間の抵抗を小さくすること
により素子の誤動作を防止することである。It is therefore an object of the present invention to prevent a malfunction of an element by reducing a resistance between an electrode of a capacitor and a wiring layer thereover.

【００２３】[0023]

【課題を解決するための手段】本発明のキャパシタを有
する半導体装置は、半導体基板と、導電領域と、第１の
絶縁層と、第１の電極と、キャパシタ誘電体層と、第２
の電極と、酸化物導電体と、第２の絶縁層と、導電層と
を備えている。半導体基板は主表面を有している。導電
領域は半導体基板の主表面に形成されている。第１の絶
縁層は半導体基板の主表面上に形成され、導電領域に達
する第１の孔を有している。第１の電極は、第１の孔を
通じて導電領域に電気的に接続されている。キャパシタ
誘電体層は、第１の電極を覆い、かつ高誘電率材料を含
んでいる。第２の電極は、キャパシタ誘電体層を介在し
て第１の電極と対向している。酸化物導電体は、第２の
電極の表面に形成され、第２の電極と電気的に接続され
ている。第２の絶縁層は、酸化物導電体上に形成され、
酸化物導電体に達する第２の孔を有している。導電層
は、第２の孔を通じて酸化物導電体に電気的に接続され
ている。According to the present invention, there is provided a semiconductor device having a capacitor, comprising a semiconductor substrate, a conductive region, a first insulating layer, a first electrode, a capacitor dielectric layer,
, An oxide conductor, a second insulating layer, and a conductive layer. The semiconductor substrate has a main surface. The conductive region is formed on the main surface of the semiconductor substrate. The first insulating layer is formed on the main surface of the semiconductor substrate and has a first hole reaching the conductive region. The first electrode is electrically connected to the conductive region through the first hole. The capacitor dielectric layer covers the first electrode and includes a high dielectric constant material. The second electrode faces the first electrode with the capacitor dielectric layer interposed. The oxide conductor is formed on a surface of the second electrode and is electrically connected to the second electrode. A second insulating layer is formed on the oxide conductor;
It has a second hole reaching the oxide conductor. The conductive layer is electrically connected to the oxide conductor through the second hole.

【００２４】上記局面において好ましくは、酸化物導電
体は、ＲｕＯ₂ 、ＩｒＯ₂ 、ＲｅＯ ₂ 、ＲｈＯ₂ の群か
ら選ばれる１種以上の材料を有している。In the above aspect, the oxide conductive material is preferably used.
The body is RuO_Two, IrO_Two, ReO _Two, RhO_TwoA group of
It has at least one material selected from the group consisting of:

【００２５】上記局面において好ましくは、第１および
第２の電極はＲｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈから
なる群から選ばれた材料を有している。In the above aspect, preferably, the first and second electrodes have a material selected from the group consisting of Ru, Ir, Re, Pt, Pd, and Rh.

【００２６】上記局面において好ましくは、導電層の材
料は、アルミニウムを有している。上記局面において好
ましくは、キャパシタ誘電体層に含まれる高誘電率材料
は、チタン酸バリウムストロンチウム、酸化タンタル、
チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン
鉛、チタン酸ストロンチウム、チタン酸バリウムよりな
る群から選ばれる１種以上の材料を有している。In the above aspect, preferably, the material of the conductive layer includes aluminum. Preferably in the above aspect, the high dielectric constant material contained in the capacitor dielectric layer is barium strontium titanate, tantalum oxide,
It has at least one material selected from the group consisting of lead zirconate titanate, lanthanum lead zirconate titanate, strontium titanate, and barium titanate.

【００２７】[0027]

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２８】図１は、本発明の一実施の形態におけるキ
ャパシタを有する半導体装置の構成を概略的に示す断面
図である。図１を参照して、ここでは、従来例と同様、
キャパシタを有する半導体装置としてＤＲＡＭのメモリ
セル構造について説明する。FIG. 1 is a sectional view schematically showing a configuration of a semiconductor device having a capacitor according to an embodiment of the present invention. Referring to FIG. 1, here, similar to the conventional example,
A memory cell structure of a DRAM as a semiconductor device having a capacitor will be described.

【００２９】素子分離絶縁層１３によって分離されたシ
リコン基板１１の表面には、ＭＯＳトランジスタ２０が
形成されている。On the surface of the silicon substrate 11 separated by the element isolation insulating layer 13, a MOS transistor 20 is formed.

【００３０】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート絶縁層１７と、ゲート電
極層１９とを有している。１対のソース／ドレイン領域
１５は、互いに距離を隔ててシリコン基板１１の表面に
形成されている。このソース／ドレイン領域１５は、低
不純物濃度領域１５ａと高不純物濃度領域１５ｂとから
なるＬＤＤ構造を有している。ゲート電極層１９は、た
とえばドープト多結晶シリコンよりなり、１対のソース
／ドレイン領域１５に挟まれる領域上にゲート絶縁層１
７を介在して形成されている。The MOS transistor 20 has a pair of source / drain regions 15, a gate insulating layer 17, and a gate electrode layer 19. A pair of source / drain regions 15 are formed on the surface of silicon substrate 11 at a distance from each other. The source / drain region 15 has an LDD structure including a low impurity concentration region 15a and a high impurity concentration region 15b. Gate electrode layer 19 is made of, for example, doped polycrystalline silicon, and has a gate insulating layer 1 on a region sandwiched between a pair of source / drain regions 15.
7 are formed.

【００３１】ゲート電極層１９の周囲は、たとえばシリ
コン酸化膜よりなる絶縁層２１で覆われており、またソ
ース／ドレイン領域の一方には、たとえばドープト多結
晶シリコンよりなるビット線２３が電気的に接続されて
いる。このビット線２３の周囲は、たとえばシリコン酸
化膜よりなる絶縁層２５で覆われている。そしてＭＯＳ
トランジスタ２０、ビット線２３などを覆うように上部
表面が平坦化された、たとえばＢＰＳＧ（Boron-doped
Phospho-Silicate Glass）よりなる層間絶縁層２７が形
成されている。この層間絶縁層２７には、ソース／ドレ
イン領域１５の他方に達するコンタクトホール２７ａが
形成されている。このコンタクトホール２７ａを埋込む
ように、たとえばドープト多結晶シリコンよりなるプラ
グ層９が形成されており、このプラグ層９を通じてソー
ス／ドレイン領域１５と電気的に接続するようにキャパ
シタ１０が形成されている。The periphery of gate electrode layer 19 is covered with an insulating layer 21 made of, for example, a silicon oxide film, and a bit line 23 made of, for example, doped polycrystalline silicon is electrically connected to one of source / drain regions. It is connected. The periphery of bit line 23 is covered with insulating layer 25 made of, for example, a silicon oxide film. And MOS
The upper surface is flattened so as to cover the transistor 20, the bit line 23, etc., for example, BPSG (Boron-doped
An interlayer insulating layer 27 made of Phospho-Silicate Glass) is formed. In the interlayer insulating layer 27, a contact hole 27a reaching the other of the source / drain region 15 is formed. Plug layer 9 made of, for example, doped polycrystalline silicon is formed to fill contact hole 27a, and capacitor 10 is formed to be electrically connected to source / drain region 15 through plug layer 9. I have.

【００３２】キャパシタ１０は、ストレージノード１
と、キャパシタ誘電体層３と、セルプレート５とを有し
ている。ストレージノード１は、層間絶縁層２７上に形
成され、かつバリア層７を介在してプラグ層９と電気的
に接続されている。バリア層７は、たとえば窒化チタン
の単層構造、または窒化チタンとチタンとの２層構造、
またはチタンと窒化チタンとチタンとの３層構造により
形成されている。ここでバリア層７として用いる窒化チ
タンを、前記プラグ層９の一部または全部として置き換
えても何ら問題はない。キャパシタ誘電体層３は、上述
したいわゆる高誘電率材料よりなっており、ストレージ
ノード１を覆うように形成されている。セルプレート５
は、このキャパシタ誘電体層３を介在してストレージノ
ード１と対向するように形成されている。The capacitor 10 is connected to the storage node 1
, A capacitor dielectric layer 3 and a cell plate 5. Storage node 1 is formed on interlayer insulating layer 27 and is electrically connected to plug layer 9 with barrier layer 7 interposed. The barrier layer 7 has, for example, a single-layer structure of titanium nitride or a two-layer structure of titanium nitride and titanium,
Alternatively, it is formed by a three-layer structure of titanium, titanium nitride, and titanium. Here, there is no problem even if the titanium nitride used as the barrier layer 7 is replaced with part or all of the plug layer 9. The capacitor dielectric layer 3 is made of the above-mentioned high dielectric constant material, and is formed so as to cover the storage node 1. Cell plate 5
Are formed so as to face storage node 1 with capacitor dielectric layer 3 interposed therebetween.

【００３３】このセルプレート５の上部表面に接するよ
うに、たとえば酸化ルテニウム（ＲｕＯ₂ ）よりなるバ
リア層６が形成されている。A barrier layer 6 made of, for example, ruthenium oxide (RuO ₂ ) is formed in contact with the upper surface of the cell plate 5.

【００３４】このキャパシタ１０およびバリア層（酸化
物導電体層）６を覆うように層間絶縁層３１が形成され
ており、この層間絶縁層３１には、バリア層６の一部表
面に達する開孔３１ａが形成されている。この開孔３１
ａを通じてバリア層６と接するようにパターニングされ
た配線層３３が形成されている。この配線層３３を覆う
ように層間絶縁層３５が形成され、この層間絶縁層３５
上にパターニングされた配線層３７が形成されている。
この配線層３３および３７は、たとえばＡｌを含む材料
よりなっている。An interlayer insulating layer 31 is formed so as to cover capacitor 10 and barrier layer (oxide conductor layer) 6, and an opening reaching a partial surface of barrier layer 6 is formed in interlayer insulating layer 31. 31a are formed. This opening 31
A wiring layer 33 patterned so as to be in contact with the barrier layer 6 through a is formed. An interlayer insulating layer 35 is formed so as to cover wiring layer 33, and interlayer insulating layer 35
A patterned wiring layer 37 is formed thereon.
The wiring layers 33 and 37 are made of, for example, a material containing Al.

【００３５】次に本願発明者が行なった実験について説
明する。本願発明者は、本発明例と従来例とを比較して
反応層の厚さおよびシート抵抗がどのように変わるかに
ついて実験を行なった。その実験の方法および結果につ
いて以下に示す。Next, an experiment performed by the present inventor will be described. The present inventor conducted an experiment on how the thickness of the reaction layer and the sheet resistance change by comparing the present invention example and the conventional example. The method and results of the experiment will be described below.

【００３６】まずＲｕよりなる下部電極を形成し、その
下部電極を覆うようにＳｒＴｉＯ₃よりなるキャパシタ
誘電体層を形成し、さらにそのキャパシタ誘電体層を覆
うようにＲｕよりなる上部電極を形成した。First, a lower electrode made of Ru was formed, a capacitor dielectric layer made of SrTiO ₃ was formed so as to cover the lower electrode, and an upper electrode made of Ru was formed so as to cover the capacitor dielectric layer. .

【００３７】この上部電極の表面に接するように、スパ
ッタリング法によりＲｕＯ₂ を１００ｎｍの膜厚で成膜
した。このスパッタリング法は、ターゲットを金属Ｒｕ
とし、基板温度を室温とし、スパッタガスをアルゴン
（１０ｃｃｍ）に酸素（１０ｃｃｍ）を混合したガスと
して、１２ｍＴｏｒｒの圧力の下で行なった。さらにそ
のＲｕＯ₂ 上に、ＡｌＣｕ膜を３００ｎｍの膜厚で積層
したものを本発明例とした。RuO ₂ was formed in a thickness of 100 nm by sputtering so as to be in contact with the surface of the upper electrode. In this sputtering method, the target is a metal Ru
The sputtering was performed under a pressure of 12 mTorr using a sputtering gas as a mixture of argon (10 ccm) and oxygen (10 ccm). Further, an AlCu film having a thickness of 300 nm was laminated on the RuO ₂ as an example of the present invention.

【００３８】一方、上記のＲｕＯ₂ を成膜せずに、１０
０ｎｍの膜厚のＰｔよりなる上部電極上に直接、ＡｌＣ
ｕを３００ｎｍの膜厚で積層したものを比較例とした。On the other hand, without forming the above-mentioned RuO ₂ film,
AlC is directly formed on the upper electrode made of Pt having a thickness of 0 nm.
u was laminated with a thickness of 300 nm as a comparative example.

【００３９】この本発明例と比較例とについて熱処理を
施した場合の反応層の厚さをＳＥＭで観察した。その結
果を図２に示す。なお反応層の厚さとは、本発明例にお
いては上部電極のＲｕと導電層のＡｌＣｕとの間の反応
層の厚さであり、比較例においては上部電極のＰｔと導
電層のＡｌＣｕとの間の反応層の厚さである。The thickness of the reaction layer when the heat treatment was performed on the present invention example and the comparative example was observed by SEM. The result is shown in FIG. In the present invention, the thickness of the reaction layer is the thickness of the reaction layer between Ru of the upper electrode and AlCu of the conductive layer. In the comparative example, the thickness of the reaction layer is between Pt of the upper electrode and AlCu of the conductive layer. Is the thickness of the reaction layer.

【００４０】図２を参照して、本発明例では、熱処理温
度を８００℃に上げても明確な反応層が認められなかっ
たのに対し、比較例では熱処理温度が４００℃という比
較的低温でもＰｔとＡｌＣｕとの反応が顕著に認められ
た。Referring to FIG. 2, in the example of the present invention, a clear reaction layer was not observed even when the heat treatment temperature was increased to 800 ° C., whereas in the comparative example, even at a relatively low heat treatment temperature of 400 ° C. A remarkable reaction between Pt and AlCu was observed.

【００４１】このことより、ＬＳＩの配線材料に使用さ
れるＡｌＣｕと上部電極に使用される材料との間にＲｕ
Ｏ₂ を形成することは反応を抑制する上で有利であるこ
とが判明した。つまり、図１に示すバリア層６を有する
本発明例は、図４に示すバリア層を有しない従来例より
も、セルプレート５とそれに接続される配線層３３との
反応を抑制する上で有利であることが判明した。From this, Ru between the material used for the wiring material of the LSI and the material used for the upper electrode is Ru.
Forming O ₂ has proven to be advantageous in suppressing the reaction. That is, the example of the present invention having the barrier layer 6 shown in FIG. 1 is more advantageous in suppressing the reaction between the cell plate 5 and the wiring layer 33 connected thereto than the conventional example having no barrier layer shown in FIG. Turned out to be.

【００４２】従来このような反応を防止するために、図
６に示すようにＴｉＮなどのバリアメタル層１０６が用
いられている。そこで、バリアメタルとしてＴｉＮを用
いた場合とＲｕＯ₂ を用いた場合とでのシート抵抗値を
調べた。Conventionally, to prevent such a reaction, a barrier metal layer 106 such as TiN is used as shown in FIG. Then, the sheet resistance value in the case where TiN was used as the barrier metal and in the case where RuO ₂ was used were examined.

【００４３】シリコン基板上にスパッタリング法によ
り、ターゲットを金属Ｒｕとし、基板温度を室温とし、
スパッタガスをアルゴン（１０ｃｃｍ）に酸素（１０ｃ
ｃｍ）を混合したガスとして、１２ｍＴｏｒｒの圧力下
で、ＲｕＯ₂ を１００ｎｍの膜厚で成膜した。このよう
にして成膜されたＲｕＯ₂ を本発明例とした。A target was made of metal Ru on a silicon substrate by sputtering, the substrate temperature was set to room temperature,
The sputtering gas was changed to argon (10 ccm) and oxygen (10 ccm).
cm) as a mixed gas, and a film of RuO ₂ was formed to a thickness of 100 nm under a pressure of 12 mTorr. RuO ₂ thus formed was used as an example of the present invention.

【００４４】一方、シリコン基板上にＴｉＮを１００ｎ
ｍの膜厚で成膜し、このＴｉＮを比較例とした。On the other hand, 100 n of TiN is formed on a silicon substrate.
The TiN was used as a comparative example.

【００４５】この本発明例と比較例とについて、一般的
な縦型炉にて酸素気流中で３０分熱処理を施した後、シ
ート抵抗値を測定した。その結果を図３に示す。The heat resistance of each of the inventive examples and the comparative examples was measured in a general vertical furnace in an oxygen stream for 30 minutes, and then the sheet resistance was measured. The result is shown in FIG.

【００４６】図３に示されるように、従来使用されてい
たＴｉＮの初期のシート抵抗値が５Ω／□であるのに比
べ、ＲｕＯ₂ のシート抵抗値は８Ω／□と若干高いがデ
バイス応用には十分低い値である。一方、ＲｕＯ₂ は８
００℃の温度での加熱でもその抵抗上昇はわずかで９．
８Ω／□であったのに対し、ＴｉＮでは１３０Ω／□程
度と非常に上昇した。As shown in FIG. 3, the sheet resistance of RuO ₂ is slightly higher at 8 Ω / □, but the initial sheet resistance of TiN is 5 Ω / □, which is conventionally used. Is a sufficiently low value. On the other hand, RuO ₂ is 8
Even when heated at a temperature of 00 ° C., the resistance rise is only slight.
In contrast to 8Ω / □, the value of TiN increased to about 130Ω / □.

【００４７】このように本発明例におけるＲｕＯ₂ の抵
抗上昇が小さいのは、ＲｕＯ₂ は酸化物導電体であるの
で酸素雰囲気中においても安定であるため抵抗変化が少
ないものと考えられる。またＲｕＯ₂ 以外に、酸化レニ
ウム（ＲｅＯ₂ ）、酸化ロジウム（ＲｈＯ₂ ）、酸化イ
リジウム（ＩｒＯ₂ ）などの他の酸化物導電体であって
も同様の結果が得られる。つまり、酸化物導電体は層間
絶縁膜形成時のような酸化性雰囲気において安定という
ことになる。The reason why the resistance increase of RuO ₂ in the present invention example is small is considered that RuO ₂ is an oxide conductor and is stable even in an oxygen atmosphere, so that the resistance change is small. Similar results are obtained with other oxide conductors such as rhenium oxide (ReO ₂ ), rhodium oxide (RhO ₂ ), and iridium oxide (IrO ₂ ) other than RuO ₂ . That is, the oxide conductor is stable in an oxidizing atmosphere such as when an interlayer insulating film is formed.

【００４８】一方、比較例においては、酸素を含む雰囲
気中での熱処理温度が５００℃以上となると、ＴｉＮの
酸化が始まり、絶縁性の酸化チタンが生成しシート抵抗
値が上昇し始め、６００℃以上では激しく酸化され導電
性が著しく損なわれる。On the other hand, in the comparative example, when the heat treatment temperature in an atmosphere containing oxygen becomes 500 ° C. or higher, oxidation of TiN starts, an insulating titanium oxide is formed, and the sheet resistance value starts to increase. Above, it is violently oxidized and the conductivity is remarkably impaired.

【００４９】この結果より、上部電極と配線との間のバ
リアメタルには、ＴｉＮを用いるよりも、ＲｕＯ₂ のよ
うな酸化物導電体を用いた方が、低いシート抵抗値の得
られることが判明した。From these results, it can be seen that a lower sheet resistance can be obtained by using an oxide conductor such as RuO ₂ as a barrier metal between the upper electrode and the wiring than by using TiN. found.

【００５０】なお上述のような酸化物導電体はスパッタ
リング法以外に、ＣＶＤ（ChemicalVapor Deposition
）法により成膜することもできる。The oxide conductor as described above may be formed by CVD (Chemical Vapor Deposition) in addition to the sputtering method.
) Method.

【００５１】またＲｕＯ₂ の作製法としては、５００℃
〜７００℃でのＲＴＡ（Rapid Thermal Anneal）（１０
秒〜３０秒、Ｏ₂ 中）や、プラズマ酸化などのようにＲ
ｕ金属を酸化することによっても作製することができ
る。いずれの場合にも、ＲｕＯ ₂ の作製法として４００
℃以下（５００℃以上なら短時間）で作製されることが
好ましい。ＲｕＯ₂ の低温作製の理由は、キャパシタの
耐熱性劣化（リーク特性悪化）を防止するためである。Also, RuO_Two500 ° C.
RTA (Rapid Thermal Anneal) at ~ 700 ° C (10
Seconds to 30 seconds, O_TwoMedium) and plasma oxidation
can also be made by oxidizing u metal
You. In each case, RuO _Two400
It can be manufactured at below ℃ (short time if above 500 ℃)
preferable. RuO_TwoThe reason for the low-temperature fabrication of
This is to prevent heat resistance deterioration (leakage characteristic deterioration).

【００５２】また電気特性の非対称性をなくすために
は、たとえば下部電極にＲｕ金属を用いた場合、上部電
極をＲｕ金属とＲｕＯ₂ との積層構造にする方法が有効
である。In order to eliminate the asymmetry of the electrical characteristics, for example, when Ru metal is used for the lower electrode, a method of forming the upper electrode with a laminated structure of Ru metal and RuO ₂ is effective.

【００５３】本実施の形態では、図１に示すようにバリ
ア層６としてＲｕＯ₂ などの酸化物導電体が用いられて
いる。このため、セルプレート５中のたとえばＲｕと配
線層３３中のＡｌとの反応が抑制され、反応生成物の生
成による体積の増大は防止される。したがって、体積の
増大による層間絶縁層３１の剥がれを防止することがで
きる。In this embodiment, as shown in FIG. 1, an oxide conductor such as RuO ₂ is used as the barrier layer 6. Therefore, a reaction between, for example, Ru in the cell plate 5 and Al in the wiring layer 33 is suppressed, and an increase in volume due to generation of a reaction product is prevented. Therefore, peeling of the interlayer insulating layer 31 due to an increase in volume can be prevented.

【００５４】またＲｕなどの酸化物導電体はＴｉＮなど
に比べて酸素を含む雰囲気中での耐酸化性に優れてい
る。このため、酸化物導電体のシート抵抗値は熱処理温
度の変化に対してほとんど変化しない。よって、セルプ
レート５と配線層３３との間の良好な電気的接続を確保
することができ、ゆえにＤＲＡＭなどの素子の誤動作の
生じることは防止される。An oxide conductor such as Ru is more excellent in oxidation resistance in an atmosphere containing oxygen than TiN or the like. For this reason, the sheet resistance value of the oxide conductor hardly changes with a change in the heat treatment temperature. Therefore, good electrical connection between the cell plate 5 and the wiring layer 33 can be ensured, thereby preventing a malfunction of an element such as a DRAM.

【００５５】なお、本実施の形態では、キャパシタを有
する半導体装置としてＤＲＡＭのメモリセル構造につい
て説明したが、これに限られるものではない。In this embodiment, the DRAM memory cell structure has been described as a semiconductor device having a capacitor, but the present invention is not limited to this.

【００５６】またストレージノード１とセルプレート５
とは、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈからなる群
から選ばれる１種以上の材料を含んでいればよい。The storage node 1 and the cell plate 5
It is sufficient that at least one material includes at least one material selected from the group consisting of Ru, Ir, Re, Pt, Pd, and Rh.

【００５７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

【００５８】[0058]

【発明の効果】本発明の半導体装置では、第２の電極と
導電層との間に酸化物導電体が設けられている。このた
め、第２の電極中の元素と導電層中の元素との反応が抑
制され、反応生成物の生成による体積の増大が防止され
る。したがって、体積の増大による第２の絶縁層の剥が
れを防止することができる。According to the semiconductor device of the present invention, an oxide conductor is provided between the second electrode and the conductive layer. Therefore, the reaction between the element in the second electrode and the element in the conductive layer is suppressed, and an increase in volume due to generation of a reaction product is prevented. Therefore, peeling of the second insulating layer due to an increase in volume can be prevented.

【００５９】また、酸化物導電体はＴｉＮなどに比べて
酸素を含む雰囲気中での耐酸化性に優れている。このた
め、酸化物導電体のシート抵抗値は熱処理温度の変化に
対してほとんど変化しない。よって、第２電極と導電層
との間の良好な電気的接続を確保することができ、ゆえ
に素子の誤動作の生じることは防止される。The oxide conductor is more excellent in oxidation resistance in an atmosphere containing oxygen than TiN or the like. For this reason, the sheet resistance value of the oxide conductor hardly changes with a change in the heat treatment temperature. Therefore, good electrical connection between the second electrode and the conductive layer can be ensured, and thus malfunction of the element is prevented.

【００６０】上記局面において好ましくは、酸化物導電
体は、ＲｕＯ₂ 、ＩｒＯ₂ 、ＲｅＯ ₂ 、ＲｈＯ₂ の群か
ら選ばれる１種以上の材料を有している。このように酸
化物導電体として適切な材料を選択することにより、第
２の絶縁層の剥がれおよび素子の誤動作を防止すること
ができる。In the above aspect, preferably, oxide conductive
The body is RuO_Two, IrO_Two, ReO _Two, RhO_TwoA group of
It has at least one material selected from the group consisting of: Like this acid
By selecting an appropriate material for the oxide conductor,
2. Prevention of peeling of insulating layer and malfunction of device
Can be.

【００６１】上記局面において好ましくは、第１および
第２の電極は、Ｒｕ、Ｉｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈか
らなる群から選ばれた材料を有している。このように適
切な材料を選ぶことにより、酸化物を作りにくく、酸化
物となっても導電性を維持でき、かつキャパシタ誘電体
層のペロブスカイト構造の得やすい電極を得ることがで
きる。In the above aspect, preferably, the first and second electrodes have a material selected from the group consisting of Ru, Ir, Re, Pt, Pd, and Rh. By selecting an appropriate material in this manner, it is difficult to form an oxide, and it is possible to obtain an electrode that can maintain conductivity even when the oxide is formed and can easily obtain a perovskite structure of a capacitor dielectric layer.

【００６２】上記局面において好ましくは、導電層の材
料はアルミニウムを有している。これにより、導電層の
低抵抗化を図ることができる。Preferably, in the above aspect, the material of the conductive layer includes aluminum. Thereby, the resistance of the conductive layer can be reduced.

【００６３】上記局面において好ましくは、キャパシタ
誘電体層に含まれる高誘電率材料は、チタン酸バリウム
ストロンチウム、酸化タンタル、チタン酸ジルコン酸
鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ストロン
チウム、チタン酸バリウムよりなる群から選ばれる１種
以上の材料を有している。このように適切な材料を選択
することにより、キャパシタの電荷量を増大させること
ができる。In the above aspect, preferably, the high dielectric constant material contained in the capacitor dielectric layer is barium strontium titanate, tantalum oxide, lead zirconate titanate, lanthanum lead zirconate titanate, strontium titanate, barium titanate At least one material selected from the group consisting of: By selecting an appropriate material in this manner, the charge amount of the capacitor can be increased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の一実施の形態におけるキャパシタを
有する半導体装置の構成を概略的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing a configuration of a semiconductor device having a capacitor according to an embodiment of the present invention.

【図２】 本発明例と比較例との熱処理温度と反応層厚
さとの関係を示すグラフである。FIG. 2 is a graph showing the relationship between the heat treatment temperature and the thickness of a reaction layer in the present invention example and the comparative example.

【図３】 本発明例と比較例との熱処理温度とシート抵
抗との関係を示すグラフである。FIG. 3 is a graph showing a relationship between a heat treatment temperature and a sheet resistance of an example of the present invention and a comparative example.

【図４】 従来のキャパシタを有する半導体装置の構成
を概略的に示す断面図である。FIG. 4 is a cross-sectional view schematically showing a configuration of a semiconductor device having a conventional capacitor.

【図５】 従来のキャパシタを有する半導体装置に生ず
る問題を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a problem that occurs in a semiconductor device having a conventional capacitor.

【図６】 従来のキャパシタを有する半導体装置にＴｉ
Ｎよりなるバリア層を用いた場合の構成を示す概略断面
図である。FIG. 6 shows a conventional semiconductor device having a capacitor including Ti.
FIG. 4 is a schematic cross-sectional view showing a configuration when a barrier layer made of N is used.

【符号の説明】[Explanation of symbols]

１ ストレージノード、２ キャパシタ誘電体層、５
セルプレート、６ 酸化物導電体層、１０ キャパシ
タ、１１ シリコン基板、１５ ソース／ドレイン領
域、２７，３１ 層間絶縁層、２７ａ コンタクトホー
ル、３１ａ 開孔、３３ 配線層。1 storage node, 2 capacitor dielectric layer, 5
Cell plate, 6 oxide conductor layer, 10 capacitor, 11 silicon substrate, 15 source / drain region, 27, 31 interlayer insulating layer, 27a contact hole, 31a opening, 33 wiring layer.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された導電領域と、 前記半導体基板の主表面上に形成され、前記導電領域に
達する第１の孔を有する第１の絶縁層と、 前記第１の孔を通じて導電領域に電気的に接続された第
１の電極と、 前記第１の電極を覆い、かつ高誘電率材料を含むキャパ
シタ誘電体層と、 前記キャパシタ誘電体層を介在して前記第１の電極と対
向する第２の電極と、 前記第２の電極の表面に形成され、前記第２の電極と電
気的に接続された酸化物導電体と、 前記酸化物導電体上に形成され、前記酸化物導電体に達
する第２の孔を有する第２の絶縁層と、 前記第２の孔を通じて前記酸化物導電体に電気的に接続
された導電層とを備えた、キャパシタを有する半導体装
置。A semiconductor substrate having a main surface; a conductive region formed on the main surface of the semiconductor substrate; and a first hole formed on the main surface of the semiconductor substrate and reaching the conductive region. An insulating layer, a first electrode electrically connected to a conductive region through the first hole, a capacitor dielectric layer covering the first electrode and including a high dielectric constant material, and the capacitor A second electrode facing the first electrode with a dielectric layer interposed therebetween; an oxide conductor formed on a surface of the second electrode and electrically connected to the second electrode; A second insulating layer formed on the oxide conductor and having a second hole reaching the oxide conductor; and a conductive layer electrically connected to the oxide conductor through the second hole. And a semiconductor device having a capacitor. 【請求項２】 前記酸化物導電体は、ＲｕＯ₂ 、ＩｒＯ
₂ 、ＲｅＯ₂ 、ＲｈＯ₂ の群から選ばれる１種以上の材
料を有する、請求項１に記載のキャパシタを有する半導
体装置。2. The oxide conductor is made of RuO ₂ , IrO.
_{2. The} semiconductor device having a capacitor according to claim 1, comprising at least one material selected from the group consisting of ReO ₂ , and RhO ₂ . 【請求項３】 前記第１および第２の電極はＲｕ、Ｉ
ｒ、Ｒｅ、Ｐｔ、Ｐｄ、Ｒｈからなる群から選ばれた材
料を有する、請求項１および２のいずれかに記載のキャ
パシタを有する半導体装置。3. The first and second electrodes are Ru, I
3. The semiconductor device having a capacitor according to claim 1, comprising a material selected from the group consisting of r, Re, Pt, Pd, and Rh. 【請求項４】 前記導電層の材料は、アルミニウムを有
する、請求項１〜３のいずれかに記載のキャパシタを有
する半導体装置。4. The semiconductor device having a capacitor according to claim 1, wherein a material of said conductive layer includes aluminum. 【請求項５】 前記キャパシタ誘電体層に含まれる前記
高誘電率材料は、チタン酸バリウムストロンチウム、酸
化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン
酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
ウムよりなる群から選ばれる１種以上の材料を有する、
請求項１〜４のいずれかに記載のキャパシタを有する半
導体装置。5. The high dielectric constant material contained in the capacitor dielectric layer comprises barium strontium titanate, tantalum oxide, lead zirconate titanate, lanthanum lead zirconate titanate, strontium titanate, and barium titanate. Having one or more materials selected from the group,
A semiconductor device having the capacitor according to claim 1.