JPH10293159A - Lsi tester - Google Patents

Abstract

PROBLEM TO BE SOLVED: To predict the remaining test time of a chip under test accurately by displaying a predicted time being required before ending a test and a time elapsed actually through a test sequentially on a screen. SOLUTION: At the stage of slating a test, a test time is determined when all items will be passed. More specifically, a test monitor calculates a required time (a+b+c+d+e+f+i+j+k+m) and displays it on a test monitor screen. Subsequently, a test is started and the test proceeds for test items A, B and C, the the time elapsed actually through the test (a+b+c) is displayed together on the test monitor screen. When the test proceeds furthermore and a test item E is failed, for example, only a test item M is executed subsequently and a predictive time (a+b+c+d+e+m) required before ending the test is calculated again and the display on the screen is updated. Consequently, the remaining test time can be displayed accurately.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、測定所要時間が比
較的長く、かつばらつく傾向のある計測において利用価
値が高い。特にＬＳＩ検査装置（ＬＳＩテスタ）には有
効である。BACKGROUND OF THE INVENTION The present invention has a high utility value in a measurement requiring a relatively long measurement time and a tendency to vary. It is particularly effective for an LSI inspection device (LSI tester).

【０００２】[0002]

【従来の技術】一般にＬＳＩのテストはユーザの作成し
たテストプランプログラムに従い順に実行されるが、図
１に示す通り、このプログラムはテスト時間短縮の目的
で、特定のテスト項目の結果がフェイルの場合に以下の
全てをキャンセルして終了するように作られる。また図
２に示すように、特定のテスト項目の結果がフェイルの
場合には、より詳細な結果回収モードで再テストするよ
うに作られることもある。このため現在テスト中のチッ
プがいつテスト終了となるかは、途中のテスト結果に大
きく依存することになる。2. Description of the Related Art Generally, an LSI test is sequentially executed in accordance with a test plan program created by a user. However, as shown in FIG. 1, this test is performed for the purpose of shortening the test time when a specific test item fails. Is created to cancel all of the following and exit. Further, as shown in FIG. 2, when the result of a specific test item is a failure, it may be made to retest in a more detailed result collection mode. For this reason, when the chip under test is completed, the end of the test largely depends on the test result in the middle.

【０００３】図１のケースを例にすれば、検査装置のプ
ローブとチップの入出力信号パッドとのコンタクトがと
れていない場合は、以下のテスト項目を実施する意味が
ないため、テスト開始後最初に行われるコンタクトチェ
ックで結果が「フェイル」と判定されれば、その時点で
このチップのテストを中断することになる。このような
場合は、当該チップのテストは極めて短時間で終了する
ことになる。In the case of FIG. 1 as an example, if the probe of the inspection apparatus and the input / output signal pad of the chip are not in contact, the following test items are meaningless, and the If the result of the contact check is "fail", the test of this chip is interrupted at that time. In such a case, the test of the chip is completed in a very short time.

【０００４】一方、コンタクトが正しくとれている場合
は、以下のテスト項目を逐次実行することになるが、Ｌ
ＳＩ品質を左右する重要テスト項目で「フェイル」と判
定された場合も以下のテスト項目を実施する必要がない
ため、その時点でこのチップのテストを中断することに
なる。この場合は、上記コンタクトチェックで「フェイ
ル」と判定された場合よりテスト時間は長くなるが、全
てのテスト項目を実行する場合に比べれば短いはずであ
る。On the other hand, if the contact is properly established, the following test items are sequentially executed.
If it is determined that the important test item that determines the SI quality is “fail”, the following test items do not need to be performed, and the test of this chip is interrupted at that time. In this case, the test time is longer than when the contact check is determined to be “fail”, but it should be shorter than when all the test items are executed.

【０００５】さらに、コンタクトチェックや重要テスト
項目を含む全てのテスト項目において「パス」と判定さ
れれば、このチップはテストプランプログラムに記述さ
れた全てのテスト項目を実施することになる。この場合
は、前記２つの例に比べテスト時間は長くなるはずであ
る。Further, if all the test items including the contact check and the important test items are determined as "pass", this chip executes all the test items described in the test plan program. In this case, the test time should be longer than in the above two examples.

【０００６】[0006]

【発明が解決しようとする課題】上で説明した通り、Ｌ
ＳＩチップのテスト時間はテスト結果により大きく異な
る。従って、ある時点でテスト実行中のチップが、あと
どのくらいの時間でテスト終了となるかを予測すること
は非常に困難である。もしこの予測が可能であるなら、
生産現場の作業員が複数の装置を掛け持ちで操作して
も、それぞれの装置の前でテスト終了待ちする必要がな
く、装置稼動効率を高く維持することが可能となる。し
かし、こういったニーズに基いて現場からテスト所要時
間の予測を可能にしてほしいという要求があっても、チ
ップの素性によりテスト結果（テスト時間）が異なる以
上、要求に応えることは不可能である。As described above, L
The test time of the SI chip varies greatly depending on the test result. Therefore, it is very difficult to predict how long a chip that is performing a test at a certain time will end the test. If this prediction is possible,
Even if a worker at the production site operates a plurality of devices by hand, there is no need to wait for the end of the test in front of each device, and it is possible to maintain high device operation efficiency. However, even if there is a request from the site to be able to predict the test required time based on these needs, it is impossible to respond to the request because the test results (test time) differ depending on the chip characteristics. is there.

【０００７】[0007]

【課題を解決するための手段】本発明のうち代表的なも
のの概要を簡単に説明すれば下記の通りである。いま、
ある被測定ＬＳＩ「第１品種」のテストシーケンスが図
３の通りであり、これがテストプランプログラムに記述
されているとする。これをコンパイルすると、コンパイ
ラはテストシーケンスを認識し、それぞれのテスト項目
がＰａｓｓしたときの分岐先、Ｆａｉｌしたときの分岐
先を図３と図４とのテスト実行時間登録テーブル内「当
該テスト項目実施後の分岐先」欄に記述する。上記テー
ブルの「所要時間」欄には過去に当該テスト項目を実行
した際のテスト所要時間実績値が記録されている。The outline of a typical one of the present invention will be briefly described as follows. Now
It is assumed that a test sequence of a certain LSI to be measured “first type” is as shown in FIG. 3 and is described in a test plan program. When this is compiled, the compiler recognizes the test sequence, and sets the branch destination when each test item passes and the branch destination when each test item fails in the test execution time registration table in FIGS. Described in the "Later branch destination" column. The “required time” column of the above table records the actual required test time when the test item was executed in the past.

【０００８】さらに、ＬＳＩテスタ本体にはテストモニ
タ機能が付属しており、テストの進行情況を監視、表示
することができる。このような構成であれば、テスト開
始信号を検出した段階でテストモニタは上記テーブルを
参照することにより、全項目がＰａｓｓした場合のテス
ト時間を求めることができる。即ち、（ａ＋ｂ＋ｃ＋ｄ
＋ｅ＋ｆ＋ｉ＋ｊ＋ｋ＋ｍ）を計算し、テスト終了まで
の所要予測時間として図５（ａ）の形態でテストモニタ
画面上に表示する。その後テストが開始され、テスト項
目Ａ，Ｂ，Ｃと進行するにつれテストモニタ画面上の表
示も図５（ｂ）のように実際のテスト経過時間が並べて
表示される。Furthermore, the tester function is attached to the LSI tester main body, so that the progress of the test can be monitored and displayed. With such a configuration, the test monitor can determine the test time when all items pass when the test monitor detects the test start signal by referring to the table. That is, (a + b + c + d
+ E + f + i + j + k + m) is calculated and displayed on the test monitor screen in the form of FIG. After that, the test is started, and as the test items A, B, and C progress, the actual test elapsed time is also displayed side by side on the test monitor screen as shown in FIG. 5B.

【０００９】ところが、さらにテストが進行し、例えば
テスト項目Ｅがフェイルとなった場合は、以降に実行す
るテスト項目はＭだけとなるため、テスト終了までの所
要予測時間を再計算し（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｍ）とし
て、テストモニタ画面上の表示は図５（ｃ）のように更
新される。以降チップ毎に図５（ａ）→（ｂ）→（ｃ）
が反復される。However, if the test further proceeds and, for example, the test item E fails, the only test item to be executed thereafter is M, so the estimated time required until the end of the test is recalculated (a + b + c + d + e + m). The display on the test monitor screen is updated as shown in FIG. Thereafter, for each chip, FIG. 5 (a) → (b) → (c)
Is repeated.

【００１０】その後第１品種の全チップの測定を終了し
第２品種の測定に移ったとする。第２品種のテストシー
ケンスは図６に示すように、第１品種に比べてテスト項
目Ｆ，Ｇ，Ｈが削除されＮ，Ｏが追加されたとすると、
第２品種測定時のテスト時間実行登録テーブルは図６と
図７に示すように更新される。第１品種から２に移った
ことにより項目Ｆ，Ｇ，Ｈは実行しないが、以降の品種
で使用する可能性があるため、テーブル上からは削除し
ない。After that, it is assumed that the measurement of all chips of the first type is completed and the measurement is shifted to the second type. As shown in FIG. 6, if the test items F, G, and H are deleted and N and O are added, as shown in FIG.
The test time execution registration table at the time of the second type measurement is updated as shown in FIGS. Although the items F, G, and H are not executed by moving from the first type to 2, the items are not deleted from the table because there is a possibility that they will be used in subsequent types.

【００１１】このように、第２品種に対応したテスト実
行時間登録テーブルを作成した後にテストを起動し、以
後第１品種と同様に行えばよい。但し新規テスト項目
Ｎ，Ｏは初めて実行する場合には過去の所要時間実績が
記入されていないため、これを初めて実行するときのテ
スト所要予測時間は誤差が大きいが、１回でも実行すれ
ばテストモニタがこのときの計測時間をテーブルに記入
するため、以降のテストについては再び精度の高い予測
をすることができる。As described above, the test is started after the test execution time registration table corresponding to the second type is created, and then the test may be performed in the same manner as the first type. However, when the new test items N and O are executed for the first time, the actual required time in the past is not entered. Therefore, the estimated test required time when this is executed for the first time has a large error. Since the monitor writes the measurement time at this time in the table, it is possible to make a highly accurate prediction again for the subsequent tests.

【００１２】[0012]

【発明の実施の形態】上記手段を用いれば、チップ毎に
その素性に基づいてテストフローが変っても、それに追
随してテスト所要予測時間も変わっていくため、残りテ
スト時間を精度よく表示することができる。これによ
り、現場の作業員が複数台の装置を掛け持ちで操作する
場合でも、その装置前で長時間に渡ってテスト終了を待
つ必要はなく、装置の稼動効率を高く維持することが可
能となる。When the above means is used, even if the test flow changes based on the features of each chip, the estimated test required time also changes accordingly, so that the remaining test time is accurately displayed. be able to. As a result, even when a worker at the site operates a plurality of devices by hand, it is not necessary to wait for a long time to finish the test in front of the devices, and the operation efficiency of the devices can be maintained high. .

【００１３】（実施例）図８において８２はＬＳＩテス
タ本体であり、この本体８２はホストコンピュータ８１
に結合され、さらにパフォーマンスボード１０２を介し
て被測定ＬＳＩ１０３に結合されることによって当該被
測定ＬＳＩ１０３のテストを可能とする。テストの制御
はホストコンピュータ８１に接続された制御用画面８０
から行われる。上記ホストコンピュータ８１は、ユーザ
によって作成されたテストプランプログラムのコンパイ
ルや、上記被測定ＬＳＩ１０３のテスト結果の表示及び
データベース化等に使用される。上記パフォーマンスボ
ード１０２は、ＬＳＩテスタ８２と被測定ＬＳＩ６８と
のインタフェイスとして機能するボードであり、被測定
ＬＳＩ１０３の外部端子と結合可能なソケットを含み、
このソケットに被測定ＬＳＩ１０３が結合されるように
なっている。(Embodiment) In FIG. 8, reference numeral 82 denotes an LSI tester main body.
, And further coupled to the measured LSI 103 via the performance board 102, thereby enabling the test of the measured LSI 103. The test is controlled by a control screen 80 connected to the host computer 81.
Done from The host computer 81 is used for compiling a test plan program created by a user, displaying a test result of the LSI 103 to be measured, creating a database, and the like. The performance board 102 is a board that functions as an interface between the LSI tester 82 and the LSI 68 to be measured, and includes a socket that can be coupled to an external terminal of the LSI 103 to be measured.
The LSI 103 to be measured is coupled to this socket.

【００１４】ＬＳＩテスタ本体８２内にはシステムバス
９３が設けられ、このシステムバス９３を介してホスト
インタフェイス８３、プロセッサ８４、外部ＣＰＵイン
タフェイス８５、ワークレジスタ８６、バッファメモリ
９４、テストコントローラ９８、タイミングジェネレー
タ９９、デバイス電源１００が相互に結合されることに
よって、各種データや制御信号のやりとりが可能とされ
る。A system bus 93 is provided in the LSI tester main body 82, and a host interface 83, a processor 84, an external CPU interface 85, a work register 86, a buffer memory 94, a test controller 98, By mutually connecting the timing generator 99 and the device power supply 100, it is possible to exchange various data and control signals.

【００１５】上記ホストインタフェイス８３はホストコ
ンピュータ８１に結合され、ＬＳＩテスタ本体８２とホ
ストコンピュータ８１との間のデータのやりとりを可能
とする。上記プロセッサ８４はＬＳＩテスタ本体８２内
のハードウエアの動作制御を司るもので、その制御にお
いてワークレジスタ８６に形成されるワークエリアを使
用する。バッファメモリ９４は、ホストコンピュータ８
１から転送されたデータや、これからホストコンピュー
タ８１へ転送するためのデータを保持するために使用さ
れる。このバッファメモリ９４に保持されるデータには
オブジェクトデータ９５、テスト結果９６、テストパタ
ーン９７が含まれる。The host interface 83 is connected to the host computer 81, and enables data exchange between the LSI tester main body 82 and the host computer 81. The processor 84 controls the operation of hardware in the LSI tester main body 82, and uses a work area formed in a work register 86 in the control. The buffer memory 94 stores the host computer 8
1 and data to be transferred to the host computer 81 from now on. The data held in the buffer memory 94 includes object data 95, test results 96, and test patterns 97.

【００１６】テスタユーザはホストコンピュータ８１に
よってテストプランプログラムを作成し、これをコンパ
イルすることによってオブジェクトデータを生成し、そ
れを磁気ディスクなどに格納する。被測定ＬＳＩ１０３
のテストを行う場合、ホストコンピュータ８１の制御用
画面８０からテストプログラムを起動する。当該テスト
プログラムの起動により、上記磁気ディスク等に格納さ
れているオブジェクトデータがホストインタフェイス８
３を介してバッファメモリ９４に展開される。しかる後
に、上記バッファメモリ９４内のオブジェクトデータが
リードされ、それがプロセッサ８４で実行されることに
よって、テストプランプログラムに記述された環境が形
成される。The tester user creates a test plan program by the host computer 81, generates object data by compiling the test plan program, and stores it on a magnetic disk or the like. LSI under test 103
When the test is performed, the test program is started from the control screen 80 of the host computer 81. By starting the test program, the object data stored on the magnetic disk or the like is transferred to the host interface 8.
3 is developed in the buffer memory 94. Thereafter, the object data in the buffer memory 94 is read and executed by the processor 84, thereby forming an environment described in the test plan program.

【００１７】このようなＬＳＩテスト系におけるテスト
所要時間の予測手順例を以下に示す。本発明を実現する
ために、上記テストプランプログラムのコンパイラはコ
ンパイル実行時にテストシーケンスを認識し、それぞれ
のテスト項目がＰａｓｓしたときの分岐先、Ｆａｉｌし
たときの分岐先を自分の管理するテーブルに記述する。
その後テスト開始時に、このテーブル内容をワークレジ
スタ８６内テスト実行時間登録テーブル８７の「当該テ
スト項目実施後の分岐先」欄に、図４のフォーマットで
格納する。An example of a procedure for estimating the required test time in such an LSI test system will be described below. In order to realize the present invention, the compiler of the test plan program recognizes a test sequence at the time of compiling, and describes a branch destination when each test item passes and a branch destination when each test item fails in its own management table. I do.
Thereafter, at the start of the test, the contents of this table are stored in the “branch destination after execution of the test item” column of the test execution time registration table 87 in the work register 86 in the format of FIG.

【００１８】この格納は、１つの品種につき１回だけ実
行する。これが完了すると、外部ＣＰＵ１０４がこの分
岐先情報を見ながら、全てのテスト項目がＰａｓｓと判
定される場合のルートを検索し、このルート上にある全
てのテスト項目の所要時間を合算する。例えば図３のよ
うなテストシーケンスの場合の全テスト時間は、図４で
Ｐａｓｓ時の分岐先を参照することにより、（ａ＋ｂ＋
ｃ＋ｄ＋ｅ＋ｆ＋ｉ＋ｊ＋ｋ＋ｍ）となることが判る。This storage is executed only once for each product type. When this is completed, the external CPU 104 looks up the branch destination information, searches for a route when all the test items are determined to be Pass, and adds up the required times of all the test items on this route. For example, the total test time in the case of the test sequence as shown in FIG. 3 is obtained by referring to the branch destination at the time of Pass in FIG.
c + d + e + f + i + j + k + m).

【００１９】外部ＣＰＵ１０４は、この結果をテスト終
了までの所要予測時間としてテストモニタ画面１０７上
に図５（ａ）のフォーマットで表示する。但し第１品種
目の第１チップについては、過去にテストした実績がな
いため、所要予測時間は０となる。その後テストが開始
されると、外部ＣＰＵ１０４は自分自身が持つタイマａ
１０５を起動し、テスト開始からの経過時間を計測し、
定期的にその読み取り値をテストモニタ画面１０７上
に、上記予測時間（＝０）と並べて表示する。The external CPU 104 displays this result on the test monitor screen 107 in the format shown in FIG. However, since the first chip of the first type has not been tested in the past, the required estimated time is zero. After that, when the test is started, the external CPU 104 has its own timer a
Activate 105, measure the elapsed time from the start of the test,
The read value is periodically displayed on the test monitor screen 107 along with the estimated time (= 0).

【００２０】さらにタイマｂ１０６を使用しながら、実
行するテスト項目毎に所要時間を計測し、逐次テスト実
行時間登録テーブル８７内の「所要時間」欄（図４）に
記録する。このようにして１チップ分のテストが終了す
ると、上記テーブル内には実行した全てのテスト項目に
関する情報が登録されたことになる。以上で第１品種の
第１チップのテストを終了する。Further, the required time is measured for each test item to be executed while using the timer b 106, and is recorded in the “required time” column (FIG. 4) in the sequential test execution time registration table 87. When the test for one chip is completed in this way, information on all the executed test items is registered in the table. Thus, the test of the first chip of the first type is completed.

【００２１】第２チップについてテストが起動された場
合も、外部ＣＰＵ１０４は（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｆ＋
ｉ＋ｊ＋ｋ＋ｍ）をモニタ画面１０７上に表示するが、
第１チップ目で実行したテスト項目に関する所要時間
は、実績値であり、上記合算値は０ではなく、全テスト
項目がＰａｓｓした場合の予測時間として、確からしさ
が向上する。このように、測定実値を積むに従って上記
テーブルに情報が記録されていくため、所要予測時間の
精度は向上していく。Even when the test is started for the second chip, the external CPU 104 (a + b + c + d + e + f +
i + j + k + m) is displayed on the monitor screen 107,
The time required for the test items executed in the first chip is an actual value, and the sum is not 0, and the likelihood is improved as a predicted time when all test items pass. As described above, since information is recorded in the table as the measured actual values are accumulated, the accuracy of the required prediction time is improved.

【００２２】以下チップ毎に同様の処理が反復される
が、チップの素性によってはあるテスト項目でＦａｉｌ
と判定され、これが原因となってテストフローが変更さ
れ、Ｐａｓｓの時には行わないテスト項目を実行するこ
とがある。例えば図３のＧ，Ｈ，Ｌがその例である。こ
のような場合、テスト所要予測時間を（ａ＋ｂ＋ｃ＋ｄ
＋ｅ＋ｆ＋ｉ＋ｊ＋ｋ＋ｍ）として表示することに意味
がなくなり、新規テストシーケンスに沿った予測時間を
改めて計算し直さねばならない。例えば図３のテスト項
目Ｅでフェイルした場合、外部ＣＰＵ１０４は、それを
トリガーとして再度テスト実行時間登録テーブル８７よ
りＦａｉｌ時の分岐先を探し、テスト所要予測時間とし
て（ａ＋ｂ＋ｃ＋ｄ＋ｅ＋ｍ）を算出し、テストモニタ
１０７上の予測時間表示をこれに変更する。こうするこ
とにより、テストフローの変更に追随した精度の高い所
要時間予測が可能となる。Hereinafter, the same processing is repeated for each chip.
The test flow is changed due to this, and a test item that is not performed at the time of Pass may be executed. For example, G, H, and L in FIG. 3 are examples. In such a case, the estimated test required time is (a + b + c + d
+ E + f + i + j + k + m) is meaningless, and the predicted time along the new test sequence must be recalculated. For example, when the test item E shown in FIG. 3 fails, the external CPU 104 uses the trigger as a trigger to again search the test execution time registration table 87 for a branch destination at the time of Fail, and calculates (a + b + c + d + e + m) as the required test required time. The predicted time display on 107 is changed to this. This makes it possible to predict the required time with high accuracy following the change in the test flow.

【００２３】さらに第２品種目の測定をする場合、普通
テストプランプログラムが変更される。例えば第１品種
で図３のプログラムを使用していたが、第２品種では図
６のプログラムに変更となった場合について考える。図
６のフローは図３に比べてテスト項目Ｆ，Ｇ，Ｈが削除
され、Ｏ，Ｎが追加されている。従ってテストプランプ
ログラムコンパイラは再度フローをトレースし、第１品
種目と同様にテスト実行時間登録テーブル８７の「当該
テスト項目実施後の分岐先」欄を図７の通りに書き換え
る。ただし、Ｆ，Ｇ，Ｈについては第３品種以降で使用
する可能性があるため、テーブルから削除することはし
ない。Further, when measuring the second type, the test plan program is usually changed. For example, consider the case where the program of FIG. 3 is used for the first type, but the program of FIG. 6 is changed for the second type. In the flow of FIG. 6, test items F, G, and H are deleted and O and N are added as compared with FIG. Therefore, the test plan program compiler traces the flow again and rewrites the “branch destination after the execution of the test item” column in the test execution time registration table 87 as in FIG. However, F, G, and H are not deleted from the table because they are likely to be used in the third and subsequent models.

【００２４】その後外部ＣＰＵ１０４は第１チップのテ
スト所要予測時間を計算するが、ＮとＯについては過去
の実績がないため、ｎ＝ｏ＝０として、他は第１品種で
の実績値を使って計算するため、所要予測時間には誤差
が含まれる。しかし第１品種と同様、１回でもその項目
を実行すれば実績値として上記テーブルに記録されるた
め、それ以降の予測時間は精度が向上することになる。After that, the external CPU 104 calculates the required test time of the first chip. However, since N and O have no past results, n = o = 0 and the other values use the actual values of the first type. Therefore, the required prediction time includes an error. However, as in the case of the first type, if the item is executed even once, it is recorded in the table as an actual value, so that the accuracy of the subsequent prediction time is improved.

【００２５】[0025]

【発明の効果】本発明により、現在テスト中のチップに
関し、終了までの残りテスト時間を精度よく予測するこ
とが可能となる。According to the present invention, it is possible to accurately predict the remaining test time until the end of the chip under test at present.

【図面の簡単な説明】[Brief description of the drawings]

【図１】あるテスト項目でフェイルが発生したら、以後
の全テスト項目をキャンセルするように記述したテスト
プランプログラムを示すフローチャート図である。FIG. 1 is a flowchart showing a test plan program in which, when a failure occurs in a certain test item, all subsequent test items are canceled.

【図２】あるテスト項目でフェイルが発生したら、更に
詳細なフェイル情報を回収するモードでもう一度テスト
するよう記述したテストプランプログラムを示す図であ
る。FIG. 2 is a diagram showing a test plan program in which, when a failure occurs in a certain test item, a test is performed again in a mode for collecting more detailed fail information.

【図３】第１品種目のテストフローを示す図である。FIG. 3 is a diagram illustrating a test flow of a first type.

【図４】第１品種目のテストを実行するときのテスト実
行時間登録テーブルを示す図である。FIG. 4 is a diagram showing a test execution time registration table when a first type of test is executed.

【図５】テストモニタ画面上に示される「テスト終了ま
での所要予測時間」と「実際のテスト経過時間」の表示
例を示す図である。FIG. 5 is a diagram illustrating a display example of “estimated time required until test completion” and “actual test elapsed time” displayed on a test monitor screen.

【図６】第２品種目について図３と同様である。FIG. 6 is the same as FIG. 3 for the second type.

【図７】第２品種目について図４と同様である。FIG. 7 is the same as FIG. 4 for the second type.

【図８】本発明を実施したＬＳＩテスタの構成ブロック
図及び、テストモニタ画面の概要を示す図である。FIG. 8 is a configuration block diagram of an LSI tester embodying the present invention and a diagram showing an outline of a test monitor screen.

【符号の説明】[Explanation of symbols]

８０…テスト制御用画面、８１…ホストコンピュータ、
８３…ホストインタフェイス、８４…プロセッサ、８５
…外部ＣＰＵインタフェイス、８６…ワークレジスタ、
８７…ワークレジスタ内テスト実行時間登録テーブル、
８８…ワークレジスタ内プロセッサワークエリア、９３
…システムバス、９４…バッファメモリ、９５…オブジ
ェクトデータ、９６…テスト結果、９７…テストパター
ン、９８…テストコントローラ、９９…タイミングジェ
ネレータ、１００…デバイス電源、１０１…ピンエレク
トロニクス、１０２…パフォーマンスボード、１０３…
被測定ＬＳＩ、１０４…外部ＣＰＵ、１０５…タイマ
ａ、１０６…タイマｂ、１０７…テストモニタ画面、１
０８…テストモニタ画面内テスト所要予測時間及びテス
ト経過時間、１０９…テストモニタ画面内その他情報表
示エリア。80: Test control screen, 81: Host computer,
83: host interface, 84: processor, 85
... external CPU interface, 86 ... work register,
87: Test execution time registration table in work register
88: Processor work area in work register, 93
... System bus, 94 ... Buffer memory, 95 ... Object data, 96 ... Test result, 97 ... Test pattern, 98 ... Test controller, 99 ... Timing generator, 100 ... Device power supply, 101 ... Pin electronics, 102 ... Performance board, 103 …
LSI to be measured, 104: external CPU, 105: timer a, 106: timer b, 107: test monitor screen, 1
08: estimated test required time and test elapsed time in the test monitor screen; 109: other information display area in the test monitor screen.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】現在テスト中の被テストＬＳＩに関するテ
スト終了までの所要予測時間と、実際のテスト経過時間
をペアにして、逐次画面に表示することのできるテスト
モニタ機能をもつＬＳＩ検査装置。An LSI inspection apparatus having a test monitor function capable of pairing an estimated time required for a test of an LSI under test until completion of a test with an actual test elapsed time and sequentially displaying the pair on a screen. 【請求項２】テスタ内部には、テスト項目毎の所要時間
の実績を格納する「テスト実行時間登録テーブル」を持
ち、被テストＬＳＩのテスト項目に応じてこれを読み出
すことにより、テスト所要時間を予測することを特徴と
するＬＳＩ検査装置。2. The tester has a "test execution time registration table" for storing the actual time required for each test item, and reads out the table in accordance with the test items of the LSI under test, thereby reducing the required test time. An LSI inspection device characterized by predicting. 【請求項３】テスタ内部にはタイマが存在し、テスト項
目毎の所要時間を計測して上記テーブルに書き込むこと
を特徴とする請求項１又は２記載のＬＳＩ検査装置。3. The LSI inspection apparatus according to claim 1, wherein a timer is provided inside the tester, and a required time for each test item is measured and written in the table.