JPH10284737A - 静電容量型半導体センサの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電極間の距離精度と共にダイヤフラムの厚さ
精度を向上させてセンサの精度バラツキを無くすことが
できる。 【解決手段】 レジスト１３を除去して酸化膜１１を露
出した後に、所定の厚さの第１のシリコン膜１４ａにシ
リコン酸化膜１４ｂさらには第２のシリコン膜１４ｃが
積層されたＳＯＩウェハ１４を、前記シリコン基板１０
の酸化膜１１上に前記第１のシリコン膜１４ａを面して
貼り合わせ、そして、第２のシリコン層１４ｃをエッチ
ングし除去する。その後、シリコン酸化膜１４ｂをエッ
チングにより除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静電容量式の圧力
センサあるいは加速度センサなどの静電容量型半導体セ
ンサの製造方法に関する。

【０００２】

【従来の技術】従来、静電容量式半導体圧力センサは、
図１１に示すように、シリコン基板ａとガラス基板ｄと
が重なって構成されている。シリコン基板ａの下部はそ
の中央部がＫＯＨなどのエッチング液によりエッチング
されて凹部ｂが形成され、断面台形になっており、凹部
ｂの底にあたる上部中央部には所定厚さのダイヤフラム
ｃが形成される。

【０００３】一方、ガラス基板ｄはエッチングされてそ
の下面中央部に凹部ｅが形成され、この凹部ｅ内には電
極ｆが形成される。また、ダイヤアラムｃ上面には拡散
層ｇが形成される。

【０００４】上記のガラス基板ｄとシリコン基板ａとが
相互に陽極接合により貼り合わせて前記センサは組立て
られる。また、電極ｆと拡散層ｇとは、ガラス基板ｄお
よびシリコン基板ａに形成された配線により、外部の電
気回路まで信号が導出される。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の静電容量式センサにおいては、ガラス基板ｄとシリ
コン基板ａとの貼り合わせで組み立てるので組み立ての
際に位置ずれがしやすい。また、ガラス基板ｄの凹部ｅ
内面に電極を形成し、前記拡散層ｇと電極ｆとの間の距
離はこの凹部ｅのエッチング深さできまるが、エッチン
グのばらつきにより電極間距離が変動するなどの問題点
があった。

【０００６】上記の問題点に対して、出願人は既に特願
平８−２６７３６７（未公知）で半導体センサの製造方
法を提示している（比較例）。すなわち、この方法で
は、図１２に示すように、シリコンウェハｈ上に酸化膜
（ＳｉＯ）ｉを形成してこの酸化膜ｉをフォトリソで窓
明けする。そして、図１３に示すように、レジストｊを
除去した後にシリコンウェハｋを貼り合わせ、このシリ
コンウェハｋを研磨して必要サイズのダイヤフラムｋ１
を形成する。以上のようにして、一部取られた酸化膜を
境にして上下からシリコン基板を貼り合わせその間に空
隙ｍを形成し、かつ、両側のシリコン基板はそれぞれ電
気的に外部に接続されている半導体センサを製造してい
る。

【０００７】しかしながら、上記の製造方法を行った場
合は、センサのダイヤフラム厚を数十μｍと薄くしよう
とすると、研磨工程の際にダイヤフラム部の厚さにバラ
ツキが出て、センサ特性にバラツキが生じる恐れがある
という新たな解決すべき問題点がある。

【０００８】本発明は、前記従来の問題点を解消するべ
くなされたものであって、電極間の距離精度と共にダイ
ヤフラムの厚さ精度を向上させてセンサの精度バラツキ
を無くすことができる静電容量型半導体センサの製造方
法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、前記課題を解
決するため次の構成を有する。請求項１の発明は、空隙
を介して対向するシリコン板同士の静電容量変化により
測定対象を検出する静電容量型半導体センサの製造方法
において、シリコン基板を酸化してその表面に酸化膜を
形成する工程と、フォトリソエッチングにより前記酸化
膜をエッチングして所定部分の酸化膜を除去する工程
と、所定の厚さの第１のシリコン膜にシリコン酸化膜あ
るいは第２のシリコン膜が積層された積層体を、前記シ
リコン基板の酸化膜上に前記第１のシリコン膜を面して
貼り合わせて、前記所定部分にシリコン基板と前記第１
のシリコン膜で囲まれた空隙を形成する工程と、前記積
層体の前記第１のシリコン膜を残してシリコン酸化膜あ
るいは第２のシリコン膜をエッチングにより取り去る工
程と、前記空隙を挟む前記シリコン基板および前記第１
のシリコン膜とを外部と電気的に接続する工程とを含む
ことを特徴とする静電容量型半導体センサの製造方法で
ある。

【００１０】なお、前記積層体は、ＳＯＩ（Silicon on
insulation）ウェハとし（請求項２）、あるいは、第
１のシリコン膜上にそれとは異なる導電型の第２のシリ
コン膜をエピタキシャル成長させたエピタキシャルウェ
ハとする（請求項３）ことができる。

【００１１】請求項１の発明によれば、シリコン基板を
酸化してその表面に形成した酸化膜（酸化層）をフォト
リソエッチングによりエッチングして所定部分を除去し
た酸化膜を形成する。その酸化膜上にシリコン膜を貼り
付けて空隙を形成する。この際には、ＳＯＩウェハある
いはエピタキシャルウェハ等の所定の厚さの第１のシリ
コン膜にシリコン酸化膜あるいは第２のシリコン膜が積
層された積層体を用い、この積層体を前記シリコン基板
の酸化膜上に前記第１のシリコン膜を面して貼り合わせ
て、前記所定部分にシリコン基板と前記第１のシリコン
膜で囲まれた空隙を形成する。

【００１２】そして、前記積層体の前記第１のシリコン
膜を残してシリコン酸化膜あるいは第２のシリコン膜を
エッチングにより取り去る。次いで、前記空隙を挟む前
記シリコン基板および前記第１のシリコン膜とを外部と
電気的に接続する。したがって、第１のシリコン膜は、
ダイヤフラムとして静電容量変化を検出できる。

【００１３】ここで、前記比較例においては、パターニ
ング後にシリコン板を貼り合わせそれを研磨して所定厚
のダイヤフラムを形成していたが、本発明では、ダイヤ
フラムとなる部分が数十μｍの最適な厚さに予めできあ
がっている、ＳＯＩウェハあるいはエピタキシャルウェ
ハなどの積層体をパターニング後に貼り合わせ、その後
に余分な部分をエッチングにより取り除くものである。
シリコンのエッチングにおいても酸化膜がエッチストッ
プの役割を果たすため、ダイヤフラムの精度は、前記積
層体の第１のシリコン膜の厚さに依存する。ＳＯＩウェ
ハあるいはエピタキシャルウェハの各層はバラツキがな
く高精度に形成できるので、ダイヤフラムとなる第１の
シリコン膜が数十μｍと薄い場合に、その膜厚を研磨に
より形成したときに比較してダイヤフラムの厚さのバラ
ツキを極めて少なくして精度を著しく向上させることが
可能になる。したがって、センサ特性のバラツキが極め
て小さくなる。

【００１４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。この実施形態は、空隙を介して対
向するシリコン膜同士が静電容量変化により測定対象を
検出する静電容量型半導体センサの製造方法であり、そ
の製造工程を図１〜図１０にしたがって説明する。

【００１５】図１に示すように、まず、シリコン基板
（シリコンウェハ）１０を酸化してその表裏両面に酸化
膜１１、１２を形成する。そして、フォトリソエッチン
グにより前記酸化膜１１をエッチングして中央部（所定
部分の一例）を円形に欠落させるパターニングを行う。
すなわち、一方の酸化膜１１上に、図２に示すように、
中央部（所定部分の一例）に円形の欠落部を有するパタ
ーンのレジスト１３を形成し、このシリコン基板１０を
フッ酸系エッチング液中に浸漬する。これにより、シリ
コン基板１０の裏面上の酸化膜１２とレジスト１３で被
覆されていない酸化膜１１の部分がエッチングされて除
去される。つまり、酸化膜１１は、図２の（ａ）、
（ｂ）に示すように、中央部に円形の欠落部１１ａを有
するものになる。

【００１６】その後、図３に示すように、レジスト１３
を除去して酸化膜１１を露出した後に、図４に示すよう
に、所定の厚さの第１のシリコン膜１４ａにシリコン酸
化膜１４ｂさらには第２のシリコン膜１４ｃが積層され
たＳＯＩウェハ１４を、前記シリコン基板１０の酸化膜
１１上に前記第１のシリコン膜１４ａを面して貼り合わ
せる。前記欠落部１１ａには、シリコン基板１０と前記
第１のシリコン膜１４ａおよび酸化膜１１で囲まれた空
隙１５ができる。この場合、窒素（チッ素）雰囲気で約
１０００°Ｃの状態で２時間加熱することにより、前記
酸化膜１１と第１のシリコン膜１４ａとが接合される。
また、ダイヤフラムとなる第１のシリコン膜１４ａは数
十μｍの厚さに形成する。

【００１７】次いで、図５に示すように、シリコン基板
１０の下面に窒化膜等の保護膜１６を形成する。その
後、図６に示すように、ＳＯＩウェハ１４の第２のシリ
コン膜１４ｃを例えばＫＯＨ等のエッチング液を使用し
てエッチングし除去する。

【００１８】そして、図７に示すように、シリコン酸化
膜１４ｂと前記保護膜１６を除去する。その後、図８に
示すように、前記第１のシリコン膜１４ａ上にアルミニ
ウム配線層１７を形成する。

【００１９】上記のようにして、静電容量式半導体セン
サを製造し、図示しない保護ケース体に封入してリード
線を接続して、検出信号を外部に導出する。この半導体
センサでは、測定対象圧力が第１のシリコン膜１４ａに
作用してそれが変形すると、シリコン膜１４ａとシリコ
ン基板１０との間隔が変化して、両者の間の静電容量が
変化する。この静電容量の変化は前記電極１７およびリ
ード線を介して検出され、圧力あるいは圧力変化が検出
される。

【００２０】なお、前記実施形態では、積層体をＳＯＩ
ウェハ１４としていたが、本発明はこれに限定されず、
ＳＯＩウェハにこれに代えて、ｎ型半導体（あるいはｐ
型半導体）シリコン膜上にそれとは異なるｐ型半導体
（あるいはｎ型半導体）シリコン膜をエピタキシャル成
長させたエピタキシャルウェハを用い、電気化学的エッ
チストップにより薄いシリコン膜を形成できる。つま
り、図３に示した、欠落部１１ａを形成した酸化膜１１
上に、図９に示すように、ｎ型シリコン膜１８ａ上にｐ
型シリコン膜１８ｂが積層されたエピタキシャルウェハ
１８を貼り付け、その後、図１０に示すように、ｐ型シ
リコン膜１８ｂをエッチングし、ｎ型シリコン膜１８ａ
上でエッチストップしてｎ型シリコン膜１８ａからなる
ダイヤフラムを形成する。前記図１〜図８と同様の部分
には同一の符号を付して、その説明を略する。また、そ
の他の工程は図１〜３と図７〜８は同様である。

【００２１】以上の実施形態のように、エッチングで第
１のシリコン膜が残される前記積層体は、ＳＯＩウェハ
あるいはエピタキシャルウェハとすることにより、第１
のシリコン膜の厚さがあらかじめ任意かつ極めて高精度
の厚さに形成できる。したがって、ダイヤフラムとなる
第１のシリコン膜が数十μｍと薄い場合に、その膜厚を
研磨により形成したときに比較して膜厚のバラツキが極
めて少なくなり、センサ精度のバラツキを極めて少なく
することができる。

【００２２】なお、前記実施形態では、圧力センサの製
造方法を例に挙げたが、本発明は静電容量型加速度セン
サの製造においても実施できる。また、酸化膜１２、１
３等をフォトリソエッチングしていたが、エッチングは
フォトリソエッチングに限定されるものではなく、他の
種のエッチングを用いることもできる。

【００２３】

【発明の効果】以上説明した通り本発明によれば、静電
容量型センサにおいて、電極間の距離精度と共にダイヤ
フラムの厚さ精度を向上させてセンサの精度のバラツキ
を無くすことができる。

【図面の簡単な説明】

【図１】本発明の実施形態に静電容量型半導体センサの
製造方法の工程順の説明図であって、酸化膜形成の説明
図である。

【図２】次の工程のフォトリソにより欠落部形成の説明
図であり、（ａ）は断面図、（ｂ）は平面図である。

【図３】次の工程のレジスト除去の説明図である。

【図４】次の工程のＳＯＩウェハ貼り付けの説明図であ
って（ａ）は断面図、（ｂ）は平面図である。

【図５】次の工程の保護膜形成の説明図である。

【図６】次の工程の第２のシリコン膜除去の説明図であ
る。

【図７】次の工程の酸化膜除去の説明図である。

【図８】次の工程の配線層形成説明図である。

【図９】エピタキシャルウェハの貼り付け工程説明図で
ある。

【図１０】図９に続く、第２のシリコン膜除去工程説明
図である。

【図１１】従来の静電容量型半導体センサの構成説明図
である。

【図１２】比較例の製造工程説明図である。

【図１３】比較例の製造工程説明図である。

【符号の説明】

１０ シリコン基板 １１ 酸化膜 １４ ＳＯＩウェハ １４ａ 第１のシリコン膜 １４ｂ シリコン酸化膜 １４ｃ 第２のシリコン酸化膜 １５ 空隙

Claims (3)

【特許請求の範囲】
1. 【請求項１】 空隙を介して対向するシリコン板同士の
   静電容量変化により測定対象を検出する静電容量型半導
   体センサの製造方法において、 シリコン基板を酸化してその表面に酸化膜を形成する工
   程と、 エッチングにより前記酸化膜をエッチングして所定部分
   の酸化膜を除去する工程と、 所定の厚さの第１のシリコン膜にシリコン酸化膜あるい
   は第２のシリコン膜が積層された積層体を、前記シリコ
   ン基板の酸化膜上に前記第１のシリコン膜を面して貼り
   合わせて、前記所定部分にシリコン基板と前記第１のシ
   リコン膜で囲まれた空隙を形成する工程と、 前記積層体の前記第１のシリコン膜を残してシリコン酸
   化膜あるいは第２のシリコン膜をエッチングにより取り
   去る工程と、 前記空隙を挟む前記シリコン基板および前記第１のシリ
   コン膜とを外部と電気的に接続する工程とを含むことを
   特徴とする静電容量型半導体センサの製造方法。
2. 【請求項２】 前記積層体は、ＳＯＩウェハとしたこと
   を特徴とする静電容量型半導体センサの製造方法。
3. 【請求項３】 前記積層体は、第１のシリコン膜上にそ
   れとは異なる導電型の第２のシリコン膜をエピタキシャ
   ル成長させたエピタキシャルウェハとすることを特徴と
   する静電容量型半導体センサの製造方法。