JPH10284593A - Metallization structure for semiconductor integrated circuit - Google Patents
Metallization structure for semiconductor integrated circuitInfo
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- JPH10284593A JPH10284593A JP13161698A JP13161698A JPH10284593A JP H10284593 A JPH10284593 A JP H10284593A JP 13161698 A JP13161698 A JP 13161698A JP 13161698 A JP13161698 A JP 13161698A JP H10284593 A JPH10284593 A JP H10284593A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体デバイスの構
造に関するものであり、詳しくは溝埋め込み配線の構造
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a semiconductor device, and more particularly to a structure of a trench-filled wiring.
【０００２】[0002]
【従来の技術】半導体集積回路の加工技術の発達によ
り、最小パターンサイズが０．２５μｍあるいはそれ以
下になりつつある技術環境にあって、特に半導体素子を
接続する金属配線の幅あるいはピッチの減少に伴う金属
配線の信頼性の低下や配線間容量の増大といった技術的
な問題が顕在化している。また、多層配線に関して、微
細化による接続面積の減少に伴って、多層配線間のスル
ーホール抵抗（接続抵抗）の増大が懸念されている。特
に、配線間容量の増大あるいはスルーホール抵抗の増大
は、配線内の信号遅延時間を大きくする効果があるた
め、半導体集積回路の高速動作を阻害する。これらの問
題に対して、従来の技術は以下に述べる方法で対処して
いる。2. Description of the Related Art In a technical environment where the minimum pattern size is becoming 0.25 μm or less due to the development of the processing technology of semiconductor integrated circuits, particularly, the width or pitch of metal wiring connecting semiconductor elements is reduced. Technical problems such as a decrease in the reliability of the metal wiring and an increase in the capacitance between the wirings have become apparent. Further, with respect to multilayer wiring, there is a concern that through-hole resistance (connection resistance) between multilayer wirings will increase as the connection area decreases due to miniaturization. In particular, an increase in the capacitance between wirings or an increase in through-hole resistance has the effect of increasing the signal delay time in the wirings, which hinders high-speed operation of the semiconductor integrated circuit. The prior art addresses these problems in the following manner.
【０００３】まず、金属配線の信頼性低下は、基板に作
用する機械的応力（ストレスマイグレーション）や電子
と金属との衝突によって引き起こされる応力（エレクト
ロマイグレーション）による金属配線のダメージによ
る。金属配線としてアルミ配線に注目すると、その信頼
性低下に対して従来の技術として最も一般に用いられて
いる方法は、アルミに銅等の不純物を添加する方法であ
る。不純物はアルミと反応して金属間化合物粒子を形成
するが、配線幅が小さくなってその金属間化合物粒子径
に近づくにつれて、高抵抗の金属間化合物がアルミ配線
を局所的にブロックして配線抵抗を増大させ、さらに金
属間化合物粒子前後のアルミ配線にボイドが形成してし
まう等の問題が顕在化してきた。[0003] First, the reduction in the reliability of metal wiring is caused by damage to the metal wiring due to mechanical stress (stress migration) acting on the substrate or stress (electromigration) caused by collision between electrons and metal. When attention is paid to aluminum wiring as a metal wiring, the most commonly used method as a conventional technique for reducing reliability is a method of adding an impurity such as copper to aluminum. The impurities react with aluminum to form intermetallic compound particles, but as the wiring width decreases and approaches the particle diameter of the intermetallic compound, a high-resistance intermetallic compound locally blocks the aluminum wiring to reduce the wiring resistance. In addition, problems such as the formation of voids in the aluminum wiring before and after the intermetallic compound particles have become apparent.
【０００４】そこで、図１０（ａ）に示すように、シリ
コン基板１上のシリコン酸化膜２の上に、アルミ膜４の
上面と下面とに硬質導電材料であるＴｉＮ膜５を形成し
た積層膜をドライエッチングで加工し、硬質層５でサン
ドイッチされたアルミ配線４を形成したり（ガードナー
ら、ＩＥＥＥ トランザクション、エレクトロンデバイ
ス ＥＤ−３２、ｐ１７４、１９８５）、あるいは図１
０（ｂ）に示すように、アルミ配線４の上面の薄い領域
（〜５００オングストローム）にひ素をイオン注入して
表面に硬質層６を形成して、アルミ配線を機械的に補強
する方法が試みられている（特開平５−６７６１０号公
報「半導体装置およびその製造方法」あるいは特開平５
−９０２６６号公報「半導体装置」参照）。Therefore, as shown in FIG. 10A, a laminated film in which a TiN film 5 as a hard conductive material is formed on an upper surface and a lower surface of an aluminum film 4 on a silicon oxide film 2 on a silicon substrate 1. Is processed by dry etching to form an aluminum wiring 4 sandwiched by a hard layer 5 (Gardner et al., IEEE Transactions, Electron Device ED-32, p174, 1985), or FIG.
As shown in FIG. 0 (b), a method in which arsenic is ion-implanted into a thin region (up to 500 angstroms) on the upper surface of the aluminum wiring 4 to form a hard layer 6 on the surface and mechanically reinforce the aluminum wiring is attempted. (Japanese Patent Laid-Open No. 5-67610, entitled "Semiconductor Device and Manufacturing Method Thereof")
-90266, "Semiconductor Device").
【０００５】また、図１０（ｃ）に示すように、アルミ
のドライエッチングを用いない方法、すなわちダマシン
法を用いる場合は、溝が掘られている酸化膜２に、溝深
さの４分の３程度のアルミを成膜し、さらにブランケッ
トＣＶＤ法によってタングステンを成膜した積層膜を化
学機械研磨して、溝部にタングステン層２１でキャップ
されたアルミ配線４を形成している（ローエルら、１９
９２ ＶＭＩＣ会議講演集、２２〜２８ページ）。タン
グステンキャップ２１はアルミへの研磨キズ発生を抑制
することを主目的としているため２０００オングストロ
ーム程度と厚いが、硬質材料であるタングステンキャッ
プの存在でアルミの機械的強度は補強される。As shown in FIG. 10C, when a method that does not use dry etching of aluminum, that is, a damascene method is used, an oxide film 2 having a trench is formed with a quarter of the trench depth. The aluminum wiring 4 capped with a tungsten layer 21 in the groove is formed by chemically and mechanically polishing a laminated film in which about 3 aluminum layers are formed and tungsten is formed by a blanket CVD method.
92 VMIC Conference Lectures, 22-28). The tungsten cap 21 has a thickness as large as about 2000 angstroms because its main purpose is to suppress polishing scratches on aluminum, but the mechanical strength of aluminum is reinforced by the presence of the tungsten cap, which is a hard material.
【０００６】このように、硬質膜の積層によりアルミを
機械的に補強して、配線信頼性を向上させている。As described above, the aluminum is mechanically reinforced by the lamination of the hard film to improve the wiring reliability.
【０００７】また、図１１に示すように、ダマシン法で
埋め込みタングステン配線を形成している例があるが
（上野ら、１９９２、アイ・イー・イー・イー国際電子
デバイス会議、テクニカルダイジェスト、３０５〜３０
８ページ）、タングステンは硬く、十分な機械的強度を
有するものの、その抵抗が高いため局所配線以外の領域
に用いることはできない。ここで、上野らはタングステ
ン溝配線２２にデバイス層に達するコンタクトホール１
４を自己整合的に形成しているが、単層構造の層間絶縁
膜２に溝３とその下の自己整合コンタクトホール１４を
形成しているため、溝３の底は層間絶縁膜２内に位置し
ている。従って、エッチングで溝を形成する際、そのエ
ッチング停止層がなく、溝深さのバラツキによる埋め込
み配線抵抗のバラツキが問題になる。なお図１１におい
て、１０は素子分離酸化膜である。As shown in FIG. 11, there is an example in which a buried tungsten wiring is formed by the damascene method (Ueno et al., 1992, IEEE International Electronic Device Conference, Technical Digest, 305-305). 30
8), although tungsten is hard and has sufficient mechanical strength, it cannot be used for regions other than local wiring because of its high resistance. Here, Ueno et al. Formed a contact hole 1 reaching the device layer in the tungsten trench wiring 22.
4 is formed in a self-aligned manner, but since the groove 3 and the self-aligned contact hole 14 thereunder are formed in the interlayer insulating film 2 having a single-layer structure, the bottom of the groove 3 is formed in the interlayer insulating film 2. positioned. Therefore, when a groove is formed by etching, there is no etching stop layer, and there is a problem of variation in embedded wiring resistance due to variation in groove depth. In FIG. 11, reference numeral 10 denotes an element isolation oxide film.
【０００８】一方、配線間容量の増大に対して最も一般
的に行われる方法は、図１２（ａ）に示すように、配線
間距離を広くする方法である。例えば、加工の最小寸法
を０．４μｍとした場合、配線幅Ｌ′を０．４μｍと
し、その間隔Ｓ′を０．６μｍとする。その結果、配線
のピッチＰ′は最小加工寸法の２倍（ここでは、０．８
μｍ）よりも大きくなってしまっている（ここでは、
１．０μｍ）。On the other hand, the most commonly used method for increasing the capacitance between wirings is to increase the distance between wirings as shown in FIG. For example, when the minimum dimension of processing is 0.4 μm, the wiring width L ′ is 0.4 μm and the interval S ′ is 0.6 μm. As a result, the wiring pitch P ′ is twice the minimum processing size (here, 0.8 μm).
μm) (here,
1.0 μm).
【０００９】他の方法として、図１２（ｂ）に示すよう
に、金属配線４を形成した後シリコン酸化膜（比誘電
率：３．９）よりも低誘電率の絶縁膜１１で配線間を埋
め込む方法も行われている。例えば、ＥＣＲ−ＣＶＤ法
を利用して、比誘電率が３．０程度のフッ素添加シリコ
ン酸化膜が成膜されている（福田ら、１９３３、ＳＳＤ
Ｍ国際会議講演論文集、１５８〜１６０ページ）。配線
ピッチをＰ″とすると、図１２（ａ）の配線ピッチＰ′
よりも小さくできる。As another method, as shown in FIG. 12B, after the metal wiring 4 is formed, an insulating film 11 having a dielectric constant lower than that of a silicon oxide film (relative dielectric constant: 3.9) is used to separate the wiring. Embedding methods are also being used. For example, a fluorine-added silicon oxide film having a relative dielectric constant of about 3.0 is formed by using the ECR-CVD method (Fukuda et al., 1933, SSD
M International Conference Proceedings, 158-160). Assuming that the wiring pitch is P ″, the wiring pitch P ′ in FIG.
Can be smaller than
【００１０】さらに、低誘電率の有機材料を用い、配線
間容量を低減する方法も提案されている（パラズザック
ら、１９９３、国際電子デバイス会議、テクニカルダイ
ジェスト、２６１〜２６４ページ）。[0010] Further, a method for reducing the capacitance between wirings by using an organic material having a low dielectric constant has also been proposed (Pallasak et al., 1993, International Electron Devices Conference, Technical Digest, pp. 261-264).
【００１１】このように、配線間容量を低減するため、
（１）ドライエッチングで金属膜を加工して配線を形成
する際、配線ピッチを大きくして配線間距離を確保する
方法、あるいは（２）金属配線間に従来のシリコン酸化
膜よりも低誘電率の膜を埋め込む方法が行われている。As described above, in order to reduce the capacitance between wirings,
(1) When forming a wiring by processing a metal film by dry etching, a method of increasing a wiring pitch to secure a distance between wirings, or (2) a dielectric constant between metal wirings lower than that of a conventional silicon oxide film. A method of embedding a film has been performed.
【００１２】[0012]
【発明が解決しようとする課題】ところで、この従来の
技術で加工最小寸法が０．２５μｍ以下となった配線の
信頼性向上や配線間容量の低減を図ろうとする場合、以
下に述べる問題が顕在化してきた。まず、アルミ配線を
機械的に補強するため、図１０（ａ），（ｂ）に示した
ように配線の上面・下面にＴｉＮ層５やＡｓのイオン注
入層６を形成したとしても、アルミ配線側面のダメージ
に対しては効果ない。特に、配線幅が微細になるほど厚
みを大きくして配線抵抗を下げる必要があるため、側面
積の割合が増大する傾向があり、このような従来の技術
は有効でないといった問題がある。However, when the conventional technology attempts to improve the reliability of wiring having a minimum processing size of 0.25 .mu.m or less and to reduce the capacitance between wirings, the following problems become apparent. It has become. First, in order to mechanically reinforce the aluminum wiring, even if the TiN layer 5 or the ion implantation layer 6 of As is formed on the upper and lower surfaces of the wiring as shown in FIGS. It has no effect on side damage. In particular, as the wiring width becomes finer, it is necessary to increase the thickness and lower the wiring resistance, so that the ratio of the side area tends to increase, and there is a problem that such a conventional technique is not effective.
【００１３】また、図１０（ｃ）に示したように、予め
溝の形成されたシリコン酸化膜にＡｌ／Ｗからなる積層
膜を形成し、化学機械研磨法でシリコン酸化膜上の積層
膜を選択的に除去してやれば、上面がタングステン２１
でキャップされたアルミ配線が得られる。しかしなが
ら、タングステンキャップ２１は化学機械研磨法による
アルミ層４への機械的ダメージ（傷）回避を主目的とし
ているため、その膜厚を薄くすることはできない。この
ため、溝に埋め込まれた金属配線層内で高抵抗のタング
ステンが占める割合が大きくなってしまっている。さら
に、Ａｌ／Ｗの界面にさらに高抵抗の金属間化合物が形
成されるといった問題があった。Further, as shown in FIG. 10C, a laminated film made of Al / W is formed on the silicon oxide film in which a groove is formed in advance, and the laminated film on the silicon oxide film is formed by a chemical mechanical polishing method. If it is selectively removed, the upper surface becomes tungsten 21
The aluminum wiring capped with is obtained. However, the thickness of the tungsten cap 21 cannot be reduced because the main purpose is to avoid mechanical damage (scratch) to the aluminum layer 4 by the chemical mechanical polishing method. Therefore, the proportion of high-resistance tungsten occupying the metal wiring layer embedded in the groove has increased. Further, there is a problem that an intermetallic compound having a higher resistance is formed at the Al / W interface.
【００１４】さらに、従来の埋め込み配線方法では、図
１１に示したように、層間絶縁膜２に溝３をドライエッ
チングで形成する際、溝形成のエッチング停止層が存在
しないため、溝の深さを制御することが困難であった。
その結果、埋め込み配線の抵抗値が一定にならないとい
った問題もあった。Further, in the conventional embedded wiring method, as shown in FIG. 11, when the groove 3 is formed in the interlayer insulating film 2 by dry etching, there is no etching stop layer for forming the groove. Was difficult to control.
As a result, there is a problem that the resistance value of the embedded wiring is not constant.
【００１５】一方、配線間容量の低減に関して従来の技
術では、図１２（ａ）に示したように、配線間の距離
Ｓ′を大きくし容量を低減するようにしているが、この
ため配線形成ピッチＰ′が増大してしまうといった問題
がある。また、図１２（ｂ）に示したように、シリコン
酸化膜より低誘電率のフッ素添加のシリコン酸化膜１１
を層間絶縁膜として用いる場合、膜中に存在するフッ素
あるいは膜に吸収された水分との反応生成物であるフッ
酸がアルミ配線４を腐食してしまうといった問題があ
る。On the other hand, with respect to the reduction of the capacitance between wirings, in the prior art, as shown in FIG. 12A, the distance S 'between wirings is increased to reduce the capacitance. There is a problem that the pitch P 'increases. Further, as shown in FIG. 12B, the fluorine-added silicon oxide film 11 having a lower dielectric constant than the silicon oxide film is used.
When is used as an interlayer insulating film, there is a problem that fluorine present in the film or hydrofluoric acid, which is a reaction product with moisture absorbed by the film, corrodes the aluminum wiring 4.
【００１６】また、アルミ配線にダメージを与えない、
例えば３００℃以下で０．２５μｍ以下のスペースを完
全に埋め込むことは非常に困難である。同様に、低誘電
率の有機膜を埋め込むことも困難であるといった問題が
あった。Further, the aluminum wiring is not damaged.
For example, it is very difficult to completely bury a space of 0.25 μm or less at 300 ° C. or less. Similarly, there is a problem that it is difficult to bury an organic film having a low dielectric constant.
【００１７】また、図１３に示すように、多層配線間の
接続に関して、例えば第１層目の配線１５と第２層目の
配線１９との間は、配線の幅よりも微細な径のスルーホ
ール１６を介しているが、配線幅の微細化によりスルー
ホール径も微細化せざるをえず、その接触面積の増大で
スルーホール抵抗が大きくなってしまうといった問題が
あった。As shown in FIG. 13, with respect to the connection between the multi-layer wirings, for example, between the wiring 15 of the first layer and the wiring 19 of the second layer, there is a through hole having a diameter smaller than the width of the wiring. Although the hole 16 is interposed, the through-hole diameter must be reduced due to the reduction in the wiring width, and the through-hole resistance increases due to the increase in the contact area.
【００１８】本発明の目的は、かかる従来技術の問題を
解決するため、すなわち高信頼性あるいは低配線間容量
を可能とする配線構造をそれぞれ提供することにあり、
さらにはそれらを統合化して高信頼性かつ低配線間容量
を可能ならしめる配線構造およびその製造方法を提供す
ることにある。An object of the present invention is to solve the problems of the prior art, that is, to provide a wiring structure which enables high reliability or low inter-wiring capacitance, respectively.
It is still another object of the present invention to provide a wiring structure and a method of manufacturing the wiring structure, which integrate them to enable high reliability and low capacitance between wirings.
【００１９】特に本発明は、高信頼性かつ低配線間容量
を可能ならしめる多層配線構造を提供することを目的と
する。In particular, an object of the present invention is to provide a multi-layer wiring structure which enables high reliability and low inter-wiring capacitance.
【００２０】[0020]
【課題を解決するための手段】また本発明の配線構造
は、半導体基板に形成された下地デバイス層上に平坦な
第１の絶縁膜と第２の絶縁膜と第３の絶縁膜とが積層さ
れ、第２の絶縁膜に側壁膜の形成された配線溝を有し、
第１の絶縁膜には前記配線溝底部領域から下地デバイス
層に達する側壁膜を有さない第１の孔が形成されてお
り、前記配線溝と第１の孔に第１の配線金属が埋め込ま
れ、さらに第３の絶縁膜を貫き第２の絶縁膜内部に達し
かつ第１の金属の幅よりも大きい第２の孔に第２の配線
金属が埋め込まれ、かかる第１の配線金属の上面と側面
とで第２の配線金属が接続されていることを特徴とす
る。このようにすれば縦接続抵抗を低減化させた多層配
線構造が形成できる。According to the wiring structure of the present invention, a flat first insulating film, a second insulating film, and a third insulating film are laminated on an underlying device layer formed on a semiconductor substrate. A wiring groove having a side wall film formed in the second insulating film;
The first insulating film has a first hole having no sidewall film extending from the bottom region of the wiring groove to the underlying device layer, and a first wiring metal is buried in the wiring groove and the first hole. And a second wiring metal is buried in a second hole that penetrates the third insulating film and reaches the inside of the second insulating film and is larger than the width of the first metal. And a second wiring metal is connected to the side and the side. In this way, a multilayer wiring structure with reduced longitudinal connection resistance can be formed.
【００２１】このような多層化が可能な配線構造は、ト
ランジスタの形成された半導体基板上に第１の絶縁膜を
形成する工程と、第１の絶縁膜上に第２の絶縁膜を形成
する工程と、第２の絶縁膜上に第３の絶縁膜を形成する
工程と、第１の絶縁膜をストッパーとして第３の絶縁膜
と第２の絶縁膜とを貫く溝を形成する工程と、前記溝の
側面に絶縁膜を形成する工程と、第３の絶縁膜をエッチ
ング保護膜として前記溝の底部に下地トランジスタ領域
に達し、かつ前記第３の絶縁膜と第２の絶縁膜に形成し
た溝の幅よりも前記溝の側面に形成した前記絶縁膜の厚
さ分だけ開口径の小さいコンタクトホールを形成する工
程と、前記溝およびコンタクトホール表面に硬質導電膜
を形成する工程と、前記溝およびコンタクトホールに一
括して金属を埋め込む工程と、第３の絶縁膜上の硬質絶
縁膜と金属とを除去する工程と、から製造することがで
きる。The wiring structure capable of forming such a multilayer structure has a process of forming a first insulating film on a semiconductor substrate on which a transistor is formed, and a process of forming a second insulating film on the first insulating film. A step of forming a third insulating film on the second insulating film, a step of forming a groove passing through the third insulating film and the second insulating film using the first insulating film as a stopper, Forming an insulating film on the side surface of the groove, and forming a third insulating film as an etching protection film on the bottom of the groove to reach a base transistor region and on the third insulating film and the second insulating film. Forming a contact hole having an opening diameter smaller than the width of the groove by the thickness of the insulating film formed on the side surface of the groove; forming a hard conductive film on the surface of the groove and the contact hole; And metal in contact holes And no step, can be produced from the step of removing the third hard insulating film and the metal on the insulating film.
【００２２】（作用）先ず、配線信頼性向上に関して、
アルミ配線の側面と底面とがＴｉＮ等の薄い導電性硬質
材料で覆われ、かつその上面にイオン注入技術を利用し
て薄いＡｓ注入層を形成した構造、すなわちアルミ配線
の表面層全面が薄い導電性硬質材料で覆われた構造であ
るため、アルミ配線全面が機械的に補強されている。硬
質膜の電気伝導度はアルミよりも大きいが、その膜厚が
薄いため配線断面積に占めるその割合は無視できる程度
としている。従って、配線抵抗の増大をもたらさない。(Operation) First, regarding the improvement of wiring reliability,
A structure in which the side and bottom surfaces of an aluminum wiring are covered with a thin conductive hard material such as TiN, and a thin As implantation layer is formed on the upper surface by using ion implantation technology, that is, the entire surface layer of the aluminum wiring is thin conductive. Because of the structure covered with the conductive hard material, the entire surface of the aluminum wiring is mechanically reinforced. Although the electrical conductivity of the hard film is higher than that of aluminum, the thickness thereof is so thin that its proportion in the wiring cross-sectional area is negligible. Therefore, the wiring resistance does not increase.
【００２３】この配線構造は、Ｃｕ等の不純物をいれた
Ａｌ配線にも適用できるが、これらの不純物を添加しな
くても十分な機械的強度を有するため、純アルミあるい
は固溶度以下の極微量のシリコンを添加したアルミ配線
に適用できる。このため、添加物とアルミとの高抵抗の
金属間化合物がアルミ配線をブロックしてしまうことも
なくなる。This wiring structure can be applied to an Al wiring containing impurities such as Cu. However, since it has sufficient mechanical strength without adding these impurities, pure aluminum or an electrode having a solid solubility or less can be obtained. Applicable to aluminum wiring with a small amount of silicon added. Therefore, the high-resistance intermetallic compound of the additive and aluminum does not block the aluminum wiring.
【００２４】さらに、層間絶縁膜に任意のピッチで溝を
形成しておき、その側壁に絶縁膜を形成した後に金属材
料を埋め込むことで、配線のピッチを変えずに絶縁性側
壁膜をつけた厚さ分だけ配線間に存在する絶縁膜の厚さ
が増加し、その結果配線間容量を減少させることができ
る。絶縁性側壁膜厚分だけ埋め込み配線金属の幅が減少
してしまうが、それに伴う抵抗の増加はその分に見合っ
ただけあらかじめ溝を深く形成しておけばよい。Further, grooves are formed in the interlayer insulating film at an arbitrary pitch, and after forming the insulating film on the side wall thereof, a metal material is buried, whereby the insulating side wall film is formed without changing the wiring pitch. The thickness of the insulating film existing between the wirings increases by the thickness, so that the capacitance between the wirings can be reduced. Although the width of the buried wiring metal is reduced by the thickness of the insulating side wall, the increase in resistance accompanying this may be achieved by forming a deep groove in advance correspondingly.
【００２５】さらに、シリコン酸化膜より低誘電率のフ
ッ素添加のシリコン酸化膜を層間絶縁膜として用いる場
合、膜中に存在するフッ素あるいは膜に吸収された水分
との反応生成物であるフッ酸がＡｌを腐食してしまうと
いった問題に対しては、この絶縁性側壁膜の存在でアル
ミ配線ダメージが回避される。低誘電体膜へ溝埋め込み
配線を形成する方法を採用することで、低誘電体膜は微
細な配線間を回り込みよく埋め込むことは困難であった
問題も回避される。When a fluorine-added silicon oxide film having a dielectric constant lower than that of the silicon oxide film is used as the interlayer insulating film, hydrofluoric acid which is a reaction product of fluorine present in the film or moisture absorbed by the film is used. With respect to the problem of corrosion of Al, the presence of the insulating side wall film avoids aluminum wiring damage. By adopting the method of forming the trench buried wiring in the low dielectric film, the problem that the low dielectric film is difficult to wrap around between fine wirings and difficult to bury well can be avoided.
【００２６】また、層間絶縁膜を２層構造とすること
で、下部にある第１の絶縁膜をエッチング停止層をして
第２の絶縁膜に溝を形成すれば、溝深さは一定となる。
すなわち、溝埋め込み配線抵抗が均一となる。ここで、
微小ピッチの埋め込み配線の形成される第２の絶縁膜に
低誘電体絶縁膜を用いれば、配線間容量が低減される。
さらに、溝底部より第１の絶縁膜を貫いて下地デバイス
層に達する自己整合的に形成されたコンタクトホールと
に一括して金属を埋め込むことで、配線形成のプロセス
マージンが向上する。Further, if the interlayer insulating film has a two-layer structure, the first insulating film below is used as an etching stop layer to form a groove in the second insulating film. Become.
That is, the trench-buried wiring resistance becomes uniform. here,
If a low-dielectric insulating film is used as the second insulating film on which the buried wiring having a fine pitch is formed, the capacitance between wirings is reduced.
Furthermore, the metal is buried in a contact hole formed in a self-alignment manner from the bottom of the groove to the underlying device layer through the first insulating film, so that the process margin of wiring formation is improved.
【００２７】さらに、上述した発明の統合化、すなわち
多層構造層間絶縁膜の上層低誘電体絶縁膜に形成された
絶縁性側壁膜付きの溝と、下部絶縁膜とに自己整合的に
形成されたコンタクトホールとに、ＴｉＮ等の硬質膜や
イオン注入層からなる薄い導電性硬質膜で表面の覆われ
た金属を一括して埋め込み、さらに下層配線の上面およ
び側面とを利用して上層配線と接続させることで、高信
頼性・低配線間容量でかつ多層配線間の接続抵抗の小さ
い配線構造が得られる。Further, the above-described invention is integrated, that is, the lower insulating film is formed in a self-aligned manner with the groove having the insulating side wall film formed in the upper low dielectric insulating film in the upper layer of the multi-layer structure interlayer insulating film. A metal whose surface is covered with a hard film such as TiN or a thin conductive hard film made of an ion-implanted layer is collectively buried in the contact hole, and further connected to the upper wiring using the upper surface and side surfaces of the lower wiring. By doing so, a wiring structure having high reliability, low inter-wiring capacitance, and low connection resistance between multilayer wirings can be obtained.
【００２８】[0028]
【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２９】（参考例１）図１は、層間絶縁膜に形成さ
れた埋め込み配線の構造に本発明を適用した参考例であ
り、詳しくはシリコン基板１上の層間絶縁膜であるシリ
コン酸化膜２に形成された溝３にアルミ４を埋め込んだ
場合である。このアルミ埋め込み配線の底面および側面
には、チタンナイトライド（ＴｉＮ）５が形成されてお
り、その上面にはヒ素（Ａｓ）のイオン注入層６が形成
されている。すなわち、埋め込みアルミ配線の表面層が
完全に導電性硬質膜で覆われている。(Reference Example 1) FIG. 1 is a reference example in which the present invention is applied to the structure of a buried wiring formed in an interlayer insulating film, and more specifically, a silicon oxide film 2 serving as an interlayer insulating film on a silicon substrate 1. In this case, the aluminum 4 is buried in the groove 3 formed in FIG. Titanium nitride (TiN) 5 is formed on the bottom and side surfaces of the aluminum embedded wiring, and an arsenic (As) ion implantation layer 6 is formed on the upper surface. That is, the surface layer of the embedded aluminum wiring is completely covered with the conductive hard film.
【００３０】アルミ配線に高密度の電流が流れると、酸
化膜に向かってアルミ配線の一部が飛び出す領域（ヒロ
ック）が生じると、それと同体積のボイドがアルミ配線
内に生じる。すなわち、ヒロックの発生を完全に抑制す
れば、ボイドは発生しない。When a high-density current flows through the aluminum wiring, a region (hillock) in which a part of the aluminum wiring protrudes toward the oxide film is generated, and a void having the same volume as that of the region is formed in the aluminum wiring. That is, if the generation of hillocks is completely suppressed, no void is generated.
【００３１】本参考例ではこの点に注目し、層間絶縁膜
に埋め込まれたアルミ配線の全表面を薄い導電性硬質膜
で覆ってヒロックの発生を抑制することで、ボイドの発
生も抑制している。さらに、薄い導電性硬質膜の存在に
より配線の機械的強度が増加して、応力下でのアルミの
塑性変形をも抑制している。In this embodiment, attention is paid to this point, and the generation of hillocks is suppressed by covering the entire surface of the aluminum wiring embedded in the interlayer insulating film with a thin conductive hard film, thereby suppressing the generation of voids. I have. Furthermore, the presence of the thin conductive hard film increases the mechanical strength of the wiring, and also suppresses the plastic deformation of aluminum under stress.
【００３２】自明のことではあるが、従来の方法のよう
に層間絶縁膜形成時の応力がアルミ配線に作用しないた
め、このような薄い硬質膜でアルミ配線を覆わなくても
その配線信頼性が十分に大きいことは知られているが
（菊田ら、信学技報、ＳＤＭ９３−１９０（１９９４−
０１）、５３〜５８ページ）、埋め込み構造で多層配線
を形成する場合には上層配線を埋め込むための層間絶縁
膜形成工程が行われるため、アルミ配線を導電性硬質膜
で完全に覆って機械的に十分な強度を持たせておく必要
がある。なお、ここでアルミ配線を覆う膜として、窒化
シリコン等の非導電性硬質膜を用いることもできるが、
多層配線形成を考えた場合には配線間の縦接続を困難と
させることから望ましくない。As is obvious, since the stress at the time of forming the interlayer insulating film does not act on the aluminum wiring as in the conventional method, the wiring reliability can be improved without covering the aluminum wiring with such a thin hard film. It is known that they are large enough (Kikuta et al., IEICE Technical Report, SDM93-190 (1994-
01), pages 53 to 58), when forming a multilayer wiring with a buried structure, since an interlayer insulating film forming step for burying the upper wiring is performed, the aluminum wiring is completely covered with the conductive hard film and mechanically. Must have sufficient strength. Here, as the film covering the aluminum wiring, a non-conductive hard film such as silicon nitride can be used.
Considering the formation of multilayer wiring, it is not desirable because it makes vertical connection between wiring difficult.
【００３３】図２は、上述した配線構造を得るための工
程断面図である。まず、図２（ａ）に示すように、シリ
コン基板１上のシリコン酸化膜２にフォトリソグラフィ
ー工程とドライエッチング工程で溝３を形成する。しか
る後、スパッタ法により密着層として５０〜１００オン
グストロームのチタン（Ｔｉ）を成膜し（図示せず）、
さらに図２（ｂ）に示すように導電性硬質膜である窒化
チタン（ＴｉＮ）５を５０〜５００オングストローム程
度成膜する。窒化チタン５の成膜は、通常のスパッタリ
ング法やコリメータスパッタ法あるいはＣＶＤ法を用い
る。さらに、溝部３を埋め込むようにアルミ４を成膜す
る。ここでは、通常のスパッタリング法よりも埋め込み
性のよいＣＶＤ法、コリメータスパッタリング法あるい
は高温リフロースパッタリング法をアルミ成膜に用い、
その膜厚は２０００〜１００００オングストローム程度
である。FIG. 2 is a process sectional view for obtaining the above-mentioned wiring structure. First, as shown in FIG. 2A, a groove 3 is formed in a silicon oxide film 2 on a silicon substrate 1 by a photolithography process and a dry etching process. Thereafter, titanium (Ti) of 50 to 100 angstroms is formed as an adhesion layer by a sputtering method (not shown).
Further, as shown in FIG. 2B, a titanium nitride (TiN) 5 which is a conductive hard film is formed in a thickness of about 50 to 500 angstroms. The film formation of the titanium nitride 5 uses a normal sputtering method, a collimator sputtering method, or a CVD method. Further, aluminum 4 is formed so as to fill the groove 3. Here, using a CVD method, a collimator sputtering method or a high-temperature reflow sputtering method having a better embedding property than the ordinary sputtering method for aluminum film formation,
Its film thickness is about 2000 to 10000 angstroms.
【００３４】さらに、図２（ｃ）に示すように化学機械
研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ：ＣＭＰ）でシリコン酸化膜２上のア
ルミ４およびＴｉＮ５／Ｔｉを除去する。Ａｌ／ＴｉＮ
／Ｔｉ膜のＣＭＰでは、ｐＨ３〜５程度の酸性水溶液に
５０〜１０００オングストローム程度のアルミナ粒子を
分散させたスラリー（ベイヤーら、米国特許第４９４４
８３６号明細書）やｐＨ８〜１０程度のアルカリ性水溶
液に１０〜１０００オングストローム程度のシリカ粒子
を分散させたスラリー液あるいは研磨剤粒子の含まれな
いアミン水溶液（林ら、特願平４−２７６８６６号明細
書）を加工液として用いる。Further, as shown in FIG. 2C, a chemical mechanical polishing method (Chemical Mechanical P
The aluminum 4 and TiN5 / Ti on the silicon oxide film 2 are removed by polishing (CMP). Al / TiN
In the CMP of the Ti / Ti film, a slurry in which alumina particles of about 50 to 1000 angstroms are dispersed in an acidic aqueous solution of about pH 3 to 5 (Beyer et al., US Pat.
No. 836) or a slurry solution in which silica particles of about 10 to 1000 angstroms are dispersed in an alkaline aqueous solution having a pH of about 8 to 10 or an amine aqueous solution containing no abrasive particles (Hayashi et al., Japanese Patent Application No. 4-276866). Is used as a working fluid.
【００３５】しかる後、図２（ｄ）に示すように、１×
１０16ｃｍ-2以上のヒ素（75Ａｓ+）を１０〜５０ｋｅ
Ｖで、アルミ表面層にイオン注入する。この表面注入層
６の存在で、配線上面の硬度が純アルミの約２倍程度増
加する（吉川ら、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌ
ｅｔｔｅｒ，６３（１１），１４９５（１９９３）、あ
るいは吉川ら、Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ
Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｂ１
１（２），２２８（１９９３））。Thereafter, as shown in FIG.
10 16 cm -2 or more arsenic (75 As +) to 10~50ke
At V, ions are implanted into the aluminum surface layer. The presence of the surface injection layer 6 increases the hardness of the upper surface of the wiring about twice that of pure aluminum (Yoshikawa et al., Applied Physics L).
et al., 63 (11), 1495 (1993), or Yoshikawa et al., Journal of Vacuum.
Science and Technology, B1
1 (2), 228 (1993)).
【００３６】なお、５０〜１００オングストローム程度
の薄い酸化膜を埋め込みアルミ配線上に形成した後に、
イオン注入を行ってもよいが、その際アルミ表面層に達
するＡｓの濃度が１×１０16ｃｍ-2以上となるように留
意することが必要である。アルゴン等の不活性物質を注
入しても同様の効果が得られるが、アルミと反応して金
属間化合物を形成し、かつ比較的重い原子量を有する物
質である方が望ましい。例えば、ＴｉやＣｕ等の遷移金
属でも良い。一方、酸素やシリコン等を注入しても同様
の効果を得ることができるが、埋め込みアルミ配線上面
にアルミナ（Ａｌ2 Ｏ3 ）やＳｉの高抵抗の析出が現れ
ることから、縦接続の必要となる多層配線を形成する場
合には適さない。After forming a thin oxide film of about 50 to 100 Å on the buried aluminum wiring,
Although ion implantation may be performed, it is necessary to pay attention so that the concentration of As reaching the aluminum surface layer is 1 × 10 16 cm −2 or more. A similar effect can be obtained by injecting an inert substance such as argon, but a substance which reacts with aluminum to form an intermetallic compound and has a relatively heavy atomic weight is preferable. For example, a transition metal such as Ti or Cu may be used. On the other hand, the same effect can be obtained by injecting oxygen, silicon, or the like. However, since high-resistance deposition of alumina (Al 2 O 3 ) or Si appears on the upper surface of the embedded aluminum wiring, it is necessary to use a vertical connection. It is not suitable for forming a multilayer wiring.
【００３７】上述した製造工程により、表面層が薄い導
電性硬質膜で覆われた埋め込みアルミ配線が形成され
る。ここでは、埋め込む配線材料としてアルミを用いた
場合の実施例を示したが、銅、金や銀等の低抵抗金属で
もよい。また、側面あるいは底面に形成する導電性硬質
膜として、遷移金属のシリサイド（ＷＳｉx やＴｉＳｉ
x ）でもよい。また、導電性を示す酸化物（酸化ルテニ
ウム等でもよい）。Through the above-described manufacturing process, an embedded aluminum wiring whose surface layer is covered with a thin conductive hard film is formed. Here, the embodiment in which aluminum is used as a wiring material to be embedded is shown, but a low-resistance metal such as copper, gold, or silver may be used. Further, as the conductive hard film formed on the side surface or the bottom surface, a silicide of a transition metal (WSi x or TiSi
x ). In addition, an oxide having conductivity (eg, ruthenium oxide) may be used.
【００３８】（参考例２）ここでは、配線間容量の低減
を目的とした発明を説明するための参考例を述べる。配
線間容量を低減させるには配線間の距離を大きくすれば
よいが、超高集積回路の場合それに伴って配線形成ピッ
チが増大してはならない。すなわち、配線形成ピッチを
変化させずに、配線間隔を大きくしてやる必要がある。Reference Example 2 Here, a reference example for describing the invention for reducing the capacitance between wirings will be described. To reduce the capacitance between wirings, the distance between the wirings may be increased, but in the case of an ultra-high integrated circuit, the wiring formation pitch must not be increased accordingly. That is, it is necessary to increase the wiring interval without changing the wiring formation pitch.
【００３９】図３は、上述した要求事項を満たすために
提案された実施例を説明するための工程断面図である。FIG. 3 is a process sectional view for explaining an embodiment proposed to satisfy the above requirements.
【００４０】まず、図３（ａ）に示すように、シリコン
基板１上のシリコン酸化膜２に、幅Ｌ0 の溝３を間隔Ｓ
0 で形成する。従って、溝の形成ピッチＰ0 は（Ｌ0 ＋
Ｓ0）となっている。First, as shown in FIG. 3A, a groove 3 having a width L 0 is formed in a silicon oxide film 2 on a silicon substrate 1 by an interval S.
Formed with 0 . Therefore, the groove formation pitch P 0 is (L 0 +
S 0 ).
【００４１】しかる後、図３（ｂ）に示すように、ＣＶ
Ｄ法によりシリコン酸化膜を成膜し、さらにＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法で異方性
エッチングして溝３に幅δの絶縁性側壁膜７を形成す
る。Thereafter, as shown in FIG.
A silicon oxide film is formed by the method D, and the RIE (R
Anisotropic etching is performed by an active ion etching method to form an insulating sidewall film 7 having a width δ in the groove 3.
【００４２】さらに、図３（ｃ）に示すように、この溝
３を埋め込むようにアルミを成膜し、ＣＭＰ法で酸化膜
２上のアルミを選択的に除去することで、埋め込みアル
ミ配線４を形成する。ここで、絶縁性側壁膜７の存在に
より、アルミ配線幅が２δ減少し、配線間隔Ｓが２δ増
加している。但し、埋め込みアルミ配線のピッチＰは溝
配線形成のピッチＰ0 と同じであることに注意された
い。配線幅をＬとすると、図３（ａ）の配線幅Ｌ0 、配
線間隔Ｓ0 とは、Ｌ＝Ｌ0 −２δ＜Ｌ0 Ｓ＝Ｓ0＋２δ
＞Ｓ0 の関係がある。本実施例によれば、フォトリソグ
ラフィーの最小ピッチで酸化膜を加工しておいた場合に
おいても、最小ピッチを保ったまま埋め込み配線の間隔
を増加させ、配線間容量を低減させることができる。Further, as shown in FIG. 3 (c), an aluminum film is formed so as to fill the groove 3, and the aluminum on the oxide film 2 is selectively removed by the CMP method, so that the buried aluminum wiring 4 is formed. To form Here, due to the presence of the insulating side wall film 7, the aluminum wiring width is reduced by 2δ, and the wiring interval S is increased by 2δ. However, the pitch P of the embedded aluminum wiring is noted that the same as the pitch P 0 of the trench wiring formation. Assuming that the wiring width is L, the wiring width L 0 and the wiring interval S 0 in FIG. 3A are L = L 0 −2δ <L 0 S = S 0 + 2δ
> S 0 . According to this embodiment, even when the oxide film is processed at the minimum pitch of the photolithography, the interval between the buried wirings can be increased while maintaining the minimum pitch, and the capacitance between the wirings can be reduced.
【００４３】ところで、絶縁性側壁膜７の存在による配
線幅の減少は配線抵抗増加につながるが、酸化膜２に形
成する溝を予め深くしておくことで回避できる。また、
集積回路の配線では、信号のクロストークを回避するた
め特に配線間容量を低減したい配線領域と、一方電流駆
動力を確保したい配線領域とが存在する。従って、電流
駆動力を確保したい領域では、酸化膜２に形成する溝３
の幅を予め絶縁性側壁膜厚の２倍以上（２δ以上）大き
くしておき、絶縁性側壁膜７が形成されたとしても十分
な埋め込み配線幅が確保されるよう留意する必要があ
る。Although the decrease in the wiring width due to the presence of the insulating sidewall film 7 leads to an increase in the wiring resistance, it can be avoided by making the groove formed in the oxide film 2 deep in advance. Also,
In the wiring of an integrated circuit, there are a wiring area in which the capacitance between wirings is particularly reduced to avoid signal crosstalk, and a wiring area in which a current driving force is desired to be ensured. Therefore, in a region where the current driving force is desired to be secured, the groove 3 formed in the oxide film 2 is formed.
Is required to be twice or more (2.delta. Or more) larger than the insulating sidewall film thickness in advance, so that even if the insulating sidewall film 7 is formed, it is necessary to ensure that a sufficient embedded wiring width is secured.
【００４４】なお、上述した実施例では、絶縁性側壁膜
としてシリコン酸化膜を用いた場合を示したが、シリコ
ン窒化膜等の低誘電体の無機材料でもよく、さらにはパ
リレン（Ｐａｒｙｌｅｎｅｓ：Ｎ．Ｍａｊｉｄ，ｅｔ．
ａｌ．，Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ
Ｍａｔｅｒｉａｌｓ，Ｖｏｌ．１８，Ｎｏ．２，ｐ
ｐ．３０１−３１１，１９８９参照）やポリイミドやテ
フロン等の低誘電体有機膜であってもよいことは自明で
ある。In the above-described embodiment, the case where the silicon oxide film is used as the insulating side wall film is shown. However, a low dielectric inorganic material such as a silicon nitride film may be used, and furthermore, Parylene (N.I. Majid, et.
al. , Journal of Electronic
Materials, Vol. 18, No. 2, p
p. 301-311, 1989) or a low dielectric organic film such as polyimide or Teflon.
【００４５】特に、低誘電体有機膜には吸湿性や機械的
強度に問題があったが、図４に示すように、低誘電体有
機膜８を側壁膜として局部的に用い、さらに吸湿性のな
いプラズマＣＶＤ法による酸化膜（プラズマ酸化膜９）
でキャップすることで、低配線間容量で層間膜強度も十
分な配線構造が得られることも自明である。In particular, the low dielectric organic film had problems in hygroscopicity and mechanical strength. However, as shown in FIG. 4, the low dielectric organic film 8 was locally used as a side wall film to further improve the hygroscopicity. Oxide film (plasma oxide film 9) by plasma CVD method without heat
It is obvious that the capping by the above can provide a wiring structure having a low inter-wiring capacity and a sufficient interlayer film strength.
【００４６】また、埋め込まれる金属として、金、銀や
銅等の低抵抗金であってもよいことも自明である。It is obvious that the metal to be embedded may be low-resistance gold such as gold, silver or copper.
【００４７】（参考例３）ここでは、溝配線と下地デバ
イスへのコンタクトホールとを自己整合的に埋め込む際
に問題となる溝深さのばらつきを低減させることを目的
とした発明について述べる。(Embodiment 3) Here, an invention aimed at reducing the variation in the groove depth which is a problem when the groove wiring and the contact hole to the underlying device are buried in a self-aligned manner will be described.
【００４８】図５は、本発明によるエッチング速度の異
なる積層間絶縁膜に埋め込み配線を形成する場合の製造
工程断面図である。FIG. 5 is a sectional view of a manufacturing process according to the present invention in the case where buried wirings are formed in inter-layer insulating films having different etching rates.
【００４９】まず、図５（ａ）に示すように、素子分離
酸化膜１０で分離された電界効果トランジスタの形成さ
れたシリコン基板１上に第１の層間絶縁膜としてシリコ
ン酸化膜２を成膜する。必要に応じてＣＭＰ法でシリコ
ン酸化膜２の表面を平坦化させた後、さらに第１の層間
絶縁膜よりもエッチング速度の速い第２の層間絶縁膜１
１を成膜する。第２の層間絶縁膜１１に低誘電体である
フッ素添加のシリコン酸化膜を用いれば、下地第１の層
間絶縁膜であるシリコン酸化膜２に対して、ＣＨＦ3 等
のフッ素系ガスによるそのドライエッチング速度は２〜
５倍程度速い。さらに、第１の層間絶縁膜２および第２
の層間絶縁膜１１よりもエッチング速度の遅い第３の層
間絶縁膜１２を成膜する。ここで、第３の層間絶縁膜１
２としてシリコン窒化膜を用いた場合、条件を選べばシ
リコン酸化膜に対して１０〜３０倍程度そのエッチング
速度を遅くできる。First, as shown in FIG. 5A, a silicon oxide film 2 is formed as a first interlayer insulating film on a silicon substrate 1 on which a field effect transistor separated by an element isolation oxide film 10 is formed. I do. After the surface of the silicon oxide film 2 is planarized by a CMP method as necessary, the second interlayer insulating film 1 having an etching rate higher than that of the first interlayer insulating film is further obtained.
1 is formed. If a fluorine-added silicon oxide film as a low dielectric substance is used for the second interlayer insulating film 11, the silicon oxide film 2 as the underlying first interlayer insulating film is dried by a fluorine-based gas such as CHF 3. The etching rate is 2
About 5 times faster. Further, the first interlayer insulating film 2 and the second
A third interlayer insulating film 12 having a lower etching rate than the interlayer insulating film 11 is formed. Here, the third interlayer insulating film 1
If a silicon nitride film is used as 2, the etching rate can be reduced by about 10 to 30 times that of the silicon oxide film if conditions are selected.
【００５０】しかる後、図５（ｂ）に示すように、フォ
トリソグラフィー工程およびドライエッチング工程でシ
リコン窒化膜１２をパターニングし、さらにフッ素添加
酸化膜１１に溝３を形成する。このフッ素入り酸化膜１
１に溝を形成する際、下地シリコン酸化膜２がエッチン
グのストッパーとなるため、溝３の深さがばらつくこと
はない。Thereafter, as shown in FIG. 5B, the silicon nitride film 12 is patterned by a photolithography step and a dry etching step, and a groove 3 is formed in the fluorine-added oxide film 11. This fluorine-containing oxide film 1
When forming a groove in the groove 1, the underlying silicon oxide film 2 serves as an etching stopper, so that the depth of the groove 3 does not vary.
【００５１】しかる後、図５（ｃ）に示すように、フォ
トリソグラフィー工程でコンタクトホールのレジストパ
ターン１３を形成し、第１の層間絶縁膜２をエッチング
する。この際、第２の層間絶縁膜１１上のシリコン窒化
膜１２がエッチング保護膜として作用するため、レジス
トパターン１３は溝３の幅よりも多少大きくてもよい。
すなわち、エッチング保護膜１２の存在により、図５
（ｄ）に示すように、第１の層間絶縁膜２に形成される
コンタクトホール１４は、自己整合的に溝３の直下に形
成される。Thereafter, as shown in FIG. 5C, a resist pattern 13 for contact holes is formed by a photolithography process, and the first interlayer insulating film 2 is etched. At this time, since the silicon nitride film 12 on the second interlayer insulating film 11 functions as an etching protection film, the resist pattern 13 may be slightly larger than the width of the groove 3.
That is, due to the presence of the etching protection film 12, FIG.
As shown in (d), the contact hole 14 formed in the first interlayer insulating film 2 is formed immediately below the groove 3 in a self-aligned manner.
【００５２】しかる後、図５（ｅ）に示すように、ＣＶ
Ｄ法それに続くＣＭＰ法によりアルミ等の金属を溝３お
よびコンタクトホール１４部に一括して埋め込む。その
後、必要であればシリコン窒化膜１２をドライエッチン
グで除去してもよい。Thereafter, as shown in FIG.
A metal such as aluminum is buried in the groove 3 and the contact hole 14 at a time by the D method and the CMP method. Thereafter, if necessary, the silicon nitride film 12 may be removed by dry etching.
【００５３】このように、デバイス上の層間絶縁膜を多
層構造とすることにより、溝配線深さが一定でかつ下地
デバイス層へのコンタクトホールが自己整合的に溝の直
下に形成されている、コンタクトホールと溝とが金属配
線材料で一括して埋め込まれている配線構造が得られ
る。As described above, by forming the interlayer insulating film on the device to have a multilayer structure, the contact hole to the underlying device layer is formed immediately below the groove in a self-aligned manner with a constant groove wiring depth. A wiring structure is obtained in which the contact holes and the grooves are buried collectively with a metal wiring material.
【００５４】第１の層間絶縁膜としては、シリコン酸化
膜の他に、シリコン窒化膜、あるいはアルミナを用いる
ことができ、また第２の層間絶縁膜としては、フッ素添
加シリコン酸化膜の他に、ボロン窒化シリコンを用いる
こともできる。さらに、溝配線が形成される第２の層間
絶縁膜に、フッ素添加シリコン酸化膜、ポリイミド、テ
フロンやパリレン等の無機材料あるいは有機材料の低誘
電体膜を用いれば、配線間容量を低減できるといった効
果もある。ここでは、図示していないが低誘電体膜の吸
湿性を回避するため、第３の層間絶縁膜であるシリコン
窒化膜１２との間に薄いシリコン酸化膜を形成しておい
てもよい。As the first interlayer insulating film, a silicon nitride film or alumina can be used in addition to the silicon oxide film. As the second interlayer insulating film, in addition to the fluorine-added silicon oxide film, Boron silicon nitride can also be used. Furthermore, if a low-dielectric film made of an inorganic or organic material such as a fluorine-doped silicon oxide film, polyimide, Teflon, or parylene is used for the second interlayer insulating film in which the trench wiring is formed, the capacitance between the wirings can be reduced. There is also an effect. Here, although not shown, a thin silicon oxide film may be formed between the low dielectric film and the silicon nitride film 12, which is the third interlayer insulating film, to avoid the hygroscopicity of the low dielectric film.
【００５５】（実施例４）ここでは、参考例１〜３に説
明した発明を統合化し、さらに多層配線形成に適用した
実施例について述べる。特に、多層配線間の縦接続抵抗
を低減化する方策を示している。以下、図６〜図９とに
示した工程断面図あるいは断面模式図を用いて、本発明
を多層配線形成に適用した場合の実施例を詳細に説明す
る。(Embodiment 4) Here, an embodiment in which the inventions described in Reference Examples 1 to 3 are integrated and applied to formation of a multilayer wiring will be described. In particular, it shows a measure for reducing the longitudinal connection resistance between multilayer wirings. Hereinafter, an embodiment in which the present invention is applied to the formation of a multilayer wiring will be described in detail with reference to the process sectional views or schematic sectional views shown in FIGS. 6 to 9.
【００５６】まず、図６（ａ）に示すように、ＭＯＳＦ
ＥＴの形成されたシリコン基板１に、第１の層間絶縁膜
としてＣＶＤ法によりシリコン酸化膜２を形成し、さら
にＣＭＰ法でその表面を平坦化する。First, as shown in FIG.
A silicon oxide film 2 is formed as a first interlayer insulating film on a silicon substrate 1 on which ET is formed by a CVD method, and its surface is flattened by a CMP method.
【００５７】次に、図６（ｂ）に示すように、第２の層
間絶縁膜としてフッ素添加のシリコン酸化膜（ＳｉＯ
Ｆ）１１を形成し、ＳｉＯＦ膜１１への水分吸着を回避
するため薄くシリコン酸化膜２３でキャッピングした
後、さらに第３の層間絶縁膜（エッチング保護膜）とし
てシリコン窒化膜１２を形成する。Next, as shown in FIG. 6B, a fluorine-added silicon oxide film (SiO 2) is used as a second interlayer insulating film.
F) 11 is formed, and after capping with a thin silicon oxide film 23 in order to avoid moisture adsorption to the SiOF film 11, a silicon nitride film 12 is further formed as a third interlayer insulating film (etching protection film).
【００５８】次に、図６（ｃ）に示すように、第１の層
間絶縁膜２をストッパーとして、第２および第３の層間
絶縁膜１１，１２に、幅Ｌ0 、間隔Ｓ0 でピッチＰ0 の
溝３を形成し、続いて図６（ｄ）に示すように、ＣＶＤ
法でシリコン酸化膜２４を形成した後、図７（ｅ）に示
すように、ＲＩＥで異方性エッチングして溝３に側壁膜
７を形成する。Next, as shown in FIG. 6C, using the first interlayer insulating film 2 as a stopper, the second and third interlayer insulating films 11 and 12 are pitched at a width L 0 and an interval S 0 . A groove 3 of P 0 is formed, and then, as shown in FIG.
After the silicon oxide film 24 is formed by the method, as shown in FIG. 7E, the sidewall film 7 is formed in the groove 3 by anisotropic etching by RIE.
【００５９】次に、図７（ｆ）に示すように、レジスト
膜１３を形成し、フォトリソグラフィーでレジスト膜に
コンタクトホールパターンを形成するが、エッチング保
護膜１２および側壁膜７の存在のため、レジスト膜１３
のコンタクトホール径は溝幅よりも大きくて構わない。
一般に、０．２５μｍ以下の微細なコンタクトホールパ
ターンをフォトリソグラフィー工程で形成することは非
常に困難とされているが、エッチング保護膜１２と配線
溝側壁膜７との組合せで、レジスト膜１３のコンタクト
ホールのパターン径を多少大きくできるように工夫がな
されている。Next, as shown in FIG. 7F, a resist film 13 is formed, and a contact hole pattern is formed in the resist film by photolithography. Resist film 13
May be larger than the groove width.
In general, it is extremely difficult to form a fine contact hole pattern of 0.25 μm or less by a photolithography process. However, the combination of the etching protection film 12 and the wiring groove side wall film 7 makes it possible to form a contact hole of the resist film 13. A device has been devised so that the hole pattern diameter can be slightly increased.
【００６０】次に、図７（ｇ）に示すように、第１の層
間絶縁膜２をエッチングし、自己整合的にコンタクトホ
ール１４を形成する。Next, as shown in FIG. 7G, the first interlayer insulating film 2 is etched to form a contact hole 14 in a self-aligned manner.
【００６１】さらに、図８（ｈ）に示すように、コリメ
ータスパッタ法でＴｉ（図示せず）を５０オングストロ
ーム程度成膜した後、ＣＶＤ法でＴｉＮ膜５とＡｌ膜４
を成膜する。Further, as shown in FIG. 8 (h), after about 50 Å of Ti (not shown) is formed by the collimator sputtering method, the TiN film 5 and the Al film 4 are formed by the CVD method.
Is formed.
【００６２】しかる後、図８（ｉ）に示すように、過酸
化水素水とアンモニア水の混合溶液に５〜１０ｗｔ％の
シリカ粒子を分散させた加工液、過酸化水素水とアミン
水溶液との混合液あるいはそれにシリカ粒子（５〜１０
ｗｔ％）を分散させた加工液を用いて、層間絶縁膜上の
Ａｌ膜／ＴｉＮ膜／Ｔｉ膜をポリッシングし、コンタク
トホールと溝部とにアルミ配線を埋め込む。Thereafter, as shown in FIG. 8 (i), a processing liquid in which 5 to 10% by weight of silica particles are dispersed in a mixed solution of aqueous hydrogen peroxide and aqueous ammonia, and an aqueous solution of aqueous hydrogen peroxide and an aqueous amine solution are used. Mixed liquid or silica particles (5-10
(wt%) is dispersed, the Al film / TiN film / Ti film on the interlayer insulating film is polished, and an aluminum wiring is buried in the contact hole and the groove.
【００６３】さらに、図８（ｊ）に示すように、１×１
０16ｃｍ-2程度のＡｓを注入して、溝埋め込みアルミ配
線層上面にＡｓ注入層６を形成する。アルミ配線の配線
幅をＬ1 、配線間隔をＳ1 、配線ピッチをＰ1 とする
と、Ｌ1 ＜Ｌ0 、Ｓ1 ＞Ｓ0 、Ｐ1 ＝Ｐ0 である。Further, as shown in FIG.
As implantation of about 0 16 cm -2 is performed to form an As implantation layer 6 on the upper surface of the trench-filled aluminum wiring layer. Assuming that the wiring width of the aluminum wiring is L 1 , the wiring interval is S 1 , and the wiring pitch is P 1 , L 1 <L 0 , S 1 > S 0 , and P 1 = P 0 .
【００６４】この一連の工程により、表面層が薄いＴｉ
Ｎ膜やイオン注入層で完全に覆われた第１層目の埋め込
みＡｌ配線１５が低誘電体膜１１に形成される訳である
が、配線溝側壁膜７の存在で配線ピッチを変化させずに
配線間隔Ｓ1 を増加させ、配線間容量をさらに低減させ
ている。なお、必要に応じてエッチング保護膜であるシ
リコン窒化膜１２をドライエッチングで除去する。By this series of steps, the surface layer is thin Ti
The embedded Al wiring 15 of the first layer completely covered with the N film and the ion implantation layer is formed in the low dielectric film 11, but the wiring pitch is not changed due to the presence of the wiring groove side wall film 7. increasing the wiring interval S 1, the further reduce the capacitance between wirings. The silicon nitride film 12, which is an etching protection film, is removed by dry etching as needed.
【００６５】図９は、図６〜図８に示した一連の工程
後、多層配線形成工程を行った場合の実施例を示す断面
模式図である。多層配線形成工程では、第１層目の埋め
込みアルミ配線１５上にシリコン酸化膜１７を形成し、
さらに低誘電体膜としてここでは低誘電体有機膜１８
（例えば、ポリイミドやパテフロンやパリレン等）とエ
ッチング保護膜としてシリコン窒化膜２５を成膜する。
シリコン窒化膜２５および有機膜１８に第２層目の配線
用の溝を形成するが、低誘電体有機膜１８のエッチング
に酸素プラズマガスを用いるため、下地シリコン酸化膜
１７がエッチングストッパーとして働き、溝の深さは容
易に一定となる。しかる後、低誘電体有機膜１８上のシ
リコン窒化膜２５をマスクとして、シリコン酸化膜１７
にスルーホール１６を形成する。この時、第１層目の埋
め込みアルミ配線１５をエッチングすることなく、下地
ＳｉＯＦ膜１１の内部に達するような深いスルーホール
１６を形成する。しかる後、ＣＶＤ工程とＣＭＰ工程と
によりＡｌ膜４／ＴｉＮ膜５／Ｔｉ膜をスルーホール１
６と溝とに一括して埋め込み、さらに第２層目の埋め込
みアルミ配線１９の表面にイオン注入層６を形成する。
さらに、必要に応じてシリコン酸化膜あるいはシリコン
窒化膜のキャップ膜２０を形成しておく。FIG. 9 is a schematic sectional view showing an embodiment in which a multilayer wiring forming step is performed after the series of steps shown in FIGS. In the multi-layer wiring forming step, a silicon oxide film 17 is formed on the first-layer buried aluminum wiring 15,
Further, here, as a low dielectric film, a low dielectric organic film 18 is used.
(For example, polyimide, Pateflon, Parylene, etc.) and a silicon nitride film 25 are formed as an etching protection film.
A second-layer wiring groove is formed in the silicon nitride film 25 and the organic film 18. Since an oxygen plasma gas is used for etching the low dielectric organic film 18, the underlying silicon oxide film 17 functions as an etching stopper, The depth of the groove is easily constant. Thereafter, using the silicon nitride film 25 on the low dielectric organic film 18 as a mask, the silicon oxide film 17
Then, a through hole 16 is formed. At this time, a deep through hole 16 reaching the inside of the underlying SiOF film 11 is formed without etching the buried aluminum wiring 15 of the first layer. After that, the Al film 4 / TiN film 5 / Ti film are formed through the through hole 1 by the CVD process and the CMP process.
6 and the groove are buried in a lump, and the ion implantation layer 6 is formed on the surface of the buried aluminum wiring 19 of the second layer.
Further, a cap film 20 of a silicon oxide film or a silicon nitride film is formed as needed.
【００６６】このように、一連の工程で多層配線構造を
形成するわけであるが、第２層目の配線用の溝には配線
側壁膜を形成していないため、第２層目の配線１９の幅
Ｌ2およびスルーホール１６の径は第１層目の配線１５
の幅Ｌ1 よりも大きくなるようにしてある。さらに、下
地ＳｉＯＦ膜１１の内部に達するような深いスルーホー
ル１６を形成することで、下層配線の上面のみならず側
面とから電気的接続を得て接続面積を増加させ、スルー
ホールを低抵抗化させている。As described above, the multilayer wiring structure is formed in a series of steps. However, since the wiring side wall film is not formed in the wiring groove for the second layer, the wiring 19 for the second layer is formed. Width L 2 and the diameter of the through hole 16
Than the width L 1 are set to be larger. Further, by forming a deep through-hole 16 reaching the inside of the underlying SiOF film 11, electrical connection is obtained not only from the upper surface but also from the side surface of the lower wiring, thereby increasing the connection area and reducing the through-hole resistance. Let me.
【００６７】なお、上述した実施例では、溝に埋め込む
金属としてアルミを用いたが、銅等の低抵抗金属であっ
ても同様な効果が得られることも自明である。さらに、
上述した実施例４では参考例１〜３に記載したすべての
発明を統合化したものであるが、必ずしもこれらすべて
の発明を用いる必要はない。実施例４のポイントは、下
層配線の幅よりも大きな径のスルーホールを下層配線中
腹部にまで達するように深く形成することで、下層配線
の上面および側面とを利用して上層配線と接続し、その
接続抵抗を低減化している点にある。In the above-described embodiment, aluminum is used as the metal to be embedded in the groove. However, it is obvious that a similar effect can be obtained by using a low-resistance metal such as copper. further,
In Embodiment 4 described above, all the inventions described in Reference Examples 1 to 3 are integrated, but it is not always necessary to use all these inventions. The point of the fourth embodiment is that a through hole having a diameter larger than the width of the lower wiring is formed deeply so as to reach the middle part of the lower wiring, so that the through hole is connected to the upper wiring using the upper surface and side surfaces of the lower wiring. In that the connection resistance is reduced.
【００６８】[0068]
【発明の効果】以上述べたように、本発明を適用するこ
とで、半導体素子を接続する金属配線の幅あるいはピッ
チの減少に伴って顕在化してくる金属配線の信頼性の低
下や配線間容量の増大あるいは多層配線間のスルーホー
ル抵抗の増大といった技術課題を解決することができ
る。その結果、半導体集積回路の加工寸法が極微細化さ
れたとしても、高信頼性，低配線間容量，多層配線間の
低接続抵抗化が可能となり、超高速，大容量の集積回路
デバイスの信頼性や歩留まりが著しく向上する。さら
に、半導体デバイスの製造コストが大幅に削減されると
いった効果もある。As described above, by applying the present invention, the reduction in the reliability of the metal wiring and the capacitance between the wirings which become apparent as the width or pitch of the metal wiring connecting the semiconductor elements decreases. Technical problems such as an increase in the number of through-holes or an increase in through-hole resistance between multilayer wirings can be solved. As a result, even if the processing dimensions of the semiconductor integrated circuit are miniaturized, high reliability, low inter-wiring capacitance, low connection resistance between multi-layer wirings can be achieved, and the reliability of ultra-high-speed, large-capacity integrated circuit devices can be improved. The properties and yield are remarkably improved. Further, there is an effect that the manufacturing cost of the semiconductor device is greatly reduced.
【図１】参考例１における薄い導電性硬質膜で表面の覆
われた金属配線の構造を示す模式図である。FIG. 1 is a schematic diagram showing a structure of a metal wiring whose surface is covered with a thin conductive hard film in Reference Example 1.
【図２】参考例１における薄い導電性硬質膜で表面の覆
われた金属配線の製造工程断面図である。FIG. 2 is a sectional view of a manufacturing process of a metal wiring whose surface is covered with a thin conductive hard film in Reference Example 1.
【図３】参考例２における側壁膜の形成された溝に金属
の埋め込まれた埋め込み配線の製造工程断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of a buried wiring in which a metal is buried in a groove in which a sidewall film is formed in Reference Example 2.
【図４】参考例２における低誘電体有機膜を側壁膜とし
て用いた場合の実施例を示す断面図である。FIG. 4 is a cross-sectional view showing an example in which a low dielectric organic film in Reference Example 2 is used as a side wall film.
【図５】参考例３におけるエッチング速度の異なる積層
層間絶縁膜に埋め込み配線を形成する場合の製造工程断
面図である。FIG. 5 is a cross-sectional view showing a manufacturing process in the case where buried wirings are formed in laminated interlayer insulating films having different etching rates in Reference Example 3.
【図６】本発明による埋め込み溝配線の工程断面図であ
る。FIG. 6 is a process sectional view of a buried trench wiring according to the present invention.
【図７】本発明による埋め込み溝配線の工程断面図であ
る。FIG. 7 is a process sectional view of a buried trench wiring according to the present invention.
【図８】本発明による埋め込み溝配線の工程断面図であ
る。FIG. 8 is a process sectional view of a buried trench wiring according to the present invention.
【図９】本発明による埋め込み溝配線を多層化した場合
の実施例である。FIG. 9 shows an embodiment in which the buried trench wiring according to the present invention is multi-layered.
【図１０】従来のアルミ配線の構造を示す断面図であ
る。FIG. 10 is a sectional view showing a structure of a conventional aluminum wiring.
【図１１】従来の自己整合コンタクトホールをもったタ
ングステン埋め込み配線の断面図である。FIG. 11 is a cross-sectional view of a conventional tungsten embedded wiring having a self-aligned contact hole.
【図１２】従来のアルミ配線に層間絶縁膜を形成した場
合の断面図である。FIG. 12 is a cross-sectional view in a case where an interlayer insulating film is formed on a conventional aluminum wiring.
【図１３】従来の多層アルミ配線間の縦接続構造を示す
模式図である。FIG. 13 is a schematic view showing a conventional vertical connection structure between multilayer aluminum wirings.
１ シリコン基板 ２，２３，２４ シリコン酸化膜 ３ 層間絶縁膜に形成された溝 ４ アルミ配線 ５ 窒化チタン薄膜層 ６ Ａｓイオン注入層 ７ 配線溝に形成された絶縁膜側壁膜 ８ 低誘電率有機膜 ９ プラズマＣＶＤ酸化膜 １０ 素子分離酸化膜 １１ 低誘電体層間絶縁膜（ＳｉＯＦ） １２，２５ エッチング保護層（Ｓｉ3 Ｎ4 ） １３ レジスト １４ コンタクトホール １５ 第１層目埋め込み配線 １６ スルーホール １７ 第１層目埋め込み配線上の層間絶縁膜（シリコン
酸化膜） １８ 第２層目配線を埋め込み低誘電体有機膜 １９ 第２層目埋め込み配線 ２０ キャップシリコン酸化膜Reference Signs List 1 silicon substrate 2, 23, 24 silicon oxide film 3 groove formed in interlayer insulating film 4 aluminum wiring 5 titanium nitride thin film layer 6 As ion implantation layer 7 insulating film side wall film formed in wiring groove 8 low dielectric constant organic film Reference Signs List 9 plasma CVD oxide film 10 device isolation oxide film 11 low dielectric interlayer insulating film (SiOF) 12, 25 etching protection layer (Si 3 N 4 ) 13 resist 14 contact hole 15 first layer embedded wiring 16 through hole 17 first Interlayer insulating film (silicon oxide film) on layer embedded wiring 18 Low dielectric organic film embedded second layer wiring 19 Second layer embedded wiring 20 Cap silicon oxide film
Claims (6)
に表面の平坦な第１の絶縁膜と第２の絶縁膜と第３の絶
縁膜とが積層され、第２の絶縁膜に側壁膜の形成された
配線溝を有し、第１の絶縁膜には前記配線溝底部領域か
ら下地デバイス層に達する側壁膜を有さない第１の孔が
形成されており、前記配線溝と第１の孔に第１の配線金
属が埋め込まれ、さらに第３の絶縁膜を貫き第２の絶縁
膜内部に達しかつ第１の金属の幅よりも大きい第２の孔
に第２の配線金属が埋め込まれ、かかる第１の配線金属
の上面と側面とで第２の配線金属が接続されていること
を特徴とする配線構造。A first insulating film, a second insulating film, and a third insulating film having a flat surface are laminated on an underlying device layer formed on a semiconductor substrate, and a side wall film is formed on the second insulating film. A first hole having no sidewall film extending from the bottom region of the wiring groove to the underlying device layer is formed in the first insulating film. The first wiring metal is buried in the hole, and the second wiring metal is buried in the second hole which penetrates the third insulating film and reaches the inside of the second insulating film and is larger than the width of the first metal. And a second wiring metal connected to an upper surface and a side surface of the first wiring metal.
この配線溝が前記第２の孔と電気的に導通されているこ
とを特徴とする請求項１記載の配線構造。2. The wiring structure according to claim 1, wherein a wiring groove is provided on said third insulating film, and said wiring groove is electrically connected to said second hole.
酸化膜を主成分とする無機絶縁膜であり、前記第２の絶
縁膜が少なくとも前記第１の絶縁膜よりも誘電率の小さ
い有機膜であることを特徴とする請求項１に記載の配線
構造。3. The first insulating film is an inorganic insulating film containing a planarized silicon oxide film as a main component, and the second insulating film has a dielectric constant smaller than at least the first insulating film. The wiring structure according to claim 1, wherein the wiring structure is an organic film.
含有しない無機絶縁膜であり、前記第２の絶縁膜がフッ
素が添加された絶縁膜であることを特徴とする請求項１
に記載の配線構造。4. The method according to claim 1, wherein said first insulating film is a flattened inorganic insulating film containing no fluorine, and said second insulating film is an insulating film to which fluorine is added.
The wiring structure described in 1.
つ前記第２の絶縁膜が水分吸着を防止するためのキャッ
プ層を有していることを特徴とする請求項４のに記載の
配線構造。5. The method according to claim 4, wherein said second insulating film is made of SiOF, and said second insulating film has a cap layer for preventing moisture adsorption. Wiring structure.
ことを特徴とする請求項５記載の配線構造。6. The wiring structure according to claim 5, wherein said cap layer is made of a silicon oxide film.
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| JP13161698A JP2839029B2 (en) | 1998-05-14 | 1998-05-14 | Wiring structure of semiconductor integrated circuit |
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|---|---|---|---|---|
| KR20010091913A (en) * | 2000-03-16 | 2001-10-23 | 포만 제프리 엘 | Shielded interconnect for an integr ated circuit device |
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