JPH10283781A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH10283781A JPH10283781A JP8521697A JP8521697A JPH10283781A JP H10283781 A JPH10283781 A JP H10283781A JP 8521697 A JP8521697 A JP 8521697A JP 8521697 A JP8521697 A JP 8521697A JP H10283781 A JPH10283781 A JP H10283781A
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- data
- write
- memory cell
- timing
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Abstract
(57)【要約】
【課題】 1マシンサイクル内で書き込みワード線の活
性化タイミングと読み出しワード線の活性化タイミング
を制御するタイミング制御回路を用いて、書き込み中の
データによる余分な読み出し動作を抑制することによ
り、データの同一性が高く高速なマルチポートメモリシ
ステムを実現する。 【解決手段】 1マシンサイクル内でのメモリセルへの
書き込みタイミングと読み出しタイミングを制御するタ
イミング制御回路111を設けることにより、メモリセ
ル101への書き込みが終わるタイミングで読み出し系
のワード線を活性化し、不要なビット線の電位変化を抑
制することにより書き込みデータと読み出しデータの同
一性を保証し、アクセスの高速化を実現する。
性化タイミングと読み出しワード線の活性化タイミング
を制御するタイミング制御回路を用いて、書き込み中の
データによる余分な読み出し動作を抑制することによ
り、データの同一性が高く高速なマルチポートメモリシ
ステムを実現する。 【解決手段】 1マシンサイクル内でのメモリセルへの
書き込みタイミングと読み出しタイミングを制御するタ
イミング制御回路111を設けることにより、メモリセ
ル101への書き込みが終わるタイミングで読み出し系
のワード線を活性化し、不要なビット線の電位変化を抑
制することにより書き込みデータと読み出しデータの同
一性を保証し、アクセスの高速化を実現する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にマルチポート・スタティック・ランダム・アクセス
・メモリに関するものである。
特にマルチポート・スタティック・ランダム・アクセス
・メモリに関するものである。
【0002】
【従来の技術】図7は特開昭62−175992号公報
の実施例を示す概略構成図である。一般に、上記のよう
なマルチポートメモリ(この例では2つのポートを有す
るデュアルポートメモリについて説明する)は、各メモ
リセルに複数のビット線対およびワード線(この例の場
合は2つ)を有するメモリセルで構成されている。この
ようなマルチポートメモリにおいて、2対のビット線お
よびワード線にそれぞれ接続された2つのポートから同
一アドレスのメモリセルへ同時にアクセスすることをア
クセス競合という。このようなアクセス競合が生じた場
合のデータ安定性を実現することは、例えば特開昭62
ー175992号公報に記載されている。この例では、
Aポートからの書き込み要求とBポートからの読み出し
要求が同時に発生するようなアクセス競合が生じた場
合、Aポートからの書き込み動作完了後、Bポートから
読み出しデータが出力されるようにBポート側の出力部
を制御する。
の実施例を示す概略構成図である。一般に、上記のよう
なマルチポートメモリ(この例では2つのポートを有す
るデュアルポートメモリについて説明する)は、各メモ
リセルに複数のビット線対およびワード線(この例の場
合は2つ)を有するメモリセルで構成されている。この
ようなマルチポートメモリにおいて、2対のビット線お
よびワード線にそれぞれ接続された2つのポートから同
一アドレスのメモリセルへ同時にアクセスすることをア
クセス競合という。このようなアクセス競合が生じた場
合のデータ安定性を実現することは、例えば特開昭62
ー175992号公報に記載されている。この例では、
Aポートからの書き込み要求とBポートからの読み出し
要求が同時に発生するようなアクセス競合が生じた場
合、Aポートからの書き込み動作完了後、Bポートから
読み出しデータが出力されるようにBポート側の出力部
を制御する。
【0003】
【発明が解決しようとする課題】上記のような構成にお
いては、同一アドレスのメモリセルに2つのポートから
アクセスが要求された場合、ポートへの書き込み信号が
ネゲートされたことをトリガーとして出力部のラッチの
制御信号とし、メモリセル内への書き込み過程での不安
定なデータが外部へ出力されることを防いでいる。この
ため、読み出しの対象となるビット線については、書き
換えられる前のメモリセル内に格納されていたデータに
よっていったんビット線電位の変化が生じた後、改めて
書き換えられたデータによるビット線電位の変更が実施
される。したがって、メモリセル内のデータが更新され
る場合、書き込みの前後で余分なビット線の電位変化が
発生し、アクセス競合が生じない場合に比べ読み出し時
間が余分にかかることになる。
いては、同一アドレスのメモリセルに2つのポートから
アクセスが要求された場合、ポートへの書き込み信号が
ネゲートされたことをトリガーとして出力部のラッチの
制御信号とし、メモリセル内への書き込み過程での不安
定なデータが外部へ出力されることを防いでいる。この
ため、読み出しの対象となるビット線については、書き
換えられる前のメモリセル内に格納されていたデータに
よっていったんビット線電位の変化が生じた後、改めて
書き換えられたデータによるビット線電位の変更が実施
される。したがって、メモリセル内のデータが更新され
る場合、書き込みの前後で余分なビット線の電位変化が
発生し、アクセス競合が生じない場合に比べ読み出し時
間が余分にかかることになる。
【0004】すなわち、同一メモリセルへの書き込み要
求と読み出し要求が競合した場合には、書き込み回路に
よって書き換え中のメモリセル内のデータが、いったん
読み出し用ビット線を駆動し、ビット線に読み出された
データが書き換えられるデータと異なった場合には、読
み出し用ビット線上のデータを再度読み出し直す必要が
生じる。負荷の重いビット線の電位変化を逆方向に修正
する必要があるため、通常の読み出しタイミングに比べ
ると、読み出しが遅くなってしまう。また、場合によっ
ては、書き込み途中のデータが外部へ出力される可能性
も発生する。
求と読み出し要求が競合した場合には、書き込み回路に
よって書き換え中のメモリセル内のデータが、いったん
読み出し用ビット線を駆動し、ビット線に読み出された
データが書き換えられるデータと異なった場合には、読
み出し用ビット線上のデータを再度読み出し直す必要が
生じる。負荷の重いビット線の電位変化を逆方向に修正
する必要があるため、通常の読み出しタイミングに比べ
ると、読み出しが遅くなってしまう。また、場合によっ
ては、書き込み途中のデータが外部へ出力される可能性
も発生する。
【0005】また、ビット線の電位変化を増幅し外部へ
出力するセンスアンプ回路を用いるようなメモリシステ
ムにおいては、過渡的な状態で増幅が生じる誤動作を回
避するためにセンスアンプの活性化タイミングをアクセ
ス競合が生じる場合のタイミングに併せて設計する必要
があるため、アクセス競合が生じない場合でも出力のタ
イミングを早めることができない。
出力するセンスアンプ回路を用いるようなメモリシステ
ムにおいては、過渡的な状態で増幅が生じる誤動作を回
避するためにセンスアンプの活性化タイミングをアクセ
ス競合が生じる場合のタイミングに併せて設計する必要
があるため、アクセス競合が生じない場合でも出力のタ
イミングを早めることができない。
【0006】本発明の目的は、アクセス競合が生じた場
合の読み出し時間を短くすることができ、したがってア
クセス競合が生じない場合の出力のタイミングも早める
ことができるマルチポートメモリを提供することであ
る。本発明の他の目的は、書き込み途中のデータが外部
へ出力されるのを防止し、書き込みデータと読み出しデ
ータの同一性を保証することができるマルチポートメモ
リを提供することである。
合の読み出し時間を短くすることができ、したがってア
クセス競合が生じない場合の出力のタイミングも早める
ことができるマルチポートメモリを提供することであ
る。本発明の他の目的は、書き込み途中のデータが外部
へ出力されるのを防止し、書き込みデータと読み出しデ
ータの同一性を保証することができるマルチポートメモ
リを提供することである。
【0007】
【課題を解決するための手段】本発明の請求項1記載の
マルチポートメモリは、データ信号、アドレス信号およ
び制御信号を独立に入力可能な複数のポートと、複数の
ポートに対応する独立した複数の入出力回路と、複数の
ポートから読み書きされるメモリと、書き込み要求と読
み出し要求の同時発生時にメモリセルへのデータの書き
込み完了後にメモリセルからのデータの読み出し動作と
が行われるように1マシンサイクル内で書き込みタイミ
ング信号と読み出しタイミング信号とをずらせて発生す
るタイミング制御回路と備えている。
マルチポートメモリは、データ信号、アドレス信号およ
び制御信号を独立に入力可能な複数のポートと、複数の
ポートに対応する独立した複数の入出力回路と、複数の
ポートから読み書きされるメモリと、書き込み要求と読
み出し要求の同時発生時にメモリセルへのデータの書き
込み完了後にメモリセルからのデータの読み出し動作と
が行われるように1マシンサイクル内で書き込みタイミ
ング信号と読み出しタイミング信号とをずらせて発生す
るタイミング制御回路と備えている。
【0008】この構成によると、1マシンサイクル内で
のメモリセルへの書き込みタイミングとメモリセルから
の読み出しタイミングを制御するタイミング制御回路を
設けたことにより、メモリセルへの書き込みが終わるタ
イミングで読み出しを行うポートに対応したワード線を
活性化することができ、その結果、不要なビットライン
の電位変化を抑制することができ、書き込みデータと読
み出しデータの同一性を保証しつつ、メモリアクセスの
高速化を実現することができる。
のメモリセルへの書き込みタイミングとメモリセルから
の読み出しタイミングを制御するタイミング制御回路を
設けたことにより、メモリセルへの書き込みが終わるタ
イミングで読み出しを行うポートに対応したワード線を
活性化することができ、その結果、不要なビットライン
の電位変化を抑制することができ、書き込みデータと読
み出しデータの同一性を保証しつつ、メモリアクセスの
高速化を実現することができる。
【0009】本発明の請求項2記載のマルチポートメモ
リは、請求項1記載のマルチポートメモリにおいて、タ
イミング制御回路がメモリセルへのデータの書き込み要
求とメモリセルからのデータの読み出し要求の同時発生
時に書き込みタイミング信号を発生する基準タイミング
発生回路と、書き込みタイミング信号を入力としてデー
タを格納するメモリセルへのデータの書き込み完了を判
定する書き込み判定回路とからなり、書き込み判定回路
は、メモリセルと同等の構成を有するダミーメモリセル
と、書き込みタイミング信号に応答してダミーメモリセ
ルの記憶内容を反転させるための書き込みデータを発生
してダミーメモリセルに与える書き込みデータ発生回路
と、ダミーメモリセルに書き込むべきデータとダミーメ
モリセルに書き込まれたデータの一致を検出するデータ
一致検出回路と、データ一致検出回路の出力に基づいて
ダミーメモリセルのデータの書き込み完了を検出する書
き込み検出回路とからなり、書き込み検出回路の出力を
読み出しタイミング信号としている。
リは、請求項1記載のマルチポートメモリにおいて、タ
イミング制御回路がメモリセルへのデータの書き込み要
求とメモリセルからのデータの読み出し要求の同時発生
時に書き込みタイミング信号を発生する基準タイミング
発生回路と、書き込みタイミング信号を入力としてデー
タを格納するメモリセルへのデータの書き込み完了を判
定する書き込み判定回路とからなり、書き込み判定回路
は、メモリセルと同等の構成を有するダミーメモリセル
と、書き込みタイミング信号に応答してダミーメモリセ
ルの記憶内容を反転させるための書き込みデータを発生
してダミーメモリセルに与える書き込みデータ発生回路
と、ダミーメモリセルに書き込むべきデータとダミーメ
モリセルに書き込まれたデータの一致を検出するデータ
一致検出回路と、データ一致検出回路の出力に基づいて
ダミーメモリセルのデータの書き込み完了を検出する書
き込み検出回路とからなり、書き込み検出回路の出力を
読み出しタイミング信号としている。
【0010】この構成によると、タイミング制御回路を
ダミーメモリセル内のデータが書き変えられたことを判
定する書き込み判定回路と基準タイミング発生回路とで
構成したことによりメモリセルのデータの書き換えの完
了を正確に検出することができ、1マシンサイクル内で
のメモリセルへの書き込みタイミングとメモリセルから
の読み出しタイミングを正確に制御することが容易にな
る。
ダミーメモリセル内のデータが書き変えられたことを判
定する書き込み判定回路と基準タイミング発生回路とで
構成したことによりメモリセルのデータの書き換えの完
了を正確に検出することができ、1マシンサイクル内で
のメモリセルへの書き込みタイミングとメモリセルから
の読み出しタイミングを正確に制御することが容易にな
る。
【0011】以上に説明したように、本発明は上記した
構成によって、1サイクル中に同一のメモリセルに対し
て同時に読み出しと書き込みが要求された場合でも、メ
モリセル内への書き込みが完了しメモリセル内のデータ
が確定した後で読み出し動作が実施されるために、どの
メモリ領域に対してアクセス要求があった場合(つま
り、アクセス競合が生じる場合)でも同一タイミングで
データを読み出すことが可能なため、マルチポートメモ
リのメモリサイクルタイムの短縮が図れる。
構成によって、1サイクル中に同一のメモリセルに対し
て同時に読み出しと書き込みが要求された場合でも、メ
モリセル内への書き込みが完了しメモリセル内のデータ
が確定した後で読み出し動作が実施されるために、どの
メモリ領域に対してアクセス要求があった場合(つま
り、アクセス競合が生じる場合)でも同一タイミングで
データを読み出すことが可能なため、マルチポートメモ
リのメモリサイクルタイムの短縮が図れる。
【0012】ここで、どのメモリ領域に対してアクセス
要求があった場合でも同一タイミングでデータを読み出
すことが可能である理由について説明する。アクセス競
合が発生すると、通常、メモリは高速動作を妨げられ
る。それは、同一アドレスのメモリセルに2つのポート
からアクセスが要求された場合、ポートへの書き込み信
号がネゲートされたことをトリガとして出力部のラッチ
の制御信号とし、メモリセル内への書き込み過程での不
安定なデータが外部へ出力されることを防いでいる。こ
のため、読み出しの対象となるビット線については、い
ったん書き換えられる前のメモリセル内に格納されてい
たデータによってビット線電位の変化が生じた後、改め
て書き換えられたデータによるビット線電位の変更が実
施される。したがって、書き込みの前後でメモリセル内
のデータが更新される場合、余分なビット線の電位変化
が発生し、アクセス競合が生じない場合に比べ、読み出
し時間が余分にかかることになる。特に、ビット線の電
位変化を増幅して外部へ出力するセンスアンプ回路を用
いるようなメモリシステムにおいては、過渡的な状態で
増幅が生じる誤動作を回避するために、センスアンプ回
路の活性化タイミングをアクセス競合が生じる場合のタ
イミングに併せて設計する必要があるため、アクセス競
合が生じない場合でも出力のタイミングを早めることが
できない。また、書き込みデータの確定をメモリセルア
レイからの出力データを用いて行う場合には、負荷の重
いビット線上でのデータ確定を判断基準とする必要があ
るため、制御自体が遅くなってしまう。
要求があった場合でも同一タイミングでデータを読み出
すことが可能である理由について説明する。アクセス競
合が発生すると、通常、メモリは高速動作を妨げられ
る。それは、同一アドレスのメモリセルに2つのポート
からアクセスが要求された場合、ポートへの書き込み信
号がネゲートされたことをトリガとして出力部のラッチ
の制御信号とし、メモリセル内への書き込み過程での不
安定なデータが外部へ出力されることを防いでいる。こ
のため、読み出しの対象となるビット線については、い
ったん書き換えられる前のメモリセル内に格納されてい
たデータによってビット線電位の変化が生じた後、改め
て書き換えられたデータによるビット線電位の変更が実
施される。したがって、書き込みの前後でメモリセル内
のデータが更新される場合、余分なビット線の電位変化
が発生し、アクセス競合が生じない場合に比べ、読み出
し時間が余分にかかることになる。特に、ビット線の電
位変化を増幅して外部へ出力するセンスアンプ回路を用
いるようなメモリシステムにおいては、過渡的な状態で
増幅が生じる誤動作を回避するために、センスアンプ回
路の活性化タイミングをアクセス競合が生じる場合のタ
イミングに併せて設計する必要があるため、アクセス競
合が生じない場合でも出力のタイミングを早めることが
できない。また、書き込みデータの確定をメモリセルア
レイからの出力データを用いて行う場合には、負荷の重
いビット線上でのデータ確定を判断基準とする必要があ
るため、制御自体が遅くなってしまう。
【0013】それに対し、メモリセル内のデータが確定
した後、読み出し動作を開始する場合には、ビット線を
介さずにタイミングの制御を行うため、制御を高速に行
うことが可能である。また、リード側のワード線に関し
ては、書き込み検出後に活性化される構成となるので、
書き込み動作中にビット線がメモリセル内の残存データ
により最終のデータと逆方向に駆動され、余分なビット
線の電位変化が発生するということがなくなるので、こ
れによる高速化の効果も有する。
した後、読み出し動作を開始する場合には、ビット線を
介さずにタイミングの制御を行うため、制御を高速に行
うことが可能である。また、リード側のワード線に関し
ては、書き込み検出後に活性化される構成となるので、
書き込み動作中にビット線がメモリセル内の残存データ
により最終のデータと逆方向に駆動され、余分なビット
線の電位変化が発生するということがなくなるので、こ
れによる高速化の効果も有する。
【0014】
【発明の実施の形態】以下、本発明の実施の形態のマル
チポートメモリについて、図面を参照しながら説明す
る。 〔第1の実施の形態:請求項1に対応する〕図1は本発
明の第1の実施の形態におけるマルチポートメモリの概
略構成図であり、図2はマルチポートメモリのメモリセ
ルの構成を示したものである。説明を簡単にするため
に、この実施の形態においては、2つの独立したポート
(Aポート、Bポート)を持つデュアルポートメモリを
用いて説明を進める。
チポートメモリについて、図面を参照しながら説明す
る。 〔第1の実施の形態:請求項1に対応する〕図1は本発
明の第1の実施の形態におけるマルチポートメモリの概
略構成図であり、図2はマルチポートメモリのメモリセ
ルの構成を示したものである。説明を簡単にするため
に、この実施の形態においては、2つの独立したポート
(Aポート、Bポート)を持つデュアルポートメモリを
用いて説明を進める。
【0015】図1および図2において、101はデータ
を格納する多数のメモリセル100で構成されるメモリ
セルアレイである。メモリセル100はデータを記憶す
るフリップフロップ構成のインバータ100A,100
Bと独立した2つのポートに対応するNチャネルトラン
ジスタで構成される入出力ゲート100C〜100Fか
らなり、データを出力するビット線対BLa,XBLa
およびビット線対BLb,XBLb、メモリセル100
に対するデータの入出力を制御するワード線WLaおよ
びワード線WLbに接続されている。
を格納する多数のメモリセル100で構成されるメモリ
セルアレイである。メモリセル100はデータを記憶す
るフリップフロップ構成のインバータ100A,100
Bと独立した2つのポートに対応するNチャネルトラン
ジスタで構成される入出力ゲート100C〜100Fか
らなり、データを出力するビット線対BLa,XBLa
およびビット線対BLb,XBLb、メモリセル100
に対するデータの入出力を制御するワード線WLaおよ
びワード線WLbに接続されている。
【0016】102a,102bはアドレスを格納する
アドレスレジスタであり、103a,103bは行アド
レス情報を解読する行デコーダである。行デコーダ10
3a,103bの出力端子にはワード線の活性化タイミ
ングを制御するワード線制御回路104a,104bが
接続されている。それぞれのビット線対BLa,XBL
aおよびビット線対BLb,XBLbは該当する列アド
レス情報に対応するビット線を選択する列選択回路10
6a,106bに入力されている。列選択回路106
a,106bの出力部には、読み出し時にはビット線上
に読み出されたデータdataa,databを増幅し
外部へ出力を行い、書き込み時には選択されたメモリセ
ル100内へデータdataa,databを書き込む
入出力回路107a,107bが接続されている。
アドレスレジスタであり、103a,103bは行アド
レス情報を解読する行デコーダである。行デコーダ10
3a,103bの出力端子にはワード線の活性化タイミ
ングを制御するワード線制御回路104a,104bが
接続されている。それぞれのビット線対BLa,XBL
aおよびビット線対BLb,XBLbは該当する列アド
レス情報に対応するビット線を選択する列選択回路10
6a,106bに入力されている。列選択回路106
a,106bの出力部には、読み出し時にはビット線上
に読み出されたデータdataa,databを増幅し
外部へ出力を行い、書き込み時には選択されたメモリセ
ル100内へデータdataa,databを書き込む
入出力回路107a,107bが接続されている。
【0017】111は、ワード線制御回路回路104
a,104b、入出力回路107a,107b、ビット
線を所定の電位に設定するプリチャージ回路105a,
105bを制御するタイミング制御回路であり、書き込
み要求WEおよび読み出し要求REをそれぞれ入力とし
て書き込みタイミング信号WTSおよび読み出しタイミ
ング信号RTSを発生する。109は、Aポートに対す
るアドレス信号ADDRaとBポートに対するアドレス
信号ADDRbとが一致したことを検出して強豪検出信
号を発生するアドレス競合検出回路である。
a,104b、入出力回路107a,107b、ビット
線を所定の電位に設定するプリチャージ回路105a,
105bを制御するタイミング制御回路であり、書き込
み要求WEおよび読み出し要求REをそれぞれ入力とし
て書き込みタイミング信号WTSおよび読み出しタイミ
ング信号RTSを発生する。109は、Aポートに対す
るアドレス信号ADDRaとBポートに対するアドレス
信号ADDRbとが一致したことを検出して強豪検出信
号を発生するアドレス競合検出回路である。
【0018】また、110はアドレス競合検出回路10
9の競合検出信号と各々のポートに対する読み出し要求
信号RREa,RREb、書き込み要求信号WREa,
WREbとタイミング制御回路111で発生した書き込
みタイミング信号WTSおよび読み出しタイミング信号
RTSを入力として書き込みイネーブル信号WEEa,
WEEbおよび読み出しイネーブル信号REEa,RE
Ebを発生する制御信号生成回路である。
9の競合検出信号と各々のポートに対する読み出し要求
信号RREa,RREb、書き込み要求信号WREa,
WREbとタイミング制御回路111で発生した書き込
みタイミング信号WTSおよび読み出しタイミング信号
RTSを入力として書き込みイネーブル信号WEEa,
WEEbおよび読み出しイネーブル信号REEa,RE
Ebを発生する制御信号生成回路である。
【0019】以上のように構成されたマルチポートメモ
リについて、以下図1および図2と図3を用いてその動
作を説明する。ここで、図3はマルチポートメモリの概
略の動作タイミングを示したタイミング図である。この
実施の形態においては、3サイクル期間中にアクセス競
合が生じるサイクルと、生じないサイクルが入っている
ような場合を例にとり説明する。このマルチポートメモ
リでは、独立した2つのポートであるAポートおよびB
ポートに対して各々別系統のアドレス信号ADDRa,
ADDRbおよび読み出し要求信号RREa,RRE
b、書き込み要求信号WREa,WREbが入力され
る。また、このマルチポートメモリにおいてはアクセス
要求がきていない初期状態においては、各ビット線はプ
リチャージ回路105a,105bによりプリチャージ
されている。
リについて、以下図1および図2と図3を用いてその動
作を説明する。ここで、図3はマルチポートメモリの概
略の動作タイミングを示したタイミング図である。この
実施の形態においては、3サイクル期間中にアクセス競
合が生じるサイクルと、生じないサイクルが入っている
ような場合を例にとり説明する。このマルチポートメモ
リでは、独立した2つのポートであるAポートおよびB
ポートに対して各々別系統のアドレス信号ADDRa,
ADDRbおよび読み出し要求信号RREa,RRE
b、書き込み要求信号WREa,WREbが入力され
る。また、このマルチポートメモリにおいてはアクセス
要求がきていない初期状態においては、各ビット線はプ
リチャージ回路105a,105bによりプリチャージ
されている。
【0020】時刻T0においてAポートに対して書き込
み要求WREaが、Bポートに対して読み出し要求信号
RREbが発生し、かつアクセス競合が発生する場合に
ついて、アクセスの開始アドレスがアドレスAnを示し
ていたとして説明する。時刻T0においてメモリ領域に
対する読み出し要求信号RREbおよび書き込み要求信
号WREaが発行され、同時にAポートおよびBポート
にそれぞれアドレスAnが入力される。アドレス競合検
出回路109によりアドレスの比較が実施され、アクセ
ス競合が生じていることが検出され、この検出結果が制
御信号発生回路110に入力される。このときアクセス
要求はAポートに対しては書き込み、Bポートに対して
は読み出しが要求されており、同一アドレスへの書き込
み要求ではないことが検出される。
み要求WREaが、Bポートに対して読み出し要求信号
RREbが発生し、かつアクセス競合が発生する場合に
ついて、アクセスの開始アドレスがアドレスAnを示し
ていたとして説明する。時刻T0においてメモリ領域に
対する読み出し要求信号RREbおよび書き込み要求信
号WREaが発行され、同時にAポートおよびBポート
にそれぞれアドレスAnが入力される。アドレス競合検
出回路109によりアドレスの比較が実施され、アクセ
ス競合が生じていることが検出され、この検出結果が制
御信号発生回路110に入力される。このときアクセス
要求はAポートに対しては書き込み、Bポートに対して
は読み出しが要求されており、同一アドレスへの書き込
み要求ではないことが検出される。
【0021】同時にこのマルチポートメモリに対してア
クセス要求があったことがタイミング制御回路111に
発行され、タイミング制御回路111からは読み出しタ
イミング信号RTSおよび書き込みタイミング信号WT
Sが制御信号発生回路110へ出力される。書き込みタ
イミング信号WTSは書き込み要求信号WREaがアサ
ートされたことを検出した後、行アドレスに関するデコ
ードが完了するだけの時間経過する時刻T1で発生する
ように設計されている。
クセス要求があったことがタイミング制御回路111に
発行され、タイミング制御回路111からは読み出しタ
イミング信号RTSおよび書き込みタイミング信号WT
Sが制御信号発生回路110へ出力される。書き込みタ
イミング信号WTSは書き込み要求信号WREaがアサ
ートされたことを検出した後、行アドレスに関するデコ
ードが完了するだけの時間経過する時刻T1で発生する
ように設計されている。
【0022】書き込みタイミング信号WTSがアサート
されると、制御信号発生回路110から書き込みイネー
ブル信号WEEaがAポート側のワード線制御回路10
4aと入出力回路107aに出力される。この結果、列
選択回路106aにより選択されたビット線BLa,X
BLaに対して入出力回路107aにより書き込みデー
タが出力され、同時にAポートに対応するワード線WL
aが活性化され、メモリセルに対するデータの書き込み
が実施される。
されると、制御信号発生回路110から書き込みイネー
ブル信号WEEaがAポート側のワード線制御回路10
4aと入出力回路107aに出力される。この結果、列
選択回路106aにより選択されたビット線BLa,X
BLaに対して入出力回路107aにより書き込みデー
タが出力され、同時にAポートに対応するワード線WL
aが活性化され、メモリセルに対するデータの書き込み
が実施される。
【0023】メモリセル内へのデータの書き込みが終了
するタイミングT2で、タイミング制御回路111から
読み出しタイミング信号RTSが出力される。これによ
り、制御信号発生回路110からBポート側のワード線
制御回路104bと入出力回路107bとに読み出しイ
ネーブル信号REEbが発行され、同時にワード線WL
bが活性化され、メモリセルからのデータの読み出しが
開始される。この時点でAポート側のビット線BLa,
XBLaからの書き込みは終了しているので、書き込み
の前後でメモリセル内のデータが変更になる場合でも、
Bポート側のビット線BLb,XBLbにおいてはメモ
リセル内の過渡的な状態での余分な電位変化が発生しな
い。すなわち、読み出しビット線上に誤読み出しの原因
となりうるメモリセル内のデータと逆相の電位変化が発
生しない。したがって、読み出し動作に対して余分なタ
イミングマージンを必要としない。特に、入出力回路1
07a,107bにビット線の電位変化を増幅するセン
スアンプ回路を使うメモリシステムにおいては、この逆
相の電位変化は外部出力に対し不可逆なデータ出力を発
生してしまう可能性を持ち、大きなタイミングマージン
を必要とするため、この実施の形態による高速化の効果
が大きい。
するタイミングT2で、タイミング制御回路111から
読み出しタイミング信号RTSが出力される。これによ
り、制御信号発生回路110からBポート側のワード線
制御回路104bと入出力回路107bとに読み出しイ
ネーブル信号REEbが発行され、同時にワード線WL
bが活性化され、メモリセルからのデータの読み出しが
開始される。この時点でAポート側のビット線BLa,
XBLaからの書き込みは終了しているので、書き込み
の前後でメモリセル内のデータが変更になる場合でも、
Bポート側のビット線BLb,XBLbにおいてはメモ
リセル内の過渡的な状態での余分な電位変化が発生しな
い。すなわち、読み出しビット線上に誤読み出しの原因
となりうるメモリセル内のデータと逆相の電位変化が発
生しない。したがって、読み出し動作に対して余分なタ
イミングマージンを必要としない。特に、入出力回路1
07a,107bにビット線の電位変化を増幅するセン
スアンプ回路を使うメモリシステムにおいては、この逆
相の電位変化は外部出力に対し不可逆なデータ出力を発
生してしまう可能性を持ち、大きなタイミングマージン
を必要とするため、この実施の形態による高速化の効果
が大きい。
【0024】なお、上記のメモリセル内へのデータの書
き込みが終了するタイミングT2は、例えばタイマによ
って設定している。つまり、書き込みが終了すると予測
される時間に応じてタイマ等でタイミング設定を行って
いる。また、アドレス競合検出回路109によりアドレ
スの比較が実施され、同一アドレスへの書き込み要求で
が検出された場合には、システムのプロトコルによりデ
ータのコヒーレンシーを保護するように、どちらかのポ
ートからの書き込みを優先的に行うなどの処理が実行さ
れる。
き込みが終了するタイミングT2は、例えばタイマによ
って設定している。つまり、書き込みが終了すると予測
される時間に応じてタイマ等でタイミング設定を行って
いる。また、アドレス競合検出回路109によりアドレ
スの比較が実施され、同一アドレスへの書き込み要求で
が検出された場合には、システムのプロトコルによりデ
ータのコヒーレンシーを保護するように、どちらかのポ
ートからの書き込みを優先的に行うなどの処理が実行さ
れる。
【0025】時刻T4で読み出し要求のみが発行された
場合には、上記と同様にタイミング制御回路101から
読み出しタイミング信号RTSのみが制御信号発生回路
110に出力され、制御信号発生回路110から読み出
しイネーブル信号REEbがBポートに発行され、メモ
リセルからの読み出しのみが行われる。同様に時刻T5
で書き込み要求のみが要求された場合には、タイミング
制御回路111から書き込みタイミング信号WTSのみ
が制御信号発生回路110に出力され、制御信号発生回
路110から書き込みイネーブル信号WEEaがAポー
トに発行されメモリセルからの書き込みが行われる。
場合には、上記と同様にタイミング制御回路101から
読み出しタイミング信号RTSのみが制御信号発生回路
110に出力され、制御信号発生回路110から読み出
しイネーブル信号REEbがBポートに発行され、メモ
リセルからの読み出しのみが行われる。同様に時刻T5
で書き込み要求のみが要求された場合には、タイミング
制御回路111から書き込みタイミング信号WTSのみ
が制御信号発生回路110に出力され、制御信号発生回
路110から書き込みイネーブル信号WEEaがAポー
トに発行されメモリセルからの書き込みが行われる。
【0026】以上のように、この実施の形態によれば、
タイミング制御回路111によりメモリセルへの書き込
みが終了する時刻と同期して読み出しタイミング信号R
TSを制御信号発生回路110に出力し、読み出しイネ
ーブル信号REEbを発行し、この読み出しイネーブル
信号REEbに従い読み出しアドレスに相当するワード
線を活性化することによって、読み出し動作を開始する
ため、アクセス競合が生じた場合でもビット線上には余
分な電位変化は生じない。したがって、余分な消費電流
を削減できると同時に、過渡的なビット線電位変化に起
因する誤読み出しを回避することが可能となる。これに
より、誤読み出し回避のための余分なタイミングマージ
ンを削除できるため、高速なマルチポートメモリを実現
できる。
タイミング制御回路111によりメモリセルへの書き込
みが終了する時刻と同期して読み出しタイミング信号R
TSを制御信号発生回路110に出力し、読み出しイネ
ーブル信号REEbを発行し、この読み出しイネーブル
信号REEbに従い読み出しアドレスに相当するワード
線を活性化することによって、読み出し動作を開始する
ため、アクセス競合が生じた場合でもビット線上には余
分な電位変化は生じない。したがって、余分な消費電流
を削減できると同時に、過渡的なビット線電位変化に起
因する誤読み出しを回避することが可能となる。これに
より、誤読み出し回避のための余分なタイミングマージ
ンを削除できるため、高速なマルチポートメモリを実現
できる。
【0027】〔第2の実施の形態:請求項2に対応す
る〕本発明の第2の実施の形態のマルチポートメモリに
ついて、図面を参照しながら説明する。メモリ全体の基
本的な構成は、図1のマルチポートメモリと共通であ
り、タイミング制御回路111を基準タイミング発生回
路と書き込み判定回路とで構成したものである。図4に
書き込み判定回路の概略ブロック図を示し、図5に基準
タイミング発生回路と図4の書き込み判定回路とで構成
されるタイミング制御回路の概略ブロック図を示す。図
6はタイミング制御回路の動作を示すタイミングチャー
トである。なお、図中同一の符号の部分は同一のものを
示している。
る〕本発明の第2の実施の形態のマルチポートメモリに
ついて、図面を参照しながら説明する。メモリ全体の基
本的な構成は、図1のマルチポートメモリと共通であ
り、タイミング制御回路111を基準タイミング発生回
路と書き込み判定回路とで構成したものである。図4に
書き込み判定回路の概略ブロック図を示し、図5に基準
タイミング発生回路と図4の書き込み判定回路とで構成
されるタイミング制御回路の概略ブロック図を示す。図
6はタイミング制御回路の動作を示すタイミングチャー
トである。なお、図中同一の符号の部分は同一のものを
示している。
【0028】図4において、410はデータを格納する
インバータ402,403,Nチャネルトランジスタ4
00,401で構成されるダミーメモリセルである。こ
のダミーメモリセル410は、データを入力するダミー
ビット線対DBL,XDBL、ダミーメモリセル410
に対するデータの入出力を制御するダミーワード線DW
Lに接続されている。
インバータ402,403,Nチャネルトランジスタ4
00,401で構成されるダミーメモリセルである。こ
のダミーメモリセル410は、データを入力するダミー
ビット線対DBL,XDBL、ダミーメモリセル410
に対するデータの入出力を制御するダミーワード線DW
Lに接続されている。
【0029】408はクロックCLKと書き込みタイミ
ング信号WTSを入力とし、ダミービット線対DBL,
XDBL、ダミーメモリセル用書き込みビット線対DW
BL,XDWBLに対しダミーメモリセル410への書
き込みデータを発生し、かつダミーメモリセル410へ
の書き込みタイミングを制御するダミーワード線DWL
を制御する書き込みデータ発生回路である。
ング信号WTSを入力とし、ダミービット線対DBL,
XDBL、ダミーメモリセル用書き込みビット線対DW
BL,XDWBLに対しダミーメモリセル410への書
き込みデータを発生し、かつダミーメモリセル410へ
の書き込みタイミングを制御するダミーワード線DWL
を制御する書き込みデータ発生回路である。
【0030】411はゲートをダミーメモリセル用書き
込みビット線対DWBL,XDWBLに接続しソースを
接地線に接続した第1および第2のNチャネルトランジ
スタ406,407と、第1および第2のNチャネルト
ランジスタ406,407のそれぞれのドレインとそれ
ぞれのソースを接続しゲートがダミーメモリセル410
の各々の記憶ノードnodeA,nodeBに接続さ
れ、ドレインをマッチラインMLに共通接続したNチャ
ネルトランジスタ404,405で構成したデータ一致
検出部である。409はマッチラインMLの信号を入力
として高速に書き込み検出信号WESを出力する書き込
み検出回路である。
込みビット線対DWBL,XDWBLに接続しソースを
接地線に接続した第1および第2のNチャネルトランジ
スタ406,407と、第1および第2のNチャネルト
ランジスタ406,407のそれぞれのドレインとそれ
ぞれのソースを接続しゲートがダミーメモリセル410
の各々の記憶ノードnodeA,nodeBに接続さ
れ、ドレインをマッチラインMLに共通接続したNチャ
ネルトランジスタ404,405で構成したデータ一致
検出部である。409はマッチラインMLの信号を入力
として高速に書き込み検出信号WESを出力する書き込
み検出回路である。
【0031】ダミービット線対DBL,XDBL、ダミ
ーメモリセル用書き込みビット線対DWBL,XDWB
Lは通常のメモリセルアレイと負荷条件が等しくなるよ
うにダミーメモリセル410が配置接続されている。図
5において、501は読み出し要求信号RE、書き込み
要求信号WEおよびクロックCLKを入力とし、書き込
みタイミング信号WTSと読み出しタイミング信号RT
Sを出力する基準タイミング発生回路であり、502は
図4に示した書き込み判定回路である。
ーメモリセル用書き込みビット線対DWBL,XDWB
Lは通常のメモリセルアレイと負荷条件が等しくなるよ
うにダミーメモリセル410が配置接続されている。図
5において、501は読み出し要求信号RE、書き込み
要求信号WEおよびクロックCLKを入力とし、書き込
みタイミング信号WTSと読み出しタイミング信号RT
Sを出力する基準タイミング発生回路であり、502は
図4に示した書き込み判定回路である。
【0032】以上のように構成されたマルチポートメモ
リについて、以下図1、図4、図5および図6を用いて
その動作を説明する。基本的な動作はタイミング制御回
路が図6に示される回路で構成されるほかは図1のマル
チポートメモリと同じである。書き込み要求がなされる
前の時刻T0においては、書き込みデータ発生回路40
8は非活性状態であり、ダミーワード線DWLは非選択
状態(接地レベル)に設定されている。このとき、ダミ
ービット線対DBL,XDBLは所定のプリチャージレ
ベル(この例の場合はVddレベル)にプリチャージされ
ている。また、ダミー書き込みビット線対DWBL,X
DWBLは接地レベルに設定されている。マッチライン
MLは書き込み検出回路409により所定のプリチャー
ジレベルに(この例の場合はVddレベル)にプリチャー
ジされている。
リについて、以下図1、図4、図5および図6を用いて
その動作を説明する。基本的な動作はタイミング制御回
路が図6に示される回路で構成されるほかは図1のマル
チポートメモリと同じである。書き込み要求がなされる
前の時刻T0においては、書き込みデータ発生回路40
8は非活性状態であり、ダミーワード線DWLは非選択
状態(接地レベル)に設定されている。このとき、ダミ
ービット線対DBL,XDBLは所定のプリチャージレ
ベル(この例の場合はVddレベル)にプリチャージされ
ている。また、ダミー書き込みビット線対DWBL,X
DWBLは接地レベルに設定されている。マッチライン
MLは書き込み検出回路409により所定のプリチャー
ジレベルに(この例の場合はVddレベル)にプリチャー
ジされている。
【0033】書き込み要求信号WREaが要求される
と、タイミング制御回路に対し書き込み要求信号WEが
供給される。この書き込み要求信号WEの入力により、
行デコーダにおけるデコードが終了する時刻T1になる
と、ダミーワード線DWLが活性化される。これに合わ
せてダミービット線対DBL,XDBL、ダミーメモリ
セル用書き込みビット線対DWBL,XDWBLに対し
書き込みデータが出力される。
と、タイミング制御回路に対し書き込み要求信号WEが
供給される。この書き込み要求信号WEの入力により、
行デコーダにおけるデコードが終了する時刻T1になる
と、ダミーワード線DWLが活性化される。これに合わ
せてダミービット線対DBL,XDBL、ダミーメモリ
セル用書き込みビット線対DWBL,XDWBLに対し
書き込みデータが出力される。
【0034】この例では、初期状態では記憶ノードno
deAにはローレベル、nodeBにはハイレベルが格
納されていたとして説明を行う。書き込みデータ発生回
路408からはダミーメモリセル410内のデータが毎
回書き変わるようにダミービット線対DBL,XDB
L、ダミーメモリセル用書き込みビット線対DWBL,
XDWBLの駆動が行われる。この場合には、ダミービ
ット線対DBL,DWBLがハイレベルに、ダミーメモ
リセル用書き込みビット線対XDBL,XDWBLがロ
ーレベルになるよう駆動される。
deAにはローレベル、nodeBにはハイレベルが格
納されていたとして説明を行う。書き込みデータ発生回
路408からはダミーメモリセル410内のデータが毎
回書き変わるようにダミービット線対DBL,XDB
L、ダミーメモリセル用書き込みビット線対DWBL,
XDWBLの駆動が行われる。この場合には、ダミービ
ット線対DBL,DWBLがハイレベルに、ダミーメモ
リセル用書き込みビット線対XDBL,XDWBLがロ
ーレベルになるよう駆動される。
【0035】時刻T2になると、ダミーメモリセル41
0内のデータが書き変わることによってNチャネルトラ
ンジスタ404,406による電流パスがマッチライン
MLと接地線の間に生じる。これによりマッチラインM
Lの電位が引き落とされる。その結果、書き込み検出回
路409は、マッチラインMLの微小な電位変化を検出
し、書き込み検出信号WESを発生する。この書き込み
検出信号WESは読み出しタイミング信号RTSとして
制御信号発生回路に対し出力され、これによりワード線
制御回路に対して読み出しイネーブル信号REEbが発
行される。これにより読み出しに対するワード線が活性
化され読み出しが開始される。このときのメモリ本体の
動作は基本的に第1の実施の形態で説明したものと共通
である。
0内のデータが書き変わることによってNチャネルトラ
ンジスタ404,406による電流パスがマッチライン
MLと接地線の間に生じる。これによりマッチラインM
Lの電位が引き落とされる。その結果、書き込み検出回
路409は、マッチラインMLの微小な電位変化を検出
し、書き込み検出信号WESを発生する。この書き込み
検出信号WESは読み出しタイミング信号RTSとして
制御信号発生回路に対し出力され、これによりワード線
制御回路に対して読み出しイネーブル信号REEbが発
行される。これにより読み出しに対するワード線が活性
化され読み出しが開始される。このときのメモリ本体の
動作は基本的に第1の実施の形態で説明したものと共通
である。
【0036】時刻T3になると、次サイクルに入り書き
込み要求信号WEがネゲートされる。ダミーワード線D
WLは非活性化され、ダミービット線対DBL,XDB
L、ダミーメモリセル書き込みビット線対DWBL,X
DWBLはプリチャージ/イコライズされ、初期状態に
戻される。このとき、ダミーメモリセル書き込みビット
線対DWBL,XDWBLについては接地レベルに電位
設定される。これによりNチャネルトランジスタ406
が非導通状態となり、マッチラインMLと接地線の間の
電流パスが切断される。同時にマッチラインMLは書き
込み検出回路408により再度プリチャージされ、次回
の書き込み動作に備える。
込み要求信号WEがネゲートされる。ダミーワード線D
WLは非活性化され、ダミービット線対DBL,XDB
L、ダミーメモリセル書き込みビット線対DWBL,X
DWBLはプリチャージ/イコライズされ、初期状態に
戻される。このとき、ダミーメモリセル書き込みビット
線対DWBL,XDWBLについては接地レベルに電位
設定される。これによりNチャネルトランジスタ406
が非導通状態となり、マッチラインMLと接地線の間の
電流パスが切断される。同時にマッチラインMLは書き
込み検出回路408により再度プリチャージされ、次回
の書き込み動作に備える。
【0037】次の書き込みサイクルが開始される時刻T
4からの動作は先に説明した時刻T0からT3までの動
作と同様である。ただし、ダミーメモリセル410内の
データが反転しているため、ダミービット線対DBL,
XDBL、ダミーメモリセル用書き込みビット線対DW
BL,XDWBLの駆動もすべて反転して行われる。こ
の制御はすべて書き込みデータ発生回路408内で行わ
れる。
4からの動作は先に説明した時刻T0からT3までの動
作と同様である。ただし、ダミーメモリセル410内の
データが反転しているため、ダミービット線対DBL,
XDBL、ダミーメモリセル用書き込みビット線対DW
BL,XDWBLの駆動もすべて反転して行われる。こ
の制御はすべて書き込みデータ発生回路408内で行わ
れる。
【0038】なお、ダミーメモリセル410への書き込
みはすべてのメモリアレイの中で書き込み速度の最も遅
いものにタイミングがそろっていれば最低1セルに対し
て実施されればよく、その他のダミーメモリセルはダミ
ービット線、書き込みダミービット線への負荷として接
続されているだけでよい。なお、アクセス競合が生じな
い場合には、データコヒーレンシーの問題が発生しない
ので、書き込み判定回路408を経由しないで、書き込
みタイミング信号WTSおよび読み出しタイミング信号
RTSを基準タイミング発生回路501で発生させるこ
とができる。この場合には、余分に書き込み判定回路5
02を動作させる必要がなくなるので、消費電力を削減
する効果がある。
みはすべてのメモリアレイの中で書き込み速度の最も遅
いものにタイミングがそろっていれば最低1セルに対し
て実施されればよく、その他のダミーメモリセルはダミ
ービット線、書き込みダミービット線への負荷として接
続されているだけでよい。なお、アクセス競合が生じな
い場合には、データコヒーレンシーの問題が発生しない
ので、書き込み判定回路408を経由しないで、書き込
みタイミング信号WTSおよび読み出しタイミング信号
RTSを基準タイミング発生回路501で発生させるこ
とができる。この場合には、余分に書き込み判定回路5
02を動作させる必要がなくなるので、消費電力を削減
する効果がある。
【0039】以上のように、この実施の形態によれば、
アクセス競合が生じた際、ダミーメモリセルへの書き込
みが終了したことをタイミング制御回路内の書き込み検
出回路409により検出し、その後に読み出しアドレス
に相当するワード線を活性化することによって、読み出
し動作を開始する。このためアクセス競合が生じた場合
でもビット線上には余分な電位変化は生じない。余分な
消費電流を削減できると同時に、過渡的なビット線電位
変化に起因する誤読み出しを回避することが可能とな
る。また、メモリセルアレイと同等な構成のダミーメモ
リセル410への書き込みを検出し、そのタイミングと
同期させることにより、タイミング制御の精度を向上す
ることが可能であり、誤読み出し回避のための余分なタ
イミングマージンを削除できるため高速なマルチポート
メモリを実現できる。
アクセス競合が生じた際、ダミーメモリセルへの書き込
みが終了したことをタイミング制御回路内の書き込み検
出回路409により検出し、その後に読み出しアドレス
に相当するワード線を活性化することによって、読み出
し動作を開始する。このためアクセス競合が生じた場合
でもビット線上には余分な電位変化は生じない。余分な
消費電流を削減できると同時に、過渡的なビット線電位
変化に起因する誤読み出しを回避することが可能とな
る。また、メモリセルアレイと同等な構成のダミーメモ
リセル410への書き込みを検出し、そのタイミングと
同期させることにより、タイミング制御の精度を向上す
ることが可能であり、誤読み出し回避のための余分なタ
イミングマージンを削除できるため高速なマルチポート
メモリを実現できる。
【0040】
【発明の効果】以上のように、本発明のマルチポートメ
モリによれば、アクセス競合が生じた場合でも、従来の
メモリシステムに比較してビット線上に余分な電位変化
を生じさせず、余分な消費電流を削減できると同時に、
過渡的なビット線電位変化に起因する誤読み出しを回避
することが可能となる。これにより、誤読み出し回避の
ための余分なタイミングマージンを削除できるため、高
速なマルチポートメモリを実現できる。
モリによれば、アクセス競合が生じた場合でも、従来の
メモリシステムに比較してビット線上に余分な電位変化
を生じさせず、余分な消費電流を削減できると同時に、
過渡的なビット線電位変化に起因する誤読み出しを回避
することが可能となる。これにより、誤読み出し回避の
ための余分なタイミングマージンを削除できるため、高
速なマルチポートメモリを実現できる。
【図1】本発明の第1の実施の形態におけるマルチポー
トメモリの概略ブロック図である。
トメモリの概略ブロック図である。
【図2】第1の実施の形態におけるマルチポートメモリ
のメモリセルの回路図である。
のメモリセルの回路図である。
【図3】第1の実施の形態における動作説明のためのタ
イミング図である。
イミング図である。
【図4】本発明の第2の実施の形態における読み出し判
定回路の概略ブロック図である。
定回路の概略ブロック図である。
【図5】第2の実施の形態におけるタイミング制御回路
の概略ブロック図である。
の概略ブロック図である。
【図6】第2の実施の形態における動作説明のためのタ
イミング図である。
イミング図である。
【図7】従来例におけるマルチポートメモリの概略ブロ
ック図である。
ック図である。
100 メモリセル 101 メモリセルアレイ 102 アドレスレジスタ 103 行デコーダ 104 ワード線制御回路 105 プリチャージ回路 106 行選択回路 107 入出力回路 112 タイミング制御回路 112 制御信号発生回路 112 アドレス競合検出回路
Claims (2)
- 【請求項1】 データ信号、アドレス信号および制御信
号を独立に入力可能な複数のポートと、前記複数のポー
トに対応する独立した複数の入出力回路と、前記複数の
ポートから読み書きされるメモリと、書き込み要求と読
み出し要求の同時発生時にメモリセルへのデータの書き
込み動作の完了後に前記メモリセルからのデータの読み
出し動作とが行われるように1マシンサイクル内で前記
書き込みタイミング信号と読み出しタイミング信号とを
ずらせて発生するタイミング制御回路と備えたマルチポ
ートメモリ。 - 【請求項2】 タイミング制御回路がメモリセルへのデ
ータの書き込み要求と前記メモリセルからのデータの読
み出し要求の同時発生時に書き込みタイミング信号を発
生する基準タイミング発生回路と、前記書き込みタイミ
ング信号を入力としてデータを格納する前記メモリセル
へのデータの書き込み完了を判定する書き込み判定回路
とからなり、前記書き込み判定回路は、前記メモリセル
と同等の構成を有するダミーメモリセルと、前記書き込
みタイミング信号に応答して前記ダミーメモリセルの記
憶内容を反転させるための書き込みデータを発生して前
記ダミーメモリセルに与える書き込みデータ発生回路
と、前記ダミーメモリセルに書き込むべきデータと前記
ダミーメモリセルに書き込まれたデータの一致を検出す
るデータ一致検出回路と、前記データ一致検出回路の出
力に基づいて前記ダミーメモリセルのデータの書き込み
完了を検出する書き込み検出回路とからなり、前記書き
込み検出回路の出力を読み出しタイミング信号とするこ
とを特徴とする請求項1記載のマルチポートメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8521697A JPH10283781A (ja) | 1997-04-03 | 1997-04-03 | マルチポートメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8521697A JPH10283781A (ja) | 1997-04-03 | 1997-04-03 | マルチポートメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10283781A true JPH10283781A (ja) | 1998-10-23 |
Family
ID=13852387
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8521697A Pending JPH10283781A (ja) | 1997-04-03 | 1997-04-03 | マルチポートメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10283781A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
KR100813552B1 (ko) | 2006-12-22 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 워드라인 구동회로 |
JP2013097859A (ja) * | 2011-11-01 | 2013-05-20 | Apple Inc | メモリにおけるピーク電力管理のためのメカニズム |
JP2013157051A (ja) * | 2012-01-30 | 2013-08-15 | Renesas Electronics Corp | 半導体装置 |
JP2015533011A (ja) * | 2012-10-31 | 2015-11-16 | クアルコム,インコーポレイテッド | 交差結合ビット線キーパーをもつメモリアレイ中で読取り書込み衝突中にクローバ電流を防げるダミー読取り |
-
1997
- 1997-04-03 JP JP8521697A patent/JPH10283781A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007531957A (ja) * | 2003-07-14 | 2007-11-08 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期スタティックランダムアクセスメモリ |
KR100813552B1 (ko) | 2006-12-22 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 워드라인 구동회로 |
JP2013097859A (ja) * | 2011-11-01 | 2013-05-20 | Apple Inc | メモリにおけるピーク電力管理のためのメカニズム |
US8649240B2 (en) | 2011-11-01 | 2014-02-11 | Apple Inc. | Mechanism for peak power management in a memory |
JP2013157051A (ja) * | 2012-01-30 | 2013-08-15 | Renesas Electronics Corp | 半導体装置 |
JP2015533011A (ja) * | 2012-10-31 | 2015-11-16 | クアルコム,インコーポレイテッド | 交差結合ビット線キーパーをもつメモリアレイ中で読取り書込み衝突中にクローバ電流を防げるダミー読取り |
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