JPH10283781A - マルチポートメモリ - Google Patents

Abstract

(57)【要約】 【課題】 １マシンサイクル内で書き込みワード線の活
性化タイミングと読み出しワード線の活性化タイミング
を制御するタイミング制御回路を用いて、書き込み中の
データによる余分な読み出し動作を抑制することによ
り、データの同一性が高く高速なマルチポートメモリシ
ステムを実現する。 【解決手段】 １マシンサイクル内でのメモリセルへの
書き込みタイミングと読み出しタイミングを制御するタ
イミング制御回路１１１を設けることにより、メモリセ
ル１０１への書き込みが終わるタイミングで読み出し系
のワード線を活性化し、不要なビット線の電位変化を抑
制することにより書き込みデータと読み出しデータの同
一性を保証し、アクセスの高速化を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特にマルチポート・スタティック・ランダム・アクセス
・メモリに関するものである。

【０００２】

【従来の技術】図７は特開昭６２−１７５９９２号公報
の実施例を示す概略構成図である。一般に、上記のよう
なマルチポートメモリ（この例では２つのポートを有す
るデュアルポートメモリについて説明する）は、各メモ
リセルに複数のビット線対およびワード線（この例の場
合は２つ）を有するメモリセルで構成されている。この
ようなマルチポートメモリにおいて、２対のビット線お
よびワード線にそれぞれ接続された２つのポートから同
一アドレスのメモリセルへ同時にアクセスすることをア
クセス競合という。このようなアクセス競合が生じた場
合のデータ安定性を実現することは、例えば特開昭６２
ー１７５９９２号公報に記載されている。この例では、
Ａポートからの書き込み要求とＢポートからの読み出し
要求が同時に発生するようなアクセス競合が生じた場
合、Ａポートからの書き込み動作完了後、Ｂポートから
読み出しデータが出力されるようにＢポート側の出力部
を制御する。

【０００３】

【発明が解決しようとする課題】上記のような構成にお
いては、同一アドレスのメモリセルに２つのポートから
アクセスが要求された場合、ポートへの書き込み信号が
ネゲートされたことをトリガーとして出力部のラッチの
制御信号とし、メモリセル内への書き込み過程での不安
定なデータが外部へ出力されることを防いでいる。この
ため、読み出しの対象となるビット線については、書き
換えられる前のメモリセル内に格納されていたデータに
よっていったんビット線電位の変化が生じた後、改めて
書き換えられたデータによるビット線電位の変更が実施
される。したがって、メモリセル内のデータが更新され
る場合、書き込みの前後で余分なビット線の電位変化が
発生し、アクセス競合が生じない場合に比べ読み出し時
間が余分にかかることになる。

【０００４】すなわち、同一メモリセルへの書き込み要
求と読み出し要求が競合した場合には、書き込み回路に
よって書き換え中のメモリセル内のデータが、いったん
読み出し用ビット線を駆動し、ビット線に読み出された
データが書き換えられるデータと異なった場合には、読
み出し用ビット線上のデータを再度読み出し直す必要が
生じる。負荷の重いビット線の電位変化を逆方向に修正
する必要があるため、通常の読み出しタイミングに比べ
ると、読み出しが遅くなってしまう。また、場合によっ
ては、書き込み途中のデータが外部へ出力される可能性
も発生する。

【０００５】また、ビット線の電位変化を増幅し外部へ
出力するセンスアンプ回路を用いるようなメモリシステ
ムにおいては、過渡的な状態で増幅が生じる誤動作を回
避するためにセンスアンプの活性化タイミングをアクセ
ス競合が生じる場合のタイミングに併せて設計する必要
があるため、アクセス競合が生じない場合でも出力のタ
イミングを早めることができない。

【０００６】本発明の目的は、アクセス競合が生じた場
合の読み出し時間を短くすることができ、したがってア
クセス競合が生じない場合の出力のタイミングも早める
ことができるマルチポートメモリを提供することであ
る。本発明の他の目的は、書き込み途中のデータが外部
へ出力されるのを防止し、書き込みデータと読み出しデ
ータの同一性を保証することができるマルチポートメモ
リを提供することである。

【０００７】

【課題を解決するための手段】本発明の請求項１記載の
マルチポートメモリは、データ信号、アドレス信号およ
び制御信号を独立に入力可能な複数のポートと、複数の
ポートに対応する独立した複数の入出力回路と、複数の
ポートから読み書きされるメモリと、書き込み要求と読
み出し要求の同時発生時にメモリセルへのデータの書き
込み完了後にメモリセルからのデータの読み出し動作と
が行われるように１マシンサイクル内で書き込みタイミ
ング信号と読み出しタイミング信号とをずらせて発生す
るタイミング制御回路と備えている。

【０００８】この構成によると、１マシンサイクル内で
のメモリセルへの書き込みタイミングとメモリセルから
の読み出しタイミングを制御するタイミング制御回路を
設けたことにより、メモリセルへの書き込みが終わるタ
イミングで読み出しを行うポートに対応したワード線を
活性化することができ、その結果、不要なビットライン
の電位変化を抑制することができ、書き込みデータと読
み出しデータの同一性を保証しつつ、メモリアクセスの
高速化を実現することができる。

【０００９】本発明の請求項２記載のマルチポートメモ
リは、請求項１記載のマルチポートメモリにおいて、タ
イミング制御回路がメモリセルへのデータの書き込み要
求とメモリセルからのデータの読み出し要求の同時発生
時に書き込みタイミング信号を発生する基準タイミング
発生回路と、書き込みタイミング信号を入力としてデー
タを格納するメモリセルへのデータの書き込み完了を判
定する書き込み判定回路とからなり、書き込み判定回路
は、メモリセルと同等の構成を有するダミーメモリセル
と、書き込みタイミング信号に応答してダミーメモリセ
ルの記憶内容を反転させるための書き込みデータを発生
してダミーメモリセルに与える書き込みデータ発生回路
と、ダミーメモリセルに書き込むべきデータとダミーメ
モリセルに書き込まれたデータの一致を検出するデータ
一致検出回路と、データ一致検出回路の出力に基づいて
ダミーメモリセルのデータの書き込み完了を検出する書
き込み検出回路とからなり、書き込み検出回路の出力を
読み出しタイミング信号としている。

【００１０】この構成によると、タイミング制御回路を
ダミーメモリセル内のデータが書き変えられたことを判
定する書き込み判定回路と基準タイミング発生回路とで
構成したことによりメモリセルのデータの書き換えの完
了を正確に検出することができ、１マシンサイクル内で
のメモリセルへの書き込みタイミングとメモリセルから
の読み出しタイミングを正確に制御することが容易にな
る。

【００１１】以上に説明したように、本発明は上記した
構成によって、１サイクル中に同一のメモリセルに対し
て同時に読み出しと書き込みが要求された場合でも、メ
モリセル内への書き込みが完了しメモリセル内のデータ
が確定した後で読み出し動作が実施されるために、どの
メモリ領域に対してアクセス要求があった場合（つま
り、アクセス競合が生じる場合）でも同一タイミングで
データを読み出すことが可能なため、マルチポートメモ
リのメモリサイクルタイムの短縮が図れる。

【００１２】ここで、どのメモリ領域に対してアクセス
要求があった場合でも同一タイミングでデータを読み出
すことが可能である理由について説明する。アクセス競
合が発生すると、通常、メモリは高速動作を妨げられ
る。それは、同一アドレスのメモリセルに２つのポート
からアクセスが要求された場合、ポートへの書き込み信
号がネゲートされたことをトリガとして出力部のラッチ
の制御信号とし、メモリセル内への書き込み過程での不
安定なデータが外部へ出力されることを防いでいる。こ
のため、読み出しの対象となるビット線については、い
ったん書き換えられる前のメモリセル内に格納されてい
たデータによってビット線電位の変化が生じた後、改め
て書き換えられたデータによるビット線電位の変更が実
施される。したがって、書き込みの前後でメモリセル内
のデータが更新される場合、余分なビット線の電位変化
が発生し、アクセス競合が生じない場合に比べ、読み出
し時間が余分にかかることになる。特に、ビット線の電
位変化を増幅して外部へ出力するセンスアンプ回路を用
いるようなメモリシステムにおいては、過渡的な状態で
増幅が生じる誤動作を回避するために、センスアンプ回
路の活性化タイミングをアクセス競合が生じる場合のタ
イミングに併せて設計する必要があるため、アクセス競
合が生じない場合でも出力のタイミングを早めることが
できない。また、書き込みデータの確定をメモリセルア
レイからの出力データを用いて行う場合には、負荷の重
いビット線上でのデータ確定を判断基準とする必要があ
るため、制御自体が遅くなってしまう。

【００１３】それに対し、メモリセル内のデータが確定
した後、読み出し動作を開始する場合には、ビット線を
介さずにタイミングの制御を行うため、制御を高速に行
うことが可能である。また、リード側のワード線に関し
ては、書き込み検出後に活性化される構成となるので、
書き込み動作中にビット線がメモリセル内の残存データ
により最終のデータと逆方向に駆動され、余分なビット
線の電位変化が発生するということがなくなるので、こ
れによる高速化の効果も有する。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態のマル
チポートメモリについて、図面を参照しながら説明す
る。 〔第１の実施の形態：請求項１に対応する〕図１は本発
明の第１の実施の形態におけるマルチポートメモリの概
略構成図であり、図２はマルチポートメモリのメモリセ
ルの構成を示したものである。説明を簡単にするため
に、この実施の形態においては、２つの独立したポート
（Ａポート、Ｂポート）を持つデュアルポートメモリを
用いて説明を進める。

【００１５】図１および図２において、１０１はデータ
を格納する多数のメモリセル１００で構成されるメモリ
セルアレイである。メモリセル１００はデータを記憶す
るフリップフロップ構成のインバータ１００Ａ，１００
Ｂと独立した２つのポートに対応するＮチャネルトラン
ジスタで構成される入出力ゲート１００Ｃ〜１００Ｆか
らなり、データを出力するビット線対ＢＬａ，ＸＢＬａ
およびビット線対ＢＬｂ，ＸＢＬｂ、メモリセル１００
に対するデータの入出力を制御するワード線ＷＬａおよ
びワード線ＷＬｂに接続されている。

【００１６】１０２ａ，１０２ｂはアドレスを格納する
アドレスレジスタであり、１０３ａ，１０３ｂは行アド
レス情報を解読する行デコーダである。行デコーダ１０
３ａ，１０３ｂの出力端子にはワード線の活性化タイミ
ングを制御するワード線制御回路１０４ａ，１０４ｂが
接続されている。それぞれのビット線対ＢＬａ，ＸＢＬ
ａおよびビット線対ＢＬｂ，ＸＢＬｂは該当する列アド
レス情報に対応するビット線を選択する列選択回路１０
６ａ，１０６ｂに入力されている。列選択回路１０６
ａ，１０６ｂの出力部には、読み出し時にはビット線上
に読み出されたデータｄａｔａａ，ｄａｔａｂを増幅し
外部へ出力を行い、書き込み時には選択されたメモリセ
ル１００内へデータｄａｔａａ，ｄａｔａｂを書き込む
入出力回路１０７ａ，１０７ｂが接続されている。

【００１７】１１１は、ワード線制御回路回路１０４
ａ，１０４ｂ、入出力回路１０７ａ，１０７ｂ、ビット
線を所定の電位に設定するプリチャージ回路１０５ａ，
１０５ｂを制御するタイミング制御回路であり、書き込
み要求ＷＥおよび読み出し要求ＲＥをそれぞれ入力とし
て書き込みタイミング信号ＷＴＳおよび読み出しタイミ
ング信号ＲＴＳを発生する。１０９は、Ａポートに対す
るアドレス信号ＡＤＤＲａとＢポートに対するアドレス
信号ＡＤＤＲｂとが一致したことを検出して強豪検出信
号を発生するアドレス競合検出回路である。

【００１８】また、１１０はアドレス競合検出回路１０
９の競合検出信号と各々のポートに対する読み出し要求
信号ＲＲＥａ，ＲＲＥｂ、書き込み要求信号ＷＲＥａ，
ＷＲＥｂとタイミング制御回路１１１で発生した書き込
みタイミング信号ＷＴＳおよび読み出しタイミング信号
ＲＴＳを入力として書き込みイネーブル信号ＷＥＥａ，
ＷＥＥｂおよび読み出しイネーブル信号ＲＥＥａ，ＲＥ
Ｅｂを発生する制御信号生成回路である。

【００１９】以上のように構成されたマルチポートメモ
リについて、以下図１および図２と図３を用いてその動
作を説明する。ここで、図３はマルチポートメモリの概
略の動作タイミングを示したタイミング図である。この
実施の形態においては、３サイクル期間中にアクセス競
合が生じるサイクルと、生じないサイクルが入っている
ような場合を例にとり説明する。このマルチポートメモ
リでは、独立した２つのポートであるＡポートおよびＢ
ポートに対して各々別系統のアドレス信号ＡＤＤＲａ，
ＡＤＤＲｂおよび読み出し要求信号ＲＲＥａ，ＲＲＥ
ｂ、書き込み要求信号ＷＲＥａ，ＷＲＥｂが入力され
る。また、このマルチポートメモリにおいてはアクセス
要求がきていない初期状態においては、各ビット線はプ
リチャージ回路１０５ａ，１０５ｂによりプリチャージ
されている。

【００２０】時刻Ｔ０においてＡポートに対して書き込
み要求ＷＲＥａが、Ｂポートに対して読み出し要求信号
ＲＲＥｂが発生し、かつアクセス競合が発生する場合に
ついて、アクセスの開始アドレスがアドレスＡｎを示し
ていたとして説明する。時刻Ｔ０においてメモリ領域に
対する読み出し要求信号ＲＲＥｂおよび書き込み要求信
号ＷＲＥａが発行され、同時にＡポートおよびＢポート
にそれぞれアドレスＡｎが入力される。アドレス競合検
出回路１０９によりアドレスの比較が実施され、アクセ
ス競合が生じていることが検出され、この検出結果が制
御信号発生回路１１０に入力される。このときアクセス
要求はＡポートに対しては書き込み、Ｂポートに対して
は読み出しが要求されており、同一アドレスへの書き込
み要求ではないことが検出される。

【００２１】同時にこのマルチポートメモリに対してア
クセス要求があったことがタイミング制御回路１１１に
発行され、タイミング制御回路１１１からは読み出しタ
イミング信号ＲＴＳおよび書き込みタイミング信号ＷＴ
Ｓが制御信号発生回路１１０へ出力される。書き込みタ
イミング信号ＷＴＳは書き込み要求信号ＷＲＥａがアサ
ートされたことを検出した後、行アドレスに関するデコ
ードが完了するだけの時間経過する時刻Ｔ１で発生する
ように設計されている。

【００２２】書き込みタイミング信号ＷＴＳがアサート
されると、制御信号発生回路１１０から書き込みイネー
ブル信号ＷＥＥａがＡポート側のワード線制御回路１０
４ａと入出力回路１０７ａに出力される。この結果、列
選択回路１０６ａにより選択されたビット線ＢＬａ，Ｘ
ＢＬａに対して入出力回路１０７ａにより書き込みデー
タが出力され、同時にＡポートに対応するワード線ＷＬ
ａが活性化され、メモリセルに対するデータの書き込み
が実施される。

【００２３】メモリセル内へのデータの書き込みが終了
するタイミングＴ２で、タイミング制御回路１１１から
読み出しタイミング信号ＲＴＳが出力される。これによ
り、制御信号発生回路１１０からＢポート側のワード線
制御回路１０４ｂと入出力回路１０７ｂとに読み出しイ
ネーブル信号ＲＥＥｂが発行され、同時にワード線ＷＬ
ｂが活性化され、メモリセルからのデータの読み出しが
開始される。この時点でＡポート側のビット線ＢＬａ，
ＸＢＬａからの書き込みは終了しているので、書き込み
の前後でメモリセル内のデータが変更になる場合でも、
Ｂポート側のビット線ＢＬｂ，ＸＢＬｂにおいてはメモ
リセル内の過渡的な状態での余分な電位変化が発生しな
い。すなわち、読み出しビット線上に誤読み出しの原因
となりうるメモリセル内のデータと逆相の電位変化が発
生しない。したがって、読み出し動作に対して余分なタ
イミングマージンを必要としない。特に、入出力回路１
０７ａ，１０７ｂにビット線の電位変化を増幅するセン
スアンプ回路を使うメモリシステムにおいては、この逆
相の電位変化は外部出力に対し不可逆なデータ出力を発
生してしまう可能性を持ち、大きなタイミングマージン
を必要とするため、この実施の形態による高速化の効果
が大きい。

【００２４】なお、上記のメモリセル内へのデータの書
き込みが終了するタイミングＴ２は、例えばタイマによ
って設定している。つまり、書き込みが終了すると予測
される時間に応じてタイマ等でタイミング設定を行って
いる。また、アドレス競合検出回路１０９によりアドレ
スの比較が実施され、同一アドレスへの書き込み要求で
が検出された場合には、システムのプロトコルによりデ
ータのコヒーレンシーを保護するように、どちらかのポ
ートからの書き込みを優先的に行うなどの処理が実行さ
れる。

【００２５】時刻Ｔ４で読み出し要求のみが発行された
場合には、上記と同様にタイミング制御回路１０１から
読み出しタイミング信号ＲＴＳのみが制御信号発生回路
１１０に出力され、制御信号発生回路１１０から読み出
しイネーブル信号ＲＥＥｂがＢポートに発行され、メモ
リセルからの読み出しのみが行われる。同様に時刻Ｔ５
で書き込み要求のみが要求された場合には、タイミング
制御回路１１１から書き込みタイミング信号ＷＴＳのみ
が制御信号発生回路１１０に出力され、制御信号発生回
路１１０から書き込みイネーブル信号ＷＥＥａがＡポー
トに発行されメモリセルからの書き込みが行われる。

【００２６】以上のように、この実施の形態によれば、
タイミング制御回路１１１によりメモリセルへの書き込
みが終了する時刻と同期して読み出しタイミング信号Ｒ
ＴＳを制御信号発生回路１１０に出力し、読み出しイネ
ーブル信号ＲＥＥｂを発行し、この読み出しイネーブル
信号ＲＥＥｂに従い読み出しアドレスに相当するワード
線を活性化することによって、読み出し動作を開始する
ため、アクセス競合が生じた場合でもビット線上には余
分な電位変化は生じない。したがって、余分な消費電流
を削減できると同時に、過渡的なビット線電位変化に起
因する誤読み出しを回避することが可能となる。これに
より、誤読み出し回避のための余分なタイミングマージ
ンを削除できるため、高速なマルチポートメモリを実現
できる。

【００２７】〔第２の実施の形態：請求項２に対応す
る〕本発明の第２の実施の形態のマルチポートメモリに
ついて、図面を参照しながら説明する。メモリ全体の基
本的な構成は、図１のマルチポートメモリと共通であ
り、タイミング制御回路１１１を基準タイミング発生回
路と書き込み判定回路とで構成したものである。図４に
書き込み判定回路の概略ブロック図を示し、図５に基準
タイミング発生回路と図４の書き込み判定回路とで構成
されるタイミング制御回路の概略ブロック図を示す。図
６はタイミング制御回路の動作を示すタイミングチャー
トである。なお、図中同一の符号の部分は同一のものを
示している。

【００２８】図４において、４１０はデータを格納する
インバータ４０２，４０３，Ｎチャネルトランジスタ４
００，４０１で構成されるダミーメモリセルである。こ
のダミーメモリセル４１０は、データを入力するダミー
ビット線対ＤＢＬ，ＸＤＢＬ、ダミーメモリセル４１０
に対するデータの入出力を制御するダミーワード線ＤＷ
Ｌに接続されている。

【００２９】４０８はクロックＣＬＫと書き込みタイミ
ング信号ＷＴＳを入力とし、ダミービット線対ＤＢＬ，
ＸＤＢＬ、ダミーメモリセル用書き込みビット線対ＤＷ
ＢＬ，ＸＤＷＢＬに対しダミーメモリセル４１０への書
き込みデータを発生し、かつダミーメモリセル４１０へ
の書き込みタイミングを制御するダミーワード線ＤＷＬ
を制御する書き込みデータ発生回路である。

【００３０】４１１はゲートをダミーメモリセル用書き
込みビット線対ＤＷＢＬ，ＸＤＷＢＬに接続しソースを
接地線に接続した第１および第２のＮチャネルトランジ
スタ４０６，４０７と、第１および第２のＮチャネルト
ランジスタ４０６，４０７のそれぞれのドレインとそれ
ぞれのソースを接続しゲートがダミーメモリセル４１０
の各々の記憶ノードｎｏｄｅＡ，ｎｏｄｅＢに接続さ
れ、ドレインをマッチラインＭＬに共通接続したＮチャ
ネルトランジスタ４０４，４０５で構成したデータ一致
検出部である。４０９はマッチラインＭＬの信号を入力
として高速に書き込み検出信号ＷＥＳを出力する書き込
み検出回路である。

【００３１】ダミービット線対ＤＢＬ，ＸＤＢＬ、ダミ
ーメモリセル用書き込みビット線対ＤＷＢＬ，ＸＤＷＢ
Ｌは通常のメモリセルアレイと負荷条件が等しくなるよ
うにダミーメモリセル４１０が配置接続されている。図
５において、５０１は読み出し要求信号ＲＥ、書き込み
要求信号ＷＥおよびクロックＣＬＫを入力とし、書き込
みタイミング信号ＷＴＳと読み出しタイミング信号ＲＴ
Ｓを出力する基準タイミング発生回路であり、５０２は
図４に示した書き込み判定回路である。

【００３２】以上のように構成されたマルチポートメモ
リについて、以下図１、図４、図５および図６を用いて
その動作を説明する。基本的な動作はタイミング制御回
路が図６に示される回路で構成されるほかは図１のマル
チポートメモリと同じである。書き込み要求がなされる
前の時刻Ｔ０においては、書き込みデータ発生回路４０
８は非活性状態であり、ダミーワード線ＤＷＬは非選択
状態（接地レベル）に設定されている。このとき、ダミ
ービット線対ＤＢＬ，ＸＤＢＬは所定のプリチャージレ
ベル（この例の場合はＶddレベル）にプリチャージされ
ている。また、ダミー書き込みビット線対ＤＷＢＬ，Ｘ
ＤＷＢＬは接地レベルに設定されている。マッチライン
ＭＬは書き込み検出回路４０９により所定のプリチャー
ジレベルに（この例の場合はＶddレベル）にプリチャー
ジされている。

【００３３】書き込み要求信号ＷＲＥａが要求される
と、タイミング制御回路に対し書き込み要求信号ＷＥが
供給される。この書き込み要求信号ＷＥの入力により、
行デコーダにおけるデコードが終了する時刻Ｔ１になる
と、ダミーワード線ＤＷＬが活性化される。これに合わ
せてダミービット線対ＤＢＬ，ＸＤＢＬ、ダミーメモリ
セル用書き込みビット線対ＤＷＢＬ，ＸＤＷＢＬに対し
書き込みデータが出力される。

【００３４】この例では、初期状態では記憶ノードｎｏ
ｄｅＡにはローレベル、ｎｏｄｅＢにはハイレベルが格
納されていたとして説明を行う。書き込みデータ発生回
路４０８からはダミーメモリセル４１０内のデータが毎
回書き変わるようにダミービット線対ＤＢＬ，ＸＤＢ
Ｌ、ダミーメモリセル用書き込みビット線対ＤＷＢＬ，
ＸＤＷＢＬの駆動が行われる。この場合には、ダミービ
ット線対ＤＢＬ，ＤＷＢＬがハイレベルに、ダミーメモ
リセル用書き込みビット線対ＸＤＢＬ，ＸＤＷＢＬがロ
ーレベルになるよう駆動される。

【００３５】時刻Ｔ２になると、ダミーメモリセル４１
０内のデータが書き変わることによってＮチャネルトラ
ンジスタ４０４，４０６による電流パスがマッチライン
ＭＬと接地線の間に生じる。これによりマッチラインＭ
Ｌの電位が引き落とされる。その結果、書き込み検出回
路４０９は、マッチラインＭＬの微小な電位変化を検出
し、書き込み検出信号ＷＥＳを発生する。この書き込み
検出信号ＷＥＳは読み出しタイミング信号ＲＴＳとして
制御信号発生回路に対し出力され、これによりワード線
制御回路に対して読み出しイネーブル信号ＲＥＥｂが発
行される。これにより読み出しに対するワード線が活性
化され読み出しが開始される。このときのメモリ本体の
動作は基本的に第１の実施の形態で説明したものと共通
である。

【００３６】時刻Ｔ３になると、次サイクルに入り書き
込み要求信号ＷＥがネゲートされる。ダミーワード線Ｄ
ＷＬは非活性化され、ダミービット線対ＤＢＬ，ＸＤＢ
Ｌ、ダミーメモリセル書き込みビット線対ＤＷＢＬ，Ｘ
ＤＷＢＬはプリチャージ／イコライズされ、初期状態に
戻される。このとき、ダミーメモリセル書き込みビット
線対ＤＷＢＬ，ＸＤＷＢＬについては接地レベルに電位
設定される。これによりＮチャネルトランジスタ４０６
が非導通状態となり、マッチラインＭＬと接地線の間の
電流パスが切断される。同時にマッチラインＭＬは書き
込み検出回路４０８により再度プリチャージされ、次回
の書き込み動作に備える。

【００３７】次の書き込みサイクルが開始される時刻Ｔ
４からの動作は先に説明した時刻Ｔ０からＴ３までの動
作と同様である。ただし、ダミーメモリセル４１０内の
データが反転しているため、ダミービット線対ＤＢＬ，
ＸＤＢＬ、ダミーメモリセル用書き込みビット線対ＤＷ
ＢＬ，ＸＤＷＢＬの駆動もすべて反転して行われる。こ
の制御はすべて書き込みデータ発生回路４０８内で行わ
れる。

【００３８】なお、ダミーメモリセル４１０への書き込
みはすべてのメモリアレイの中で書き込み速度の最も遅
いものにタイミングがそろっていれば最低１セルに対し
て実施されればよく、その他のダミーメモリセルはダミ
ービット線、書き込みダミービット線への負荷として接
続されているだけでよい。なお、アクセス競合が生じな
い場合には、データコヒーレンシーの問題が発生しない
ので、書き込み判定回路４０８を経由しないで、書き込
みタイミング信号ＷＴＳおよび読み出しタイミング信号
ＲＴＳを基準タイミング発生回路５０１で発生させるこ
とができる。この場合には、余分に書き込み判定回路５
０２を動作させる必要がなくなるので、消費電力を削減
する効果がある。

【００３９】以上のように、この実施の形態によれば、
アクセス競合が生じた際、ダミーメモリセルへの書き込
みが終了したことをタイミング制御回路内の書き込み検
出回路４０９により検出し、その後に読み出しアドレス
に相当するワード線を活性化することによって、読み出
し動作を開始する。このためアクセス競合が生じた場合
でもビット線上には余分な電位変化は生じない。余分な
消費電流を削減できると同時に、過渡的なビット線電位
変化に起因する誤読み出しを回避することが可能とな
る。また、メモリセルアレイと同等な構成のダミーメモ
リセル４１０への書き込みを検出し、そのタイミングと
同期させることにより、タイミング制御の精度を向上す
ることが可能であり、誤読み出し回避のための余分なタ
イミングマージンを削除できるため高速なマルチポート
メモリを実現できる。

【００４０】

【発明の効果】以上のように、本発明のマルチポートメ
モリによれば、アクセス競合が生じた場合でも、従来の
メモリシステムに比較してビット線上に余分な電位変化
を生じさせず、余分な消費電流を削減できると同時に、
過渡的なビット線電位変化に起因する誤読み出しを回避
することが可能となる。これにより、誤読み出し回避の
ための余分なタイミングマージンを削除できるため、高
速なマルチポートメモリを実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるマルチポー
トメモリの概略ブロック図である。

【図２】第１の実施の形態におけるマルチポートメモリ
のメモリセルの回路図である。

【図３】第１の実施の形態における動作説明のためのタ
イミング図である。

【図４】本発明の第２の実施の形態における読み出し判
定回路の概略ブロック図である。

【図５】第２の実施の形態におけるタイミング制御回路
の概略ブロック図である。

【図６】第２の実施の形態における動作説明のためのタ
イミング図である。

【図７】従来例におけるマルチポートメモリの概略ブロ
ック図である。

【符号の説明】

１００ メモリセル １０１ メモリセルアレイ １０２ アドレスレジスタ １０３ 行デコーダ １０４ ワード線制御回路 １０５ プリチャージ回路 １０６ 行選択回路 １０７ 入出力回路 １１２ タイミング制御回路 １１２ 制御信号発生回路 １１２ アドレス競合検出回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ信号、アドレス信号および制御信
   号を独立に入力可能な複数のポートと、前記複数のポー
   トに対応する独立した複数の入出力回路と、前記複数の
   ポートから読み書きされるメモリと、書き込み要求と読
   み出し要求の同時発生時にメモリセルへのデータの書き
   込み動作の完了後に前記メモリセルからのデータの読み
   出し動作とが行われるように１マシンサイクル内で前記
   書き込みタイミング信号と読み出しタイミング信号とを
   ずらせて発生するタイミング制御回路と備えたマルチポ
   ートメモリ。
2. 【請求項２】 タイミング制御回路がメモリセルへのデ
   ータの書き込み要求と前記メモリセルからのデータの読
   み出し要求の同時発生時に書き込みタイミング信号を発
   生する基準タイミング発生回路と、前記書き込みタイミ
   ング信号を入力としてデータを格納する前記メモリセル
   へのデータの書き込み完了を判定する書き込み判定回路
   とからなり、前記書き込み判定回路は、前記メモリセル
   と同等の構成を有するダミーメモリセルと、前記書き込
   みタイミング信号に応答して前記ダミーメモリセルの記
   憶内容を反転させるための書き込みデータを発生して前
   記ダミーメモリセルに与える書き込みデータ発生回路
   と、前記ダミーメモリセルに書き込むべきデータと前記
   ダミーメモリセルに書き込まれたデータの一致を検出す
   るデータ一致検出回路と、前記データ一致検出回路の出
   力に基づいて前記ダミーメモリセルのデータの書き込み
   完了を検出する書き込み検出回路とからなり、前記書き
   込み検出回路の出力を読み出しタイミング信号とするこ
   とを特徴とする請求項１記載のマルチポートメモリ。