JPH1028240A - Amplifier-type solid state image-pickup element and its fixed pattern noise correction method and correction value writing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To eliminate the fixed pattern noises by building a storage element into an amplifier type sold-state image-pickup element for storing the correction signals which correct the fixed pattern noises. SOLUTION: The pixel signals are outputted to a vertical signal line 5 from one of both main electrodes of a pixel MOS transistor TR 2 of the row that is selected by a vertical selection pulse ϕV, outputted from a vertical-scanning circuit 3. These output pixel signals are held by a pixel signal load capacity element 8 through the break-make-break actions of a pixel signal operation switch 7. At the same time, the correction signals are outputted from the main electrode of a correction signal memory 19, where the correction value of the fixed pattern noises is written. These correction signals are held by a correction signal capacity element 17 through the break-make-break actions of a correction signal operation switch 18. These held pixel and correction signals are added together by a charge detection circuit 15 via a horizontal signal line 10, when a pixel signal horizontal switch 9 and a correction signal horizontal switch 16 conduct at a time, based on a horizontal scan pulse ϕH that is received from a horizontal shift resistor 11.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、増幅型固体撮像素
子、その固定パターンノイズ補正方法、並びに補正値書
き込み方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an amplification type solid-state imaging device, a fixed pattern noise correction method thereof, and a correction value writing method.

【０００２】[0002]

【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、ＣＣＤ固体撮像素子に代わって、スミアが無
く、微細画素の実現が可能である増幅型固体撮像素子が
開発されている。この増幅型固体撮像素子は、画素それ
ぞれに光信号の増幅作用を持たせるために、ＭＯＳ構造
等の能動素子（いわゆるＭＯＳ型トランジスタ）で画素
を形成し、光電変換により画素に蓄積された電荷をトラ
ンジスタの電流変調として信号を読み出すように構成さ
れる。2. Description of the Related Art In recent years, in accordance with a demand for higher resolution of a solid-state imaging device, an amplification type solid-state imaging device which has no smear and can realize fine pixels has been developed instead of a CCD solid-state imaging device. This amplifying solid-state imaging device forms a pixel with an active element (a so-called MOS transistor) such as a MOS structure in order to give each pixel an amplifying action of an optical signal, and charges accumulated in the pixel by photoelectric conversion. A signal is read out as current modulation of the transistor.

【０００３】[0003]

【発明が解決しようとする課題】図１１は、先に提案し
た増幅型固体撮像素子の比較例を示す。図１１におい
て、１は増幅型固体撮像素子を全体として示す。２は単
位画素（セル）を構成する受光素子、本例では画素ＭＯ
Ｓトランジスタを示し、複数の画素ＭＯＳトランジスタ
２が行列状に配列される。４は各行毎の画素ＭＯＳトラ
ンジスタ２の制御電極、即ちゲートに共通接続された垂
直選択線、３は垂直走査信号、即ち垂直選択パルスφＶ
〔φＶ₁ ，‥‥φＶ_m ，φＶ_m+1 ，‥‥〕を順次与える
垂直走査回路である。画素ＭＯＳトランジスタ２の一方
の主電極、即ちソースは各列毎に垂直信号線５に共通接
続され、他方の主電極即ちそのドレインが電源Ｖ_D に接
続される。FIG. 11 shows a comparative example of the amplification type solid-state imaging device proposed above. In FIG. 11, reference numeral 1 denotes an amplification type solid-state imaging device as a whole. 2 is a light receiving element constituting a unit pixel (cell), and in this example, a pixel MO
5 shows an S transistor, in which a plurality of pixel MOS transistors 2 are arranged in a matrix. Reference numeral 4 denotes a control electrode of the pixel MOS transistor 2 for each row, that is, a vertical selection line commonly connected to a gate, and 3 denotes a vertical scanning signal, that is, a vertical selection pulse φV.
A vertical scanning circuit for sequentially providing [φV ₁ , ΔφV _m , φV _{m + 1} , ‥‥]. One main electrodes, i.e., source of the pixel MOS transistor 2 are commonly connected to the vertical signal line 5 for each column, the other main electrode or the drain is connected to a power supply V _D.

【０００４】各垂直信号線５には、動作スイッチ（例え
ばＭＯＳスイッチ）７を介して信号電圧（電荷）を保持
する負荷容量素子８が接続され、その接続点が水平スイ
ッチ（例えばＭＯＳスイッチ）９を介して水平信号線１
０に接続される。負荷容量素子８は垂直信号線５と接地
電位との間に接続される。動作スイッチ７のゲートには
動作パルスφ_OPが印加される。水平スイッチ９のゲート
は共通接続されて水平シフトレジスタ１１に接続され、
この水平シフトレジスタ１１より水平スイッチ９に順次
水平走査信号、即ち水平走査パルスφＨ〔φＨ₁ ，‥‥
φＨ_n ，φＨ_n+1 ，‥‥〕が供給される。Each vertical signal line 5 is connected to a load capacitance element 8 for holding a signal voltage (charge) via an operation switch (for example, a MOS switch) 7, and the connection point is connected to a horizontal switch (for example, a MOS switch) 9. Horizontal signal line 1 through
Connected to 0. The load capacitance element 8 is connected between the vertical signal line 5 and the ground potential. An operation pulse φ _OP is applied to the gate of the operation switch 7. The gates of the horizontal switches 9 are commonly connected and connected to the horizontal shift register 11,
The horizontal shift register 11 sequentially supplies a horizontal switch 9 with a horizontal scanning signal, that is, a horizontal scanning pulse φH [φH ₁ ,.
φH _n , φH _{n + 1} , ‥‥].

【０００５】尚、図示せざるも、負荷容量素子８よりも
動作スイッチ側の垂直信号線５には負荷容量素子８及び
垂直信号線５を初期電圧にリセットするためのリセット
スイッチ（例えばＭＯＳスイッチ）が接続される。即
ち、このリセットスイッチのソースが垂直信号線５に接
続され、そのドレインにリセットバイアス電圧Ｖ_RBが与
えられ、そのゲートにリセットパルスφＶ_RST が供給さ
れるようになされる。Although not shown, a reset switch (for example, a MOS switch) for resetting the load capacitance element 8 and the vertical signal line 5 to an initial voltage is provided on the vertical signal line 5 closer to the operation switch than the load capacitance element 8. Is connected. That is, the source of the reset switch is connected to the vertical signal line 5, the reset bias voltage V _RB is applied to the drain, and the reset pulse φV _RST is supplied to the gate.

【０００６】動作スイッチ７、負荷容量素子８、水平ス
イッチ９、水平シフトレジスタ１１及び水平信号線１０
とによって、いわゆる水平走査回路１６が構成される。Operation switch 7, load capacitance element 8, horizontal switch 9, horizontal shift register 11, and horizontal signal line 10
These form a so-called horizontal scanning circuit 16.

【０００７】水平信号線１０の出力端には、反転増幅
器、例えば差動増幅器等を用いた演算増幅器１２と、検
出容量素子１３と、リセットスイッチ（例えばＭＯＳス
イッチ）１４とを備えた出力回路、いわゆる電荷検出回
路１５が接続される。即ち、水平信号線１０は電荷検出
回路１５の演算増幅器１２の反転入力端子に接続され、
その非反転入力端子に所定のバイアス電圧Ｖ_B が与えら
れる。このバイアス電圧Ｖ_B は、水平信号線１０の電位
を決めるためのものである。この演算増幅器１２に並列
に、すなわち、演算増幅器１２の反転入力端子と出力端
子間に検出容量素子１３が接続され、この検出容量素子
１３に水平信号線１０と検出容量素子１３をリセットす
るリセットスイッチ１４が並列接続される。リセットス
イッチ１４のゲートには、リセットパルスφ_R が印加さ
れる。At the output end of the horizontal signal line 10, an output circuit including an operational amplifier 12 using an inverting amplifier, for example, a differential amplifier, a detection capacitor 13, and a reset switch (for example, a MOS switch) 14, A so-called charge detection circuit 15 is connected. That is, the horizontal signal line 10 is connected to the inverting input terminal of the operational amplifier 12 of the charge detection circuit 15,
It is given a predetermined bias voltage V _B to the non-inverting input terminal thereof. This bias voltage V _B is for determining the potential of the horizontal signal line 10. A detection capacitor 13 is connected in parallel with the operational amplifier 12, that is, between the inverting input terminal and the output terminal of the operational amplifier 12, and a reset switch for resetting the horizontal signal line 10 and the detection capacitor 13 to the detection capacitor 13. 14 are connected in parallel. The gate of the reset switch 14, a reset pulse phi _R is applied.

【０００８】図１２は、単位画素（即ち画素ＭＯＳトラ
ンジスタ）２の半導体構造を示す断面図である。この図
１２において、３１は第１導電型例えばｐ型の半導体基
板、３２はオーバーフローバリア領域となる第２導電型
即ちｎ型の半導体ウエル領域、３３は光電変換された信
号電荷、この例ではホール３４を蓄積するｐ型半導体ウ
エル領域である。FIG. 12 is a sectional view showing a semiconductor structure of a unit pixel (ie, a pixel MOS transistor) 2. In FIG. 12, reference numeral 31 denotes a semiconductor substrate of a first conductivity type, for example, a p-type semiconductor substrate; 32, a semiconductor well region of a second conductivity type, ie, an n-type semiconductor well region serving as an overflow barrier region; 33, a photoelectrically converted signal charge; 34 are p-type semiconductor well regions.

【０００９】ｐ型半導体ウエル領域３３上に、ゲート絶
縁膜３７を介して例えば光を透過し得る薄膜の多結晶シ
リコンからなるリング状のゲート電極３８が形成され、
このリング状のゲート電極３８を挟んでセルファライン
にてその内側及び外側に対応するｐ型半導体ウエル領域
３３の表面にｎ型のソース領域３５及びドレイン領域３
６が形成される。ゲート電極３８直下のｐ型半導体ウエ
ル領域３３に光電変換によって蓄積されたホール３４
は、読み出し動作時におけるチャネル電流（ドレイン電
流）Ｉｄを制御し、そのチャネル電流Ｉｄの変化量が信
号出力となる。On the p-type semiconductor well region 33, a ring-shaped gate electrode 38 made of, for example, thin-film polycrystalline silicon which can transmit light is formed via a gate insulating film 37.
The n-type source region 35 and the drain region 3 are formed on the surface of the p-type semiconductor well region 33 corresponding to the inside and outside of the ring-shaped gate electrode 38 by self-line.
6 are formed. Hole 34 accumulated by photoelectric conversion in p-type semiconductor well region 33 immediately below gate electrode 38
Controls the channel current (drain current) Id during the read operation, and the amount of change in the channel current Id becomes a signal output.

【００１０】この図１１の増幅型固体撮像素子１では、
入射光により蓄積された信号電荷に応じて画素ＭＯＳト
ランジスタ２の主電極から出てくる画素信号が垂直信号
線５から動作スイッチ７を介して負荷容量素子８に送ら
れ保持される。そして、水平走査期間中に、水平シフト
レジスタ１１からの水平走査パルスφＨ〔φＨ₁ ，‥‥
φＨ_n ，φＨ_n+1 ，‥‥〕で水平スイッチ９が順次オン
して負荷容量素子８に保持された画素信号は、水平信号
線１０に電荷として流れ、電荷検出回路１５により電圧
に復調されて画素信号として出力端子ｔ_out に出力され
る。In the amplification type solid-state imaging device 1 shown in FIG.
A pixel signal output from the main electrode of the pixel MOS transistor 2 according to the signal charge accumulated by the incident light is sent from the vertical signal line 5 to the load capacitance element 8 via the operation switch 7 and held. Then, during the horizontal scanning period, the horizontal scanning pulse φH [φH ₁ ,.
φH _n , φH _{n + 1} , ‥‥], the horizontal switches 9 are sequentially turned on, and the pixel signals held in the load capacitance element 8 flow as charges on the horizontal signal line 10 and are demodulated into voltages by the charge detection circuit 15. And output to the output terminal t _out as a pixel signal.

【００１１】ところで、図１１の比較例の場合、水平走
査回路１６において、負荷容量素子８に保持した画素信
号を水平スイッチ９を介して水平信号線１０から電荷検
出回路１５に出力するとき、動作スイッチ７と水平スイ
ッチ９のしきい値電圧Ｖｔｈのバラツキが出力に乗って
しまい、画面上に縦筋状の固定パターンノイズとして現
われ、画質を劣化させていた。In the case of the comparative example shown in FIG. 11, when the horizontal scanning circuit 16 outputs the pixel signal held in the load capacitance element 8 from the horizontal signal line 10 to the charge detection circuit 15 via the horizontal switch 9, the operation is performed. Variations in the threshold voltage Vth of the switch 7 and the horizontal switch 9 appear on the output, appearing on the screen as vertical stripe-shaped fixed pattern noise, deteriorating the image quality.

【００１２】詳しい動作としては、垂直走査回路３から
の垂直選択パルスφＶ〔φＶ₁ ，‥‥φＶ_m ，φ
Ｖ_m+1 ，‥‥〕により垂直選択線４を通してｍ行目の画
素２が選択され、動作スイッチ７が導通（オン）するこ
とで選択されたｍ行目の画素２の画素信号が垂直信号線
５を介して負荷容量素子８に出力される。画素信号の出
力が完了したら、動作スイッチ７が遮断状態（オフ）に
入るが、このとき、動作スイッチ７のしきい値電圧Ｖｔ
ｈにバラツキがあると、そのバラツキに応じた電圧が負
荷容量素子８に保持される画素の信号電圧に加算され、
縦筋状の固定パターンノイズが水平出力回路、即ち電荷
検出回路１５の出力端子ｔ_out に現れる。As a detailed operation, a vertical selection pulse φV [φV ₁ , ΔφV _m , φ
V _{m + 1} , ‥‥], the pixel 2 in the m-th row is selected through the vertical selection line 4, and the operation switch 7 is turned on so that the pixel signal of the selected pixel 2 in the m-th row is a vertical signal. Output to the load capacitance element 8 via the line 5. When the output of the pixel signal is completed, the operation switch 7 enters a cutoff state (off). At this time, the threshold voltage Vt of the operation switch 7 is set.
If there is a variation in h, a voltage corresponding to the variation is added to the signal voltage of the pixel held in the load capacitance element 8, and
The vertical streak-shaped fixed pattern noise appears at the horizontal output circuit, that is, at the output terminal t _out of the charge detection circuit 15.

【００１３】これと同様に、負荷容量素子８に保持され
ている画素信号が、水平シフトレジスタ１１により順次
水平スイッチ９が導通し水平信号線１０を通して電荷検
出回路１５に送られるとき、水平スイッチ９が遮断状態
（オフ）から導通状態（オン）に移る際のしきい値電圧
Ｖｔｈにバラツキがあると、それに応じた電圧が水平信
号線１０を通して電荷検出回路１５で画素信号に加算さ
れ、縦筋状の固定パターンノイズが現われる。Similarly, when the pixel signal held in the load capacitance element 8 is sent to the charge detection circuit 15 through the horizontal signal line 10 by sequentially turning on the horizontal switch 9 by the horizontal shift register 11, the horizontal switch 9 If the threshold voltage Vth at the time of transition from the cutoff state (off) to the conduction state (on) varies, a voltage corresponding to the variation is added to the pixel signal by the charge detection circuit 15 through the horizontal signal line 10, and the vertical stripes Fixed pattern noise appears.

【００１４】更に詳細に、このＸＹアドレス型の増幅型
固体撮像素子における水平走査回路１６から発生する縦
筋状の固定パターンノイズの発生メカニズムを説明す
る。The mechanism of the generation of the vertical stripe-shaped fixed pattern noise generated from the horizontal scanning circuit 16 in the XY address type amplification type solid-state imaging device will be described in further detail.

【００１５】図１１の増幅型固体撮像素子１の負荷容量
素子８と水平スイッチ９と出力回路（電荷検出回路）１
５だけを抽出した等価回路を図１４に示す。説明の前提
として、ここでは水平スイッチ９のしきい値電圧Ｖｔｈ
のバラツキに注目する。A load capacitance element 8, a horizontal switch 9, and an output circuit (charge detection circuit) 1 of the amplification type solid-state imaging device 1 shown in FIG.
FIG. 14 shows an equivalent circuit in which only 5 is extracted. As a premise of the description, here, the threshold voltage Vth of the horizontal switch 9 is set.
Pay attention to the variation.

【００１６】図１４の負荷容量素子８に保持された画素
信号は、水平スイッチ９が導通状態になることで水平信
号線１０に電荷として流れ、電荷検出回路１５により電
圧に復調されて画素信号が撮像素子の出力端子ｔ_out に
出力される。The pixel signal held by the load capacitance element 8 shown in FIG. 14 flows as electric charge to the horizontal signal line 10 when the horizontal switch 9 is turned on, and is demodulated into a voltage by the electric charge detection circuit 15 to convert the pixel signal. It is output to the output terminal t _out of the image sensor.

【００１７】このとき、水平スイッチ９と水平信号線１
０の間に発生している容量が、水平スイッチ９の遮断状
態から導通状態に変わる時に大きく変化するため、水平
スイッチ９の遮断状態と導通状態の境界を決めているし
きい値電圧Ｖｔｈに、それぞれの列の水平スイッチ毎で
バラツキがあると、そのしきい値電圧Ｖｔｈのバラツキ
と容量の変化量の積で表される電荷が水平信号線１０に
現れるため、この電荷量に相当する縦筋状の固定パター
ンノイズが画素信号に重畳してしまう。At this time, the horizontal switch 9 and the horizontal signal line 1
Since the capacitance generated during 0 changes greatly when the horizontal switch 9 changes from the cut-off state to the conductive state, the threshold voltage Vth that determines the boundary between the cut-off state and the conductive state of the horizontal switch 9 is: If there is a variation between the horizontal switches in each column, a charge expressed by the product of the variation in the threshold voltage Vth and the amount of change in the capacitance appears on the horizontal signal line 10, so that a vertical stripe corresponding to this charge amount The fixed pattern noise is superimposed on the pixel signal.

【００１８】この様子を図１５において、水平スイッチ
９をキャパシタンスモデルに変換した水平スイッチの遮
断と導通の前後での２つの等価回路で説明する。図１５
Ａでは、水平スイッチ（ＭＯＳトランジスタ）９が遮断
状態（オフ）にあり、キャパシタンスモデルとしては水
平シフトレジスタ１１からのパルスφＨ_n が入る水平ス
イッチ９のゲートと画素信号が保持される負荷容量素子
８の間にゲート・ドレイン間キャパシタンス９１が発生
し、水平スイッチ９のゲートと水平信号線１０の間にゲ
ート・ソース間キャパシタンス９２が発生し、負荷容量
素子８と水平信号線１０は遮断されている。This situation will be described with reference to FIG. 15 which shows two equivalent circuits before and after the horizontal switch 9 is converted into a capacitance model before and after the horizontal switch 9 is turned off and on. FIG.
In A, there is a horizontal switch (MOS transistor) 9 disconnected state (OFF), the load capacitor element gate and the pixel signal of the horizontal switch 9 to enter the pulse .phi.H _n from the horizontal shift register 11 as a capacitance model is held 8 Between the gate of the horizontal switch 9 and the horizontal signal line 10, a gate-source capacitance 92 is generated between the gate of the horizontal switch 9 and the horizontal signal line 10, and the load capacitance element 8 and the horizontal signal line 10 are cut off. .

【００１９】一方、図１５Ｂでは、水平スイッチ（ＭＯ
Ｓトランジスタ）９が導通状態（オン）にあり、負荷容
量素子８は水平信号線１０に接続され、水平シフトレジ
スタ１１からのパルスφＨ_n が入る水平スイッチ９のゲ
ートと水平信号線１０の間にゲート・チャネル間キャパ
シタンス９３が発生する。ここでキャパシタンス９３の
容量は、図１５Ａのキャパシタンス９１と９２の合計容
量に比べてかなり大きい。On the other hand, in FIG. 15B, a horizontal switch (MO
S transistor) 9 is in the conductive state (ON), the load capacity element 8 is connected to the horizontal signal line 10, between the gate and the horizontal signal line 10 of the horizontal switch 9 to enter the pulse .phi.H _n from the horizontal shift register 11 A gate-to-channel capacitance 93 occurs. Here, the capacitance of the capacitance 93 is considerably larger than the total capacitance of the capacitances 91 and 92 in FIG. 15A.

【００２０】これら２つの状態（Ａ）（図１５Ａの状態
参照）、状態（Ｂ）（図１５Ｂの状態参照）が水平スイ
ッチ９のゲートに入るパルスφＨ_n の電圧に対して水平
スイッチ９のしきい値電圧Ｖｔｈを境に切り替えるた
め、夫々の水平スイッチ９でしきい値電圧Ｖｔｈにバラ
ツキがあると、そのしきい値電圧Ｖｔｈのバラツキと状
態（Ａ）と（Ｂ）の水平スイッチ９の容量の差との積が
水平信号線１０にバラツキ電荷として現われ、縦筋状の
固定パターンノイズになる。[0020] These (state see Figure 15A) 2 two states (A), condition (B) (see the state of FIG. 15B) is horizontal switch 9 Works the voltage pulse .phi.H _n entering the gate of the horizontal switch 9 In order to switch the threshold voltage Vth to the boundary, if there is a variation in the threshold voltage Vth in each horizontal switch 9, the variation in the threshold voltage Vth and the capacitance of the horizontal switch 9 in the state (A) and (B) The product of the difference and the difference appears on the horizontal signal line 10 as uneven charge, and becomes a vertical stripe-like fixed pattern noise.

【００２１】いま、キャパシタンス９１，９２，９３の
容量をそれぞれＣ_DG，Ｃ_GS，Ｃ_G とし、水平スイッチ９
のしきい値電圧ＶｔｈのバラツキをΔＶｔｈ、水平信号
線１０に現れるバラツキ電荷をΔｑ、電荷検出回路１５
の検出容量素子１３の容量をＣ_D 、出力に現れる縦筋状
の固定パターンノイズをΔＶ_out とすると、バラツキ電
荷Δｑと固定パターンノイズΔＶ_out は、数１で表され
る。[0021] Now, the capacity of the capacitance 91,92,93 C _DG, respectively, C _GS, and C _G, the horizontal switch 9
The variation of the threshold voltage Vth is ΔVth, the variation appearing on the horizontal signal line 10 is Δq, the charge detection circuit 15
Let C _{D be} the capacitance of the detection capacitive element 13 and ΔV _out be the vertical streak-shaped fixed pattern noise appearing in the output. The variation charge Δq and the fixed pattern noise ΔV _out are expressed by the following equation (1).

【００２２】[0022]

【数１】 (Equation 1)

【００２３】具体的に容量Ｃ_DG，Ｃ_GSが１ｆＦ、容量Ｃ
_G が２０ｆＦ、しきい値電圧ＶｔｈのバラツキΔＶｔｈ
が５０ｍＶ、検出容量素子１３の容量Ｃ_D が０．５ｐＦ
であるなら、固定パターンノイズΔＶ_out は１．８ｍＶ
になる。Specifically, the capacitances C _DG and C _GS are 1 fF, and the capacitance C
_G is 20 fF, variation ΔVth of threshold voltage Vth
0.5pF but 50 mV, the capacitance C _D of the detection capacitor element 13 is
, The fixed pattern noise ΔV _out is 1.8 mV
become.

【００２４】比較例の固体撮像素子１における駆動タイ
ミングチャートと縦筋状の固定パターンノイズの現われ
方を図１３に示す。同一行の画素２を選択する垂直選択
パルスφＶ〔φＶ₁ ，‥‥φＶ_m ，φＶ_m+1 ，‥‥〕は
水平ブランキング期間Ｔ_HBL毎に順次立ち上り、垂直選
択パルスφＶに同期して動作パルスφ_OPが立ち、画素信
号が負荷容量素子８に読み出される。負荷容量素子８に
保持されたある行の画素信号は、水平映像期間Ｔ_A に入
ると、水平シフトレジスタ１１からの水平走査パルスφ
Ｈ〔φＨ₁ ，‥‥φＨ_n ，φＨ_n+1 ，‥‥〕が順次立ち
上がることにより、水平スイッチ９が順次導通状態にな
り、出力端子ｔ_out に画素信号（出力信号）が現れる。FIG. 13 shows a drive timing chart of the solid-state imaging device 1 of the comparative example and how the vertical streak-like fixed pattern noise appears. Vertical selection pulse .phi.V for selecting a pixel 2 of the same row _{[φV 1, ‥‥ φV m, φV} m + 1, ‥‥ ] sequentially rising every horizontal blanking period T _HBL, operates in synchronism with the vertical selection pulse .phi.V When the pulse φ _OP rises, the pixel signal is read out to the load capacitance element 8. When a pixel signal of a certain row held by the load capacitance element 8 enters a horizontal video period T _A , the horizontal scanning pulse φ from the horizontal shift register 11
H _{[φH 1, ‥‥ φH n, φH} n + 1, ‥‥ ] By successively rises, becomes sequentially conducting state horizontal switch 9, the pixel signal (output signal) appears at the output terminal t _out.

【００２５】このとき、例えばどの画素２からも同じ信
号量が出力され、水平スイッチ９のしきい値電圧Ｖｔｈ
だけがそれぞれバラツキを持っていると、図１０のよう
に出力端子ｔ_out からの出力信号Ｓ₁ の信号量が一定で
なく、固定パターンノイズ成分Ｓ_N が重畳するように出
力信号が現れる。At this time, for example, the same signal amount is output from any pixel 2, and the threshold voltage Vth of the horizontal switch 9 is output.
If only has variations respectively, a no signal in the output signals S ₁ from the output terminal t _out as in FIG. 10 is constant, appears an output signal as a fixed pattern noise component S _N are superposed.

【００２６】これまでのＸＹアドレス型の増幅型固体撮
像素子１は、水平走査回路１６から発生する縦筋状の固
定パターンノイズを除去するのに、外部に固定パターン
ノイズを補正する回路を必要としていたため、固体撮像
素子の周辺回路と信号処理回路を含むシステムの規模が
大きくなり、システムのコストを上昇させる欠点があっ
た。The XY address type amplifying solid-state imaging device 1 so far requires an external circuit for correcting the fixed pattern noise in order to remove the vertical stripe-shaped fixed pattern noise generated from the horizontal scanning circuit 16. Therefore, the size of the system including the peripheral circuits of the solid-state imaging device and the signal processing circuit becomes large, and there is a disadvantage that the cost of the system increases.

【００２７】本発明は、上述の点に鑑み、水平走査回路
から発生する縦筋状の固定パターンノイズを除去するよ
うにした増幅型固体撮像素子を提供するものである。本
発明は、水平走査回路から発生する縦筋状の固定パター
ンノイズを除去するようにした増幅型固体撮像素子の固
定パターンノイズ補正方法を提供するものである。さら
に本発明は、上記固定パターンノイズ補正方法等に適用
される補正値書き込み方法を提供するものである。In view of the above, the present invention provides an amplifying solid-state imaging device which removes vertical streak-like fixed pattern noise generated from a horizontal scanning circuit. SUMMARY OF THE INVENTION The present invention provides a fixed pattern noise correction method for an amplification type solid-state imaging device which removes vertical streak-like fixed pattern noise generated from a horizontal scanning circuit. Further, the present invention provides a correction value writing method applied to the fixed pattern noise correction method and the like.

【００２８】[0028]

【課題を解決するための手段】本発明に係る増幅型固体
撮像素子は、水平走査回路内のスイッチ手段のバラツキ
に応じた補正信号を記憶する記憶素子を有し、画素信号
と同時に記憶素子に記憶させた補正信号を水平出力回路
に読み出すように構成する。An amplifying solid-state imaging device according to the present invention has a storage element for storing a correction signal corresponding to a variation of a switch means in a horizontal scanning circuit, and stores the correction signal in a storage element simultaneously with a pixel signal. The stored correction signal is read out to a horizontal output circuit.

【００２９】この構成によれば、画素信号と同時に記憶
素子に記憶させた補正信号を水平出力回路に読み出すこ
とにより、固定パターンノイズを含む画素信号から補正
信号が加算又は減算され、撮像素子外部の信号処理回路
を用いずに固定パターンノイズを除去することができ
る。According to this configuration, the correction signal stored in the storage element at the same time as the pixel signal is read out to the horizontal output circuit, so that the correction signal is added or subtracted from the pixel signal containing the fixed pattern noise. Fixed pattern noise can be removed without using a signal processing circuit.

【００３０】本発明に係る増幅型固体撮像素子の固定パ
ターンノイズ補正方法は、記憶素子に固定パターンノイ
ズの補正値を記憶させ、水平走査パルスによって画素信
号と補正値を混合して出力するようになす。A method of correcting a fixed pattern noise of an amplification type solid-state imaging device according to the present invention is such that a correction value of a fixed pattern noise is stored in a storage element, and a pixel signal and a correction value are mixed and output by a horizontal scanning pulse. Eggplant

【００３１】固定パターンノイズの補正値を記憶素子に
記憶させ、水平走査パルスによって、画素信号と補正値
を混合して出力することにより、画素信号から固定パタ
ーンノイズが除去され、固定パターンノイズを補正する
ことができる。The correction value of the fixed pattern noise is stored in the storage element, and the pixel signal and the correction value are mixed and output by the horizontal scanning pulse, thereby removing the fixed pattern noise from the pixel signal and correcting the fixed pattern noise. can do.

【００３２】本発明に係る補正値書き込み方法は、メモ
リトランジスタからなる記憶素子の一方の主電極にスイ
ッチング素子を接続し、スイッチング素子のオン・オフ
動作によって記憶素子の補正値の書き込みを行うように
する。In the correction value writing method according to the present invention, a switching element is connected to one main electrode of a storage element composed of a memory transistor, and the correction value is written to the storage element by an on / off operation of the switching element. I do.

【００３３】記憶素子の一方の主電極に接続されたスイ
ッチング素子をオン・オフすることで、記憶素子が記憶
している補正値（電圧）を変化することができる。又、
スイッチング素子のオン・オフ回数かオンの期間を調整
して望んだ補正値を得ることができる。By turning on / off a switching element connected to one main electrode of the storage element, the correction value (voltage) stored in the storage element can be changed. or,
A desired correction value can be obtained by adjusting the number of ON / OFF of the switching element or the ON period.

【００３４】[0034]

【発明の実施の形態】本発明に係る増幅型固体撮像素子
は、受光素子からの画素信号を行毎に出力端子に出力す
る水平走査回路を有する増幅型固体撮像素子において、
水平走査回路内のスイッチ手段のバラツキに応じた補正
信号を記憶する記憶素子を有し、画素信号と同時に記憶
素子に記憶させた補正信号を水平出力回路に読み出す構
成とする。DESCRIPTION OF THE PREFERRED EMBODIMENTS An amplification type solid-state imaging device according to the present invention is an amplification type solid-state imaging device having a horizontal scanning circuit for outputting a pixel signal from a light receiving element to an output terminal for each row.
The horizontal scanning circuit has a storage element for storing a correction signal according to the variation of the switch means, and the correction signal stored in the storage element at the same time as the pixel signal is read out to the horizontal output circuit.

【００３５】本発明に係る増幅型固体撮像素子は、上記
増幅型固体撮像素子において、受光素子を行列状に配置
し、同一行の受光素子の制御電極を垂直走査回路からの
垂直選択線に共通接続し、同一列の受光素子の主電極を
垂直信号線に共通接続し、記憶素子を受光素子の列毎に
対応して配置したＸＹマトリックス型の構成とする。In the amplifying solid-state imaging device according to the present invention, in the amplifying solid-state imaging device, the light receiving elements are arranged in a matrix, and the control electrodes of the light receiving elements in the same row are shared by a vertical selection line from a vertical scanning circuit. The main electrodes of the light receiving elements in the same column are connected in common to a vertical signal line, and the storage elements are arranged in an XY matrix type in which the memory elements are arranged corresponding to each column of the light receiving elements.

【００３６】記憶素子としては、フローティングゲート
ＭＯＳトランジスタ又はＭＯＮＯＳ構造のトランジスタ
を用いることができる。As the storage element, a floating gate MOS transistor or a transistor having a MONOS structure can be used.

【００３７】補正信号としては、記憶素子のフローティ
ングゲートにホットエレクトロンを注入し、変化したし
きい値電圧を用いることができる。As the correction signal, a threshold voltage changed by injecting hot electrons into the floating gate of the storage element can be used.

【００３８】補正信号としては、記憶素子のフローティ
ングゲートに対してトンネル酸化膜を介して書き込み電
極とフローティングゲート間のトンネル電流により電子
を注入し、又は引き抜き、変化したしきい値電圧を用い
ることができる。As the correction signal, a threshold voltage changed by injecting or extracting electrons by a tunnel current between the write electrode and the floating gate via the tunnel oxide film to the floating gate of the storage element and using the changed threshold voltage is used. it can.

【００３９】前記増幅型固体撮像素子においては、画素
信号と記憶素子の補正信号を夫々別の容量素子に保持
し、スイッチ手段を介して同一の水平信号線で混合して
出力する構成とする。In the amplification type solid-state image pickup device, the pixel signal and the correction signal of the storage element are respectively held in separate capacitance elements, and are mixed and output on the same horizontal signal line via the switch means.

【００４０】この夫々の容量素子としては、画素信号を
保持する容量素子の容量より、記憶素子の補正信号を保
持する容量素子の容量を小さくして構成する。Each of the capacitance elements is configured such that the capacitance of the capacitance element holding the correction signal of the storage element is smaller than the capacitance of the capacitance element holding the pixel signal.

【００４１】補正信号としては、垂直オプチカルブラッ
クの信号を基準信号にして得ることができる。The correction signal can be obtained using a vertical optical black signal as a reference signal.

【００４２】本発明に係る増幅型固体撮像素子の固定パ
ターンノイズ補正方法は、記憶素子に固定パターンノイ
ズの補正値を記憶させ、水平走査パルスによって画素信
号と補正値を混合して出力し、固定パターンノイズを補
正する。According to the fixed pattern noise correction method for an amplification type solid-state imaging device according to the present invention, a fixed value of fixed pattern noise is stored in a storage element, a pixel signal and a correction value are mixed and output by a horizontal scanning pulse, and the fixed value is fixed. Correct pattern noise.

【００４３】この補正値を得るための基準信号として
は、垂直オプチカルブラックの信号を用いることができ
る。As a reference signal for obtaining this correction value, a vertical optical black signal can be used.

【００４４】本発明に係る補正値書き込み方法は、メモ
リトランジスタからなる記憶素子の一方の主電極にスイ
ッチング素子を接続し、スイッチング素子のオン・オフ
動作によって記憶素子への補正値の書き込みを選択的に
行うようにする。In the correction value writing method according to the present invention, a switching element is connected to one main electrode of a storage element composed of a memory transistor, and writing of the correction value to the storage element is selectively performed by turning on / off the switching element. To do.

【００４５】この補正値を得るための基準信号として
は、垂直オプチカルブラックの信号を用いることができ
る。As a reference signal for obtaining this correction value, a vertical optical black signal can be used.

【００４６】以下、画面を参照して本発明の実施例につ
いて説明する。An embodiment of the present invention will be described below with reference to a screen.

【００４７】図１は、本発明による増幅型固体撮像素子
の一実施例を示す。本例に係る増幅型固体撮像素子４１
は、行列状に配列された複数の受光素子、即ち単位画素
（セル）を構成する画素トランジスタ、例えば画素ＭＯ
Ｓトランジスタ２と、同一行の画素ＭＯＳトランジスタ
２の制御電極（即ちゲート電極）を接続した垂直選択線
４に垂直選択パルスφＶ〔φＶ₁ ，‥‥φＶ_m ，φＶ
_m+1 ，‥‥〕を印加する垂直走査回路３と、同一列の画
素ＭＯＳトランジスタ２の一方の主電極（即ちソース電
極）を接続した垂直信号線５と、この垂直信号線５に接
続された画素信号用動作スイッチ（例えばＭＯＳスイッ
チ）７、画素信号用負荷容量素子８、画素信号用水平ス
イッチ（例えばＭＯＳスイッチ）９、水平信号線１０、
補正信号用動作スイッチ（例えばＭＯＳスイッチ）１
８、補正信号用容量素子１７、補正信号用水平スイッチ
１６、補正信号メモリ素子１９、補正信号書き込みスイ
ッチ（例えばＭＯＳスイッチ）２０及び水平シフトレジ
スタ１１を含む水平走査回路４２と、水平信号線１０に
接続された出力回路、即ち電荷検出回路１５とから構成
される。FIG. 1 shows an embodiment of an amplification type solid-state imaging device according to the present invention. Amplification type solid-state imaging device 41 according to this example
Is a plurality of light receiving elements arranged in a matrix, that is, a pixel transistor constituting a unit pixel (cell), for example, a pixel MO
A vertical selection pulse φV [φV ₁ , ΔφV _m , φV] is applied to a vertical selection line 4 connecting the S transistor 2 and the control electrode (that is, the gate electrode) of the pixel MOS transistor 2 in the same row.
_{m + 1} , ‥‥], a vertical signal line 5 connected to one main electrode (ie, source electrode) of the pixel MOS transistor 2 in the same column, and a vertical signal line 5 connected to the vertical signal line 5. A pixel signal operation switch (for example, a MOS switch) 7, a pixel signal load capacitance element 8, a pixel signal horizontal switch (for example, a MOS switch) 9, a horizontal signal line 10,
Operation switch for correction signal (for example, MOS switch) 1
8, a horizontal scanning circuit 42 including a correction signal capacitance element 17, a correction signal horizontal switch 16, a correction signal memory element 19, a correction signal writing switch (for example, a MOS switch) 20, and a horizontal shift register 11, and a horizontal signal line 10. It comprises an output circuit connected thereto, that is, a charge detection circuit 15.

【００４８】即ち、複数の画素ＭＯＳトランジスタ２が
行列状に配列され、同一行の画素ＭＯＳトランジスタ２
の制御電極、即ちゲートが垂直選択線４に共通接続さ
れ、同一列の画素ＭＯＳトランジスタ２の一方の主電
極、即ちソースが垂直信号線５に共通接続されると共
に、他方の主電極、即ちドレインが電源Ｖ_D に接続され
る。That is, a plurality of pixel MOS transistors 2 are arranged in a matrix, and
Of the pixel MOS transistors 2 in the same column, that is, the source is commonly connected to the vertical signal line 5, and the other main electrode, that is, the drain is connected. _Are connected to the power supply VD.

【００４９】そして、垂直信号線５に動作パルスφ_OPに
より制御される画素信号用動作スイッチ７を介して画素
ＭＯＳトランジスタ２の画素信号を保持する画素信号用
負荷容量素子８が接続され、この画素信号用負荷容量素
子８と水平信号線１０との間に水平シフトレジスタ１１
からの水平走査パルスφＨ〔φＨ₁ ，‥‥φＨ_n ，φＨ
_n+1 ，‥‥〕により、制御される画素信号用水平スイッ
チ９が接続される。The pixel signal load capacitance element 8 for holding the pixel signal of the pixel MOS transistor 2 is connected to the vertical signal line 5 via the pixel signal operation switch 7 controlled by the operation pulse φ _OP. A horizontal shift register 11 is provided between the signal load capacitance element 8 and the horizontal signal line 10.
Horizontal scanning pulse φH [φH ₁ , ΔφH _n , φH
_{n + 1} ,...], the pixel signal horizontal switch 9 to be controlled is connected.

【００５０】一方、補正信号メモリ（例えばフラッシュ
メモリ、ＥＰＲＯＭなどのフローティングゲートＭＯＳ
トランジスタ、或はＭＯＮＯＳ構造のトランジスタ等で
構成されるメモリ）１９は、この画素ＭＯＳトランジス
タ２の各列に対応して夫々設けられる。この補正信号メ
モリ１９の一方の主電極（即ちソース電極）が上記動作
パルスφ_OPによって制御される補正信号用動作スイッチ
１８を介して補正信号用容量素子１７に接続され、この
補正信号用容量素子１７と水平信号線１０との間に水平
シフトレジスタ１１からの水平走査パルスφＨ〔φ
Ｈ₁ ，‥‥φＨ_n ，φＨ_n+1 ，‥‥〕により制御される
補正信号用水平スイッチ１６が接続される。On the other hand, a correction signal memory (for example, a floating gate MOS such as a flash memory and an EPROM)
A transistor 19 or a memory having a MONOS transistor or the like) 19 is provided for each column of the pixel MOS transistors 2. One main electrode (that is, the source electrode) of the correction signal memory 19 is connected to the correction signal capacitor 17 via the correction signal operation switch 18 controlled by the operation pulse φ _OP . 17 between the horizontal signal line 10 and the horizontal scanning pulse φH [φ
H ₁ , _{ φH _n , φH _{n + 1} ,...] Are connected.

【００５１】補正信号メモリ１９の一方の主電極（ソー
ス電極）には、補正信号書き込みスイッチ（例えばＭＯ
Ｓスイッチ）２０が接続され、この補正信号書き込みス
イッチ２０の制御電極に水平シフトレジスタからの水平
走査パルスφＨ〔φＨ₁ ，‥‥φＨ_n ，φＨ_n+1 ，‥
‥〕が与えられるようになされている。回各列に対応す
る各補正信号メモリ１９の他方の主電極（ドレイン電
極）は、所要の電圧Ｖ_DCを印加する共通端子ｔ_VDC に接
続され、その制御電極が制御電圧Ｖ_GCを印加するための
共通制御端子ｔ_VGC に接続される。One of the main electrodes (source electrodes) of the correction signal memory 19 has a correction signal writing switch (for example, MO
S switch) 20 is connected, the horizontal scanning pulse .phi.H [.phi.H ₁ from the horizontal shift register to the control electrode of the correction signal writing switch _{20, ‥‥ φH n, φH n} + 1, ‥
‥] is given. The other main electrode of each of the correction signal memory 19 corresponding to the times the respective columns (the drain electrode) is connected to the common terminal t _VDC to apply a required voltage V _DC, since the control electrode applying a control voltage V _{GC Are} connected to a common control terminal t _VGC .

【００５２】水平信号線１０の出力端に接続される電荷
検出回路１５は、前述と同様に、反転増幅器例えば差動
増幅器等を用いた演算増幅器１２と、検出容量素子１３
と、リセットスイッチ（例えばＭＯＳスイッチ）１４と
を備えて成る。水平信号線１０は演算増幅器１２の反転
入力端子に接続され、その非反転入力端子に所定のバイ
アス電圧Ｖ_B が与えられる。検出容量素子１３は演算増
幅器１２の反転入力端子と出力端子間に接続され、この
検出容量素子１３に並列にリセットパルスφ_Rが印加さ
れるリセットスイッチ（例えばＭＯＳスイッチ）１４が
接続される。As described above, the charge detection circuit 15 connected to the output terminal of the horizontal signal line 10 includes an operational amplifier 12 using an inverting amplifier, for example, a differential amplifier, and a detection capacitor 13.
And a reset switch (for example, a MOS switch) 14. The horizontal signal line 10 is connected to the inverting input terminal of the operational amplifier 12 is given a predetermined bias voltage V _B to the non-inverting input terminal thereof. Detection capacitor element 13 is connected between the inverting input terminal of the operational amplifier 12 and the output terminal, the reset switch (e.g. MOS switch) 14 a reset pulse phi _R is applied in parallel to the detection capacitor element 13 is connected.

【００５３】次に、かかる増幅型固体撮像素子４１の動
作を、撮像動作及び固定パターンノイズの補正値書き込
み動作に分けて説明する。まず、撮像動作について説明
する。垂直走査回路３から出された垂直選択パルスφＶ
〔φＶ₁ ，‥‥φＶ_m ，φＶ_m+1 ，‥‥〕により選択さ
れた行の画素ＭＯＳトランジスタ２の一方の主電極（ソ
ース電極）から垂直信号線５に出力された画素信号は、
画素信号用動作スイッチ７が遮断→導通→遮断（読み出
し）の動作をすることで画素信号用負荷容量素子８に保
持される。一方、これと同時に、固定パターンノイズの
補正値を書き込んだ補正信号メモリ１９の主電極（ソー
ス電極）から出力される補正信号は、補正信号用動作ス
イッチ１８が遮断→導通→遮断（読み出し）の動作をす
ることで補正信号用容量素子１７に保持される。Next, the operation of the amplifying solid-state imaging device 41 will be described by dividing it into an imaging operation and an operation of writing a correction value of fixed pattern noise. First, the imaging operation will be described. The vertical selection pulse φV output from the vertical scanning circuit 3
The pixel signal output from one main electrode (source electrode) of the pixel MOS transistor 2 in the row selected by [φV ₁ , {φV _m , φV _{m + 1} , ‥‥] to the vertical signal line 5 is
The pixel signal operation switch 7 performs a cut-off → conduction → cut-off (readout) operation, so that the pixel signal load capacitance element 8 holds the pixel signal. On the other hand, at the same time, the correction signal output from the main electrode (source electrode) of the correction signal memory 19 in which the correction value of the fixed pattern noise has been written is changed by the correction signal operation switch 18 from cut-off → conduction → cut-off (read) By performing the operation, the correction signal is held in the correction signal capacitor 17.

【００５４】これらの一連の動作により、画素信号用負
荷容量素子８と補正信号用容量素子１７に保持された画
素信号と補正信号は、水平シフトレジスタ１１からの水
平走査パルスφＨ〔φＨ₁ ，‥‥φＨ_n ，φＨ_n+1 ，‥
‥〕に従って画素信号用水平スイッチ９と補正信号用水
平スイッチ１６を同時に導通状態にすることにより、水
平信号線１０を通して出力回路、即ち電荷検出回路１５
で加算され、これによって、画素信号から縦筋状の固定
パターンノイズが除去される。By a series of these operations, the pixel signal and the correction signal held in the pixel signal load capacitance element 8 and the correction signal capacitance element 17 are converted into the horizontal scanning pulse φH [φH ₁ ,. _{ ΦH _n , φH _{n + 1} , ‥
‥], the pixel signal horizontal switch 9 and the correction signal horizontal switch 16 are simultaneously turned on, so that the output circuit, that is, the charge detection circuit 15 is passed through the horizontal signal line 10.
, Thereby removing vertical streak-like fixed pattern noise from the pixel signal.

【００５５】この撮像動作における駆動タイミングチャ
ートは、図３に示すように、比較例の撮像素子のもの
（図１０参照）と同じであり、端子ｔ_VGC ，ｔ_VDC に電
源電圧（例えば５Ｖ）が与えられている点と、出力端子
ｔ_out に固定パターンノイズが現われない点以外は、図
１０と同一になる。As shown in FIG. 3, the driving timing chart in this imaging operation is the same as that of the imaging device of the comparative example (see FIG. 10), and the power supply voltage (for example, 5 V) is applied to the terminals t _VGC and t _VDC. It is the same as FIG. 10 except that it is given and that no fixed pattern noise appears at the output terminal t _out .

【００５６】同一行の画素ＭＯＳトランジスタ２を選択
する垂直選択パルスφＶ〔φＶ₁ ，‥‥φＶ_m ，φＶ
_m+1 ，‥‥〕は、水平ブランキング期間Ｔ_HBL 毎に順次
立ち上り、垂直選択パルスφＶに同期して動作パルスφ
_OPが立ち、画素信号が画素信号用負荷容量素子８に読み
出され保持される。それと同時に、補正信号メモリ１９
の主電極（ソース電極）から補正信号用動作スイッチ１
８が遮断→導通→遮断の動作をすることで、補正信号用
容量素子に補正信号が読み出され保持される。A vertical selection pulse φV [φV ₁ , ΔφV _m , φV] for selecting the pixel MOS transistor 2 in the same row.
_{m + 1} , ‥‥] sequentially rises every horizontal blanking period T _HBL , and operates in synchronization with the vertical selection pulse φV.
_{The OP} is activated, and the pixel signal is read out and held by the pixel signal load capacitance element 8. At the same time, the correction signal memory 19
Operation switch 1 for the correction signal from the main electrode (source electrode)
The correction signal is read out and held in the correction signal capacitance element by the cut-off → conduction → cut-off operation of 8.

【００５７】画素信号用負荷容量素子８と補正信号用容
量素子１７に保持されたある行の画素信号と補正信号
は、水平映像期間Ｔ_A に入ると、水平シフトレジスタ１
１からの水平走査パルスφＨ〔φＨ₁ ，‥‥φＨ_n ，φ
Ｈ_n+1 ，‥‥〕が順次立ち上がることにより、画素信号
用水平スイッチ９と補正信号用水平スイッチ１６が同時
に導通状態になり、出力端子ｔ_out に画素信号と補正信
号の加算された信号が現れる。このとき、例えば、どの
画素ＭＯＳトランジスタ２からも同じ信号量が出力さ
れ、水平スイッチ９のしきい値電圧Ｖｔｈがそれぞれバ
ラツキを持っていても、適正な補正信号を記憶した補正
信号メモリ１９からの補正信号が加算されるため、図３
に示すように、出力信号の信号量Ｓ₂ が一定になり、固
定パターンノイズ成分がない出力信号が得られる。[0057] pixel signal and the correction signal on a line held by the pixel signal for the load capacity element 8 and the correction signal for the capacitor element 17, enters the horizontal video period T _A, the horizontal shift register 1
1 from the horizontal scanning pulse φH [φH ₁ , ΔφH _n , φ
H _{n + 1} , ‥‥] sequentially rises, the pixel signal horizontal switch 9 and the correction signal horizontal switch 16 are simultaneously turned on, and the signal obtained by adding the pixel signal and the correction signal to the output terminal t _out. appear. At this time, for example, the same signal amount is output from any of the pixel MOS transistors 2, and even if the threshold voltage Vth of the horizontal switch 9 varies, the correction signal from the correction signal memory 19 in which the appropriate correction signal is stored. Since the correction signal is added, FIG.
As shown in ( ₂₎ , the signal amount S2 of the output signal becomes constant, and an output signal having no fixed pattern noise component is obtained.

【００５８】このとき、補正信号用容量素子１７は、画
素信号用負荷容量素子８に対して例えば２桁小さい値に
設定しておくと、１ｍＶの固定パターンノイズを補正す
るのに補正信号メモリ１９に記憶する補正値を１００ｍ
Ｖと大きい値にすることができ、補正値の書き込みの誤
差を低減することができる。At this time, if the correction signal capacitance element 17 is set to a value, for example, two digits smaller than the pixel signal load capacitance element 8, the correction signal memory 19 is used to correct a fixed pattern noise of 1 mV. 100m correction value stored in
V and a large value, and an error in writing the correction value can be reduced.

【００５９】次に、固定パターンノイズの補正値書き込
み動作について説明する。固定パターンノイズの補正値
書き込み動作としては、画素信号に重畳されている固定
パターンノイズを丁度打ち消すようなアナログ値を、補
正信号メモリにフラッシュメモリと同じような方法で書
き込む方法を取る。Next, the operation of writing a fixed pattern noise correction value will be described. As a fixed pattern noise correction value writing operation, a method is used in which an analog value that just cancels out the fixed pattern noise superimposed on the pixel signal is written to the correction signal memory in the same manner as the flash memory.

【００６０】図２Ａ，Ｂは、補正信号メモリ１９の構造
の一例とその動作を示した図である。この補正信号メモ
リ１９は、いわゆるフローティングゲートＭＯＳトラン
ジスタで構成される。即ち、例えばｐ型半導体ウエル領
域５１にｎ型のソース領域５２及びドレイン領域５３を
形成し、このソース領域５２及びドレイン領域５３間の
ｐ型半導体ウエル領域５１に第１のゲート絶縁膜５４を
介して浮遊電極（いわゆるフローティングゲート電極）
５５を形成し、さらにその上に第２のゲート絶縁膜５６
を介して制御電極（いわゆるコントロールゲート電極）
５７を形成して構成される。この補正信号メモリ１９の
制御電極５７には共通制御端子ｔ_VGC を通して所要の制
御電圧Ｖ_GCが与えられ、その一方の主電極、即ちドレイ
ン電極には共通端子ｔ_VDC を通じて所要の電圧Ｖ_DCが与
えられる。又補正信号メモリ１９の他方の主電極（即ち
ソース電極）は補正信号書き込みスイッチ２０を介して
接地される。FIGS. 2A and 2B show an example of the structure of the correction signal memory 19 and its operation. This correction signal memory 19 is constituted by a so-called floating gate MOS transistor. That is, for example, an n-type source region 52 and a drain region 53 are formed in the p-type semiconductor well region 51, and the p-type semiconductor well region 51 between the source region 52 and the drain region 53 is provided with the first gate insulating film 54 therebetween. Floating electrode (so-called floating gate electrode)
55, and a second gate insulating film 56 is further formed thereon.
Via a control electrode (so-called control gate electrode)
57 are formed. A required control voltage V _GC is applied to a control electrode 57 of the correction signal memory 19 through a common control terminal t _VGC , and a required voltage V _DC is applied to one main electrode, namely, a drain electrode through a common terminal t _VDC. Can be The other main electrode (that is, the source electrode) of the correction signal memory 19 is grounded via the correction signal writing switch 20.

【００６１】まず、補正信号メモリ１９の制御電極に共
通制御端子ｔ_VGC を通じて書き込み電圧Ｖ_GC（例えば約
１２Ｖ）を与え、補正信号メモリ１９の一方の主電極
（ドレイン電極）に共通端子ｔ_VDC を通じて所要の電圧
Ｖ_DC、即ち電源電圧（例えば約６Ｖ）を与え、水平シフ
トレジスタ１１からの水平走査パルスφＨ〔φＨ₁ ，‥
‥φＨ_n ，φＨ_n+1 ，‥‥〕により補正信号書き込みス
イッチ２０を導通状態にして補正信号メモリ１９にドレ
イン電流を流し、発生したホットエレクトロン５９を補
正信号メモリ１９の浮遊電極５５に注入し、その電位を
制御する（図２Ａ参照）。First, a write voltage V _GC (for example, about 12 V) is applied to the control electrode of the correction signal memory 19 through the common control terminal t _VGC , and one main electrode (drain electrode) of the correction signal memory 19 is applied through the common terminal t _VDC . A required voltage V _DC , that is, a power supply voltage (for example, about 6 V) is applied, and a horizontal scanning pulse φH [φH ₁ ,.
[ΦH _n , φH _{n + 1} , ‥‥], the correction signal writing switch 20 is made conductive, and a drain current flows through the correction signal memory 19, and the generated hot electrons 59 are injected into the floating electrode 55 of the correction signal memory 19. , And its potential is controlled (see FIG. 2A).

【００６２】補正信号メモリ１９に書き込む補正信号値
は、このホットエレクトロン注入量を決める書き込み時
間とか、書き込み回数を制御することで決まる。The value of the correction signal to be written into the correction signal memory 19 is determined by controlling the writing time for determining the hot electron injection amount or the number of times of writing.

【００６３】また、補正信号メモリ１９の補正信号値を
書き換える場合は、図２Ｂに示すように、共通制御端子
ｔ_VGC に制御電圧Ｖ_GC、即ち消去電圧（例えば約０Ｖ）
を与え、共通端子ｔ_VDC を通じて共通主電極に所要の電
圧Ｖ_DC、即ち高い電圧（例えば約１２Ｖ）を与え、水平
シフトレジスタ１１からの水平走査パルスφＨは与えず
に補正信号メモリ１９の主電極（ソース電極）を浮遊状
態にすることで、すべての補正信号メモリ１９の浮遊電
極５５に注入されているホットエレクトロン５９を一旦
ＦＮトンネリングにより引き抜き、補正信号メモリ１９
を消去した後、再び前述と同じ書き込み動作をする。When rewriting the correction signal value in the correction signal memory 19, as shown in FIG. 2B, the control voltage V _GC , that is, the erasing voltage (for example, about 0 V) is applied to the common control terminal t _VGC.
And a required voltage V _DC , that is, a high voltage (for example, about 12 V) is applied to the common main electrode through the common terminal t _VDC , and the horizontal scanning pulse φH from the horizontal shift register 11 is not applied to the main electrode of the correction signal memory 19. By bringing the (source electrode) into a floating state, the hot electrons 59 injected into the floating electrodes 55 of all the correction signal memories 19 are once extracted by FN tunneling, and the correction signal memories 19 are removed.
Is erased, and the same write operation as described above is performed again.

【００６４】この補正値書き込み動作におけるタイミン
グチャート例を図４に示す。ここでは、水平シフトレジ
スタ１１からの水平走査パルスφＨ〔φＨ₁ ，‥‥φＨ
_n ，φＨ_n+1 ，‥‥〕に同期させて、共通制御端子ｔ
_VGC に書き込み電圧パルスＶ_GCを１，‥‥ｎ，ｎ＋１，
‥‥番目ごとに立て、そのパルス幅（補正値メモリ書き
込み時間）を変化させることにより、それぞれの補正信
号メモリ１９に適切な補正値を書き込む。FIG. 4 shows an example of a timing chart in the correction value writing operation. Here, the horizontal scanning pulse φH [φH ₁ , φφH from the horizontal shift register 11 is used.
_n , φH _{n + 1} , ‥‥] and the common control terminal t
1 the write voltage pulse V _GC in _{VGC, ‥‥ n, n + 1} ,
An appropriate correction value is written in each correction signal memory 19 by changing the pulse width (correction value memory writing time) for each ‥‥ th pulse.

【００６５】上記の補正書き込み動作で、補正信号メモ
リ１９に書き込む補正値としては、固定パターンノイズ
ΔＶ_out が出力端子ｔ_out に１．８ｍＶ現れている条件
で、撮像素子の補正信号用容量素子１７の容量Ｃ_c が
４．５ｆＦで、検出容量素子１３の容量Ｃ_D が０．５ｐ
Ｆであるなら、補正信号メモリ１９に０．２Ｖの補正値
（しきい値電圧）を書き込めば良い。書き込んだ補正値
（しきい値電圧）をΔＶ_mem で表わすなら、数２で求め
られる。As a correction value to be written into the correction signal memory 19 in the above correction writing operation, under the condition that the fixed pattern noise ΔV _out appears at 1.8 mV at the output terminal t _out , the correction signal capacitor 17 of the image pickup device is used. in capacity C _c of 4.5FF, capacitance C _D of the detection capacitor element 13 is 0.5p
If F, a correction value (threshold voltage) of 0.2 V may be written in the correction signal memory 19. If the written correction value (threshold voltage) is represented by _ΔVmem , it can be obtained by _Expression 2.

【００６６】[0066]

【数２】 (Equation 2)

【００６７】尚、補正信号メモリ１９における補正値の
制御としてパルス幅を変化させる代わりに、例えば一定
パルス幅の書き込み電圧パルスのパルス数を変えること
によっても補正値の制御ができる。Incidentally, instead of changing the pulse width as the control of the correction value in the correction signal memory 19, the correction value can be controlled by, for example, changing the number of write voltage pulses having a constant pulse width.

【００６８】補正信号メモリ１９として、上例ではフロ
ーティングＭＯＳトランジスタで構成したが、その他、
例えばソース領域及びドレイン領域間の半導体領域上
に、ＳｉＯ₂ 層，ＳｉＮ層，ＳｉＯ₂ 層を介して制御電
極を形成し、ＳｉＮ層をいわゆるホットエレクトロンを
注入する層として用いる、いわゆるＭＯＮＯＳ構造のト
ランジスタを用いることもできる。In the above example, the correction signal memory 19 is constituted by a floating MOS transistor.
For example, a transistor having a so-called MONOS structure in which a control electrode is formed on a semiconductor region between a source region and a drain region via an SiO ₂ layer, a SiN layer, and an SiO ₂ layer, and the SiN layer is used as a layer for injecting so-called hot electrons. Can also be used.

【００６９】次に、図５は本発明に係る増幅型固体撮像
素子の他の実施例を示す。この例は、補正値メモリの構
造を変え、一括した消去ではなく、＋／−の書き込みを
可能にした方式である。Next, FIG. 5 shows another embodiment of the amplification type solid-state imaging device according to the present invention. In this example, the structure of the correction value memory is changed so that +/− writing can be performed instead of batch erasing.

【００７０】本例に係わる増幅型固体撮像素子６１は、
行列状に配列された複数の画素、即ち画素ＭＯＳトラン
ジスタ２と、同一行の画素ＭＯＳトランジスタ２の制御
電極（ゲート電極）を接続した垂直選択線４に垂直選択
パルスφＶ〔φＶ₁ ，‥‥φＶ_m ，φＶ_m+1 ，‥‥〕を
印加する垂直走査回路３と、同一列の画素ＭＯＳトラン
ジスタ２の一方の主電極（即ちソース電極）を接続した
垂直信号線５と、この垂直信号線５に接続された画素信
号用動作スイッチ（例えばＭＯＳスイッチ）７、画素信
号用負荷容量素子８、画素信号用水平スイッチ（例えば
ＭＯＳスイッチ）９、水平信号線１０、補正信号用動作
スイッチ（例えばＭＯＳスイッチ）１８、補正信号用容
量素子１７、補正信号用水平スイッチ（例えばＭＯＳス
イッチ）１６、さらに補正信号メモリ２１、ブートスト
ラップ容量素子２２、カップリング容量素子２３，２
４、クランプダイオード２５〔２５ａ，２５ｂ〕、イン
バータ２６及び水平シフトレジスタ１１を含む水平走査
回路６２と、水平信号線１０に接続された出力回路、即
ち電荷検出回路１５とで構成される。The amplification type solid-state imaging device 61 according to the present embodiment comprises:
A vertical selection pulse φV [φV ₁ , φφV is applied to a vertical selection line 4 that connects a plurality of pixels arranged in a matrix, that is, a pixel MOS transistor 2 and a control electrode (gate electrode) of the pixel MOS transistor 2 in the same row. _m , φV _{m + 1} , ‥‥], a vertical signal line 5 connected to one main electrode (ie, source electrode) of the pixel MOS transistor 2 in the same column, and a vertical signal line 5 , A pixel signal load capacitance element 8, a pixel signal horizontal switch (eg, a MOS switch) 9, a horizontal signal line 10, and a correction signal operation switch (eg, a MOS switch). ) 18, a correction signal capacitance element 17, a correction signal horizontal switch (for example, a MOS switch) 16, a correction signal memory 21, a bootstrap capacitance element 22, Coupling capacitance element 23,2
4. A horizontal scanning circuit 62 including the clamp diode 25 [25a, 25b], the inverter 26 and the horizontal shift register 11, and an output circuit connected to the horizontal signal line 10, that is, a charge detection circuit 15.

【００７１】即ち、前述と同様に、複数の画素ＭＯＳト
ランジスタ２が行列状に配列され、同一行の画素ＭＯＳ
トランジスタ２の制御電極、即ちゲートが垂直選択線４
に共通接続され、同一列の画素ＭＯＳトランジスタ２の
一方の主電極、即ちソースが垂直信号線５に共通接続さ
れると共に、他方の主電極、即ちドレインが電源Ｖ_Dに
接続される。That is, as described above, a plurality of pixel MOS transistors 2 are arranged in a matrix, and
The control electrode of the transistor 2, that is, the gate is the vertical selection line 4
They are commonly connected to one of main electrodes of pixels in the same row MOS transistor 2, i.e. with the source is commonly connected to the vertical signal line 5, the other main electrode, i.e. the drain is connected to the power supply V _D.

【００７２】そして、垂直信号線５に動作パルスφ_OPに
より制御される画素信号用動作スイッチ７を介して画素
ＭＯＳトランジスタ２の画素信号を保持する画素信号用
負荷容量素子８が接続され、この画素信号用負荷容量素
子８と水平信号線１０との間に水平シフトレジスタ１１
からの水平走査パルスφＨ〔φＨ₁ ，‥‥φＨ_n ，φＨ
_n+1 ，‥‥〕により制御される画素信号用水平スイッチ
９が接続される。The pixel signal load capacitance element 8 for holding the pixel signal of the pixel MOS transistor 2 is connected to the vertical signal line 5 via the pixel signal operation switch 7 controlled by the operation pulse φ _OP. A horizontal shift register 11 is provided between the signal load capacitance element 8 and the horizontal signal line 10.
Horizontal scanning pulse φH [φH ₁ , ΔφH _n , φH
_{n + 1} ,...] are connected.

【００７３】一方、後述する構造の補正信号メモリ２１
は、画素ＭＯＳトランジスタ２の各列に対応して夫々設
けられ、この補正信号メモリ２１の一方の主電極（即ち
ソース電極）が上記動作パルスφ_OPによって制御される
補正信号用動作スイッチ１８を介して補正信号用容量素
子１７に接続され、この補正信号用容量素子１７と水平
信号線１０との間に水平シフトレジスタ１１からの水平
走査パルスφＨ〔φＨ₁ ，‥‥φＨ_n ，φＨ_n+1 ，‥
‥〕により制御される補正信号用水平スイッチ１６が接
続される。On the other hand, a correction signal memory 21 having a structure described later
Are provided corresponding to each column of the pixel MOS transistors 2, and one main electrode (that is, a source electrode) of the correction signal memory 21 is connected via a correction signal operation switch 18 controlled by the operation pulse φ _OP . The horizontal scanning pulse φH [φH ₁ , ΔφH _n , φH _{n + 1} from the horizontal shift register 11 is connected between the correction signal capacitor 17 and the horizontal signal line 10. , ‥
‥] is connected.

【００７４】補正信号メモリ２１の他方の主電極（即ち
ドレイン電極）は電源Ｖ_D に接続される。補正信号メモ
リ２１の制御電極（図６参照）７１がブートストラップ
容量素子２２を介して共通の書き込みパルス端子Ｗ／Ｅ
に接続され、その＋書き込み電極（図６参照）７２がカ
ップリング容量素子２３を介して水平シフトレジスタ１
１に接続され、その−書き込み電極（図６参照）７３が
カップリング容量素子２４及びインバータ２６を介して
水平シフトレジスタ１１に接続される。＋書き込み電極
７２は第１のクランプダイオード２５ａを介して電源Ｖ
_D に接続され、−書き込み電極７３は第２のクランプダ
イオード２５ｂを介して接地される。[0074] The other main electrode (i.e., the drain electrode) of the correction signal memory 21 is connected to the power supply V _D. The control electrode (see FIG. 6) 71 of the correction signal memory 21 is connected to the common write pulse terminal W / E via the bootstrap capacitance element 22.
The positive write electrode (see FIG. 6) 72 is connected to the horizontal shift register 1 via the coupling capacitance element 23.
1 and its negative electrode 73 (see FIG. 6) is connected to the horizontal shift register 11 via the coupling capacitance element 24 and the inverter 26. + Writing electrode 72 is connected to power supply V via first clamp diode 25a.
_D , and the negative electrode 73 is grounded via the second clamp diode 25b.

【００７５】次に、かかる増幅型固体撮像素子の動作
を、撮像動作及び固定パターンノイズの補正値書き込み
動作に分けて説明する。Next, the operation of the amplifying type solid-state imaging device will be described by dividing it into an imaging operation and an operation of writing a correction value of fixed pattern noise.

【００７６】まず、撮像動作について説明する。垂直走
査回路３から出された垂直選択パルスφＶ〔φＶ₁ ，‥
‥φＶ_m ，φＶ_m+1 ，‥‥〕により選択された行の画素
ＭＯＳトランジスタ２の一方の主電極から垂直信号線５
に出力された画素信号は、画素信号用動作スイッチ７が
遮断→導通→遮断（読み出し）の動作をすることで画素
信号用負荷容量素子８に保持される。一方、これと同時
に、固定パターンノイズの補正値を書き込んだ補正信号
メモリ２１の主電極から出力される補正信号は、補正信
号用動作スイッチ１８が遮断→導通→遮断（読み出し）
の動作をすることで補正信号用容量素子１７に保持され
る。First, the imaging operation will be described. The vertical selection pulse φV [φV ₁ ,.
[ΦV _m , φV _{m + 1} , ‥‥] from one main electrode of the pixel MOS transistor 2 in the row selected by the vertical signal line 5
Are held in the pixel signal load capacitance element 8 when the pixel signal operation switch 7 performs the cut-off → conduction → cut-off (readout) operation. On the other hand, at the same time, the correction signal output from the main electrode of the correction signal memory 21 in which the correction value of the fixed pattern noise is written is turned off, turned on, and turned off (read) by the correction signal operation switch 18.
By performing the above operation, the correction signal is held in the capacitance element 17.

【００７７】これらの一連の動作により、画素信号用負
荷容量素子８と補正信号用容量素子１７に保持された画
素信号と補正信号は、水平シフトレジスタ１１からの水
平走査パルスφＨ〔φＨ₁ ，‥‥φＨ_n ，φＨ_n+1 ，‥
‥〕に従って画素信号用水平スイッチ９と補正信号用水
平スイッチ１６を同時に導通状態にすることにより、水
平信号線１０を通して電荷検出回路１５で加算され、こ
れによって画素信号から縦筋状の固定パターンノイズを
除去することができる。By these series of operations, the pixel signal and the correction signal held in the pixel signal load capacitor 8 and the correction signal capacitor 17 are converted into the horizontal scanning pulse φH [φH ₁ ,. _{ ΦH _n , φH _{n + 1} , ‥
‥], the pixel signal horizontal switch 9 and the correction signal horizontal switch 16 are simultaneously turned on, so that they are added by the charge detection circuit 15 through the horizontal signal line 10, whereby the vertical streak-like fixed pattern noise is removed from the pixel signal. Can be removed.

【００７８】この撮像動作における駆動タイミングチャ
ートは、前述の実施例で端子ｔ_VGCとｔ_VDC に電源電圧
を与えている代わりに、書き込みパルス端子Ｗ／Ｅが接
地されている以外は、前述の実施例の撮像素子のものと
同じであるため省略する。The driving timing chart in this imaging operation is the same as that of the above embodiment except that the power supply voltage is applied to the terminals t _VGC and t _VDC in the above-described embodiment, and the write pulse terminal W / E is grounded. The description is omitted because it is the same as that of the example image sensor.

【００７９】一方、補正値書き込み動作は、画素信号に
重畳されている固定パターンノイズを丁度打ち消すよう
なアナログ値を、補正信号メモリ２１にトンネル酸化膜
を介したＦＮトンネリングにより電子をフローティング
ゲート電極（ＦＧ）に注入／引き抜きをする書き込み方
法を取る。On the other hand, in the correction value writing operation, an analog value which just cancels out the fixed pattern noise superimposed on the pixel signal is transferred to the correction signal memory 21 by the FN tunneling through the tunnel oxide film to the floating gate electrode (FN). A writing method of injecting / extracting FG) is used.

【００８０】補正信号メモリ２１の基本的な構造を図６
Ｂ，Ｃに示し、動作のタイミングチャートを図７に示し
ながら詳細な動作を説明する。The basic structure of the correction signal memory 21 is shown in FIG.
The detailed operation will be described with reference to FIGS. 7B and 7C and a timing chart of the operation shown in FIG.

【００８１】まず、補正信号メモリ２１は、図６Ｂ，Ｃ
に示すように、ｐ型半導体ウエル領域６５にｎ型のソー
ス領域６６及びドレイン領域６７を形成し、このソース
領域６６及びドレイン領域６７間のｐ型半導体ウエル領
域６５上にゲート絶縁膜６８を介して浮遊状態にある制
御電極、いわゆるフローティングゲート電極（ＦＧ）７
１を形成してなるＭＯＳトランジスタ７０と、このフロ
ーティングゲート電極７１上にトンネル酸化膜７４を挟
んで＋書き込み電極（Ｗ）７２及び−書き込み電極
（Ｅ）７３を並列配置して構成される。図６Ａは、この
補正信号メモリ２１の記号を示す。First, the correction signal memory 21 is stored in the memory shown in FIGS.
As shown in FIG. 5, an n-type source region 66 and a drain region 67 are formed in a p-type semiconductor well region 65, and a gate insulating film 68 is formed on the p-type semiconductor well region 65 between the source region 66 and the drain region 67. Control electrode in floating state, so-called floating gate electrode (FG) 7
1 and a + write electrode (W) 72 and a − write electrode (E) 73 are arranged in parallel on the floating gate electrode 71 with a tunnel oxide film 74 interposed therebetween. FIG. 6A shows symbols in the correction signal memory 21.

【００８２】補正信号メモリ２１の＋／−書き込み動作
としては、フローティングゲート電極（ＦＧ）７１と＋
書き込み電極（Ｗ）７２又は−書き込み電極（Ｅ）７３
との間に高い電圧を掛けることで、電子の注入または引
き抜きを行い、フローティングゲート電極（ＦＧ）７１
の電位を変えることでＭＯＳ構造の補正信号メモリ２１
の表面チャネルの電位を変化するようにして行なわれ
る。この時、補正信号メモリ２１への書き込み動作タイ
ミングは図７で示される。The +/− write operation of the correction signal memory 21 is performed by the floating gate electrode (FG) 71 and the +/− write operation.
Write electrode (W) 72 or -Write electrode (E) 73
By applying a high voltage between the floating gate electrode (FG) 71 and the floating gate electrode (FG) 71.
The correction signal memory 21 of the MOS structure is
Is performed so as to change the potential of the surface channel. At this time, the timing of the write operation to the correction signal memory 21 is shown in FIG.

【００８３】まず、＋書き込みでは、書き込みパルス端
子Ｗ／Ｅから−１０Ｖのパルスが図５中のブートストラ
ップ容量素子２２に入り、その結果、フローティングゲ
ート電極７１が初期電圧３．０Ｖだったところ−４．０
Ｖまで変化する。そこに、水平シフトレジスタ１１から
水平走査パルスφＨ_n が立ち上がると、カップリング容
量素子２３を介して補正信号メモリ２１の＋書き込み電
極（Ｗ）７２の電圧が例えば８．５Ｖまで上がり、＋書
き込み電極（Ｗ）７２とフローティングゲート電極（Ｆ
Ｇ）７１の変位差が１２．５Ｖになる。First, in + writing, a pulse of −10 V from the write pulse terminal W / E enters the bootstrap capacitance element 22 in FIG. 5, and as a result, when the floating gate electrode 71 has the initial voltage of 3.0 V, − 4.0
V. There goes from the horizontal shift register 11 rises the horizontal scanning pulse .phi.H _n, until the voltage is, for example 8.5V to + write electrode (W) 72 of the correction signal memory 21 via the coupling capacitance element 23, + write electrode (W) 72 and the floating gate electrode (F
G) The displacement difference of 71 becomes 12.5V.

【００８４】＋書き込み電極（Ｗ）７２とフローティン
グゲート電極（ＦＧ）７１との間のトンネル酸化膜７４
は１２Ｖ程度の電圧でＦＮトンネリングが起こるような
酸化膜厚に設定されており、フローティングゲート電極
（ＦＧ）７１から＋書き込み電極（Ｗ）７２へ電子が引
き抜かれ、フローティングゲート電極（ＦＧ）７１の電
位が３．０Ｖから例えば３．０５Ｖに変化し、＋書き込
みが完了する。+ Tunnel oxide film 74 between write electrode (W) 72 and floating gate electrode (FG) 71
Is set to an oxide film thickness such that FN tunneling occurs at a voltage of about 12 V. Electrons are extracted from the floating gate electrode (FG) 71 to the + write electrode (W) 72, and the floating gate electrode (FG) 71 The potential changes from 3.0 V to, for example, 3.05 V, and the + writing is completed.

【００８５】一方、−書き込みでは、書き込みパルス端
子Ｗ／Ｅから１０Ｖのパルスが図５中のブートストラッ
プ容量素子２２に入り、その結果、フローティングゲー
ト電極（ＦＧ）７１は初期電圧２．０Ｖだったところ
９．０Ｖまで変化する。そこに水平シフトレジスタ１１
から水平走査パルスφＨ_n が立ち上がると、カップリン
グ容量素子２４を介して補正信号メモリ２１の−書き込
み電圧（Ｅ）７３の電圧が例えば−３．５Ｖまで下が
り、−書き込み電極（Ｅ）７２とフローティングゲート
電極（ＦＧ）７１の電位差が−１２．５Ｖになる。−書
き込み電極（Ｅ）７３とフローティングゲート電極（Ｆ
Ｇ）７１との間のトンネル酸化膜７４でＦＮトンネリン
グが起こり、−書き込み電極（Ｅ）７３からフローティ
ングゲート電極（ＦＧ）９１に電子が注入され、フロー
ティングゲート電極（ＦＧ）７１の電位が２．０Ｖから
例えば１．９５Ｖに変化し、−書き込みが完了する。On the other hand, in -writing, a pulse of 10 V from the write pulse terminal W / E enters the bootstrap capacitance element 22 in FIG. 5, and as a result, the floating gate electrode (FG) 71 has an initial voltage of 2.0 V. However, it changes to 9.0V. There horizontal shift register 11
Rises the horizontal scanning pulse .phi.H _n from via a coupling capacitive element 24 of the correction signal memory 21 - down to the voltage of the write voltage (E) 73, for example, -3.5 V, - write electrode (E) 72 and a floating The potential difference of the gate electrode (FG) 71 becomes -12.5V. A write electrode (E) 73 and a floating gate electrode (F
F) Tunneling occurs in the tunnel oxide film 74 between the floating gate electrode (G) 71 and the floating gate electrode (FG) 91. The voltage changes from 0 V to, for example, 1.95 V, and the -writing is completed.

【００８６】このような＋／−書き込み動作により、画
素信号に重畳されている固定パターンノイズを丁度打ち
消すように、補正信号メモリ２１のフローティングゲー
ト電極（ＦＧ）７１の電位を変化させ補正信号メモリ２
１が適正な補正信号を発生するように制御する。By such +/− writing operation, the potential of the floating gate electrode (FG) 71 of the correction signal memory 21 is changed so that the fixed pattern noise superimposed on the pixel signal is just canceled out.
1 controls so as to generate an appropriate correction signal.

【００８７】上述の実施例によれば、増幅型固体撮像素
子に固定パターンノイズを補正する補正信号を記憶する
補正信号のメモリ１９又は２１を内蔵することにより、
撮像素子外部の信号処理回路を用いずとも固定パターン
ノイズを効果的に除去することができる。この結果、外
部信号処理回路の構成が簡素化され、低消費電力、低価
格等が規定できる。According to the above-described embodiment, the amplification type solid-state imaging device is provided with the built-in correction signal memory 19 or 21 for storing the correction signal for correcting the fixed pattern noise.
The fixed pattern noise can be effectively removed without using a signal processing circuit outside the image sensor. As a result, the configuration of the external signal processing circuit is simplified, and low power consumption and low price can be defined.

【００８８】補正信号メモリ２１のフローティングゲー
ト電極７１にトンネル酸化膜７４を介して＋書き込み電
極７２からトンネル電流により電子を注入し、又はフロ
ーティングゲート７１から−書き込み電極７３に電子を
引き抜き、変化したしきい値電圧を記憶信号（即ち記憶
電圧）として用いることにより、補正信号メモリ２１に
記憶した補正信号を変更したり随時変化させたりするこ
とが可能になり、補正信号メモリ２１における補正信号
量の経年変化を補償することが可能になる。Electrons are injected into the floating gate electrode 71 of the correction signal memory 21 through the tunnel oxide film 74 from the plus write electrode 72 by a tunnel current, or electrons are drawn from the floating gate 71 to the minus write electrode 73 to change. By using the threshold voltage as the storage signal (that is, the storage voltage), the correction signal stored in the correction signal memory 21 can be changed or changed at any time. It is possible to compensate for the change.

【００８９】画素信号と補正信号メモリ１９又は２１の
記憶電圧をそれぞれ別々の容量素子８及び１７に保持
し、列選択スイッチ即ち水平スイッチ９及び１６を介し
て同一の水平信号線１０で混合して出力することによ
り、固定パターンノイズを含む画素信号から補正信号を
減じたり、加算したりするような演算回路を必要とせ
ず、撮像素子の内部回路を簡略化することができ、消費
電力の低減、チップサイズの縮小による低価格化が期待
できる。The pixel signals and the storage voltages of the correction signal memories 19 and 21 are held in separate capacitive elements 8 and 17, respectively, and mixed on the same horizontal signal line 10 via column selection switches, ie, horizontal switches 9 and 16. By outputting, the internal circuit of the image sensor can be simplified without the need for an arithmetic circuit for subtracting or adding the correction signal from the pixel signal containing the fixed pattern noise, thereby reducing the power consumption. Cost reduction can be expected by reducing the chip size.

【００９０】画素信号を保持する負荷容量素子８に比べ
て補正信号メモリ１９又は２１の記憶信号（記憶電圧）
を保持する容量素子１６の容量を小さくすることによ
り、非常に小さいレベルの固定パターンノイズを、大き
いレベルの補正信号量として補正信号メモリ１９又は２
１に記憶するため、縦筋状の固定パターンノイズの補正
の精度が高くなる。The storage signal (storage voltage) of the correction signal memory 19 or 21 is different from that of the load capacitance element 8 which holds the pixel signal.
By reducing the capacitance of the capacitive element 16 for holding the fixed pattern noise, a very small level of fixed pattern noise can be converted into a large level of the correction signal amount by the correction signal memory 19 or 2.
1, the accuracy of the correction of the vertical stripe-shaped fixed pattern noise is improved.

【００９１】上述の図１及び図５の実施例において、そ
の補正値を決める方法として、図１０に示すいわゆる垂
直オプチカルブラック領域で得られる信号を基準信号と
して補正値を決めることができる。通常、増幅型固体撮
像素子においては、図１０に示すように有効画素領域８
１の外側に受光部上を例えば、Ａｌ等の遮光層で被覆し
たオプチカルブラック領域８２が設けられ、このオプチ
カルブラック領域８２からの信号を黒レベルの信号とし
ている。オプチカルブラック領域８２としては、行列状
に配列された画素（受光部）の行方向に延長する領域に
設けられた水平オプチカルブラック領域８２Ｈと、画素
の列方向に延長する領域に設けられた垂直オプチカルブ
ラック領域８２Ｖとを有する。本例では、正味の縦筋状
固定パターンノイズ成分として取り出せる垂直オプチカ
ルブラック８２Ｖの信号を書き込み補正するための基準
信号として用いるものである。In the above-described embodiments of FIGS. 1 and 5, as a method of determining the correction value, a correction value can be determined using a signal obtained in a so-called vertical optical black area shown in FIG. 10 as a reference signal. Normally, in an amplification type solid-state imaging device, as shown in FIG.
An optical black area 82 is provided outside the light-receiving unit 1 and covered with a light-shielding layer of, for example, Al, and a signal from the optical black area 82 is used as a black level signal. The optical black region 82 includes a horizontal optical black region 82H provided in a region extending in a row direction of pixels (light receiving portions) arranged in a matrix and a vertical optical black region 82H provided in a region extending in a column direction of pixels. And a black region 82V. In this example, the signal of the vertical optical black 82V that can be extracted as a net vertical streak fixed pattern noise component is used as a reference signal for writing correction.

【００９２】即ち、図１の第１実施例に対しては、図８
に示すように、出荷前に固体撮像素子の撮像状態を検査
する時に用いる撮像検査装置８４の中に、アンプ９１
と、Ａ／Ｄコンバータ９２と、ラインメモリ９３と、加
算平均をとる回路９４と、比較器９５と、書き込みドラ
イバ８６で構成された補正値書き込み回路９７を設け、
この撮像検査装置８４中の補正値書き込み回路９７によ
り、本発明の縦筋状固定パターンノイズを自己補正する
固定撮像素子に、その補正値を書き込むことができる。That is, in contrast to the first embodiment shown in FIG.
As shown in FIG. 7, an amplifier 91 is included in an imaging inspection device 84 used when inspecting the imaging state of the solid-state imaging device before shipment.
, An A / D converter 92, a line memory 93, a circuit 94 for averaging, a comparator 95, and a correction value writing circuit 97 including a write driver 86.
By the correction value writing circuit 97 in the imaging inspection apparatus 84, the correction value can be written to the fixed image pickup device that self-corrects the vertical streak fixed pattern noise of the present invention.

【００９３】動作としては、例えば出荷前の固体撮像素
子４１の検査時に、固体撮像素子４１の出力端子ｔ_out
から出力される信号のうち、垂直オプチカルブラック８
２Ｖの信号を補正値書き込み回路８４に入力し、その書
き込みドライバ９６から出力される書き込み制御パルス
を固体撮像素子４１の端子ｔ_VGC と端子ｔ_VDC に印加し
て、補正信号メモリ１９に適切な補正値を書き込む。As an operation, for example, at the time of inspection of the solid-state imaging device 41 before shipment, the output terminal t _out of the solid-state imaging device 41 is output.
Of the vertical optical black 8
A 2V signal is input to the correction value writing circuit 84, and a write control pulse output from the write driver 96 is applied to the terminal t _VGC and the terminal t _VDC of the solid-state imaging device 41, so that the correction signal memory 19 can perform appropriate correction. Write the value.

【００９４】この図８の実施例では、出荷前の撮像検査
時に固定パターンノイズの補正値を補正信号メモリ１９
に書き込んでしまうため、固体撮像素子をカメラなどに
組み動作させる場合には、固定パターンノイズを補正す
るための処理回路が一切必要なくなる。In the embodiment shown in FIG. 8, the correction value of the fixed pattern noise is stored in the correction signal memory 19 during the imaging inspection before shipment.
Therefore, when the solid-state imaging device is assembled into a camera or the like and operated, no processing circuit for correcting fixed pattern noise is required.

【００９５】図５の第２実施例に対しては、図９に示す
ようなアンプ９１と、Ａ／Ｄコンバータ９２と、ライン
メモリ９３と、加算平均をとる回路９４と、比較器９５
と、書き込みドライバ９６で構成された補正値書き込み
回路９９により、本発明の縦筋状固定パターンノイズを
自己補正する固体撮像素子６１に、補正値を書き込むこ
とができる。For the second embodiment shown in FIG. 5, an amplifier 91, an A / D converter 92, a line memory 93, an averaging circuit 94, and a comparator 95 as shown in FIG.
Then, the correction value can be written to the solid-state imaging device 61 of the present invention which self-corrects the vertical streak fixed pattern noise by the correction value writing circuit 99 including the write driver 96.

【００９６】動作としては、例えば固体撮像素子６１の
動作時に、固体撮像素子６１の出力端ｔ_out から出力さ
れる信号のうち、垂直オプチカルブラック８２Ｖの信号
を補正値書き込み回路９９に入力し、その書き込みドラ
イバ９６から出力される書き込み制御パルスを撮像素子
６１の端子Ｗ／Ｅに印加して補正信号メモリ２１に適切
な補正値を書き込む。As an operation, for example, during the operation of the solid-state imaging device 61, of the signals output from the output terminal t _out of the solid-state imaging device 61, the signal of the vertical optical black 82V is input to the correction value writing circuit 99, and A write control pulse output from the write driver 96 is applied to the terminal W / E of the image sensor 61 to write an appropriate correction value into the correction signal memory 21.

【００９７】この図９の実施例では、撮像状態のまま垂
直オプチカルブラック８２Ｖの信号をもとに補正値書き
込みパルスを発生させ、固定パターンノイズの補正値を
補正信号メモリ２１に随時書き込むため、出荷前の撮像
検査時に補正する必要がなく、また補正信号メモリ２１
に書き込んだ補正値を自己修正するため、温度ドリフト
や経年変化したとしても、補正値に誤差が発生しない。In the embodiment shown in FIG. 9, since a correction value writing pulse is generated based on the signal of the vertical optical black 82V in the imaging state and the correction value of the fixed pattern noise is written to the correction signal memory 21 as needed, There is no need to perform correction during the previous imaging inspection, and the correction signal memory 21
Since the correction value written in the correction value is self-corrected, no error occurs in the correction value even if the temperature drifts or changes over time.

【００９８】上例では本発明を、ＸＹマトリックス型の
増幅型固体撮像素子に適用したが、その他リニアセンサ
ー用の増幅型固体撮像素子にも適用可能である。In the above example, the present invention is applied to an XY matrix type amplifying solid-state imaging device. However, the present invention is also applicable to an amplifying solid-state imaging device for a linear sensor.

【００９９】[0099]

【発明の効果】本発明に係る増幅型固体撮像素子によれ
ば、増幅型固体撮像素子に固定パターンノイズを補正す
る補正信号を記憶する記憶素子を内蔵することにより、
撮像素子外部の信号処理回路を用いずとも固定パターン
ノイズを効果的に除去することができる。この結果、外
部信号処理回路の構成が簡素化され、低消費電力、低価
格等が規定できる。According to the amplifying solid-state imaging device of the present invention, the amplifying solid-state imaging device has a built-in storage element for storing a correction signal for correcting fixed pattern noise.
The fixed pattern noise can be effectively removed without using a signal processing circuit outside the image sensor. As a result, the configuration of the external signal processing circuit is simplified, and low power consumption and low price can be defined.

【０１００】記憶素子のフローティングゲートにトンネ
ル酸化膜を介して書き込み電極からトンネル電流により
電子を注入し、又はフローティングゲートから書き込み
電極に電子を引き抜き、変化したしきい値電圧を記憶電
圧として用いるときは、記憶素子に記憶した補正信号を
変更したり随時変化させたりすることが可能になり、記
憶素子における補正信号量の経年変化を補償することが
可能になる。When a tunnel current is used to inject electrons from the write electrode to the floating gate of the storage element via the tunnel oxide film by a tunnel current, or electrons are extracted from the floating gate to the write electrode, and the changed threshold voltage is used as the storage voltage. The correction signal stored in the storage element can be changed or changed at any time, and it is possible to compensate for the aging of the correction signal amount in the storage element.

【０１０１】画素信号と記憶素子の記憶電圧をそれぞれ
別々の容量素子に保持し、列選択スイッチを介して同一
の水平信号線で混合して出力することにより、固定パタ
ーンノイズを含む画素信号から補正信号を減じたり、加
算したりするような演算回路を必要とせず、撮像素子の
内部回路を簡略化することができ、消費電力の低減、チ
ップサイズの縮小による低価格化が期待できる。The pixel signal and the storage voltage of the storage element are held in separate capacitance elements, respectively, and mixed and output on the same horizontal signal line via a column selection switch, thereby correcting the pixel signal containing fixed pattern noise. An arithmetic circuit for reducing or adding signals is not required, so that the internal circuit of the image sensor can be simplified, power consumption can be reduced, and the cost can be reduced by reducing the chip size.

【０１０２】画素信号を保持する容量素子より記憶素子
の記憶電圧を保持する容量素子の容量を小さくすること
により、非常に小さいレベルの固定パターンノイズを、
大きいレベルの補正信号量として記憶素子に記憶するた
め、縦筋状の固定パターンノイズの補正の精度が高くな
る。By making the capacitance of the capacitor holding the storage voltage of the storage element smaller than that of the capacitor holding the pixel signal, a very small level of fixed pattern noise can be reduced.
Since the large-level correction signal amount is stored in the storage element, the accuracy of correcting vertical streak-like fixed pattern noise is increased.

【０１０３】本発明に係る増幅型固体撮像素子の固定パ
ターンノイズ補正方法によれば、撮像素子外部の信号処
理回路を用いずに、水平走査回路から発生する縦筋状の
固定パターンを補正することができる。According to the fixed pattern noise correction method for an amplification type solid-state image pickup device according to the present invention, a vertical streak fixed pattern generated from a horizontal scanning circuit is corrected without using a signal processing circuit outside the image pickup device. Can be.

【０１０４】本発明に係る補正値書き込み方法によれ
ば、水平走査回路を利用して、記憶素子に選択的に補正
値を書き込むことができるため、書き込みに必要な端子
が１〜２個であったり、特別な書き込み用の回路を必要
としない。又、記憶素子の補正値を消去できたり、＋／
−に書き込めることにより、縦筋状固定パターンノイズ
レベル又は補正値の経年変化に対応して、補正値を修正
できる。又、第２の実施例においては、連続した撮像動
作の途中においても補正値を修正できるため、２４時間
通電の用途にも対応できる。According to the correction value writing method according to the present invention, the correction value can be selectively written in the storage element by using the horizontal scanning circuit, so that only one or two terminals are required for writing. And no special writing circuit is required. In addition, the correction value of the storage element can be erased,
The correction value can be corrected in accordance with the aging of the vertical streak fixed pattern noise level or the correction value. Further, in the second embodiment, the correction value can be corrected even during the continuous imaging operation, so that it can be used for a 24-hour power supply.

【０１０５】補正信号を得るための基準信号として垂直
オプチカルブラックの信号を用いるときは、適正な補正
値の書き込みが可能となる。When a vertical optical black signal is used as a reference signal for obtaining a correction signal, an appropriate correction value can be written.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る増幅型固体撮像素子の第１実施例
を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of an amplification type solid-state imaging device according to the present invention.

【図２】Ａ，Ｂ 図１の補正信号メモリの構造の一例及
び動作を示す説明図である。2A and 2B are explanatory diagrams showing an example of the structure and operation of the correction signal memory of FIG. 1;

【図３】第１実施例の増幅型固体撮像素子の駆動タイミ
ングチャート及び出力波形図である。FIG. 3 is a drive timing chart and an output waveform diagram of the amplification type solid-state imaging device of the first embodiment.

【図４】第１実施例の増幅型固体撮像素子の補正値書き
込み動作タイミングチャートである。FIG. 4 is a timing chart of a correction value writing operation of the amplification type solid-state imaging device according to the first embodiment.

【図５】本発明に係る増幅型固体撮像素子の第２実施例
を示す構成図である。FIG. 5 is a configuration diagram showing a second embodiment of the amplification type solid-state imaging device according to the present invention.

【図６】Ａ 補正信号メモリの記号を示す図である。 Ｂ 補正信号メモリの平面図である。 Ｃ 補正信号メモリのＸ−Ｘ′線上の断面図である。FIG. 6 is a diagram showing symbols of an A correction signal memory. B is a plan view of a correction signal memory. C is a cross-sectional view of the correction signal memory on the line XX ′.

【図７】第２実施例の補正値書き込み動作タイミングチ
ャートである。FIG. 7 is a timing chart of a correction value writing operation according to the second embodiment.

【図８】本発明の補正値を決める方法の例を示す回路構
成図である。FIG. 8 is a circuit configuration diagram showing an example of a method for determining a correction value according to the present invention.

【図９】本発明の補正値を決める方法の他の例を示す回
路構成図である。FIG. 9 is a circuit configuration diagram showing another example of a method for determining a correction value according to the present invention.

【図１０】本発明の説明に供する固体撮像素子の撮像部
の概略図である。FIG. 10 is a schematic diagram of an imaging unit of a solid-state imaging device used for describing the present invention.

【図１１】比較例に係る増幅型固体撮像素子の構成図で
ある。FIG. 11 is a configuration diagram of an amplification type solid-state imaging device according to a comparative example.

【図１２】画素ＭＯＳトランジスタの断面図である。FIG. 12 is a sectional view of a pixel MOS transistor.

【図１３】比較例の増幅型固体撮像素子の駆動タイミン
グチャートと出力波形図である。FIG. 13 is a drive timing chart and an output waveform diagram of an amplification type solid-state imaging device of a comparative example.

【図１４】水平走査回路の信号経路の等価回路図であ
る。FIG. 14 is an equivalent circuit diagram of a signal path of the horizontal scanning circuit.

【図１５】Ａ，Ｂ 水平スイッチをキャパシタンスモデ
ルで説明した水平走査回路の信号経路の等価回路であ
る。FIG. 15 is an equivalent circuit of a signal path of a horizontal scanning circuit in which A and B horizontal switches are described using a capacitance model.

【符号の説明】[Explanation of symbols]

２ 画素ＭＯＳトランジスタ、３ 垂直走査回路、４
垂直選択線、５ 垂直信号線、７ 画素信号用動作スイ
ッチ、８ 画素信号用負荷容量素子、９ 画素信号用水
平スイッチ、１０ 水平信号線、１１ 水平シフトレジ
スタ、１５ 電荷検出回路、１６ 補正信号用水平スイ
ッチ、１７ 補正信号用容量素子、１８補正信号用動作
スイッチ、１９，２１ 補正信号メモリ、２０ 補正信
号書き込みスイッチ、５５ 浮遊電極、５７ 制御電
極、７１ 制御電極、７２，７３書き込み電極、４１，
６１ 増幅型固体撮像素子、４２，６２ 水平走査回路 ８１ 有効画面、８２ オプチカルブラック領域、８２
Ｈ 水平オプチカルブラック領域、８２Ｖ 垂直オプチ
カルブラック領域、８４ 撮像検査装置、９７，９９
補正値書き込み回路2 pixel MOS transistor, 3 vertical scanning circuit, 4
Vertical selection line, 5 vertical signal line, 7 pixel signal operation switch, 8 pixel signal load capacitance element, 9 pixel signal horizontal switch, 10 horizontal signal line, 11 horizontal shift register, 15 charge detection circuit, 16 correction signal Horizontal switch, 17 correction signal capacitance element, 18 correction signal operation switch, 19, 21 correction signal memory, 20 correction signal write switch, 55 floating electrode, 57 control electrode, 71 control electrode, 72, 73 write electrode, 41,
61 Amplification type solid-state imaging device, 42, 62 Horizontal scanning circuit 81 Effective screen, 82 Optical black area, 82
H horizontal optical black area, 82V vertical optical black area, 84 imaging inspection apparatus, 97, 99
Correction value writing circuit

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 受光素子からの画素信号を行毎に出力端
子に出力する水平走査回路を有する増幅型固体撮像素子
において、 前記水平走査回路内のスイッチ手段のバラツキに応じた
補正信号を記憶する記憶素子を有し、 前記画素信号と同時に前記記憶素子に記憶させた補正信
号を前記水平出力回路に読み出すことを特徴とする増幅
型固体撮像素子。1. An amplifying solid-state imaging device having a horizontal scanning circuit for outputting a pixel signal from a light receiving element to an output terminal for each row, wherein a correction signal corresponding to a variation of a switch in the horizontal scanning circuit is stored. An amplification type solid-state imaging device comprising a storage element, wherein a correction signal stored in the storage element at the same time as the pixel signal is read out to the horizontal output circuit. 【請求項２】 前記受光素子が行列状に配置され、 同一行の前記受光素子の制御電極が垂直走査回路からの
垂直選択線に共通接続され、 同一列の前記受光素子の主電極が垂直信号線に共通に接
続され、 前記記憶素子が受光素子の列毎に対応して配置されて成
ることを特徴とする請求項１に記載の増幅型固体撮像素
子。2. The light receiving elements are arranged in a matrix, control electrodes of the light receiving elements in the same row are commonly connected to a vertical selection line from a vertical scanning circuit, and main electrodes of the light receiving elements in the same column are connected to a vertical signal. 2. The amplifying solid-state imaging device according to claim 1, wherein the storage devices are commonly connected to a line, and the storage elements are arranged corresponding to each column of light receiving elements. 【請求項３】 前記記憶素子にフローティングゲートＭ
ＯＳトランジスタ又はＭＯＮＯＳ構造のトランジスタを
用いて成ることを特徴とする請求項１に記載の増幅型固
体撮像素子。3. A floating gate M is connected to the storage element.
2. The amplification type solid-state imaging device according to claim 1, wherein the amplification type solid-state imaging device is formed using an OS transistor or a transistor having a MONOS structure. 【請求項４】 前記記憶素子のフローティングゲートに
ホットエレクトロンを注入し、変化したしきい値電圧を
前記補正信号として用いることを特徴とする請求項１に
記載の増幅型固体撮像素子。4. The amplification type solid-state imaging device according to claim 1, wherein hot electrons are injected into a floating gate of the storage element, and a changed threshold voltage is used as the correction signal. 【請求項５】 前記記憶素子のフローティングゲートに
対して、トンネル酸化膜を介して書き込み電極とフロー
ティングゲート間のトンネル電流により電子を注入し又
は引き抜き、変化したしきい値電圧を前記補正信号とし
て用いることを特徴とする請求項１に記載の増幅型固体
撮像素子。5. An electron is injected or extracted from a floating gate of the storage element by a tunnel current between a write electrode and a floating gate via a tunnel oxide film, and a changed threshold voltage is used as the correction signal. The amplification type solid-state imaging device according to claim 1, wherein: 【請求項６】 前記画素信号と前記記憶素子の補正信号
を夫々別の容量素子に保持し、前記スイッチ手段を介し
て同一の水平信号線で混合して出力することを特徴とす
る請求項４に記載の増幅型固体撮像素子。6. The pixel signal and the correction signal of the storage element are held in separate capacitance elements, and are mixed and output on the same horizontal signal line via the switch means. 2. The amplification type solid-state imaging device according to item 1. 【請求項７】 前記画素信号と前記記憶素子の補正信号
を夫々別の容量素子に保持し、前記スイッチ手段を介し
て同一の水平信号線で混合して出力することを特徴とす
る請求項５に記載の増幅型固体撮像素子。7. The pixel signal and the correction signal of the storage element are respectively held in different capacitance elements, and are mixed and output on the same horizontal signal line via the switch means. 2. The amplification type solid-state imaging device according to item 1. 【請求項８】 前記画素信号を保持する容量素子の容量
より、前記記憶素子の補正信号を保持する容量素子の容
量を小さくして成ることを特徴とする請求項４に記載の
増幅型固体撮像素子。8. The amplification type solid-state imaging device according to claim 4, wherein the capacitance of the capacitance element holding the correction signal of the storage element is smaller than the capacitance of the capacitance element holding the pixel signal. element. 【請求項９】 前記画素信号を保持する容量素子の容量
より、前記記憶素子の補正信号を保持する容量素子の容
量を小さくして成ることを特徴とする請求項５に記載の
増幅型固体撮像素子。9. The amplification type solid-state imaging device according to claim 5, wherein the capacitance of the capacitance element holding the correction signal of the storage element is smaller than the capacitance of the capacitance element holding the pixel signal. element. 【請求項１０】 前記補正信号は垂直オプチカルブラッ
クの信号を基準信号にして得ることを特徴とする請求項
１に記載の増幅型固体撮像素子。10. The amplifying solid-state imaging device according to claim 1, wherein the correction signal is obtained using a vertical optical black signal as a reference signal. 【請求項１１】 記憶素子に固定パターンノイズの補正
値を記憶させ、 水平走査パルスによって画素信号と前記補正値を混合し
て出力し、固定パターンノイズを補正することを特徴と
する増幅型固体撮像素子の固定パターンノイズ補正方
法。11. An amplifying solid-state imaging device which stores a correction value of fixed pattern noise in a storage element, mixes and outputs a pixel signal and the correction value by a horizontal scanning pulse, and corrects fixed pattern noise. An element fixed pattern noise correction method. 【請求項１２】 前記補正値を得るための基準信号とし
て垂直オプチカルブラックの信号を用いることを特徴と
する請求項１１に記載の増幅型固体撮像素子の固定パタ
ーンノイズ補正方法。12. The method according to claim 11, wherein a vertical optical black signal is used as a reference signal for obtaining the correction value. 【請求項１３】 メモリトランジスタからなる記憶素子
の一方の主電極にスイッチング素子を接続し、 前記スイッチング素子のオン・オフ動作によって前記記
憶素子への補正値の書き込みを選択的に行うことを特徴
とする補正値書き込み方法。13. A switching element is connected to one main electrode of a storage element comprising a memory transistor, and a correction value is selectively written to the storage element by an on / off operation of the switching element. Correction value writing method. 【請求項１４】 前記補正値を得るための基準信号とし
て垂直オプチカルブラックの信号を用いることを特徴と
する請求項１３に記載の補正値書き込み方法。14. The method according to claim 13, wherein a vertical optical black signal is used as a reference signal for obtaining the correction value.