JPH1027913A - Semiconductor device and fabrication thereof - Google Patents
Semiconductor device and fabrication thereofInfo
- Publication number
- JPH1027913A JPH1027913A JP19964496A JP19964496A JPH1027913A JP H1027913 A JPH1027913 A JP H1027913A JP 19964496 A JP19964496 A JP 19964496A JP 19964496 A JP19964496 A JP 19964496A JP H1027913 A JPH1027913 A JP H1027913A
- Authority
- JP
- Japan
- Prior art keywords
- region
- regions
- resistance
- source
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本明細書で開示する発明は、
薄膜トランジスタの構成に関する。特に、等価的に複数
の薄膜トランジスタが直列に接続された構成を有する薄
膜トランジスタの構造に関する。TECHNICAL FIELD [0001] The invention disclosed in the present specification is:
The present invention relates to a structure of a thin film transistor. In particular, it relates to a structure of a thin film transistor having a configuration in which a plurality of thin film transistors are equivalently connected in series.
【０００２】[0002]
【従来の技術】従来よりガラス基板や石英基板上に形成
される薄膜トランジスタが知られている。薄膜トランジ
スタは液晶表示装置や各種集積回路に利用することがで
きる。特に大面積のアクティブマトリクス型の液晶表示
装置に利用する技術が知られている。2. Description of the Related Art Conventionally, thin film transistors formed on a glass substrate or a quartz substrate have been known. The thin film transistor can be used for a liquid crystal display device and various integrated circuits. In particular, a technique used for a large-area active matrix type liquid crystal display device is known.
【０００３】アクティブマトリクス型の液晶表示装置
は、数百×数百という数でマトリクス状に画素電極が配
置され。さらにその画素電極のそれぞれに対して薄膜ト
ランジスタが配置された構成を有している。この画素電
極のそれぞれに配置された薄膜トランジスタは、画素電
極への電荷の出入りを制御する機能を有している。In an active matrix type liquid crystal display device, pixel electrodes are arranged in a matrix of several hundreds × several hundreds. Further, a thin film transistor is arranged for each of the pixel electrodes. The thin film transistors arranged on each of the pixel electrodes have a function of controlling the flow of charges into and out of the pixel electrodes.
【０００４】上記画素電極のそれぞれに個別に配置（画
素電極に接続）された薄膜トランジスタは、所定の時間
において画素電極に電荷を保持させるための機能が最も
重視される。具体的には、ＯＦＦ動作時におけるリーク
電流が少ない特性が特に要求される。In a thin film transistor individually arranged (connected to a pixel electrode) for each of the above-mentioned pixel electrodes, a function for holding electric charge in the pixel electrode for a predetermined time is most important. Specifically, a characteristic with a small leak current during the OFF operation is particularly required.
【０００５】図４に示すのは、アクティブマトリクス回
路における１画素の部分を拡大した上面図である。FIG. 4 is an enlarged top view of one pixel in the active matrix circuit.
【０００６】図４において、１１がゲイト線であり、１
２がソース線である。ゲイト線１１とソース線１２と
は、アクティブマトリクス回路において格子状に配置さ
れている。In FIG. 4, reference numeral 11 denotes a gate line and 1
2 is a source line. The gate lines 11 and the source lines 12 are arranged in a grid in an active matrix circuit.
【０００７】薄膜トランジスタは、ソース領域１３、ド
レイン領域１４、チャネル領域１７（ゲイト線１１から
延在したゲイト電極１８の下部に存在する）、低濃度不
純物領域１５と１６、で構成される活性層（島状の半導
体層）を主要な構成要素としている。The thin film transistor has an active layer (source layer 13, drain region 14, channel region 17 (below gate electrode 18 extending from gate line 11)) and low concentration impurity regions 15 and 16. An island-shaped semiconductor layer) is a main component.
【０００８】ドレイン領域１４には画素電極１９が接続
されている。画素電極には、ゲイト電極１８に印加され
る信号により選択された電荷（画像信号に対応した電荷
量を有する）がソース線１２から流入する。A pixel electrode 19 is connected to the drain region 14. Charges (having a charge amount corresponding to an image signal) selected by a signal applied to the gate electrode 18 flow into the pixel electrode from the source line 12.
【０００９】１５、１６で示される低濃度不純物領域
は、ソース領域１３やドレイン領域１４に比較して、よ
り低い濃度で一導電型を付与する不純物を含んでいる。The low-concentration impurity regions 15 and 16 contain an impurity which imparts one conductivity type at a lower concentration than the source region 13 and the drain region 14.
【００１０】低濃度不純物領域を設けるのは、低ＯＦＦ
電流特性を得るためである。図４には、１５と１６で示
される２つの低濃度不純物領域が示されている。ＯＦＦ
電流値の低減に寄与するのは、主にドレイン領域１４側
の低濃度不純物領域１６である。[0010] The provision of the low-concentration impurity region is based on low OFF.
This is for obtaining current characteristics. FIG. 4 shows two low-concentration impurity regions 15 and 16. OFF
What contributes to the reduction of the current value is mainly the low concentration impurity region 16 on the drain region 14 side.
【００１１】薄膜トランジスタにおいて、ＯＦＦ電流が
発生するのは、特公平３−３８７５５号公報に記載され
ているように、ＯＦＦ動作時においてチャネル領域とド
レイン領域との間に形成される強電界に起因する。The generation of the OFF current in the thin film transistor is caused by the strong electric field formed between the channel region and the drain region during the OFF operation, as described in Japanese Patent Publication No. 3-38755. .
【００１２】チャネル領域とドレイン領域との間に配置
された低濃度不純物領域（通常ＬＤＤ（ライトドープド
レイン領域と称される））は、上記強電界を緩和させ、
それによりＯＦＦ動作時におけるリーク電流を値を小さ
くすることができる。（上記特公平３−３８７５５号公
報の記載参照）The low-concentration impurity region (usually called LDD (lightly doped drain region)) disposed between the channel region and the drain region relaxes the strong electric field,
Thereby, the value of the leak current at the time of the OFF operation can be reduced. (See the description of Japanese Patent Publication No. 3-38755)
【００１３】[0013]
【発明が解決しようとする課題】液晶表示装置において
は、画素電極に印加される電圧はその極性が所定の周期
でもって反転される。これは、液晶材料の劣化を防ぐた
めの工夫である。（ＤＣ電圧を印加し続けると、表示が
焼きついてしまう現象が生じる）In a liquid crystal display device, the polarity of a voltage applied to a pixel electrode is inverted at a predetermined period. This is a device for preventing deterioration of the liquid crystal material. (If the DC voltage is continuously applied, a phenomenon that the display is burned occurs.)
【００１４】上記のような極性を反転させる動作を行わ
す場合（反転動作という）、図４に示すような構成にお
けるソース領域１３とドレイン領域１４の役割は、機能
的な観点からは反転するものとなる。ここでは、便宜上
１３をソース領域、１４をドレイン領域と定義する。When the above-described operation of inverting the polarity is performed (referred to as inversion operation), the roles of the source region 13 and the drain region 14 in the configuration shown in FIG. 4 are inverted from a functional viewpoint. Becomes Here, for convenience, 13 is defined as a source region and 14 is defined as a drain region.
【００１５】低濃度不純物領域１５及び１６を形成する
には、レジストマスクを利用して活性層に対する不純物
イオンの注入量を選択的に異ならせる方法が利用され
る。In order to form the low-concentration impurity regions 15 and 16, a method of selectively varying the amount of impurity ions implanted into the active layer using a resist mask is used.
【００１６】この場合、フォトリソグラフィー工程にお
けるマスク合わせ精度のズレに起因して、低濃度不純物
領域１５と１６の寸法が僅かに異なってしまう状態が発
生する。In this case, a state occurs in which the dimensions of the low-concentration impurity regions 15 and 16 are slightly different due to a deviation in mask alignment accuracy in the photolithography process.
【００１７】実際問題として、各低濃度不純物領域の寸
法は、ソース／ドレイン間を結ぶ線方向の長さにして２
μｍ程度以下である。As a practical matter, the size of each low-concentration impurity region should be 2 in the line direction connecting the source and the drain.
It is about μm or less.
【００１８】一方、今後の大面積画面に対応する大面積
ガラス基板（例えば４５０ｍｍ×６００ｍｍ角のガラス
基板）を用いた場合には、ガラス基板自身の収縮や露光
装置の光学系の問題から、マスク合わせ精度は最悪の場
合１〜２μｍ程度となってしまう。On the other hand, when a large-sized glass substrate (for example, a glass substrate of 450 mm × 600 mm square) corresponding to a large-sized screen in the future is used, the mask may be shrunk due to shrinkage of the glass substrate itself and problems of the optical system of the exposure apparatus. In the worst case, the alignment accuracy is about 1-2 μm.
【００１９】このような場合、例えば低濃度不純物領域
１５と１６の寸法が大きく異なるものとなる。具体的に
は、設定された寸法に対して５０％以上の誤差が生じて
しまう。In such a case, for example, the dimensions of the low concentration impurity regions 15 and 16 differ greatly. Specifically, an error of 50% or more occurs with respect to the set dimensions.
【００２０】その結果、それぞれの低濃度不純物領域が
有する抵抗も異なることになる。ＯＮ動作時において
は、低濃度不純物領域の示す抵抗は活性層中において相
対的に高いものとなる。従って、上記２つの低濃度不純
物領域の抵抗の違いによる影響も大きなものとなる。As a result, the resistance of each low-concentration impurity region also differs. During the ON operation, the resistance indicated by the low-concentration impurity regions becomes relatively high in the active layer. Therefore, the effect of the difference in resistance between the two low-concentration impurity regions also becomes significant.
【００２１】このような状況において、液晶を駆動する
ための信号電圧の極性が反転すると、極性の反転時にお
ける動作のバランスが崩れてしまう。In such a situation, if the polarity of the signal voltage for driving the liquid crystal is inverted, the operation balance at the time of the polarity inversion will be lost.
【００２２】例えば、図４に示す薄膜トランジスタをＮ
チャネル型とする。また、低濃度不純物領域は１６だけ
が存在しているとする。（１５の低濃度不純物領域が存
在しないものとする）For example, the thin film transistor shown in FIG.
Channel type. It is also assumed that only 16 low-concentration impurity regions exist. (It is assumed that 15 low-concentration impurity regions do not exist)
【００２３】この状況において、ソース領域１３の電位
がグランドレベル（または所定の定電位）に比較して低
い状態を考える。この場合、ＯＮ動作によってソース領
域１３からドレイン領域１４にキャリアである電子が移
動する。（動作状態Ａ）In this situation, consider a state where the potential of the source region 13 is lower than the ground level (or a predetermined constant potential). In this case, electrons serving as carriers move from the source region 13 to the drain region 14 by the ON operation. (Operating state A)
【００２４】他方、上記動作状態Ａに対してソース線１
２から供給される信号電圧の極性が反転した場合を考え
る。この状態においては、ＯＮ動作によってドレイン領
域１４からソース領域１３にキャリアである電子が移動
する。（動作状態Ｂ）On the other hand, the source line 1
Consider the case where the polarity of the signal voltage supplied from 2 is inverted. In this state, electrons as carriers move from the drain region 14 to the source region 13 by the ON operation. (Operating state B)
【００２５】この反転した動作状態Ｂにおいては、ソー
ス領域１３とドレイン領域１４の役割は、動作状態Ａに
対して逆転したものとなる。In the inverted operation state B, the roles of the source region 13 and the drain region 14 are reversed with respect to the operation state A.
【００２６】この場合は、ドレイン領域側だけに低濃度
不純物領域１６が配置された状況を考えている。従っ
て、上記動作状態Ａと動作状態Ｂとでは、薄膜トランジ
スタの動作インピーダンスは異なるものとなる。In this case, a situation is considered in which the low concentration impurity region 16 is arranged only on the drain region side. Therefore, the operating impedance of the thin film transistor differs between the operation state A and the operation state B.
【００２７】このことは、２つの動作状態において、移
動するキャリアの経路が異なることに起因する。即ち、
動作状態Ａにおいては、キャリア（電子）は、ソース領
域１３からチャネル領域１７に入り（この場合、１５の
領域は存在しないものと設定してある）、さらに低濃度
不純物領域１６を通過して、ドレイン領域１４に至る経
路を移動する。This is because the path of the moving carrier is different in the two operation states. That is,
In the operation state A, carriers (electrons) enter the channel region 17 from the source region 13 (in this case, the region 15 is set to be absent), and further pass through the low-concentration impurity region 16, The path to the drain region 14 is moved.
【００２８】他方、動作状態Ｂにおいては、キャリア
（電子）は、ドレイン領域１４から低濃度不純物領域１
６を通過してチャネル領域１７に入り、ドレイン領域１
４に至る経路を移動する。On the other hand, in the operating state B, carriers (electrons) flow from the drain region 14 to the low-concentration impurity region 1.
6, the channel region 17 and the drain region 1
Move the route to 4.
【００２９】絶縁ゲイト型の電界効果トランジスタにお
いては、低濃度不純物領域のような高抵抗領域がチャネ
ルに対してキャリアの流入側にあるのか、あるいは流出
側にあるのか、ということは、動作状態に大きな違いを
与える。In an insulated gate field effect transistor, whether a high-resistance region such as a low-concentration impurity region is on the carrier inflow side or outflow side with respect to the channel depends on the operating state. Make a big difference.
【００３０】従ってこのような場合、ソース線１２から
供給される信号電圧の極性が反転することで、薄膜トラ
ンジスタの動作状態は異なるものとなる。これは、ドレ
イン領域１４側だけに低濃度不純物領域が配置されてい
ることに起因する。（ここではそのような設定としてい
る）Therefore, in such a case, the operation state of the thin film transistor becomes different by reversing the polarity of the signal voltage supplied from the source line 12. This is because the low concentration impurity region is arranged only on the drain region 14 side. (Here is such a setting)
【００３１】この現象は、低濃度不純物領域１５と１６
の寸法が異なる場合にも同様に発生する。This phenomenon is caused by the low concentration impurity regions 15 and 16
This also occurs when the dimensions of are different.
【００３２】このような状況においては、画素に同じ情
報を書き込もうとしても、その極性が反転することによ
り、薄膜トランジスタの動作状況が異なるものとなり、
それに対応して情報の書込み状態も違ったものとなる。In such a situation, even if an attempt is made to write the same information in the pixel, the operation state of the thin film transistor becomes different because the polarity is inverted.
Correspondingly, the state of writing information is also different.
【００３３】１画素に注目すれば、普通極性の反転は毎
回の書込み毎に行われる。例えば、１画素への書き込み
は、１秒間に３０回行われる。従って、上記薄膜トラン
ジスタの動作の非対称性は毎秒３０回発生する。If attention is paid to one pixel, the inversion of the normal polarity is performed for each writing. For example, writing to one pixel is performed 30 times per second. Therefore, the asymmetry of the operation of the thin film transistor occurs 30 times per second.
【００３４】このような場合、同じ情報を書込み続けよ
うとしても、１秒間に３０回の割合で書き込まれる情報
に違いが発生する。この書き込まれる情報の違いは、フ
リッカーと呼ばれる画面のチラツキの要因となる。In such a case, even if the same information is continued to be written, a difference occurs in the information written at a rate of 30 times per second. This difference in the written information causes a flicker on the screen called flicker.
【００３５】本明細書で開示する発明は、前述した不可
避に発生してしまうマスク合わせのズレに起因して生じ
る、極性反転動作時における薄膜トランジスタのアンバ
ンラス動作の問題を解決し、表示される画像のチラツキ
を抑制する技術を提供することを課題とする。The invention disclosed in the present specification solves the problem of the unbalance operation of the thin film transistor at the time of the polarity inversion operation, which is caused by the unavoidable misalignment of the mask described above. It is an object to provide a technique for suppressing flicker.
【００３６】[0036]
【課題を解決するための手段】本明細書で開示する発明
の一つは、図１（Ａ）にその具体的な構成例を示すよう
に、活性層中に、ソース領域１０４及びドレイン領域１
１１と、偶数個のチャネル領域１０７及び１０９と、前
記偶数個のチャネル領域のそれぞれにおいて各チャネル
領域を挟んで配置された一対の高抵抗領域１０２及び１
０３、さらに１０８及び１１０と、が形成され、前記高
抵抗領域は、前記ソース及びドレイン領域に比較して高
抵抗を有し、前記各チャネル領域を挟んで配置された一
対の高抵抗領域１０２と１０３、及び１０８と１１０の
寸法は、互いに異なっていることを特徴とする。Means for Solving the Problems One of the inventions disclosed in the present specification is that a source region 104 and a drain region 1 are formed in an active layer as shown in FIG.
11, even-numbered channel regions 107 and 109, and a pair of high-resistance regions 102 and 1 arranged in each of the even-numbered channel regions with each channel region interposed therebetween.
03, and further, 108 and 110 are formed, and the high-resistance region has a higher resistance than the source and drain regions, and a pair of high-resistance regions 102 arranged with the respective channel regions interposed therebetween. The dimensions of 103, and 108 and 110 are characterized by being different from each other.
【００３７】上記構成は、本質的に作製時の位置合わせ
誤差により、高抵抗領域１０２と１０３の配置位置がズ
レてしまった場合を前提としている。この位置合わせの
ズレは、フォトリソグラフィー工程を利用した非自己整
合プロセスを利用した場合に発生する。The above configuration is based on the premise that the arrangement positions of the high resistance regions 102 and 103 are shifted due to an alignment error at the time of manufacture. This misalignment occurs when a non-self-alignment process using a photolithography process is used.
【００３８】即ち、上記構成は、フォトマスクの配置に
際する位置合わせ精度の問題や、露光時における分解能
の問題から、発生する位置合わせのズレを前提としてい
る。That is, the above configuration is premised on misalignment that occurs due to the problem of alignment accuracy when disposing the photomask and the problem of resolution during exposure.
【００３９】またここで問題となる位置ズレは、図１
（Ａ）のＡ−Ａ’で切り取られる断面の面方向（面に平
行な方向）におけるものである。この位置ズレは、薄膜
トランジスタの動作時におけるキャリアの移動方向に概
略一致する。また、この位置ズレは、マスク合わせ時の
回転方向のズレによっても生じる。In addition, the position shift which is a problem here is shown in FIG.
(A) in the plane direction (direction parallel to the plane) of the cross section cut along AA ′. This displacement substantially coincides with the direction of carrier movement during the operation of the thin film transistor. In addition, this positional deviation also occurs due to a rotational direction deviation at the time of mask alignment.
【００４０】なお、Ａ−Ａ’で切り取られる断面の面に
垂直な方向における位置ズレは、本明細書で開示する発
明には関係しない。The positional deviation in the direction perpendicular to the plane of the cross section cut along the line AA 'is not related to the invention disclosed in this specification.
【００４１】上記構成を採用することの効果は、位置合
わせ誤差により、一対の高抵抗領域の寸法の違いが５０
％以上となる場合に特に顕著に得られる。The effect of adopting the above configuration is that the difference in dimension between the pair of high resistance regions is reduced by 50% due to the positioning error.
%, It is particularly remarkable.
【００４２】高抵抗領域としては、ソース及びドレイン
領域に比較して低濃度に一導電型を付与する不純物が含
まれた一導電型を有する低濃度不純物領域を挙げること
ができる。一般にドレイン領域側に配置された低濃度不
純物領域がＬＤＤ（ライトドープドレイン領域）と称さ
れる。As the high resistance region, a low-concentration impurity region having one conductivity type containing an impurity imparting one conductivity type at a lower concentration than the source and drain regions can be exemplified. Generally, the low-concentration impurity region disposed on the drain region side is called an LDD (lightly doped drain region).
【００４３】一導電型を付与する不純物の含有濃度がソ
ース及びドレイン領域よりも低ければ、当然その抵抗は
高くなる。具体的には、その導電率は低くなり、シート
抵抗は高くなる。If the concentration of the impurity imparting one conductivity type is lower than that of the source and drain regions, the resistance naturally increases. Specifically, its conductivity decreases and the sheet resistance increases.
【００４４】また、高抵抗領域としては、一導電型を付
与する不純物イオンをドーピングしないで、真性または
実質的に真性な領域を利用することもできる。これは、
オフセットゲイト領域やオフセット領域と称される。こ
の領域はソース／ドレイン領域としても機能せず、また
チャネル領域としても機能しない。この領域の作用も上
述した低濃度不純物領域と同様な機能を有する。As the high resistance region, an intrinsic or substantially intrinsic region can be used without doping with impurity ions imparting one conductivity type. this is,
It is called an offset gate area or an offset area. This region does not function as a source / drain region and does not function as a channel region. The function of this region also has a function similar to that of the low-concentration impurity region described above.
【００４５】他の発明の構成は、図１（Ａ）にその具体
的な構成例を示すように、偶数個のチャネル領域１０７
及び１０９と、前記偶数個のチャネル領域のそれぞれに
おいて各チャネル領域を挟んで配置された一対の高抵抗
領域１０２及び１０３、さらに１０８及び１１０と、ソ
ース領域１０４及びドレイン領域１１１と、を少なくと
も有し、前記高抵抗領域は、前記ソース及びドレイン領
域に比較して高抵抗を有し、前記一対の高抵抗領域の寸
法は、一方（例えば１０２）が所定の寸法より大きく、
他方（例えば１０３）が所定の寸法より小さいことを特
徴とする。In another embodiment of the present invention, an even number of channel regions 107 are provided as shown in FIG.
And 109, and at least a pair of high resistance regions 102 and 103, and further 108 and 110 arranged on both sides of each of the even number of channel regions, and a source region 104 and a drain region 111. The high-resistance region has higher resistance than the source and drain regions, and one of the pair of high-resistance regions (for example, 102) is larger than a predetermined size;
The other (eg, 103) is smaller than a predetermined size.
【００４６】上記構成は、図２に示すように、レジスト
マスク２０３の位置合わせ誤差により、１０８及び１１
０で示されるチャネル領域１０９を挟んで配置された高
抵抗領域（図２の場合は低濃度不純物領域）の寸法が、
所定の寸法よりズレてしまった場合を前提としている。As shown in FIG. 2, the above-mentioned structure is caused by the positioning error of the resist mask 203 and the positions 108 and 11.
The size of the high-resistance region (low-concentration impurity region in FIG. 2) arranged with the channel region 109 indicated by “0”
It is premised that the displacement is smaller than a predetermined dimension.
【００４７】図２に示すようなレジストマスク２０３の
位置合わせのズレが発生した場合、１０８の領域はその
寸法が所定の寸法より大きくなり、１１０の領域はその
寸法が所定の寸法より小さくなる。なお、図２に示す場
合では、所定の寸法が実現した場合、１０８の領域と１
１０の領域の寸法とは同じになる。When the resist mask 203 is misaligned as shown in FIG. 2, the size of the region 108 is larger than the predetermined size, and the size of the region 110 is smaller than the predetermined size. In the case shown in FIG. 2, when a predetermined size is realized, the region of 108 and 1
The dimensions of the region 10 are the same.
【００４８】所定の寸法よりズレているかどうかは、多
数の完成品を比較すれば明らかになる。例えば、全ての
完成品について、図２（Ｃ）に示すような状態、即ち、
高抵抗領域（この場合は低濃度不純物領域）１０８と１
１０との寸法比が概略同じであるような構造が観察され
る場合、それは本質的なマスク合わせ時のズレによって
生じたものではなく、そもそもがそのような構成であっ
たということになる。Whether or not the deviation is larger than the predetermined dimension becomes clear by comparing a large number of finished products. For example, for all the finished products, the state as shown in FIG.
High resistance regions (low concentration impurity regions in this case) 108 and 1
When a structure whose size ratio is almost the same as that of 10 is observed, it is not caused by a substantial deviation at the time of mask alignment, but it is originally such a configuration.
【００４９】即ち、上記構成は、ロット毎にマスク合わ
せ誤差のバラツキが存在することを前提としている。That is, the above configuration is based on the premise that there is variation in mask alignment error for each lot.
【００５０】他の発明の構成は、偶数個のチャネル領域
と、前記偶数個のチャネル領域のそれぞれにおいて各チ
ャネル領域を挟んで配置された一対の高抵抗領域と、ソ
ース及びドレイン領域と、を少なくとも具備した活性層
を有し、前記高抵抗領域は、前記ソース及びドレイン領
域に比較して高抵抗を有し、前記一対の高抵抗領域の寸
法は作製時の位置合わせ誤差により、一方が所定の寸法
より大きく、他方が所定の寸法より小さいことを特徴と
する。In another aspect of the invention, at least an even number of channel regions, a pair of high resistance regions arranged in each of the even number of channel regions with each channel region interposed therebetween, and a source and drain region are provided. An active layer, the high-resistance region has a higher resistance than the source and drain regions, and one of the pair of high-resistance regions has a predetermined size due to an alignment error during fabrication. It is characterized in that it is larger than the size and the other is smaller than the predetermined size.
【００５１】他の発明の構成は、具体的な構成例を図１
（Ａ）に示すように、活性層中に、ソース領域１０４及
びドレイン領域１１１と、偶数個（この場合は２個）の
チャネル領域１０７及び１０９と、前記ソース及びドレ
イン領域に比較して高抵抗を有した複数の高抵抗領域
（この場合は低濃度不純物領域）１０２、１０３、１０
８、１１０と、を有し、前記高抵抗領域の寸法は本質的
な位置合わせ誤差を有し、前記高抵抗領域に着目した場
合における前記ソース領域１０４から前記ドレイン領域
１１１へと至る経路と前記ドレイン領域１１１から前記
ソース領域１０４へと至る経路とが等しいまたは概略等
しいことを特徴とする。Another embodiment of the invention is shown in FIG.
As shown in FIG. 3A, in the active layer, a source region 104 and a drain region 111, an even number (two in this case) of channel regions 107 and 109, and a high resistance compared to the source and drain regions are provided. A plurality of high-resistance regions (in this case, low-concentration impurity regions)
8, 110, and the dimensions of the high-resistance region have an essential alignment error, and the path from the source region 104 to the drain region 111 when focusing on the high-resistance region, A path from the drain region 111 to the source region 104 is equal or substantially equal.
【００５２】図１（Ａ）に示す構成においては、高抵抗
領域１０２と１０３は本質的な位置合わせ誤差により、
その寸法が互いに異なってしまっている。この本質的な
位置合わせ誤差は、高抵抗領域を形成する際におけるマ
スク合わせ時の位置合わせ誤差に起因する。In the configuration shown in FIG. 1A, the high-resistance regions 102 and 103 are not aligned due to an inherent positioning error.
Their dimensions are different from each other. This essential alignment error is caused by an alignment error at the time of mask alignment when forming a high-resistance region.
【００５３】高抵抗領域に着目した場合におけるソース
領域１０４からドレイン領域１１１への経路は、 （１）ソース領域１０４ （２）高抵抗領域（低濃度不純物領域）１０３ （３）チャネル領域１０７ （４）高抵抗領域（低濃度不純物領域）１０２ （５）Ｎ+ 型領域１０１ （６）高抵抗領域（低濃度不純物領域）１０８ （７）チャネル領域１０９ （８）高抵抗領域（低濃度不純物領域）１１０ （９）ドレイン領域１１１ となる。When focusing on the high-resistance region, the path from the source region 104 to the drain region 111 is as follows: (1) the source region 104 (2) the high-resistance region (low-concentration impurity region) 103 (3) the channel region 107 (4) ) High resistance region (low concentration impurity region) 102 (5) N + type region 101 (6) High resistance region (low concentration impurity region) 108 (7) Channel region 109 (8) High resistance region (low concentration impurity region) 110 (9) The drain region 111 is formed.
【００５４】他方、ドレイン領域１１１からソース領域
１０４への経路は、 （１）ドレイン領域１１１ （２）高抵抗領域（低濃度不純物領域）１１０ （３）チャネル領域１０９ （４）高抵抗領域（低濃度不純物領域）１０８ （５）Ｎ+ 型領域１０１ （６）高抵抗領域（低濃度不純物領域）１０２ （７）チャネル領域１０７ （８）高抵抗領域（低濃度不純物領域）１０３ （９）ソース領域１０４ となる。On the other hand, the path from the drain region 111 to the source region 104 is as follows: (1) drain region 111 (2) high resistance region (low concentration impurity region) 110 (3) channel region 109 (4) high resistance region (low (5) N + type region 101 (6) High resistance region (low concentration impurity region) 102 (7) Channel region 107 (8) High resistance region (low concentration impurity region) 103 (9) Source region 104.
【００５５】ここで、高抵抗領域１０２と１０８の示す
抵抗は同じと見なせる。また、１０３と１１０の抵抗も
同じと見なせる。この関係は、高抵抗領域の形成時にお
ける位置合わせ誤差には実質上依存しない。Here, the resistances of the high resistance regions 102 and 108 can be regarded as the same. Also, the resistances of 103 and 110 can be considered the same. This relationship does not substantially depend on the alignment error when forming the high resistance region.
【００５６】従って、上記２つの経路は同じものと見な
せる。Therefore, the two paths can be regarded as the same.
【００５７】他の発明の構成は、偶数個のチャネル領域
と、前記チャネル領域のそれぞれを挟んで配置された一
対の高抵抗領域と、ソース及びドレイン領域と、を少な
くとも具備した活性層を有した半導体装置の作製方法で
あって、一対の高抵抗領域は、非自己整合的に行われる
不純物イオンのドーピングにより一方が所定の寸法より
大きく、他方が所定の寸法より小さく形成されることを
特徴とする。According to another aspect of the present invention, there is provided an active layer including at least an even number of channel regions, a pair of high-resistance regions disposed so as to sandwich each of the channel regions, and source and drain regions. A method for manufacturing a semiconductor device, wherein a pair of high-resistance regions are formed such that one is larger than a predetermined size and the other is smaller than a predetermined size by doping of impurity ions performed in a non-self-aligned manner. I do.
【００５８】[0058]
【発明の実施の形態】図１（Ａ）に示すように、本質的
にその寸法に誤差が生じている高抵抗領域１０３と１０
２、さらに１１０と１０８とを備えた薄膜トランジスタ
において、ソース領域１０４側からドレイン領域１１１
への経路における上記高抵抗領域の存在と、ドレイン領
域１１１側からソース領域１０４への経路における上記
高抵抗領域の存在とが同じ配置状態になるようにする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS As shown in FIG.
2. In the thin-film transistor including 110 and 108, the drain region 111
And the presence of the high resistance region in the path from the drain region 111 side to the source region 104 is set in the same arrangement state.
【００５９】即ち、チャネルの数を偶数個とし、１０２
や１０３で示される一対の高抵抗領域の寸法が位置合わ
せ誤差のために異なってしまった場合であっても、その
影響が上記２つの経路において異ならないようにする。That is, if the number of channels is an even number,
Even if the dimensions of the pair of high resistance regions indicated by や and 異 な っ are different due to a positioning error, the effect is not different between the two paths.
【００６０】このようにすることで、ソース線１０６か
ら供給される信号電圧が反転した場合であっても、画素
電極１１４に書き込まれる情報に上記位置合わせ誤差の
影響ができることを抑制することができる。具体的に
は、上記位置合わせ誤差に起因して、画像のチラツキが
生じてしまうことを抑制することができる。In this way, even when the signal voltage supplied from the source line 106 is inverted, it is possible to suppress the information written to the pixel electrode 114 from being affected by the alignment error. . Specifically, it is possible to prevent the image from flickering due to the alignment error.
【００６１】[0061]
〔実施例１〕図１（Ａ）に本実施例の概略の構成の上面
図を示す。図１（Ａ）に示すのは、アクティブマトリク
ス型の液晶表示装置の１画素の部分を上面から見た状態
である。[Embodiment 1] FIG. 1A is a top view showing a schematic configuration of this embodiment. FIG. 1A illustrates a state where one pixel portion of an active matrix liquid crystal display device is viewed from above.
【００６２】本実施例に示す構成は、高抵抗領域（ここ
では低濃度不純物領域）の形成位置がずれても、その影
響により反転動作時における薄膜トランジスタの動作に
非対称性が現れないものとしたことを特徴とする。In the structure shown in this embodiment, even if the formation position of the high-resistance region (here, the low-concentration impurity region) is shifted, asymmetry does not appear in the operation of the thin film transistor during the inversion operation due to the influence. It is characterized by.
【００６３】本実施例に示す薄膜トランジスタは、等価
的に２つの薄膜トランジスタが直列に接続され、共通の
ゲイト電極を備えた構成を有している。The thin film transistor shown in this embodiment has a configuration in which two thin film transistors are equivalently connected in series and provided with a common gate electrode.
【００６４】図１（Ａ）において、１０６がソース線で
ある。このソース線１０６には画素電極１１４に書込む
べき画像信号が供給される。このソース線１０６に供給
される画像信号は薄膜トランジスタで選択され、画素電
極１１４に画像情報に対応した所定の情報が書き込まれ
る。In FIG. 1A, reference numeral 106 denotes a source line. An image signal to be written to the pixel electrode 114 is supplied to the source line 106. The image signal supplied to the source line 106 is selected by the thin film transistor, and predetermined information corresponding to the image information is written to the pixel electrode 114.
【００６５】１１３がゲイト線である。ゲイト線１１３
には、薄膜トランジスタをＯＮ／ＯＦＦさせるための信
号が供給される。ゲイト線１１３の活性層と交差する部
分はゲイト電極として機能する。Reference numeral 113 denotes a gate line. Gate line 113
Is supplied with a signal for turning on / off the thin film transistor. A portion of the gate line 113 intersecting with the active layer functions as a gate electrode.
【００６６】ソース線１０６とゲイト線１１３とは数百
×数百の数でもってアクティブマトリクス回路に格子状
に配置されている。そして、その交点付近は、全て図１
（Ａ）に示すような構成を有している。The source lines 106 and the gate lines 113 are arranged in the active matrix circuit in a grid pattern with several hundreds × several hundreds. And the vicinity of the intersection is all shown in FIG.
It has a configuration as shown in FIG.
【００６７】活性層は、１０４、１０３、１０７、１０
２、１０１、１０８、１０９、１１０、１１１で示され
る各領域でもって構成される島状のパターンである。The active layers are 104, 103, 107, 10
This is an island-like pattern composed of the regions indicated by 2, 101, 108, 109, 110, and 111.
【００６８】１０４、１０１、１１１で示される領域
は、Ｎ型（強いＮ型を有しているという意味でＮ+ 型と
表示する）を有している。（本実施例ではＮチャネル型
の例を示す）The regions indicated by 104, 101, and 111 have N type (indicated as N + type in the sense that they have a strong N type). (This embodiment shows an example of an N-channel type)
【００６９】ここでは、１０４の領域をソース領域、１
１１の領域をドレイン領域と定義する。Here, the region 104 is a source region,
Region 11 is defined as a drain region.
【００７０】１０３、１０２、１０８、１１０で示され
るのは高抵抗領域となる低濃度不純物領域である。これ
ら領域は、１０４、１０１、１１１で示される領域に比
較して、より弱いＮ型（Ｎ- 型と表示する）を有してい
る。Reference numerals 103, 102, 108 and 110 denote low-concentration impurity regions which become high-resistance regions. These areas are compared to the area indicated by 104,101,111, weaker N-type - has (N type and display).
【００７１】即ち、１０３、１０２、１０８、１１０で
示される高抵抗領域は、ソース領域１０４及びドレイン
領域１１１よりも含まれる導電型を付与する不純物の濃
度が低いものとなっている。That is, the high-resistance regions 103, 102, 108, and 110 have lower concentrations of the impurities imparting the conductivity type than the source region 104 and the drain region 111.
【００７２】本実施例においては、高抵抗領域１０２の
寸法（キャリアの移動方向における寸法）と高抵抗領域
１０３との寸法は異なるものとなっている。また、高抵
抗領域１０８の寸法と高抵抗領域１１０の寸法は互いに
異なるものとなっている。In this embodiment, the size of the high-resistance region 102 (the size in the moving direction of the carrier) and the size of the high-resistance region 103 are different. The dimensions of the high resistance region 108 and the dimensions of the high resistance region 110 are different from each other.
【００７３】これは、高抵抗領域の形成時におけるマス
ク合わせ精度の誤差に起因する。本実施例ではマスク合
わせ精度のズレが存在することを前提とした構成が示さ
れている。This is due to an error in mask alignment accuracy when forming a high-resistance region. In the present embodiment, a configuration is shown on the assumption that there is a deviation in mask alignment accuracy.
【００７４】１０５はソース領域１０４とソース線１０
６とのコンタクト部である。また、１１２はドレイン領
域１１１と画素電極１１４とのコンタクト部である。Reference numeral 105 denotes the source region 104 and the source line 10
6 is a contact portion. Reference numeral 112 denotes a contact portion between the drain region 111 and the pixel electrode 114.
【００７５】本実施例に示す構成においては、ソース線
１０６に供給される信号電圧の極性が反転しても薄膜ト
ランジスタの動作の対称性が維持される。In the structure shown in this embodiment, the symmetry of the operation of the thin film transistor is maintained even if the polarity of the signal voltage supplied to the source line 106 is reversed.
【００７６】例えば、基準電位に対して、ソース領域１
０４に低い電圧（負の電圧）を加えた状態を考える。
（動作状態Ａ）For example, with respect to the reference potential, the source region 1
Consider a state in which a low voltage (negative voltage) is applied to 04.
(Operating state A)
【００７７】他方、基準電位に対して、ソース領域１０
４に高い電圧（正の電圧）を加えた状態を考える。（動
作状態Ｂ）On the other hand, the source region 10
Consider a state in which a high voltage (positive voltage) is applied to 4. (Operating state B)
【００７８】上記２つの状態では、キャリアの移動方向
は逆になる。そしてそれに対応して、ソース領域１０４
とドレイン領域１１１との役割は逆転する。In the above two states, the moving direction of the carrier is reversed. And correspondingly, the source region 104
And the role of the drain region 111 is reversed.
【００７９】この場合、移動するキャリアの経路を考え
ると、その経路の対称性は保たれている。In this case, considering the path of the moving carrier, the symmetry of the path is maintained.
【００８０】即ち、動作状態Ａにおいては、キャリア
（電子）は、 （１）ソース領域１０４ （２）高抵抗領域（低濃度不純物領域）１０３ （３）チャネル領域１０７ （４）高抵抗領域（低濃度不純物領域）１０２ （５）Ｎ+ 型領域１０１ （６）高抵抗領域（低濃度不純物領域）１０８ （７）チャネル領域１０９ （８）高抵抗領域（低濃度不純物領域）１１０ （９）ドレイン領域１１１ といった経路で移動する。That is, in the operation state A, carriers (electrons) are: (1) source region 104 (2) high resistance region (low concentration impurity region) 103 (3) channel region 107 (4) high resistance region (low (5) N + type region 101 (6) High resistance region (low concentration impurity region) 108 (7) Channel region 109 (8) High resistance region (low concentration impurity region) 110 (9) Drain region It moves along the route 111.
【００８１】他方、動作状態Ｂにおいては、キャリア
（電子）は、 （１）ドレイン領域１１１ （２）高抵抗領域（低濃度不純物領域）１１０ （３）チャネル領域１０９ （４）高抵抗領域（低濃度不純物領域）１０８ （５）Ｎ+ 型領域１０１ （６）高抵抗領域（低濃度不純物領域）１０２ （７）チャネル領域１０７ （８）高抵抗領域（低濃度不純物領域）１０３ （９）ソース領域１０４ といった経路で移動する。On the other hand, in the operating state B, carriers (electrons) are: (1) drain region 111 (2) high-resistance region (low-concentration impurity region) 110 (3) channel region 109 (4) high-resistance region (low (5) N + type region 101 (6) High resistance region (low concentration impurity region) 102 (7) Channel region 107 (8) High resistance region (low concentration impurity region) 103 (9) Source region It moves along the route 104.
【００８２】ここで、高抵抗領域１０２と１０８はほぼ
同じ抵抗を示すと見なすことができる。即ち、１０２と
１０８の領域は、キャリアの移動に際してほぼ同じ抵抗
を示すものと見なせる。Here, it can be considered that the high resistance regions 102 and 108 show almost the same resistance. That is, the regions 102 and 108 can be regarded as exhibiting substantially the same resistance when the carriers move.
【００８３】一方で、高抵抗領域１０３と１１０もほぼ
同じ抵抗を示すと見なすことができる。即ち、高抵抗領
域１０３と１１０は、キャリアに移動に際してほぼ同じ
抵抗を示すものと見なせる。On the other hand, it can be considered that the high resistance regions 103 and 110 also exhibit substantially the same resistance. That is, the high resistance regions 103 and 110 can be regarded as exhibiting substantially the same resistance when moving to the carrier.
【００８４】従って、高抵抗領域に着目して、上記２つ
の動作状態におけるキャリアに移動経路を考えた場合、
その移動経路は同じものと見なせる。従って、動作状態
Ａと動作状態Ｂとは同じ動作状態であると見ることがで
きる。Therefore, when focusing on the high resistance region and considering the movement path of the carrier in the above two operating states,
The travel routes can be considered the same. Therefore, it can be seen that the operation state A and the operation state B are the same operation state.
【００８５】図からは明らかでないが、現実には１０５
や１１２で示されるコンタクトの形成位置のズレも存在
する。Although it is not clear from FIG.
Also, there is a displacement of the contact formation position indicated by reference numeral 112.
【００８６】しかし、ソース領域１０４やドレイン領域
１１１の抵抗は、高抵抗領域（低濃度不純物領域）に比
較して低抵抗（１桁以上導電率は高い）であるので、コ
ンタクト位置のズレによる動作への影響はほとんど問題
とならない。However, since the resistance of the source region 104 and the drain region 111 is lower than that of the high-resistance region (low-concentration impurity region) (the conductivity is higher by one digit or more), the operation due to the displacement of the contact position is performed. The impact on the environment is hardly a problem.
【００８７】従って、コンタクト位置のズレが存在して
も、ソース線１０６に供給される信号電圧の極性が反転
した場合における動作状態の対称性は確保される。Therefore, even if there is a shift in the contact position, the symmetry of the operation state is maintained when the polarity of the signal voltage supplied to the source line 106 is reversed.
【００８８】以上のように本実施例に示す構成を採用す
ることにより、反転動作時における薄膜トランジスタの
非対称動作に起因する表示のチラツキを抑制することが
できる。As described above, by employing the structure shown in this embodiment, it is possible to suppress the flicker of the display due to the asymmetric operation of the thin film transistor during the inversion operation.
【００８９】図１（Ｂ）に示すのは、図１（Ａ）に示す
場合とは異なった方向にマスクがずれてしまった場合の
例である。即ち、高抵抗領域１０２、１０３、１０８、
１１０を形成するためのレジストマスクの配置に際し
て、図１（Ａ）の場合とは逆に図面下側の方向にマスク
の配置位置がずれてしまった場合の例である。FIG. 1B shows an example in which the mask is shifted in a different direction from the case shown in FIG. 1A. That is, the high resistance regions 102, 103, 108,
This is an example of a case where the arrangement position of the resist mask for forming the mask 110 is shifted in the lower direction of the drawing, contrary to the case of FIG.
【００９０】この場合も、高抵抗領域に着目した場合に
おけるソース領域１０４からドレイン領域１１１へと移
動するキャリアの経路と、ドレイン領域１１１からソー
ス領域１０１へと移動するキャリアの経路とは同じにな
る。Also in this case, the path of the carrier moving from the source region 104 to the drain region 111 when focusing on the high resistance region is the same as the path of the carrier moving from the drain region 111 to the source region 101. .
【００９１】従って、この場合も反転動作時における対
称性は確保される。Therefore, also in this case, symmetry at the time of the inversion operation is ensured.
【００９２】このようにマスク合わせ時の位置ズレが存
在した場合において、ソース領域（ソース電極）に加え
られる信号電圧の極性が反転しても薄膜トランジスタの
動作の対称性を保つことができる。そして、そのことに
よりチラツキのない表示を行うことができる。In the case where the positional deviation at the time of mask alignment exists, even if the polarity of the signal voltage applied to the source region (source electrode) is inverted, the operation of the thin film transistor can be kept symmetric. Thus, display without flicker can be performed.
【００９３】〔実施例２〕本実施例では、実施例１に示
す構成の作製工程の概略を示す。本実施例で示すのは、
図１（Ａ）のＡ−Ａ’で切った断面の作製工程である。[Embodiment 2] In this embodiment, an outline of a manufacturing process of the structure shown in Embodiment 1 will be described. In this embodiment,
This is a manufacturing process of a cross section cut along AA ′ in FIG.
【００９４】図２は図１（Ａ）のＡ−Ａ’で切った断面
の作製工程である。なお、図１と同じ符号は図１と同じ
箇所を示す。またその詳細は実施例１に示したものと同
じである。FIG. 2 shows a manufacturing process of a cross section taken along the line AA ′ in FIG. Note that the same reference numerals as in FIG. 1 indicate the same parts as in FIG. The details are the same as those shown in the first embodiment.
【００９５】まずガラス基板２０１上に図示しない下地
膜を成膜する。ここでは、下地膜として酸化珪素膜をス
パッタ法によって３０００Åの厚さに成膜する。First, a base film (not shown) is formed on the glass substrate 201. Here, a silicon oxide film is formed as a base film to a thickness of 3000 ° by a sputtering method.
【００９６】次に図示しない非晶質珪素膜を減圧熱ＣＶ
Ｄ法のより、５００Åの厚さに成膜する。そしてレーザ
ー光の照射を行いこの非晶質珪素膜を結晶化させ、結晶
性珪素膜を得る。この方法はレーザーアニール法として
知られている。レーザーアニール法以外には、加熱処理
や強光の照射による方法を利用することができる。Next, an amorphous silicon film (not shown) is heated under reduced pressure CV.
A film is formed to a thickness of 500 ° by the method D. Then, the amorphous silicon film is crystallized by irradiating a laser beam to obtain a crystalline silicon film. This method is known as a laser annealing method. Other than the laser annealing method, a method using heat treatment or irradiation with strong light can be used.
【００９７】次に上記レーザーアニール法によって得ら
れた結晶性珪素膜をパターニングし、図２（Ａ）の２０
２で示す活性層パターンを形成する。２０２で示される
活性層パターンは、図１の１０４、１０３、１０７、１
０２、１０１、１０８、１０９、１１０、１１１の各領
域で構成されている。Next, the crystalline silicon film obtained by the above-mentioned laser annealing method is patterned, and the pattern shown in FIG.
An active layer pattern 2 is formed. The active layer pattern indicated by 202 is denoted by 104, 103, 107, 1 in FIG.
02, 101, 108, 109, 110, and 111.
【００９８】図２（Ａ）に示す状態を得たら、ゲイト絶
縁膜２０５として１０００Å厚の酸化珪素膜をプラズマ
ＣＶＤ法で成膜する。When the state shown in FIG. 2A is obtained, a silicon oxide film having a thickness of 1000 ° is formed as a gate insulating film 205 by a plasma CVD method.
【００９９】さらにゲイト電極（ゲイト配線が兼ねてい
る）１１３を構成するためのアルミニウム膜（図示せ
ず）を４０００Åの厚さにスパッタ法でもって成膜す
る。このアルミニウム膜中には、スカンジウムを0.18重
量％含有させる。Further, an aluminum film (not shown) for forming a gate electrode (also serving as a gate wiring) 113 is formed to a thickness of 4000 ° by sputtering. This aluminum film contains 0.18% by weight of scandium.
【０１００】スカンジウムを含有させるのは、後の工程
においてヒロックやウィスカーと呼ばれる突起物が形成
されてしまうことを抑制するためである。ヒロックやウ
ィスカーとは、アルミニウムの異常成長によって形成さ
れる針状あるいは刺状の突起物のことである。The reason why scandium is contained is to suppress the formation of protrusions called hillocks and whiskers in a later step. Hillocks and whiskers are needle-like or barbed protrusions formed by abnormal growth of aluminum.
【０１０１】図示しないアルミニウム膜を成膜したら、
それをパターニングすることにより、１１３で示される
パターンを形成する。１１３で示されるパターンは、図
１にも図示されているように、アクティブマトリクス回
路におけるゲイト線として機能する。また、活性層２０
２と交差する部分でゲイト電極として機能する。図２に
は、ゲイト電極として機能する部分の断面が示されてい
る。After forming an aluminum film (not shown),
By patterning it, a pattern indicated by 113 is formed. The pattern indicated by 113 functions as a gate line in the active matrix circuit, as shown in FIG. The active layer 20
The portion intersecting with 2 functions as a gate electrode. FIG. 2 shows a cross section of a portion functioning as a gate electrode.
【０１０２】次に得られたアルミニウムパターンを陽極
とした陽極酸化を行い、厚さ８００Åの陽極酸化膜２０
４（図１には図示せず）を形成する。この陽極酸化膜２
０４は、前述のヒロックやウィスカーの発生を抑制する
機能と、ゲイト線の周囲からの絶縁性を向上させ、多層
配線構造とした場合における上下ショートを防止する機
能を有している。Next, anodic oxidation was performed using the obtained aluminum pattern as an anode to form an anodic oxide film 20 having a thickness of 800 °.
4 (not shown in FIG. 1). This anodic oxide film 2
Reference numeral 04 has a function of suppressing the generation of hillocks and whiskers described above, a function of improving insulation from the periphery of the gate line, and a function of preventing short-circuiting in the case of a multilayer wiring structure.
【０１０３】次に図２（Ｂ）に示すようにレジストマス
ク２０３を配置する。このレジストマスクの配置におい
て、その位置がゲイト電極１１３に対して図２の図面上
の左右どちらかに相対的にズレてしまう。ここでは、図
面上左側に相対的にズレた例が示されている。Next, a resist mask 203 is provided as shown in FIG. In this arrangement of the resist mask, the position is shifted relatively to the left or right in the drawing of FIG. Here, an example in which the position is relatively shifted to the left side in the drawing is shown.
【０１０４】この位置ズレは、基板の大きさが小さく
（例えば５ｃｍ角程度以下というような大きさ）、また
その収縮が問題とならないレベル（石英基板を利用すれ
ば実現できる）であれば、ほとんど無いものと見なすこ
とができる。または生じても実用上は無視することがで
きる。This displacement is almost impossible if the size of the substrate is small (for example, a size of about 5 cm square or less) and the shrinkage is not a problem (it can be realized by using a quartz substrate). Can be regarded as none. Or, even if it occurs, it can be ignored in practical use.
【０１０５】しかしながら、基板が大型化し、また基板
としてガラス基板を利用する場合には、不可避に発生し
てしまう。勿論この位置合わせのズレは、ゲイト電極１
１３の形成時におけるマスク合わせのズレによっても生
じる。いずれにせよ、ゲイト線１１３とレジストマスク
２０３との相対的なズレは、図２（Ｂ）に示すようなも
のとなる。However, when the size of the substrate is increased and a glass substrate is used as the substrate, it is inevitably generated. Of course, this misalignment is caused by the gate electrode 1
13 also occurs due to misalignment of the mask during the formation. In any case, the relative displacement between the gate line 113 and the resist mask 203 is as shown in FIG.
【０１０６】なお、ゲイト線１１３とレジストマスク２
０３との相対的な位置ズレが図２における図面奥行き方
向（即ち、図１における図面左右方向）に生じた場合
は、特に問題とはならない。この場合は、レジストマス
ク２０３の寸法を大きめに設定することにより、その影
響を吸収することができる。The gate line 113 and the resist mask 2
No particular problem arises when the relative displacement with respect to 03 occurs in the depth direction of the drawing in FIG. 2 (that is, in the horizontal direction of the drawing in FIG. 1). In this case, the effect can be absorbed by setting the size of the resist mask 203 to be relatively large.
【０１０７】レジストマスク２０３を配置し、図２
（Ｂ）に示す状態としたら、Ｐ（リン）元素のドーピン
グを行う。ここでは、プラズマドーピング法を用いてＰ
（リン）元素のドーピングを行う。１０１と１１１の領
域は、Ｐ元素が選択的にドーピングされ、Ｎ+ 型の領域
となる。A resist mask 203 is arranged, and FIG.
In the state shown in FIG. 3B, doping with P (phosphorus) element is performed. Here, P doping is performed using a plasma doping method.
The (phosphorus) element is doped. The regions 101 and 111 are selectively doped with the P element and become N + -type regions.
【０１０８】Ｎ+ 型というのは、後に形成される低濃度
不純物領域に対して、強い導電型を有していることを示
すための便宜上の表現である。（なお、低濃度不純物領
域はＮ- 型と表記する）The term “N + type” is a convenient expression for indicating that the N + type has a strong conductivity type with respect to a low concentration impurity region formed later. (Note that the low-concentration impurity region is described as N − type.)
【０１０９】本実施例では、Ｎチャネル型の薄膜トラン
ジスタを作製する場合であるので、Ｎ型を付与するＰを
利用する場合を示す。例えば、Ｐチャネル型を作製する
のであれば、Ｂ（ボロン）イオンの注入を行う。In this embodiment, since an N-channel thin film transistor is manufactured, a case in which P for imparting N type is used will be described. For example, in the case of manufacturing a P-channel type, B (boron) ions are implanted.
【０１１０】次にレジストマスク２０３を除去し、プラ
ズマドーピング法を用いて、再度のＰ元素のドーピング
を行う。この工程におけるドーピング条件は、図２
（Ｂ）に示す工程における場合より、低ドーズ量でもっ
て行う。即ち、図２（Ｂ）に示す工程における場合よ
り、ライトドーピングを行う。なお、Ｐチャネル型の薄
膜トランジスタを作製するのであれば、ここでＢ元素の
ドーピングを行う。Next, the resist mask 203 is removed, and P element doping is performed again using the plasma doping method. The doping conditions in this step are shown in FIG.
This is performed with a lower dose than in the step shown in FIG. That is, light doping is performed more than in the step shown in FIG. If a P-channel thin film transistor is to be manufactured, doping with the B element is performed here.
【０１１１】この工程では、１０８と１１０で示される
領域に対して、より低ドーズ量（１０１や１１１で示さ
れる領域に比較して）でもってＰ元素がドーピングされ
る。そして、１０８と１１０の領域は、Ｎ- 型を有した
高抵抗領域（低濃度不純物領域）となる。In this step, the elements indicated by 108 and 110 are doped with a P element at a lower dose (compared to the areas indicated by 101 and 111). Then, the regions 108 and 110 become high resistance regions (low concentration impurity regions) having N − type.
【０１１２】図２には図示されないが、この工程におい
て、図１（Ａ）の１０２と１０３で示される領域も同時
に形成される。なお、１０２が１０８で示される領域
に、１０３が１１０で示される領域に対応する。Although not shown in FIG. 2, in this step, regions indicated by reference numerals 102 and 103 in FIG. 1A are simultaneously formed. Note that 102 corresponds to the area indicated by 108, and 103 corresponds to the area indicated by 110.
【０１１３】レジストマスク２０３とゲイト電極１１３
の相対的な位置関係のズレに起因して、図２（Ｃ）に示
すように、１０８と１１０の領域の寸法（ソース／ドレ
インを結ぶ線状の寸法、換言すればキャリアの移動経路
方向における寸法）は互いに異なるものとなる。Resist mask 203 and gate electrode 113
2C, the dimensions of the regions 108 and 110 (the linear dimensions connecting the source / drain, in other words, in the direction of the carrier movement path) as shown in FIG. Are different from each other.
【０１１４】図２（Ｃ）に示す状態における不純物元素
のドーピング（ライトドーピング工程）が終了したら、
再度のレーザー光の照射を行う。このレーザー光の照射
を施すことにより、ドーピングされたＰ元素の活性化
と、ドーピング時のイオンの衝撃によって損傷した結晶
構造のアニールとを行う。When the doping of the impurity element (light doping step) in the state shown in FIG.
Irradiation of laser light is performed again. By irradiating this laser beam, the activation of the doped P element and the annealing of the crystal structure damaged by the ion bombardment during the doping are performed.
【０１１５】次に図２（Ｄ）に示すように、第１の層間
絶縁膜２０７として、窒化珪素膜を３０００Åの厚さに
プラズマＣＶＤ法でもって成膜する。Next, as shown in FIG. 2D, a silicon nitride film is formed as the first interlayer insulating film 207 to a thickness of 3000 ° by a plasma CVD method.
【０１１６】そして図からは明らかでないが、この第１
の層間絶縁膜２０７上にソース線１０６（図１参照）を
形成する。ソース線１０６はコンタクト１０５を介して
ソース領域１０４とコンタクトする。（図１参照）Although it is not clear from the figure, this first
The source line 106 (see FIG. 1) is formed on the interlayer insulating film 207 of FIG. Source line 106 contacts source region 104 via contact 105. (See Fig. 1)
【０１１７】さらに第２の層間絶縁膜２０８として、樹
脂（ポリイミド）でなる層を形成する。樹脂でなる層
は、その表面を平坦化できるという特徴を有している。Further, as the second interlayer insulating film 208, a layer made of resin (polyimide) is formed. The layer made of resin has a feature that its surface can be flattened.
【０１１８】さらに画素電極１１４をＩＴＯでもって形
成する。図１に示されるように画素電極１１４は、コン
タクト１１２を介して、ドレイン領域１１１とコンタク
トする。Further, the pixel electrode 114 is formed of ITO. As shown in FIG. 1, the pixel electrode 114 contacts the drain region 111 via the contact 112.
【０１１９】こうして、図１（Ａ）にその上面の概略を
示す構成を得る。なお、図２（Ｂ）に示す工程におい
て、レジストマスクの配置位置が図面右側の方向にズレ
た場合、図１（Ｂ）にその上面図を示す構成を得る。In this way, a structure whose top surface is schematically shown in FIG. 1A is obtained. Note that in the step illustrated in FIG. 2B, when the arrangement position of the resist mask is shifted in the right direction in the drawing, the structure illustrated in FIG. 1B is obtained.
【０１２０】なお、コンタクト１０５や１１２の形成の
際にもマスク合わせ時の位置ズレは生じる。しかし、ソ
ース領域１０４やドレイン領域１１１の抵抗は低く、そ
の領域に対する位置のズレ（コンタクト位置のズレ）は
特に問題とはならない。It should be noted that misalignment during mask alignment also occurs when the contacts 105 and 112 are formed. However, the resistance of the source region 104 and the drain region 111 is low, and positional deviation (contact position deviation) with respect to those regions is not particularly problematic.
【０１２１】即ち、ソース領域１０４に極性の反転した
信号電圧が加わった場合における薄膜トランジスタの動
作の対称性に影響を与える影響は、高抵抗領域を形成す
る際の位置ズレに比較すれば問題とはならない。従っ
て、ここではその影響は無視することができる。That is, the effect of affecting the symmetry of the operation of the thin film transistor when a signal voltage having an inverted polarity is applied to the source region 104 is not a problem compared to the positional deviation in forming the high resistance region. No. Therefore, its effect can be ignored here.
【０１２２】〔実施例３〕本実施例は、実施例１または
実施例２に示した構成において、高抵抗領域として、低
濃度不純物領域の代わりに、当該領域をオフセットゲイ
ト領域とする場合の例を示す。[Embodiment 3] This embodiment is an example in which, in the structure shown in the embodiment 1 or 2, a high resistance region is used as an offset gate region instead of a low concentration impurity region. Is shown.
【０１２３】オフセットゲイト領域は、低濃度不純物領
域と同様な作用を有する高抵抗領域である。オフセット
ゲイト領域が低濃度不純物領域と異なるのは、その導電
型が真性または実質的に真性であるということである。The offset gate region is a high resistance region having the same function as the low concentration impurity region. The offset gate region differs from the lightly doped region in that its conductivity type is intrinsic or substantially intrinsic.
【０１２４】本実施例に示す構成を実現するには、図２
（Ｃ）に示す工程におけるライトドーピングを行わず、
１０８と１１０の領域を真性または実質的に真性な領域
として残存させればよい。この場合、１０８と１１０の
領域がオフセットゲイト領域として機能する。In order to realize the configuration shown in this embodiment, FIG.
Without performing light doping in the step shown in (C),
The regions 108 and 110 may be left as intrinsic or substantially intrinsic regions. In this case, the areas 108 and 110 function as offset gate areas.
【０１２５】本実施例に示す構成においても、レジスト
マスク２０３のゲイト電極１１３に対する相対的な位置
ズレに起因する問題を抑制することができる。即ち、上
記位置ズレに起因して生じる薄膜トランジスタの動作の
対称性の乱れを抑えることができる。Also in the configuration shown in this embodiment, it is possible to suppress a problem caused by a relative displacement of the resist mask 203 with respect to the gate electrode 113. That is, it is possible to suppress the disorder of the symmetry of the operation of the thin film transistor caused by the positional shift.
【０１２６】なお、図２に示すような作製工程を採用し
た場合、陽極酸化膜２０４の下部にその厚さの分でオフ
セットゲイト領域が形成される。しかし、図２に示す例
においては、その厚さが８００Åと薄いので、その存在
は図示していない。When the manufacturing process shown in FIG. 2 is adopted, an offset gate region is formed below the anodic oxide film 204 by the thickness thereof. However, in the example shown in FIG. 2, its existence is not shown because its thickness is as thin as 800 °.
【０１２７】〔実施例４〕本実施例は、実施例１に示す
構成（図１（Ａ）に示す構成）をさらに変形した場合の
例である。図３に本実施例の概略の上面図を示す。本実
施例では、Ｎチャネル型の薄膜トランジスタの例を示
す。[Embodiment 4] This embodiment is an example in which the configuration shown in Embodiment 1 (the configuration shown in FIG. 1A) is further modified. FIG. 3 shows a schematic top view of the present embodiment. In this embodiment, an example of an N-channel thin film transistor will be described.
【０１２８】本実施例では、活性層中にチャネル領域が
４か所形成される。即ち、ゲイト線３１２と活性層とが
交差する３０３、３１８、３０８、３１０で示される領
域がチャネル領域となる。In this embodiment, four channel regions are formed in the active layer. That is, regions indicated by 303, 318, 308, and 310 where the gate line 312 intersects with the active layer are channel regions.
【０１２９】本実施例に示すような構成とした場合、等
価的に４つの薄膜トランジスタが直列に接続された状態
となる。このような構成は、画素電極とソース線との間
に加わる電圧が各対応する薄膜トランジスタに分散され
ることになり、リーク電流の値を減少させることができ
る。In the case of the configuration shown in this embodiment, equivalently, four thin film transistors are connected in series. In such a configuration, the voltage applied between the pixel electrode and the source line is distributed to each corresponding thin film transistor, and the value of the leak current can be reduced.
【０１３０】本実施例では、３１６をソース領域、３２
１をドレイン領域と定義する。これらの領域はＮ+ 型
（Ｐチャネル型であればＰ+ 型）を有している。In this embodiment, reference numeral 316 denotes a source region, and 32 denotes a source region.
1 is defined as a drain region. These regions have an N + -type (if P-channel type P + -type).
【０１３１】ソース領域３１６にはコンタクト３１４を
介してソース線３１５にコンタクトしている。ドレイン
領域３２１にはコンタクト３２２を介して画素電極（Ｉ
ＴＯ電極）３１３がコンタクトしている。The source region 316 is in contact with the source line 315 via the contact 314. The drain region 321 has a pixel electrode (I
(TO electrode) 313 is in contact.
【０１３２】３０１、３１９、３０７で示される領域
は、ソース領域３１６及びドレイン領域３２１と同じＮ
+ 型を有している。The regions denoted by 301, 319, and 307 have the same N as the source region 316 and the drain region 321.
It has a + type.
【０１３３】３０４、３０２、３０５、３１７、３２
０、３０６、３０９、３１１で示されるのが、高抵抗領
域である。これらの領域は、Ｎ- 型で示される低濃度不
純物領域である。304, 302, 305, 317, 32
Reference numerals 0, 306, 309, and 311 denote high-resistance regions. These regions are low-concentration impurity regions represented by the N − type.
【０１３４】図３に示す構成も高抵抗領域を形成するた
めのマスクがゲイト線３１２に対して相対的にズレて
（この場合は上方向に）しまい、その結果として、例え
ば３０２と３０４で示される領域の寸法が互いに異なっ
てしまった場合の例である。In the structure shown in FIG. 3, the mask for forming the high-resistance region is shifted relative to gate line 312 (in this case, upward). This is an example of the case where the sizes of the regions to be changed are different from each other.
【０１３５】本実施例に示す場合においても、キャリア
の移動経路における高抵抗領域の存在が、その移動方向
を反対方向とした場合において対称となっている。Also in the case of this embodiment, the existence of the high resistance region in the carrier movement path is symmetric when the movement direction is set to the opposite direction.
【０１３６】従って、ソース電極３１５に加わる信号電
圧の極性が反転した場合でもっても動作の対称性を保つ
ことができる。Accordingly, even when the polarity of the signal voltage applied to the source electrode 315 is inverted, the symmetry of the operation can be maintained.
【０１３７】〔比較例〕ここでは、図３に示す構成と比
較する意味でゲイト線と活性層との交差が３箇所で行わ
れており、対応する活性層の領域にチャネル領域が形成
されている構成を示す。[Comparative Example] Here, the gate line and the active layer intersect at three places in comparison with the configuration shown in FIG. 3, and a channel region is formed in the corresponding active layer region. The following shows the configuration.
【０１３８】図５に比較例を示す。図５に示す構成は、
３つの薄膜トランジスタが直列に接続された等価構造を
有している。この比較例は、チャネル（活性層とゲイト
線の交差箇所の数）とそれに対応する高抵抗領域の数が
異なる以外は、図３に示すものと同じ構成と有してい
る。FIG. 5 shows a comparative example. The configuration shown in FIG.
It has an equivalent structure in which three thin film transistors are connected in series. This comparative example has the same configuration as that shown in FIG. 3 except that the channel (the number of intersections between the active layer and the gate line) and the number of the corresponding high resistance regions are different.
【０１３９】このような構成においては、ソース領域５
０５からドレイン領域５０１へのキャイリアの移動経路
（高抵抗領域に着目したキャリアの移動経路）と、ドレ
イン領域５０１からソース領域５０５へのキャリアの移
動経路（高抵抗領域に着目したキャリアの移動経路）と
は、互いに異なるものとなる。In such a configuration, source region 5
Carrier movement path from 05 to the drain region 501 (carrier movement path focused on the high resistance region), and carrier movement path from the drain region 501 to the source region 505 (carrier movement path focused on the high resistance region) Are different from each other.
【０１４０】即ち、ソース領域５０５からドレイン領域
５０１へのキャリアの移動経路を高抵抗領域に着目して
考えた場合、キャリアはまず５０４で示される高抵抗領
域を通過し、最後に高抵抗領域５０２を通過する。That is, when the path of movement of carriers from the source region 505 to the drain region 501 is considered focusing on the high resistance region, the carriers first pass through the high resistance region indicated by 504 and finally pass through the high resistance region 502. Pass through.
【０１４１】他方、ドレイン領域５０１からソース領域
５０５へのキャリアの移動経路を低濃度不純物領域に着
目して考えた場合、キャリアはまず５０２で示される高
抵抗領域を通過し、最後に高抵抗領域５０４を通過す
る。On the other hand, when considering the movement path of carriers from the drain region 501 to the source region 505 by focusing on the low-concentration impurity region, the carriers first pass through the high-resistance region indicated by 502 and finally pass through the high-resistance region. Go through 504.
【０１４２】この比較例の場合も図３に示す構成の場合
と同様に、高抵抗領域５０５と高抵抗領域５０２の寸法
とは異なっている。当然、キャリアの移動に際して当該
領域が示す抵抗値も異なる。In the comparative example, as in the case of the configuration shown in FIG. 3, the dimensions of high-resistance region 505 and high-resistance region 502 are different. As a matter of course, the resistance value indicated by the region when the carrier moves is different.
【０１４３】従って、ソース線５０６に供給される信号
電圧の極性が反転した場合、その動作の対称性は維持さ
れない。Therefore, when the polarity of the signal voltage supplied to the source line 506 is inverted, the symmetry of the operation is not maintained.
【０１４４】このように、チャネルの数が奇数個の場合
は、薄膜トランジスタの動作の対称性は維持されない。As described above, when the number of channels is an odd number, the symmetry of operation of the thin film transistor is not maintained.
【０１４５】〔実施例５〕本実施例は、実施例２に示す
構成において、陽極酸化膜２０４の膜厚を２０００Åと
した場合の例である。この場合、陽極酸化膜２０４の厚
さの分で有効に機能するオフセットゲイト領域を形成す
ることができる。この場合、低濃度不純物領域である高
抵抗領域１０８、１１０に加えて、さらにチャネル領域
１０９に隣接してオフセットゲイト領域を配置した構成
が得られる。[Embodiment 5] This embodiment is an example in which the thickness of the anodic oxide film 204 is set to 2000 mm in the structure shown in the embodiment 2. In this case, an offset gate region that functions effectively can be formed by the thickness of the anodic oxide film 204. In this case, a configuration is obtained in which an offset gate region is arranged adjacent to the channel region 109 in addition to the high resistance regions 108 and 110 which are low concentration impurity regions.
【０１４６】〔実施例６〕本実施例は、実施例１（実施
例２）に示す構成において、意図的にレジストマスクの
配置位置をズラした場合の例である。この場合であって
も位置合わせ時の位置ズレは存在するので、実施例１に
示したように本明細書で開示する発明は有用なものとな
る。[Embodiment 6] This embodiment is an example in which the arrangement position of the resist mask is intentionally shifted in the structure shown in the embodiment 1 (embodiment 2). Even in this case, since there is a misalignment at the time of alignment, the invention disclosed in this specification is useful as shown in the first embodiment.
【０１４７】〔実施例７〕本明細書に開示する発明は、
アクティブマトリクス型の液晶表示パネルに利用するこ
とができる。以下において、アクティブマトリクス型の
液晶パネルを利用した各種装置の例を示す。[Embodiment 7] The invention disclosed in the present specification has the following features.
It can be used for an active matrix type liquid crystal display panel. Hereinafter, examples of various devices using an active matrix type liquid crystal panel will be described.
【０１４８】図６（Ａ）に示すのは、デジタルスチール
カメラや電子カメラ、または動画を扱うことができるビ
デオムービーと称される撮影装置である。FIG. 6A shows a photographing apparatus called a digital still camera, an electronic camera, or a video movie capable of handling moving images.
【０１４９】この装置は、カメラ部２００２に配置され
たＣＣＤカメラ（または適当な撮影手段）で撮影した画
像を電子的に保存する機能を有している。そして撮影し
た画像を本体２００１に配置された液晶表示パネル２０
０３に表示する機能を有している。装置の操作は、操作
ボタン２００４によって行われる。This device has a function of electronically storing an image photographed by a CCD camera (or an appropriate photographing means) arranged in the camera section 2002. Then, the captured image is displayed on the liquid crystal display panel 20 disposed on the main body 2001.
03 is provided. The operation of the device is performed by operation buttons 2004.
【０１５０】図６（Ｂ）に示すのは、携帯型のパーソナ
ルコンピュータ（情報処理装置）である。この装置は、
本体２１０１に装着された開閉可能なカバー（蓋）２１
０２に液晶表示パネル２１０４が備えられ、キーボード
２１０３から各種情報を入力したり、各種演算操作を行
うことができる。FIG. 6B shows a portable personal computer (information processing device). This device is
Openable / closable cover (lid) 21 attached to main body 2101
02 is provided with a liquid crystal display panel 2104, and various information can be input from a keyboard 2103, and various arithmetic operations can be performed.
【０１５１】図６（Ｃ）に示すのは、カーナビゲーショ
ンシステム（情報処理装置）にフラットパネルディスプ
レイを利用した場合の例である。カーナビゲーションシ
ステムは、アンテナ部２３０４と液晶表示パネル２３０
２を備えた本体から構成されている。FIG. 6C shows an example in which a flat panel display is used in a car navigation system (information processing device). The car navigation system includes an antenna unit 2304 and a liquid crystal display panel 230
2 is provided.
【０１５２】ナビゲーションに必要とされる各種情報の
切り換えは、操作ボタン２３０３によって行われる。一
般には図示しないリモートコントロール装置によって操
作が行われる。Switching of various information required for navigation is performed by operation buttons 2303. Generally, the operation is performed by a remote control device (not shown).
【０１５３】図６（Ｄ）に示すのは、投射型の画像表示
装置の例である。図において、光源２４０２から発せら
れた光は、液晶表示パネル２４０３によって光学変調さ
れ、画像となる。画像は、ミラー２４０４、２４０５で
反射されてスクリーン２４０６に映し出される。FIG. 6D shows an example of a projection type image display device. In the figure, light emitted from a light source 2402 is optically modulated by a liquid crystal display panel 2403 to form an image. The image is reflected on mirrors 2404 and 2405 and projected on screen 2406.
【０１５４】図６（Ｅ）に示すのは、ビデオカメラ（撮
影装置）の本体２５０１にビューファインダーと呼ばれ
る表示装置が備えられた例である。FIG. 6E shows an example in which a main body 2501 of a video camera (photographing device) is provided with a display device called a viewfinder.
【０１５５】ビューファインダーは、大別して液晶表示
パネル２５０２と画像が映し出される接眼部２５０３と
から構成されている。The view finder is roughly composed of a liquid crystal display panel 2502 and an eyepiece 2503 on which an image is displayed.
【０１５６】図６（Ｅ）に示すビデオカメラは、操作ボ
タン２５０４によって操作され、テープホルダー２５０
５に収納された磁気テープに画像が記録される。また図
示しないカメラによって撮影された画像は液晶表示パネ
ル２５０２に表示される。また表示装置２５０２には、
磁気テープに記録された画像が映し出される。[0156] The video camera shown in FIG.
The image is recorded on the magnetic tape stored in the storage unit 5. An image captured by a camera (not shown) is displayed on a liquid crystal display panel 2502. The display device 2502 includes
The image recorded on the magnetic tape is displayed.
【０１５７】[0157]
【発明の効果】本明細書で開示する発明を利用すること
で、アクティブマトリクス型の液晶パネルの作製工程に
おいて、不可避に発生してしまうマスク合わせのズレに
起因して生じる、極性反転動作時における薄膜トランジ
スタのアンバンラス動作の問題を解決し、表示される画
像のチラツキを抑制することができる。By utilizing the invention disclosed in the present specification, in the process of manufacturing an active matrix type liquid crystal panel, the polarity inversion in the polarity inversion operation caused by mask misalignment which is inevitably generated. The problem of the unbalance operation of the thin film transistor can be solved, and the flicker of the displayed image can be suppressed.
【図１】 発明の実施例である画素の上面概略図を示す
図。FIG. 1 is a schematic top view of a pixel according to an embodiment of the present invention.
【図２】 図１のＡ−Ａ’で切った断面作製工程を示す
図。FIG. 2 is a view showing a cross-section manufacturing step cut along AA ′ in FIG. 1;
【図３】 発明の実施例である画素の上面概略図を示す
図。FIG. 3 is a diagram illustrating a schematic top view of a pixel according to an embodiment of the present invention.
【図４】 従来の例における画素の上面概略図を示す
図。FIG. 4 is a diagram showing a schematic top view of a pixel in a conventional example.
【図５】 比較のために例示した画素の上面概略図を示
す図。FIG. 5 is a diagram showing a schematic top view of a pixel exemplified for comparison.
【図６】 液晶パネルを利用した装置の例を示す図。FIG. 6 is a diagram illustrating an example of a device using a liquid crystal panel.
１０１ Ｎ+ 型領域 １０２ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） １０３ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） １０４ ソース領域（Ｎ+ 型領域） １０５ コンタクト １０６ ソース線 １０７ チャネル領域 １０８ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） １０９ チャネル領域 １１０ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） １１１ ドレイン領域 １１２ コンタクト １１３ ゲイト線（活性層と交わる領域でゲ
イト電極として機能する） １１４ 画素電極（ＩＴＯ電極） ２０１ ガラス基板 ２０２ 活性層パターン ２０３ レジストマスク ２０４ 陽極酸化膜 ２０５ ゲイト絶縁膜（酸化珪素膜） ２０６ 不純物元素のドーピングされなかっ
た領域（Ｉ型領域） ２０７ 第１の層間絶縁膜（窒化珪素膜） ２０８ 第２の層間絶縁膜（ポリイミド膜） ３０１ Ｎ+ 型領域 ３０２ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３０３ チャネル領域 ３０４ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３０５ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３０６ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３０７ Ｎ+ 型領域 ３０８ チャネル形成領域 ３０９ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３１０ チャネル形成領域 ３１１ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３１２ ゲイト線（活性層と交差する領域と
ゲイト電極として機能する） ３１３ 画素電極（ＩＴＯ電極） ３１４ コンタクト ３１５ ソース線 ３１６ ソース領域（Ｎ+ 型領域） ３１７ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３１８ チャネル領域 ３１９ Ｎ- 型領域 ３２０ 高抵抗領域（低濃度不純物領域（Ｎ
- 型領域）） ３２１ ドレイン領域（Ｎ+ 型領域） ３２２ コンタクト １１ ソース線 １２ ゲイト線 １３ ソース領域 １４ ドレイン領域 １５ 高抵抗領域（低濃度不純物領域） １６ 高抵抗領域（低濃度不純物領域） １７ チャネル領域 １８ ゲイト電極 １９ 画素電極 ５０１ ドレイン領域 ５０２ 高抵抗領域（低濃度不純物領域） ５０３ 画素電極 ５０４ 高抵抗領域（低濃度不純物領域） ５０５ ソース領域 ５０６ ゲイト線101 N + type region 102 High resistance region (low concentration impurity region (N
- type region)) 103 high resistance region (low concentration impurity regions (N
− Source region) 104 source region (N + type region) 105 contact 106 source line 107 channel region 108 high resistance region (low concentration impurity region (N
− Channel region) 109 channel region 110 high-resistance region (low-concentration impurity region (N
- type region)) 111 functions as a drain region 112 contacts 113 the gate electrode in a region intersecting with the gate lines (active layer) 114 a pixel electrode (ITO electrode) 201 glass substrate 202 active layer pattern 203 resist mask 204 anodic oxide film 205 gate insulating Film (silicon oxide film) 206 Region not doped with an impurity element (I-type region) 207 First interlayer insulating film (silicon nitride film) 208 Second interlayer insulating film (polyimide film) 301 N + type region 302 High Resistance region (low concentration impurity region (N
- type region)) 303 channel region 304 the high resistance region (low concentration impurity regions (N
− Type region) 305 High resistance region (low concentration impurity region (N
- type region)) 306 high resistance region (low concentration impurity regions (N
− Type region) 307 N + type region 308 Channel formation region 309 High resistance region (low concentration impurity region (N
- type region)) 310 channel forming region 311 the high resistance region (low concentration impurity regions (N
- type region)) 312 functions as a region and the gate electrode intersecting the gate lines (active layer) 313 a pixel electrode (ITO electrode) 314 contacts 315 the source line 316 source region (N + type region) 317 high resistance region (low concentration Impurity region (N
- type region)) 318 channel region 319 N - -type region 320 the high resistance region (low concentration impurity regions (N
- type region)) 321 drain region (N + type region) 322 Contact 11 source line 12 gate line 13 the source region 14 drain region 15 a high resistance region (low concentration impurity regions) 16 a high resistance region (low concentration impurity regions) 17 Channel Region 18 gate electrode 19 pixel electrode 501 drain region 502 high-resistance region (low-concentration impurity region) 503 pixel electrode 504 high-resistance region (low-concentration impurity region) 505 source region 506 gate line
Claims (14)
ル領域を挟んで配置された一対の高抵抗領域と、 が形成され、 前記高抵抗領域は、前記ソース及びドレイン領域に比較
して高抵抗を有し、 前記各チャネル領域を挟んで配置された一対の高抵抗領
域の寸法は、互いに異なっていることを特徴とする半導
体装置。1. An active layer comprising: a source and drain region; an even number of channel regions; and a pair of high resistance regions disposed in each of the even number of channel regions with each channel region interposed therebetween. The high-resistance region has a higher resistance than the source and drain regions, and the dimensions of the pair of high-resistance regions arranged with the respective channel regions interposed therebetween are different from each other. Semiconductor device.
特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the difference between the dimensions of the pair of high resistance regions is 50% or more.
度によるものであることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the difference in size between the pair of high-resistance regions is due to the positioning accuracy at the time of fabrication.
に一導電型を付与する不純物が含まれた一導電型を有す
る領域であることを特徴とする半導体装置。4. The semiconductor according to claim 1, wherein the high resistance region is a region having one conductivity type containing an impurity imparting one conductivity type at a lower concentration than the source and drain regions. apparatus.
かつチャネルとして機能しない領域であることを特徴と
する半導体装置。5. The high-resistance region according to claim 1, wherein the high-resistance region has an intrinsic or substantially intrinsic conductivity type.
And a region which does not function as a channel.
ル領域を挟んで配置された一対の高抵抗領域と、 ソース及びドレイン領域と、 を少なくとも有し、 前記高抵抗領域は、前記ソース及びドレイン領域に比較
して高抵抗を有し、 前記一対の高抵抗領域の寸法は、一方が所定の寸法より
大きく、他方が所定の寸法より小さいことを特徴とする
半導体装置。6. A semiconductor device comprising: at least: an even-numbered channel region; a pair of high-resistance regions disposed in each of the even-numbered channel regions with each channel region interposed; a source and a drain region; A resistance region having a higher resistance than the source and drain regions; and a dimension of the pair of high resistance regions, one of which is larger than a predetermined size and the other is smaller than a predetermined size. apparatus.
ル領域を挟んで配置された一対の高抵抗領域と、 ソース及びドレイン領域と、 を少なくとも具備した活性層を有し、 前記高抵抗領域は、前記ソース及びドレイン領域に比較
して高抵抗を有し、 前記一対の高抵抗領域の寸法は作製時の位置合わせ誤差
により、一方が所定の寸法より大きく、他方が所定の寸
法より小さいことを特徴とする半導体装置。7. An active layer comprising at least: an even number of channel regions; a pair of high-resistance regions disposed in each of the even number of channel regions with each channel region interposed therebetween; and a source and drain region. The high resistance region has a higher resistance than the source and drain regions, and the size of the pair of high resistance regions is larger than a predetermined size due to an alignment error at the time of manufacture, and the other Is smaller than a predetermined dimension.
に一導電型を付与する不純物が含まれた一導電型を有す
る領域であることを特徴とする半導体装置。8. The semiconductor device according to claim 6, wherein the high resistance region is a region having one conductivity type containing an impurity imparting one conductivity type at a lower concentration than the source and drain regions. Characteristic semiconductor device.
かつチャネルとして機能しない領域であることを特徴と
する半導体装置。9. The high-resistance region according to claim 6, wherein the high-resistance region has an intrinsic or substantially intrinsic conductivity type.
And a region which does not function as a channel.
複数の高抵抗領域と、 を有し、 前記高抵抗領域の寸法は本質的な位置合わせ誤差を有
し、 前記高抵抗領域に着目した場合における前記ソース領域
から前記ドレイン領域へと至る経路と前記ドレイン領域
から前記ソース領域へと至る経路とが等しいまたは概略
等しいことを特徴とする半導体装置。10. An active layer comprising: a source and drain region; an even number of channel regions; and a plurality of high-resistance regions having a higher resistance than the source and drain regions. The dimension of the resistance region has an essential alignment error, and the path from the source region to the drain region is equal to the path from the drain region to the source region when focusing on the high resistance region. Or a semiconductor device characterized by being substantially equal.
型を付与する不純物をより低濃度に含んだ一導電型を有
する領域であることを特徴とする半導体装置。11. The semiconductor according to claim 10, wherein the high resistance region is a region having one conductivity type containing a lower concentration of an impurity imparting one conductivity type than the source and drain regions. apparatus.
かつチャネルとして機能しない領域であることを特徴と
する半導体装置。12. The high resistance region according to claim 10, wherein the high resistance region has an intrinsic or substantially intrinsic conductivity type.
And a region which does not function as a channel.
高抵抗領域と、 ソース及びドレイン領域と、 を少なくとも具備した活性層を有した半導体装置の作製
方法であって、 一対の高抵抗領域は、非自己整合的に行われる不純物元
素のドーピングにより一方が所定の寸法より大きく、他
方が所定の寸法より小さく形成されることを特徴とする
半導体装置の作製方法。13. A method for manufacturing a semiconductor device having an active layer including at least: an even number of channel regions; a pair of high-resistance regions disposed so as to sandwich each of the channel regions; and a source and drain region. Wherein one of the pair of high-resistance regions is formed larger than a predetermined size and the other is formed smaller than a predetermined size by doping an impurity element in a non-self-aligned manner. Method.
ては、 本質的にマスク合わせ精度の誤差が存在し、該誤差によ
り一対の高抵抗領域の一方が所定の寸法より大きく、他
方が所定の寸法より小さく形成されることを特徴とする
半導体装置の作製方法。14. The method according to claim 13, wherein in the doping of the impurity element performed in a non-self-alignment manner, an error in mask alignment accuracy exists, and one of the pair of high resistance regions has a predetermined size due to the error. A method for manufacturing a semiconductor device, wherein the semiconductor device is formed larger and the other is smaller than a predetermined dimension.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19964496A JPH1027913A (en) | 1996-07-09 | 1996-07-09 | Semiconductor device and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19964496A JPH1027913A (en) | 1996-07-09 | 1996-07-09 | Semiconductor device and fabrication thereof |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006084466A Division JP4421568B2 (en) | 2006-03-27 | 2006-03-27 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027913A true JPH1027913A (en) | 1998-01-27 |
Family
ID=16411288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19964496A Withdrawn JPH1027913A (en) | 1996-07-09 | 1996-07-09 | Semiconductor device and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027913A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318628A (en) * | 2000-02-28 | 2001-11-16 | Semiconductor Energy Lab Co Ltd | Light emitting device and electric apparatus |
| JP2010107786A (en) * | 2008-10-30 | 2010-05-13 | Hitachi Displays Ltd | Display device |
| US7807516B2 (en) | 2005-06-30 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US8017944B2 (en) | 2000-02-28 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device with light emission for a display |
-
1996
- 1996-07-09 JP JP19964496A patent/JPH1027913A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318628A (en) * | 2000-02-28 | 2001-11-16 | Semiconductor Energy Lab Co Ltd | Light emitting device and electric apparatus |
| US8017944B2 (en) | 2000-02-28 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device with light emission for a display |
| US8829668B2 (en) | 2000-02-28 | 2014-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
| US7807516B2 (en) | 2005-06-30 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2010107786A (en) * | 2008-10-30 | 2010-05-13 | Hitachi Displays Ltd | Display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8502232B2 (en) | Capacitor, semiconductor device and manufacturing method thereof | |
| US6674136B1 (en) | Semiconductor device having driver circuit and pixel section provided over same substrate | |
| KR100666150B1 (en) | A display device and projector | |
| US7276730B2 (en) | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor | |
| JP4309811B2 (en) | In-plane switching type liquid crystal display device and manufacturing method thereof | |
| JP4076648B2 (en) | Semiconductor device | |
| US8158980B2 (en) | Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor | |
| US6400427B1 (en) | Active matrix liquid crystal display device | |
| JP3454340B2 (en) | Liquid crystal display | |
| JPH1027913A (en) | Semiconductor device and fabrication thereof | |
| JP4421568B2 (en) | Method for manufacturing semiconductor device | |
| US9035315B2 (en) | Semiconductor device, display device, and method for manufacturing semiconductor device | |
| JP4494512B2 (en) | Semiconductor device, manufacturing method thereof, and liquid crystal panel | |
| JP4176164B2 (en) | Semiconductor device | |
| JP4494344B2 (en) | Method for manufacturing semiconductor device | |
| JP4946083B2 (en) | Light receiving device, electro-optical device, and electronic apparatus | |
| JP3469183B2 (en) | Liquid crystal display | |
| JPH11282007A (en) | Liquid crystal display device | |
| JPH07114046A (en) | Thin-film transistor array element | |
| KR100720069B1 (en) | Semiconductor device | |
| JP2004046249A (en) | Liquid crystal display | |
| JP2004119503A (en) | Thin film semiconductor device, method for manufacturing the same, electro-optical device, and electronic apparatus | |
| JP2009059779A (en) | Thin film transistor, its manufacturing method, and display device | |
| JP2010205874A (en) | Semiconductor device, electro-optical device and electronic apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20030707 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20030707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060214 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060414 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060414 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060712 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20060804 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080902 |