JPH102759A - Interpolation pulse generator - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an interpolation pulse generator having excellent fast responsiveness which is also applicable for very small-interval measurements. SOLUTION: In an M division circuit 1, partial waveforms near an intermediate level of a M phase of a sinusoidal signal, as synthesized from two phases of detection signals sinθ and cosθ, are selected alternately at every other phase, to be outputted as first and second M/2 split signals Sj and Sk. Reference levels ±RefA and ±RefB are generated from the M/2 split signals Sj and Sk and M/2 split signals Sj-1 and Sk-1 generated from the adjacent phase thereof. With this level as the reference, A/D converters 2 and 3 convert the split signals Sj and Sk to digital from analog simultaneously and output split data CH1 and CH2 or two channels. An N split circuit 6 alternately switches the channels of the split data, to select alternately a portion subject to an N division and detects changes in ΔD of a waveform part, subject to the N division to generate interpolation pulses A and B.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、リニアエンコー
ダ、ロータリーエンコーダ等に組み込まれる内挿パルス
発生装置に関し、特に多相検出信号を合成して得られた
Ｍ相正弦波信号から変位量に対して鋸歯状に変化する信
号を生成し、これを更にＮ分割して内挿パルスを生成す
るＭ×Ｎ方式の内挿パルス発生装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interpolation pulse generator incorporated in a linear encoder, a rotary encoder, or the like, and more particularly, to a displacement amount from an M-phase sine wave signal obtained by synthesizing a polyphase detection signal. The present invention relates to an M × N interpolation pulse generator that generates a signal that changes in a sawtooth shape and further divides the signal into N to generate an interpolation pulse.

【０００２】[0002]

【従来の技術】三次元測定機、工作機械、小型測長器等
に使用されるリニアエンコーダやロータリエンコーダで
は、スケールに形成可能な格子縞の間隔は、数百から数
千ｎｍが限界である。そこで、これよりも細かい間隔を
測定する場合には、検出器から得られる検出信号の位相
変化の空間周期（以下、基本周期Ｔと呼ぶ）を更に細か
く分割して内挿パルスを生成する必要があり、このよう
な目的で、従来、種々の内挿パルス発生装置が使用され
ている。2. Description of the Related Art In linear encoders and rotary encoders used for three-dimensional measuring machines, machine tools, small length measuring instruments, and the like, the limit of the interval between lattice fringes that can be formed on a scale is hundreds to thousands of nm. Therefore, when measuring an interval smaller than this, it is necessary to generate an interpolation pulse by further dividing a spatial period (hereinafter, referred to as a basic period T) of a phase change of a detection signal obtained from the detector. For this purpose, various interpolation pulse generators have conventionally been used.

【０００３】最も典型的な方式として知られた抵抗分割
方式は、図１１に示すように、Ｖsinθ，Ｖcosθで表さ
れる２相検出信号を抵抗分割回路に供給する方式であ
る。この回路で得られる出力正弦波信号Ｓは、下記数１
で表される。The resistance division method known as the most typical method is a method of supplying a two-phase detection signal represented by Vsin θ and Vcos θ to a resistance division circuit as shown in FIG. The output sine wave signal S obtained by this circuit is given by
It is represented by

【０００４】[0004]

【数１】Ｓ＝Ｃ・sin（θ＋φ） 但し、Ｃ＝Ｖ｛√（ＲA²＋ＲB²）｝／（ＲA＋ＲB） φ＝tan^-1（ＲA／ＲB）S = C · sin (θ + φ) where C = V {(RA ² + RB ² )} / (RA + RB) φ = tan ⁻¹ (RA / RB)

【０００５】従って、抵抗ＲA，ＲBの値を適当に決める
ことにより、入力信号に対して所望の位相角φだけ進ん
だ正弦波信号を得ることができる。しかし、この方式の
場合、内挿数分の抵抗器と比較器とを設けなければなら
ないので、回路規模が大きくなるという欠点がある。Therefore, a sine wave signal advanced by a desired phase angle φ with respect to the input signal can be obtained by appropriately determining the values of the resistors RA and RB. However, in the case of this method, since the resistors and the comparators for the number of interpolations must be provided, there is a disadvantage that the circuit scale is increased.

【０００６】そこで、本出願人は、特願平６−２９９０
１０号において、検出信号の基本周期Ｔを粗（Ｍ）分割
したのち、細（Ｎ）分割することにより、Ｍ×Ｎの内挿
を、より少ない数の抵抗器及び比較器で実現した内挿パ
ルス発生装置を提案した。図１２は、この方式を説明す
るための図である。検出器出力信号として入力される同
図（ａ）に示す２相正弦波信号を合成してＭ相の正弦波
信号を生成し、その０レベル近傍の波形がほぼ直線であ
ることを利用して、０レベル近傍の部分波形を順次切り
出して同図（ｃ）に示すように位相変化に対して鋸歯状
に変化する基本周期Ｔの１／Ｍの周期を持つＭ分割信号
Ｓjを生成する。同時に、これと隣接する相についても
Ｍ分割信号Ｓjと同じタイミングで部分波形を切り出し
て、同図（ｂ）に示すＭ分割信号Ｓj-1を生成する。そ
して、これらのＭ分割信号Ｓj，Ｓj-1の差分を求めるこ
とにより、同図（ｄ）に示すように、Ｍ分割信号Ｓj，
Ｓj-1の振幅値Ｎ・ΔＳjを求める。この振幅値を１／Ｎ
したΔＳjをＫ（＝１〜Ｎ）倍した値とＭ分割信号Ｓjと
を比較して、同図（ｅ）に示すように、Ｍ分割信号Ｓj
がＫ・ΔＳjを超える毎に、内挿パルスを出力する。こ
れと同時にＫを一つ増やす。そして、ＫがＮに達した
ら、Ｋ＝１にすると共にＭ相の正弦波信号から次に選択
すべき位相の信号対に切り換える。Therefore, the present applicant has filed Japanese Patent Application No. Hei 6-2990.
In No. 10, by dividing the basic period T of the detection signal roughly (M) and then dividing it finely (N), the interpolation of M × N is realized by a smaller number of resistors and comparators. A pulse generator was proposed. FIG. 12 is a diagram for explaining this method. The M-phase sine wave signal is generated by combining the two-phase sine wave signals shown in FIG. 9A which are input as the detector output signals, and utilizing the fact that the waveform near the 0 level is substantially linear. , And a partial waveform in the vicinity of the 0 level is sequentially cut out to generate an M-divided signal Sj having a period of 1 / M of the basic period T which changes in a sawtooth manner with respect to the phase change as shown in FIG. At the same time, a partial waveform is cut out at the same timing as that of the M-divided signal Sj for the phase adjacent thereto, and an M-divided signal Sj-1 shown in FIG. Then, by calculating the difference between these M divided signals Sj and Sj-1, as shown in FIG.
The amplitude value N · ΔSj of Sj−1 is obtained. This amplitude value is 1 / N
The value obtained by multiplying the obtained ΔSj by K (= 1 to N) is compared with the M-divided signal Sj, and as shown in FIG.
Outputs an interpolation pulse every time the value exceeds K · ΔSj. At the same time, K is increased by one. When K reaches N, K is set to 1 and the M-phase sine wave signal is switched to a signal pair having the next phase to be selected.

【０００７】この内挿パルス発生装置によれば、抵抗器
は検出器出力信号をＭ分割する際にのみ必要であり、且
つ比較動作もＳjとＫ・ΔＳjとの比較のみであるから、
少数の抵抗器及び比較器のみで回路を構成でき、しかも
検出器出力信号の振幅変動の影響を受けることがないた
め、内挿精度も向上するという効果を奏する。According to this interpolation pulse generator, a resistor is required only when the detector output signal is divided by M, and the comparison operation is only a comparison between Sj and K · ΔSj.
Since the circuit can be constituted only by a small number of resistors and comparators and is not affected by the fluctuation of the amplitude of the detector output signal, the effect of improving the interpolation accuracy is achieved.

【０００８】[0008]

【発明が解決しようとする課題】ところで、近年、半導
体等の分野では、ナノメータオーダの測定は勿論のこ
と、サブナノメータオーダの測定も要求されるようにな
ってきた。このようなオーダでは、Ｍ分割する際の隣接
２相正弦波信号の切換に要する時間が精度に影響を及ぼ
すことになる。即ち、Ｍ分割信号Ｓjを構成している正
弦波信号から次の位相の正弦波信号への切り替わりのタ
イミングでは、直ちに次の位相の正弦波信号に切り替わ
ることが理想であるが、内挿パルスの間隔が狭くなって
くると、図１３に示すように、Ｍ分割信号Ｓjが最大振
幅から最少振幅に変化する際のスイッチングに要する時
間ｄが無視できなくなり、正しいＮ分割が不可能にな
る。In recent years, in the field of semiconductors and the like, not only measurement on the order of nanometers, but also measurement on the order of sub-nanometers has been required. In such an order, the time required for switching between adjacent two-phase sine wave signals at the time of M division affects accuracy. In other words, at the timing of switching from the sine wave signal forming the M-divided signal Sj to the next phase sine wave signal, it is ideal to immediately switch to the next phase sine wave signal. When the interval becomes narrower, as shown in FIG. 13, the time d required for switching when the M-divided signal Sj changes from the maximum amplitude to the minimum amplitude cannot be ignored, and correct N division becomes impossible.

【０００９】本発明は、このような点を考慮してなされ
たもので、上述したＭ×Ｎ分割による内挿パルス発生装
置を更に改良し、極めて微小な間隔測定にも適用可能
な、高速応答性に優れた内挿パルス発生装置を提供する
ことを目的とする。The present invention has been made in view of the above points, and further improves the above-described interpolation pulse generator based on the M × N division so that it can be applied to an extremely small interval measurement. It is an object of the present invention to provide an interpolation pulse generator excellent in performance.

【００１０】[0010]

【課題を解決するための手段】この発明は、変位検出器
から出力される検出すべき変位量に応じて位相が変化す
る少なくとも２相の検出信号を入力し、これら検出信号
を合成して前記検出信号の周期Ｔの１／Ｍ（Ｍは２以上
の整数）ずつ位相がずれたＭ相の正弦波信号を生成する
と共に、これらＭ相の正弦波信号の中間レベル近傍の部
分波形を順次選択して、前記変位量に対して鋸歯状に変
化するＴ／Ｍ周期のＭ分割信号を生成し、このＭ分割信
号がその振幅値の１／Ｎだけ変化する毎に内挿パルスを
出力することにより前記Ｍ分割信号を更にＮ分割する内
挿パルス発生装置において、前記Ｍ相の正弦波信号のう
ちＮ分割の対象となる前記中間レベル近傍の部分波形を
その隣接相の部分波形と共に所定のコントロール信号に
基づいて一相おきに交互に選択してそれぞれ第１のＭ／
２分割信号Ｓj及び第２のＭ／２分割信号Ｓkを出力する
第１及び第２の信号選択手段を有するＭ分割手段と、こ
のＭ分割手段からの出力に基づいて前記第１及び第２の
Ｍ／２分割信号Ｓj，Ｓkの振幅値に所定の係数αを乗じ
た基準レベルを生成する基準レベル生成手段と、この基
準レベル生成手段で生成された基準レベルに基づいて前
記第１のＭ／２分割信号ＳjをＡ／Ｄ変換して第１チャ
ネルの分割データＣＨ1として出力する第１のＡ／Ｄ変
換手段と、前記基準レベル生成手段で生成された基準レ
ベルに基づいて前記第２のＭ／２分割信号ＳkをＡ／Ｄ
変換して第２チャネルの分割データＣＨ2として出力す
る第２のＡ／Ｄ変換手段と、これら第１及び第２のＡ／
Ｄ変換手段からそれぞれ出力される分割データＣＨ1，
ＣＨ2の少なくとも一方並びに予め定めた下限値ＤＬ及
び上限値ＤＨに基づいてチャネル切換のための選択信号
を生成し、この選択信号に基づいて前記分割データＣＨ
1，ＣＨ2を交互に選択すると共に、選択されたチャネル
の分割データが分割数Ｎによって定められるステップΔ
Ｄだけ変化したら内挿パルスを出力するＮ分割手段とを
備えたことを特徴とする。According to the present invention, at least two-phase detection signals whose phases change in accordance with the amount of displacement to be detected, which are output from a displacement detector, are input, and these detection signals are combined to synthesize the signals. Generates M-phase sine wave signals whose phases are shifted by 1 / M (M is an integer of 2 or more) of the period T of the detection signal, and sequentially selects partial waveforms near the intermediate level of these M-phase sine wave signals. Generating an M-divided signal having a T / M cycle that varies in a sawtooth manner with respect to the displacement amount, and outputting an interpolation pulse every time the M-divided signal changes by 1 / N of its amplitude value. In the interpolation pulse generator for further dividing the M-divided signal by N, the partial waveform near the intermediate level to be divided into N of the M-phase sine wave signal is controlled together with the partial waveform of the adjacent phase by a predetermined control. Every other phase based on signal Each alternately selecting the first M /
M dividing means having first and second signal selecting means for outputting a two-divided signal Sj and a second M / 2 divided signal Sk, and the first and second signal selecting means based on the output from the M dividing means. Reference level generating means for generating a reference level obtained by multiplying the amplitude values of the M / 2 divided signals Sj and Sk by a predetermined coefficient α, and based on the reference level generated by the reference level generating means, First A / D conversion means for A / D converting the two-divided signal Sj and outputting it as divided data CH1 of the first channel; and the second M based on the reference level generated by the reference level generation means. A / D
Second A / D conversion means for converting and outputting the divided data CH2 of the second channel;
The divided data CH1, output from the D conversion means, respectively.
A selection signal for channel switching is generated based on at least one of CH2 and predetermined lower limit value DL and upper limit value DH.
1 and CH2 are alternately selected, and the divided data of the selected channel is determined by the number of divisions N.
And N dividing means for outputting an interpolation pulse when D is changed.

【００１１】この発明によれば、２相の検出信号から合
成されたＭ相の正弦波信号の中間レベル近傍の部分波形
を一相おきに交互に選択して第１及び第２のＭ／２分割
信号Ｓj，Ｓkを得ると共に、これらを同時にＡ／Ｄ変換
して２つのチャネルの分割データＣＨ1，ＣＨ2を得、こ
れらの分割データのチャネルを交互に切り換えることに
より、Ｎ分割の対象となる部分を交互に選択するように
しているので、Ｎ分割の対象となる波形部分を切り出し
ている間に、次にＮ分割する部分の相選択切換動作を割
り当てることができる。このため、アナログ信号の切換
にある程度の時間がかかっても、チャネル切換によって
得られる分割データは、位相変化に対して直線的に変化
する理想的なデータとなる。従って、この分割データが
ΔＤだけ変化することにより出力される内挿パルスは、
常に一定の位相変化に対して出力される理想的な信号と
なる。According to the present invention, the partial waveforms near the intermediate level of the M-phase sine wave signal synthesized from the two-phase detection signals are alternately selected every other phase and the first and second M / 2 signals are output. The divided signals Sj and Sk are obtained, and they are simultaneously A / D-converted to obtain divided data CH1 and CH2 of two channels, and by alternately switching the channels of these divided data, a portion to be subjected to N division is obtained. Are alternately selected, so that the phase selection switching operation of the portion to be divided next into N can be assigned while the waveform portion to be divided into N is being cut out. Therefore, even if it takes some time to switch the analog signal, the divided data obtained by the channel switching becomes ideal data that changes linearly with the phase change. Therefore, the interpolation pulse output by changing the divided data by ΔD is:
An ideal signal always output for a constant phase change.

【００１２】なお、第１及び第２のＭ／２分割信号をＡ
／Ｄ変換する際の基準レベルを決定する計数α、並びに
分割データの下限値ＤＬ、上限値ＤＨ及びステップΔＤ
を外部から設定可能にしておけば、分割数Ｎを任意の値
に設定することができると共に、その分割数Ｎに応じて
分割データの下限値ＤＬ、上限値ＤＨ及びステップΔＤ
を適切に設定することにより、後の処理を簡素化するこ
とができる。Note that the first and second M / 2 divided signals are A
Count α for determining the reference level for the / D conversion, the lower limit value DL, the upper limit value DH, and the step ΔD of the divided data.
Can be set from the outside, the division number N can be set to an arbitrary value, and the lower limit value DL, the upper limit value DH, and the step ΔD of the divided data can be set according to the division number N.
By appropriately setting, the subsequent processing can be simplified.

【００１３】例えば、ステップ値ΔＤを２^P（Ｐ＝０，
１，２，…）に設定すれば、分割データＣＨ1，ＣＨ2の
Ｐ＋１ビット目以上の変化のみを監視すれば良く、ΔＤ
の変化の検出処理が容易になる。この場合、下限値ＤＬ
及び上限値ＤＨは、第１及び第２のＡ／Ｄ変換器の出力
データの最小値及び最大値をそれぞれＤＤＬ、ＤＤＨと
して、For example, when the step value ΔD is 2 ^P (P = 0,
1, 2,...), Only the change of the divided data CH1, CH2 at the (P + 1) th bit or more needs to be monitored.
This makes it easier to detect a change in the position. In this case, the lower limit value DL
And the upper limit value DH is defined as the minimum value and the maximum value of the output data of the first and second A / D converters as DDL and DDH, respectively.

【００１４】[0014]

【数２】ＤＬ＝（ＤＤＨ＋ＤＤＬ−Ｎ・ΔＤ−１）／２ ＤＨ＝（ＤＤＨ＋ＤＤＬ＋Ｎ・ΔＤ−１）／２## EQU2 ## DL = (DDH + DDL-N..DELTA.D-1) / 2 DH = (DDH + DDL + N..DELTA.D-1) / 2

【００１５】となるように設定すればよい。また、ステ
ップΔＤを上記のように設定すると、例えば分割データ
ＣＨ1，ＣＨ2をその最下位ビットからＰビット分マスク
することにより、マスク後の分割データが変化したかど
うかでステップΔＤの変化の有無を簡単に認識すること
ができる。It may be set so that Further, when the step ΔD is set as described above, for example, by masking the divided data CH1 and CH2 by P bits from the least significant bit, it is possible to determine whether or not the step ΔD has changed by checking whether the divided data after masking has changed. Can be easily recognized.

【００１６】基準レベルを決定する係数αは、第１チャ
ネルの分割データＣＨ1がＤＬであるとき、第２チャネ
ルの分割データＣＨ2がＤＨとなり、第２チャネルの分
割データＣＨ2がＤＬであるとき、第１チャネルの分割
データＣＨ1がＤＨとなるように決定すれば、チャネル
の切り換えタイミングをこれに合わせて合わせ込むこと
が容易になる。The coefficient α for determining the reference level is such that when the divided data CH1 of the first channel is DL, the divided data CH2 of the second channel is DH, and when the divided data CH2 of the second channel is DL, If the division data CH1 of one channel is determined to be DH, it is easy to adjust the channel switching timing in accordance with this.

【００１７】更に、Ｎ分割手段に２相のパルス信号Ａ，
Ｂを生成するための２相波形合成手段を備えるように
し、分割データのステップΔＤの変化がある毎に、その
変化が増加であるとき、２相のパルス信号Ａ，Ｂの状態
を００→１０→１１→０１の順に変化させ、その変化が
減少である場合には、２相のパルス信号Ａ，Ｂの状態を
００→０１→１１→１０の順に変化させるようにすれ
ば、検出すべき変位の変化の方向も同時に検出すること
が可能になる。Further, two-phase pulse signals A,
A two-phase waveform synthesizing means for generating B is provided. Each time there is a change in the step ΔD of the divided data, when the change increases, the state of the two-phase pulse signals A and B is changed from 00 to 10 → 11 → 01, and if the change is decreasing, the state of the two-phase pulse signals A, B is changed in the order of 00 → 01 → 11 → 10 to obtain the displacement to be detected. Can be detected at the same time.

【００１８】[0018]

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る内挿パルス発生装置のブロック図である。この内挿パ
ルス発生装置は、図示しないリニアエンコーダ、ロータ
リエンコーダ等の変位検出器から出力される、変位量に
よって位相が変化する２相の検出信号sinθ，cosθから
その基本周期ＴをＭ分割するための２相のＭ／２分割信
号Ｓｊ，Ｓj-1，Ｓk，Ｓk-1を出力するＭ分割回路１
と、このＭ分割回路１の出力をＡ／Ｄ変換する２つのＡ
／Ｄコンバータ２，３と、これらＡ／Ｄコンバータ２，
３のＡ／Ｄ変換の基準レベルをそれぞれ与えるリファレ
ンス生成回路４，５と、Ａ／Ｄコンバータ２，３から出
力される分割データを更にＮ分割して２相の内挿パルス
Ａ，Ｂを出力するＮ分割回路６とを備えて構成されてい
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of an interpolation pulse generator according to one embodiment of the present invention. This interpolation pulse generation device divides the basic period T into M from two-phase detection signals sinθ and cosθ whose phases change according to the displacement amount, which are output from a displacement detector such as a linear encoder or a rotary encoder (not shown). Divided circuit 1 that outputs two-phase M / 2 divided signals Sj, Sj-1, Sk, and Sk-1
And two A's for A / D converting the output of the M dividing circuit 1.
/ D converters 2 and 3 and these A / D converters 2 and 3
Reference generation circuits 4 and 5 for respectively providing reference levels for A / D conversion 3 and divided data output from A / D converters 2 and 3 are further divided into N to output two-phase interpolation pulses A and B. And an N dividing circuit 6.

【００１９】図２は、Ｍ分割回路１の構成を示すブロッ
ク図である。２相の検出信号sinθ，cosθは、まず振幅
調整回路１１によって両信号の振幅値が同じになるよう
に振幅調整されたのち、その反転出力も含めた４相の正
弦波信号sinθ，cosθ，-sinθ，-cosθとしてＭ相位相
差信号発生回路１２に供給される。このＭ相位相差信号
発生回路１２は、例えば図３に示すように、抵抗分割回
路により構成されている。ここでは、Ｍ＝２５の例を示
している。各出力端子に現れる信号sinｉは、下記数３
のようになる。FIG. 2 is a block diagram showing a configuration of the M dividing circuit 1. The two-phase detection signals sinθ and cosθ are first amplitude-adjusted by the amplitude adjustment circuit 11 so that the amplitude values of the two signals become the same, and then the four-phase sine wave signals sinθ, cosθ, − The signals are supplied to the M-phase phase difference signal generation circuit 12 as sin θ and −cos θ. This M-phase phase difference signal generation circuit 12 is configured by a resistance division circuit, for example, as shown in FIG. Here, an example where M = 25 is shown. The signal sini appearing at each output terminal is given by
become that way.

【００２０】[0020]

【数３】sinｉ＝Ｃ・sin（θ＋φi） 但し、Ｃ＝Ｖ｛√（ＲAi²＋ＲBi²）｝／（ＲAi＋ＲBi） φi＝tan^-1（ＲAi／ＲBi） ｉ＝１，２，３，…，Ｍ（＝２５）## EQU3 ## sin = C ＝ sin (θ + φi) where C = V {(RAi ² + RBi ² )} / (RAi + RBi) φi = tan ⁻¹ (RAi / RBi) i = 1,2,3,. M (= 25)

【００２１】従って、ＲAi，ＲBiの値を適当な値に設定
することにより、図４（ａ）に示すように、２π／Ｍず
つ位相がずれたＭ相の正弦波信号sin１，２，３，…,si
nＭが得られる。これらＭ相の正弦波信号sin１，２，…
は、位相差信号セレクト回路１３，１４にそれぞれ供給
されている。位相差信号セレクト回路１３は、コントロ
ール信号ｊ，ｊ−１に基づいてＭ相の正弦波信号sin
１，２，…から正弦波信号sinｊとその一つ前の相の正
弦波信号sinｊ−１とを変位量が２Ｔ／Ｍ変化する毎に
ｊを更新して切り換え、図４（ｂ）に示すように、変位
量に対して周期２Ｔ／Ｍで変化するＭ／２分割信号Ｓ
j，Ｓj-1を出力する。同様に、位相差信号セレクト回路
１４は、コントロール信号ｋ，ｋ−１に基づいてＭ相の
正弦波信号sin１，２，…から正弦波信号sinｋとその一
つ前の相の正弦波信号sinｋ−１とを変位量が２Ｔ／Ｍ
変化する毎にｋを更新して切り換え、図４（ｃ）に示す
ように、変位量に対して周期２Ｔ／Ｍで変化するＭ／２
分割信号Ｓｋ，Ｓｋ-1を出力する。図示のように、ｊと
ｋの更新タイミングは、両分割信号Ｓk，Ｓk-1の丁度半
周期分ずれており、例えばｊ＝１，３，５，…，２５，
２，４，…と変化する間に、これより半周期遅れてｋ＝
２，４，６，…，２４，１，３，…のように変化するよ
うになっている。分割信号の切換時には、Therefore, by setting the values of RAi and RBi to appropriate values, as shown in FIG. 4A, the M-phase sine wave signals sin1, 2, 3, and 3 are shifted by 2π / M in phase. …, Si
nM is obtained. These M-phase sine wave signals sin1, 2, ...
Are supplied to the phase difference signal selection circuits 13 and 14, respectively. The phase difference signal selection circuit 13 generates an M-phase sine wave signal sin based on the control signals j and j-1.
.. Is switched between 1, 2,... Between the sine wave signal sinj and the sine wave signal sinj-1 of the immediately preceding phase by updating j each time the displacement changes by 2 T / M, as shown in FIG. As described above, the M / 2 divided signal S that changes at a cycle of 2 T / M with respect to the displacement amount
j and Sj-1 are output. Similarly, based on the control signals k, k-1, the phase difference signal selection circuit 14 converts the sine wave signal sink of the M phase into a sine wave signal sink and a sine wave signal sink- 1 and 2T / M displacement
K is updated and switched every time it changes, and as shown in FIG. 4 (c), M / 2 changes with a period of 2T / M with respect to the displacement amount.
The divided signals Sk and Sk-1 are output. As shown in the figure, the update timings of j and k are shifted by exactly a half cycle of the two divided signals Sk and Sk-1, and for example, j = 1, 3, 5,.
While changing to 2, 4, ..., k =
, 24, 1, 3,... When switching the split signal,

【００２２】Ｍ／２分割信号Ｓj，Ｓj-1は、リファレン
ス生成回路４に供給され、Ｍ／２分割信号Ｓk，Ｓk-1
は、リファレンス回路５に供給されている。これらリフ
ァレンス生成回路４，５は、下記数４のような演算によ
って、Ｍ／２分割信号Ｓj，ＳkをＡ／Ｄ変換するための
リファレンス+RefA，-RefA，+RefB，-RefBを出力する。The M / 2 divided signals Sj and Sj-1 are supplied to a reference generation circuit 4 and are divided into M / 2 divided signals Sk and Sk-1.
Are supplied to the reference circuit 5. These reference generation circuits 4 and 5 output references + RefA, -RefA, + RefB and -RefB for A / D conversion of the M / 2 divided signals Sj and Sk by the operation as shown in the following Expression 4.

【００２３】[0023]

【数４】ΔＳj＝Ｓj−Ｓj-1 ΔＳk＝Ｓk−Ｓk-1 +RefA＝ ΔＳj×α1 -RefA＝−ΔＳj×α2 +RefB＝ ΔＳj×α3 -RefB＝−ΔＳj×α4ΔSj = Sj−Sj−1 ΔSk = Sk−Sk−1 + RefA = ΔSj × α1 -RefA = −ΔSj × α2 + RefB = ΔSj × α3 -RefB = −ΔSj × α4

【００２４】このリファレンス生成回路４（５も同様）
は、例えば図５に示すように構成することができる。演
算増幅器４１及びその入力抵抗Ｒ，帰還抵抗Ｒにより構
成される反転増幅器で隣接相の分割信号Ｓj，Ｓj-1の差
分値−ΔＳjを求め、これを出力側の演算増幅器４２
と、係数α1に基づいてスイッチＳＷ11，ＳＷ12，…，
ＳＷ1mで選択された入力抵抗Ｒ1i及び帰還抵抗Ｒとで構
成される反転増幅器で反転増幅することにより+RefAが
出力され、同じく差分値−ΔＳjを出力側の演算増幅器
４３と、係数α2に基づいてスイッチＳＷ21，ＳＷ22，
…，ＳＷ2mで選択された入力抵抗Ｒ2i及び帰還抵抗Ｒと
で構成される反転増幅器で反転増幅することにより-Ref
Aが出力される。リファレンス回路５もこれと同様に構
成することができる。This reference generation circuit 4 (same for 5)
Can be configured as shown in FIG. 5, for example. An operational amplifier 41 and an inverting amplifier composed of an input resistance R and a feedback resistance R thereof determine a difference value -ΔSj between the divided signals Sj and Sj-1 of the adjacent phases.
, Based on the coefficient α1, the switches SW11, SW12,.
+ RefA is output by inverting amplification by the inverting amplifier composed of the input resistor R1i and the feedback resistor R selected by SW1m, and the difference value -ΔSj is similarly output based on the operational amplifier 43 on the output side and the coefficient α2. Switches SW21, SW22,
…, By inverting amplification with an inverting amplifier composed of an input resistor R2i selected by SW2m and a feedback resistor R, -Ref
A is output. The reference circuit 5 can be configured similarly.

【００２５】このように、係数α1〜α4を外部から任意
の値に設定できるようにしておくことにより、Ｎ分割数
に最も適したディジタルデータが得られるように、Ａ／
Ｄ変換の基準電圧を最適に設定することができる。ま
た、分割信号の差分値ΔＳj，ΔＳkをもとにリファレン
スを設定することにより、図４（ｂ），（ｃ）に示すよ
うに、Ｍ／２分割信号Ｓj，Ｓkの振幅変動の影響を排除
することができる。As described above, by allowing the coefficients α1 to α4 to be set to arbitrary values from the outside, the A / A / D signal is set so that digital data most suitable for the number of N divisions can be obtained.
The reference voltage for D conversion can be optimally set. Further, by setting a reference based on the difference values ΔSj, ΔSk of the divided signals, the influence of the amplitude fluctuation of the M / 2 divided signals Sj, Sk is eliminated as shown in FIGS. can do.

【００２６】Ａ／Ｄコンバータ２は、リファレンス+Ref
A，-RefAに基づいて、Ｍ／２分割信号ＳjをＡ／Ｄ変換
し、第１チャネルの分割データＣＨ1を出力する。Ａ／
Ｄコンバータ３は、リファレンス+RefB，-RefBに基づい
て、Ｍ／２分割信号ＳkをＡ／Ｄ変換し、第２チャネル
の分割データＣＨ2を出力する。これらの分割データＣ
Ｈ1，ＣＨ2を図６に示す。Ａ／Ｄコンバータ２，３の出
力ビット長が８である場合、分割データＣＨ1，ＣＨ2
は、００ｈ（ｈは１６進数）〜ＦＦｈの値を取り得る。The A / D converter 2 has a reference + Ref
A / D conversion is performed on the M / 2 divided signal Sj based on A and -RefA, and the divided data CH1 of the first channel is output. A /
The D converter 3 A / D converts the M / 2 divided signal Sk based on the reference + RefB and -RefB, and outputs the second channel divided data CH2. These divided data C
H1 and CH2 are shown in FIG. When the output bit length of the A / D converters 2 and 3 is 8, the divided data CH1, CH2
Can take values from 00h (h is a hexadecimal number) to FFh.

【００２７】Ｎ分割回路６は、図６（ａ）に示すよう
に、これらの分割データＣＨ1，ＣＨ2の一方が下限値Ｄ
Ｌ、他方が上限値ＤＨになったときに同図（ｂ）に示す
ようなチャネル選択信号SELECT CH1を切り換えて、分割
データＣＨ１，ＣＨ２を交互に選択する。一方のチャネ
ルの分割データＣＨ1（ＣＨ2）に生じているＭ相正弦波
信号sin１〜Ｍの切換時の過渡的な時間ｄは、他方のチ
ャネルの分割データＣＨ2（ＣＨ1）の選択期間に割り当
てられるので、この選択動作により、同図（ｃ）に示す
ような、変位量に対して鋸歯状に変化するディジタルデ
ータが得られる。Ｎ分割回路６は、このディジタルデー
タが予め定めたステップΔＤだけ変化する毎に、同図
（ｄ）に示すような内挿パルスＡ，Ｂを出力する。As shown in FIG. 6 (a), the N dividing circuit 6 determines that one of these divided data CH1, CH2 has a lower limit value D.
L, and when the other reaches the upper limit value DH, the channel selection signal SELECT CH1 as shown in FIG. 7B is switched to alternately select the divided data CH1 and CH2. The transitional time d at the time of switching the M-phase sine wave signals sin1 to M generated in the divided data CH1 (CH2) of one channel is allocated to the selection period of the divided data CH2 (CH1) of the other channel. By this selecting operation, digital data that changes in a sawtooth manner with respect to the displacement amount as shown in FIG. Each time the digital data changes by a predetermined step ΔD, the N-divider circuit 6 outputs interpolation pulses A and B as shown in FIG.

【００２８】図７は、分割データＣＨ1，ＣＨ2と、係数
α1〜α4、下限値ＤＬ、上限値ＤＨ及びＮ分割の対象と
なるデータ範囲Ｗとの関係を説明するための図である。
係数α1〜α4をα1'〜α4'に変更すると、リファレンス
＋RefA，-RefA，＋RefB，-RefBも変化するので、Ａ／Ｄ
変換によって得られるデータもＣＨ1'，ＣＨ2'のように
変化し、データ範囲ＷがＷ'のように変化する。従っ
て、まずＮ分割のためのステップΔＤを設定し、データ
範囲ＷをΔＤ・Ｎにより決定する。なお、ステップΔＤ
は、２^P（Ｐ＝０，１，２，…）に設定することが望ま
しい。そして、Ａ／Ｄ変換出力の最小値ＤＤＬ（＝００
ｈ）と最大値ＤＤＨ（＝ＦＦｈ）との間に、データ範囲
Ｗが上下均等に収まるように、前述した数２に従って、
下限値ＤＬと上限値ＤＨとを設定する。図８は、これら
の設定例を示す図である。例えばＮ＝１００とした場
合、ステップΔＤ＝２、Ｗ＝２００、ＤＬ＝１Ｂｈ（２
７）、ＤＨ＝Ｅ３ｈ（２２７）に設定すればよい。これ
らの各設定値は、後述するＮ分割回路６内のレジスタ
（Ｒｅｇ１，Ｒｅｇ２，Ｒｅｇ３）にそれぞれ保持され
る。FIG. 7 is a diagram for explaining the relationship between the divided data CH1, CH2, the coefficients α1 to α4, the lower limit value DL, the upper limit value DH, and the data range W to be divided into N.
When the coefficients α1 to α4 are changed to α1 ′ to α4 ′, the references + RefA, -RefA, + RefB, and -RefB also change.
The data obtained by the conversion also changes like CH1 'and CH2', and the data range W changes like W '. Therefore, first, a step ΔD for N division is set, and the data range W is determined by ΔD · N. Note that step ΔD
Is preferably set to 2 ^P (P = 0, 1, 2,...). Then, the minimum value DDL of the A / D conversion output (= 00)
h) and the maximum value DDH (= FFh) such that the data range W is vertically evenly distributed according to the above-described equation (2).
A lower limit DL and an upper limit DH are set. FIG. 8 is a diagram showing an example of these settings. For example, when N = 100, step ΔD = 2, W = 200, DL = 1Bh (2
7), DH = E3h (227) may be set. These set values are respectively held in registers (Reg1, Reg2, Reg3) in the N-divided circuit 6, which will be described later.

【００２９】図９は、上述した動作を実現するＮ分割回
路６の構成例を示すブロック図である。まず、分割デー
タＣＨ1，ＣＨ2は、分割数可変回路６１に入力される。
分割数可変回路６１は、８ビットの入力データの下位ビ
ットをレジスタ（Ｒｅｇ１）６２に格納されたステップ
ΔＤによってマスクする。レジスタ６２は、例えば４ビ
ットレジスタで、ΔＤ＝２のときには“０００１”、Δ
Ｄ＝４のときには“００１１”、ΔＤ＝８のときには
“０１１１”、ΔＤ＝１６のときには“１１１１”にそ
れぞれセットされ、分割データＣＨ1，ＣＨ2の下位４ビ
ットとの論理和をとることで分割データＣＨ1，ＣＨ2の
下位４ビットをマスクする。マスク後の分割データＣＨ
１Ｍ，ＣＨ２Ｍは、データラッチ回路６３に供給され
る。FIG. 9 is a block diagram showing a configuration example of the N-divided circuit 6 for realizing the above-described operation. First, the division data CH1 and CH2 are input to the division number variable circuit 61.
The division number variable circuit 61 masks the lower bits of the 8-bit input data by the step ΔD stored in the register (Reg1) 62. The register 62 is, for example, a 4-bit register. When ΔD = 2, “0001”, Δ
When D = 4, it is set to “0011”, when ΔD = 8, it is set to “0111”, and when ΔD = 16, it is set to “1111”. The logical sum of the lower 4 bits of the divided data CH1 and CH2 is calculated. The lower 4 bits of CH1 and CH2 are masked. Divided data CH after mask
1M and CH2M are supplied to the data latch circuit 63.

【００３０】データラッチ回路６３は、マスク後の分割
データＣＨ１Ｍ，ＣＨ２Ｍをそれぞれ１システムクロッ
クＳＣＬＫ期間だけ遅延させた遅延分割データＣＨ１
Ｄ，ＣＨ２Ｄと、２システムクロックＳＣＬＫ期間だけ
遅延させた遅延分割データＣＨ１ＤＤ，ＣＨ２ＤＤとを
データセレクト回路６４に出力する。データセレクト回
路６４は、前述したチャネル選択信号SELECT CH1が
“１”のときは、ＣＨ１Ｄ，ＣＨ１ＤＤをそれぞれ選択
データＤＡＴＡ１，ＤＡＴＡ２として出力し、チャネル
選択信号SELECT CH1が“０”のときは、ＣＨ２Ｄ，ＣＨ
２ＤＤをそれぞれ選択データＤＡＴＡ１，ＤＡＴＡ２と
して出力する。The data latch circuit 63 delays the divided data CH1M and CH2M after masking by one system clock SCLK period, respectively.
D and CH2D and the divided data CH1DD and CH2DD delayed by two system clock SCLK periods are output to the data select circuit 64. The data select circuit 64 outputs CH1D and CH1DD as selection data DATA1 and DATA2 when the above-described channel selection signal SELECT CH1 is “1”, and outputs CH2D and CH2D when the channel selection signal SELECT CH1 is “0”. CH
2DD is output as selection data DATA1 and DATA2, respectively.

【００３１】チャネル選択信号SELECT CH1は、チャネル
セレクト回路６５によって生成される。チャネルセレク
ト回路６５は、第１チャネルの分割データＣＨ１がレジ
スタ（Ｒｅｇ２）６６に格納された下限値ＤＬ（例えば
２７）以上で、且つレジスタ（Ｒｅｇ３）６７に格納さ
れた上限値ＤＨ（例えば２２７）以下であることを示す
信号をシステムクロックＳＣＬＫに従ってラッチし、ラ
ッチされたデータをチャネル選択信号SELECT CH1として
出力する。但し、この場合、分割データＣＨ１のスイッ
チ切換期間ｄでも分割データＣＨ１が選択されてしまう
ので、第２チャネルの分割データＣＨ２が所定範囲（例
えば８０〜１５７）のときには、ラッチ動作を停止させ
るようにすればよい。The channel select signal SELECT CH1 is generated by the channel select circuit 65. The channel select circuit 65 determines that the divided data CH1 of the first channel is equal to or larger than the lower limit value DL (eg, 27) stored in the register (Reg2) 66 and the upper limit value DH (eg, 227) stored in the register (Reg3) 67. A signal indicating the following is latched in accordance with the system clock SCLK, and the latched data is output as a channel selection signal SELECT CH1. However, in this case, since the divided data CH1 is selected even during the switch switching period d of the divided data CH1, when the divided data CH2 of the second channel is within a predetermined range (for example, 80 to 157), the latch operation is stopped. do it.

【００３２】データセレクト回路６４で選択されたチャ
ネルの選択データＤＡＴＡ１，ＤＡＴＡ２は、コンパレ
ータ６８で比較される。システムクロックＳＣＬＫの１
サンプル期間でデータが増加した場合には、ＦＬＡＧ−
が“Ｌ”、減少した場合には、ＦＬＡＧ−が“Ｈ”、そ
の他の場合には、ＦＬＡＧ＝が“Ｈ”となる。２相波形
合成回路６９は、図１０に示すように、ＦＬＡＧ−が
“Ｌ”、即ち分割データＣＨ１がΔＤだけ増加した場合
には、２相出力Ａ，Ｂの状態を、それぞれ“００”→
“１０”→“１１”→“０１”の順に変化させ、ＦＬＡ
Ｇ−が“Ｈ”、即ち分割データＣＨ１又はＣＨ２がΔＤ
だけ減少した場合には、２相出力Ａ，Ｂの状態を、それ
ぞれ“００”→“０１”→“１１”→“１０”の順に変
化させる。また、ＦＬＡＧ＝が“Ｈ”のときは、現在の
状態を保持する。これにより、図６に示すように、分割
データＣＨ１，ＣＨ２を更にＮ分割した内挿パルスとし
て２相出力Ａ，Ｂが生成されることになる。The selected data DATA1 and DATA2 of the channel selected by the data select circuit 64 are compared by a comparator 68. 1 of system clock SCLK
If the data increases during the sample period, FLAG-
Is "L", FLAG- is "H" when it decreases, and FLAG = is "H" in other cases. As shown in FIG. 10, when FLAG- is “L”, that is, when the divided data CH1 increases by ΔD, the two-phase waveform synthesizing circuit 69 changes the states of the two-phase outputs A and B from “00” to “00”, respectively.
FLA is changed in the order of “10” → “11” → “01”
G- is “H”, that is, the divided data CH1 or CH2 is ΔD
In the case of only decreasing, the states of the two-phase outputs A and B are changed in the order of “00” → “01” → “11” → “10”. When FLAG = “H”, the current state is maintained. Thus, as shown in FIG. 6, two-phase outputs A and B are generated as interpolation pulses obtained by further dividing the divided data CH1 and CH2 into N.

【００３３】次にコントロール信号ｊ，ｊ−１，ｋ，ｋ
−１の生成について説明する。いま、分割数Ｍが偶数の
ときは、ｊ＝１，３，５，…，Ｍ−１，１，２，…、ｋ
＝２，４，６，…，Ｍ，２，４…のように変化するの
で、Ｍ相正弦波信号の基本周期Ｔでコントロール信号の
組み合わせが一巡する。しかし、Ｍが奇数の場合には、
基本周期の２倍の周期２Ｔでコントロール信号の組み合
わせが一巡する。いま、Ｍ＝２５とすると、Ｍ／２分割
信号Ｓj，Ｓj-1，Ｓk，Ｓk-1を生成するためのＭ相の正
弦波信号sin１〜２５の選択組合せの数は、２５×２の
５０通りとなる。この組み合わせは下記表１のようにな
る。Next, control signals j, j-1, k, k
The generation of -1 will be described. Now, when the division number M is an even number, j = 1, 3, 5,..., M-1, 1, 2,.
.., M, 2, 4,..., The combination of the control signals makes one cycle in the basic period T of the M-phase sine wave signal. However, if M is odd, then
The combination of the control signals makes one cycle in a cycle 2T which is twice the basic cycle. Now, assuming that M = 25, the number of selected combinations of the M-phase sine wave signals sin1 to sin25 for generating the M / 2 divided signals Sj, Sj-1, Sk, and Sk-1 is 25 × 2 = 50. It becomes street. This combination is as shown in Table 1 below.

【００３４】[0034]

【表１】 [Table 1]

【００３５】一般的には、分割Ｍに対して必要なコント
ロール信号ｊ，ｊ−１，ｋ，ｋ−１の組み合わせ数Ｌは
Ｍと２の最小公倍数である。そこで、Ｌ進カウンタ７０
で例えばＤＡＴＡ１の最上位ビットの変化、即ち図６
（ａ）のデータの右上がりスロープの中央部をとらえて
計数動作を行うようことにより、カウンタ値ｎ（Ｑou
t）を得、そのカウンタ値ｎによってＲＯＭ７１に記憶
された表１のようなテーブルからコントロール信号ｊ，
ｊ−１，ｋ，ｋ−１を読み出し、Ｍ分割回路１の位相差
信号セレクト回路１３，１４に与えるようにすればよ
い。なお、Ｌ進カウンタ７０は、リセット信号ＲＥＳ＊
によってリセットし、ＦＬＡＧ−が“Ｌ”のときはカウ
ントアップ、ＦＬＡＧ−が“Ｈ”のときはカウントダウ
ンするように動作する。また、カウンタ値の出力タイミ
ングや２相波形Ａ，Ｂの合成は、レジスタ６６に格納さ
れた下限値ＤＬと分割データＣＨ１とが一致するタイミ
ングを基準とする。Generally, the number L of combinations of control signals j, j-1, k, and k-1 required for the division M is the least common multiple of M and 2. Therefore, the L-base counter 70
For example, the change of the most significant bit of DATA1, that is, FIG.
By performing the counting operation by capturing the center of the rising slope of the data in (a), the counter value n (Qou
t), and the control signals j and j are obtained from a table such as Table 1 stored in the ROM 71 according to the counter value n.
j−1, k, k−1 may be read and provided to the phase difference signal selection circuits 13 and 14 of the M division circuit 1. Note that the L-ary counter 70 outputs the reset signal RES *
When FLAG- is "L", the count-up is performed, and when FLAG- is "H", the count-down is performed. The output timing of the counter value and the combination of the two-phase waveforms A and B are based on the timing at which the lower limit value DL stored in the register 66 matches the divided data CH1.

【００３６】[0036]

【発明の効果】以上述べたようにこの発明によれば、２
相の検出信号から合成されたＭ相の正弦波信号の中間レ
ベル近傍の部分波形を一相おきに交互に選択して第１及
び第２のＭ／２分割信号Ｓj，Ｓkを得ると共に、これら
を同時にＡ／Ｄ変換して２つのチャネルの分割データＣ
Ｈ1，ＣＨ2を得、これらの分割データのチャネルを交互
に切り換えることにより、Ｎ分割の対象となる部分を交
互に選択するようにしているので、Ｎ分割の対象となる
波形部分を切り出している間に、次にＮ分割する部分の
相選択切換動作を割り当てることができる。このため、
アナログ信号の切換にある程度の時間がかかっても、チ
ャネル切換によって得られる分割データは、位相変化に
対して直線的に変化する理想的なデータとなる。従っ
て、この分割データがΔＤだけ変化することにより出力
される内挿パルスは、常に一定の位相変化に対して出力
される理想的な信号となり、極めて微小な間隔測定にも
適用可能な、高速応答性に優れた内挿パルス発生装置を
提供することができる。As described above, according to the present invention, 2
A partial waveform near the intermediate level of the M-phase sine wave signal synthesized from the phase detection signals is alternately selected every other phase to obtain first and second M / 2 divided signals Sj and Sk. Are simultaneously A / D converted and divided data C of two channels
Since H1 and CH2 are obtained and the channels of these divided data are alternately switched, the portions to be divided into N are alternately selected, so that the waveform portion to be divided into N is cut out. , A phase selection switching operation of a portion to be divided next into N can be assigned. For this reason,
Even if it takes a certain amount of time to switch the analog signal, the divided data obtained by the channel switching is ideal data that changes linearly with the phase change. Therefore, the interpolation pulse output when the divided data changes by ΔD becomes an ideal signal that is always output for a constant phase change, and can be applied to an extremely minute interval measurement. It is possible to provide an interpolation pulse generator excellent in performance.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の一実施例による内挿パルス発生装
置のブロック図である。FIG. 1 is a block diagram of an interpolation pulse generator according to an embodiment of the present invention.

【図２】 同実施例のＭ分割回路の一例を示すブロック
図である。FIG. 2 is a block diagram illustrating an example of an M division circuit according to the embodiment.

【図３】 同回路のＭ相位相差信号発生回路の一例を示
す回路図である。FIG. 3 is a circuit diagram showing an example of an M-phase phase difference signal generation circuit of the circuit.

【図４】 同実施例のＭ分割回路の動作を説明するため
の波形図である。FIG. 4 is a waveform chart for explaining the operation of the M-divided circuit of the embodiment.

【図５】 同実施例のリファレンス生成回路の一例を示
す回路図である。FIG. 5 is a circuit diagram showing an example of a reference generation circuit of the embodiment.

【図６】 同実施例のＮ分割回路の動作を説明するため
の図である。FIG. 6 is a diagram for explaining an operation of the N-divided circuit of the embodiment.

【図７】 同実施例の各種設定値と分割データとの関係
を示す図である。FIG. 7 is a diagram illustrating a relationship between various setting values and divided data according to the embodiment.

【図８】 同実施例の分割数Ｎと各種設定値との関係を
示す図である。FIG. 8 is a diagram illustrating a relationship between the number of divisions N and various set values according to the embodiment.

【図９】 同実施例のＮ分割回路の一例を示すブロック
図である。FIG. 9 is a block diagram illustrating an example of an N-divided circuit according to the same embodiment.

【図１０】 同回路の２相波形合成回路の動作を示す状
態遷移図である。FIG. 10 is a state transition diagram showing the operation of the two-phase waveform synthesizing circuit of the circuit.

【図１１】 従来の抵抗分割方式による内挿パルス発生
装置を説明するための回路図である。FIG. 11 is a circuit diagram for explaining a conventional interpolation pulse generator using a resistance division method.

【図１２】 Ｍ×Ｎ分割方式の概要を説明するための波
形図である。FIG. 12 is a waveform chart for explaining an outline of the M × N division method.

【図１３】 従来の問題点を説明するための図である。FIG. 13 is a diagram for explaining a conventional problem.

【符号の説明】[Explanation of symbols]

１…Ｍ分割回路、２，３…Ａ／Ｄコンバータ、４，５…
リファレンス回路、６…Ｎ分割回路、１１…振幅調整回
路、１２…Ｍ相位相差信号発生回路、１３，１４…位相
差信号セレクト回路、６１…分割数可変回路、６２，６
６，６７…レジスタ、６３…データラッチ回路、６４…
データセレクト回路、６５…チャネルセレクト回路、６
８…コンパレータ、６９…２相波形合成回路、７０…Ｌ
進カウンタ、７１…ＲＯＭ。1 ... M dividing circuit, 2,3 ... A / D converter, 4,5 ...
Reference circuit, 6 N dividing circuit, 11 Amplitude adjusting circuit, 12 M phase difference signal generating circuit, 13, 14 Phase difference signal selecting circuit, 61 Variable division number circuit, 62, 6
6, 67: register, 63: data latch circuit, 64:
Data select circuit, 65 ... channel select circuit, 6
8 Comparator, 69 Two-phase waveform synthesis circuit, 70 L
Hex counter, 71 ... ROM.

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 変位検出器から出力される検出すべき変
位量に応じて位相が変化する少なくとも２相の検出信号
を入力し、これら検出信号を合成して前記検出信号の周
期Ｔの１／Ｍ（Ｍは２以上の整数）ずつ位相がずれたＭ
相の正弦波信号を生成すると共に、これらＭ相の正弦波
信号の中間レベル近傍の部分波形を順次選択して、前記
変位量に対して鋸歯状に変化するＴ／Ｍ周期のＭ分割信
号を生成し、このＭ分割信号がその振幅値の１／Ｎだけ
変化する毎に内挿パルスを出力することにより前記Ｍ分
割信号を更にＮ分割する内挿パルス発生装置において、 前記Ｍ相の正弦波信号のうちＮ分割の対象となる前記中
間レベル近傍の部分波形をその隣接相の部分波形と共に
所定のコントロール信号に基づいて一相おきに交互に選
択してそれぞれ第１のＭ／２分割信号Ｓj及び第２のＭ
／２分割信号Ｓkを出力する第１及び第２の信号選択手
段を有するＭ分割手段と、 このＭ分割手段からの出力に基づいて前記第１及び第２
のＭ／２分割信号Ｓj，Ｓkの振幅値に所定の係数αを乗
じた基準レベルを生成する基準レベル生成手段と、 この基準レベル生成手段で生成された基準レベルに基づ
いて前記第１のＭ／２分割信号ＳjをＡ／Ｄ変換して第
１チャネルの分割データＣＨ1として出力する第１のＡ
／Ｄ変換手段と、 前記基準レベル生成手段で生成された基準レベルに基づ
いて前記第２のＭ／２分割信号ＳkをＡ／Ｄ変換して第
２チャネルの分割データＣＨ2として出力する第２のＡ
／Ｄ変換手段と、 これら第１及び第２のＡ／Ｄ変換手段からそれぞれ出力
される分割データＣＨ1，ＣＨ2の少なくとも一方並びに
予め定めた下限値ＤＬ及び上限値ＤＨに基づいてチャネ
ル切換のための選択信号を生成し、この選択信号に基づ
いて前記分割データＣＨ1，ＣＨ2を交互に選択すると共
に、選択されたチャネルの分割データが分割数Ｎによっ
て定められるステップΔＤだけ変化したら内挿パルスを
出力するＮ分割手段とを備えたことを特徴とする内挿パ
ルス発生装置。1. A detection signal of at least two phases, the phase of which changes according to the amount of displacement to be detected, which is output from a displacement detector, is combined, and these signals are combined to obtain 1/1 / T of the period T of the detection signal. M whose phases are shifted by M (M is an integer of 2 or more)
Phase sine wave signals are generated, and partial waveforms near the intermediate level of these M-phase sine wave signals are sequentially selected to form an M-divided signal having a T / M cycle that changes in a sawtooth manner with respect to the displacement amount. The interpolation pulse generator further generates an interpolation pulse each time the M-divided signal changes by 1 / N of its amplitude value, thereby further dividing the M-divided signal into N. A partial waveform near the intermediate level to be divided by N among signals is alternately selected every other phase together with a partial waveform of an adjacent phase based on a predetermined control signal, and the first M / 2 divided signals Sj are respectively selected. And the second M
M dividing means having first and second signal selecting means for outputting a 1/2 divided signal Sk, and the first and second signal dividing means based on an output from the M dividing means.
Reference level generating means for generating a reference level obtained by multiplying the amplitude value of the M / 2 divided signals Sj and Sk by a predetermined coefficient α, based on the reference level generated by the reference level generating means. A / D conversion of the half-split signal Sj and the first A output as split data CH1 of the first channel
A / D converter and A / D converter for converting the second M / 2 divided signal Sk based on the reference level generated by the reference level generator and outputting the converted signal as the second channel divided data CH2. A
/ D conversion means, and at least one of the divided data CH1 and CH2 respectively output from the first and second A / D conversion means, and a predetermined lower limit value DL and a predetermined upper limit value DH. A selection signal is generated, and the division data CH1 and CH2 are alternately selected based on the selection signal. When the division data of the selected channel changes by a step ΔD determined by the division number N, an interpolation pulse is output. An interpolation pulse generator comprising: N dividing means. 【請求項２】 前記基準レベル生成手段は、前記基準レ
ベルを決定する係数αを外部から設定可能であり、 前記Ｎ分割手段は、前記分割データの下限値ＤＬ、上限
値ＤＨ及びステップΔＤを外部から設定可能であること
を特徴とする請求項１記載の内挿パルス発生装置。2. The reference level generating means can externally set a coefficient α for determining the reference level, and the N dividing means externally sets a lower limit DL, an upper limit DH, and a step ΔD of the divided data. 2. The interpolation pulse generator according to claim 1, wherein the interpolation pulse generator can be set. 【請求項３】 前記ステップ値ΔＤは２^P（Ｐ＝０，
１，２，…）に設定され、前記下限値ＤＬ及び上限値Ｄ
Ｈは、前記第１及び第２のＡ／Ｄ変換器の出力データの
最小値及び最大値をそれぞれＤＤＬ、ＤＤＨとしたと
き、 ＤＬ＝（ＤＤＨ＋ＤＤＬ−Ｎ・ΔＤ−１）／２ ＤＨ＝（ＤＤＨ＋ＤＤＬ＋Ｎ・ΔＤ−１）／２ となるように設定されるものであることを特徴とする請
求項１又は２記載の内挿パルス発生装置。3. The step value ΔD is 2 ^P (P = 0,
1, 2,...), And the lower limit value DL and the upper limit value D
H is, when the minimum value and the maximum value of the output data of the first and second A / D converters are DDL and DDH, respectively, DL = (DDH + DDL−N · ΔD−1) / 2 DH = (DDH + DDL + N) The interpolation pulse generator according to claim 1 or 2, wherein the interpolation pulse generator is set to be ΔD-1) / 2. 【請求項４】 前記Ｎ分割手段は、前記分割データＣＨ
1，ＣＨ2をその最下位ビットからＰビット分マスクし
て、このマスクされた分割データが変化したことを検出
したら前記分割データがステップΔＤだけ変化したと認
識して内挿パルスを出力するものであることを特徴とす
る請求項３記載の内挿パルス発生装置。4. The method according to claim 1, wherein the dividing means includes a dividing means for dividing the divided data into a plurality of divided data.
1, CH2 is masked by P bits from its least significant bit, and when it is detected that the masked divided data has changed, it is recognized that the divided data has changed by step ΔD and an interpolation pulse is output. 4. The interpolation pulse generator according to claim 3, wherein: 【請求項５】 前記基準レベルを決定する係数αは、前
記第１チャネルの分割データＣＨ1がＤＬであるとき、
前記第２チャネルの分割データＣＨ2がＤＨとなり、前
記第１チャネルの分割データＣＨ1がＤＨであるとき、
前記第２チャネルの分割データＣＨ2がＤＬとなるよう
に決定されたものであることを特徴とする請求項１乃至
４のいずれか１項記載の内挿パルス発生装置。5. The coefficient α for determining the reference level is: when the divided data CH1 of the first channel is DL,
When the divided data CH2 of the second channel is DH and the divided data CH1 of the first channel is DH,
The interpolation pulse generator according to any one of claims 1 to 4, wherein the divided data CH2 of the second channel is determined to be DL. 【請求項６】 前記Ｎ分割手段は、内挿パルスとして２
相のパルス信号Ａ，Ｂを生成するための２相波形合成手
段を備え、 前記２相波形合成手段は、前記分割データのステップΔ
Ｄの変化がある毎に、その変化が増加である場合には、
２相のパルス信号Ａ，Ｂの状態を００→１０→１１→０
１の順に変化させ、その変化が減少である場合には、２
相のパルス信号Ａ，Ｂの状態を００→０１→１１→１０
の順に変化させるものであることを特徴とする請求項１
乃至５のいずれか１項記載の内挿パルス発生装置。6. The N dividing means outputs 2 as an interpolation pulse.
Two-phase waveform synthesizing means for generating phase pulse signals A and B, wherein the two-phase waveform synthesizing means performs step Δ
If for each change in D, the change is increasing,
Change the state of the two-phase pulse signals A and B from 00 → 10 → 11 → 0
Change in the order of 1, and if the change is decreasing, 2
Change the state of the phase pulse signals A and B from 00 → 01 → 11 → 10
2. The method according to claim 1, wherein the values are changed in the following order:
The interpolation pulse generator according to any one of claims 1 to 5. 【請求項７】 前記Ｎ分割手段は、 前記選択された分割データが所定のレベルを通過する毎
に計数動作するＬ（ＬはＭと２の最小公倍数）進循環計
数手段と、 このＬ進循環計数手段の出力に基づいて前記コントロー
ル信号を出力するコントロール信号出力手段とを備えた
ものであることを特徴とする請求項１乃至８のいずれか
１項記載の内挿パルス発生装置。7. The L-ary division counting means, wherein the N division means counts each time the selected divided data passes a predetermined level, wherein L is the least common multiple of M and 2; 9. The interpolation pulse generator according to claim 1, further comprising control signal output means for outputting the control signal based on an output of the counting means.