JPH10271002A - Oscillation controller - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電圧制御発振手段
を備えた発振制御装置に係り、特に、電圧制御発振手段
のＣ／Ｎを改善し、電圧制御発振手段の製造ばらつきや
温度による特性変化に依存せず、使用環境に適合した発
振動作を可能とした発振制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillation control device having a voltage controlled oscillator, and more particularly, to an improvement in the C / N ratio of the voltage controlled oscillator, and a variation in the characteristics of the voltage controlled oscillator due to manufacturing variations and temperature. The present invention relates to an oscillation control device capable of performing an oscillation operation suitable for a use environment without depending on the operation environment.
【０００２】[0002]
【従来の技術】近年、電子機器の複雑化及び多用途化等
に伴い、多方面で使用されている電子機器において周波
数シンセサイザ、サーボ系の速度制御、或いは検波・復
調等に利用されている位相同期ループ（以下、ＰＬＬ；
Phase-Locked Loopという）回路についても、発振周波
数が広範囲に亘る周波数帯域で使用可能であることが要
求されてきている。2. Description of the Related Art In recent years, with the increasing complexity and versatility of electronic equipment, the phase used in frequency synthesizers, servo system speed control, detection / demodulation, etc. in electronic equipment used in various fields. Synchronous loop (hereinafter, PLL;
A phase-locked loop (circuit) is also required to be usable in an oscillation frequency band over a wide range.
【０００３】例えば現在、ＣＤ−ＲＯＭ市場はより高速
再生化へ進んでおり、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ
では、１倍速からより高速再生を実現する超高速のｎ倍
速、例えば１６倍速等まで対応可能なものが要求されて
いる。ＣＤ−ＲＯＭ用の信号処理ＬＳＩでは、必要な発
振周波数を得るための手段としてＰＬＬ回路を内部に構
成しているが、高速再生を実現するためには、最大発振
周波数の高い電圧制御発振器（以下、ＶＣＯ；Voltage
Controlled Oscillatorという）を内蔵しなければなら
ない。For example, at present, the CD-ROM market is proceeding to higher-speed reproduction, and a signal processing LSI for CD-ROM is being used.
In this case, there is a demand for a device capable of handling an ultra-high speed n-times speed for realizing higher-speed reproduction, for example, a 16-times speed or the like. In a signal processing LSI for CD-ROM, a PLL circuit is internally provided as a means for obtaining a required oscillation frequency. However, in order to realize high-speed reproduction, a voltage-controlled oscillator (hereinafter, referred to as a high-frequency oscillator having a high maximum oscillation frequency). , VCO; Voltage
Controlled Oscillator).
【０００４】この場合、ｎ倍速時に必要な発振周波数ｆ
ｎは、以下の式で求めることができる。In this case, the oscillation frequency f required at the time of n times speed is
n can be obtained by the following equation.
【数１】 ｆｎ＝４．３２１８×６×ｎ［ＭＨｚ］ （１） 即ち、オーディオ再生を目的とした１倍速再生では、Ｐ
ＬＬ回路内部のＶＣＯに要求される発振周波数は約２５
［ＭＨｚ］であり、また、１６倍速のＣＤ−ＲＯＭ用信
号処理で必要となる発振周波数は約４１５［ＭＨｚ］で
ある。つまり、１倍速から１６倍速を動作させるために
は、ＶＣＯの制御電圧を電源電位ＶｓｓからＶｄｄの間
で変化させた場合に、発振周波数を２５［ＭＨｚ］から
４１５［ＭＨｚ］とする信号を出力するように構成しな
ければならない。Fn = 4.3218 × 6 × n [MHz] (1) That is, in 1 × speed reproduction for the purpose of audio reproduction, P
The oscillation frequency required for the VCO inside the LL circuit is about 25
[MHz], and an oscillation frequency required for signal processing for a 16-times CD-ROM is about 415 [MHz]. In other words, in order to operate at 1 × to 16 × speed, when the control voltage of the VCO is changed between the power supply potential Vss and Vdd, a signal for changing the oscillation frequency from 25 [MHz] to 415 [MHz] is output. Must be configured to
【０００５】図１４には、ＰＬＬ回路を備えた発振制御
装置における、ＰＬＬ回路内のＶＣＯの制御電圧Ｖｃ
［Ｖ］に対する発振周波数ｆ［ＭＨｚ］の特性を示す。
同図に示すように、電源電位Ｖｄｄ＝５［Ｖ］のとき
に、１倍速に要求される発振周波数Ｆ１＝２５［ＭＨ
ｚ］を出力する場合の制御電圧Ｖｃに対する発振周波数
ｆａの特性における勾配Δｆａ／ΔＶｃは、１６倍速に
要求される発振周波数Ｆ１６＝４１５［ＭＨｚ］を出力
する場合の制御電圧Ｖｃに対する発振周波数ｆｂの特性
における勾配Δｆｂ／ΔＶｃと比較して、FIG. 14 shows a control voltage Vc of a VCO in a PLL circuit in an oscillation control device having a PLL circuit.
The characteristics of the oscillation frequency f [MHz] with respect to [V] are shown.
As shown in the figure, when the power supply potential Vdd = 5 [V], the oscillation frequency F1 required at 1 × speed is 25 [MH].
z], the gradient Δfa / ΔVc in the characteristic of the oscillation frequency fa with respect to the control voltage Vc is equal to the slope of the oscillation frequency fb with respect to the control voltage Vc when outputting the oscillation frequency F16 = 415 [MHz] required at 16 × speed. As compared with the gradient Δfb / ΔVc in the characteristic,
【数２】 Δｆａ／ΔＶｃ ＜ Δｆｂ／ΔＶｃ （２） の関係があり、ＶＣＯに要求される発振周波数が広範囲
になる程、制御電圧Ｖｃに対する発振周波数ｆの特性に
おける勾配Δｆ／ΔＶｃが急峻となり、微小な制御電圧
の変化ΔＶｃに対する周波数変化量Δｆが大きくなる。
これにより、微小な基板ノイズが無視できなくなり、い
くら設計者がノイズを低減しても電子機器のプレイアビ
リティは改善されないという事態となる。## EQU2 ## There is a relationship of Δfa / ΔVc <Δfb / ΔVc (2), and as the oscillation frequency required for the VCO becomes wider, the gradient Δf / ΔVc in the characteristic of the oscillation frequency f with respect to the control voltage Vc becomes steeper, The frequency change amount Δf with respect to the minute control voltage change ΔVc increases.
As a result, minute substrate noise cannot be ignored, and even if the designer reduces the noise, the playability of the electronic device will not be improved.
【０００６】また、現在のプロセスでは、電源電位Ｖｄ
ｄ＝３．３［Ｖ］が主流となりつつあるが、この場合に
も同様に、図１４に示すように、１倍速に要求される発
振周波数Ｆ１＝２５［ＭＨｚ］を出力する場合の制御電
圧Ｖｃに対する発振周波数ｆｃの特性における勾配Δｆ
ｃ／ΔＶｃは、１６倍速に要求される発振周波数Ｆ１６
＝４１５［ＭＨｚ］を出力する場合の制御電圧Ｖｃに対
する発振周波数ｆｄの特性における勾配Δｆｄ／ΔＶｃ
と比較して、In the current process, the power supply potential Vd
Although d = 3.3 [V] is becoming mainstream, similarly, in this case, as shown in FIG. 14, the control voltage for outputting the oscillation frequency F1 = 25 [MHz] required for 1 × speed Gradient Δf in characteristics of oscillation frequency fc with respect to Vc
c / ΔVc is the oscillation frequency F16 required for 16 × speed.
= Δfd / ΔVc in the characteristic of the oscillation frequency fd with respect to the control voltage Vc when outputting = 415 [MHz]
Compared to
【数３】 Δｆｃ／ΔＶｃ ＜ Δｆｄ／ΔＶｃ （３） の関係があり、しかも、電源電位Ｖｄｄ＝５［Ｖ］のと
きに比べて更に急峻な勾配となっている。このように、
微小な基板ノイズが無視できず、ノイズを低減しても電
子機器のプレイアビリティが改善されないという事態
は、今後製造プロセスが進んでいくに従って電源電位が
低くなるため、より顕著なものとなっていくと考えられ
る。## EQU3 ## There is a relationship of Δfc / ΔVc <Δfd / ΔVc (3), and the gradient is steeper than when the power supply potential Vdd = 5 [V]. in this way,
The situation where small substrate noise cannot be ignored and the playability of electronic devices does not improve even if the noise is reduced will become more remarkable because the power supply potential decreases as the manufacturing process progresses in the future. it is conceivable that.
【０００７】また、ＶＣＯには温度変化による特性の変
化があり、常温時の発振周波数に対して信号処理ＬＳＩ
の推奨動作温度の下限および上限では発振周波数の変動
が大きい。以上のような温度による特性劣化に加えて、
更にＶＣＯの製造ばらつきをも含めて考慮する場合に、
最もクリティカルな条件で発振周波数を得るためには、
ＶＣＯ単体としては更に高い発振周波数帯域を狙って設
計する必要がある。このため、ＶＣＯの上記の制御電圧
対発振周波数特性の勾配はより急峻となり、Ｃ／Ｎが悪
化する事態となる。The VCO has a characteristic change due to a temperature change.
The oscillation frequency fluctuates greatly at the lower and upper limits of the recommended operating temperature. In addition to the above characteristics deterioration due to temperature,
Furthermore, when considering the VCO production variation,
To get the oscillation frequency under the most critical conditions,
It is necessary to design a single VCO so as to aim for a higher oscillation frequency band. For this reason, the gradient of the control voltage vs. oscillation frequency characteristic of the VCO becomes steeper, and the C / N deteriorates.
【０００８】[0008]
【発明が解決しようとする課題】以上のように、従来の
発振制御装置においては、発振周波数を広範囲に亘る周
波数帯域での使用という近年のニーズに対応すべくＶＣ
Ｏの発振周波数を広範囲とした場合、制御電圧対発振周
波数特性における勾配が急峻で、微小な制御電圧の変化
に対する周波数変化量が大きくなる。これにより、微小
な基板ノイズが無視できなくなり、いくら設計者がノイ
ズを低減しても電子機器のプレイアビリティは改善され
ないという事情があった。As described above, in the conventional oscillation control device, the VC is required to meet the recent needs of using the oscillation frequency in a wide frequency band.
When the oscillation frequency of O is wide, the gradient in the control voltage vs. oscillation frequency characteristic is steep, and the amount of frequency change with respect to a minute change in the control voltage becomes large. As a result, minute substrate noise cannot be ignored, and the playability of the electronic device is not improved even if the designer reduces the noise.
【０００９】また、上記事情は、今後製造プロセスが進
んでいくに従って電源電位が低くなるため、より顕著な
ものとなっていくと考えられ、また更に、ＶＣＯの温度
による特性劣化や製造ばらつきを考慮した場合、更に高
い発振周波数帯域を狙って設計する必要があることか
ら、ＶＣＯの制御電圧対発振周波数特性の勾配はより急
峻となり、Ｃ／Ｎが悪化するという事情があった。Further, the above situation is considered to become more remarkable because the power supply potential becomes lower as the manufacturing process proceeds in the future, and furthermore, it is necessary to consider the characteristic deterioration and the manufacturing variation due to the temperature of the VCO. In such a case, it is necessary to design for a higher oscillation frequency band, so that the gradient of the control voltage vs. oscillation frequency characteristic of the VCO becomes steeper, and the C / N deteriorates.
【００１０】本発明は、上記従来の事情に鑑みてなされ
たものであって、電圧制御発振手段を備えた発振制御装
置において、電圧制御発振手段のＣ／Ｎを改善し、製造
ばらつき及び温度による特性変化を補正して、電圧制御
発振手段を含む位相同期ループの使用環境に適合した発
振動作を可能とし、更には、該位相同期ループが適用さ
れる電子機器のプレイアビリティを向上させる発振制御
装置を提供することを目的としている。The present invention has been made in view of the above-mentioned conventional circumstances, and in an oscillation control device provided with a voltage-controlled oscillation means, the C / N of the voltage-controlled oscillation means is improved, and the manufacturing control and the temperature are controlled. An oscillation control device that corrects a characteristic change, enables an oscillation operation suitable for a use environment of a phase locked loop including a voltage controlled oscillation unit, and further improves playability of an electronic device to which the phase locked loop is applied. It is intended to provide.
【００１１】また、本発明の他の目的は、電圧制御発振
手段または電圧制御発振手段を含む位相同期ループが適
用される電子機器の稼働中におけるリアルタイムで高速
な発振周波数の制御を可能とし、また、該電子機器の動
作を制御するマイクロプロセッサ等における制御プログ
ラムのソフトウェア設計をより容易にすることである。Another object of the present invention is to enable real-time high-speed oscillation frequency control during operation of an electronic device to which a voltage-controlled oscillation means or a phase-locked loop including the voltage-controlled oscillation means is applied. Another object of the present invention is to facilitate software design of a control program in a microprocessor or the like that controls the operation of the electronic device.
【００１２】[0012]
【課題を解決するための手段】上記課題を解決するため
に、本発明の発振制御装置は、制御電圧により発振周波
数が制御され、部分的な重なりを持つ複数の発振周波数
帯域を備える電圧制御発振手段と、前記電圧制御発振手
段へ供給される制御電圧の電位を検出する制御電圧検出
手段と、前記制御電圧検出手段による検出結果及び所望
の発振周波数に基づき、前記電圧制御発振手段の発振周
波数帯域を選択して設定する制御手段とを具備するもの
である。In order to solve the above-mentioned problems, an oscillation control apparatus according to the present invention is characterized in that an oscillation frequency is controlled by a control voltage and includes a plurality of oscillation frequency bands having a partially overlapping oscillation frequency band. Means, a control voltage detecting means for detecting a potential of a control voltage supplied to the voltage controlled oscillating means, and an oscillation frequency band of the voltage controlled oscillating means based on a result of detection by the control voltage detecting means and a desired oscillation frequency. And a control means for selecting and setting the setting.
【００１３】また、本発明の発振制御装置は、前記電圧
制御発振手段の出力信号を設定された分周比で分周する
分周手段を具備し、前記制御手段は、前記制御電圧検出
手段による検出結果及び所望の発振周波数に基づき、前
記電圧制御発振手段の発振周波数帯域を選択して設定
し、前記分周手段の分周比を設定するものである。Further, the oscillation control device of the present invention includes frequency dividing means for dividing the output signal of the voltage controlled oscillation means at a set frequency dividing ratio, wherein the control means is provided by the control voltage detecting means. An oscillation frequency band of the voltage controlled oscillator is selected and set based on a detection result and a desired oscillation frequency, and a frequency division ratio of the frequency divider is set.
【００１４】また、本発明の発振制御装置は、前記制御
電圧検出手段は、前記電圧制御発振手段へ供給される制
御電圧の電位と所定の上限値及び下限値との比較を行
い、前記制御手段は、前記制御電圧の電位が前記所定の
上限値より大きい、または、前記制御電圧の電位が前記
所定の下限値より小さい場合に、前記電圧制御発振手段
の発振周波数帯域の選択、或いは、前記分周手段の分周
比を変更設定するものである。Further, in the oscillation control apparatus according to the present invention, the control voltage detecting means compares the potential of the control voltage supplied to the voltage controlled oscillation means with predetermined upper and lower limits. When the potential of the control voltage is higher than the predetermined upper limit value, or when the potential of the control voltage is lower than the predetermined lower limit value, selection of the oscillation frequency band of the voltage control oscillation means, or This is to change and set the frequency division ratio of the peripheral means.
【００１５】また、本発明の発振制御装置は、前記制御
手段は、前記電圧制御発振手段の発振周波数帯域の選択
を、該発振周波数帯域における前記所望の発振周波数よ
り高域の周波数マージンまたは前記所望の発振周波数よ
り低域の周波数マージンを考慮して行うものである。Further, in the oscillation control apparatus according to the present invention, the control means may select an oscillation frequency band of the voltage controlled oscillation means by setting a frequency margin higher than the desired oscillation frequency in the oscillation frequency band or the desired frequency margin. This is performed in consideration of a frequency margin in a lower frequency range than the oscillation frequency.
【００１６】また、本発明の発振制御装置は、制御電圧
により発振周波数が制御され、部分的な重なりを持つ複
数の発振周波数帯域を備える複数の電圧制御発振手段
と、前記複数の電圧制御発振手段へそれぞれ供給される
制御電圧の電位を検出する制御電圧検出手段と、前記制
御電圧検出手段による検出結果及び所望の発振周波数に
基づき、前記複数の電圧制御発振手段の発振周波数帯域
をそれぞれ選択して設定する制御手段とを具備するもの
である。Further, the oscillation control device of the present invention has a plurality of voltage controlled oscillators, each of which has an oscillation frequency controlled by a control voltage and has a plurality of partially overlapped oscillation frequency bands, and the plurality of voltage controlled oscillators. Control voltage detecting means for detecting the potential of the control voltage respectively supplied to the control voltage detecting means, based on the detection result by the control voltage detecting means and a desired oscillating frequency, respectively select the oscillation frequency bands of the plurality of voltage controlled oscillating means Control means for setting.
【００１７】また、本発明の発振制御装置は、前記複数
の電圧制御発振手段の出力信号をそれぞれ設定された分
周比で分周する複数の分周手段を具備し、前記制御手段
は、前記制御電圧検出手段による検出結果及び所望の発
振周波数に基づき、前記複数の電圧制御発振手段の発振
周波数帯域をそれぞれ選択して設定し、前記複数の分周
手段の分周比をそれぞれ設定するものである。Further, the oscillation control device of the present invention includes a plurality of frequency dividing means for dividing the output signals of the plurality of voltage controlled oscillating means at a set dividing ratio, respectively, and the control means comprises: Based on the detection result by the control voltage detection means and a desired oscillation frequency, the oscillation frequency bands of the plurality of voltage controlled oscillation means are respectively selected and set, and the division ratios of the plurality of frequency division means are respectively set. is there.
【００１８】また、本発明の発振制御装置は、前記制御
電圧検出手段は、前記複数の電圧制御発振手段へそれぞ
れ供給される制御電圧の電位と所定の上限値及び下限値
との比較を行い、前記制御手段は、それぞれの電圧制御
発振手段について、前記制御電圧の電位が前記所定の上
限値より大きい、または、前記制御電圧の電位が前記所
定の下限値より小さい場合に、該電圧制御発振手段の発
振周波数帯域の選択、或いは、前記分周手段の分周比を
変更設定するものである。Further, in the oscillation control device according to the present invention, the control voltage detecting means compares a potential of a control voltage supplied to each of the plurality of voltage controlled oscillation means with predetermined upper and lower limits, The control means, for each of the voltage controlled oscillation means, when the potential of the control voltage is larger than the predetermined upper limit value or when the potential of the control voltage is smaller than the predetermined lower limit value, Or the frequency division ratio of the frequency dividing means is changed and set.
【００１９】また、本発明の発振制御装置は、前記制御
手段は、前記電圧制御発振手段の発振周波数帯域のそれ
ぞれの選択を、該発振周波数帯域における前記所望の発
振周波数より高域の周波数マージンまたは前記所望の発
振周波数より低域の周波数マージンを考慮して行うもの
である。In the oscillation control apparatus according to the present invention, the control means may select each of the oscillation frequency bands of the voltage controlled oscillation means by setting a frequency margin or a frequency margin higher than the desired oscillation frequency in the oscillation frequency band. This is performed in consideration of a frequency margin lower than the desired oscillation frequency.
【００２０】また、本発明の発振制御装置は、前記制御
電圧検出手段は、前記複数の電圧制御発振手段へそれぞ
れ供給される制御電圧を時分割に入力して該制御電圧の
電位を検出するものである。Further, in the oscillation control device according to the present invention, the control voltage detecting means detects a potential of the control voltage by inputting a control voltage supplied to each of the plurality of voltage controlled oscillating means in a time-division manner. It is.
【００２１】更に、本発明の発振制御装置は、前記制御
手段に、プログラマブルな論理回路を含むものである。Further, in the oscillation control device according to the present invention, the control means includes a programmable logic circuit.
【００２２】本発明の発振制御装置では、電圧制御発振
手段が部分的な重なりを持つ複数の発振周波数帯域を備
えているので、電圧制御発振手段の発振周波数を広範囲
な周波数帯域で使用可能としても、個々の発振周波数帯
域における制御電圧対発振周波数特性の勾配は小さいの
で、微小な制御電圧の変化に対する周波数変化量を抑制
でき、これにより、微小な基板ノイズを無視することが
でき、電圧制御発振手段を含む位相同期ループが適用さ
れる電子機器のプレイアビリティを向上させることがで
きる。In the oscillation control device according to the present invention, the voltage controlled oscillation means has a plurality of partially overlapped oscillation frequency bands, so that the oscillation frequency of the voltage controlled oscillation means can be used in a wide frequency band. Since the slope of the control voltage vs. oscillation frequency characteristic in each oscillation frequency band is small, the amount of frequency change with respect to a minute change in the control voltage can be suppressed, whereby minute substrate noise can be ignored and the voltage controlled oscillation can be suppressed. The playability of an electronic device to which the phase locked loop including the means is applied can be improved.
【００２３】また、本発明の発振制御装置では、制御電
圧検出手段による制御電圧の電位検出結果及び所望の発
振周波数に基づいて使用環境や電圧制御発振手段自体の
製造ばらつきを認識し、電圧制御発振手段の発振周波数
帯域及び分周手段の分周比を選択設定するので、電圧制
御発振手段の製造ばらつき及び温度による特性変化を補
正して、電圧制御発振手段または電圧制御発振手段を含
む位相同期ループの使用環境に適合した発振動作を可能
とし、電圧制御発振手段のＣ／Ｎを改善することができ
る。Further, the oscillation control device of the present invention recognizes the use environment and the manufacturing variation of the voltage control oscillation means itself based on the detection result of the potential of the control voltage by the control voltage detection means and the desired oscillation frequency. The oscillation frequency band of the means and the dividing ratio of the frequency dividing means are selectively set, so that the manufacturing variation of the voltage controlled oscillating means and the characteristic change due to temperature are corrected, and the phase locked loop including the voltage controlled oscillating means or the voltage controlled oscillating means Oscillation operation suitable for the use environment can be performed, and C / N of the voltage controlled oscillation means can be improved.
【００２４】また、本発明の発振制御装置では、複数の
電圧制御発振手段がそれぞれ部分的な重なりを持つ複数
の発振周波数帯域を備えているので、電圧制御発振手段
の発振周波数を広範囲な周波数帯域で使用可能として
も、個々の発振周波数帯域における制御電圧対発振周波
数特性の勾配は小さいので、微小な制御電圧の変化に対
する周波数変化量を抑制でき、これにより、微小な基板
ノイズを無視することができ、電圧制御発振手段を含む
位相同期ループが適用される電子機器のプレイアビリテ
ィを向上させることができる。Further, in the oscillation control device of the present invention, since the plurality of voltage-controlled oscillation means have a plurality of oscillation frequency bands each of which partially overlaps, the oscillation frequency of the voltage-controlled oscillation means can be increased over a wide frequency band. However, since the slope of the control voltage vs. oscillation frequency characteristic in each oscillation frequency band is small, it is possible to suppress the amount of frequency change with respect to minute control voltage changes, thereby ignoring minute board noise. As a result, it is possible to improve the playability of the electronic device to which the phase locked loop including the voltage controlled oscillator is applied.
【００２５】また、本発明の発振制御装置では、制御電
圧検出手段による各電圧制御発振手段への制御電圧の電
位検出結果及び各所望の発振周波数に基づいて、それぞ
れの電圧制御発振手段の使用環境や電圧制御発振手段自
体の製造ばらつきを認識し、それぞれの電圧制御発振手
段の発振周波数帯域及び分周手段の分周比を選択設定す
るので、各電圧制御発振手段の製造ばらつき及び温度に
よる特性変化を補正して、電圧制御発振手段または電圧
制御発振手段を含む位相同期ループの使用環境に適合し
た発振動作を可能とし、電圧制御発振手段のＣ／Ｎを改
善することができる。In the oscillation control apparatus according to the present invention, the operating environment of each voltage-controlled oscillating means is determined based on the potential detection result of the control voltage to each voltage-controlled oscillating means by the control voltage detecting means and each desired oscillation frequency. And the manufacturing variation of the voltage controlled oscillator itself, and the oscillation frequency band of each voltage controlled oscillator and the dividing ratio of the frequency divider are selected and set. Is corrected, the oscillation operation suitable for the use environment of the voltage controlled oscillation means or the phase locked loop including the voltage controlled oscillation means is enabled, and the C / N of the voltage controlled oscillation means can be improved.
【００２６】また、本発明の発振制御装置では、制御電
圧検出手段において、電圧制御発振手段へ供給される制
御電圧の電位と所定の上限値及び下限値との比較を行
い、例えば、制御電圧の電位が所定の上限値より大きい
場合には、制御手段は、電圧制御発振手段の発振周波数
帯域をより高い周波数帯をカバーする発振周波数帯域に
変更設定するか、或いは、分周手段の分周比を変更設定
してより高い周波数をカバーできるようにする。また、
制御電圧の電位が所定の下限値より小さい場合には、制
御手段は、電圧制御発振手段の発振周波数帯域をより低
い周波数帯をカバーする発振周波数帯域に変更設定する
か、或いは、分周手段の分周比を変更設定してより低い
周波数をカバーできるようにする。このように、制御電
圧検出手段の検出結果に基づいて電圧制御発振手段の使
用環境や電圧制御発振手段自体の製造ばらつきを認識
し、該認識に応じて電圧制御発振手段の発振周波数帯域
及び分周手段の分周比の選択を変更設定するので、電圧
制御発振手段の製造ばらつき及び温度による特性変化を
補正して、電圧制御発振手段のＣ／Ｎを改善することが
できる。Further, in the oscillation control device according to the present invention, the control voltage detecting means compares the potential of the control voltage supplied to the voltage controlled oscillation means with predetermined upper and lower limits, for example, When the potential is larger than the predetermined upper limit, the control means changes the oscillation frequency band of the voltage controlled oscillation means to an oscillation frequency band covering a higher frequency band, or sets a division ratio of the frequency division means. To cover higher frequencies. Also,
When the potential of the control voltage is smaller than the predetermined lower limit, the control means changes the oscillation frequency band of the voltage control oscillation means to an oscillation frequency band covering a lower frequency band, or Change the division ratio to cover lower frequencies. As described above, the use environment of the voltage controlled oscillator and the manufacturing variation of the voltage controlled oscillator itself are recognized based on the detection result of the control voltage detector, and the oscillation frequency band and the frequency division of the voltage controlled oscillator are recognized in accordance with the recognition. Since the selection of the division ratio of the means is changed and set, it is possible to correct the manufacturing variation of the voltage controlled oscillating means and the characteristic change due to the temperature, and to improve the C / N of the voltage controlled oscillating means.
【００２７】尚、本発明の発振制御装置では、例えば、
所望の発振周波数が複数の発振周波数帯域によってカバ
ーされる場合には、制御手段は、電圧制御発振手段の発
振周波数帯域の選択を、該発振周波数帯域における所望
の発振周波数より高域の周波数マージンまたは所望の発
振周波数より低域の周波数マージンを考慮して行うの
で、簡単な制御シーケンスで選択制御を行うことができ
る。In the oscillation control device of the present invention, for example,
When the desired oscillation frequency is covered by a plurality of oscillation frequency bands, the control means selects the oscillation frequency band of the voltage-controlled oscillation means by selecting a frequency margin higher than the desired oscillation frequency in the oscillation frequency band. Since selection is performed in consideration of a frequency margin lower than a desired oscillation frequency, selection control can be performed with a simple control sequence.
【００２８】また、本発明の発振制御装置では、制御電
圧検出手段により複数の電圧制御発振手段にそれぞれ供
給される制御電圧の電位を検出する場合には、該制御電
圧を時分割に入力して該制御電圧の電位を検出する。こ
れにより、電圧制御発振手段の個数に関係なく、制御電
圧検出手段を実現するハードウェアを１個のだけ具備す
ればよく、より少ないハードウェア量で装置を構成する
ことができる。In the oscillation control apparatus according to the present invention, when the control voltage detecting means detects the potential of the control voltage supplied to each of the plurality of voltage controlled oscillation means, the control voltage is input in a time sharing manner. The potential of the control voltage is detected. Thus, regardless of the number of voltage controlled oscillators, only one piece of hardware for realizing the control voltage detecting means needs to be provided, and the device can be configured with a smaller amount of hardware.
【００２９】更に、本発明の発振制御装置では、制御手
段における電圧制御発振手段の発振周波数帯域及び分周
手段の分周比の選択設定を、ＰＬＡ（Programmable Log
ic Array）、ＦＰＧＡ（Field Programmable Gate Arra
y）等のプログラマブルな論理回路で実現する。これに
より、電圧制御発振手段または電圧制御発振手段を含む
位相同期ループが適用される電子機器の稼働中における
リアルタイムで高速な発振周波数の制御が可能となり、
また、該電子機器の動作を制御するマイクロプロセッサ
等における制御プログラムにおいて、電圧制御発振手段
の発振周波数帯域及び分周手段の分周比を最適化する制
御シーケンスやコマンド転送等のステップが不要となる
ので、該電子機器のソフトウェア設計が容易となる。Further, in the oscillation control apparatus of the present invention, the selection setting of the oscillation frequency band of the voltage controlled oscillation means and the division ratio of the frequency dividing means in the control means is performed by a PLA (Programmable Log).
ic Array), FPGA (Field Programmable Gate Arra)
y) and other programmable logic circuits. This makes it possible to control the oscillation frequency in real time and at high speed during operation of the electronic device to which the voltage-controlled oscillation means or the phase-locked loop including the voltage-controlled oscillation means is applied,
Further, in a control program in a microprocessor or the like for controlling the operation of the electronic device, steps such as a control sequence for optimizing the oscillation frequency band of the voltage controlled oscillator and the frequency division ratio of the frequency divider and command transfer are not required. This facilitates software design of the electronic device.
【００３０】[0030]
【発明の実施の形態】以下、本発明の発振制御装置の実
施の形態について、〔第１実施例〕、〔第２実施例〕の
順に図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of an oscillation control device according to the present invention will be described below in detail with reference to the drawings in the order of [first embodiment] and [second embodiment].
【００３１】〔第１実施例〕図１は本発明の第１実施例
に係る発振制御装置の基本的な構成図である。同図にお
いて、本実施例の発振制御装置は、位相比較器１０１、
ローパスフィルタ（以下、ＬＰＦ；Low Pass Filterと
いう）１０２、電圧制御発振器（以下、ＶＣＯ；Voltag
e Controlled Oscillatorという）１０３、分周器１０
４、制御電圧検出部１０５及び制御部１０６を備えて構
成されている。[First Embodiment] FIG. 1 is a basic configuration diagram of an oscillation control device according to a first embodiment of the present invention. In the figure, the oscillation control device of the present embodiment includes a phase comparator 101,
Low-pass filter (hereinafter, LPF; Low Pass Filter) 102, voltage-controlled oscillator (hereinafter, VCO; Voltag)
e Controlled Oscillator) 103, frequency divider 10
4. It comprises a control voltage detection unit 105 and a control unit 106.
【００３２】ここで、位相比較器１０１、ＬＰＦ１０
２、ＶＣＯ１０３及び分周器１０４は位相同期ループ
（以下、ＰＬＬ；Phase-Locked Loopという）回路を形
成しており、この系に入力信号Ｖｉが加わると、位相比
較器１０１において該入力信号Ｖｉと分周器１０４の出
力である内部クロックＩＣＫの周波数と位相差に対応す
る誤差電圧が発生する。この誤差電圧はＬＰＦ１０２に
より高域成分が除去されてＶＣＯ１０３の制御電圧Ｖｃ
となり、入力信号Ｖｉと内部クロックＩＣＫの周波数差
が小さくなるようにＶＣＯ１０３を制御する。この動作
を繰り返した後、ＶＣＯ１０３の周波数と入力信号Ｖｉ
の周波数とが一致してロック状態となる。Here, the phase comparator 101 and the LPF 10
2. The VCO 103 and the frequency divider 104 form a phase-locked loop (hereinafter, referred to as PLL: Phase-Locked Loop) circuit. When an input signal Vi is added to this system, the phase comparator 101 compares the input signal Vi with the input signal Vi. An error voltage corresponding to the frequency and phase difference of the internal clock ICK output from the frequency divider 104 is generated. The high-frequency component of the error voltage is removed by the LPF 102 and the control voltage Vc of the VCO 103 is removed.
And controls the VCO 103 so that the frequency difference between the input signal Vi and the internal clock ICK is reduced. After repeating this operation, the frequency of the VCO 103 and the input signal Vi
And a lock state is established.
【００３３】以上がＰＬＬ回路の基本的動作であるが、
本実施例の発振制御装置の第１の特徴として、ＶＣＯ１
０３が部分的な重なりを持つ複数の発振周波数帯域を備
え、制御部１０６からの制御信号ＣＢによって一の発振
周波数帯域を選択設定可能となっており、また、分周器
１０４の分周比も制御部１０６からの制御信号ＣＤによ
って選択設定可能となっていることが挙げられる。The above is the basic operation of the PLL circuit.
As a first feature of the oscillation control device of the present embodiment, VCO1
03 has a plurality of oscillation frequency bands having a partial overlap, one oscillation frequency band can be selected and set by a control signal CB from the control unit 106, and the frequency division ratio of the frequency divider 104 is also set. It can be selected and set by a control signal CD from the control unit 106.
【００３４】また、本実施例の発振制御装置の第２の特
徴としては、制御電圧検出部１０５によりＶＣＯ１０３
に供給される制御電圧Ｖｃの電位を検出し、制御部１０
６により、制御電圧検出部１０５による検出結果ＶＭＲ
及び適用される電子機器の所望の発振周波数に基づい
て、ＶＣＯ１０３の発振周波数帯域及び分周器１０４の
分周比を選択設定可能となっていることが挙げられる。The second feature of the oscillation control device of the present embodiment is that the control voltage detection unit 105 controls the VCO 103
Of the control voltage Vc supplied to the
6, the detection result VMR by the control voltage detection unit 105
And that the oscillation frequency band of the VCO 103 and the frequency division ratio of the frequency divider 104 can be selectively set based on the desired oscillation frequency of the applied electronic device.
【００３５】ＰＬＬ回路の各構成要素の具体的構成につ
いては、上記第１及び第２の特徴を具備することを除い
ては特に限定されない。また、制御電圧制御部１０５を
実現する構成手段としては、例えば、制御電圧Ｖｃの電
位を検出してそのまま出力するもの、或いは、制御電圧
Ｖｃの電位と所定の上限値及び下限値との比較を行い、
これらの大小関係を出力するもの、等が考えられる。何
れの構成とするかは、制御部１０６を実現する構成手段
との兼ね合いで最適なものを選択すればよい。The specific configuration of each component of the PLL circuit is not particularly limited, except that it has the above first and second features. Further, as a configuration unit for realizing the control voltage control unit 105, for example, a unit that detects the potential of the control voltage Vc and outputs the potential as it is, or compares the potential of the control voltage Vc with predetermined upper and lower limits. Do
A device that outputs these magnitude relationships may be considered. Whichever configuration is to be used, an optimum configuration may be selected in consideration of the configuration means for realizing the control unit 106.
【００３６】また、制御部１０６を実現する構成手段と
しては、マイクロプロセッサ等のＣＰＵとする構成や、
ＶＣＯ１０３の発振周波数帯域及び分周器１０４の分周
比の選択ロジックを、ＰＬＡ、ＦＰＧＡ等のプログラマ
ブルな論理回路で実現する構成等が考えられる。例え
ば、プログラマブルな論理回路による構成とすれば、Ｐ
ＬＬ回路が適用される電子機器の稼働中におけるリアル
タイムで高速な発振周波数の制御が可能となり、また、
該電子機器の動作を制御するマイクロプロセッサ等にお
ける制御プログラムに、電圧制御発振手段の発振周波数
帯域及び分周手段の分周比を最適化する制御シーケンス
が不要となるので、該電子機器のソフトウェア設計が容
易となるという効果も得られる。As a means for realizing the control unit 106, a structure such as a CPU such as a microprocessor,
A configuration in which the logic for selecting the oscillation frequency band of the VCO 103 and the frequency division ratio of the frequency divider 104 is realized by a programmable logic circuit such as a PLA or an FPGA can be considered. For example, if a configuration using a programmable logic circuit is used, P
It is possible to control the oscillation frequency in real time and at high speed during the operation of the electronic device to which the LL circuit is applied.
Since the control program in the microprocessor or the like for controlling the operation of the electronic device does not require a control sequence for optimizing the oscillation frequency band of the voltage controlled oscillator and the frequency division ratio of the frequency divider, the software design of the electronic device is not required. Is also easily obtained.
【００３７】次に、本実施例の発振制御装置において行
われる、ＶＣＯ１０３の発振周波数帯域の選択設定及び
分周器１０４の分周比の選択設定について説明する。Next, the selection setting of the oscillation frequency band of the VCO 103 and the selection setting of the frequency division ratio of the frequency divider 104, which are performed in the oscillation control device of the present embodiment, will be described.
【００３８】先ず、制御電圧検出部１０５がＶＣＯ１０
３に供給される制御電圧Ｖｃの電位を検出する。次に、
制御部１０６は、制御電圧検出部１０５による検出結果
ＶＭＲ及びＰＬＬ回路が適用される電子機器の所望の発
振周波数に基づき、ＶＣＯ１０３の使用環境（使用温度
等）やＶＣＯ１０３自体の製造ばらつきを認識し、該認
識に応じてＶＣＯ１０３が備える複数の発振周波数帯域
から最適な発振周波数帯域を選択し、制御信号ＣＢによ
ってＶＣＯ１０３を該選択された発振周波数帯域に設定
する。また、分周器１０４の分周比についても、ＶＣＯ
１０３の発振周波数帯域の選択設定とは別に、内部クロ
ックＩＣＫが所望の発振周波数となるように、制御信号
ＣＤにより選択設定される。First, the control voltage detecting unit 105
3 is detected. next,
The control unit 106 recognizes a use environment (use temperature, etc.) of the VCO 103 and a manufacturing variation of the VCO 103 itself based on a detection result VMR of the control voltage detection unit 105 and a desired oscillation frequency of the electronic device to which the PLL circuit is applied, An optimum oscillation frequency band is selected from a plurality of oscillation frequency bands included in the VCO 103 according to the recognition, and the VCO 103 is set to the selected oscillation frequency band by the control signal CB. Also, regarding the frequency division ratio of frequency divider 104, VCO
Apart from the selection setting of the oscillation frequency band of 103, the selection is set by the control signal CD so that the internal clock ICK has a desired oscillation frequency.
【００３９】また、制御電圧検出部１０５を制御電圧Ｖ
ｃの電位と所定の上限値及び下限値との比較を行う構成
とすれば、制御部１０６におけるＶＣＯ１０３の発振周
波数帯域及び分周器１０４の分周比の選択設定は、次の
ようにして行われる。即ち、制御電圧Ｖｃの電位が上限
値より大きい場合には、制御部１０６は、ＶＣＯ１０３
の発振周波数帯域をより高い周波数帯をカバーする発振
周波数帯域に変更設定するか、或いは、分周器１０４の
分周比を１／Ｋから１／２Ｋと変更設定するなどしてよ
り高い周波数をカバーできるようにする。また、制御電
圧Ｖｃの電位が下限値より小さい場合には、制御部１０
６は、ＶＣＯ１０３の発振周波数帯域をより低い周波数
帯をカバーする発振周波数帯域に変更設定するか、或い
は、分周器１０４の分周比を変更設定してより低い周波
数をカバーできるようにする。Further, the control voltage detecting section 105 is controlled by the control voltage V
If the potential of c is compared with predetermined upper and lower limits, the selection setting of the oscillation frequency band of the VCO 103 and the division ratio of the divider 104 in the control unit 106 is performed as follows. Will be That is, when the potential of the control voltage Vc is higher than the upper limit, the control unit 106
Is changed to an oscillation frequency band covering a higher frequency band, or the frequency division ratio of the frequency divider 104 is changed from 1 / K to 1 / 2K to set a higher frequency. Be able to cover. When the potential of the control voltage Vc is smaller than the lower limit, the control unit 10
6 changes or sets the oscillation frequency band of the VCO 103 to an oscillation frequency band that covers a lower frequency band, or changes and sets the division ratio of the frequency divider 104 so that a lower frequency can be covered.
【００４０】尚、ＶＣＯ１０３の発振周波数帯域の選択
の際に、所望の発振周波数が複数の発振周波数帯域によ
ってカバーされる場合には、制御部１０６は、該発振周
波数帯域における所望の発振周波数より高域の周波数マ
ージンまたは所望の発振周波数より低域の周波数マージ
ンを考慮して行う。このように、選択制御は、ＣＰＵに
おける簡単な制御プログラム、或いは、より簡単なプロ
グラマブルロジックで行うことができる。When the desired oscillation frequency is covered by a plurality of oscillation frequency bands when selecting the oscillation frequency band of the VCO 103, the control unit 106 sets a frequency higher than the desired oscillation frequency in the oscillation frequency band. This is performed in consideration of a frequency margin of a band or a frequency margin lower than a desired oscillation frequency. As described above, the selection control can be performed by a simple control program in the CPU or a simpler programmable logic.
【００４１】以上のように、本実施例の発振制御装置で
は、ＶＣＯ１０３が部分的な重なりを持つ複数の発振周
波数帯域を備えているので、ＶＣＯ１０３の発振周波数
を広範囲な周波数帯域で使用可能としても、個々の発振
周波数帯域における制御電圧対発振周波数特性の勾配は
小さいので、微小な制御電圧の変化に対する周波数変化
量を抑制でき、これにより、微小な基板ノイズを無視す
ることができ、電圧制御発振手段を含む位相同期ループ
が適用される電子機器のプレイアビリティを向上させる
ことができる。As described above, in the oscillation control apparatus of the present embodiment, the VCO 103 has a plurality of oscillation frequency bands having a partial overlap, so that the oscillation frequency of the VCO 103 can be used in a wide frequency band. Since the slope of the control voltage vs. oscillation frequency characteristic in each oscillation frequency band is small, the amount of frequency change with respect to a minute change in the control voltage can be suppressed, whereby minute substrate noise can be ignored and the voltage controlled oscillation can be suppressed. The playability of an electronic device to which the phase locked loop including the means is applied can be improved.
【００４２】また、本実施例の発振制御装置では、制御
電圧検出部１０５による制御電圧Ｖｃの電位検出結果Ｖ
ＭＲ及び適用される電子機器の所望の発振周波数に基づ
いて、ＶＣＯ１０３の使用環境（使用温度等）やＶＣＯ
１０３自体の製造ばらつきを認識し、該認識に応じてＶ
ＣＯ１０３の発振周波数帯域及び分周器１０４の分周比
を選択設定するので、製造ばらつき及び温度による特性
変化を補正して、使用環境に適合した発振動作を可能と
し、ＶＣＯ１０３のＣ／Ｎを改善することができる。Further, in the oscillation control apparatus of this embodiment, the potential detection result V of the control voltage Vc by the control voltage detection unit 105 is obtained.
Based on the MR and the desired oscillation frequency of the applied electronic device, the operating environment (operating temperature etc.) of the VCO 103 and the VCO
103 recognizes the manufacturing variation of itself, and according to the recognition, V
Since the oscillation frequency band of the CO 103 and the frequency division ratio of the frequency divider 104 are selectively set, it is possible to correct variations in characteristics due to manufacturing variations and temperature, enable oscillation operation suitable for the use environment, and improve the C / N of the VCO 103. can do.
【００４３】〔第２実施例〕次に、図２は本発明の第２
実施例に係る発振制御装置の基本的な構成図である。同
図において、本実施例の発振制御装置は、第１位相比較
器１０１、第１ＬＰＦ１０２、第１ＶＣＯ１０３及び第
１分周器１０４を含む第１ＰＬＬ回路、第２位相比較器
２０１、第２ＬＰＦ２０２、第２ＶＣＯ２０３及び第２
分周器２０４を含む第２ＰＬＬ回路、制御電圧検出部２
０５、第１制御部１０６、並びに、第２制御部２０６を
備えて構成されている。[Second Embodiment] Next, FIG. 2 shows a second embodiment of the present invention.
FIG. 2 is a basic configuration diagram of an oscillation control device according to an embodiment. In the figure, the oscillation control device of the present embodiment includes a first PLL circuit including a first phase comparator 101, a first LPF 102, a first VCO 103, and a first frequency divider 104, a second phase comparator 201, a second LPF 202, and a second VCO 203. And the second
Second PLL circuit including frequency divider 204, control voltage detector 2
05, a first control unit 106, and a second control unit 206.
【００４４】第１ＰＬＬ回路及び第２ＰＬＬ回路の系に
それぞれ第１入力信号Ｖｉ１及び第２入力信号Ｖｉ２が
加わると、第１位相比較器１０１及び第２位相比較器２
０１のそれぞれにおいて、該第１入力信号Ｖｉ１及び第
２入力信号Ｖｉ２と、第１分周器１０４及び第２分周器
２０４のそれぞれの出力である第１内部クロックＩＣＫ
１及び第２内部クロックＩＣＫ２との周波数と位相差に
対応する誤差電圧が発生する。これらの誤差電圧は、そ
れぞれ第１ＬＰＦ１０２及び第２ＬＰＦ２０２により高
域成分が除去されて、それぞれが第１ＶＣＯ１０３の第
１制御電圧Ｖｃ１及び第２ＶＣＯ２０３の第２制御電圧
Ｖｃ２となり、第１入力信号Ｖｉ１及び第２入力信号Ｖ
ｉ２と第１内部クロックＩＣＫ１及び第２内部クロック
ＩＣＫ２とのそれぞれの周波数差が小さくなるように第
１ＶＣＯ１０３及び第２ＶＣＯ２０３を制御する。第１
ＰＬＬ回路及び第２ＰＬＬ回路のそれぞれの系におい
て、以上の動作を繰り返した後、第１ＶＣＯ１０３及び
第２ＶＣＯ２０３の周波数と第１入力信号Ｖｉ１及び第
２入力信号Ｖｉ２の周波数とがそれぞれ一致してロック
状態となる。When the first input signal Vi1 and the second input signal Vi2 are applied to the first PLL circuit and the second PLL circuit, respectively, the first phase comparator 101 and the second phase comparator 2
01, the first input signal Vi1 and the second input signal Vi2, and the first internal clock ICK which is the output of the first frequency divider 104 and the second frequency divider 204, respectively.
An error voltage corresponding to the frequency and phase difference between the first and second internal clocks ICK2 is generated. The high-frequency components of these error voltages are removed by the first LPF 102 and the second LPF 202, respectively, to become the first control voltage Vc1 of the first VCO 103 and the second control voltage Vc2 of the second VCO 203, respectively, and the first input signals Vi1 and the second Input signal V
The first VCO 103 and the second VCO 203 are controlled such that the frequency difference between i2 and the first and second internal clocks ICK1 and ICK2 is reduced. First
After the above operation is repeated in the respective systems of the PLL circuit and the second PLL circuit, the frequencies of the first VCO 103 and the second VCO 203 match the frequencies of the first input signal Vi1 and the second input signal Vi2, respectively, and the locked state is established. Become.
【００４５】以上が第１ＰＬＬ回路及び第２ＰＬＬ回路
の基本的動作であるが、本実施例の発振制御装置の第１
の特徴として、第１ＶＣＯ１０３及び第２ＶＣＯ２０３
がそれぞれ部分的な重なりを持つ複数の発振周波数帯域
を備え、第１制御部１０６及び第２制御部２０６からの
制御信号ＣＢ１及びＣＢ２によって、それぞれ一の発振
周波数帯域を選択設定可能となっており、また、第１分
周器１０４及び第２分周器２０４のそれぞれの分周比
も、第１制御部１０６及び第２制御部２０６からの制御
信号ＣＤ１及びＣＤ２によって、それぞれ選択設定可能
となっていることが挙げられる。The above is the basic operation of the first PLL circuit and the second PLL circuit.
The first VCO 103 and the second VCO 203
Are provided with a plurality of oscillation frequency bands each having a partial overlap, and one of the oscillation frequency bands can be selected and set by control signals CB1 and CB2 from the first control unit 106 and the second control unit 206, respectively. The frequency division ratios of the first frequency divider 104 and the second frequency divider 204 can also be selectively set by control signals CD1 and CD2 from the first controller 106 and the second controller 206, respectively. It is mentioned that.
【００４６】また、本実施例の発振制御装置の第２の特
徴としては、制御電圧検出部１０５により、第１ＶＣＯ
１０３及び第２ＶＣＯ２０３にそれぞれ供給される第１
制御電圧Ｖｃ１及び第２制御電圧Ｖｃ２の電位をそれぞ
れ検出し、第１制御部１０６及び第２制御部２０６によ
り、制御電圧検出部１０５による検出結果ＶＭＲ１及び
ＶＭＲ２、並びに、適用される電子機器の所望の発振周
波数に基づいて、第１ＶＣＯ１０３及び第２ＶＣＯ２０
３の発振周波数帯域、並びに、第１分周器１０４及び第
２分周器２０４の分周比をそれぞれ選択設定可能となっ
ていることが挙げられる。The second feature of the oscillation control device of the present embodiment is that the control voltage detection unit 105 controls the first VCO
103 and the first VCO 203 supplied to the second VCO 203, respectively.
The potential of the control voltage Vc1 and the potential of the second control voltage Vc2 are detected, respectively, and the first control unit 106 and the second control unit 206 detect the detection results VMR1 and VMR2 by the control voltage detection unit 105 and the desired electronic equipment. The first VCO 103 and the second VCO 20
3 and the frequency division ratios of the first frequency divider 104 and the second frequency divider 204 can be selectively set.
【００４７】次に、図３に本実施例の発振制御装置の概
略的な構成図を示す。図３に示す本実施例の発振制御装
置は、従来の技術の説明においても例示したＣＤ−ＲＯ
Ｍ用の信号処理ＬＳＩに適用したものである。尚、本実
施例のＣＤ−ＲＯＭ用の信号処理ＬＳＩ３００は、可変
速再生を実現するために位相同期ループ（ＰＬＬ回路）
を２個内蔵した構成となっている。Next, FIG. 3 shows a schematic configuration diagram of the oscillation control device of this embodiment. The oscillation control device of the present embodiment shown in FIG. 3 is a CD-RO which has been exemplified in the description of the prior art.
This is applied to a signal processing LSI for M. Note that the signal processing LSI 300 for a CD-ROM according to the present embodiment has a phase locked loop (PLL circuit) for realizing variable speed reproduction.
Are built in two.
【００４８】また、本実施例の発振制御装置の図３に示
す構成は、図２における第１ＰＬＬ回路、第２ＰＬＬ回
路、制御電圧検出部２０５、第１制御部１０６及び第２
制御部２０６を、ＣＤ−ＲＯＭ用の信号処理ＬＳＩ３０
０の内部に構成して実現し（但し、第１ＬＰＦ１０２及
び第２ＬＰＦ２０２は外付け）、更に、該信号処理ＬＳ
Ｉ３００等の適用される電子機器（ＣＤ−ＲＯＭドライ
バ等）を構成する各要素の動作を制御するマイクロプロ
セッサ等のＣＰＵ３５０を備えて構成したものである。The configuration of the oscillation control apparatus of this embodiment shown in FIG. 3 is similar to that of the first PLL circuit, the second PLL circuit, the control voltage detection unit 205, the first control unit 106, and the second PLL circuit shown in FIG.
The control unit 206 is a signal processing LSI 30 for CD-ROM.
0 (the first LPF 102 and the second LPF 202 are externally attached), and the signal processing LS
It comprises a CPU 350 such as a microprocessor for controlling the operation of each element constituting an electronic device (CD-ROM driver or the like) to which the I300 or the like is applied.
【００４９】信号処理ＬＳＩ３００は、第１ＰＬＬ回路
について、第１位相比較器１０１を第１位相比較器（図
中、第１ＰＣ；Phase Comparaterと記載）３１１に、第
１ＶＣＯ１０３を第１ＶＣＯ３１３に、第１分周器１０
４を第１分周器３１４にそれぞれ置き換え、また第２Ｐ
ＬＬ回路について、第２位相比較器２０１を第２位相比
較器（図中、第２ＰＣと記載）３２１に、第２ＶＣＯ２
０３を第２ＶＣＯ３２３に、第２分周器２０４を第２分
周器３２４にそれぞれ置き換え、第１ＰＬＬ回路及び第
２ＰＬＬ回路の第１位相比較器３１１及び第２位相比較
器３２１の前段に、それぞれプリスケーラ分周器３１
５，３１６及び３２５，３２６を具備した構成である。For the first PLL circuit, the signal processing LSI 300 includes the first phase comparator 101 as a first phase comparator (in the figure, a first PC; described as Phase Comparater) 311, the first VCO 103 as a first VCO 313, and a first Peripheral device 10
4 is replaced with a first divider 314, respectively, and the second P
In the LL circuit, the second phase comparator 201 is connected to a second phase comparator (described as a second PC in the drawing) 321 and the second VCO 2
03 is replaced with a second VCO 323, and the second divider 204 is replaced with a second divider 324, respectively, and a prescaler is provided before the first phase comparator 311 and the second phase comparator 321 of the first PLL circuit and the second PLL circuit, respectively. Frequency divider 31
5, 316 and 325, 326.
【００５０】また、第１ＬＰＦ１０２は、信号処理ＬＳ
Ｉ３００に外付けの抵抗３１７及び３１８、並びに、容
量素子３１９を備えたラグフィルタで構成している。即
ち、第１位相比較器３１１の出力を外部端子を介して抵
抗３１７の一端に接続し、抵抗３１７の他端と抵抗３１
８の一端と容量素子３１９の一端とをそれぞれ接続し、
容量素子３１９の他端を第２電源電位Ｖｄｄに接続し、
抵抗３１８の他端を第１電源電位Ｖｓｓ（接地電位ＧＮ
Ｄ）に接続し、抵抗３１７，３１８及び容量素子３１９
の接続点を外部端子を介して第１ＶＣＯ３１３の入力と
した構成である。The first LPF 102 has a signal processing LS
A lag filter including resistors 317 and 318 external to I300 and a capacitor 319 is provided. That is, the output of the first phase comparator 311 is connected to one end of the resistor 317 via an external terminal, and the other end of the resistor 317 and the resistor 31 are connected.
8 and one end of the capacitive element 319, respectively.
The other end of the capacitor 319 is connected to the second power supply potential Vdd,
The other end of the resistor 318 is connected to the first power supply potential Vss (ground potential GN).
D) and the resistors 317 and 318 and the capacitor 319
Is connected to the input of the first VCO 313 via an external terminal.
【００５１】また、第２ＬＰＦ２０２も第１ＬＰＦ１０
２と同様に、信号処理ＬＳＩ３００に外付けの抵抗３２
７及び３２８、並びに、容量素子３２９を備えたラグフ
ィルタで構成している。即ち、第２位相比較器３２１の
出力を外部端子を介して抵抗３２７の一端に接続し、抵
抗３２７の他端と抵抗３２８の一端と容量素子３２９の
一端とをそれぞれ接続し、容量素子３２９の他端を第２
の電源電位Ｖｄｄに接続し、抵抗３２８の他端を第１電
源電位Ｖｓｓに接続し、抵抗３２７，３２８及び容量素
子３２９の接続点を外部端子を介して第２ＶＣＯ３２３
の入力とした構成である。The second LPF 202 is also the first LPF 10
2, an external resistor 32 is connected to the signal processing LSI 300.
7 and 328 and a lag filter including a capacitor 329. That is, the output of the second phase comparator 321 is connected to one end of the resistor 327 via an external terminal, the other end of the resistor 327 is connected to one end of the resistor 328, and one end of the capacitor 329. The other end is second
The other end of the resistor 328 is connected to the first power supply potential Vss, and the connection point between the resistors 327, 328 and the capacitor 329 is connected to the second VCO 323 via an external terminal.
Is the input.
【００５２】更に、図３に示す信号処理ＬＳＩ３００
は、図２における制御電圧検出部２０５を制御電圧検出
部３３０に、第１制御部１０６を第１制御部３３１に、
第２制御部２０６を第２制御部３３２にそれぞれ置き換
え、更に、ビジー信号生成部３３３、インタフェース部
３３４及び転送信号生成部３３５を備えた構成である。Further, the signal processing LSI 300 shown in FIG.
In FIG. 2, the control voltage detection unit 205 is the control voltage detection unit 330, the first control unit 106 is the first control unit 331,
The second control unit 206 is replaced with a second control unit 332, and further includes a busy signal generation unit 333, an interface unit 334, and a transfer signal generation unit 335.
【００５３】また、ＣＰＵ３５０から信号処理ＬＳＩ３
００に供給される制御信号として、第１ＶＣＯ３１３の
発振周波数帯域を選択設定する制御信号ＣＢ１ｃ、第２
ＶＣＯ３２３の発振周波数帯域を選択設定する制御信号
ＣＢ２ｃ、第１分周器３１４の分周比１／Ｋ１を選択設
定する制御信号ＣＤ１ｃ、第２分周器３２４の分周比１
／Ｋ２を選択設定する制御信号ＣＤ２ｃ、並びに、制御
電圧検出部３３０における第１制御電圧Ｖｃ１及び第２
制御電圧Ｖｃ２の電位検出結果と比較を行うための上限
値及び下限値を設定する制御信号ＬＩＭｃがあり、これ
らの制御信号は、ＣＰＵ３５０が発行する信号処理ＬＳ
Ｉ３００の制御コマンドの制御コードとして供給され
る。尚、図３では、理解のし易さのために、これらの信
号群がＣＰＵ３５０から信号処理ＬＳＩ３００にパラレ
ル転送される如く描かれているが、実際には、ＣＰＵ３
５０及び信号処理ＬＳＩ３００間のインタフェース信号
の本数を削減するため、ＣＰＵ３５０から信号処理ＬＳ
Ｉ３００にシリアル転送され、信号処理ＬＳＩ３００内
部の図示しないシリアル／パラレル変換器によってパラ
レル信号に変換された後、制御すべき各構成要素に供給
される構成としている。The signal processing LSI 3
00, a control signal CB1c for selectively setting the oscillation frequency band of the first VCO 313,
A control signal CB2c for selectively setting the oscillation frequency band of the VCO 323, a control signal CD1c for selectively setting the frequency division ratio 1 / K1 of the first frequency divider 314, and a frequency division ratio 1 of the second frequency divider 324.
/ K2, and the first control voltage Vc1 and the second control voltage Vc1 in the control voltage detector 330.
There is a control signal LIMc for setting an upper limit value and a lower limit value for comparison with the potential detection result of the control voltage Vc2. These control signals are signal processing LS issued by the CPU 350.
It is supplied as the control code of the control command of I300. In FIG. 3, for ease of understanding, these signal groups are illustrated as being transferred in parallel from the CPU 350 to the signal processing LSI 300.
In order to reduce the number of interface signals between the CPU 350 and the signal processing LSI 300, the CPU 350
The signal is serially transferred to the I300, converted into a parallel signal by a serial / parallel converter (not shown) inside the signal processing LSI 300, and then supplied to each component to be controlled.
【００５４】また、信号処理ＬＳＩ３００からＣＰＵ３
５０に対して供給される信号としては、第１ＶＣＯ３１
３及び第２ＶＣＯ３２３の発振周波数帯域を選択設定す
る制御信号、並びに、第１分周器３１４及び第２分周器
３２４の分周比を選択設定する制御信号など、信号処理
ＬＳＩ３００内部で生成した制御信号をインタフェース
部３３４によりパラレル／シリアル変換したシリアル転
送信号＄８ＯＵＴ、該シリアル転送に使用されるクロッ
ク信号ＣＫＯＵＴ及びラッチ信号ＸＬＴＯＵＴ、並び
に、信号処理ＬＳＩ３００内部の各構成要素を上記内部
で生成した制御信号によって制御する旨を示すビジー信
号ＢＵＳＹがある。The signal processing LSI 300 to the CPU 3
The signals supplied to the first VCO 31
Control signals generated inside the signal processing LSI 300, such as a control signal for selectively setting the oscillation frequency bands of the third and second VCOs 323 and a control signal for selectively setting the frequency division ratio of the first frequency divider 314 and the second frequency divider 324. A serial transfer signal # 8OUT obtained by parallel / serial conversion of the signal by the interface unit 334, a clock signal CKOUT and a latch signal XLTOUT used for the serial transfer, and a control signal generated inside each of the components inside the signal processing LSI 300 There is a busy signal BUSY indicating that the control is performed by the BUSY.
【００５５】次に、信号処理ＬＳＩ３００内部の各構成
部分について、その基本的動作、特性または詳細な回路
構成を示してそれぞれの機能を説明する。Next, the functions of each component of the signal processing LSI 300 will be described with reference to its basic operation, characteristics, or detailed circuit configuration.
【００５６】図３において、先ず第１ＰＬＬ回路では、
プリスケーラ分周器３１５に第１入力信号Ｖｉ１が加わ
ると、第１位相比較器３１１において該第１入力信号Ｖ
ｉ１とプリスケーラ分周器３１６を介して供給される第
１内部クロックＩＣＫ１の周波数と位相差に対応する誤
差電圧が発生する。この誤差電圧は第１ＬＰＦにより高
域成分が除去され、第１ＶＣＯ３１３の発振周波数を制
御する第１制御電圧Ｖｃ１となり、第１入力信号Ｖｉ１
と第１内部クロックＩＣＫ１の周波数差が小さくなるよ
うに第１ＶＣＯ３１３を制御する。この動作を繰り返し
た後、第１ＶＣＯ３１３の周波数と第１入力信号Ｖｉ１
の周波数とが一致してロック状態となる。In FIG. 3, first, in the first PLL circuit,
When the first input signal Vi1 is applied to the prescaler divider 315, the first phase comparator 311 outputs the first input signal V1.
An error voltage corresponding to the frequency and phase difference of i1 and the first internal clock ICK1 supplied via the prescaler divider 316 is generated. The high-frequency component of this error voltage is removed by the first LPF, and the error voltage becomes the first control voltage Vc1 for controlling the oscillation frequency of the first VCO 313, and the first input signal Vi1
The first VCO 313 is controlled so that the frequency difference between the first VCO 313 and the first internal clock ICK1 becomes smaller. After repeating this operation, the frequency of the first VCO 313 and the first input signal Vi1
And a lock state is established.
【００５７】また、第２ＰＬＬ回路においても同様に、
プリスケーラ分周器３２５に第２入力信号Ｖｉ２が加わ
ると、第２位相比較器３２１において該第２入力信号Ｖ
ｉ２とプリスケーラ分周器３２６を介して供給される第
２内部クロックＩＣＫ２の周波数と位相差に対応する誤
差電圧が発生する。この誤差電圧は第２ＬＰＦにより高
域成分が除去され、第２ＶＣＯ３２３の発振周波数を制
御する第２制御電圧Ｖｃ２となり、第２入力信号Ｖｉ２
と第２内部クロックＩＣＫ２の周波数差が小さくなるよ
うに第２ＶＣＯ３２３を制御する。この動作を繰り返し
た後、第２ＶＣＯ３１３の周波数と第２入力信号Ｖｉ２
の周波数とが一致してロック状態となる。Similarly, in the second PLL circuit,
When the second input signal Vi2 is applied to the prescaler divider 325, the second input signal V2 is input to the second phase comparator 321.
An error voltage corresponding to the frequency and phase difference of the second internal clock ICK2 supplied via i2 and the prescaler divider 326 is generated. The high-frequency component of this error voltage is removed by the second LPF, and the error voltage becomes the second control voltage Vc2 for controlling the oscillation frequency of the second VCO 323, and the second input signal Vi2
The second VCO 323 is controlled such that the frequency difference between the second VCO 323 and the second internal clock ICK2 becomes smaller. After repeating this operation, the frequency of the second VCO 313 and the second input signal Vi2
And a lock state is established.
【００５８】第１ＰＬＬ回路における第１ＶＣＯ３１３
は、図４に示すように、第１制御電圧Ｖｃ１のＶｓｓか
らＶｄｄ（３．３［Ｖ］）までの変化に対して発振周波
数が部分的な重なりを持つ帯域Ａ，帯域Ｂ，帯域Ｃ及び
帯域Ｄの４つの発振周波数帯域を備えている。ここで、
第１ＶＣＯ３１３の帯域Ａ，帯域Ｂ，帯域Ｃ及び帯域Ｄ
の発振周波数帯域は、ＣＰＵ３５０からの制御信号ＣＢ
１ｃまたは第１制御部３３１で生成される制御信号Ｖ１
ＳＬ０，Ｖ１ＳＬ１によって一の発振周波数帯域が選択
設定される。First VCO 313 in first PLL circuit
As shown in FIG. 4, bands A, B, C, and C have oscillation frequencies partially overlapping with respect to a change in the first control voltage Vc1 from Vss to Vdd (3.3 [V]). It has four oscillation frequency bands of band D. here,
Band A, band B, band C and band D of the first VCO 313
Is the control signal CB from the CPU 350.
1c or the control signal V1 generated by the first control unit 331
One oscillation frequency band is selectively set by SL0 and V1SL1.
【００５９】また、第２ＰＬＬ回路における第２ＶＣＯ
３２３は、図５に示すように、第２制御電圧Ｖｃ２のＶ
ｓｓからＶｄｄ（３．３［Ｖ］）までの変化に対して発
振周波数が部分的な重なりを持つ帯域Ａ２及び帯域Ｂ２
の２つの発振周波数帯域を備えている。ここで、第２Ｖ
ＣＯ３２３の帯域Ａ２及び帯域Ｂ２の発振周波数帯域
は、ＣＰＵ３５０からの制御信号ＣＢ２ｃまたは第２制
御部３３２で生成される制御信号Ｖ２ＳＬによって一の
発振周波数帯域が選択設定される。Also, the second VCO in the second PLL circuit
323 is the V of the second control voltage Vc2 as shown in FIG.
Bands A2 and B2 whose oscillation frequencies partially overlap with changes from ss to Vdd (3.3 [V])
Are provided. Here, the second V
One of the oscillation frequency bands is selected and set by the control signal CB2c from the CPU 350 or the control signal V2SL generated by the second control unit 332 as the oscillation frequency band of the band A2 and the band B2 of the CO 323.
【００６０】また、第１分周器３１４における分周比１
／Ｋ１についても、ＣＰＵ３５０からの制御信号ＣＤ１
ｃまたは第１制御部３３１で生成される制御信号ＫＳＬ
２，ＫＳＬ３によって、１／１，１／２，１／４，１／
８と選択設定可能であり、第１ＶＣＯ３１３の発振周波
数帯域の選択設定とは別に、第１ＰＬＬ回路としてより
細かい設定が可能となっている。Further, the frequency division ratio 1 in the first frequency divider 314
/ K1 also includes a control signal CD1 from the CPU 350.
c or the control signal KSL generated by the first controller 331
2, KSL3, 1/1, 1/2, 1/4, 1 /
8 and can be set more finely as the first PLL circuit separately from the selection setting of the oscillation frequency band of the first VCO 313.
【００６１】また、第２分周器３２４における分周比１
／Ｋ２についても、ＣＰＵ３５０からの制御信号ＣＤ２
ｃまたは第２制御部３３２で生成される制御信号ＫＳＬ
０，ＫＳＬ１によって、１／１，１／２，１／４，１／
８と選択設定可能であり、第２ＶＣＯ３２３の発振周波
数帯域の選択設定とは別に、第２ＰＬＬ回路としてより
細かい設定が可能となっている。The frequency division ratio of the second frequency divider 324 is 1
/ K2, the control signal CD2 from the CPU 350
c or the control signal KSL generated by the second control unit 332
0, KSL1, 1/1, 1/2, 1/4, 1 /
8, and can be set more finely as the second PLL circuit separately from the selection setting of the oscillation frequency band of the second VCO 323.
【００６２】次に、図６は、信号処理ＬＳＩ３００内の
制御電圧制御部３３０及びビジー信号生成部３３３の詳
細な回路構成図である。図６において、制御電圧制御部
３３０は、アナログスイッチ４０１、Ａ／Ｄ変換器４０
２、圧縮器４０３、マグニチュードコンパレータ４０
４、第１上限判定レジスタ４０５、第１下限判定レジス
タ４０６、第２上限判定レジスタ４０７、第２下限判定
レジスタ４０８、第１上限値レジスタ４１１、第１下限
値レジスタ４１２、第２上限値レジスタ４１３、第２下
限値レジスタ４１４、及びセレクタ４１５を備えて構成
されている。FIG. 6 is a detailed circuit diagram of the control voltage controller 330 and the busy signal generator 333 in the signal processing LSI 300. 6, the control voltage control unit 330 includes an analog switch 401, an A / D converter 40,
2. Compressor 403, magnitude comparator 40
4. First upper limit determination register 405, first lower limit determination register 406, second upper limit determination register 407, second lower limit determination register 408, first upper limit register 411, first lower limit register 412, second upper limit register 413 , A second lower limit register 414, and a selector 415.
【００６３】先ず、アナログスイッチ４０１では、第１
ＶＣＯ３１３への第１制御電圧Ｖｃ１及び第２ＶＣＯ３
２３への第２制御電圧Ｖｃ２を、制御信号ＣＳＷにより
時分割に切り換えて入力する。このように２つの制御電
圧Ｖｃ１及びＶｃ２を時分割で入力して電位検出するよ
うにすることにより、１個の制御電圧検出のための構成
のみを具備すればよく、より少ないハードウェア量とす
ることができる。First, in the analog switch 401, the first
The first control voltage Vc1 and the second VCO3 to the VCO 313
The second control voltage Vc <b> 2 is input in a time-division manner by the control signal CSW. In this way, by inputting the two control voltages Vc1 and Vc2 in a time-division manner and detecting the potential, only a configuration for detecting one control voltage is required, and the amount of hardware is reduced. be able to.
【００６４】アナログスイッチ４０１を介して入力され
た制御電圧Ｖｃ１またはＶｃ２は、Ａ／Ｄ変換器４０２
でアナログ信号からデジタル信号に変換される。使用す
るＡ／Ｄ変換器４０２がｐビットの場合、第１電源電位
Ｖｓｓから第２電源電位Ｖｄｄの範囲を２ｐステップで
分割することとなる。この場合、ＬＳＢ（Least Signif
icant Bit）の重みを電圧換算するとＶｄｄ／２ｐ
［Ｖ］となる。The control voltage Vc 1 or Vc 2 input via the analog switch 401 is supplied to the A / D converter 402
Is converted from an analog signal to a digital signal. When the A / D converter 402 to be used has p bits, the range from the first power supply potential Vss to the second power supply potential Vdd is divided in 2p steps. In this case, LSB (Least Signif
icant Bit) when converted to voltage is Vdd / 2p
[V].
【００６５】この変換されたｐビットのデジタル信号
は、更に、圧縮器４０３により、ｑビットのデジタルデ
ータにビット圧縮される。このビット圧縮によって、後
段に続く論理回路を圧縮したビット分だけ簡略化するこ
とができ、ハードウェア量の削減に貢献できる。尚、本
実施例の構成のように圧縮器４０３を具備するか或いは
具備しないかは、Ａ／Ｄ変換器４０２の分解能で決定す
ればよく、Ａ／Ｄ変換器４０２の分解能が電位検出に要
求される精度よりも高い場合に具備して構成すればよ
い。The converted p-bit digital signal is further bit-compressed by the compressor 403 into q-bit digital data. By this bit compression, the logic circuit that follows can be simplified by the amount of the compressed bits, which can contribute to a reduction in the amount of hardware. Whether the compressor 403 is provided or not as in the configuration of the present embodiment may be determined by the resolution of the A / D converter 402, and the resolution of the A / D converter 402 is required for the potential detection. What is necessary is just to prepare for the case where the accuracy is higher than the accuracy to be performed.
【００６６】ＶＣＯの発振限界は周波数の低側及び高側
の両サイドで存在する。これは、ＶＣＯの制御電圧で
は、それぞれ第２電源電位Ｖｄｄに近い高側電位及び第
１電源電位Ｖｓｓに近い低側電位に対応することにな
る。従って、制御電圧の電位検出からＶＣＯの発振周波
数帯域及び分周器の分周比の選択設定の変更をするか否
かの判断を行うためには、リファレンスデータとして制
御電圧の上限値及び下限値を予め設定しておき、これら
リファレンスデータと検出した電位との比較を行えばよ
い。The oscillation limit of the VCO exists on both the low side and the high side of the frequency. This means that the control voltage of the VCO corresponds to a high-side potential close to the second power supply potential Vdd and a low-side potential close to the first power supply potential Vss, respectively. Therefore, in order to determine whether to change the selection setting of the oscillation frequency band of the VCO and the division ratio of the frequency divider from the detection of the potential of the control voltage, the upper limit value and the lower limit value of the control voltage are used as reference data. May be set in advance, and these reference data may be compared with the detected potential.
【００６７】即ち、第１上限値レジスタ４１１及び第１
下限値レジスタ４１２には、それぞれ第１ＶＣＯ３１３
に対する第１制御電圧Ｖｃ１の上限値及び下限値が設定
され、第２上限値レジスタ４１３及び第２下限値レジス
タ４１４には、それぞれ第２ＶＣＯ３２３に対する第２
制御電圧Ｖｃ２の上限値及び下限値が設定される。尚、
これらレジスタ４１１〜４１４の値は、ＣＰＵ３５０が
発行する信号処理ＬＳＩ３００の制御コマンドによる制
御信号ＬＩＭｃ（図６中、それぞれＬＩＭ１Ｈ、ＬＩＭ
１Ｌ、ＬＩＭ２Ｈ及びＬＩＭ２Ｌ）によって供給され
る。That is, the first upper limit register 411 and the first upper
The lower limit register 412 has a first VCO 313
, The upper limit value and the lower limit value of the first control voltage Vc1 are set, and the second upper limit value register 413 and the second lower limit value register 414 store the second control value for the second VCO 323, respectively.
An upper limit value and a lower limit value of the control voltage Vc2 are set. still,
The values of these registers 411 to 414 are controlled by control signals LIMc (LIM1H and LIM1 in FIG. 6, respectively) by a control command of the signal processing LSI 300 issued by the CPU 350.
1L, LIM2H and LIM2L).
【００６８】セレクタ４１５は、アナログスイッチ４０
１において第１制御信号Ｖｃ１が選択されている時は、
選択信号ＣＳＥＬの選択制御により、第１上限値レジス
タ４１１及び第１下限値レジスタ４１２の出力を順次選
択してマグニチュードコンパレータ４０４に供給する。
マグニチュードコンパレータ４０４では、第１上限値及
び第１下限値と第１制御信号Ｖｃ１の検出結果である圧
縮されたデジタル値とをそれぞれ比較する。これらの比
較結果は、第１上限判定レジスタ４０５及び第１下限判
定レジスタ４０６に、それぞれイネーブル信号ＥＮ１Ｈ
及びＥＮ１Ｌのタイミング制御でセットされる。The selector 415 is connected to the analog switch 40
1, when the first control signal Vc1 is selected,
Under the selection control of the selection signal CSEL, the outputs of the first upper limit register 411 and the first lower limit register 412 are sequentially selected and supplied to the magnitude comparator 404.
The magnitude comparator 404 compares the first upper limit value and the first lower limit value with the compressed digital value that is the detection result of the first control signal Vc1. These comparison results are sent to the first upper limit determination register 405 and the first lower limit determination register 406, respectively, to enable signal EN1H.
And is set by the timing control of EN1L.
【００６９】また、セレクタ４１５は、アナログスイッ
チ４０１において第２制御信号Ｖｃ２が選択されている
時は、選択信号ＣＳＥＬの選択制御により、第２上限値
レジスタ４１３及び第２下限値レジスタ４１４の出力を
順次選択してマグニチュードコンパレータ４０４に供給
する。マグニチュードコンパレータ４０４では、第２上
限値及び第２下限値と第２制御信号Ｖｃ２の検出結果で
ある圧縮されたデジタル値とをそれぞれ比較する。これ
らの比較結果は、第２上限判定レジスタ４０７及び第２
下限判定レジスタ４０８に、それぞれイネーブル信号Ｅ
Ｎ２Ｈ及びＥＮ２Ｌのタイミング制御でセットされる。When the analog switch 401 selects the second control signal Vc 2, the selector 415 controls the output of the second upper limit register 413 and the second lower limit register 414 by the selection control of the selection signal CSEL. These are sequentially selected and supplied to the magnitude comparator 404. The magnitude comparator 404 compares the second upper limit value and the second lower limit value with the compressed digital value that is the detection result of the second control signal Vc2. These comparison results are stored in the second upper-limit determination register 407 and the second upper-limit determination register 407.
The lower limit determination register 408 stores the enable signal E
It is set by the timing control of N2H and EN2L.
【００７０】図７は、本実施例の発振制御装置におい
て、制御電圧の検出電位と上限値及び下限値とからＶＣ
Ｏの発振周波数帯域及び分周器の分周比の選択設定の変
更をするか否かの判断を行う場合の概念的規則を説明す
る説明図である。FIG. 7 shows the relationship between the detected potential of the control voltage, the upper limit value and the lower limit value in the oscillation control device of this embodiment.
FIG. 9 is an explanatory diagram for explaining a conceptual rule in a case where it is determined whether or not to change the selection setting of the oscillation frequency band of O and the frequency division ratio of the frequency divider.
【００７１】図７（ａ）は、第１ＰＬＬ回路に関するも
のであり、第１制御電圧Ｖｃ１の検出電位が第１上限値
を越える場合には、第１ＶＣＯ３１３の発振周波数帯域
または第１分周器３１４の分周比を、発振周波数が１段
速くなるように選択設定を変更し、また、第１制御電圧
Ｖｃ１の検出電位が第１下限値を下回る場合には、第１
ＶＣＯ３１３の発振周波数帯域または第１分周器３１４
の分周比を、発振周波数が１段遅くなるように選択設定
を変更し、更に、それ以外の場合には、第１ＶＣＯ３１
３の発振周波数帯域または第１分周器３１４の分周比を
変更せずそのまま（ホールド）とする。FIG. 7A relates to the first PLL circuit. When the detected potential of the first control voltage Vc1 exceeds the first upper limit, the oscillation frequency band of the first VCO 313 or the first frequency divider 314 is used. Is changed so that the oscillation frequency becomes one step faster, and if the detection potential of the first control voltage Vc1 falls below the first lower limit, the first setting is changed.
The oscillation frequency band of the VCO 313 or the first frequency divider 314
The selection setting is changed so that the oscillation frequency becomes one stage lower, and in other cases, the first VCO 31
The oscillation frequency band of No. 3 or the frequency division ratio of the first frequency divider 314 is not changed and is held as it is.
【００７２】従って、第１上限判定レジスタ４０５に
は、第１制御信号Ｖｃ１の検出電位が第１上限値よりも
大きい場合には”１”がセットされ、小さい場合には”
０”がセットされる。また、第１下限判定レジスタ４０
６には、第１制御信号Ｖｃ１の検出電位が第１下限値よ
りも大きい場合には”０”がセットされ、小さい場合に
は”１”がセットされることとなる。Accordingly, "1" is set to the first upper limit determination register 405 when the detected potential of the first control signal Vc1 is larger than the first upper limit value, and "1" is set when the detected potential is smaller than the first upper limit value.
0 ”is set.
6 is set to “0” when the detected potential of the first control signal Vc1 is higher than the first lower limit, and is set to “1” when the detected potential is lower than the first lower limit.
【００７３】また図７（ｂ）は、第２ＰＬＬ回路に関す
るものであり、同様にして、第２制御電圧Ｖｃ２の検出
電位が第２上限値を越える場合には、第２ＶＣＯ３２３
の発振周波数帯域または第２分周器３２４の分周比を、
発振周波数が１段速くなるように選択設定を変更し、ま
た、第２制御電圧Ｖｃ２の検出電位が第２下限値を下回
る場合には、第２ＶＣＯ３２３の発振周波数帯域または
第２分周器３２４の分周比を、発振周波数が１段遅くな
るように選択設定を変更し、更に、それ以外の場合に
は、第２ＶＣＯ３１３の発振周波数帯域または第２分周
器３２４の分周比を変更せずそのまま（ホールド）とす
る。FIG. 7 (b) relates to the second PLL circuit. Similarly, when the detection potential of the second control voltage Vc2 exceeds the second upper limit, the second VCO 323
Or the frequency division ratio of the second frequency divider 324,
The selection setting is changed so that the oscillation frequency is increased by one stage, and when the detection potential of the second control voltage Vc2 is lower than the second lower limit, the oscillation frequency band of the second VCO 323 or the second divider 324 is changed. The frequency division ratio is changed by changing the selection setting so that the oscillation frequency is delayed by one stage. In other cases, the oscillation frequency band of the second VCO 313 or the frequency division ratio of the second frequency divider 324 is not changed. It is (hold) as it is.
【００７４】従って、第２上限判定レジスタ４０７に
は、第２制御信号Ｖｃ２の検出電位が第２上限値よりも
大きい場合には”１”がセットされ、小さい場合には”
０”がセットされる。また、第２下限判定レジスタ４０
８には、第２制御信号Ｖｃ２の検出電位が第２下限値よ
りも大きい場合には”０”がセットされ、小さい場合に
は”１”がセットされることとなる。Accordingly, "1" is set to the second upper limit determination register 407 when the detected potential of the second control signal Vc2 is larger than the second upper limit, and "2" is set when the detected potential is smaller than the second upper limit.
0 ”is set.
8 is set to “0” when the detected potential of the second control signal Vc2 is larger than the second lower limit, and is set to “1” when the detected potential is smaller than the second lower limit.
【００７５】次に、図６において、ビジー信号生成部３
３３は、更新検出部４０９及びビジーフラグレジスタ４
１０を備えて構成され、また、更新検出部４０９は、フ
ラグレジスタ４２１〜４２４、排他的論理和ゲート回路
４２５〜４２８、及び４入力論理和ゲート回路４２９を
備えた構成である。Next, in FIG. 6, the busy signal generator 3
33 is an update detection unit 409 and busy flag register 4
10, and the update detection unit 409 is configured to include flag registers 421 to 424, exclusive OR gate circuits 425 to 428, and a four-input OR gate circuit 429.
【００７６】即ち、更新検出部４０９においては、第１
上限判定レジスタ４０５、第１下限判定レジスタ４０
６、第２上限判定レジスタ４０７及び第２下限判定レジ
スタ４０８の何れか１つでも”１”になったか否かを検
出し、何れか１つが”１”になっていれば”１”となる
信号を出力する。ビジーフラグレジスタ４１０は、更新
検出部４０９の出力信号の立ち上がりでセットされ、後
述のラッチ信号ＸＬＴＯＵＴの立ち下がりでリセットさ
れる。このビジーフラグレジスタ４１０の出力がビジー
信号ＢＵＳＹであり、該ビジー信号ＢＵＳＹが有効（”
Ｈ”レベル）である時、第１ＶＣＯ３１３及び第２ＶＣ
Ｏ３２３の発振周波数帯域並びに第１分周器３１４及び
第２分周器３２４の分周比の選択設定を、信号処理ＬＳ
Ｉ３００内部の第１制御部３３１及び第２制御部３３２
によって行っていることを示す。尚、ビジー信号ＢＵＳ
ＹはＣＰＵ３５０に対して通知される。That is, in the update detection unit 409, the first
Upper limit determination register 405, first lower limit determination register 40
6. It is detected whether at least one of the second upper limit determination register 407 and the second lower limit determination register 408 has become "1", and if any one has become "1", it becomes "1". Output a signal. The busy flag register 410 is set at the rising edge of the output signal of the update detection unit 409, and is reset at the falling edge of a latch signal XLTOUT described later. The output of the busy flag register 410 is a busy signal BUSY, and the busy signal BUSY is valid ("
H ”level), the first VCO 313 and the second VC
The selection setting of the oscillation frequency band of O323 and the division ratio of the first frequency divider 314 and the second frequency divider 324 is performed by the signal processing LS
First control unit 331 and second control unit 332 inside I300
To indicate what they are doing. Note that the busy signal BUS
Y is notified to the CPU 350.
【００７７】次に、図８は、信号処理ＬＳＩ３００内の
第１制御部３３１及び第２制御部３３２周辺の回路構成
図である。同図において、第１制御部３３１は第１ＰＬ
Ａ５０１によって、第２制御部３３２は第２ＰＬＡ５０
２によってそれぞれ実現されている。また、第１ＰＬＡ
５０１及び第２ＰＬＡ５０２の出力段にはそれぞれ第１
セレクタ５０３及び第２セレクタ５０４を具備して、更
に、第１セレクタ５０３及び第２セレクタ５０４によっ
て選択された結果は、それぞれ第１レジスタ５０５及び
第２レジスタ５０６に保持される構成である。Next, FIG. 8 is a circuit configuration diagram around the first control unit 331 and the second control unit 332 in the signal processing LSI 300. In the figure, a first control unit 331 includes a first PL
A501 causes the second control unit 332 to output the second PLA 50
2 respectively. Also, the first PLA
The output stages of the first and second PLAs 502 and 1
A selector 503 and a second selector 504 are provided, and a result selected by the first selector 503 and the second selector 504 is held in a first register 505 and a second register 506, respectively.
【００７８】第１ＰＬＡ５０１は、現在の第１ＶＣＯ３
１３の発振周波数帯域及び第１分周器３１４の分周比の
選択設定と、制御電圧検出部３３０による第１制御電圧
Ｖｃ１の検出結果とに基づいて、次に設定すべき第１Ｖ
ＣＯ３１３の発振周波数帯域及び第１分周器３１４の分
周比の選択設定を得る。即ち、第１ＶＣＯ３１３の発振
周波数帯域の選択制御信号Ｖ１ＳＬ０，Ｖ１ＳＬ１と、
第１分周器３１４の分周比の選択制御信号ＫＳＬ２，Ｋ
ＳＬ３と、第１上限判定レジスタ４０５の出力ＲＥＧ１
Ｈ及び第１下限判定レジスタ４０６の出力ＲＥＧ１Ｌと
を入力信号として、新たな第１ＶＣＯ３１３の発振周波
数帯域の選択制御信号Ｖ１ＳＬ０，Ｖ１ＳＬ１及び第１
分周器３１４の分周比の選択制御信号ＫＳＬ２，ＫＳＬ
３を出力信号として得る。The first PLA 501 is the current first VCO 3
13 based on the selection setting of the oscillation frequency band 13 and the division ratio of the first frequency divider 314, and the detection result of the first control voltage Vc1 by the control voltage detector 330.
The selection setting of the oscillation frequency band of the CO 313 and the frequency division ratio of the first frequency divider 314 is obtained. That is, the selection control signals V1SL0 and V1SL1 of the oscillation frequency band of the first VCO 313,
Selection control signals KSL2, KSL for the frequency division ratio of first frequency divider 314
SL3 and the output REG1 of the first upper limit determination register 405
H and the output REG1L of the first lower limit determination register 406 as input signals, the new oscillation frequency band selection control signals V1SL0, V1SL1 and the first
Selection control signals KSL2 and KSL for the frequency division ratio of frequency divider 314
3 is obtained as an output signal.
【００７９】図９は、第１ＰＬＡ５０１においてプログ
ラムされる論理機能を説明する説明図である。図７
（ａ）の規則に従って、第１制御信号Ｖｃ１の検出電位
が第１上限値よりも大きい場合（ＲＥＧ１Ｈ＝１）に
は、第１ＶＣＯ３１３の発振周波数帯域または第１分周
器３１４の分周比を、発振周波数帯域Ａ，Ｂ，Ｃ，Ｄの
範囲または分周比１／１，１／２，１／４，１／８の範
囲で、発振周波数が１段速くなるように選択設定を変更
し、第１制御信号Ｖｃ１の検出電位が第１下限値よりも
小さい場合（ＲＥＧ１Ｌ＝１）には、第１ＶＣＯ３１３
の発振周波数帯域または第１分周器３１４の分周比を、
発振周波数帯域Ａ，Ｂ，Ｃ，Ｄの範囲または分周比１／
１，１／２，１／４，１／８の範囲で、発振周波数が１
段遅くなるように選択設定を変更し、また、それ以外の
場合、並びに、更に１段速く或いは１段遅く設定変更で
きない場合には、第１ＶＣＯ３１３の発振周波数帯域ま
たは第１分周器３１４の分周比を変更せず、そのまま
（ホールド）とする論理となっている。FIG. 9 is an explanatory diagram for explaining a logical function programmed in the first PLA 501. FIG.
According to the rule of (a), when the detected potential of the first control signal Vc1 is larger than the first upper limit (REG1H = 1), the oscillation frequency band of the first VCO 313 or the frequency division ratio of the first frequency divider 314 is changed. In the range of the oscillation frequency bands A, B, C, and D or in the range of the division ratio 1/1, 1/2, 1/4, and 1/8, the selection setting is changed so that the oscillation frequency is increased by one step. When the detection potential of the first control signal Vc1 is smaller than the first lower limit (REG1L = 1), the first VCO 313
Oscillating frequency band or the frequency dividing ratio of the first frequency divider 314,
Range of oscillation frequency bands A, B, C, D or division ratio 1 /
In the range of 1, 1/2, 1/4, 1/8, the oscillation frequency is 1
The selection setting is changed so as to be slower by one step. In other cases, and when the setting cannot be changed one step faster or one step later, the oscillation frequency band of the first VCO 313 or the frequency divider of the first frequency divider 314 is used. The logic is such that the circumference ratio is not changed and is held as it is.
【００８０】また、第２ＰＬＡ５０２は、現在の第２Ｖ
ＣＯ３２３の発振周波数帯域及び第２分周器３２４の分
周比の選択設定と、制御電圧検出部３３０による第２制
御電圧Ｖｃ２の検出結果とに基づいて、次に設定すべき
第２ＶＣＯ３２３の発振周波数帯域及び第２分周器３２
４の分周比の選択設定を得る。即ち、第２ＶＣＯ３２３
の発振周波数帯域の選択制御信号Ｖ２ＳＬと、第２分周
器３２４の分周比の選択制御信号ＫＳＬ０，ＫＳＬ１
と、第２上限判定レジスタ４０７の出力ＲＥＧ２Ｈ及び
第２下限判定レジスタ４０８の出力ＲＥＧ２Ｌとを入力
信号として、新たな第２ＶＣＯ３２３の発振周波数帯域
の選択制御信号Ｖ２ＳＬ及び第２分周器３２４の分周比
の選択制御信号ＫＳＬ０，ＫＳＬ１を出力信号として得
る。Further, the second PLA 502 has the current second V
Based on the selection setting of the oscillation frequency band of the CO 323 and the division ratio of the second frequency divider 324, and the detection result of the second control voltage Vc2 by the control voltage detector 330, the oscillation frequency of the second VCO 323 to be set next Band and second frequency divider 32
A division setting of 4 is obtained. That is, the second VCO 323
Control signal V2SL for selecting the oscillation frequency band of the second frequency divider and selection control signals KSL0 and KSL1 for selecting the frequency division ratio of the second frequency divider 324.
And the output REG2H of the second upper limit determination register 407 and the output REG2L of the second lower limit determination register 408 as input signals, a new control signal V2SL for the oscillation frequency band of the second VCO 323 and the frequency division of the second frequency divider 324. The ratio selection control signals KSL0 and KSL1 are obtained as output signals.
【００８１】図１０は、第２ＰＬＡ５０２においてプロ
グラムされる論理機能を説明する説明図である。図７
（ｂ）の規則に従って、第２制御信号Ｖｃ２の検出電位
が第２上限値よりも大きい場合（ＲＥＧ２Ｈ＝１）に
は、第２ＶＣＯ３２３の発振周波数帯域または第２分周
器３２４の分周比を、発振周波数帯域Ａ２，Ｂ２の範囲
または分周比１／１，１／２，１／４，１／８の範囲
で、発振周波数が１段速くなるように選択設定を変更
し、第２制御信号Ｖｃ２の検出電位が第２下限値よりも
小さい場合（ＲＥＧ２Ｌ＝１）には、第２ＶＣＯ３２３
の発振周波数帯域または第２分周器３２４の分周比を、
発振周波数帯域Ａ２，Ｂ２の範囲または分周比１／１，
１／２，１／４，１／８の範囲で、発振周波数が１段遅
くなるように選択設定を変更し、また、それ以外の場
合、並びに、更に１段速く或いは１段遅く設定変更でき
ない場合には、第２ＶＣＯ３２３の発振周波数帯域また
は第２分周器３２４の分周比を変更せず、そのまま（ホ
ールド）とする論理となっている。FIG. 10 is an explanatory diagram for explaining a logical function programmed in the second PLA 502. FIG.
According to the rule of (b), when the detection potential of the second control signal Vc2 is larger than the second upper limit (REG2H = 1), the oscillation frequency band of the second VCO 323 or the frequency division ratio of the second frequency divider 324 is changed. In the range of the oscillation frequency bands A2 and B2 or in the range of the division ratios 1/1, 1/2, 1/4 and 1/8, the selection setting is changed so that the oscillation frequency is increased by one step, and the second control If the detected potential of the signal Vc2 is smaller than the second lower limit (REG2L = 1), the second VCO 323
Or the frequency division ratio of the second frequency divider 324,
Range of oscillation frequency bands A2, B2 or division ratio 1/1,
In the range of 1/2, 1/4, 1/8, the selection setting is changed so that the oscillation frequency becomes one step slower. In other cases, the setting cannot be changed one step faster or one step later. In this case, the logic is such that the oscillation frequency band of the second VCO 323 or the division ratio of the second frequency divider 324 is not changed and is held as it is (hold).
【００８２】尚、第１ＰＬＡ５０１及び第２ＰＬＡ５０
２において、所望の発振周波数が複数の発振周波数帯域
によってカバーされる場合には、ＶＣＯの発振周波数帯
域の選択を、該発振周波数帯域における所望の発振周波
数より高域の周波数マージンまたは所望の発振周波数よ
り低域の周波数マージンを考慮して行うようにしてい
る。これにより、簡単な制御シーケンスで選択制御を行
うことができるという効果も奏している。The first PLA 501 and the second PLA 50
In 2, when the desired oscillation frequency is covered by a plurality of oscillation frequency bands, the selection of the oscillation frequency band of the VCO is performed by selecting a frequency margin higher than the desired oscillation frequency in the oscillation frequency band or the desired oscillation frequency. This is performed in consideration of a lower frequency margin. Thereby, there is also an effect that the selection control can be performed with a simple control sequence.
【００８３】次に、図１１は、信号処理ＬＳＩ３００内
のインタフェース部３３４の構成図である。インタフェ
ース部３３４は、信号処理ＬＳＩ３００からＣＰＵ３５
０に対して供給されるシリアル転送信号＄８ＯＵＴを出
力するパラレル／シリアル変換器５１０を具備して構成
されている。パラレル／シリアル変換器５１０は、第１
ＰＬＡ５０１で生成された第１ＶＣＯ３１３及び第２Ｖ
ＣＯ３２３の発振周波数帯域を選択設定する制御信号Ｖ
１ＳＬ０，Ｖ１ＳＬ１及びＶ２ＳＬ、並びに、第１分周
器３１４及び第２分周器３２４の分周比を選択設定する
制御信号ＫＳＬ２，ＫＳＬ３及びＫＳＬ０，ＫＳＬ１な
どを含む、本来ＣＰＵ３５０によって発行される制御コ
マンドの各制御コード信号をシリアル信号に変換する。
尚、パラレル／シリアル変換器５１０のロード端子ＸＬ
には、”Ｌ”レベルで有効の反転されたビジー信号ＢＵ
ＳＹＮが供給され、該反転ビジー信号ＢＵＳＹＮの立ち
下がりで入力のパラレル信号がロードされる。また、イ
ネーブル端子Ｅには、所定遅延時間を備える遅延素子５
１１を介してビジー信号ＢＵＳＹが供給される。Next, FIG. 11 is a configuration diagram of the interface section 334 in the signal processing LSI 300. The interface unit 334 is provided between the signal processing LSI 300 and the CPU 35.
It is provided with a parallel / serial converter 510 that outputs a serial transfer signal # 8OUT supplied to 0. The parallel / serial converter 510 has the first
First VCO 313 and second VCO generated by PLA 501
Control signal V for selectively setting the oscillation frequency band of CO 323
Control commands originally issued by CPU 350, including 1SL0, V1SL1 and V2SL, and control signals KSL2, KSL3 and KSL0, KSL1 for selectively setting the frequency division ratio of first frequency divider 314 and second frequency divider 324. Are converted into serial signals.
The load terminal XL of the parallel / serial converter 510
The busy signal BU which is valid at the “L” level is inverted.
SYN is supplied, and the input parallel signal is loaded at the falling edge of the inverted busy signal BUSYN. The enable terminal E has a delay element 5 having a predetermined delay time.
11, a busy signal BUSY is supplied.
【００８４】シリアル転送信号＄８ＯＵＴを信号処理Ｌ
ＳＩ３００からＣＰＵ３５０に対して供給する際には、
ＣＰＵ３５０側でシリアル転送信号＄８ＯＵＴを読み取
るためのクロック信号ＣＫＯＵＴとロードするためのラ
ッチ信号ＸＬＴＯＵＴが必要である。これらの転送信号
を生成するための転送信号生成部３３５の回路構成図を
図１２に示す。The serial transfer signal $ 8OUT is processed by signal processing L
When supplying from the SI 300 to the CPU 350,
The CPU 350 needs a clock signal CKOUT for reading the serial transfer signal # 8OUT and a latch signal XLTOUT for loading. FIG. 12 shows a circuit configuration diagram of the transfer signal generation unit 335 for generating these transfer signals.
【００８５】図１２において、クロック信号ＣＫＯＵＴ
を生成する部分回路としては、６ビットカウンタ５２
１、デコーダ５２２及び所定の遅延時間を備える遅延素
子５２４を備え、また、ラッチ信号ＸＬＴＯＵＴを生成
する部分回路としては、所定の遅延時間を備える遅延素
子５３１，５３２，５３３及び４入力ＡＮＤゲート回路
５３４からなる幅拡大回路５２３、並びに、遅延素子５
２５を備えて構成されている。In FIG. 12, clock signal CKOUT
Is generated by a 6-bit counter 52
1, a decoder 522 and a delay element 524 having a predetermined delay time. The partial circuits for generating the latch signal XLTOUT include delay elements 531, 532, 533 having a predetermined delay time and a 4-input AND gate circuit 534. Widening circuit 523 composed of
25.
【００８６】６ビットカウンタ５２１において、データ
入力には第２電源電位Ｖｄｄが、ロード端子ＸＬにはデ
コーダ５２２の出力が、端子Ｃｉには遅延素子５２４を
介してビジー信号ＢＵＳＹがそれぞれ供給されている。
即ち、ビジー信号ＢＵＳＹが立ち上がると、カウンタ５
２１はインクリメントされていき、デコーダ５２２にお
いて、カウンタ５２１の出力が４８Ｄ（添え字Ｄは１０
進数であることを示す）になったことが検出されると、
ロード端子ＸＬに”Ｈ”レベルのデコーダ５２２出力が
供給され、カウンタ５２１のデータ入力に全て”１”が
入力される。この間、カウンタ５２１出力のＬＳＢであ
るクロック信号ＣＫＯＵＴには、２４回のネガティブパ
ルスが出力される。また、ビジー信号ＢＵＳＹが”Ｌ”
レベルであるときは、クロック信号ＣＫＯＵＴは”Ｈ”
レベルで固定となる。In the 6-bit counter 521, the data input is supplied with the second power supply potential Vdd, the load terminal XL is supplied with the output of the decoder 522, and the terminal Ci is supplied with the busy signal BUSY via the delay element 524. .
That is, when the busy signal BUSY rises, the counter 5
21 is incremented. In the decoder 522, the output of the counter 521 is 48D (the subscript D is 10D).
, Indicating that the number is a hex number)
An “H” level decoder 522 output is supplied to the load terminal XL, and “1” is all input to the data input of the counter 521. During this time, 24 negative pulses are output to the clock signal CKOUT, which is the LSB of the output of the counter 521. Also, the busy signal BUSY is "L".
When the clock signal is at the level “H”,
Fixed at the level.
【００８７】ラッチ信号ＸＬＴＯＵＴは、デコーダ５２
２が４８Ｄを検出したときに出力される”Ｌ”レベルと
なるロウパルスの”Ｌ”レベル区間を幅拡大回路５２３
によって引き延ばされ、遅延素子５２５の遅延時間だけ
遅延された信号として生成される。ラッチ信号ＸＬＴＯ
ＵＴは、図６に示すように、ビジー信号ＢＵＳＹを出力
するビジーフラグレジスタ４１０のリセット端子に供給
され、ラッチ信号ＸＬＴＯＵＴが”Ｌ”レベルに立ち下
がるとビジーフラグレジスタ４１０の内容がリセットさ
れ、信号処理ＬＳＩ３００内部で生成される制御信号に
よる発振周波数帯域及び分周比の選択設定のためのオー
トシーケンスは終了する。The latch signal XLTOUT is supplied to the decoder 52
2 detects the “L” level of the “L” level section that is output when detecting 48D.
, And is generated as a signal delayed by the delay time of the delay element 525. Latch signal XLTO
As shown in FIG. 6, the UT is supplied to a reset terminal of a busy flag register 410 that outputs a busy signal BUSY. When the latch signal XLTOUT falls to “L” level, the contents of the busy flag register 410 are reset, and The auto sequence for selecting and setting the oscillation frequency band and the division ratio by the control signal generated inside the processing LSI 300 ends.
【００８８】以上説明したように、本実施例の発振制御
装置では、第１ＶＣＯ３１３及び第２ＶＣＯ３２３がそ
れぞれ部分的な重なりを持つ複数の発振周波数帯域を備
えているので、第１ＶＣＯ３１３及び第２ＶＣＯ３２３
の発振周波数を広範囲な周波数帯域で使用可能として
も、個々の発振周波数帯域における制御電圧対発振周波
数特性の勾配は小さいので、微小な制御電圧の変化に対
する周波数変化量を抑制でき、これにより、微小な基板
ノイズを無視することができ、適用される電子機器のプ
レイアビリティを向上させることができる。As described above, in the oscillation control apparatus according to the present embodiment, the first VCO 313 and the second VCO 323 each have a plurality of oscillation frequency bands partially overlapping with each other, so that the first VCO 313 and the second VCO 323
Even if the oscillation frequency of the oscillating frequency can be used in a wide frequency band, since the gradient of the control voltage vs. oscillation frequency characteristic in each oscillation frequency band is small, the amount of frequency change with respect to a minute change in the control voltage can be suppressed. Substrate noise can be neglected, and the playability of the applied electronic device can be improved.
【００８９】また、本実施例の発振制御装置では、制御
電圧検出部３３０において、ＶＣＯへ供給される制御電
圧の電位と上限値及び下限値との比較を行い、制御電圧
の電位が所定の上限値より大きい場合には、ＶＣＯの発
振周波数帯域をより高い周波数帯をカバーする発振周波
数帯域に変更設定するか、或いは、分周器の分周比を変
更設定してより高い周波数をカバーできるようにする。
また、制御電圧の電位が下限値より小さい場合には、Ｖ
ＣＯの発振周波数帯域をより低い周波数帯をカバーする
発振周波数帯域に変更設定するか、或いは、分周器の分
周比を変更設定してより低い周波数をカバーできるよう
にする。このように、制御電圧検出部３３０の検出結果
に基づいてＶＣＯの使用環境やＶＣＯ自体の製造ばらつ
きを認識し、該認識に応じてＶＣＯの発振周波数帯域及
び分周器の分周比の選択を変更設定するので、ＶＣＯの
製造ばらつき及び温度による特性変化を補正して、ＶＣ
ＯのＣ／Ｎを改善することができる。In the oscillation control apparatus of the present embodiment, the control voltage detector 330 compares the potential of the control voltage supplied to the VCO with the upper limit value and the lower limit value, and determines that the potential of the control voltage is at the predetermined upper limit value. If the value is larger than the value, change the oscillation frequency band of the VCO to an oscillation frequency band covering a higher frequency band, or change the division ratio of the frequency divider to cover a higher frequency. To
If the potential of the control voltage is smaller than the lower limit, V
The oscillation frequency band of the CO is changed and set to an oscillation frequency band covering a lower frequency band, or the frequency division ratio of the frequency divider is changed and set so that a lower frequency can be covered. As described above, the use environment of the VCO and the manufacturing variation of the VCO itself are recognized based on the detection result of the control voltage detection unit 330, and the selection of the oscillation frequency band of the VCO and the frequency division ratio of the frequency divider are performed according to the recognition. Since the setting is changed, the characteristic variation due to the manufacturing variation of the VCO and the temperature is corrected and the VCO is corrected.
The C / N of O can be improved.
【００９０】更に、本実施例の発振制御装置では、第１
制御部３３１及び第２制御部３３２におけるＶＣＯの発
振周波数帯域及び分周手段の分周比の選択設定を、第１
ＰＬＡ５０１及び第２ＰＬＡ５０２によるプログラマブ
ルな論理回路で実現している。これにより、ＶＣＯまた
はＶＣＯを含むＰＬＬ回路が適用される電子機器の稼働
中におけるリアルタイムで高速な発振周波数の制御が可
能となる。Further, in the oscillation control device of this embodiment, the first
The setting of the selection of the oscillation frequency band of the VCO and the division ratio of the dividing means in the control unit 331 and the second control unit 332 is performed by the first setting.
This is realized by a programmable logic circuit using the PLA 501 and the second PLA 502. This makes it possible to control the oscillation frequency in real time and at high speed during the operation of the electronic device to which the VCO or the PLL circuit including the VCO is applied.
【００９１】次に、本実施例の発振制御装置により行わ
れるＶＣＯの製造ばらつきと温度による特性変化の補正
について、詳細に考察する。ＶＣＯは製造ばらつきが大
きく、概ね標準品に対して±２５［％］程度の周波数特
性の差が生じる可能性がある。Next, the correction of the characteristic variation due to the manufacturing variation of the VCO and the temperature performed by the oscillation control device of the present embodiment will be considered in detail. VCOs have large manufacturing variations, and there is a possibility that a difference in frequency characteristics of about ± 25% from a standard product may occur.
【００９２】ここで、本実施例のＣＤ−ＲＯＭ用の信号
処理ＬＳＩ３００において、ｎ倍速再生時に第１ＶＣＯ
３１３及び第２ＶＣＯ３２３にそれぞれ要求される発振
周波数ｆ１及びｆ２は、以下の式で求めることができ
る。Here, in the signal processing LSI 300 for CD-ROM of this embodiment, the first VCO
The oscillation frequencies f1 and f2 required of the 313 and the second VCO 323 can be obtained by the following equations.
【数４】 ｆ１＝４．３２１８×６×ｎ［ＭＨｚ］ （４）F1 = 4.3218 × 6 × n [MHz] (4)
【数５】 ｆ２＝１６．９３４４÷２×ｎ［ＭＨｚ］ （５） 従って、１倍速再生時には第１ＶＣＯ３１３は２３．９
３０８［ＭＨｚ］、第２ＶＣＯ３２３は８．４６７２
［ＭＨｚ］となり、１６倍速再生時には第１ＶＣＯ３１
３は４１４．８９２８［ＭＨｚ］、第２ＶＣＯ３２３は
１３５．４７５２［ＭＨｚ］となる。F2 = 16.9344 ÷ 2 × n [MHz] (5) Therefore, at the time of 1 × speed reproduction, the first VCO 313 is 23.9.
308 [MHz], the second VCO 323 is 8.4672
[MHz], and the first VCO 31 during 16 × speed reproduction.
3 is 414.88928 [MHz], and the second VCO 323 is 135.4752 [MHz].
【００９３】第１ＶＣＯ３１３にのみに着目して後段の
第１分周器３１４の分周比を１／１固定で再生速度を考
えた場合、図４を参照すると、発振周波数帯域Ａから帯
域Ｄは、それぞれ、８倍速から２０倍速、４倍速から１
２倍速、２倍速から８倍速、０倍速（実際には、信号処
理ＬＳＩ３００の動作限界）から５倍速となる。以上
が、標準サンプルにおける周波数範囲と再生速度範囲の
対応であるが、図１３には、製造ばらつきを考慮した再
生速度範囲の変化を示す。When considering the reproduction speed while focusing on only the first VCO 313 and setting the frequency division ratio of the subsequent first frequency divider 314 to 1/1, referring to FIG. , Respectively, from 8 × to 20 ×, 4 × to 1 ×
From 2 × speed, 2 × speed to 8 × speed, and 0 × speed (actually, the operation limit of the signal processing LSI 300) to 5 × speed. The above is the correspondence between the frequency range and the reproduction speed range in the standard sample. FIG. 13 shows a change in the reproduction speed range in consideration of manufacturing variations.
【００９４】例えば、ＣＰＵ３５０により再生速度を常
に監視して、８倍速を境に、発振周波数帯域Ａ及び分周
比１／１の設定を発振周波数帯域Ｂ及び分周比１／１の
設定に切り換えるような制御プログラムを構成すると、
製造ばらつきによってＶＣＯの発振限界を超えてしまい
制御不能となるケースが出てくる。このため、再生速度
を監視することによって制御を行う場合には、製造ばら
つきを考慮に入れた制御プログラムを構成するしかな
い。しかしながら、この制御プログラムによる設定で
は、必然的に冗長な領域が存在してしまい、ＶＣＯを複
数の発振周波数帯域に分割したことによるデメリットが
生じることとなる。For example, the reproduction speed is constantly monitored by the CPU 350, and the setting of the oscillation frequency band A and the division ratio 1/1 is switched to the setting of the oscillation frequency band B and the division ratio 1/1 at an 8 × speed. By configuring such a control program,
In some cases, the oscillation limit of the VCO is exceeded due to manufacturing variations and control becomes impossible. Therefore, when control is performed by monitoring the reproduction speed, there is no other way than to construct a control program that takes into account manufacturing variations. However, the setting by the control program inevitably involves a redundant region, and has a disadvantage that the VCO is divided into a plurality of oscillation frequency bands.
【００９５】更に、ＶＣＯには温度特性変化があり、常
温時に対して信号処理ＬＳＩ３００の推奨動作温度の下
限および上限で発振周波数の変動が大きい。つまり、最
終的には、製造ばらつき及び温度特性変化の両者を考慮
しなければならないので、ＣＰＵ３５０による再生速度
の監視、並びに、制御プログラムによる発振周波数帯域
及び分周比の設定制御はより困難なものとなる。Further, the VCO has a temperature characteristic change, and the oscillation frequency greatly fluctuates at the lower limit and the upper limit of the recommended operating temperature of the signal processing LSI 300 with respect to the normal temperature. In other words, since it is necessary to finally consider both the manufacturing variation and the temperature characteristic change, it is more difficult to monitor the reproduction speed by the CPU 350 and to control the setting of the oscillation frequency band and the frequency division ratio by the control program. Becomes
【００９６】これに対して、本実施例の発振制御装置で
は、第１ＶＣＯ３１３及び第２ＶＣＯ３２３の制御電圧
Ｖｃ１及びＶｃ２を、信号処理ＬＳＩ３００内で直接監
視して、発振周波数帯域及び分周比の設定を１段ずつ自
動的に変更していくので、ＶＣＯの製造ばらつき及び温
度特性変化を含んだ上での制御となり、ＶＣＯの特性変
化をもたらすパラメータによる影響を受けない。また更
に、ＣＰＵ３５０は再生速度を監視する必要がなくな
り、発振周波数帯域及び分周比の最適化、制御コマンド
転送などの一連の制御フローが無くなるので、ソフトウ
ェア設計のし易さについても寄与することができる。ま
た、再生速度とそれに見合う発振周波数帯域及び分周比
の設定を完全に分けて考えることが可能となり、信号処
理ＬＳＩ３００外で、直接スピンドルモータを制御して
も、ＰＬＬ回路は自動的に追従することができる。On the other hand, in the oscillation control device of the present embodiment, the control voltages Vc1 and Vc2 of the first VCO 313 and the second VCO 323 are directly monitored in the signal processing LSI 300, and the setting of the oscillation frequency band and the division ratio are performed. Since the change is performed automatically one stage at a time, the control is performed including the variation in the production of the VCO and the change in the temperature characteristic, and is not affected by the parameter causing the change in the characteristic of the VCO. Further, the CPU 350 does not need to monitor the reproduction speed, and eliminates a series of control flows such as optimization of the oscillation frequency band and frequency division ratio and transfer of control commands, thereby contributing to ease of software design. it can. Further, it is possible to completely consider the reproduction speed and the setting of the oscillation frequency band and the division ratio corresponding to the reproduction speed. Even if the spindle motor is directly controlled outside the signal processing LSI 300, the PLL circuit automatically follows. be able to.
【００９７】[0097]
【発明の効果】以上説明したように、本発明の発振制御
装置によれば、電圧制御発振手段のＣ／Ｎを改善し、製
造ばらつき及び温度による特性変化を補正して、電圧制
御発振手段を含む位相同期ループの使用環境に適合した
発振動作を可能とし、更には、該位相同期ループが適用
される電子機器のプレイアビリティを向上させることが
できる。As described above, according to the oscillation control apparatus of the present invention, the C / N of the voltage controlled oscillator is improved, and the variation in characteristics due to the manufacturing variation and the temperature is corrected. Oscillation operation suitable for the environment in which the phase locked loop is used can be performed, and further, playability of an electronic device to which the phase locked loop is applied can be improved.
【００９８】また、本発明の発振制御装置によれば、電
圧制御発振手段または電圧制御発振手段を含む位相同期
ループが適用される電子機器の稼働中におけるリアルタ
イムで高速な発振周波数の制御を可能とし、また、該電
子機器の動作を制御するマイクロプロセッサ等における
制御プログラムのソフトウェア設計をより容易にするこ
とができる。Further, according to the oscillation control device of the present invention, it is possible to control the oscillation frequency in real time and at high speed during the operation of the electronic equipment to which the voltage-controlled oscillation means or the phase-locked loop including the voltage-controlled oscillation means is applied. Further, software design of a control program in a microprocessor or the like for controlling the operation of the electronic device can be made easier.
【図１】本発明の第１実施例に係る発振制御装置の基本
的な構成図である。FIG. 1 is a basic configuration diagram of an oscillation control device according to a first embodiment of the present invention.
【図２】本発明の第２実施例に係る発振制御装置の基本
的な構成図である。FIG. 2 is a basic configuration diagram of an oscillation control device according to a second embodiment of the present invention.
【図３】第２実施例の発振制御装置の概略的な構成図で
ある。FIG. 3 is a schematic configuration diagram of an oscillation control device according to a second embodiment.
【図４】第２実施例の第１ＶＣＯの制御電圧対発振周波
数の特性を例示する説明図である。FIG. 4 is an explanatory diagram illustrating characteristics of a control voltage versus an oscillation frequency of a first VCO of a second embodiment.
【図５】第２実施例の第２ＶＣＯの制御電圧対発振周波
数の特性を例示する説明図である。FIG. 5 is an explanatory diagram illustrating characteristics of a control voltage versus an oscillation frequency of a second VCO of a second embodiment.
【図６】第２実施例の信号処理ＬＳＩ内の制御電圧制御
部及びビジー信号生成部の詳細な回路構成図である。FIG. 6 is a detailed circuit configuration diagram of a control voltage control unit and a busy signal generation unit in the signal processing LSI of the second embodiment.
【図７】第２実施例の発振制御装置において、制御電圧
の検出電位と上限値及び下限値とからＶＣＯの発振周波
数帯域及び分周器の分周比の選択設定の変更をするか否
かの判断を行う場合の概念的規則を説明する説明図であ
る。FIG. 7: In the oscillation control device of the second embodiment, whether to change the selection setting of the oscillation frequency band of the VCO and the division ratio of the frequency divider from the detected potential of the control voltage and the upper limit value and the lower limit value. It is an explanatory view for explaining a conceptual rule in the case of making a judgment.
【図８】第２実施例の信号処理ＬＳＩ内の第１制御部及
び第２制御部周辺の回路構成図である。FIG. 8 is a circuit configuration diagram around a first control unit and a second control unit in the signal processing LSI of the second embodiment.
【図９】第２実施例の第１ＰＬＡにおいてプログラムさ
れる論理機能を説明する説明図である。FIG. 9 is an explanatory diagram illustrating a logical function programmed in a first PLA of a second embodiment.
【図１０】第２実施例の第２ＰＬＡにおいてプログラム
される論理機能を説明する説明図である。FIG. 10 is an explanatory diagram illustrating a logical function programmed in a second PLA of the second embodiment.
【図１１】第２実施例の信号処理ＬＳＩ内のインタフェ
ース部の構成図である。FIG. 11 is a configuration diagram of an interface unit in a signal processing LSI according to a second embodiment.
【図１２】第２実施例の信号処理ＬＳＩ内の転送信号生
成部の回路構成図である。FIG. 12 is a circuit configuration diagram of a transfer signal generation unit in the signal processing LSI of the second embodiment.
【図１３】周波数範囲と再生速度範囲の対応において、
製造ばらつきを考慮した再生速度範囲の変化を示す説明
図表である。FIG. 13 shows a correspondence between a frequency range and a reproduction speed range.
9 is an explanatory chart showing a change in a reproduction speed range in consideration of manufacturing variations.
【図１４】従来のＶＣＯの制御電圧対発振周波数の特性
を示す説明図である。FIG. 14 is an explanatory diagram showing characteristics of a control voltage versus an oscillation frequency of a conventional VCO.
１０１，３１１…位相比較器，第１位相比較器、１０
２，３１３…ローパスフィルタ（ＬＰＦ；Low Pass Fil
ter），第１ＬＰＦ、１０３，３１３…電圧制御発振器
（ＶＣＯ；Voltage Controlled Oscillator）第１ＶＣ
Ｏ、１０４，３１４…分周器，第１分周器、１０５，２
０５，３３０…制御電圧検出部、１０６，３３１…制御
部，第１制御部、Ｖｉ…入力信号、Ｖｃ…制御電圧、Ｉ
ＣＫ…内部クロック、ＣＢ，ＣＤ…制御信号、ＶＭＲ…
検出結果、２０１，３２１…第２位相比較器、２０２，
３２２…第２ＬＰＦ、２０３，３２３…第２ＶＣＯ、２
０４，３２４…第２分周器、２０６，３３２…第２制御
部、Ｖｉ１…第１入力信号、Ｖｉ２…第２入力信号、Ｖ
ｃ１…第１制御電圧、Ｖｃ２…第２制御電圧、ＩＣＫ１
…第１内部クロック、ＩＣＫ２…第２内部クロック、Ｃ
Ｂ１，ＣＤ１，ＣＢ２，ＣＤ２…制御信号、ＣＢ１ｃ，
ＣＤ１ｃ，ＣＢ２ｃ，ＣＤ２ｃ…制御信号、ＶＭＲ１，
ＶＭＲ２…検出結果、３００…ＣＤ−ＲＯＭ用の信号処
理ＬＳＩ、３１５，３１６，３２５，３２６…プリスケ
ーラ分周器、３５０…ＣＰＵ（マイクロプロセッサ）、
Ｖｓｓ…第１の電源電位（接地電位）、Ｖｄｄ…第２の
電源電位、３１７，３１８，３２７，３２８…抵抗、３
１９，３２９…容量素子、３３３…ビジー信号生成部、
３３４…インタフェース部、３３５…転送信号生成部、
４０１…アナログスイッチ、４０２…Ａ／Ｄ変換器、４
０３…圧縮器、４０４…マグニチュードコンパレータ、
４０５…第１上限判定レジスタ、４０６…第１下限判定
レジスタ、４０７…第２上限判定レジスタ、４０８…第
２下限判定レジスタ、４１１…第１上限値レジスタ、４
１２…第１下限値レジスタ、４１３…第２上限値レジス
タ、４１４…第２下限値レジスタ、４１５…セレクタ、
ＣＳＷ…制御信号、ＣＳＥＬ…選択信号、ＬＩＭｃ（Ｌ
ＩＭ１Ｈ，ＬＩＭ１Ｌ，ＬＩＭ２Ｈ，ＬＩＭ２Ｌ）…制
御信号、ＥＮ１Ｈ，ＥＮ１Ｌ，ＥＮ２Ｈ，ＥＮ２Ｌ…イ
ネーブル信号、４０９…更新検出部、４１０…ビジーフ
ラグレジスタ、４２１〜４２４…フラグレジスタ、４２
５〜４２８…排他的論理和ゲート回路、４２９…４入力
論理和ゲート回路、ＸＬＴＯＵＴ…ラッチ信号、ＢＵＳ
Ｙ…ビジー信号、５０１…第１ＰＬＡ５０１、５０２…
第２ＰＬＡ５０２、５０３…第１セレクタ、５０４…第
２セレクタ、５０５…第１レジスタ、５０６…第２レジ
スタ、Ｖ１ＳＬ０，Ｖ１ＳＬ１…第１ＶＣＯの発振周波
数帯域の選択制御信号、ＫＳＬ２，ＫＳＬ３…第１分周
器の分周比の選択制御信号、ＲＥＧ１Ｈ…第１上限判定
レジスタの出力、ＲＥＧ１Ｌ…第１下限判定レジスタの
出力、Ｖ２ＳＬ…第２ＶＣＯの発振周波数帯域の選択制
御信号、ＫＳＬ０，ＫＳＬ１…第２分周器の分周比の選
択制御信号、ＲＥＧ２Ｈ…第２上限判定レジスタの出
力、ＲＥＧ２Ｌ…第２下限判定レジスタの出力、５１０
…パラレル／シリアル変換器、５１１…遅延素子、５２
１…６ビットカウンタ、５２２…デコーダ、５２３…幅
拡大回路、５２４，５２５，５３１，５３２，５３３…
遅延素子、５３４…４入力ＡＮＤゲート回路、ＣＫＯＵ
Ｔ…クロック信号。101, 311... Phase comparator, first phase comparator, 10
2,313 ... Low Pass Filter (LPF)
ter), 1st LPF, 103, 313 ... Voltage Controlled Oscillator (VCO) 1st VC
O, 104, 314: frequency divider, first frequency divider, 105, 2
05, 330: control voltage detection unit, 106, 331: control unit, first control unit, Vi: input signal, Vc: control voltage, I
CK: internal clock, CB, CD: control signal, VMR:
Detection results, 201, 321... Second phase comparator, 202,
322: second LPF, 203, 323: second VCO, 2
04, 324: second frequency divider, 206, 332: second control unit, Vi1: first input signal, Vi2: second input signal, V
c1: first control voltage, Vc2: second control voltage, ICK1
... First internal clock, ICK2 ... Second internal clock, C
B1, CD1, CB2, CD2... Control signals, CB1c,
CD1c, CB2c, CD2c... Control signal, VMR1,
VMR2: detection result, 300: signal processing LSI for CD-ROM, 315, 316, 325, 326: prescaler frequency divider, 350: CPU (microprocessor),
Vss: first power supply potential (ground potential), Vdd: second power supply potential, 317, 318, 327, 328: resistance, 3
19, 329: Capacitance element, 333: Busy signal generator,
334: interface unit, 335: transfer signal generation unit,
401 ... analog switch, 402 ... A / D converter, 4
03: compressor, 404: magnitude comparator,
405: first upper limit determination register, 406: first lower limit determination register, 407: second upper limit determination register, 408: second lower limit determination register, 411: first upper limit register, 4
12, a first lower limit register, 413, a second upper limit register, 414, a second lower limit register, 415, a selector,
CSW: control signal, CSEL: selection signal, LIMc (L
IM1H, LIM1L, LIM2H, LIM2L) ... control signal, EN1H, EN1L, EN2H, EN2L ... enable signal, 409 ... update detection unit, 410 ... busy flag registers, 421 to 424 ... flag registers, 42
5-428 exclusive OR gate circuit, 429 4-input OR gate circuit, XLTOUT latch signal, BUS
Y: busy signal 501: first PLA 501, 502 ...
2nd PLA 502, 503: 1st selector, 504: 2nd selector, 505: 1st register, 506: 2nd register, V1SL0, V1SL1 ... selection control signal of oscillation frequency band of 1st VCO, KSL2, KSL3 ... 1st frequency division REG1H: output of the first upper limit determination register, REG1L: output of the first lower limit determination register, V2SL: selection control signal of the oscillating frequency band of the second VCO, KSL0, KSL1: second minute REG2H: output of the second upper limit determination register, REG2L: output of the second lower limit determination register, 510
... Parallel / serial converter, 511 ... Delay element, 52
1 ... 6-bit counter, 522 ... decoder, 523 ... width expansion circuit, 524, 525, 531, 532, 533 ...
Delay element, 534... 4-input AND gate circuit, CKOU
T: Clock signal.
Claims (11)
部分的な重なりを持つ複数の発振周波数帯域を備える電
圧制御発振手段と、 前記電圧制御発振手段へ供給される制御電圧の電位を検
出する制御電圧検出手段と、 前記制御電圧検出手段による検出結果及び所望の発振周
波数に基づき、前記電圧制御発振手段の発振周波数帯域
を選択して設定する制御手段と、 を有する発振制御装置。An oscillation frequency is controlled by a control voltage,
Voltage-controlled oscillating means having a plurality of oscillation frequency bands having partial overlap, control-voltage detecting means for detecting a potential of a control voltage supplied to the voltage-controlled oscillating means, detection results by the control voltage detecting means, A control means for selecting and setting an oscillation frequency band of the voltage-controlled oscillation means based on a desired oscillation frequency.
された分周比に分周する分周手段を有し、 前記制御手段は、前記制御電圧検出手段による検出結果
及び所望の発振周波数に基づき、前記電圧制御発振手段
の発振周波数帯域を選択して設定し、前記分周手段の分
周比を設定する請求項１記載の発振制御装置。2. A frequency dividing means for dividing an output signal of said voltage controlled oscillating means to a set dividing ratio, wherein said controlling means adjusts a detection result by said control voltage detecting means and a desired oscillation frequency. 2. The oscillation control device according to claim 1, wherein an oscillation frequency band of said voltage controlled oscillation means is selected and set based on said frequency control means, and a frequency division ratio of said frequency division means is set.
発振手段へ供給される制御電圧の電位と所定の上限値及
び下限値との比較を行い、 前記制御手段は、前記制御電圧の電位が前記所定の上限
値より大きい、または、前記制御電圧の電位が前記所定
の下限値より小さい場合に、前記電圧制御発振手段の発
振周波数帯域の選択、或いは、前記分周手段の分周比を
変更設定する請求項１記載の発振制御装置。3. The control voltage detection means compares the potential of the control voltage supplied to the voltage control oscillation means with predetermined upper and lower limits, and the control means determines that the potential of the control voltage is When the voltage is larger than the predetermined upper limit or the potential of the control voltage is smaller than the predetermined lower limit, selection of an oscillation frequency band of the voltage control oscillating means or change of a dividing ratio of the frequency dividing means 2. The oscillation control device according to claim 1, wherein the setting is performed.
の発振周波数帯域の選択を、該発振周波数帯域における
前記所望の発振周波数より高域の周波数マージンまたは
前記所望の発振周波数より低域の周波数マージンを考慮
して行う請求項１記載の発振制御装置。4. The control means selects an oscillation frequency band of the voltage controlled oscillation means by selecting a frequency margin higher than the desired oscillation frequency or a frequency lower than the desired oscillation frequency in the oscillation frequency band. 2. The oscillation control device according to claim 1, wherein the oscillation control is performed in consideration of a margin.
回路を含む請求項１記載の発振制御装置。5. The oscillation control device according to claim 1, wherein said control means includes a programmable logic circuit.
部分的な重なりを持つ複数の発振周波数帯域を備える複
数の電圧制御発振手段と、 前記複数の電圧制御発振手段へそれぞれ供給される制御
電圧の電位を検出する制御電圧検出手段と、 前記制御電圧検出手段による検出結果及び所望の発振周
波数に基づき、前記複数の電圧制御発振手段の発振周波
数帯域をそれぞれ選択して設定する制御手段とを有する
発振制御装置。6. An oscillation frequency is controlled by a control voltage,
A plurality of voltage controlled oscillating means provided with a plurality of partially overlapped oscillating frequency bands; a control voltage detecting means for detecting a potential of a control voltage supplied to each of the plurality of voltage controlled oscillating means; A control means for selecting and setting an oscillation frequency band of each of the plurality of voltage controlled oscillation means based on a detection result by the means and a desired oscillation frequency.
をそれぞれ設定された分周比で分周する複数の分周手段
を有し、 前記制御手段は、前記制御電圧検出手段による検出結果
及び所望の発振周波数に基づき、前記複数の電圧制御発
振手段の発振周波数帯域をそれぞれ選択して設定し、前
記複数の分周手段の分周比をそれぞれ設定する請求項６
記載の発振制御装置。7. A plurality of frequency dividers each of which divides an output signal of each of the plurality of voltage controlled oscillators by a set frequency division ratio, wherein the control means detects a detection result by the control voltage detection means and 7. The oscillating frequency bands of the plurality of voltage controlled oscillating means are respectively selected and set based on a desired oscillating frequency, and the dividing ratios of the plurality of frequency dividing means are respectively set.
The oscillation control device according to the above.
圧制御発振手段へそれぞれ供給される制御電圧の電位と
所定の上限値及び下限値との比較を行い、 前記制御手段は、それぞれの電圧制御発振手段につい
て、前記制御電圧の電位が前記所定の上限値より大き
い、または、前記制御電圧の電位が前記所定の下限値よ
り小さい場合に、該電圧制御発振手段の発振周波数帯域
の選択、或いは、前記分周手段の分周比を変更設定する
請求項６記載の発振制御装置。8. The control voltage detecting means compares a potential of a control voltage supplied to each of the plurality of voltage controlled oscillating means with a predetermined upper limit value and a lower limit value. For the control oscillating means, when the potential of the control voltage is larger than the predetermined upper limit, or when the potential of the control voltage is smaller than the predetermined lower limit, selecting an oscillation frequency band of the voltage controlled oscillating means, or 7. The oscillation control device according to claim 6, wherein the frequency dividing ratio of said frequency dividing means is changed and set.
の発振周波数帯域のそれぞれの選択を、該発振周波数帯
域における前記所望の発振周波数より高域の周波数マー
ジンまたは前記所望の発振周波数より低域の周波数マー
ジンを考慮して行う請求項６記載の発振制御装置。9. The control means selects each of the oscillation frequency bands of the voltage controlled oscillation means by selecting a frequency margin higher than the desired oscillation frequency in the oscillation frequency band or a frequency margin lower than the desired oscillation frequency. 7. The oscillation control device according to claim 6, wherein the oscillation control is performed in consideration of a frequency margin of the oscillation.
電圧制御発振手段へそれぞれ供給される制御電圧を時分
割に入力して該制御電圧の電位を検出する請求項６記載
の発振制御装置。10. The oscillation control device according to claim 6, wherein said control voltage detection means detects a potential of said control voltage by inputting a control voltage supplied to each of said plurality of voltage controlled oscillation means in a time division manner.
理回路を含む請求項６記載の発振制御装置。11. The oscillation control device according to claim 6, wherein said control means includes a programmable logic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068465A JPH10271002A (en) | 1997-03-21 | 1997-03-21 | Oscillation controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068465A JPH10271002A (en) | 1997-03-21 | 1997-03-21 | Oscillation controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10271002A true JPH10271002A (en) | 1998-10-09 |
Family
ID=13374475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9068465A Pending JPH10271002A (en) | 1997-03-21 | 1997-03-21 | Oscillation controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10271002A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-03-21 JP JP9068465A patent/JPH10271002A/en active Pending
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