JPH10269698A - Digital signal recording method and reproducing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain the signal recording method to be even applicable to the case of an excess of a fluctuation width of a buffer caused by a data error by detecting it that a time from receiving a digital signal to recording this signal on a recording medium becomes longer than a prescribed time and controlling the recording signal. SOLUTION: In a data input I/F circuit 102, packet input timing for generating time information with internal timing is outputted to a time stamp processing circuit 104, and a packet data is outputted to a data bus. At this time, the input is converted into a data in a word form corresponding to a data bus width of a buffer RAM 103, and write timing synchronized with this data is generated and outputted to an address control circuit 105. In a recording signal processing circuit 106, the written packet data is read out, while its reading timing is outputted to the address control circuit 105, and an error correcting code is generated and added to the data. In the address control circuit 105, an excess of timing difference is detected, so as to control the recording signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ディジタル映像信
号を記録再生するディジタル信号記録方法及び再生方法
に関し、特にディジタル圧縮映像信号を記録するディジ
タル信号記録方法及び再生方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal recording method for recording and reproducing a digital video signal, and more particularly to a digital signal recording method and a reproducing method for recording a digital compressed video signal.

【０００２】[0002]

【従来の技術】日経エレクトロニクス １９９６．９．
２（ｎｏ．６６９）１４９頁から１６４頁に記載のよう
に、衛星を用いたディジタル放送が実用化されている。
この技術に記載のように、送信側では、圧縮した映像信
号や音声信号をパケット形式のディジタル信号に変換
し、これを複数チャンネル多重して送信する。受信側で
は、選局したチャンネルのパケットのみを選択して映像
信号や音声信号の伸長を行うことにより、高品質で多チ
ャンネルの番組サービスを実現している。2. Description of the Related Art Nikkei Electronics 1996.
2 (No. 669), pages 149 to 164, digital broadcasting using satellites has been put to practical use.
As described in this technique, the transmitting side converts a compressed video signal or audio signal into a packet-format digital signal, multiplexes the digital signal in a plurality of channels, and transmits the digital signal. On the receiving side, a high-quality multi-channel program service is realized by selecting only the packets of the selected channel and expanding the video signal and the audio signal.

【０００３】本発明は、受信側で選択されたパケット形
式のディジタル信号を記録媒体に記録再生することを目
的としており、従来、このような技術は無かった。An object of the present invention is to record and reproduce a digital signal in a packet format selected on the receiving side on a recording medium, and there has been no such technique in the past.

【０００４】[0004]

【発明が解決しようとする課題】記録媒体として、例え
ばＶＴＲに記録再生する場合、記録レートは一定のレー
トにする必要があるが、これに対して、上記記載の従来
の技術のように、受信側で選択したパケットは、圧縮し
た映像信号なのでデータレートは任意であり、チャンネ
ルや同じチャンネルでも番組内容によって異なってお
り、しかも時分割されて送られてくるために一時的に変
動する可能性がある。この変動幅にある程度対応できる
様にバッファを設けてシステムを設計したとしても、圧
縮した信号のデータレートが任意であるために完全に対
応することは不可能である。In the case of recording / reproducing on a VTR as a recording medium, for example, the recording rate needs to be a constant rate. The packet selected on the side is a compressed video signal, so the data rate is arbitrary, and the channel or the same channel varies depending on the program content. is there. Even if a system is designed by providing a buffer so as to cope with this fluctuation range to some extent, it is impossible to completely cope with it because the data rate of the compressed signal is arbitrary.

【０００５】さらに、再生に於いては、別のシステムで
記録された記録媒体や、データ誤りによる誤動作によっ
てバッファの変動幅を超える場合が考えられる。Further, in reproduction, there is a case where the fluctuation range of the buffer is exceeded due to a recording medium recorded by another system or a malfunction due to a data error.

【０００６】本発明の目的は、上記のような問題の発生
を検出し、これに対応可能なディジタル信号記録方法及
び再生方法を提供することにある。An object of the present invention is to provide a digital signal recording method and a reproducing method capable of detecting occurrence of the above-described problem and coping with the detection.

【０００７】[0007]

【課題を解決するための手段】上記目的は、ディジタル
信号を受信してから、記録媒体上に記録される迄の時間
が、所定の時間より大きくになったことを検出し、記録
信号の制御を行う記録制御することにより達成できる。SUMMARY OF THE INVENTION It is an object of the present invention to detect that the time from receiving a digital signal to recording it on a recording medium is longer than a predetermined time, and to control the recording signal. Can be achieved by controlling the recording.

【０００８】また、他の実施例において、ディジタル信
号を再生してから、出力する迄の時間が、所定の時間範
囲より大きくになったことを検出し、記録信号の制御を
行うことにより達成できる。In another embodiment, it can be achieved by detecting that the time from reproducing a digital signal to outputting the digital signal becomes larger than a predetermined time range, and controlling the recording signal. .

【０００９】[0009]

【発明の実施の形態】以下、本発明の一実施例を図を用
いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings.

【００１０】まず、実施例１について説明する。図１は
本発明のディジタル信号記録方法を適用したディジタル
信号記録装置の構成例である。図１において、１０１は
ディジタル信号入力端子、１０２はデータ入力Ｉ／Ｆ回
路、１０３はバッファＲＡＭ、１０４はタイムスタンプ
処理回路、１０５はアドレス制御回路、１０６は記録信
号処理回路、１０７はマイコン、１０８は記録制御回
路、１０９は記録データ出力端子である。First, a first embodiment will be described. FIG. 1 shows a configuration example of a digital signal recording apparatus to which the digital signal recording method of the present invention is applied. In FIG. 1, 101 is a digital signal input terminal, 102 is a data input I / F circuit, 103 is a buffer RAM, 104 is a time stamp processing circuit, 105 is an address control circuit, 106 is a recording signal processing circuit, 107 is a microcomputer, 108 Is a recording control circuit, and 109 is a recording data output terminal.

【００１１】まず、ディジタル信号入力端子１０１に入
力される信号の形態について図２を用いて説明する。図
２において、２００はパケット、２０１は時間情報、２
０２は制御情報を示している。図２（ａ）が、圧縮され
た映像信号や音声信号または情報信号がまとめられてい
るパケット形式のディジタル信号でパケットデータ２０
０である。パケットの長さはディジタル放送の形態によ
り異なり、例えば１８８バイト、あるいは１４０バイト
で送られてくる。パケットの構成もディジタル放送の形
態により異なり、例えば図２（ｂ）のように、パケット
データ２００の先頭に４バイトのヘッダーを設け、時間
情報２０１と制御情報２０２を付加して送られる場合が
ある。時間情報２０１にはパケットデータ２００が送ら
れてくるタイミングが書き込まれており、図２（ｂ）の
ように時間情報２０１が付加されてくる場合は、このま
まパケットデータ２００と共に時間情報２０１を記録す
る。再生時はこれを基準にパケットデータ２００を出力
することによって、記録時のパケットの時間間隔を再現
することが出来る。図２（ａ）のように時間情報２０１
が付加されていないパケットが入力された場合は、内部
で生成したタイミングで時間情報を生成して図２（ｂ）
のような構成に変換して記録する。First, the form of a signal input to the digital signal input terminal 101 will be described with reference to FIG. In FIG. 2, 200 is a packet, 201 is time information, 2
02 indicates control information. FIG. 2A is a packet format digital signal in which a compressed video signal, audio signal, or information signal is collected, and packet data 20 is shown.
0. The length of the packet differs depending on the type of digital broadcasting, and is transmitted, for example, in 188 bytes or 140 bytes. The packet configuration also differs depending on the form of digital broadcasting. For example, as shown in FIG. 2B, a packet data 200 may be sent with a 4-byte header provided at the beginning and time information 201 and control information 202 added. . The timing at which the packet data 200 is sent is written in the time information 201, and when the time information 201 is added as shown in FIG. 2B, the time information 201 is recorded together with the packet data 200 as it is. . By outputting the packet data 200 on the basis of this at the time of reproduction, the time interval of the packet at the time of recording can be reproduced. Time information 201 as shown in FIG.
When a packet to which no is added is input, time information is generated at the internally generated timing, and time information is generated as shown in FIG.
And then record it.

【００１２】次に、図１の動作について説明する。ディ
ジタル信号入力端子１０１から入力された図２（ａ）に
示すようなパケットデータ２００は、データ入力Ｉ／Ｆ
回路１０２に入力される。データ入力Ｉ／Ｆ回路１０２
では、内部のタイミングで時間情報を生成するためのパ
ケット入力タイミングをタイムスタンプ処理回路１０４
に出力し、パケットデータをバッファＲＡＭ１０３のデ
ータバス幅に対応したワード形式のデータに変換してデ
ータをデータバスに出力し、データに同期した書込みタ
イミングを生成してアドレス制御回路１０５に出力す
る。タイムスタンプ処理回路１０４では、パケット入力
タイミングに基づいて時間情報を生成しデータバスに出
力し、時間情報書込みタイミングをアドレス制御回路１
０５に出力して、バッファＲＡＭ１０３の対応するパケ
ットのアドレスに時間情報を書き込んでいる。記録信号
処理回路１０６では、書き込まれたパケットのデータを
読み出しタイミングをアドレス制御回路１０５に出力し
ながら読みだし、誤り訂正符号を生成してデータに付加
し、一定レートの記録データを生成して記録制御回路１
０８に出力する。記録制御回路１０８ではマイコン１０
７の制御に従い、記録データの制御を行い、ここでは図
示していないが記録媒体に出力する。ここで、アドレス
制御回路１０５の動作について図３を用いて説明する。
図３で、３０１はアドレス出力端子、３０２は超過検出
フラグ出力端子、３０３は切替回路。３０４は差分超過
検出回路、３０５書込みアドレス生成回路、３０６は読
み出しアドレス生成回路、３０７は時間情報書込みタイ
ミング入力端子、３０８は書込みタイミング入力端子、
３０９は読み出しタイミング入力端子である。書込みタ
イミング入力端子３０８からのタイミング信号で書込み
アドレス生成回路３０５はカウントアップし、バッファ
ＲＡＭ１０３の書込みアドレスと書込みタイミングを生
成する。また、読み出しタイミング入力端子３０９から
のタイミング信号で読み出しアドレス生成回路３０６は
カウントアップし、バッファＲＡＭ１０３の読み出しア
ドレスを生成しする。バッファＲＡＭ１０３の読み出し
と書込みの切替は切替回路３０３で行い、書込みアドレ
ス生成回路３０５で生成したタイミングを用いて切り替
え、バッファＲＡＭ１０３のアドレスをアドレス出力端
子３０１から出力する。差分超過検出回路３０４では、
書込みアドレスと読み出しアドレスの差分を常にモニタ
ーして、一定の値以内になっているかを監視し、一定の
値以上になった時に超過検出フラグを超過検出フラグ出
力端子３０２から出力する。図４が差分超過検出回路３
０４の動作を示したタイミング図である。図４（ａ）が
書込みアドレスと読み出しアドレスの関係を示したもの
で、横軸が時間、縦軸がアドレスを示している。また、
図４（ｂ）はパケットの入力タイミングを表している。
書込みアドレスはパケットの入力毎にカウントアップし
て行き、パケットの間隔が狭くなるほど、つまり入力す
るデータレートが高くなるほど読み出しアドレスから離
れて行くのに対し、読み出しアドレスは一定レートで読
み出されるので単調にカウントアップして行く。つま
り、書込みアドレスと読み出しアドレスの差分が、その
ままパケットが入力してから読み出されるまでの時間差
を表すことになる。この時間差は、バッファＲＡＭ１０
３の容量を規定することになり、記録再生装置の互換性
を考慮すると一定の値にすることが必要である。一定の
値にしなければ、記録再生装置によって記録できたり出
来なかったり、また、別の記録装置で記録されたものが
再生できないという問題が生じる。また、バッファＲＡ
Ｍ１０３の容量以上の時間差となったときは、以前書き
込んだデータを破壊することになるので、誤った記録デ
ータが出力されることになり、記録データの出力を止め
る必要がある。Next, the operation of FIG. 1 will be described. The packet data 200 input from the digital signal input terminal 101 as shown in FIG.
The signal is input to the circuit 102. Data input I / F circuit 102
Then, the packet input timing for generating the time information at the internal timing is determined by the time stamp processing circuit 104.
, And converts the packet data into word-format data corresponding to the data bus width of the buffer RAM 103, outputs the data to the data bus, generates a write timing synchronized with the data, and outputs the write timing to the address control circuit 105. The time stamp processing circuit 104 generates time information based on the packet input timing and outputs the time information to the data bus.
05, and time information is written to the address of the corresponding packet in the buffer RAM 103. The recording signal processing circuit 106 reads the data of the written packet while outputting the read timing to the address control circuit 105, generates an error correction code and adds it to the data, and generates and records the recording data at a constant rate. Control circuit 1
08. In the recording control circuit 108, the microcomputer 10
The print data is controlled according to the control of No. 7, and is output to a print medium (not shown). Here, the operation of the address control circuit 105 will be described with reference to FIG.
In FIG. 3, reference numeral 301 denotes an address output terminal, 302 denotes an excess detection flag output terminal, and 303 denotes a switching circuit. 304 is a difference excess detection circuit, 305 a write address generation circuit, 306 is a read address generation circuit, 307 is a time information write timing input terminal, 308 is a write timing input terminal,
309 is a read timing input terminal. The write address generation circuit 305 counts up by a timing signal from the write timing input terminal 308, and generates a write address and a write timing of the buffer RAM 103. The read address generation circuit 306 counts up by a timing signal from the read timing input terminal 309 to generate a read address of the buffer RAM 103. Switching between reading and writing of the buffer RAM 103 is performed by the switching circuit 303, using the timing generated by the write address generation circuit 305, and the address of the buffer RAM 103 is output from the address output terminal 301. In the excess difference detection circuit 304,
The difference between the write address and the read address is constantly monitored to check whether the difference is within a certain value. When the difference exceeds the certain value, an excess detection flag is output from the excess detection flag output terminal 302. FIG. 4 shows the difference excess detection circuit 3
FIG. 4 is a timing chart showing the operation of the circuit No. 04. FIG. 4A shows the relationship between the write address and the read address, with the horizontal axis representing time and the vertical axis representing address. Also,
FIG. 4B shows the input timing of the packet.
The write address counts up each time a packet is input. The closer the packet interval is, that is, the higher the input data rate is, the farther the write address is from the read address, whereas the read address is read at a constant rate, so it is monotonous. Count up and go. That is, the difference between the write address and the read address represents the time difference from when the packet is input as it is until the packet is read. This time difference is determined by the buffer RAM 10
Therefore, it is necessary to set the capacity to a certain value in consideration of the compatibility of the recording / reproducing apparatus. If the value is not set to a certain value, there arises a problem that recording or reproduction cannot be performed by a recording / reproducing device, or that data recorded by another recording device cannot be reproduced. The buffer RA
If the time difference exceeds the capacity of M103, the previously written data will be destroyed, so that erroneous recording data will be output, and it is necessary to stop outputting the recording data.

【００１３】なお、本実施例では、バッファの書込み／
読み出しアドレスの差分を求めることにより、記録され
るまでの時間を検出したが、例えば、読み出しアドレス
の以外にも、一定周期でカウントするカウンタの値と書
込みアドレスを比較することでも検出できる。また、パ
ケットデータと共に記録する時間情報と書込みアドレス
を比較することでも検出できる。この様に、書込みアド
レスとアクセスした時間を比較することで時間差を検出
できる。In this embodiment, the buffer writing / writing is performed.
The time until recording is detected by calculating the difference between the read addresses. However, for example, the time can be detected by comparing the value of a counter that counts at a fixed cycle with the write address in addition to the read address. Further, it can also be detected by comparing the write address with the time information recorded together with the packet data. In this manner, a time difference can be detected by comparing the write address with the access time.

【００１４】次に、マイコン１０７の制御について図５
のフローチャートを用いて説明する。図５は、記録開始
からのフローを示したもので、ステップ５０１で書込み
／読み出しアドレスの初期化などの記録開始処理を行
い、ステップ５０２で記録処理を行い記録動作を開始す
る。ステップ５０３でアドレスの差分の確認処理を行
い、ステップ５０４で差分超過を検出したかどうかの判
断を行い、検出しない場合は記録処理を継続し、検出し
た場合はステップ５０５で記録中止処理を行う。記録中
止処理では、例えば記録制御回路１０８で記録データを
ゲートし、記録データの出力を止める処理を行う。ある
いは、差分の超過検出が一時的なもであることを想定し
て、図５の点線のようにステップ５０１の記録開始処理
に戻って記録を再開するようにし、これを何度か繰り返
した後に記録データを止めるようにしてもよい。また、
これらの処理を実施例ではマイコンで行っているが、ハ
ードウェア的に行ってもよい。Next, the control of the microcomputer 107 will be described with reference to FIG.
This will be described with reference to the flowchart of FIG. FIG. 5 shows a flow from the start of recording. In step 501, recording start processing such as initialization of a write / read address is performed, and in step 502, recording processing is performed to start a recording operation. At step 503, a process for confirming the address difference is performed. At step 504, it is determined whether or not an excess of the difference has been detected. If not detected, the recording process is continued. If detected, a recording stop process is performed at step 505. In the recording stop processing, for example, the recording control circuit 108 gates the recording data and stops the output of the recording data. Alternatively, assuming that the excess detection of the difference is temporary, the process returns to the recording start process of step 501 and resumes the recording as shown by the dotted line in FIG. 5, and after repeating this several times, The recording data may be stopped. Also,
In the embodiment, these processes are performed by the microcomputer, but may be performed by hardware.

【００１５】次に、以上述べたディジタル信号記録装置
で記録したディジタル信号の再生処理について説明す
る。図６は本発明のディジタル信号方法を適用したディ
ジタル信号再生装置の構成例である。図６において、６
０１はディジタル信号出力端子、６０２はデータ出力Ｉ
／Ｆ回路、６０３はバッファＲＡＭ、６０４はタイムス
タンプ処理回路、６０５はアドレス制御回路、６０６は
再生信号処理回路、６０７はマイコン、６０９は再生デ
ータ入力端子である。再生データ入力端子６０９から入
力された再生データは、再生信号処理回路６０６で誤り
訂正処理を行ってデータをデータバスに出力し、書込み
タイミングをアドレス制御回路６０５に出力して誤り訂
正処理したデータをバッファＲＡＭ６０３に書き込む。
バッファＲＡＭ６０３に書き込まれたデータの読み出し
は、まず、マイコン６０７から出力開始フラグをアドレ
ス制御回路６０５に出力し、アドレス制御回路６０５で
時間情報の書き込まれているアドレスをバッファＲＡＭ
６０３に出力し、そのタイミング信号をタイムスタンプ
処理回路６０４に出力する。タイムスタンプ処理回路６
０４では、アドレス制御回路６０５からのタイミング信
号によりバッファＲＡＭ６０３から出力した時間情報を
データバスから取り込み、時間情報と内部時間情報の比
較を行い一致を検出したらタイミングをデータ出力Ｉ／
Ｆ回路６０２に出力し、データ出力Ｉ／Ｆ回路６０２か
ら読みだしタイミング信号をアドレス制御回路６０５に
出力して、バッファＲＡＭ６０３から出力したデータを
データバスから取り込み基のパケットデータ２００を出
力する。パケットデータ２００の出力が終わったら再び
次のパケットの時間情報を読み出し、次のパケットの読
み出しに備える。Next, a reproduction process of a digital signal recorded by the above-described digital signal recording apparatus will be described. FIG. 6 shows a configuration example of a digital signal reproducing apparatus to which the digital signal method of the present invention is applied. In FIG. 6, 6
01 is a digital signal output terminal, 602 is a data output I
/ F circuit, 603 is a buffer RAM, 604 is a time stamp processing circuit, 605 is an address control circuit, 606 is a reproduction signal processing circuit, 607 is a microcomputer, and 609 is a reproduction data input terminal. The reproduction data input from the reproduction data input terminal 609 is subjected to error correction processing in a reproduction signal processing circuit 606 to output data to a data bus, and write timing is output to an address control circuit 605 to output the error-corrected data. Write to the buffer RAM 603.
To read the data written in the buffer RAM 603, first, an output start flag is output from the microcomputer 607 to the address control circuit 605, and the address where the time information is written by the address control circuit 605 is stored in the buffer RAM 603.
603, and outputs the timing signal to the time stamp processing circuit 604. Time stamp processing circuit 6
In step 04, the time information output from the buffer RAM 603 is fetched from the data bus in response to the timing signal from the address control circuit 605, and the time information is compared with the internal time information.
The data is output to the F circuit 602, the read timing signal is output from the data output I / F circuit 602 to the address control circuit 605, the data output from the buffer RAM 603 is fetched from the data bus, and the base packet data 200 is output. When the output of the packet data 200 is completed, the time information of the next packet is read again to prepare for reading the next packet.

【００１６】次に、アドレス制御回路６０５の動作につ
いて図７を用いて説明する。図７で、７０１はアドレス
出力端子、７０２は超過検出フラグ出力端子、７０３は
切替回路。７０４は差分範囲超過検出回路、７０５書込
みアドレス生成回路、７０６は読み出しアドレス生成回
路、７０７は出力開始制御信号入力端子、７０８は読み
出しタイミング入力端子、７０９は書込みタイミング入
力端子である。再生装置のアドレス制御回路６０５の基
本動作は、記録装置のアドレス制御回路１０５とほぼ同
様であり、読み出しタイミング信号を入力した読み出し
アドレス生成回路７０６と書込みタイミング信号を入力
した書込みアドレス生成回路７０５でそれぞれ読み出し
アドレス、書込みアドレスを生成し、書込みアドレスの
タイミングで切替回路７０３を制御してアドレスを出力
する。読み出しの開始は、出力開始制御信号入力端子７
０７から読み出しアドレス生成回路７０６に入力される
出力開始制御信号を許可信号として、時間情報が書き込
まれているアドレスを生成して読み出し動作を開始す
る。生成した読み出しアドレスと書込みアドレスは、差
分範囲超過検出回路７０４に入力されて差分が一定の範
囲内に入っているかの確認を行う。図８は、この確認動
作を説明するタイミング図である。図８（ａ）は、書込
みアドレスと読み出しアドレスの関係を示したもので、
横軸が時間、縦軸がアドレス、太点線が書込みアドレ
ス、実線の折れ線が読み出しアドレス、細点線がバッフ
ァＲＡＭで記憶している記憶保持範囲を示している。ま
た、図８（ｂ）はパケット間隔が短い場合の出力タイミ
ング、図８（ｃ）はパケット間隔が長い場合の出力タイ
ミングを表している。図８（ａ）の折れ線で示した読み
出しアドレスの平坦な部分は、パケットの時間情報と内
部時間情報の比較を行い、出力タイミングまで出力を待
機している部分で、右上がりの部分がパケットを出力し
ている部分である。書込みアドレスと記憶保持範囲は、
書き込む速度より読み出す速度が速いので、少なくとも
１パケットを書き込む時間の時間差で最小値が決まり、
バッファＲＡＭの容量で最大値が決まる。図４（ｂ）の
ように出力までの待機が短く、次々にパケットが出力さ
れる場合は書込みアドレスに接近してきて、書込みアド
レスと読み出しアドレスの差分が小さくなり、書込んで
から読み出すまでの時間も短くなる。図６（ａ）の白四
角で示す記憶保持範囲の境界が時間差の最小値となる。
この境界を超えた場合、パケットの読み出しを開始した
場合、書き込む速度より読み出す速度が速いので、書込
みアドレスを追い越してしまい、誤ったデータを出力し
てしまう。逆に図４（ｃ）のように出力までの待機が長
く、パケットがなかなか出力されない場合、書込みアド
レスと読み出しアドレスの差分が大きくなり、書込んで
から読み出すまでの時間も長くなる。図６（ａ）の黒四
角で示す記憶保持範囲の境界が時間差の最大値となる。
この境界を超えた場合、バッファＲＡＭの容量を超える
ことになるので、書込みアドレスに食い込み、誤ったデ
ータを出力してしまう。以上のように、データ出力中は
差分が最小値から最大値迄の範囲内にあることが必要で
ある。差分範囲超過検出回路７０４では、アドレスの差
分範囲を確認し、差分が範囲外になった場合は超過検出
フラグをマイコン６０７に出力する。このとき差分範囲
は余裕を持たせて、検出しても誤ったデータを出力しな
い様にする。次に、超過検出フラグをマイコン６０７で
検出したときの動作について図９のフローチャートを用
いて説明する。基本動作は記録のときと同様である。ス
テップ９０１でデータの出力開始処理を行い、書込み、
読み出しアドレスの初期化や、出力開始フラグの出力を
行い、ステップ９０２でデータの出力を開始し、それと
同時にステップ９０３でアドレスの差分の確認処理を始
める。ステップ９０４で差分範囲超過を検出したかどう
かの判断を行い、検出しない場合は出力処理を継続し、
検出した場合はステップ９０５で出力中止処理を行う。
出力中止処理では、データ出力Ｉ／Ｆ回路６０２でパケ
ットデータの出力を止める処理を行う。例えばデータ出
力Ｉ／Ｆ回路６０２で出力するパケットデータをゲート
し、パケットデータの出力を止める処理を行う。あるい
は、パケットデータの出力をゲートしないで、タイムス
タンプ処理回路６０４からの出力タイミング信号をゲー
トすることで、パケットの出力を止めてもよい。また、
差分の超過検出が一時的なもであることを想定して、図
５の点線のようにステップ９０１の出力開始処理に戻っ
て出力を再開するようにし、これを何度か繰り返した後
にパケットデータを止めるようにしてもよい。また、こ
れらの処理を実施例ではマイコンで行っているが、ハー
ドウェア的に行ってもよい。Next, the operation of the address control circuit 605 will be described with reference to FIG. In FIG. 7, 701 is an address output terminal, 702 is an excess detection flag output terminal, and 703 is a switching circuit. 704 is a difference range excess detection circuit, 705 is a write address generation circuit, 706 is a read address generation circuit, 707 is an output start control signal input terminal, 708 is a read timing input terminal, and 709 is a write timing input terminal. The basic operation of the address control circuit 605 of the reproducing apparatus is almost the same as that of the address control circuit 105 of the recording apparatus. The read address generating circuit 706 to which the read timing signal is input and the write address generating circuit 705 to which the write timing signal is input are respectively used. A read address and a write address are generated, and the switching circuit 703 is controlled at the timing of the write address to output the address. The reading is started at the output start control signal input terminal 7
Using the output start control signal input from 07 to the read address generation circuit 706 as an enable signal, an address in which time information is written is generated and a read operation is started. The generated read address and write address are input to the difference range excess detection circuit 704 to check whether the difference is within a certain range. FIG. 8 is a timing chart for explaining this confirmation operation. FIG. 8A shows the relationship between the write address and the read address.
The horizontal axis indicates time, the vertical axis indicates address, the thick dotted line indicates the write address, the solid broken line indicates the read address, and the thin dotted line indicates the storage holding range stored in the buffer RAM. FIG. 8B shows the output timing when the packet interval is short, and FIG. 8C shows the output timing when the packet interval is long. The flat portion of the read address indicated by the broken line in FIG. 8A compares the packet time information with the internal time information, and waits for output until the output timing. This is the output part. The write address and storage range are
Since the reading speed is faster than the writing speed, the minimum value is determined by the time difference of at least one packet writing time,
The maximum value is determined by the capacity of the buffer RAM. As shown in FIG. 4B, the waiting time until output is short, and when packets are successively output, approaching the write address, the difference between the write address and the read address becomes small, and the time from writing to reading. Is also shorter. The boundary of the storage range indicated by the white square in FIG. 6A is the minimum value of the time difference.
When the boundary is exceeded, when reading a packet is started, the reading speed is faster than the writing speed, so that the write address is overtaken and erroneous data is output. Conversely, as shown in FIG. 4C, when the waiting time until output is long and a packet is not easily output, the difference between the write address and the read address becomes large, and the time from writing to reading becomes long. The boundary of the storage holding range indicated by the black square in FIG. 6A is the maximum value of the time difference.
If this boundary is exceeded, the capacity of the buffer RAM will be exceeded, so that it will go into the write address and output erroneous data. As described above, during data output, the difference needs to be within the range from the minimum value to the maximum value. The difference range excess detection circuit 704 checks the difference range of the address, and outputs an excess detection flag to the microcomputer 607 when the difference is out of the range. At this time, a margin is provided for the difference range so that erroneous data is not output even if detected. Next, the operation when the microcomputer 607 detects the excess detection flag will be described with reference to the flowchart in FIG. The basic operation is the same as for recording. In step 901, data output start processing is performed,
Initialization of a read address and output of an output start flag are performed, and output of data is started in step 902, and at the same time, confirmation processing of an address difference is started in step 903. In step 904, it is determined whether or not the difference range excess has been detected. If not, the output process is continued.
If it is detected, output stop processing is performed in step 905.
In the output stop processing, the data output I / F circuit 602 stops outputting the packet data. For example, the data output I / F circuit 602 gates the packet data output and performs processing to stop the output of the packet data. Alternatively, the output of the packet may be stopped by gating the output timing signal from the time stamp processing circuit 604 without gating the output of the packet data. Also,
Assuming that the detection of excess of the difference is temporary, the process returns to the output start process of step 901 to resume the output as shown by the dotted line in FIG. May be stopped. Further, in the embodiment, these processes are performed by the microcomputer, but may be performed by hardware.

【００１７】なお、本実施例では、バッファの書込み／
読み出しアドレスの差分を求めることにより、記録され
るまでの時間を検出したが、例えば、書込みアドレスの
以外にも、一定周期でカウントするカウンタの値と読み
出しアドレスを比較することでも検出できる。また、パ
ケットデータと共に記録する時間情報と読み出しアドレ
スを比較することでも検出できる。この様に、読み出し
アドレスとアクセスした時間を比較することで時間差を
検出できる。In this embodiment, the buffer writing / writing is performed.
Although the time until the recording is detected by calculating the difference between the read addresses, the time can be detected, for example, by comparing the read address with the value of a counter that counts at a constant cycle, in addition to the write address. Further, it can also be detected by comparing the read address with the time information recorded together with the packet data. Thus, a time difference can be detected by comparing the read address with the access time.

【００１８】次に、本発明のディジタル信号記録方法及
び再生方法を適用したところの、アナログ信号の記録再
生と共用したディジタル信号記録再生装置に応用した実
施例について説明する。実施例２はディジタルとアナロ
グの記録再生を共用したもので、同じ磁気テープにディ
ジタルとアナログの記録を混在することも可能である。
図１０は本発明のディジタル信号記録再生装置の構成例
である。図１０において、１００１はデータ入出力端
子、１００２はバッファＲＡＭ、１００３は記録再生信
号処理回路、１００４はマイコン、１００５はディジタ
ル記録制御回路、１００６はサーボ回路、１００７はキ
ャプスタン、１００８は磁気テープ、１００９はシリン
ダ、１０１０アナログ記録制御回路、１０１１はアナロ
グ信号記録再生回路、１０１２はアナログ入出力端子、
１０１３はアドレス制御回路である。データバスＩ／Ｆ
回路００１は、実施例１のデータバス入力Ｉ／Ｆ回路１
０２とデータバス出力Ｉ／Ｆ回路６０２とタイムスタン
プ処理回路１０４と６０４を共用したものであり、アド
レス制御回路１０１３や記録再生信号処理回路１００３
も記録と再生処理を共用したもので、実施例１と同様な
動作である。また、バッファＲＡＭ１００２は、シリン
ダ１００９を用いて磁気テープ１００８に記録再生する
装置であることから、１トラック分の容量を保持してい
る。次に動作について説明する。ここでは、アドレス制
御回路１０１３からマイコン１００４に出力される差分
超過フラグは、トラックと同じ一定周期で回るカウンタ
を用いて検出している。図１１が、記録時の基本動作を
説明するタイミング図である。図１１（ａ）が記録時に
入力するパケットを示し、下の数字がトラック周期のカ
ウンタで入力時の時間を示している。図１１（ｂ）はバ
ッファに書き込まれるアドレス位置を示しており、下の
数字がアドレスを示している。また、点線の四角で示し
たのがサーチデータを書き込む位置であり、サーチデー
タは高速再生用のデータで、入力されたパケットは直接
ここには書き込まないので、バッファの容量が実質少な
くなることになる。図１１（ａ）で入力されたパケット
は、矢印に従って図１１（ｂ）のアドレス位置に書き込
まれる。つまり、図１１（ａ）のカウント値０のタイミ
ングで入力されたパケットは、この時既にデータが詰ま
っていて、同じトラックのアドレス９の位置に書き込ま
れる。この様に、順番にパケットが書き込まれて行き、
図１１（ａ）の左上がり斜線のパケットがカウント値６
のタイミングで入力された時、次のトラックのアドレス
７の位置までずれて書き込まれることになる。これは、
１トラック以上の離れた位置に読み出されることを示し
ており、図１１（ｃ）の記録データとして出力している
位置なので誤った記録データを出力することになる。実
際には、検出する値を１トラック以下にし、誤った記録
データが出力されない様にする。以上の様に、入力タイ
ミングと書込みアドレス位置から、バッファ容量の超過
を検出することが出来る。書き込まれたデータは、１ト
ラックの時間で記録再生信号処理回路１００３で誤り訂
正符号の生成等を行い、図１１（ｃ）の記録データとし
て出力する。次に、アドレス制御回路１０１３からマイ
コン１００４に出力される差分超過フラグと、マイコン
１００４から出力される出力制御信号と記録制御信号に
ついて説明する。ディジタル記録時に、アドレス制御回
路１０１３からの差分超過フラグをマイコン１００４が
検出した場合は、マイコン１００４からディジタル記録
制御回路１００５にディジタル記録制御信号を出力し
て、ディジタル記録制御回路１００５でディジタル記録
データをゲートし、記録データの出力を止める処理を行
う。次に差分超過フラグ検出が一時的なものであること
を想定して、記録を再開するようにし、これを何度か繰
り返した後に記録データを止めるようにする。この後、
アナログ記録制御信号をアナログ記録制御回路１０１１
に出力して、アナログ信号を記録するようにしてもよ
い。ここで、これらの確認処理をディジタル記録制御信
号で記録データを止めたまま行い、差分超過フラグをマ
イコン１００４で一定時間監視して、記録可能なデータ
レートであるかを判断し、可能な場合に上記の記録動作
を行うようにしてもよい。また、記録不可能な場合はデ
ィジタル記録のモードにしないようにするなどの制御を
行う。Next, an embodiment will be described in which the digital signal recording method and the reproducing method of the present invention are applied to a digital signal recording / reproducing apparatus shared with recording / reproducing of an analog signal. In the second embodiment, digital and analog recording and reproduction are shared, and digital and analog recording can be mixed on the same magnetic tape.
FIG. 10 shows a configuration example of a digital signal recording / reproducing apparatus according to the present invention. 10, 1001 is a data input / output terminal, 1002 is a buffer RAM, 1003 is a recording / reproducing signal processing circuit, 1004 is a microcomputer, 1005 is a digital recording control circuit, 1006 is a servo circuit, 1007 is a capstan, 1008 is a magnetic tape, 1009 is a cylinder, 1010 is an analog recording control circuit, 1011 is an analog signal recording / reproducing circuit, 1012 is an analog input / output terminal,
1013 is an address control circuit. Data bus I / F
The circuit 001 is the data bus input I / F circuit 1 of the first embodiment.
02, the data bus output I / F circuit 602, and the time stamp processing circuits 104 and 604. The address control circuit 1013 and the recording / reproducing signal processing circuit 1003
Also, the recording and reproduction processing are shared, and the operation is the same as that of the first embodiment. The buffer RAM 1002 is a device that records and reproduces data on and from the magnetic tape 1008 using the cylinder 1009, and thus holds a capacity for one track. Next, the operation will be described. Here, the difference excess flag output from the address control circuit 1013 to the microcomputer 1004 is detected using a counter that rotates at the same fixed cycle as the track. FIG. 11 is a timing chart for explaining the basic operation at the time of recording. FIG. 11A shows a packet to be input at the time of recording, and the numbers below indicate the time at the time of input by the track cycle counter. FIG. 11B shows an address position to be written into the buffer, and the lower number indicates the address. The position indicated by the dotted rectangle is the position where the search data is written. The search data is data for high-speed reproduction, and the input packet is not directly written here, so that the capacity of the buffer is substantially reduced. Become. The packet input in FIG. 11A is written at the address position in FIG. 11B according to the arrow. That is, the packet input at the timing of the count value 0 in FIG. 11A is already packed with data at this time, and is written to the position of the address 9 on the same track. In this way, packets are written in order,
In FIG. 11 (a), the packet with the diagonal line rising to the left is the count value 6
When the data is input at the timing shown in FIG. this is,
This indicates that the data is read out at a position at least one track away, and erroneous recording data is output because the position is output as the recording data in FIG. 11C. In practice, the value to be detected is set to one track or less so that incorrect recording data is not output. As described above, the excess of the buffer capacity can be detected from the input timing and the write address position. The written data is subjected to generation of an error correction code in the recording / reproducing signal processing circuit 1003 in one track, and is output as the recording data in FIG. Next, the difference excess flag output from the address control circuit 1013 to the microcomputer 1004, and the output control signal and the recording control signal output from the microcomputer 1004 will be described. If the microcomputer 1004 detects a difference excess flag from the address control circuit 1013 during digital recording, the microcomputer 1004 outputs a digital recording control signal to the digital recording control circuit 1005, and the digital recording control circuit 1005 outputs the digital recording data. Gates and performs processing to stop output of recording data. Next, assuming that the difference excess flag detection is temporary, the recording is restarted, and after repeating this several times, the recording data is stopped. After this,
The analog recording control signal is sent to the analog recording control circuit 1011.
To record an analog signal. Here, these confirmation processes are performed while the recording data is stopped by the digital recording control signal, the difference excess flag is monitored by the microcomputer 1004 for a certain period of time, and it is determined whether or not the recording is at a recordable data rate. The above recording operation may be performed. If recording is not possible, control is performed such that the digital recording mode is not set.

【００１９】次に、再生時の動作について説明する。再
生時は記録可能なパケットが記録されたことになるの
で、基本的には差分の超過は有り得ないが、再生時の訂
正不可能な誤りなどに起因して差分範囲が超過すること
が考えられる。また、差分範囲に関しては実施例１で説
明したように、余裕を持たせ、フラグを検出した時点で
誤ったデータが出力されない様にする。ここでは再生時
でも、アドレス制御回路１０１３からマイコン１００４
に出力される差分超過フラグは、トラックと同じ一定周
期で回るカウンタを用いて検出している。図１２が、再
生時の基本動作を説明するタイミング図である。図１２
（ａ）が再生時の再生データを示し、点線の四角で示し
たのがサーチデータが書き込まれた位置である。図１２
（ｂ）はバッファに書き込まれるアドレス位置を示して
おり、下の数字がアドレスを示している。図１２（ｃ）
は、パケットの出力タイミングを示し、下の数字がトラ
ック周期のカウンタで出力の時間を示している。図１２
（ａ）で再生された再生データは、矢印に従って図１２
（ｂ）のアドレス位置に書き込まれる。つまり、図１２
（ａ）の再生された左端の再生データは、記録再生信号
処理回路１００３で１トラックの処理時間で誤り訂正処
理し、次のトラックの同じアドレス位置に書き込まれ
る。読み出しでは、図では既にバッファの容量が少なく
なっている状態で、図１２（ｃ）ではパケットの時間情
報の関係でカウント値３のタイミングで出力される。こ
の様に、順番にパケットが出力されて行き、図１２
（ａ）の右上がり斜線のパケットが再生された時、次の
トラックのアドレス９の位置に書き込まれるが、パケッ
トの時間情報の関係でカウント値８のタイミングで出力
されるとすると、アドレス９にはパケットがまだ書き込
まれていない状態で、バッファの容量が無くなって１ト
ラック以上離れた位置で出力されることを示している。
また、図１２（ａ）の左上がり斜線のパケットが再生さ
れた時、次のトラックのアドレス７の位置に書き込まれ
るが、パケットの時間情報の関係で更にその次のカウン
ト値８のタイミングで出力されるとすると、アドレス７
の位置には既に次のトラックのパケットが書き込まれて
おり、バッファの容量を超過して１トラック以上離れた
位置で出力されることを示している。実際には、検出す
る値を１トラック以下にし、誤ったパケットが出力され
ない様にする。以上のように、読み出しアドレス位置と
出力タイミングからバッファ容量超過あるいはバッファ
容量無しを検出することが出来る。次に、アドレス制御
回路１０１３からマイコン１００４に出力される差分超
過フラグと、マイコン１００４から出力される出力制御
信号と記録制御信号について説明する。ディジタル再生
時に、アドレス制御回路１０１３からの差分超過フラグ
をマイコン１００４が検出した場合は、マイコン１００
４からデータバスＩ／Ｆ回路００１に出力制御信号を出
力して、データバスＩ／Ｆ回路００１でパケットの出力
をゲートして出力を止める処理を行う。再生の場合、デ
ータの誤りによって差分超過フラグが検出される場合が
多いので、検出が一時的なものであることを想定して、
再生を再開するようにし、これを何度か繰り返した後に
完全にパケットの出力を止めるようする。この後、磁気
テープ１００８の走行の制御信号をサーボ回路１００６
に出力して、磁気テープ１００８の停止やイジェクトを
実行するようにしてもよい。Next, the operation at the time of reproduction will be described. Since a recordable packet has been recorded at the time of reproduction, the difference cannot basically be exceeded, but the difference range may be exceeded due to an uncorrectable error or the like at the time of reproduction. . Further, as described in the first embodiment, a margin is provided for the difference range so that erroneous data is not output when the flag is detected. Here, even during reproduction, the address control circuit 1013 sends the microcomputer 1004
Is detected using a counter that rotates at the same fixed cycle as the track. FIG. 12 is a timing chart for explaining the basic operation during reproduction. FIG.
(A) shows reproduction data at the time of reproduction, and a dotted-line square indicates a position where search data is written. FIG.
(B) shows the address position to be written to the buffer, and the lower number shows the address. FIG. 12 (c)
Indicates the output timing of the packet, and the number below indicates the output time by the track cycle counter. FIG.
The reproduced data reproduced in (a) is shown in FIG.
It is written to the address position of (b). That is, FIG.
The reproduced leftmost reproduced data in (a) is subjected to error correction processing by the recording / reproducing signal processing circuit 1003 in a processing time of one track, and is written to the same address position of the next track. In the reading, the buffer capacity is already reduced in the figure, and in FIG. 12C, the buffer is output at the timing of the count value 3 in relation to the time information of the packet. In this way, packets are output in order, and FIG.
When the diagonally right-upward diagonal packet of (a) is reproduced, it is written to the position of address 9 of the next track, but if it is output at the timing of the count value 8 due to the time information of the packet, the address 9 Indicates that the packet has not been written yet, and the buffer capacity is exhausted, and the packet is output at a position at least one track away.
Also, when the packet of the obliquely upward diagonal line in FIG. 12A is reproduced, it is written at the position of the address 7 of the next track, but is output at the timing of the next count value 8 due to the time information of the packet. Assuming that address 7
Indicates that the packet of the next track has already been written in the position, and the packet is output at a position one or more tracks away, exceeding the buffer capacity. In practice, the detected value is set to one track or less so that an erroneous packet is not output. As described above, it is possible to detect the buffer capacity excess or no buffer capacity from the read address position and the output timing. Next, the difference excess flag output from the address control circuit 1013 to the microcomputer 1004, and the output control signal and the recording control signal output from the microcomputer 1004 will be described. If the microcomputer 1004 detects a difference excess flag from the address control circuit 1013 during digital reproduction,
4 outputs an output control signal to the data bus I / F circuit 001, and performs processing to gate the output of the packet by the data bus I / F circuit 001 and stop the output. In the case of playback, the difference excess flag is often detected due to an error in the data, so assuming that the detection is temporary,
Playback should be restarted, and after repeating this several times, packet output should be completely stopped. Thereafter, a control signal for running the magnetic tape 1008 is transmitted to the servo circuit 1006.
To stop and eject the magnetic tape 1008.

【００２０】以上のように、記録時において、記録中に
番組やチャンネルが変わるなどしてデータレートが記録
不可能なレートに変化した時でも差分超過フラグで検出
できるので、誤った記録データを記録することがない。
また、記録前において、バッファＲＡＭの容量に応じた
記録可能なデータレートであるかを差分超過フラグで判
断できるので、誤った記録データを記録することがな
く、アナログ記録に切り替えるなどの処理が可能にな
る。また、再生時においては、データの誤りなどに起因
してバッファＲＡＭから誤ったデータが出力される前に
パケットの出力を止めることが出来る。As described above, at the time of recording, even when the data rate changes to an unrecordable rate due to a program or channel change during recording, etc., it is possible to detect the difference excess flag. Never do.
In addition, before recording, it is possible to determine whether or not the data rate is a recordable data rate according to the capacity of the buffer RAM by using a difference excess flag, so that processing such as switching to analog recording can be performed without recording incorrect recording data. become. Further, at the time of reproduction, the output of the packet can be stopped before erroneous data is output from the buffer RAM due to an error in the data.

【００２１】なお、実施例２の記録媒体として磁気テー
プを用いたが、光ディスクなど他の記録媒体に於いても
同様な効果が得られる。また、実施例２は記録再生兼用
の装置であるが、もちろん、記録と再生の信号処理が独
立していても同様である。Although the magnetic tape is used as the recording medium in the second embodiment, similar effects can be obtained in other recording media such as an optical disk. In addition, the second embodiment is an apparatus for both recording and reproduction. The same applies, of course, even if signal processing for recording and reproduction is independent.

【００２２】次に、図１３は本実施例のディジタル信号
記録再生装置とディジタル放送受信機との接続の例であ
る。００２は本実施例のディジタル信号記録再生装置、
１１０１はディジタル放送受信機、１１０２はアンテ
ナ、１１０７は受像機である。また、１１０３はチュー
ナ、１１０４はプログラム選択回路、１１０５は復号回
路、１１０６はインターフェース回路である。FIG. 13 shows an example of connection between the digital signal recording / reproducing apparatus of the present embodiment and a digital broadcast receiver. 002 is a digital signal recording / reproducing apparatus of this embodiment,
1101 is a digital broadcast receiver, 1102 is an antenna, and 1107 is a receiver. 1103 is a tuner, 1104 is a program selection circuit, 1105 is a decoding circuit, and 1106 is an interface circuit.

【００２３】アンテナ１１０２で受信されたディジタル
放送信号は、チューナ１１０３で復調された後に、プロ
グラム選択回路１１０４で指定のプログラムのディジタ
ル圧縮映像信号を選択する。選択された圧縮ディジタル
映像信号は、復号回路１１０５で通常の映像信号に復号
されて受像機１１０６に出力される。また、受信信号に
スクランブル等の処理が行われているときは、選択回路
１１０４、或は復号回路１１０５においてそれを解除し
た後に復号処理を行う。 ディジタル放送受信機１１０
１は、通常の受信時には、受信した信号より、前記圧縮
ディジタル信号を復調し、この圧縮ディジタル信号を復
号回路１１０５により通常の映像信号、及び音声信号に
復号してテレビ等の受像機１１０７に出力する。このデ
ィジタル圧縮信号は、通常パケット形式で伝送され、パ
ケットの伝送レートは、放送の内容によって変化する。
また、パケットの伝送間隔もエンコード時の処理に応じ
て変化する。復号回路１１０５では、このパケット形式
のデータの中に含まれている情報、及びパケットの送ら
れてきた間隔よりエンコード時のフレーム周波数を再生
して映像信号のデコードを行う。 ディジタル放送受信
機１１０１からの記録時には、インタフェース回路１１
０６において、図２（ａ）あるいは（ｂ）に示したパケ
ットデータを出力する。その後、入力端子１１１から本
ディジタル信号記録再生装置００２に入力され、パケッ
トのデータレートを確認しながら前記説明したような処
理を施して記録される。また、記録不可能なデータレー
トが入力されて差分超過を検出した場合でも、ディジタ
ル信号記録再生装置００２はアナログ入出力端子６１２
から復号回路１１０５の出力とも接続されており、アナ
ログ信号の映像信号に切り替えて記録することができ
る。次に、ディジタル信号記録再生装置１００で再生さ
れた圧縮ディジタル映像信号等は、それぞれ記録時と同
一のタイミングでディジタル放送受信機１１０１のイン
タフェース回路１１０６に入力される。インタフェース
回路１１０６から出力されたディジタル圧縮信号は、通
常の受信時に選択回路１１０４から出力されるディジタ
ル圧縮信号と同一のタイミングであり、復号回路１１０
５において映像信号、及び音声信号の復号が行われ、受
像機１１０７に出力される。A digital broadcast signal received by an antenna 1102 is demodulated by a tuner 1103, and then a program selection circuit 1104 selects a digital compressed video signal of a specified program. The selected compressed digital video signal is decoded into a normal video signal by the decoding circuit 1105 and output to the receiver 1106. Further, when a process such as scrambling is performed on the received signal, a decoding process is performed after the selection signal 1104 or the decoding circuit 1105 cancels it. Digital broadcast receiver 110
Reference numeral 1 denotes a normal reception, which demodulates the compressed digital signal from the received signal, decodes the compressed digital signal into a normal video signal and an audio signal by a decoding circuit 1105, and outputs the decoded signal to a receiver 1107 such as a television. I do. This digital compressed signal is usually transmitted in a packet format, and the transmission rate of the packet changes depending on the content of the broadcast.
The packet transmission interval also changes according to the encoding process. The decoding circuit 1105 decodes the video signal by reproducing the frame frequency at the time of encoding from the information included in the data in the packet format and the interval at which the packet is sent. During recording from the digital broadcast receiver 1101, the interface circuit 11
At 06, the packet data shown in FIG. 2A or 2B is output. Thereafter, the digital signal is input from the input terminal 111 to the present digital signal recording / reproducing apparatus 002, and is recorded by performing the above-described processing while checking the data rate of the packet. Further, even when a data rate that cannot be recorded is input and the excess of the difference is detected, the digital signal recording / reproducing device 002 operates the analog input / output terminal 612
Is also connected to the output of the decoding circuit 1105, and can record by switching to a video signal of an analog signal. Next, the compressed digital video signal and the like reproduced by the digital signal recording / reproducing apparatus 100 are input to the interface circuit 1106 of the digital broadcast receiver 1101 at the same timing as when recording. The digital compressed signal output from the interface circuit 1106 has the same timing as the digital compressed signal output from the selection circuit 1104 during normal reception, and the decoding circuit 110
In 5, the video signal and the audio signal are decoded and output to the receiver 1107.

【００２４】なお、前記実施例はディジタル圧縮映像信
号を記録再生する場合について、説明を行ったが、その
他のディジタル信号を記録再生する場合でも同様の効果
を得ることができる。Although the above embodiment has been described in connection with the case of recording and reproducing a digital compressed video signal, the same effect can be obtained in the case of recording and reproducing other digital signals.

【００２５】[0025]

【発明の効果】本発明のディジタル信号記録方法及び再
生方法によれば、記録時に入力するパケット形式のディ
ジタル信号のデータレートが、記録中に番組やチャンネ
ルが変わるなどして変動し、記録不可能なデータレート
になったとしても、これを検出でき、誤った記録データ
を記録するのを防止できる。また、記録する前に記録可
能なデータレートかどうかを確認できるので、誤った記
録データを記録することがなく、アナログ記録に切り替
えるなどの処理が可能になる。また、再生時に、データ
の誤りなどに起因して発生するバッファＲＡＭの書込み
アドレスの追い越しや、データが記録保持範囲を超えて
しまうのを検出できるので、誤ったデータを出力するの
を防止できる。According to the digital signal recording method and the reproducing method of the present invention, the data rate of the packet format digital signal input at the time of recording fluctuates due to a change in a program or a channel during recording, and the recording cannot be performed. Even if the data rate becomes high, it can be detected, and it is possible to prevent erroneous recording data from being recorded. Further, since it is possible to confirm whether or not the data rate is recordable before recording, it is possible to perform processing such as switching to analog recording without recording erroneous record data. Further, at the time of reproduction, it is possible to detect the overwriting of the write address of the buffer RAM or the data exceeding the recording holding range which occur due to the error of the data, so that it is possible to prevent the output of erroneous data.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のディジタル信号記録方法を適用したデ
ィジタル信号記録装置の１実施例の構成図である。FIG. 1 is a configuration diagram of one embodiment of a digital signal recording apparatus to which a digital signal recording method of the present invention is applied.

【図２】パケットデータの１例である。FIG. 2 is an example of packet data.

【図３】ディジタル信号記録装置のアドレス制御回路の
１構成例である。FIG. 3 is a configuration example of an address control circuit of the digital signal recording device.

【図４】アドレス制御回路の動作を示すタイミング図で
ある。FIG. 4 is a timing chart showing an operation of the address control circuit.

【図５】アドレス制御回路の動作を示すフローである。FIG. 5 is a flowchart showing the operation of the address control circuit.

【図６】本発明のディジタル信号再生方法を適用したデ
ィジタル信号再生装置の１実施例の構成図である。FIG. 6 is a block diagram of one embodiment of a digital signal reproducing apparatus to which the digital signal reproducing method of the present invention is applied.

【図７】ディジタル信号再生装置のアドレス制御回路の
１構成例である。FIG. 7 is a configuration example of an address control circuit of the digital signal reproducing device.

【図８】アドレス制御回路の動作を示すタイミング図で
ある。FIG. 8 is a timing chart showing an operation of the address control circuit.

【図９】アドレス制御回路の動作を示すフローである。FIG. 9 is a flowchart showing the operation of the address control circuit.

【図１０】本発明のディジタル信号記録方法及び再生方
法を適用したディジタル信号記録再生装置の実施例の構
成図である。FIG. 10 is a configuration diagram of an embodiment of a digital signal recording / reproducing apparatus to which the digital signal recording method and the reproducing method of the present invention are applied.

【図１１】アドレス制御回路の動作を示すタイミング図
である。FIG. 11 is a timing chart showing an operation of the address control circuit.

【図１２】アドレス制御回路の動作を示すタイミング図
である。FIG. 12 is a timing chart showing an operation of the address control circuit.

【図１３】本発明のディジタル信号記録方法及び再生方
法を適用したディジタル信号記録再生装置とディジタル
放送受信機との接続の１例を示す図である。FIG. 13 is a diagram showing an example of connection between a digital signal recording / reproducing apparatus to which a digital signal recording method and a reproducing method of the present invention are applied and a digital broadcast receiver.

【符号の説明】[Explanation of symbols]

…１０１…ディジタル信号入力端子、１０２…データ入
力Ｉ／Ｆ回路、１０３…バッファＲＡＭ、１０４…タイ
ムスタンプ処理回路、１０５…アドレス制御回路、１０
６…記録信号処理回路、１０７…マイコン、１０８…記
録制御回路、１０９…記録データ出力端子、２００…パ
ケット、２０１…時間情報、２０２…制御情報、６０１
…ディジタル信号出力端子、６０２…データ出力Ｉ／Ｆ
回路、６０３…バッファＲＡＭ、６０４…タイムスタン
プ処理回路、６０５…アドレス制御回路、６０６…再生
信号処理回路、６０７…マイコン、６０９…再生データ
入力端子、７０１…アドレス出力端子、７０２…超過検
出フラグ出力端子、７０３…切替回路。７０４…差分範
囲超過検出回路、７０５書込みアドレス生成回路、７０
６…読み出しアドレス生成回路、７０７…出力開始制御
信号入力端子、７０８…読み出しタイミング入力端子、
７０９…書込みタイミング入力端子、１００１…データ
入出力端子、１００２…バッファＲＡＭ、１００３…記
録再生信号処理回路、１００４…マイコン、１００５…
ディジタル記録制御回路、１００６…サーボ回路、１０
０７…キャプスタン、１００８…磁気テープ、１００９
…シリンダ、１０１０アナログ記録制御回路、１０１１
…アナログ信号記録再生回路、１０１２…アナログ入出
力端子、１０１３…アドレス制御回路、１１０１…ディ
ジタル放送受信機、１１０２…アンテナ、１１０７…受
像機である。また、１１０３…チューナ、１１０４…プ
ログラム選択回路、１１０５…復号回路、１１０６…イ
ンターフェース回路。... 101: digital signal input terminal, 102: data input I / F circuit, 103: buffer RAM, 104: time stamp processing circuit, 105: address control circuit, 10
6: recording signal processing circuit, 107: microcomputer, 108: recording control circuit, 109: recording data output terminal, 200: packet, 201: time information, 202: control information, 601
... Digital signal output terminal, 602 ... Data output I / F
Circuit, 603: buffer RAM, 604: time stamp processing circuit, 605: address control circuit, 606: reproduction signal processing circuit, 607: microcomputer, 609: reproduction data input terminal, 701: address output terminal, 702: output of excess detection flag Terminal, 703: switching circuit. 704... Difference range excess detection circuit, 705 write address generation circuit, 70
6 read address generation circuit, 707 output start control signal input terminal, 708 read timing input terminal
709 write timing input terminal, 1001 data input / output terminal, 1002 buffer RAM, 1003 recording / reproducing signal processing circuit, 1004 microcomputer, 1005
Digital recording control circuit, 1006 ... servo circuit, 10
07 ... Capstan, 1008 ... Magnetic tape, 1009
... Cylinder, 1010 analog recording control circuit, 1011
.. An analog signal recording / reproducing circuit, 1012 an analog input / output terminal, 1013 an address control circuit, 1101 a digital broadcast receiver, 1102 an antenna, and 1107 a receiver. Also, 1103: tuner, 1104: program selection circuit, 1105: decoding circuit, 1106: interface circuit.

フロントページの続き (72)発明者 岡本 宏夫 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像情報メディア事業部内 (72)発明者 小原 康徳 茨城県ひたちなか市稲田1410番地株式会社 日立製作所映像情報メディア事業部内Continuing on the front page (72) Inventor Hiroo Okamoto 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside the Visual Information Media Division of Hitachi, Ltd. (72) Inventor Yasunori Ohara 1410 Inada, Hitachinaka-shi, Ibaraki Hitachi, Ltd. Media Division

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】所定バイト数のパケット形式で伝送される
ディジタル信号を受信し、バッファに書込み、一定のレ
ートで読み出して記録データを生成し、記録媒体上に記
録するディジタル信号記録方法において、 前記ディジタル信号が、受信してから前記記録データを
生成する迄の時間が、所定の時間より長くなったことを
検出し、結果を出力することを特徴とするディジタル信
号記録方法。1. A digital signal recording method for receiving a digital signal transmitted in a packet format of a predetermined number of bytes, writing the data in a buffer, reading the data at a constant rate, generating recording data, and recording the recording data on a recording medium. A digital signal recording method comprising: detecting that a time from receiving a digital signal to generating the recording data is longer than a predetermined time, and outputting a result. 【請求項２】前記ディジタル信号が、受信してから前記
記録データを生成する迄の時間が、前記所定の時間より
大きくなったことを記録中に検出した場合、記録を停止
する制御を行うことを特徴とする請求項１に記載のディ
ジタル信号記録方法。2. A control for stopping recording when it is detected during recording that the time from reception of the digital signal to generation of the recording data is longer than the predetermined time. The digital signal recording method according to claim 1, wherein: 【請求項３】前記ディジタル信号が、受信してから前記
記録データを生成する迄の時間が、前記所定の時間より
大きくなったことを、前記バッファの書込みアドレスと
書き込んだ時間から検出することを特徴とする請求項１
に記載のディジタル信号記録方法。3. The method according to claim 1, wherein the time from when the digital signal is received to when the recording data is generated becomes longer than the predetermined time, based on a write address of the buffer and a write time. Claim 1.
2. A digital signal recording method according to item 1. 【請求項４】前記ディジタル信号が、受信してから前記
記録データを生成する迄の時間が、前記所定の時間より
長くなることの検出を、記録を停止した状態で行うこと
特徴とする請求項１に記載のディジタル信号記録方法。4. The method according to claim 1, wherein a time period from when the digital signal is received to when the recording data is generated becomes longer than the predetermined time while the recording is stopped. 2. The digital signal recording method according to 1. 【請求項５】所定バイト数のパケット形式で伝送される
ディジタル信号を受信し、バッファに書込み、一定のレ
ートで読み出してトラック単位の記録データを生成し、
記録媒体上に記録するディジタル信号記録方法におい
て、 前記ディジタル信号を受信した時点の前記トラック位置
から、前記ディジタル信号を書き込んだ、前記バッファ
上の前記トラック位置迄の距離が、所定の距離より長く
なったことを検出し、結果を出力することを特徴とする
ディジタル信号記録方法。5. A digital signal transmitted in a packet format of a predetermined number of bytes is received, written into a buffer, and read at a constant rate to generate recording data in track units.
In a digital signal recording method for recording on a recording medium, a distance from the track position at the time of receiving the digital signal to the track position on the buffer where the digital signal is written is longer than a predetermined distance. A digital signal recording method, comprising: 【請求項６】記録媒体上に記録された時間情報とパケッ
ト形式のディジタル信号を、再生してバッファに書き込
み、内部クロックで生成する内部時間情報と前記時間情
報に基づいて前記ディジタル信号を前記バッファから読
み出し、パケット形式の前記ディジタル信号を出力する
ディジタル信号再生方法において、 前記ディジタル信号を再生してから、パケット形式の前
記ディジタル信号を出力する迄の時間が、所定の時間範
囲外になったことを検出し、結果を出力することを特徴
とするディジタル信号再生方法。6. The time information and the digital signal in a packet format recorded on a recording medium are reproduced and written into a buffer, and the digital signal is buffered based on the internal time information generated by an internal clock and the time information. And outputting the digital signal in a packet format from the digital signal. The time from when the digital signal is reproduced to when the digital signal in the packet format is output is out of a predetermined time range. A digital signal reproducing method, comprising: detecting a digital signal and outputting a result. 【請求項７】前記ディジタル信号が、再生してから、バ
ッファから読みだし出力する迄の時間が、所定の時間範
囲外になったことを検出した場合、前記ディジタル信号
の出力を停止する制御を行うことを特徴とする請求項６
に記載のディジタル信号再生方法。7. A control for stopping the output of the digital signal when it is detected that the time from when the digital signal is reproduced to when the digital signal is read out from the buffer is out of a predetermined time range. 7. The method according to claim 6, wherein
3. The digital signal reproducing method according to item 1.