JPH10268343A - Liquid crystal display device and its manufacture - Google Patents
Liquid crystal display device and its manufactureInfo
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- JPH10268343A JPH10268343A JP6943997A JP6943997A JPH10268343A JP H10268343 A JPH10268343 A JP H10268343A JP 6943997 A JP6943997 A JP 6943997A JP 6943997 A JP6943997 A JP 6943997A JP H10268343 A JPH10268343 A JP H10268343A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、液晶表示装置およ
びその製造方法に関するもので、特に薄膜トランジスタ
（以下ＴＦＴと表記する）を用いたアクティブマトリク
ス型液晶表示装置およびその製造方法に関するものであ
る。The present invention relates to a liquid crystal display device and a method of manufacturing the same, and more particularly to an active matrix type liquid crystal display device using thin film transistors (hereinafter referred to as TFTs) and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来の液晶表示装置のＴＦＴアレイ基板
は、図７に示すように、絶縁性基板５１上にゲート電極
５２、ゲート絶縁膜５３、半導体層５４、保護絶縁膜、
絵素電極、ソース電極５５およびドレイン電極５６等か
ら形成される。尚、図７において、５７は不純物半導体
層、５８はソース配線を示している。これらを形成する
工程では、ＴＦＴアレイ基板に欠陥を生じることがある
ため、欠陥を生じないようにするための様々な努力がな
されている。2. Description of the Related Art As shown in FIG. 7, a conventional TFT array substrate of a liquid crystal display device has a gate electrode 52, a gate insulating film 53, a semiconductor layer 54, a protective insulating film,
It is formed from a picture element electrode, a source electrode 55, a drain electrode 56 and the like. In FIG. 7, reference numeral 57 denotes an impurity semiconductor layer, and 58 denotes a source wiring. In the process of forming these, a defect may be generated in the TFT array substrate, and various efforts have been made to prevent the defect from being generated.
【０００３】ＴＦＴアレイ基板に生じる欠陥のひとつ
に、初期工程で形成するゲート配線およびゲート電極の
膜厚により生じる段差により、その上層に形成する層に
断線もしくは接触不良を生じるといった欠陥、またはゲ
ート配線およびゲート電極とその上層に形成する層との
間にリークを生じるといった欠陥がある。この欠陥に対
する基本対策としては、ゲート配線およびゲート電極を
形成する際、その断面形状をテーパー加工することによ
り、ステップカバレッジを改善する方法が用いられてい
る。One of the defects that occur in a TFT array substrate is a defect such as disconnection or poor contact in a layer formed thereon due to a step caused by the thickness of a gate wiring and a gate electrode formed in an initial step, or a gate wiring. In addition, there is a defect that leakage occurs between the gate electrode and a layer formed thereover. As a basic measure against this defect, a method of improving the step coverage by tapering the cross-sectional shape when forming a gate wiring and a gate electrode is used.
【０００４】しかしながら、２０〜６０インチといった
超大型ＴＦＴアレイ基板では、ゲート配線に低抵抗化が
要求されるため、ＡｌまたはＣｕ等の低抵抗金属材料を
用いた場合であっても、その膜厚は厚くなり、ゲート配
線およびゲート電極の断面形状をテーパー加工したとし
ても、その段差が大きいために後工程でのステップカバ
レッジはかなり困難となってくる。However, in a super-large TFT array substrate such as 20 to 60 inches, low resistance is required for the gate wiring. Therefore, even when a low-resistance metal material such as Al or Cu is used, the thickness of the substrate is low. Even if the cross-sectional shapes of the gate wiring and the gate electrode are tapered, step coverage in the subsequent process becomes considerably difficult due to the large steps.
【０００５】また、ゲート配線およびゲート電極の断面
形状をテーパー加工することにより、同じ断面積で矩形
状のゲート配線およびゲート電極を用いる場合よりも、
開口率を下げることになる。[0005] Further, by tapering the cross-sectional shape of the gate wiring and the gate electrode, compared with the case of using a rectangular gate wiring and a gate electrode having the same cross-sectional area,
The aperture ratio will be reduced.
【０００６】そこで、これらを改善するため、ゲート配
線およびゲート電極を形成した後に、ゲート配線および
ゲート電極以外の領域にケイ素の酸化膜もしくは窒化膜
を形成して平坦化を行う方法、または予め絶縁性基板に
設けた溝にゲート配線およびゲート電極を形成する方法
等が提案されている。Therefore, in order to improve these problems, a method of forming a gate wiring and a gate electrode and then forming a silicon oxide film or a nitride film in a region other than the gate wiring and the gate electrode to perform planarization, There has been proposed a method of forming a gate wiring and a gate electrode in a groove provided in a conductive substrate.
【０００７】これらの方法の例としては、図８（ａ）に
示すように、絶縁性基板５１上に金属膜５９を堆積し、
図８（ｂ）に示すように、金属膜５９上にレジスト膜６
０を形成して、図８（ｃ）に示すように、露光および現
像を行って、ゲート配線およびゲート電極のパターンの
レジスト膜６０を残し、図８（ｄ）に示すように、金属
膜５９をエッチングして、図８（ｅ）に示すように、ゲ
ート配線およびゲート電極５２を形成する。As an example of these methods, a metal film 59 is deposited on an insulating substrate 51 as shown in FIG.
As shown in FIG. 8B, a resist film 6 is formed on the metal film 59.
Then, exposure and development are performed as shown in FIG. 8C to leave a resist film 60 having a pattern of a gate wiring and a gate electrode, and a metal film 59 is formed as shown in FIG. Is etched to form a gate wiring and a gate electrode 52 as shown in FIG.
【０００８】そして、図８（ｆ）に示すように、ケイ素
化合物系の液状材料をコーティングして焼成し、または
プラズマＣＶＤによってケイ素の酸化膜または窒化膜を
形成して、平坦化膜６１を形成する。[0008] Then, as shown in FIG. 8 (f), a silicon compound based liquid material is coated and baked, or a silicon oxide film or a nitride film is formed by plasma CVD to form a flattening film 61. I do.
【０００９】そして、図８（ｇ）に示すように、レジス
ト膜６０を形成し、図８（ｈ）に示すように、露光およ
び現像を行って、ゲート配線およびゲート電極５２のパ
ターンのレジスト膜６０を除去し、図８（ｉ）に示すよ
うに、平坦化膜６１をエッチングして、図８（ｊ）に示
すように、ゲート配線およびゲート電極５２の段差をな
くして平坦化を行っている。Then, a resist film 60 is formed as shown in FIG. 8 (g), and exposure and development are performed as shown in FIG. 8 (h) to form a resist film having a pattern of a gate wiring and a gate electrode 52. 8C, the flattening film 61 is etched as shown in FIG. 8I, and flattening is performed by eliminating the steps of the gate wiring and the gate electrode 52 as shown in FIG. 8J. I have.
【００１０】別の方法としては、特開平７−１０６５８
４号公報に開示されているように、ゲート配線およびゲ
ート電極を形成した後、珪弗化水素酸をＳｉＯ2で過飽
和状態にした溶液中に、レジスト膜を剥離する前の基板
を浸漬し、ゲート配線およびゲート電極以外の領域にＳ
ｉＯ2を液相成長させて平坦化を行っている。Another method is disclosed in Japanese Patent Application Laid-Open No. 7-10658.
As disclosed in Japanese Patent Application Publication No. 4 (1999), after forming a gate wiring and a gate electrode, the substrate before removing the resist film is immersed in a solution in which hydrosilicofluoric acid is supersaturated with SiO 2 , S in areas other than gate wiring and gate electrode
Flattening is performed by growing iO 2 in a liquid phase.
【００１１】さらに別の方法としては、特開平６−９７
１９７号公報に開示されているように、絶縁性基板をエ
ッチングし、ゲート配線およびゲート電極のパターンの
溝を形成して、金属膜を溝と同程度の厚さに堆積した
後、金属膜をエッチングし、溝内にゲート配線およびゲ
ート電極を形成して平坦化を行っている。Still another method is disclosed in JP-A-6-97.
As disclosed in Japanese Patent Application Publication No. 197, an insulating substrate is etched to form a groove of a pattern of a gate wiring and a gate electrode, and a metal film is deposited to a thickness substantially equal to that of the groove. Etching is performed, and a gate wiring and a gate electrode are formed in the trench to perform planarization.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、図８を
用いて説明した方法では、液晶表示装置の大型化、高精
細化および高開口率化に伴って厚くなるゲート配線およ
びゲート電極を十分に平坦化するためには、高価な液状
材料が多量に必要になるという問題点、および１度に厚
い膜厚を形成するとクラックを生じることから、塗布お
よび焼成を２回以上行う必要があるという問題点があ
る。However, in the method described with reference to FIG. 8, the gate wiring and the gate electrode, which become thicker as the size of the liquid crystal display device becomes larger, the definition becomes higher, and the aperture ratio becomes higher, are sufficiently flat. In that a large amount of an expensive liquid material is required in order to form a film, and a problem that cracks occur when a thick film is formed at a time, so that application and firing must be performed twice or more. There is.
【００１３】また、通常のＴＦＴアレイ基板の製造工程
に比べて工程数が増加することに加え、通常のＴＦＴア
レイ基板の製造工程に用いていない工程と材料とを用い
るために、設備投資が必要となるという問題点がある。[0013] Further, in addition to the increase in the number of processes as compared with the normal TFT array substrate manufacturing process, capital investment is required because processes and materials not used in the normal TFT array substrate manufacturing process are used. There is a problem that becomes.
【００１４】特開平７−１０６５８４号公報に開示され
ている方法では、通常のＴＦＴアレイ基板の製造工程に
比べて工程数が増加することに加え、通常のＴＦＴアレ
イ基板の製造工程に用いていない工程と材料とを用いる
ために、設備投資が必要となるという問題点がある。In the method disclosed in Japanese Patent Application Laid-Open No. H07-106584, the number of steps is increased as compared with a normal TFT array substrate manufacturing process, and the method is not used in a normal TFT array substrate manufacturing process. There is a problem that capital investment is required to use the process and the material.
【００１５】特開平６−９７１９７号公報に開示されて
いる方法では、通常のＴＦＴアレイ基板の製造工程に比
べて工程数が増加するという問題点がある。The method disclosed in Japanese Patent Application Laid-Open No. 6-97197 has a problem that the number of steps is increased as compared with a normal TFT array substrate manufacturing step.
【００１６】本発明は、以上のような従来の問題点に鑑
みなされたものであって、液晶表示装置の大型化、高精
細化および高開口率化に伴うゲート配線およびゲート電
極の段差の平坦化を、工程数を増やすことなく、かつ新
しい設備を必要とせずに実現できる液晶表示装置および
その製造方法を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional problems, and has been made in view of the above-mentioned problems. It is an object of the present invention to provide a liquid crystal display device and a method for manufacturing the liquid crystal display device, which can realize the image formation without increasing the number of steps and without requiring new equipment.
【００１７】[0017]
【課題を解決するための手段】前述した目的を達成する
ために、本発明の請求項１記載の液晶表示装置は、ゲー
ト配線およびゲート電極が絶縁性基板に設けられた溝内
に形成されたＴＦＴアレイ基板と対向基板との間に、液
晶が封入されてなる液晶表示装置において、前記ゲート
配線およびゲート電極の側部と前記溝の側壁との隙間
に、平坦化膜が形成されていることを特徴としている。According to a first aspect of the present invention, a gate wiring and a gate electrode are formed in a groove provided in an insulating substrate. In a liquid crystal display device in which liquid crystal is sealed between a TFT array substrate and a counter substrate, a flattening film is formed in a gap between a side portion of the gate wiring and the gate electrode and a side wall of the groove. It is characterized by.
【００１８】請求項２記載の液晶表示装置は、請求項１
記載の液晶表示装置において、前記平坦化膜が、前記ゲ
ート配線およびゲート電極の表面並びに前記絶縁性基板
の表面を覆っていることを特徴としている。The liquid crystal display device according to the second aspect is the first aspect.
In the liquid crystal display device described above, the flattening film covers the surfaces of the gate wiring and the gate electrode and the surface of the insulating substrate.
【００１９】請求項３記載の液晶表示装置の製造方法
は、絶縁性基板にレジスト膜を形成する工程と、ゲート
配線およびゲート電極を形成する位置の前記レジスト膜
を除去する工程と、前記絶縁性基板をエッチングして前
記パターンの溝を形成する工程と、前記絶縁性基板に金
属膜を堆積する工程と、前記レジスト膜を剥離すること
で前記金属膜をリフトオフし、前記ゲート配線およびゲ
ート電極を前記溝内に形成する工程とを有することを特
徴としている。The method of manufacturing a liquid crystal display device according to claim 3, wherein a step of forming a resist film on an insulating substrate, a step of removing the resist film at a position where a gate wiring and a gate electrode are to be formed, Forming a groove of the pattern by etching a substrate, depositing a metal film on the insulating substrate, removing the resist film to lift off the metal film, and removing the gate wiring and the gate electrode. Forming in the groove.
【００２０】請求項４記載の液晶表示装置の製造方法
は、請求項３記載の液晶表示装置の製造方法において、
前記レジスト膜の前記溝周辺の断面形状を逆テーパーと
することを特徴としている。According to a fourth aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device according to the third aspect.
A cross-sectional shape of the resist film around the groove is inversely tapered.
【００２１】請求項５記載の液晶表示装置の製造方法
は、請求項３記載の液晶表示装置の製造方法において、
前記レジスト膜の前記溝周辺の断面形状を正テーパーと
し、前記ゲート配線およびゲート電極の厚さよりも前記
溝を深く形成することを特徴としている。According to a fifth aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device according to the third aspect.
The cross-sectional shape of the resist film around the groove may be positively tapered, and the groove may be formed deeper than the thicknesses of the gate wiring and the gate electrode.
【００２２】請求項６記載の液晶表示装置の製造方法
は、請求項４または５記載の液晶表示装置の製造方法に
おいて、前記溝の一部を前記レジスト膜の下部に形成す
ることを特徴としている。According to a sixth aspect of the present invention, in the method for manufacturing a liquid crystal display device according to the fourth or fifth aspect, a part of the groove is formed below the resist film. .
【００２３】請求項７記載の液晶表示装置の製造方法
は、請求項３乃至請求項６記載の液晶表示装置の製造方
法において、前記ゲート配線およびゲート電極を前記溝
内に形成した後、前記ゲート配線およびゲート電極の側
部と前記溝の側壁との隙間に、平坦化膜を形成すること
を特徴としている。According to a seventh aspect of the present invention, in the method of manufacturing a liquid crystal display device according to any one of the third to sixth aspects, the gate wiring and the gate electrode are formed in the groove, and then the gate is formed. A flattening film is formed in a gap between a side portion of the wiring and the gate electrode and a side wall of the groove.
【００２４】請求項８記載の液晶表示装置の製造方法
は、請求項７記載の液晶表示装置の製造方法において、
前記平坦化膜は、前記ゲート配線およびゲート電極の表
面並びに前記絶縁性基板の表面を覆うように形成するこ
とを特徴としている。[0024] The method of manufacturing a liquid crystal display device according to claim 8 is the method of manufacturing a liquid crystal display device according to claim 7, wherein
The flattening film is formed so as to cover the surfaces of the gate wiring and the gate electrode and the surface of the insulating substrate.
【００２５】本発明の液晶表示装置によれば、ゲート配
線およびゲート電極の側部と溝の側壁との隙間に平坦化
膜が形成されていることにより、開口率を下げることな
く、少ない工程数でゲート配線およびゲート電極を平坦
化することができ、欠陥の少ない液晶表示装置を得るこ
とができる。According to the liquid crystal display device of the present invention, since the flattening film is formed in the gap between the side of the gate wiring and the gate electrode and the side wall of the groove, the number of steps can be reduced without lowering the aperture ratio. Thus, the gate wiring and the gate electrode can be planarized, and a liquid crystal display device with few defects can be obtained.
【００２６】さらに、平坦化膜がゲート配線およびゲー
ト電極の表面並びに絶縁性基板の表面を覆っていること
により、平坦化膜でゲート絶縁膜を兼ねることができ
る。Further, since the flattening film covers the surfaces of the gate wiring and the gate electrode and the surface of the insulating substrate, the flattening film can also serve as the gate insulating film.
【００２７】本発明の液晶表示装置の製造方法によれ
ば、絶縁性基板にレジスト膜を形成する工程と、ゲート
配線およびゲート電極を形成する位置のレジスト膜を除
去する工程と、絶縁性基板をエッチングして前記パター
ンの溝を形成する工程と、絶縁性基板に金属膜を堆積す
る工程と、レジスト膜を剥離することで金属膜をリフト
オフし、ゲート配線およびゲート電極を溝内に形成する
工程とを有することにより、開口率を下げることなく、
少ない工程数でゲート配線およびゲート電極を平坦化す
ることができ、欠陥の少ない液晶表示装置を得ることが
できる。According to the method of manufacturing a liquid crystal display device of the present invention, a step of forming a resist film on an insulating substrate, a step of removing the resist film at a position where a gate wiring and a gate electrode are to be formed, Forming a groove of the pattern by etching, depositing a metal film on the insulating substrate, and removing the resist film to lift off the metal film and form a gate wiring and a gate electrode in the groove By having, without lowering the aperture ratio,
The gate wiring and the gate electrode can be planarized with a small number of steps, so that a liquid crystal display device with few defects can be obtained.
【００２８】また、レジスト膜の溝周辺の断面形状を逆
テーパーとすることにより、リフトオフを容易に行うこ
とができる。The lift-off can be easily performed by making the cross-sectional shape around the groove of the resist film reversely tapered.
【００２９】また、レジスト膜の溝周辺の断面形状を正
テーパーとし、ゲート配線およびゲート電極の厚さより
も溝を深く形成することにより、リフトオフを容易に行
うことができる。The lift-off can be easily performed by making the cross-sectional shape around the groove of the resist film positively tapered and forming the groove deeper than the thickness of the gate wiring and the gate electrode.
【００３０】また、溝の一部をレジスト膜の下部に形成
することにより、リフトオフをさらに容易に行うことが
できる。By forming a part of the groove below the resist film, the lift-off can be performed more easily.
【００３１】さらに、ゲート配線およびゲート電極を溝
内に形成した後、ゲート配線およびゲート電極の側部と
溝の側壁との隙間に平坦化膜を形成することにより、開
口率を下げることなく、少ない工程数でゲート配線およ
びゲート電極をより一層平坦化することができ、欠陥の
少ない液晶表示装置を得ることができる。Further, after the gate wiring and the gate electrode are formed in the groove, a flattening film is formed in the gap between the side of the gate wiring and the gate electrode and the side wall of the groove, so that the aperture ratio can be reduced. The gate wiring and the gate electrode can be further flattened with a small number of steps, and a liquid crystal display device with few defects can be obtained.
【００３２】また、平坦化膜はゲート配線およびゲート
電極の表面並びに絶縁性基板の表面を覆うように形成す
ることにより、平坦化膜でゲート絶縁膜を兼ねることが
できる。Further, by forming the flattening film so as to cover the surfaces of the gate wiring and the gate electrode and the surface of the insulating substrate, the flattening film can also serve as the gate insulating film.
【００３３】[0033]
【発明の実施の形態】図１乃至図６を用いて、本発明の
実施の形態について説明する。図１は本発明に係わる液
晶表示装置のＴＦＴアレイ基板のゲート配線およびゲー
ト電極を形成する工程を示す工程図、図２はレジスト膜
の断面形状を示す断面図、図３はレジスト膜の別の断面
形状を示す断面図、図４は本発明に係わる液晶表示装置
のＴＦＴアレイ基板の主要部を示す断面図、図５は溝の
断面形状を示す断面図、図６は溝の別の断面形状を示す
断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a process diagram showing a process of forming a gate wiring and a gate electrode of a TFT array substrate of a liquid crystal display device according to the present invention, FIG. 2 is a cross-sectional view showing a cross-sectional shape of a resist film, and FIG. FIG. 4 is a cross-sectional view showing a main part of a TFT array substrate of a liquid crystal display device according to the present invention, FIG. 5 is a cross-sectional view showing a cross-sectional shape of a groove, and FIG. 6 is another cross-sectional shape of a groove. FIG.
【００３４】（実施の形態１）図１（ａ）に示すよう
に、絶縁性基板１上にレジスト膜２を形成する。本実施
の形態では、レジスト膜２の形成は感光性ドライフィル
ムをラミネートすることにより行う。感光性ドライフィ
ルムの厚さは、ゲート配線およびゲート電極のパターン
線幅並びにゲート配線およびゲート電極の膜厚によって
選択すべきであり、本実施の形態では２５μｍのものを
用いる。(Embodiment 1) As shown in FIG. 1A, a resist film 2 is formed on an insulating substrate 1. In the present embodiment, the formation of the resist film 2 is performed by laminating a photosensitive dry film. The thickness of the photosensitive dry film should be selected according to the pattern line width of the gate wiring and the gate electrode and the film thickness of the gate wiring and the gate electrode. In the present embodiment, a thickness of 25 μm is used.
【００３５】次に、図１（ｂ）に示すように、露光およ
び現像を行って、ゲート配線およびゲート電極のパター
ンのレジスト膜２を除去する。そして、図１（ｃ）に示
すように、レジスト膜２のパターンを用いて、ウェット
エッチングによって絶縁性基板１に溝３を形成する。Next, as shown in FIG. 1B, exposure and development are performed to remove the resist film 2 of the pattern of the gate wiring and the gate electrode. Then, as shown in FIG. 1C, a groove 3 is formed in the insulating substrate 1 by wet etching using the pattern of the resist film 2.
【００３６】このウェットエッチングは、エッチャント
にバッファードフッ酸（フッ酸が４．５ｗｔ％）を用
い、２５℃で５分間のエッチングを行って、絶縁性基板
１のゲート配線およびゲート電極を形成する位置に、４
５０ｎｍの深さの溝３を設ける。このエッチングの際、
絶縁性基板１のＴＦＴを形成する側の裏面に保護シート
を貼り付けておくことで、ウェットエッチングによる絶
縁性基板１の裏面へのダメージを抑えることができる。In this wet etching, etching is performed at 25 ° C. for 5 minutes using buffered hydrofluoric acid (hydrofluoric acid is 4.5 wt%) as an etchant to form a gate wiring and a gate electrode of the insulating substrate 1. 4 in position
A groove 3 having a depth of 50 nm is provided. During this etching,
By attaching a protective sheet to the back surface of the insulating substrate 1 on the side on which the TFT is formed, damage to the back surface of the insulating substrate 1 due to wet etching can be suppressed.
【００３７】次に、図１（ｄ）に示すように、レジスト
膜２を残したまま金属膜４をスパッタリングによって堆
積し、図１（ｅ）に示すように、レジスト膜２を剥離す
ることで金属膜４をリフトオフし、ゲート配線およびゲ
ート電極５が絶縁性基板１に埋め込まれた状態とするこ
とで、ゲート配線およびゲート電極５の平坦化を行う。Next, as shown in FIG. 1D, a metal film 4 is deposited by sputtering with the resist film 2 left, and the resist film 2 is peeled off as shown in FIG. 1E. The metal film 4 is lifted off so that the gate wiring and the gate electrode 5 are buried in the insulating substrate 1 to flatten the gate wiring and the gate electrode 5.
【００３８】本実施の形態では、ゲート配線およびゲー
ト電極５となる金属膜４は、ＴａおよびＴａＮを４５０
ｎｍの厚さに堆積して形成し、リフトオフは、剥離液
（ＮａＯＨ水溶液５ｗｔ％、３０℃）に９０秒間浸漬す
ることで、レジスト膜２の剥離を行う。In this embodiment, the metal film 4 serving as the gate wiring and the gate electrode 5 is made of Ta and TaN of 450.
The resist film 2 is formed by depositing the resist film 2 to a thickness of nm, and lift-off is performed by immersing the resist film 2 in a stripping solution (NaOH aqueous solution 5 wt%, 30 ° C.) for 90 seconds.
【００３９】ここで、レジスト膜２のパターン化の際に
は、レジスト膜２の溝３周辺の断面形状はゲート配線お
よびゲート電極５のパターン精度により、正テーパーま
たは逆テーパー等を選択する。本実施の形態では、図２
に示すように、膜厚の厚いレジスト膜２を形成すること
で、レジスト膜２の断面形状は逆テーパーとなるように
する。このように、レジスト膜２の断面形状が逆テーパ
ーとなるようにすることで、レジスト膜２の側面部分に
は金属膜４が堆積されにくくなり、リフトオフを容易に
行うことができるようになる。Here, when patterning the resist film 2, the cross-sectional shape around the groove 3 of the resist film 2 is selected to be a forward taper or a reverse taper depending on the pattern accuracy of the gate wiring and the gate electrode 5. In the present embodiment, FIG.
As shown in (2), by forming the resist film 2 having a large thickness, the cross-sectional shape of the resist film 2 is made to have an inverse taper. As described above, by making the cross-sectional shape of the resist film 2 reversely tapered, the metal film 4 is less likely to be deposited on the side surface portions of the resist film 2, and lift-off can be easily performed.
【００４０】さらに、溝３周辺のレジスト膜２下部の絶
縁性基板１をエッチングしておくことで、リフトオフを
容易に行うことができるようになる。Further, by etching the insulating substrate 1 under the resist film 2 around the groove 3, the lift-off can be easily performed.
【００４１】また、パターン精度が要求され、レジスト
膜２を厚くできない場合には、図３に示すように、断面
形状が正テーパーとなるが、このときは、金属膜４の厚
みよりも溝３を深く形成し、溝３周辺のレジスト膜２下
部の絶縁性基板１をエッチングしておくことで、リフト
オフを容易に行うことができるようになる。When the pattern accuracy is required and the thickness of the resist film 2 cannot be increased, the cross-sectional shape becomes a positive taper as shown in FIG. Is formed deep, and the insulating substrate 1 below the resist film 2 around the trench 3 is etched, so that lift-off can be easily performed.
【００４２】さらに、図１（ｆ）に示すように、溝３と
ゲート配線およびゲート電極５との間に生じる空隙をな
くすため、カバリング特性の良い絶縁性の液状材料を塗
布して焼成し、平坦化膜６を形成する。Further, as shown in FIG. 1F, an insulating liquid material having good covering properties is applied and baked in order to eliminate a gap formed between the groove 3 and the gate wiring and the gate electrode 5. A flattening film 6 is formed.
【００４３】本実施の形態では、液状材料としてケイ素
化合物系である東京応化製のＳＯＧ材料（ＯＣＤ Ｔｙ
ｐｅ−１１）を用い、これを２０００ｒｐｍでスピンコ
ーティングして厚さ２００ｎｍの膜を形成した後、８０
℃、１５０℃、２００℃で各１分、４００℃で３０分焼
成し、ＳｉＯ2の平坦化膜６を形成する。In this embodiment, as a liquid material, a silicon compound based SOG material (OCD Ty) manufactured by Tokyo Ohka Co., Ltd. is used.
This is spin-coated at 2000 rpm to form a 200 nm thick film,
The resultant is baked at a temperature of 150 ° C., 150 ° C. and 200 ° C. for 1 minute and at a temperature of 400 ° C. for 30 minutes to form a SiO 2 flattening film 6.
【００４４】本実施の形態では、平坦化膜６としてＳＯ
Ｇ材料を用いたが、絶縁膜が形成されればよく、東京応
化製のＭＯＦ等の焼成型金属酸化膜形成剤または東燃製
のポリシラザン等のケイ素化合物系の液状材料でもよ
い。In this embodiment, the planarizing film 6 is made of SO
Although the G material is used, an insulating film may be formed, and a firing type metal oxide film forming agent such as MOF manufactured by Tokyo Ohka or a silicon compound based liquid material such as polysilazane manufactured by Tonen may be used.
【００４５】そして、図４に示すように、周知の方法を
用いて、ゲート配線およびゲート電極５を形成した絶縁
性基板１に、ゲート絶縁膜７、半導体層８、ソース電極
９、ドレイン電極１０、ソース配線１１、不純物半導体
層１２、絵素電極（図示せず）および保護絶縁膜（図示
せず）等を形成し、ＴＦＴアレイ基板を形成する。As shown in FIG. 4, a gate insulating film 7, a semiconductor layer 8, a source electrode 9, and a drain electrode 10 are formed on the insulating substrate 1 on which the gate wiring and the gate electrode 5 are formed by using a well-known method. , A source wiring 11, an impurity semiconductor layer 12, a picture element electrode (not shown), a protective insulating film (not shown), and the like, and a TFT array substrate is formed.
【００４６】尚、平坦化膜６を厚く形成したり、平坦化
膜６を２回以上の塗布および焼成によって形成すれば、
ゲート絶縁膜７は形成しなくてもよく、平坦化膜６でゲ
ート絶縁膜７を兼ねることができる。If the flattening film 6 is formed thick or the flattening film 6 is formed by applying and firing more than once,
The gate insulating film 7 need not be formed, and the planarizing film 6 can also serve as the gate insulating film 7.
【００４７】そして、対向電極等を形成した対向基板と
ＴＦＴアレイ基板とを貼り合わせ、この基板間に液晶を
封入して液晶表示装置を得る。Then, a counter substrate on which a counter electrode and the like are formed is bonded to a TFT array substrate, and liquid crystal is sealed between the substrates to obtain a liquid crystal display device.
【００４８】（実施の形態２）図１（ａ）に示すよう
に、絶縁性基板１上にレジスト膜２を形成する。本実施
の形態では、レジスト膜２の形成は液状レジストをコー
ティングすることにより行う。実施の形態１と同様に、
レジスト膜２の厚さは、ゲート配線およびゲート電極の
パターン線幅並びにゲート配線およびゲート電極の膜厚
によって選択すべきであり、本実施の形態では３μｍと
する。(Embodiment 2) As shown in FIG. 1A, a resist film 2 is formed on an insulating substrate 1. In the present embodiment, the resist film 2 is formed by coating a liquid resist. As in the first embodiment,
The thickness of the resist film 2 should be selected according to the pattern line width of the gate wiring and the gate electrode and the film thickness of the gate wiring and the gate electrode, and is 3 μm in the present embodiment.
【００４９】次に、図１（ｂ）に示すように、露光およ
び現像を行って、ゲート配線およびゲート電極のパター
ンのレジスト膜２を除去する。そして、図１（ｃ）に示
すように、レジスト膜２のパターンを用いて、ドライエ
ッチングによって絶縁性基板１に溝３を形成する。Next, as shown in FIG. 1B, exposure and development are performed to remove the resist film 2 of the pattern of the gate wiring and the gate electrode. Then, as shown in FIG. 1C, a groove 3 is formed in the insulating substrate 1 by dry etching using the pattern of the resist film 2.
【００５０】このドライエッチングは、パターン精度を
必要とする場合、または工程のドライ化を図る場合に有
効である。ドライエッチングには、ＣＦ4とＨ2との混合
ガスまたはＣＨＦ3、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ8等のガス
を用いる。This dry etching is effective when pattern accuracy is required or when the process is to be made dry. For dry etching, a mixed gas of CF 4 and H 2 or a gas such as CHF 3 , C 2 F 6 , C 3 F 8 , and C 4 F 8 is used.
【００５１】ドライエッチングを行う場合、ドライエッ
チングの特徴であるパターン精度を出すために異方性の
エッチングを行うが、異方性のエッチングのみではリフ
トオフが困難になるため、図５および図６に示すような
溝３の断面形状を形成するために、異方性エッチングを
行う前後のいずれかで、等方性エッチングを行う。When dry etching is performed, anisotropic etching is performed in order to obtain a pattern accuracy which is a characteristic of dry etching. However, lift-off is difficult only with anisotropic etching. In order to form the cross-sectional shape of the groove 3 as shown, isotropic etching is performed before or after performing anisotropic etching.
【００５２】ここで、金属膜４の厚みよりも溝３を深く
形成し、溝３周辺のレジスト膜２下部の絶縁性基板１を
エッチングしておくことで、リフトオフを容易に行うこ
とができるようになる。Here, by forming the groove 3 deeper than the thickness of the metal film 4 and etching the insulating substrate 1 under the resist film 2 around the groove 3, lift-off can be easily performed. become.
【００５３】異方性と等方性とのエッチングの切り替え
は、プラズマの放電モードの切り替えによって行う。具
体的には、プラズマエッチング（以下ＰＥと表記する）
と反応性イオンエッチング（以下ＲＩＥと表記する）と
を使い分けることになる。The switching between anisotropic and isotropic etching is performed by switching the plasma discharge mode. Specifically, plasma etching (hereinafter referred to as PE)
And reactive ion etching (hereinafter referred to as RIE).
【００５４】この放電モードの切り替えは、２台の装置
を用いてもよいし、１台の装置でプラズマを発生するた
めの高周波の給電箇所を切り替えてもよい。すなわち、
ＰＥの場合、放電室の対向電極に高周波電力を供給し、
絶縁性基板１はプラズマ中でフローティングな状態に置
く。ＲＩＥの場合、放電室内の絶縁性基板１を乗せた電
極に、高周波電力を供給する。そのため、エッチング装
置には、給電構造を２箇所設ければよい。For switching of the discharge mode, two devices may be used, or a high-frequency power supply point for generating plasma may be switched by one device. That is,
In the case of PE, high frequency power is supplied to the opposite electrode of the discharge chamber,
The insulating substrate 1 is placed in a floating state in the plasma. In the case of RIE, high-frequency power is supplied to the electrode on which the insulating substrate 1 is placed in the discharge chamber. Therefore, the etching apparatus may be provided with two power supply structures.
【００５５】また、異方性と等方性とのエッチングの切
り替えは、導入するガスを切り替えることでも可能であ
る。The switching between the anisotropic etching and the isotropic etching can also be performed by switching the gas to be introduced.
【００５６】本実施の形態では、２台の装置でＣＦ4と
Ｈ2との混合ガスを用い、４５０ｎｍの深さの溝３を形
成する。In this embodiment, a groove 3 having a depth of 450 nm is formed by using a mixed gas of CF 4 and H 2 in two devices.
【００５７】次に、図１（ｄ）に示すように、レジスト
膜２を残したまま金属膜４をスパッタリングによって堆
積し、図１（ｅ）に示すように、レジスト膜２を剥離す
ることで金属膜４をリフトオフし、ゲート配線およびゲ
ート電極５が絶縁性基板１に埋め込まれた状態とするこ
とで、ゲート配線およびゲート電極５の平坦化を行う。Next, as shown in FIG. 1D, a metal film 4 is deposited by sputtering while leaving the resist film 2, and the resist film 2 is peeled off as shown in FIG. 1E. The metal film 4 is lifted off so that the gate wiring and the gate electrode 5 are buried in the insulating substrate 1 to flatten the gate wiring and the gate electrode 5.
【００５８】本実施の形態では、ゲート配線およびゲー
ト電極５となる金属膜４は、ＴａおよびＴａＮを４００
ｎｍの厚さに堆積して形成し、リフトオフは、剥離液
（２−アミノエタノール、８０℃）に３５０秒間浸漬す
ることを２回行うことで、レジスト膜２の剥離を行う。In this embodiment, the metal film 4 serving as the gate wiring and the gate electrode 5 is made of Ta and TaN of 400.
The resist film 2 is formed by depositing the resist film 2 to a thickness of nm and performing lift-off by immersing the resist film 2 in a stripping solution (2-aminoethanol, 80 ° C.) for 350 seconds twice.
【００５９】さらに、図１（ｆ）に示すように、溝３と
ゲート配線およびゲート電極５との間に生じる空隙をな
くすため、カバリング特性の良い高密度プラズマを用い
たＣＶＤにより、絶縁性の平坦化膜６を形成する。Further, as shown in FIG. 1F, in order to eliminate a gap between the trench 3 and the gate wiring and the gate electrode 5, the insulating property is improved by CVD using high-density plasma having good covering characteristics. A flattening film 6 is formed.
【００６０】本実施の形態では、カバリング特性を良く
するため、プラズマ発生室を処理室から遠隔して配置
し、プラズマ発生室に高密度プラズマを発生するために
高周波を用いて放電させる。この放電によって形成され
るラジカルをガス流により、絶縁性基板１表面へ輸送す
る。ガス流により輸送されたラジカルは、反応室に供給
されるシランガスと反応し、ＳｉＯ2膜を形成する。こ
の反応は、絶縁性基板１表面でも起こるため、良好なカ
バリング特性が得られる。In this embodiment, in order to improve the covering characteristics, the plasma generation chamber is disposed remote from the processing chamber, and discharge is performed using a high frequency to generate high-density plasma in the plasma generation chamber. The radicals formed by this discharge are transported to the surface of the insulating substrate 1 by the gas flow. The radicals transported by the gas flow react with the silane gas supplied to the reaction chamber to form a SiO 2 film. Since this reaction also occurs on the surface of the insulating substrate 1, good covering characteristics can be obtained.
【００６１】本実施の形態では、絶縁性基板１の温度を
４００℃とし、プラズマ発生に１００ＭＨｚの周波数を
用いて、１０ｋＷの電力を投入する。In this embodiment, the temperature of the insulating substrate 1 is set to 400 ° C., and a power of 10 kW is applied to the plasma generation using a frequency of 100 MHz.
【００６２】本実施の形態では、平坦化膜６を形成する
ために、高密度プラズマを用いたＣＶＤを用いたが、Ｔ
ＥＯＳ（テトラエチルオルソシリケイト）を用いたプラ
ズマＣＶＤによって平坦化膜６を形成しても、カバリン
グ特性のよい平坦化膜６を得ることができる。In the present embodiment, CVD using high-density plasma is used to form the planarizing film 6.
Even if the flattening film 6 is formed by plasma CVD using EOS (tetraethylorthosilicate), the flattening film 6 having good covering characteristics can be obtained.
【００６３】そして、図４に示すように、周知の方法を
用いて、ゲート配線およびゲート電極５を形成した絶縁
性基板１に、ゲート絶縁膜７、半導体層８、ソース電極
９、ドレイン電極１０、ソース配線１１、不純物半導体
層１２、絵素電極（図示せず）および保護絶縁膜（図示
せず）等を形成し、ＴＦＴアレイ基板を形成する。As shown in FIG. 4, a gate insulating film 7, a semiconductor layer 8, a source electrode 9, and a drain electrode 10 are formed on the insulating substrate 1 on which the gate wiring and the gate electrode 5 are formed by using a well-known method. , A source wiring 11, an impurity semiconductor layer 12, a picture element electrode (not shown), a protective insulating film (not shown), and the like, and a TFT array substrate is formed.
【００６４】尚、平坦化膜６を厚く形成すれば、ゲート
絶縁膜７は形成しなくてもよく、平坦化膜６でゲート絶
縁膜７を兼ねることができる。If the flattening film 6 is formed thick, the gate insulating film 7 need not be formed, and the flattening film 6 can also serve as the gate insulating film 7.
【００６５】そして、対向電極等を形成した対向基板と
ＴＦＴアレイ基板とを貼り合わせ、この基板間に液晶を
封入して液晶表示装置を得る。Then, a counter substrate on which a counter electrode and the like are formed is bonded to a TFT array substrate, and liquid crystal is sealed between the substrates to obtain a liquid crystal display device.
【００６６】本発明は、実施の形態１および実施の形態
２の各工程の組み合わせによっても実現することができ
る。The present invention can also be realized by a combination of the steps of the first and second embodiments.
【００６７】本発明では、レジスト膜２は、感光性ドラ
イフィルムをラミネートする、または液状レジストをコ
ーティングすることで形成したが、レジストのタイプは
ポジレジストでもネガレジストでもよい。In the present invention, the resist film 2 is formed by laminating a photosensitive dry film or coating a liquid resist. However, the type of the resist may be a positive resist or a negative resist.
【００６８】また、本発明では、ゲート配線およびゲー
ト電極５として、ＴａおよびＴａＮを用いたが、Ａｌ、
Ｍｏ、Ｔｉ、Ｃｕ等の他の金属、もしくは金属化合物、
またはこれらの混合物でもよい。In the present invention, Ta and TaN are used as the gate wiring and the gate electrode 5.
Mo, Ti, Cu or other metal or metal compound,
Or a mixture thereof may be used.
【００６９】[0069]
【発明の効果】以上の説明のように、本発明の液晶表示
装置によれば、ゲート配線およびゲート電極の側部と溝
の側壁との隙間に平坦化膜が形成されていることによ
り、少ない工程数でゲート配線およびゲート電極を平坦
化することができるため、欠陥の少ない液晶表示装置を
低コストで得ることができる。特に、２０〜６０インチ
といった超大型液晶表示装置のように、ゲート配線の低
抵抗化の必要性に伴ってゲート配線の膜厚が増加する場
合に有効となる。As described above, according to the liquid crystal display device of the present invention, the flattening film is formed in the gap between the side of the gate wiring and the gate electrode and the side wall of the groove, so that the liquid crystal display device has a small number. Since the gate wiring and the gate electrode can be flattened by the number of steps, a liquid crystal display device with few defects can be obtained at low cost. In particular, this is effective when the thickness of the gate wiring is increased due to the necessity of reducing the resistance of the gate wiring, such as a super-large liquid crystal display device of 20 to 60 inches.
【００７０】さらに、平坦化膜がゲート配線およびゲー
ト電極の表面並びに絶縁性基板の表面を覆っていること
により、平坦化膜でゲート絶縁膜を兼ねることができ
る。Further, since the flattening film covers the surfaces of the gate wiring and the gate electrode and the surface of the insulating substrate, the flattening film can also serve as the gate insulating film.
【００７１】本発明の液晶表示装置の製造方法によれ
ば、絶縁性基板にレジスト膜を形成する工程と、ゲート
配線およびゲート電極を形成する位置のレジスト膜を除
去する工程と、絶縁性基板をエッチングして前記パター
ンの溝を形成する工程と、絶縁性基板に金属膜を堆積す
る工程と、レジスト膜を剥離することで金属膜をリフト
オフし、ゲート配線およびゲート電極を溝内に形成する
工程とを有することにより、少ない工程数でゲート配線
およびゲート電極を平坦化することができるため、欠陥
の少ない液晶表示装置を低コストで得ることができる。
特に、２０〜６０インチといった超大型液晶表示装置の
ように、ゲート配線の低抵抗化の必要性に伴ってゲート
配線の膜厚が増加する場合に有効となる。According to the method of manufacturing a liquid crystal display device of the present invention, a step of forming a resist film on an insulating substrate, a step of removing the resist film at a position where a gate wiring and a gate electrode are to be formed, Forming a groove of the pattern by etching, depositing a metal film on the insulating substrate, and removing the resist film to lift off the metal film and form a gate wiring and a gate electrode in the groove With the above, the gate wiring and the gate electrode can be planarized with a small number of steps, so that a liquid crystal display device with few defects can be obtained at low cost.
In particular, this is effective when the thickness of the gate wiring is increased due to the necessity of reducing the resistance of the gate wiring, such as a super-large liquid crystal display device of 20 to 60 inches.
【００７２】また、レジスト膜の溝周辺の断面形状を逆
テーパーとすることにより、リフトオフを容易に行うこ
とができる。The lift-off can be easily performed by making the cross-sectional shape around the groove of the resist film reversely tapered.
【００７３】また、レジスト膜の溝周辺の断面形状を正
テーパーとし、ゲート配線およびゲート電極の厚さより
も溝を深く形成することにより、リフトオフを容易に行
うことができる。Further, by making the cross-sectional shape around the groove of the resist film positively tapered and forming the groove deeper than the thicknesses of the gate wiring and the gate electrode, lift-off can be easily performed.
【００７４】また、溝の一部をレジスト膜の下部に形成
することにより、リフトオフをさらに容易に行うことが
できる。By forming a part of the groove below the resist film, the lift-off can be performed more easily.
【００７５】さらに、ゲート配線およびゲート電極を溝
内に形成した後、ゲート配線およびゲート電極の側部と
溝の側壁との隙間に平坦化膜を形成することにより、少
ない工程数でゲート配線およびゲート電極をより一層平
坦化することができるため、より一層欠陥の少ない液晶
表示装置を低コストで得ることができる。Further, after the gate wiring and the gate electrode are formed in the groove, a flattening film is formed in the gap between the side of the gate wiring and the gate electrode and the side wall of the groove, so that the number of steps of the gate wiring and the gate electrode can be reduced. Since the gate electrode can be further flattened, a liquid crystal display device with fewer defects can be obtained at low cost.
【００７６】また、平坦化膜はゲート配線およびゲート
電極の表面並びに絶縁性基板の表面を覆うように形成す
ることにより、平坦化膜でゲート絶縁膜を兼ねることが
できる。Further, by forming the flattening film so as to cover the surfaces of the gate wiring and the gate electrode and the surface of the insulating substrate, the flattening film can also serve as the gate insulating film.
【図１】（ａ）〜（ｆ）は本発明に係わる液晶表示装置
のＴＦＴアレイ基板のゲート配線およびゲート電極を形
成する工程を示す工程図である。FIGS. 1A to 1F are process diagrams showing a process of forming a gate wiring and a gate electrode of a TFT array substrate of a liquid crystal display device according to the present invention.
【図２】レジスト膜の断面形状を示す断面図である。FIG. 2 is a sectional view showing a sectional shape of a resist film.
【図３】レジスト膜の別の断面形状を示す断面図であ
る。FIG. 3 is a cross-sectional view illustrating another cross-sectional shape of a resist film.
【図４】本発明に係わる液晶表示装置のＴＦＴアレイ基
板の主要部を示す断面図である。FIG. 4 is a sectional view showing a main part of a TFT array substrate of the liquid crystal display device according to the present invention.
【図５】溝の断面形状を示す断面図である。FIG. 5 is a sectional view showing a sectional shape of a groove.
【図６】溝の別の断面形状を示す断面図である。FIG. 6 is a sectional view showing another sectional shape of the groove.
【図７】従来の液晶表示装置のＴＦＴアレイ基板の主要
部を示す断面図である。FIG. 7 is a cross-sectional view showing a main part of a TFT array substrate of a conventional liquid crystal display device.
【図８】（ａ）〜（ｊ）は従来の液晶表示装置のＴＦＴ
アレイ基板のゲート配線およびゲート電極を形成する工
程を示す工程図である。8A to 8J are TFTs of a conventional liquid crystal display device.
FIG. 4 is a process chart showing a step of forming a gate wiring and a gate electrode of the array substrate.
１ 絶縁性基板 ２ レジスト膜 ３ 溝 ４ 金属膜 ５ ゲート電極（ゲート配線） ６ 平坦化膜 ７ ゲート絶縁膜 ８ 半導体層 ９ ソース電極 １０ ドレイン電極 １１ ソース配線 １２ 不純物半導体層 ５１ 絶縁性基板 ５２ ゲート電極（ゲート配線） ５３ ゲート絶縁膜 ５４ 半導体層 ５５ ソース電極 ５６ ドレイン電極 ５７ 不純物半導体層 ５８ ソース配線 ５９ 金属膜 ６０ レジスト膜 ６１ 平坦化膜 DESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Resist film 3 Groove 4 Metal film 5 Gate electrode (gate wiring) 6 Flattening film 7 Gate insulating film 8 Semiconductor layer 9 Source electrode 10 Drain electrode 11 Source wiring 12 Impurity semiconductor layer 51 Insulating substrate 52 Gate electrode (Gate wiring) 53 Gate insulating film 54 Semiconductor layer 55 Source electrode 56 Drain electrode 57 Impurity semiconductor layer 58 Source wiring 59 Metal film 60 Resist film 61 Flattening film
Claims (8)
板に設けられた溝内に形成されたＴＦＴアレイ基板と対
向基板との間に、液晶が封入されてなる液晶表示装置に
おいて、前記ゲート配線およびゲート電極の側部と前記
溝の側壁との隙間に、平坦化膜が形成されていることを
特徴とする液晶表示装置。1. A liquid crystal display device in which a liquid crystal is sealed between a TFT array substrate and a counter substrate in which a gate wiring and a gate electrode are formed in a groove provided in an insulating substrate. A liquid crystal display device, wherein a flattening film is formed in a gap between a side portion of a gate electrode and a side wall of the groove.
ゲート電極の表面並びに前記絶縁性基板の表面を覆って
いることを特徴とする請求項１記載の液晶表示装置。2. The liquid crystal display device according to claim 1, wherein the flattening film covers surfaces of the gate wiring and the gate electrode and a surface of the insulating substrate.
と、ゲート配線およびゲート電極を形成する位置の前記
レジスト膜を除去する工程と、前記絶縁性基板をエッチ
ングして前記パターンの溝を形成する工程と、前記絶縁
性基板に金属膜を堆積する工程と、前記レジスト膜を剥
離することで前記金属膜をリフトオフし、前記ゲート配
線およびゲート電極を前記溝内に形成する工程とを有す
ることを特徴とする液晶表示装置の製造方法。3. A step of forming a resist film on an insulating substrate, a step of removing the resist film at a position where a gate wiring and a gate electrode are to be formed, and forming a groove of the pattern by etching the insulating substrate. Performing, a step of depositing a metal film on the insulating substrate, and a step of removing the resist film to lift off the metal film and forming the gate wiring and the gate electrode in the groove. A method for manufacturing a liquid crystal display device, comprising:
を逆テーパーとすることを特徴とする請求項３記載の液
晶表示装置の製造方法。4. The method for manufacturing a liquid crystal display device according to claim 3, wherein a cross-sectional shape of the resist film around the groove is reversely tapered.
を正テーパーとし、前記ゲート配線およびゲート電極の
厚さよりも前記溝を深く形成することを特徴とする請求
項３記載の液晶表示装置の製造方法。5. The liquid crystal display device according to claim 3, wherein a cross-sectional shape of the resist film around the groove is positively tapered, and the groove is formed deeper than the thicknesses of the gate wiring and the gate electrode. Production method.
形成することを特徴とする請求項４または５記載の液晶
表示装置の製造方法。6. The method according to claim 4, wherein a part of the groove is formed below the resist film.
溝内に形成した後、前記ゲート配線およびゲート電極の
側部と前記溝の側壁との隙間に、平坦化膜を形成するこ
とを特徴とする請求項３乃至請求項６記載の液晶表示装
置の製造方法。7. After forming the gate wiring and the gate electrode in the groove, a flattening film is formed in a gap between a side portion of the gate wiring and the gate electrode and a side wall of the groove. A method for manufacturing a liquid crystal display device according to claim 3.
ゲート電極の表面並びに前記絶縁性基板の表面を覆うよ
うに形成することを特徴とする請求項７記載の液晶表示
装置の製造方法。8. The method according to claim 7, wherein the flattening film is formed so as to cover the surfaces of the gate wiring and the gate electrode and the surface of the insulating substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6943997A JPH10268343A (en) | 1997-03-24 | 1997-03-24 | Liquid crystal display device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6943997A JPH10268343A (en) | 1997-03-24 | 1997-03-24 | Liquid crystal display device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10268343A true JPH10268343A (en) | 1998-10-09 |
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ID=13402680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6943997A Pending JPH10268343A (en) | 1997-03-24 | 1997-03-24 | Liquid crystal display device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10268343A (en) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010080327A (en) * | 1999-09-08 | 2001-08-22 | 모리시타 요이찌 | Display device and method of manufacture thereof |
| KR20030045574A (en) * | 2001-12-04 | 2003-06-11 | 엘지이노텍 주식회사 | Method of metal electrode patterning |
| JP2006243207A (en) * | 2005-03-02 | 2006-09-14 | Dainippon Printing Co Ltd | Liquid crystal display device, color filter for liquid crystal display device and its manufacturing method |
| US7172736B2 (en) | 2002-07-29 | 2007-02-06 | Casio Computer Co., Ltd. | Compact chemical reactor and compact chemical reactor system |
| KR100731026B1 (en) * | 2000-11-01 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | Method For Fabricating Liquid Crystal Display Panel |
| CN100368917C (en) * | 2005-09-27 | 2008-02-13 | 广辉电子股份有限公司 | Array base plate for liquid crystal display and producing method thereof |
| WO2008035786A1 (en) * | 2006-09-22 | 2008-03-27 | National University Corporation Tohoku University | Semiconductor device and semiconductor device manufacturing method |
| WO2008075727A1 (en) * | 2006-12-21 | 2008-06-26 | National University Corporation Tohoku University | Semiconductor device and method for manufacturing semiconductor device |
| US7431898B2 (en) | 2002-03-29 | 2008-10-07 | Casio Computer Co., Ltd. | Chemical reaction apparatus and power supply system |
| KR100876587B1 (en) * | 2002-05-22 | 2008-12-31 | 엘지디스플레이 주식회사 | Array substrate for liquid crystal display device including thin film transistor and manufacturing method thereof |
| US7531016B2 (en) | 2002-03-29 | 2009-05-12 | Casio Computer Co., Ltd. | Chemical reaction apparatus and power supply system |
| US20100184289A1 (en) * | 2003-06-04 | 2010-07-22 | Tadahiro Ohmi | Substrate and method of manufacturing the same |
| US8013326B2 (en) | 2007-09-19 | 2011-09-06 | Samsung Electronics Co., Ltd. | Organic thin film transistor substrate and method of manufacture |
| US8211797B2 (en) | 2007-11-05 | 2012-07-03 | Samsung Electronics Co., Ltd. | Metal wiring layer and method of fabricating the same |
| CN104513982A (en) * | 2013-09-27 | 2015-04-15 | 东友精细化工有限公司 | Method for manufacturing array substrate of liquid crystal display device |
| CN108919991A (en) * | 2018-06-05 | 2018-11-30 | 汉思高电子科技（义乌）有限公司 | A kind of preparation method of touch screen function piece or touch screen |
| CN111045262A (en) * | 2019-12-09 | 2020-04-21 | 深圳市华星光电半导体显示技术有限公司 | COA substrate and display panel |
-
1997
- 1997-03-24 JP JP6943997A patent/JPH10268343A/en active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961111B1 (en) | 1999-09-08 | 2005-11-01 | Matsushita Electric Industrial Co., Ltd. | Display device and method of producing same |
| KR20010080327A (en) * | 1999-09-08 | 2001-08-22 | 모리시타 요이찌 | Display device and method of manufacture thereof |
| KR100731026B1 (en) * | 2000-11-01 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | Method For Fabricating Liquid Crystal Display Panel |
| KR20030045574A (en) * | 2001-12-04 | 2003-06-11 | 엘지이노텍 주식회사 | Method of metal electrode patterning |
| US7431898B2 (en) | 2002-03-29 | 2008-10-07 | Casio Computer Co., Ltd. | Chemical reaction apparatus and power supply system |
| US7531016B2 (en) | 2002-03-29 | 2009-05-12 | Casio Computer Co., Ltd. | Chemical reaction apparatus and power supply system |
| KR100876587B1 (en) * | 2002-05-22 | 2008-12-31 | 엘지디스플레이 주식회사 | Array substrate for liquid crystal display device including thin film transistor and manufacturing method thereof |
| US7172736B2 (en) | 2002-07-29 | 2007-02-06 | Casio Computer Co., Ltd. | Compact chemical reactor and compact chemical reactor system |
| US20100184289A1 (en) * | 2003-06-04 | 2010-07-22 | Tadahiro Ohmi | Substrate and method of manufacturing the same |
| JP2006243207A (en) * | 2005-03-02 | 2006-09-14 | Dainippon Printing Co Ltd | Liquid crystal display device, color filter for liquid crystal display device and its manufacturing method |
| CN100368917C (en) * | 2005-09-27 | 2008-02-13 | 广辉电子股份有限公司 | Array base plate for liquid crystal display and producing method thereof |
| WO2008035786A1 (en) * | 2006-09-22 | 2008-03-27 | National University Corporation Tohoku University | Semiconductor device and semiconductor device manufacturing method |
| WO2008075727A1 (en) * | 2006-12-21 | 2008-06-26 | National University Corporation Tohoku University | Semiconductor device and method for manufacturing semiconductor device |
| JP2008159683A (en) * | 2006-12-21 | 2008-07-10 | Tohoku Univ | Semiconductor device and manufacturing method of same |
| US8013326B2 (en) | 2007-09-19 | 2011-09-06 | Samsung Electronics Co., Ltd. | Organic thin film transistor substrate and method of manufacture |
| KR101501699B1 (en) * | 2007-09-19 | 2015-03-16 | 삼성디스플레이 주식회사 | Organic thin film transistor substrate and method of manufacturing the same |
| US8211797B2 (en) | 2007-11-05 | 2012-07-03 | Samsung Electronics Co., Ltd. | Metal wiring layer and method of fabricating the same |
| CN104513982A (en) * | 2013-09-27 | 2015-04-15 | 东友精细化工有限公司 | Method for manufacturing array substrate of liquid crystal display device |
| CN108919991A (en) * | 2018-06-05 | 2018-11-30 | 汉思高电子科技（义乌）有限公司 | A kind of preparation method of touch screen function piece or touch screen |
| CN111045262A (en) * | 2019-12-09 | 2020-04-21 | 深圳市华星光电半导体显示技术有限公司 | COA substrate and display panel |
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