JPH10257113A - 信号を処理するための回路、ならびに信号に対して補間を実行する方法および装置 - Google Patents

信号を処理するための回路、ならびに信号に対して補間を実行する方法および装置

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JPH10257113A
JPH10257113A JP10011176A JP1117698A JPH10257113A JP H10257113 A JPH10257113 A JP H10257113A JP 10011176 A JP10011176 A JP 10011176A JP 1117698 A JP1117698 A JP 1117698A JP H10257113 A JPH10257113 A JP H10257113A
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signal
filter
circuit
frequency
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JP10011176A
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Joshua L Koslov
ジョシュア・エル・コスロフ
Frank A Lane
フランク・エー・レイン
Carl G Scarpa
カール・ジー・スカーパ
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Hitachi Ltd
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/20—Modulator circuits; Transmitter circuits
    • H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
    • H04L27/2053—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases
    • H04L27/206—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers
    • H04L27/2067—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states
    • H04L27/2071—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states in which the data are represented by the carrier phase, e.g. systems with differential coding

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  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

(57)【要約】 【課題】 ディジタル領域において、高い周波数で動作
するディジタルミクサを必要としないで、比較的低い周
波数の信号を高い周波数の信号に変換する方法および装
置を提供する。 【解決手段】 本発明によれば、補間技術を用いて低レ
ートディジタル信号を高レート信号に変換し、搬送波を
所望の周波数にシフトさせる。これは、第１に、最終デ
ィジタル−アナログ変換周波数の分数で動作するミクサ
を用いてディジタル波形を比較的低いレートの搬送波に
載せ、次いで、比較的低いレートの信号は、調整可能な
帯域フィルタ回路が含まれる補間段によって高レート信
号に変換される。特に、所望の出力搬送周波数を表すＨ
ビットの周波数制御ワードに応答する補間回路フィルタ
制御装置２５００は、単一のＨビットの周波数制御ワー
ドから、各調整可能なフィルタ回路のためのフィルタ制
御信号を生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、構成可能なフィル
タに関し、特に、変調器に用いるのに適したディジタル
フィルタを実現し制御するための方法および装置に適用
して有効な技術に関する。
【０００２】
【従来の技術】様々なタイプの情報を伝送するためにデ
ィジタル信号を用いることの重要性は増大しつづけてい
る。
【０００３】ディジタル変調は、ビットをシンボルへと
マッピングし、そのシンボルを所望のパルス波形へとフ
ィルタ処理すること、また、ベースバンドパルスを伝送
用の搬送信号に変換することを含むものである。ビット
をシンボルへとマッピングするには、例えば、Ｎビット
を集め、それらのビットを２N 個の信号振幅および位相
の値の１つにマッピングすることを含むものである。例
えば、４相位相変調（ＱＰＳＫ：Quadrature Phase Shi
ft Keying ）を考えると、図１に示されているように、
２ビットが４個の振幅および位相の値の１つにマッピン
グされる。
【０００４】伝送される信号の帯域幅を所望のチャネル
帯域に限定するためにパルス整形が利用される。それは
ディジタルフィルタ処理によって達成することができ、
しばしば有限インパルス応答フィルタ（ＦＩＲ：Finite
Impulse Response Filter）として実現されている。チ
ャネル帯域はシンボル伝送レートより広くなければなら
ないので、パルス整形フィルタが動作するレートはシン
ボルレートより大きくなければならない。一般的に、そ
れはチャネル帯域の少なくとも２倍でなければならない
が、しばしばそれより大きく、シンボルレートの整数
倍、例えばシンボルレートの２倍（２ｘ）あるいは４倍
（４ｘ）とされている。代表的な４ｘ低域パルス整形フ
ィルタに対する正規化周波数特性が図２に示されてい
る。
【０００５】既知の様々な変調器においては、搬送周波
数への変換は、しばしば、信号がディジタル信号からア
ナログ信号に変換された後に実行されている。そのよう
な実施の形態では、ミキシングオペレーションがアナロ
グ領域において実行されて、情報信号が搬送周波数へと
変換される。
【０００６】そのような既知のシステムには、アナログ
ミクサおよびそれに関連した他のアナログ回路構成要素
を必要とするという問題がある。アナログシステム部品
と比較してディジタル集積回路が高い信頼性を有するこ
とを考慮すると、アナログ回路構成要素ではなく、すべ
てあるいは殆どすべてディジタル回路構成要素を用いて
実現される設計に移行することは有利である。
【０００７】アメリカ合衆国特許第５，４１２，３５２
号に記載されている１つの特定の既知の変調器が図３に
示されている。図３の変調器は、ディジタルベースバン
ド信号から選択された搬送周波数への単一の周波数変換
を必要としている。この周波数変換はディジタル領域で
実行される。
【０００８】図３の変調器は、シンボルマッピング回路
７２と、パルス整形回路７３と、補間器７４と、補間器
７４により出力されるディジタルのＩ信号およびＱ信号
をミキシングするための第１および第２のミクサ７５，
７６と、発振器７８と、移相器７７と、総和器８０と、
Ｄ／Ａ変換器７９とを含んでいる。発振器７８およびミ
クサ７５，７６は補間器７４の後に位置している。
【０００９】既知の変調器７０では、搬送信号の比較的
高い周波数、例えば５〜５０ＭＨｚにおいてディジタル
信号を生成するために、補間器７４が、パルス整形回路
７３の出力とミクサ７５，７６との間に置かれている。
【００１０】
【発明が解決しようとする課題】ところが、既知のシス
テムの各々は、アナログ領域において搬送周波数に対す
るミキシング処理を実行するか、あるいは、図３に示さ
れた変調器の場合のように、最終サンプリング周波数で
動作可能なディジタルミクサ７５，７６を設けなければ
ならないか、のいずれかの問題点を有している。搬送周
波数が比較的高い（例えば４０ＭＨｚ）ために、そのよ
うなミクサ７５，７６を実現するコストは、ある応用分
野の場合、禁止同様に高くなり得る。これはおもに、ミ
クサ７５，７６を実現するために必要な高速乗算器のコ
ストによるものである。
【００１１】従って、ディジタル領域において信号を搬
送周波数にミキシングすることができるディジタル変調
器で、手頃なコストで実現できるものが求められてい
る。更に、ディジタル変調器の実現のために用いられる
ディジタルフィルタを手頃なコストで実現し制御するた
めの方法および装置が求められている。
【００１２】
【課題を解決するための手段】本発明は、信号、例えば
ディジタル信号を搬送信号に直接合成するための方法お
よび装置に関する。本発明の様々な実施の形態は、構成
可能なフィルタの実現に関し、また、１つあるいはそれ
以上のアップサンプリング段において構成可能なフィル
タを用いている変調器の一部としての構成可能なフィル
タを制御する方法に関する。
【００１３】本発明は、振幅により表される信号、すな
わち、同相振幅および直交振幅により表される信号の変
調、例えば振幅変調（ＡＭ：Amplitude Modulation）、
残留側波帯（ＶＳＢ：Vestigial Sideband）、単側波帯
（ＳＳＢ：Single Side Band）、４相位相変調（ＱＰＳ
Ｋ：Quadrature Phase Shift Keying ）、直交振幅変調
（ＱＡＭ：Quadrature Amplitude Modulation ）、ある
いはディジタルＶＳＢ（例えば、多値ＶＳＢ）に用いる
ことができる。例示的な実施の形態を示すため、以下に
おいて、信号のタイプが適切な場合における、ＱＰＳＫ
変調器によって本発明を説明する。しかし、本発明はど
のような意味においてもＱＰＳＫの実施の形態に限定さ
れるわけではない。
【００１４】信号の同相振幅および／または直交振幅
は、例えば、ディジタル情報伝送システムにおいてシン
ボルを表すレベルを示すことができる。
【００１５】本発明によれば、低レート信号、例えばデ
ィジタル信号を高レート信号に変換するために、また、
搬送波を所望の周波数にシフトするために補間技術が用
いられる。これは、本発明によれば、情報信号、例えば
変調されるディジタル波形を、比較的低レートの搬送波
に載せることにより達成される。これは、ディジタルミ
キシング処理を実行することにより達成される。次い
で、ミキシング処理により生成される比較的低レートの
信号は、カスケード接続された補間段によって高レート
信号に変換される。
【００１６】１つの実施の形態では、通過帯域フィル
タ、例えば、構成可能なフィルタが、補間段の各々に含
まれている。各段の通過帯域フィルタを制御して、可能
な幾つかの伝達関数のうちの１つを持つようにそれを構
成する。可能な伝達関数の各々は、その通過帯域がディ
ジタルスペクトルのそれぞれ異なる部分にある。１つあ
るいはそれ以上の段にわたるフィルタの構成の選択は、
その結果として、搬送波をナイキスト帯域周波数の低レ
ート信号からナイキスト帯域における実質的に任意の周
波数の最終出力、例えば伝送レート、へとシフトさせる
ためになされる。本発明の補間器回路を用いて周波数シ
フト処理を実行することにより、情報信号をディジタル
領域における高い搬送周波数へとシフトすることができ
る。重要なことは、それを行うために、高い搬送周波数
で動作するディジタルミクサを必要としないことであ
る。
【００１７】本発明の１つの実施の形態によれば、フィ
ルタの構成を実質的に選択するために、通過帯域フィル
タの入力に対する入力信号をシフトし、次いでフィルタ
の出力信号を反対方向に周波数シフトする。通過帯域フ
ィルタ処理の前後に周波数シフト処理を実行すると、結
果は、フィルタ通過帯域を変更し、フィルタ処理される
信号はシフトされなかった場合と実質的に同じである。
各フィルタの入力および出力において周波数をシフトさ
せるこの技術は、本発明の１つの実施の形態によれば、
複数の補間段の一部として互いにカスケード接続された
複数のフィルタを制御するために用いられる。
【００１８】本発明の信号周波数シフト技術は、構成可
能な通過帯域フィルタ回路を効果的に実現するために、
通過帯域フィルタの入力および出力に対して周波数シフ
ト回路を必要とするが、この方法は、例えばマルチタッ
プフィルタの場合、フィルタの通過帯域の中心周波数を
（例えばフィルタ係数値を変化させることにより）シフ
トさせて所望のフィルタ伝達関数を達成するシステムよ
りも実現コストの点で効果的である。
【００１９】以下の詳細な説明においては、本発明に用
いるのに適した、比較的単純で、したがって比較的費用
の安い周波数シフト回路が説明される。
【００２０】本発明による構成可能な様々なフィルタの
設計に加えて、本発明は、例えば変調器の補間器に用い
られる、構成可能なフィルタを制御するのに適した方法
および装置に関するものでもある。
【００２１】１つの特定の実施の形態では、所望の最終
出力周波数を指定するために多ビット２進制御ワードが
用いられる。そして、制御ワードのうち限定された数の
ビット（例えば、予め選択された３ビット）を用いて、
その制御ワードによって指定された搬送出力周波数を達
成するために必要とされる多段補間器の１つの段におけ
るフィルタの構成を制御するための制御信号を生成す
る。異なる３ビットの組を用いて、フィルタの各々を制
御することができる。制御ワードの一部は、本発明の補
間回路の入力に供給される信号をミックスするのに用い
られる発振器を制御するために用いられる。
【００２２】本発明の様々な方法および装置の使用につ
いてはディジタルパルス変調器の文脈で説明されるが、
本発明の方法および装置は、構成可能なディジタルフィ
ルタの使用あるいは制御が望ましいあるいは必要な広範
な応用分野に適用可能である。
【００２３】本発明の結果、ディジタル領域で変調処理
を実行することの有利さを維持しつつ、先行技術のディ
ジタル設計のものよりコストが低く実現が容易な変調器
を提供することができる。
【００２４】本発明の他の多くの特徴および実施の形態
は以下に詳細に説明される。
【００２５】
【発明の実施の形態】本発明は信号、例えばディジタル
信号、を搬送信号に直接合成するための方法および装置
に関するものである。上に述べたように、本発明は、振
幅により表される信号、すなわち、同相振幅および直交
振幅により表される任意の信号を変調するために用いる
ことができる。
【００２６】ここで図４を参照すると、本発明の１つの
実施の形態によって実現される変調器１００が示されて
いる。変調器１００は、シンボルマッピング回路１０２
と、複素パルス整形回路１０４と、複素ミクサ１０６
と、発振器１０８と、補間回路１１０と、Ｄ／Ａ変換器
１１２と、低域フィルタ１１４とを含んでいる。発振器
１０８は、例えば、供給される制御信号を介して制御さ
れる数値制御発振器とすることができる。補間回路１１
０は１つあるいはそれ以上の段１１１（各段はそれぞれ
１つの補間器１１５と帯域フィルタ１１７とを含んでい
る）を含んでいる。補間器１１５と帯域フィルタ１１７
は複素回路（例えば、実数信号と虚数信号との両方を処
理する）として図示されているが、複素回路の使用は必
須ではない。更に、４相位相信号が必要でない場合に
は、補間回路１１０の実数出力のみをＤ／Ａ変換器に供
給することが可能である。
【００２７】本発明によれば、情報信号、例えばデータ
のディジタルビットはシンボルマッピング回路１０２の
入力に供給される。シンボルマッピング回路１０２は同
相信号（Ｉ）および４相位相信号（Ｑ）を出力し、それ
らは複素パルス整形回路１０４の対応する入力にそれぞ
れ供給される。パルス整形回路１０４のＩ出力およびＱ
出力はミクサ１０６の対応するＩ入力およびＱ入力に供
給される。
【００２８】図４に示された実施の形態においては、発
振器１０８による信号出力の周波数は、発振器のサンプ
リングレートを法として、伝送、すなわち、最終搬送周
波数、に等しい。複素ミクサ１０６は発振器１０８の出
力をパルス整形回路１０４により出力されたＩ信号およ
びＱ信号とミキシングする。Ｉ信号およびＱ信号は発振
器１０８の出力周波数で、補間回路１１０の対応するＩ
入力およびＱ入力に供給される。本発明の補間回路１１
０の動作については以下に詳細に説明する。
【００２９】図４の実施の形態では、補間回路への入力
はディジタル回路、例えばディジタルミクサ１０６を用
いて生成されるが、入力信号はアナログ回路を用いて入
力し、次いで、例えば本発明の新規な補間回路１１０へ
の入力の直前に、ディジタル信号に変換することができ
る。
【００３０】補間回路１１０の出力は、本発明によっ
て、発振器１０８の比較的低い出力周波数から最終伝送
周波数まで周波数がシフトされた信号である。図示され
た実施の形態では、補間回路１１０の出力、例えば複素
出力信号の実数部分はＤ／Ａ変換器１１２の入力へと供
給される。アナログ信号へと変換された後、伝送される
信号は低域フィルタ１１４によって低域フィルタ処理さ
れ、次いで伝送のために出力される。
【００３１】整数比による補間という単純な形態を用い
て補間回路１１０の補間器１１５を実現することができ
る。この形態の補間は、パルス整形フィルタ１０４の出
力サンプル間にゼロを挿入し、次いで、このパッドされ
た信号をフィルタ処理することを含むものである。この
ゼロをパディングする処理のアーチファクトは、アップ
サンプリングされた領域において、＋／− ２π／Ｎ
（ここでＮは補間比に対応する整数）のディジタル周波
数の間隔の信号像の生成である。
【００３２】このような実施の形態では、信号が周波数
ω1 に位置し、補間のためにＮ＝２によってゼロパディ
ングされる場合、信号は補間された領域、すなわちアッ
プサンプリングされた領域においてω1 ／２に位置さ
れ、像はω1 ／２＋πに現れる。本発明によれば、元の
信号ではなくその像を選択する帯域フィルタ１１７を用
いることにより、信号を補間領域においてπラジアンだ
けシフトすることができる。次に、図５を参照すると、
「像」の語の下の破線は、補間領域において像を選択す
るために帯域フィルタ１１７を使用し、それによって周
波数のシフトを達成する場合を示したものである。
【００３３】このようにして、補間回路１１０を用いる
ことにより、補間領域において信号を搬送波に載せるこ
とができ、その際、補間段が実行された後にミキシング
処理を実行する必要がない。このように、補間回路１１
０は、搬送周波数におけるシフトを実現するので、それ
を帯域シフト補間器と呼ぶことができる。このような実
施の形態では、出力搬送波は入力搬送波と補間器の選択
帯域との関数である。すなわち、 ωout ＝ ωin／Ｎ ＋ ２πｍ／Ｎ ここで、０≦ｍ＜Ｎ であって、ｍおよびＮは整数。
【００３４】このように、本発明によれば、ミクサ１０
６をパルス整形フィルタ１０４の後で、補間回路１１０
の前に置くことにより、出力搬送周波数を正確に制御す
ることができる。本発明の変調器１００は、ミクサ１０
６を実現するために必要な乗算器を出力周波数の１／Ｎ
で動作させることができるという利点を有する。これ
は、ミクサが最終搬送信号の全クロックレートで出力を
計算する必要のある既知の変調器とは著しい対照をなし
ている。
【００３５】補間比がＮの補間回路１１０が任意の信号
像を独立に選択することができるためには、Ｎ個の異な
る帯域フィルタが必要とされるであろう。そのような実
施の形態では、任意の所定の時点で、Ｎ個のフィルタの
うちの１つをフィルタ１１７として用いるために選択す
る。Ｎの値が大きい場合、これは大きな負担となる。
【００３６】本発明の１つの実施の形態は、単一の補間
回路ではなくて、カスケード接続された一連の補間回路
を用いて、大きな補間比を達成する方法に関するもので
ある。一連の補間段を用いる場合、最終補間比はカスケ
ード接続されたそれぞれの段の補間比の積となる。従っ
て、一連の補間回路を用いることにより、個々の補間回
路が比較的低い補間値であっても、大きな補間値を得る
ことが可能である。
【００３７】次に、図６を参照すると、一連のＬ個の補
間回路あるいは補間段、Ｓ0 ２０１，Ｓ1 ２０２，…，
ＳL-1 ２０３として実現された補間回路２００が示され
ている。第１から第Ｌ番目までの補間段の各々は、ゼロ
パディング回路２０４，２１０，…，２２０と、帯域フ
ィルタ２０６，２１２，…，２２２とをそれぞれ有して
いる。第Ｌ番目の補間段２０３は、そのＩ出力およびＱ
出力が、出力回路を有する総和器に結合されている。総
和器の出力は、補間回路２００の出力となっている。
【００３８】図６の実施の形態では、最終補間値Ｎは、
カスケード接続されたＬ個の段の比の積である。Ｎを２
の累乗として選択すると、Ｎ＝２L となるＬ個の２ｘ補
間段をカスケード接続することによりそのＮを実現する
ことができる。本発明によれば、補間回路２００は、ミ
クサ１０６による信号出力を出力搬送周波数まで変換す
るために用いることができる。
【００３９】２ｘ補間器をカスケード接続する実施の形
態では、信号あるいはその像は、各段２０１，２０２，
…，２０３のフィルタ２０６，２１２，…，２２２を用
いて選択される。２ｘ補間段の場合、信号はアップサン
プリングされた周波数が０からπの範囲に位置するが、
像はπから２πの範囲に位置する。各段２０１，２０
２，…，２０３においてどちらの周波数帯域を用いる
か、すなわち信号か像かどちらを用いるかの決定は、出
力搬送信号を各補間段にわたって戻してマッピングする
ことにより決定される。図７は正規化周波数と信号振幅
を対比させて示したものであるが、そこに示されている
ように、３個の２ｘ段を用いることにより達成される８
ｘ補間回路に関しては、出力搬送波はωin／８＋３π／
４へとマッピングされる。これは、下方の周波数帯域７
０２、すなわち最終段（すなわち、段２０３）のアップ
サンプリングされた領域における信号と、上方の周波数
帯域７０４，７０６、すなわち最初の２つの段（すなわ
ち、段２０１，２０２）のアップサンプリングされた領
域における信号像とを選択することによりなされる。こ
の選択プロセスは、３つの段２０１，２０２，２０３の
それぞれに含まれる帯域フィルタ２０６，２１２，２２
２を用いることにより達成される。
【００４０】設計の単純化のためには、すべてのゼロパ
ディング回路２０４，２１０，２２０およびフィルタ２
０６，２１２，２２２が同じ一般的なハードウェア設計
であることが望ましい。本発明によれば、フィルタ毎に
フィルタ係数値を変更することにより、すべてのフィル
タ２０６，２１２，２２２に対して単一のフィルタ設計
を用いることができる。フィルタの係数値の変更を用い
て、任意の所定のフィルタ２０６，２１２，２２２に必
要な伝達関数を達成することができる。
【００４１】このようにして、補間回路２００は、一連
の実質的に同一の補間段を用いて実現することができ、
各補間段は、例えば、同一のゼロパディング回路と帯域
フィルタとを含んでいる。１つあるいはそれ以上のフィ
ルタ構成制御信号、例えば、フィルタ帯域選択（ＢＳ）
信号がフィルタ回路２０６，２１２，２２２の各々に供
給され、個々のフィルタの伝達関数を、例えばフィルタ
の係数値を変更することにより、制御する。
【００４２】次に、２ｘ補間段を用いる実施の形態にお
けるフィルタ２０６，２１２，２２２として用いるのに
適したフィルタのフィルタ構造について説明する。
【００４３】２ｘ補間器のための補間器フィルタは、信
号をωin／２で通過させ、その像をωin／２＋πで阻止
する、あるいは像が選択される場合はその正反対とする
特性を有していなければならない。ωinが〔０，２π〕
の範囲を取り得るのであれば、所望の信号の全範囲をカ
バーし、また像を阻止する単一のフィルタを設計するの
は非常に困難である。補間される帯域が４分の１ずつに
分割されるのであれば、帯域の４分の１を通過させ、帯
域のπラジアン離れた４分の１を阻止するフィルタを設
計するのはずっと容易である。
【００４４】通過帯域が０からπ／４および７π／４か
ら２πであり、阻止域が３π／４から５π／４である４
分の１帯域フィルタは、３π／２から２πの範囲のωin
の信号に適切な補間フィルタとなることができる。これ
は２ｘ補間の後にωout ＝ωin／２となるからである。
そのようなフィルタの周波数をシフトさせて中心が０，
π／２，π，または３π／２となるようにすれば、この
単一のフィルタ設計で補間スペクトルの全体をカバーす
ることができる。図８は４個の４分の１帯域フィルタ、
すなわち、それぞれ０，π／２，π，または３π／２に
中心をおいたフィルタ１、フィルタ２、フィルタ３、フ
ィルタ４の通過帯域を示すものである。４つのフィルタ
の各々に対する通過帯域が異なる種類の破線および実線
で示されている。フィルタ１の通過帯域は実線を用いて
示されており、フィルタ４の通過帯域は点の最も小さな
破線で示されている。
【００４５】これら４分の１帯域フィルタ、フィルタ
１、フィルタ２、フィルタ３、フィルタ４の各々は、比
較的少ない数のタップに対応する比較的幅広の遷移スカ
ート部を有している。各フィルタが平坦な通過帯域を有
しているので、直線ひずみを引き起こさずに、また、π
ラジアン離れたフィルタに対して非常に低いクロストー
クで、４分の１帯域のいずれにも信号を位置させること
ができる。これにより、アップコンバージョンのプロセ
スにおけるエイリアシングを効果的に減少させあるいは
取り除くことができる。
【００４６】図８に示されている周波数特性を有する４
個の低域フィルタの第１のもの、すなわちフィルタ１
は、実数値係数で実現することができる。シフトされた
フィルタ、すなわちフィルタ２、３、４はフィルタ１と
同じ一般的ハードウェアを用いて、しかしフィルタ係数
を異なるものとすることにより実現することができる。
フィルタ２から４に対するフィルタ係数は、フィルタ１
の形態の第１から第ｍまでの係数の各々と、以下の繰り
返し数列の対応する１つにおける第１から第ｍ番目の値
の対応するものとを乗算することにより生成することが
できる。
【００４７】
【数１】
【００４８】フィルタ２，３，４は、元のフィルタ１と
比べて、ある係数の符号が異なっており、また、それら
が実数値であるか虚数であるかが異なっている。それら
は、マルチプレクサを用いてフィルタ加算器ツリーの構
造を変えることにより元のフィルタを再構成することに
より元のフィルタから実現することができる。
【００４９】図８に示されたフィルタ伝達関数の任意の
１つを提供するためにＬ個の帯域フィルタ２０６，２１
２，２２２の任意の１つとして用いることのできる４タ
ップ複素フィルタ３００が図９に示されている。ＢＳ信
号（フィルタ帯域選択信号）によってフィルタ係数の値
を制御することにより、フィルタ２０６，２１２，２２
２の任意のものを実現する際に求められるように、フィ
ルタの通過帯域を適切な位置に置くことができる。
【００５０】フィルタに必要な伝達関数の選択は、実数
あるいは虚数としてのフィルタ係数を反転あるいは非反
転することによって、あるいは解釈することによって達
成されるので、Ｌ個のフィルタ２０６，２１２，２２２
の設計は単一の４分の１帯域フィルタの設計として取扱
うことができる。この単一のフィルタ設計は、例えば標
準符号付きディジット（ＣＳＤ）設計を用いることによ
り、可能なかぎり最適化し単純化することができる。
【００５１】フィルタ３００は第１および第２のフィル
タセグメント３０１，４０１を有しており、第１のフィ
ルタセグメント３０１がフィルタ３００に供給される複
素信号の実数部分を処理するのに用いられ、第２のフィ
ルタセグメント４０１がその複素信号の虚数部分を処理
するのに用いられることを除いて、それらのセグメント
は一般的に同一である。
【００５２】第１のフィルタセグメント３０１は第１か
ら第４のユニット遅延エレメント３０２，３０４，３０
６，３０７と、第１から第３のマイナス１乗算器３１
６，３１８，３２０と、第１から第４のマルチプレクサ
３２２，３２４，３２６，３３４と、第１から第５の乗
算器３０８，３１０，３１２，３１４，３１５と、第１
から第３の総和器３２８，３３０，３３２とを有してい
る。
【００５３】第１のフィルタセグメント３０１と第２の
フィルタセグメント４０１は類似しているために、第２
のフィルタセグメント４０１については詳細に説明しな
い。しかし、第２のフィルタセグメント４０１が第１の
フィルタセグメント３０１と同じ一般的なエレメントを
有していることに注目することができる。
【００５４】再び、図９のフィルタセグメント３０１を
参照すると、フィルタ処理される信号の実数部分が第１
のユニット遅延エレメント３０２および第１の乗算器３
０８への入力として供給されていることが分かる。第１
の乗算器３０８は、入力信号に第１のフィルタ信号係数
値Ｃ0 を乗算するものである。第１の乗算器３０８の出
力は第１の総和器３２８の第１の入力に供給される。
【００５５】第１のユニット遅延エレメント３０２の出
力は、第１のマイナス１乗算器３１６の入力と、第１の
マルチプレクサ３２２の第２の入力と、第２のユニット
遅延エレメント３０４とに結合されている。第１のマル
チプレクサ３２２は、第１のユニット遅延エレメント３
０２の出力と、第１のマイナス１乗算器３１６の出力
と、ＢＳ信号とを入力として受け取り、ＢＳ信号は前者
２つの入力のうちどちらの１つを第１のマルチプレクサ
３２２の出力に供給するかを制御するのに用いられる。
図示された実施の形態では、ＢＳ信号は、補間回路の各
段に対してそれぞれ異なる２ビット制御信号とすること
ができる。第１マルチプレクサ３２２の出力は、第２の
マルチプレクサ３１０の入力に供給され、第２の係数Ｃ
1 と乗算した後、第２の総和器３３０の第１の入力に供
給される。
【００５６】同様にして、第２のユニット遅延エレメン
ト３０４の出力は、第２のマイナス１乗算器３１８の入
力と、第２のマルチプレクサ３２４の第２の入力と、第
３のユニット遅延エレメント３０６とに結合されてい
る。第２のマルチプレクサ３２４は、第２のユニット遅
延エレメント３０４の出力と、第２のマイナス１乗算器
３１８の出力と、ＢＳ信号とを入力として受け取り、Ｂ
Ｓ信号は前者２つの入力のうちどちらの１つを第２のマ
ルチプレクサ３２４の出力に供給するかを制御するのに
用いられる。第２のマルチプレクサ３２４の出力は、第
３のマルチプレクサ３１２の入力に供給されて、第３の
係数Ｃ2 と乗算された後、第１の総和器３２８の第２の
入力に供給される。
【００５７】第３のユニット遅延エレメント３０６の出
力は、第４のユニット遅延エレメント３０７の入力と、
第３のマイナス１乗算器３２０と、第３のマルチプレク
サ３２６の第２の入力とに結合されている。このように
して、第３のマルチプレクサ３２６は、第３のユニット
遅延エレメント３０６の出力と、第３のマイナス１乗算
器３２０の出力と、ＢＳ信号とを入力として受け取り、
ＢＳ信号は前者２つの入力のうちどちらの１つを第３の
マルチプレクサ３２６の出力に供給するかを制御するの
に用いられる。第３のマルチプレクサ３２６の出力は、
第４のマルチプレクサ３１４の入力に供給されて、第４
の係数Ｃ3 と乗算された後、第２の総和器３３０の第２
の入力に供給される。
【００５８】第４のユニット遅延エレメント３０７の出
力は、第５の乗算器３１５の入力に結合されている。こ
のようにして、第４のユニット遅延エレメント３０７の
出力は、第５の係数Ｃ4 によって乗算された後、第３の
総和器３３２の入力に供給される。
【００５９】第２の総和器３３０の出力は、第１のフィ
ルタセグメント３０１の第４のマルチプレクサ３３４の
第１の入力と、第２のフィルタセグメント４０１の第４
のマルチプレクサ４３４の第１の入力とに結合されてい
る。第４のマルチプレクサ３３４の第２の入力は第２の
フィルタセグメント４０１の第２の総和器の出力に結合
されている。ＢＳ信号を用いて、第４マルチプレクサ３
３４が２つの入力信号のうちどちらの１つを第３の総和
器３３２に出力するかを制御する。
【００６０】第３の総和器３３２は、第１の総和器３２
８により生成される信号と、第４のマルチプレクサ３３
４による信号出力と、第５のマルチプレクサ３１５によ
る信号出力とを受け取って総和し、フィルタ回路３００
によって生成される実数出力信号（Ｉ）を生成する。
【００６１】図９に図示されたタイプで、係数値がＣ0
＝１５，Ｃ1 ＝７１，Ｃ2 ＝１０６，Ｃ3 ＝７１，Ｃ4
＝１５の帯域４タップフィルタの伝達関数が図１０に示
されている。このフィルタの伝達関数をＺ変換を用いて
表現すると、Ｈ（ｚ）＝１５＋７１ｚ-1＋１０６ｚ-2＋
７１ｚ-3＋１５ｚ-4である。このような帯域フィルタは
２ｘ補間器フィルタとして用いるのに適している。
【００６２】図９のフィルタは、係数を数列｛１，ｊ，
−１，−ｊ，１｝によって乗算するだけで、通過帯域の
中心がπ／２に位置するフィルタに変換することができ
る。そのような操作は、第１および第２のフィルタセグ
メント３０１，４０１の第１から第４のマルチプレクサ
３２２，４２２，３２４，４２４，３２６，４２６，３
３４，４３４をＢＳ信号を用いて制御することにより実
行することができる。伝達関数Ｈ（ｚ）＝１５＋ｊ７１
ｚ-1−１０６ｚ-2−７１ｊｚ-3＋１５ｚ-4が図１１に図
示されている。
【００６３】同様に、図９のフィルタは、係数を数列
｛１，−１，１，−１，１｝によって乗算するだけで、
通過帯域の中心がπに位置するフィルタに変換すること
ができる。そのような操作は、第１から第４のマルチプ
レクサ３２２，４２２，３２４，４２４，３２６，４２
６，３３４，４３４をＢＳ信号を用いて制御することに
より実行することができる。結果として得られる伝達関
数Ｈ（ｚ）＝１５−７１ｚ-1＋１０６ｚ-2−７１ｚ-3＋
１５ｚ-4が図１２に図示されている。
【００６４】図９のフィルタはまた、係数を数列｛１，
−ｊ，−１，ｊ，１｝によって乗算するだけで、通過帯
域の中心が３π／２に位置するフィルタに変換すること
ができる。やはり、そのような操作は、第１から第４の
マルチプレクサ３２２，４２２，３２４，４２４，３２
６，４２６，３３４，４３４をＢＳ信号を用いて制御す
ることにより実行することができる。結果として得られ
る伝達関数Ｈ（ｚ）＝１５−７１ｊｚ-1−１０６ｚ-2＋
７１ｊｚ-3＋１５ｚ-4が図１３に図示されている。
【００６５】上述のようにして、単一のフィルタ設計を
用いて、補間回路２００のフィルタ回路２０６，２１
２，２２２を実現することができ、制御信号、例えばＢ
Ｓ信号を、個々のフィルタ２０６，２１２，２２２の伝
達関数を決定するために用いることができる。
【００６６】例えば図６に示されたような本発明のカス
ケード接続された補間段の実施の形態では、任意の補間
段２０１，２０２，２０３の出力は最終段として用いる
ことができる。このようにして、カスケード補間器２０
０は、実際には、補間比が選択可能な一群の補間段２０
１，２０２，２０３である。各々の補間段２０１，２０
２，２０３が２ｘ補間段である場合、出力補間比は選択
可能とすることができる。出力補間比は２X に対応する
任意の値とすることができ、ここでｘは１からＬの任意
の値を選択し、Ｌは２ｘ補間段２０１，２０２，２０３
の総数を表している。
【００６７】次に図１４を参照すると、そこに示されて
いるのは４個の２ｘ補間段５０１，５０２，５０３，５
０４のカスケード配列であり、そのそれぞれは図８の補
間段２０１，２０２，２０３と全く同じか同様のものと
することができる。第１の２ｘ補間段５０１への入力は
補間されるべき信号である。各々の２ｘ補間段の出力
は、最後の２ｘ補間段を除いて、次の２ｘ補間段に結合
され、また、マルチプレクサ５０６の入力に結合されて
いる。最後の２ｘ補間段５０４の出力はマルチプレクサ
５０６の入力へと結合されているが、他の補間段の入力
には結合されていない。
【００６８】マルチプレクサ５０６は、それに供給され
る出力選択信号によって制御される。マルチプレクサ５
０６を用いて、補間段のうちの任意の１つのものの出力
を、補間段のこのカスケード配列の出力として選択する
ことができ、それによって補間の全体量を制御すること
ができる。このような実施の形態では、各々の補間段５
０１，５０２，５０３，５０４は、出力クロックレート
を現行段と最終段との間の補間量によって除算したクロ
ックレートで動作するように実現されていると考えられ
る。このようにして、最終補間段５０４とは異なる補間
段５０１，５０２，５０３の出力を選択することにより
補間レートが変更されると、出力レートは、出力信号を
提供するために選択された補間段のクロックレートに減
少させられる。
【００６９】補間比を選択するための他の配列は、各補
間段の入力をマルチプレクシングして、前段の出力と全
体としての補間器に対する入力とを選択するようにする
ものである。そのような実施の形態が図１５に示されて
いる。
【００７０】図１５に示されているように、第１の補間
段５１１に対する入力は、第１から第３のマルチプレク
サ５１５，５１６，５１７にも供給されている。第１の
マルチプレクサ５１５は、第１の補間段５１１と第２の
補間段５１２の間に配置されている。第２のマルチプレ
クサ５１６は第２と第３の補間段５１２，５１３の間に
配置されており、第３のマルチプレクサ５１７は第３と
第４の補間段５１３，５１４の間に配置されている。入
力制御信号をこれらのマルチプレクサ５１５，５１６，
５１７に供給することによって、各段に対する入力が、
第１の補間段への入力と１つ前の補間段の出力とのどち
らかとなるように制御することができる。
【００７１】図１５の実施の形態は、出力クロックレー
トを設計最大値に維持しながら、補間器の入力レートを
増加させ、また、補間レートを減少させることができる
という利点を有する。
【００７２】図１４および図１５の実施の形態の補間段
の入力および出力は複素信号とすることができることに
注目すべきである。
【００７３】上述のように、図８は、本発明の１つの実
施の形態に用いられる４分の１帯域フィルタの周波数応
答を示すものである。アップサンプリングのプロセスの
際に像信号を除去するために、４分の１帯域フィルタ伝
達関数の幾つかの可能なもののうちから１つを選択する
方法の１つは、上述のように構成可能なタップを有する
フィルタ３００を用いることである。
【００７４】特定のフィルタ構成を選択する他の方法
は、固定フィルタを用い、その固定フィルタに供給さ
れ、次いでそれから出力される信号の周波数をシフトさ
せることである。そのような実施の形態が図１６に示さ
れている。図１６に示されているように、構成可能なフ
ィルタ回路６００は、第１のミクサ６０２と、固定フィ
ルタ６０４と、第２のミクサ６０６と、発振器６０８
と、周波数インバータ回路６１０とを有している。説明
の便宜上、第１のミクサ６０２はアップミクサと呼ぶこ
とにする。というのは、それが、構成可能なフィルタ回
路６００に供給される信号への周波数シフトを導入して
いるからである。構成可能なフィルタ回路６００は入力
信号として帯域選択信号も受け取っている。この信号は
発振器６０８を制御するために用いられ、発振器６０８
はＢＳ信号（帯域選択信号）の関数として、複素出力信
号を生成する。発振器の複素出力信号は、アップミクサ
によって、フィルタ処理が実行される前に、入力信号の
周波数をシフトさせるために用いられる。更に、発振器
の複素出力信号は、周波数インバータ回路６１０にも供
給される。周波数インバータ回路６１０は、複素発振器
の出力信号の逆周波数を生成する。すなわち、例えば複
素発振器の出力信号の実数成分と虚数成分を交換するこ
とにより、あるいは、例えば複素発振器の出力信号の複
素共役を取ることにより、複素信号の回転上の意味を逆
転する。例示する目的のため、以下において、周波数イ
ンバータ６１０を、複素発振器の出力信号の複素共役を
生成する複素共役実施の形態によって説明する。
【００７５】複素発振器の出力信号に対して生成された
複素共役はダウンミクサ６０６の入力に供給される。ダ
ウンミクサ６０６は固定フィルタ６０４の出力も受け取
っている。ダウンミクサ６０６は、アップミクサ６０２
によって搬送信号に導入された周波数シフトを効果的に
逆転する。制御信号に応じて、搬送信号の周波数をシフ
トし、信号をフィルタ処理し、次いで周波数シフトを逆
転することにより、固定フィルタ６０４を使用している
にもかかわらず、構成可能なフィルタ回路６００の伝達
関数を変化させる能力が実現されている。
【００７６】固定フィルタ６０４は、図８の実線で示さ
れた伝達関数と同じあるいは類似したフィルタ伝達関数
を達成するために、例えば、実数のフィルタ係数を持つ
単一の低域フィルタによって実現することができる。固
定フィルタ６０４は、同相信号（Ｉ）と４相位相信号
（Ｑ）とにそれぞれ別々に作用する２つの独立したフィ
ルタとして実現することができる。そのような実施の形
態では、ＩフィルタおよびＱフィルタの各々は実数の係
数を持ち、実数のデータを処理する。
【００７７】１つの実施の形態では、固定フィルタ６０
４の入力において、アップミクサ６０２を用いて、入力
信号の周波数が０，π／２，π，または３π／２ラジア
ンだけシフトされ、そのとき、フィルタサンプリングレ
ートｆｃｌｋは２πラジアンを示している。次いで、固
定フィルタ６０４による信号出力は、ダウンミクサ６０
６によって周波数が反対方向にシフトされ、この構成可
能なフィルタ回路６００の入力と出力の間において、正
味では周波数シフトが無いようにされている。
【００７８】構成可能なフィルタ回路６００を実現する
この方法の利点は、固定フィルタ６０４におけるタップ
の数にかかわらず、周波数シフト処理が固定フィルタ６
０４の入力と出力においてのみなされることであり、例
えば、マルチタップのフィルタ係数は変更する必要がな
い。
【００７９】図１６に示されたタイプの実施の形態は、
周波数シフトがサンプル当たり０，π／２，π，または
３π／２ラジアンに限られている場合、実現が特に用意
であることに注目されたい。なぜなら、これは、各サン
プルにおいて０，π／２，π，または３π／２ラジアン
の回転が関係しており、それはマルチプレクサとインバ
ータの組み合わせを用いて達成できるからである。
【００８０】複素信号を各サンプルごとに０、π／２、
π、あるいは３π／２ラジアンだけシフトさせるために
固定フィルタ７０４と発振器７０８とミクサ７０２，７
０６とを含む構成可能なフィルタ回路７００が図１７に
示されている。
【００８１】図１７において、第１の入力としてＢＳ信
号から２ビットを受け取り、第２の入力として遅延エレ
メント７１２の出力から２ビットのフィードバック信号
を受け取るＭＯＤ４加算器７１０を用いて発振器７０８
が実現されている。このＭＯＤ４加算器は第１および第
２の信号を加算し、その結果得られる２進値の最下位の
２ビットを出力する。ＭＯＤ４加算器の出力は遅延エレ
メント７１２の入力に供給されている。遅延エレメント
７１２は２ビットの象限選択信号を出力し、その信号は
ミクサ７０２，７０６を制御するのに用いられる。
【００８２】ミクサ７０２，７０６の各々は、スワップ
回路７１４，７２４と第１の制御可能なインバータ７１
６，７２６と第２の制御可能なインバータ７１８，７２
８とを有している。スワップ回路７１４，７２４の各々
はフィルタ処理されている信号のＩ成分およびＱ成分を
受け取り、発振器７０８の出力に応じてこれらの信号を
交換するために用いられる。第１の制御可能なインバー
タ７１６，７２６および第２の制御可能なインバータ７
１８，７２８の各々は、供給される信号を、発振器７０
８の出力から導かれる制御信号に応じて、反転するため
に用いられる。
【００８３】アップミクサ７０２の場合、スワップ回路
７１４は象限選択信号の最下位ビット（ＬＳＢ）によっ
て制御される。この信号に応じて、スワップ回路７１４
は、その入力に受信したＩ信号およびＱ信号を対応する
出力に引き渡すか、あるいは、Ｉ入力信号をＱ出力に方
向転換し、Ｑ入力信号をＩ出力に方向転換することによ
って信号のスワップを実行するか、のどちらかを行う。
【００８４】スワップ回路７１４のＩ信号出力は第１の
インバータ７１６の信号入力に結合されている。同様
に、スワップ回路７１４のＱ信号出力は第２のインバー
タ７１８の信号入力に結合されている。第１のインバー
タ７１６は、象限選択信号のＭＳＢ（最上位ビット）を
受け取るための制御入力を備えている。
【００８５】エクスクルーシブＯＲゲート７１９は象限
選択信号のＬＳＢとＭＳＢの両方のビットを入力として
受け取り、第２のインバータ７１８を制御するために用
いられる出力信号を生成する。従って、図１７に示され
ているように、エクスクルーシブＯＲゲート７１９の出
力は第２のインバータ７１８の制御入力に結合されてい
る。
【００８６】アサートされた制御信号の場合には、それ
に応じて、個々のインバータ７１６，７１８は受け取っ
た信号を反転させる。そうでない場合には、個々のイン
バータ７１６，７１８は受け取った信号を反転しないで
出力する。第１のインバータ７１６の出力はＩ信号であ
る。この信号は固定フィルタ７０４のＩ入力に供給され
る。第２のインバータ７１８の出力はＱ信号である。こ
の信号は固定フィルタ７０４のＱ信号入力に供給され
る。
【００８７】第２のミクサ７０６は、設計的には、第１
のミクサ７０２と同様である。ダウンミクサ７０６のス
ワップ回路７２４は、固定フィルタにより出力されたＩ
信号およびＱ信号を信号入力として受け取る。ダウンミ
クサ７０６は、制御入力として、象限選択信号のＭＳＢ
およびＬＳＢを受け取る。アップミクサ７０２とは異な
り、第１のインバータ７２６への制御入力はエクスクル
ーシブＯＲゲート７２９を用いて生成され、そのエクス
クルーシブＯＲゲート７２９は象限選択信号のＭＳＢお
よびＬＳＢの両方を入力として受け取っている。第２の
インバータ７２８は象限選択信号のＭＳＢを入力として
受け取る。
【００８８】エクスクルーシブＯＲゲート７１９，７２
９を用いることにより、信号の複素共役は、アップミク
サ７０２によって入力信号とミキシングされ、また、固
定フィルタ７０４によって出力されるフィルタ処理され
た信号とミキシングされることが確実になされる。
【００８９】次に、図１７に示された回路要素、即ち、
発振器７０８、アップミクサ７０２、ダウンミクサ７０
６に関して、各サンプルごとに複素信号を０，π／２，
π，あるいは，３π／２ラジアンだけシフトさせるため
の動作を説明する。図１７に示された実施の形態に応じ
て、周波数をシフトされるサンプル（０，１，２，ある
いは，３）ごとに象限の数がＢＳ信号の２ビットによっ
て表されている。この２ビットは、２ビットモジュロ加
算器７１０と遅延エレメント７１２とによって形成され
る位相アキュムレータに対する位相インクリメントとし
ての入力となっている。発振器７０８は、サンプルあた
り１回クロックを進められる象限アキュムレータと考え
ることができ、その出力は現行入力サンプルを何象限だ
け回転すべきかの数を表している。
【００９０】固定フィルタ７０４の入力における信号を
回転させるプロセスは、 （０回転；Ｑ．Ｓ．＝００）：Ｉ→Ｉ；Ｑ→Ｑ； （スワップ無し、反転無し） （１象限；Ｑ．Ｓ．＝０１）：Ｉ→Ｑ；Ｑ→−Ｉ； （スワップ有り、Ｑを反転） （２象限；Ｑ．Ｓ．＝１０）：Ｉ→−Ｉ；Ｑ→−Ｑ； （スワップ無し、ＩとＱとを反転） （３象限：Ｑ．Ｓ．＝１１）：Ｉ→−Ｑ；Ｑ→Ｉ； （スワップ有り、Ｉを反転） を含む。
【００９１】この信号回転プロセスは、ミクサ７０２，
７０６を形成する制御可能なスワップモジュールおよび
反転モジュール７１４，７１６，７１８，７２４，７２
６，７２８を用いることにより達成されている。固定フ
ィルタ７０４の入力において適用される信号の回転の逆
操作をフィルタ７０４の出力において確実に適用するた
めに、アップミクサとダウンミクサ７０２，７０６にお
いて制御ロジックが、上述のように、どのようにわずか
に異なっているかに注目すべきである。
【００９２】図１７に示されているフィルタ回路７００
は入出力クロックレートが同じである。本発明の１つの
実施の形態では、この構成可能なフィルタ回路７００
が、図６に示されたタイプの構成可能なフィルタを備え
たアップサンプリング補間器システムにおいて用いられ
ている。そのような実施の形態では、構成可能なフィル
タ７００が、ゼロパディング回路２０４，２１０，２２
０にそれぞれ続く第１番目から第Ｎ番目のフィルタ２０
６，２１２，２２２の代わりに用いられている。その場
合、処理されつつある信号が因数２でアップコンバート
されるべきであれば、ゼロパディング回路２０４，２１
０，２２０は、構成可能なフィルタ回路７００に供給さ
れつつある信号の他のどのサンプルもゼロとする。その
場合には、構成可能なフィルタ回路７００を単純化し
て、ゼロでない各サンプルについては０あるいはπラジ
アンだけシフトし、値ゼロのサンプルについてはシフト
しないものとすることができる。このようにして、アッ
プシフタおよびダウンシフタ７０２，７０６は非ゼロの
サンプルごとにゼロあるいはπラジアンだけシフトすれ
ばよい。これを行うために、スワップ回路は全く必要と
されない。サンプルごとに０あるいはπラジアンだけシ
フトするためには、ミクサは受け取ったＩ信号およびＱ
信号を通過させるか反転させるだけでよい。
【００９３】図１８は、他のすべてのサンプルがゼロと
なるゼロパディング処理に続いて用いるのに適した構成
可能なフィルタ回路８００を示している。図１７に関し
て先に説明した回路要素と同じあるいは類似の回路要素
には同じ参照番号が付されており、また、簡略化のため
に、それらについて繰り返し詳細に説明することはしな
い。
【００９４】構成可能なフィルタ回路８００は、発振器
７０８とアップミクサ８０２と固定フィルタ７０４とダ
ウンミクサ７０６とを有している。アップミクサが２つ
のインバータ回路７１６，７１８を用いて実現されてい
ることに注目すべきである。図示されているように、ア
ップミクサ８０２にはどんなスワップ回路も必要ではな
い。これは入力における周波数シフトが、ゼロでないシ
ンボルごとにゼロあるいはπラジアンであればよいから
である。
【００９５】図１９に示したタイプの補間器回路では、
１つの補間段の出力がその次の段に対する入力となって
いるが、因数２のアップサンプリングが用いられ、ゼロ
パディング回路２０４，２１０が採用される場合、本発
明の構成可能なフィルタ回路は更に単純化することがで
きる。その場合、１つの補間段、例えば図１９の実施の
形態の補間段９０１の出力はその次の段９０２の入力に
供給されるので、次の段への入力の一部としてのＩ信号
およびＱ信号の双方に関する反転あるいは非反転の機能
は、先の段、即ち補間器９００の第１の段９０１に既に
組み込まれているインバータ７２６，７２８によって実
行することができる。
【００９６】図１９の観察から注目できるように、イン
バータ７２６，７２８を制御するために用いられる制御
ロジックは、１対のエクスクルーシブＯＲゲート９０
４，９０６からなっており、これは図１８の実施の形態
の場合のような単一のエクスクルーシブＯＲゲート７２
９とは対照的である。第１のエクスクルーシブＯＲゲー
ト９０４は、第１および第２の補間段９０１，９０２の
発振器７０８から出力される象限選択信号のＭＳＢを、
第１および第２の入力に受け取っている。第１のエクス
クルーシブＯＲゲート９０４の出力は第２のインバータ
回路７２８の制御入力へと結合され、また、第２のエク
スクルーシブＯＲゲート９０６の第２の入力へも結合さ
れている。エクスクルーシブＯＲゲート９０６の第１の
入力は、第１の補間段９０１の発振器７０８により出力
される象限選択信号のＬＳＢを受け取る。第２のエクス
クルーシブＯＲゲートの出力は、第１の補間段９０１の
第１のインバータ７２６への入力となっている。
【００９７】図１９の実施の形態では、第２の補間段９
０２のゼロパディング回路２１０は第２の段の固定フィ
ルタ７０４の直前に配置されている。この構成では、第
１および第２の段の出力インバータ７２６，７２８の機
能性は、第１および第２の補間段９０１，９０２の双方
の発振器７０８により出力される象限制御信号による制
御のもとで結合されている。
【００９８】因数２のアップサンプリングを用いること
により、また、第１の補間段９０１の出力インバータ７
２６，７２８を上述のように用いることにより、第２補
間段９０２の固定フィルタ７０４への入力におけるイン
バータの必要はなくなる。更に、第２の補間段９０２の
発振器７０８および固定フィルタ７０４を駆動するため
に用いられるクロック信号の周波数は、第１の補間段９
０１を駆動するために用いられるクロック信号の周波数
の倍数であるため、第１のクロック信号ｆclk1から、例
えば周波数２倍器９１０を用いて、導出することができ
る。あるいは、例えば、周波数ｆclk2のクロック信号が
利用できる場合には、図１９に示されている周波数２倍
器を用いる代わりに、クロック信号ｆclk1を、周波数分
割器を用いて、ｆclk2から生成することができる。
【００９９】図１８および図１９の実施の形態に示され
ている制御可能なスワップモジュール７２４は、その入
力においてＩ信号およびＱ信号を受け取り、スワップモ
ジュール７２４に供給される制御信号に応じて、それら
の信号を対応するＩ出力およびＱ出力に引き渡すか、あ
るいはそれらを交換する。ここで、図２０を参照する
と、図１８および図１９に示された実施の形態のスワッ
プモジュール７２４として用いるのに適したスワップモ
ジュール９２０が示されている。スワップモジュール９
２０は、第１および第２のマルチプレクサ９２２，９２
４を有している。第１のマルチプレクサ９２２は、第１
の入力においてＩ入力信号を受け取り、第２の入力にお
いてＱ入力信号を受け取る。同様に、第２のマルチプレ
クサ９２４は第１の入力においてＩ入力信号を受け取
り、第２の入力においてＱ入力信号を受け取る。第１お
よび第２のマルチプレクサ９２２，９２４に供給される
制御信号がアサートされると、第１のマルチプレクサ
は、第２の入力で受け取ったＱ信号をスワップ回路９２
０のＩ信号出力へと出力し、第２のマルチプレクサ９２
４はその第１の入力で受け取ったＩ信号をスワップモジ
ュールのＱ出力へと出力する。このようにしてＩ信号と
Ｑ信号が交換、即ち、スワップされる。第１および第２
のマルチプレクサ９２２，９２４に供給される制御信号
がアサートされない場合には、スワップモジュールの入
力で受け取られるＩ信号およびＱ信号はスワップモジュ
ール９２０の対応する出力へと単に引き渡され、スワッ
プは実行されない。
【０１００】図１８および図１９の制御可能なインバー
タ７２８は、複素信号のＩ部分あるいはＱ部分のどちら
かを表す実数入力を受け取る。インバータ７２８に供給
される制御信号がアサートされる場合、制御可能なイン
バータは受け取った信号の加法上の反転（マイナス）を
出力する。しかし、制御可能なインバータ７２８に供給
される制御信号がアサートされない場合には、インバー
タ７２８はその入力で受け取った信号を単に出力する。
【０１０１】低サンプリングレートで動作するミクサ１
０６と、それに続く、一般的に幾つかのアップサンプリ
ング補間段とを含む変調器１００について説明した。先
に説明したように、アップサンプリング補間段の各々は
構成可能なフィルタを用いて実現することができ、その
構成可能なフィルタの各々は、それに供給される信号成
分および像成分を選択し、また、拒絶することができ
る。ここで、変調器１００を制御し、また、補間回路２
００の複数の補間段、例えば段２０１，２０２，２０３
の構成可能なフィルタを制御するための方法および装置
について説明する。
【０１０２】ミクサ１０６は最終の出力サンプリングレ
ートに比べて比較的低いレートで動作するので、最終出
力サンプリングレートに比べると、比較的小さな周波数
範囲で動作するだけでよい。
【０１０３】次に、因数２でアップサンプリングを実行
し、また、フィルタ２０６，２１２，２２２として象限
フィルタを用いるアップサンプリング補間器においてフ
ィルタ２０６，２１２，２２２を制御する方法を説明す
る。各々の補間段に対して可能な４つのフィルタ構成、
例えば象限フィルタ、のうちどの１つを用いるかを選択
するために２ビットの制御信号を用いる。例示の目的の
ために、本発明の制御方法および装置の説明は、３つの
補間段２０１，２０２，２０３を有し、また、サンプリ
ング周波数が１００ＭＨｚの補間回路２００の文脈でな
される。そのような３段の実施の形態では、補間回路２
００に対する入力信号のサンプリングレートはサンプリ
ングレートの１／８（即ち、最終段出力サンプリングレ
ートが１００ＭＨｚの場合、１2.５ＭＨｚ）である。
【０１０４】本発明によれば、発振器１０８とミクサ１
０６とを用いることにより、搬送信号は、最終補間段の
出力サンプリングレートによって定められる周波数範囲
（例えば、この例の場合には０〜１００ＭＨｚ）内の所
望の出力周波数に位置するようにされる。１つの実施の
形態では、可能な出力周波数の範囲、例えば０〜１００
ＭＨｚの範囲、において搬送信号の所望の周波数を指定
するためにＨビットの周波数制御ワードが用いられる。
そのような実施の形態では、可能な最終出力段周波数の
全範囲、例えば１００ＭＨｚ、を２H の値が表している
という仮定にもとづいて周波数制御ワードが生成され
る。
【０１０５】例として、第３の補間段２０３の出力サン
プリングレートによって決定される搬送信号出力周波数
の可能な範囲０〜１００ＭＨｚを表すために８ビット
（Ｈ＝８）が用いられると仮定する。
【０１０６】その場合、00000000は０ＭＨｚを表し、11
111111（１０進数では２５５）は１００ＭＨｚ×（２５
５／２５６）、即ち９9.６１ＭＨｚを表す。サンプリン
グされる信号のスペクトルの繰返し性のために、１００
ＭＨｚはやはり00000000によって表される。本発明によ
れば、Ｈビットの周波数制御ワードによって表される実
際の周波数はＨビットを２H で割ったものによって表さ
れる周波数範囲に等しい。出力周波数範囲が１００ＭＨ
ｚで、その周波数範囲を表すために８ビットワードが用
いられるこの例示的な実施の形態の場合には、８ビット
の周波数制御ワードによって指定される実際の（１０進
の）周波数は、 実際の周波数〔ＭＨｚ〕＝周波数制御ワード〔１０進〕
×（１００ＭＨｚ／２５６） となる。
【０１０７】例えば、このような実施の形態では、８ビ
ットの２進周波数制御ワード01010101の表す周波数は
（８５×〔１００ＭＨｚ／２５６〕）＝３3.２０ＭＨｚ
である。同様に、周波数制御ワード11110000は（２４０
×〔１００ＭＨｚ／２５６〕）＝９3.７５ＭＨｚを表し
ている。
【０１０８】図２１Ａは第３の補間段（Ｓ2 ）２０３に
よって搬送信号が取り得る１００ＭＨｚの周波数範囲を
示したものである。図２１Ａでは、２進周波数制御ワー
ドが周波数目盛りの下に表記されており、実際の（１０
進の）周波数と８ビットの周波数制御ワードにより表さ
れる周波数との間の関係を示している。図２１Ｂないし
図２１Ｅはそれぞれ、例えば２ビットのフィルタ帯域選
択信号を用いることにより、第３のフィルタ２２２に対
して選択することができる第１ないし第４のフィルタ構
成のうちの１つに対する周波数応答を示すものである。
図２１Ｂに示された４分の１帯域フィルタの中心は０Ｍ
Ｈｚであり、図２１Ｃに示された４分の１帯域フィルタ
の中心は２５ＭＨｚであり、図２１Ｄに示された４分の
１帯域フィルタの中心は５０ＭＨｚであり、図２１Ｅに
示された４分の１帯域フィルタの中心は７５ＭＨｚであ
ることに注目することができる。このように、補間器回
路２００の最終段において、選択可能な４つのフィルタ
構成は０，２５，５０，７５ＭＨｚに中心をおいてお
り、それらはそれぞれ周波数制御ワード00000000，0100
0000，10000000，11000000に対応している。
【０１０９】この例示的な実施の形態では２ｘ補間段２
０１，２０２，２０３が用いられているので、第２の補
間段（Ｓ1 ）２０２の出力サンプリング周波数Ｆｓは第
３の最終補間段（Ｓ2 ）２０３のものの２分の１であ
る。従って、第３段（Ｓ2 ）の出力サンプリング周波数
が１００ＭＨｚであれば、第２の補間段（Ｓ1 ）２０２
の出力サンプリング周波数は５０ＭＨｚとなる。更に、
第２段（Ｓ1 ）において、第２段の出力サンプリング周
波数によって規定される５０ＭＨｚ範囲内のどこにでも
搬送信号を位置させることができる。
【０１１０】図２２Ａは、第２の補間段（Ｓ1 ）２０３
によって搬送信号を位置させることができる５０ＭＨｚ
の周波数範囲を示したものである。２進周波数制御ワー
ドが図２２Ａの周波数目盛りの下に示されており、それ
によって実際の（１０進の）周波数と８ビットの周波数
制御ワードによって表される周波数との間の関係が示さ
れている。図２２Ｂないし図２２Ｅはそれぞれ、第１の
フィルタ２１２に対して、例えば２ビットのフィルタ帯
域選択信号を用いて、選択することができる第１ないし
第４の４分の１帯域フィルタ構成の１つに対する周波数
応答を示すものである。図２２Ｂに示された４分の１帯
域フィルタの中心は０ＭＨｚであり、図２２Ｃに示され
た４分の１帯域フィルタの中心は１2.５ＭＨｚであり、
図２２Ｄに示された４分の１帯域フィルタの中心は２５
ＭＨｚであり、図２２Ｅに示された４分の１帯域フィル
タの中心は３7.５ＭＨｚであることに注目することがで
きる。このように、補間器回路２００の第２段（Ｓ1 ）
において、選択可能な４つのフィルタ構成は０，１2.
５，２５，３7.５ＭＨｚに中心をおいており、それらは
それぞれ周波数制御ワード00000000，00100000，010000
00，01100000に対応している。
【０１１１】第１の補間段（Ｓ0 ）２０１の出力サンプ
リング周波数は第２の補間段（Ｓ1）２０３のものの２
分の１、即ち２５ＭＨｚである。更に、第１段（Ｓ0 ）
２０１の出力において、第１段の出力サンプリング周波
数によって規定される２５ＭＨｚの範囲内のどこにでも
搬送信号を位置させることができる。
【０１１２】図２３Ａは、第１の補間段（Ｓ0 ）２０１
によって搬送信号を位置させることができる２５ＭＨｚ
の周波数範囲を示したものである。２進周波数制御ワー
ドが図２３Ａの周波数目盛りの下に示されており、それ
によって実際の（１０進の）周波数と８ビットの周波数
制御ワードによって表される周波数との間の関係が示さ
れている。図２３Ｂないし図２３Ｅはそれぞれ、第１の
フィルタ２０６に対して、例えば２ビットのフィルタ帯
域選択信号を用いて、選択することができる第１ないし
第４の４分の１帯域フィルタ構成の１つに対する周波数
応答を示すものである。図２３Ｂに示された４分の１帯
域フィルタの中心は０ＭＨｚであり、図２３Ｃに示され
た４分の１帯域フィルタの中心は6.２５ＭＨｚであり、
図２３Ｄに示された４分の１帯域フィルタの中心は１2.
５ＭＨｚであり、図２３Ｅに示された４分の１帯域フィ
ルタの中心は１8.７５ＭＨｚであることに注目すること
ができる。このように、補間器回路２００の第１段（Ｓ
0 ）において、選択可能な４つのフィルタ構成は０，6.
２５，１2.５，１8.７５ＭＨｚに中心をおいており、そ
れらはそれぞれ周波数制御ワード00000000，00010000，
00100000，00110000に対応している。
【０１１３】本発明の１つの実施の形態では、入力搬送
信号を位置させる出力周波数を指定するために、単一の
Ｈビット周波数制御ワードが用いられる。更に、周波数
制御ワードの何ビットかを用いて発振器、例えば発振器
１０８、を制御し、それによって、搬送信号が補間回路
２００の入力に供給される前に、有意義なディジタル信
号を搬送信号に載せるようにしている。発振器１０８
は、周波数制御ワードの全体あるいは一部から生成され
る数値に依存して制御される数値制御発振器とすること
ができる。
【０１１４】Ｈビットの周波数制御ワードから２ビット
のフィルタ帯域選択信号を生成し、それによって、各補
間段２０１，２０２，２０３において利用できる４分の
１帯域フィルタ構成のうちから適切な１つを選択するこ
とができる。例えば、第１ないし第３の補間段（Ｓ0 ）
２０１、（Ｓ1 ）２０２、（Ｓ2 ）２０３のそれぞれに
対して、例えば図２１Ｂ、図２２Ｂ、図２３Ｂに示され
た、フィルタ１の構成を選択するために、３つの補間段
の各々において２ビットのフィルタ帯域選択信号00が用
いられると仮定する。そのような実施の形態では、第１
ないし第３の補間段のそれぞれに対して、例えば図２１
Ｃ、図２２Ｃ、図２３Ｃに示された、フィルタ２の構成
を選択するためには、２ビットのフィルタ帯域選択信号
01が用いられる。更に、第１ないし第３の補間段のそれ
ぞれに対して、例えば図２１Ｄ、図２２Ｄ、図２３Ｄに
示された、フィルタ３の構成を選択するためには、２ビ
ットのフィルタ帯域選択信号10が用いられる。同様に、
第１ないし第３の補間段のそれぞれに対して、例えば図
２１Ｅ、図２２Ｅ、図２３Ｅに示された、フィルタ４の
構成を選択するためには、２ビットのフィルタ帯域選択
信号11が用いられる。
【０１１５】図２４Ａ〜図２４Ｃを観察することにより
明らかなように、任意の所定段において用いられる適切
な４分の１帯域構成を選択するために、周波数制御ワー
ドの最上位の２ビットを単純に用いることはできない。
例として、第３の補間段の場合を考える。図２４Ａに示
されているように、この例示的な実施の形態では、第３
の補間段２０３の出力周波数範囲は０〜１００ＭＨｚで
あり、１００ＭＨｚが全８ビットを用いて表されてい
る。図２４Ａでは、０から１００ＭＨｚの出力範囲にお
ける周波数に対応する８ビット周波数制御ワードのうち
最上位（ＭＳＢｓ）３ビットが、対応する周波数の下に
列挙されている。
【０１１６】本発明によって、各補間段２０１，２０
２，２０３の各々において選択されるフィルタ構成と
は、例えば周波数制御ワードによって指定される、最終
の所望出力周波数に搬送信号を位置させるために必要な
周波数を通過させる構成である。出力補間段、例えば第
３段Ｓ2 ２０３の場合、選択されるべきフィルタ構成
は、周波数制御ワードによって指定される周波数を通過
させるフィルタ構成である。出力から１段前、この例で
は第２の補間段Ｓ1 では、通過させるべき周波数は周波
数制御ワードによって指定される周波数の２分の１のも
のである。更に、最終出力から２段前の、この例では、
入力段Ｓ0 においては、フィルタ２０６によって通過さ
せるべき周波数は周波数制御ワードによって指定される
所望の出力周波数の４分の１のものである。
【０１１７】残念なことに、第１ないし第４のフィルタ
構成の通過帯域の位置のために、例えば、第１のフィル
タ構成の通過帯域がゼロから始まるのではなくゼロに中
心をおいているために、単純に８ビットの制御ワードの
最上位（ＭＳＢｓ）２ビットをフィルタ構成選択信号と
して用いるために選択することはできない。
【０１１８】図２５には、発振器制御信号発生器２５０
２と補間回路フィルタ制御装置２５１０とが示されてい
る。発振器制御信号発生器２５０２はＨビットの周波数
制御ワードあるいはその一部、例えば周波数制御ワード
のうちの（Ｈ−Ｌ）ビット（ここで、Ｌは補間回路に含
まれる２ｘ補間段の総数を表している）に応答して発振
器制御信号を生成する。発振器信号発生器２５０２は周
波数制御ワードのビットを発振器１０８、例えば数値制
御発振器、を制御するのに用いられる信号に変換する。
【０１１９】補間回路フィルタ制御装置２５００は複数
のＬ個のフィルタ制御回路２５１０，２５１１，２５１
２を含んでおり、本発明の補間回路２００のＬ個の補間
段２０１，２０２，２０３の各々に対して１つのフィル
タ制御回路が設けられている。図示された本発明の例示
的な実施の形態によれば、Ｌ個のフィルタ制御回路は同
じあるいは類似のハードウェアを用いて実現されている
が、Ｈビットの周波数制御ワードのうちの異なるビット
の組がそれらの入力とされている。
【０１２０】Ｌ個のフィルタ制御回路２５１０，２５１
１，２５１２の各々は総和器２５２０と、総和器２５２
０により出力される最上位２ビットを選択するためのビ
ット選択回路２５２２とを有している。ビット選択回路
２５２２は、例えば、総和器２５２０により生成される
第３のビットを廃棄することにより実現することができ
る。
【０１２１】Ｌ個のフィルタ回路の各々は周波数制御ワ
ードから３ビットを取り、１を加算し、次いで、加算演
算により得られる最上位２ビットをフィルタ制御信号と
して選択する。周波数制御ワードから正しい３ビットが
開始点として選択されると仮定すれば、フィルタ制御回
路２５１０，２５１１，２５１２により実行される方法
によってフィルタ制御信号が生成され、その結果、制御
される特定の補間段２０１，２０２，２０３に対して正
しい４分の１帯域フィルタが選択される。
【０１２２】Ｌ個の２ｘ補間段を含む補間回路２００の
段ｌ（ここで、ｌは０〜（Ｌ−１）の整数値）に関す
る、本発明のフィルタ制御信号生成方法は次のように表
すことができ、 段ｌに対するフィルタ帯域選択信号＝ｂr2ｂr1 ここで、ｂr2ｂr1＝〔ｂ(H-1)-k ｂ(H-2)-k ｂ(H-3)-k
＋１〕の最上位２ビット、 ｋ＝Ｌ−ｌ、 Ｈ＝可能な出力周波数範囲を表すのに用いられる数値、
であり、 文字ｂはビットを表すために用いられている。
【０１２３】例として、ビット（ｂ7 ｂ6 ｂ5 ｂ4 ｂ3
ｂ2 ｂ1 ｂ0 ）を含む８ビットの周波数制御ワードと、
補間回路１１０として３段補間回路２００を含む回路１
００とを用いる実施の形態を考えることにする。更に、
この例のための仮定として、補間回路２００の各段は２
ｘ補間処理を実行し、第３の２ｘ補間段の出力サンプリ
ングレートは１００ＭＨｚであり、３つの段２０１，２
０２，２０３の各々のために可能な図示された４つのフ
ィルタ構成のうちの１つを選択するために図２４Ａ〜図
２４Ｃに示されたフィルタ帯域選択信号が用いられるも
のとする。
【０１２４】このような実施の形態では、搬送信号の所
望の出力周波数が８ビット周波数ワード01010101により
指定される３3.２０ＭＨｚであるとすれば、第３の補間
段、即ち、第３の補間段（Ｓ2 ）２０３に対するフィル
タ制御信号ＢＳS2は第Ｌ段フィルタ制御回路２５１０に
より次の演算： ＢＳS2＝〔（ｂ7 ｂ6 ｂ5 ）＋１〕の最上位２ビット ＝〔（０１０）＋１〕の最上位２ビット ＝〔０１１〕の最上位２ビット ＢＳS2＝０１ によって生成される。
【０１２５】次に図２４Ａを参照すると、０１フィルタ
帯域選択信号は第３の補間段２０３のフィルタ２２２を
制御して、２５ＭＨｚに中心をおく４分の１帯域フィル
タを選択させることが明らかである。このフィルタは３
3.２０ＭＨｚの情報出力信号を通過させる。例えば、図
２６に示された第１のグラフを参照されたい。
【０１２６】同様にして、第２の補間段（ＢＳS1）２０
２に対する帯域選択信号は、第（Ｌ−１）段フィルタ制
御回路２５１２により次の演算： ＢＳS1＝〔（ｂ6 ｂ5 ｂ4 ）＋１〕の最上位２ビット ＝〔（１０１）＋１〕の最上位２ビット ＝〔１１０〕の最上位２ビット ＢＳS1＝１１ を実行することにより生成される。
【０１２７】次に、図２４Ｂを参照すると、１１フィル
タ帯域選択信号が第２の補間段２０２のフィルタ２１２
を制御して、３7.５ＭＨｚに中心をおく４分の１帯域フ
ィルタを選択させることは明らかである。このフィルタ
は第２段において３3.２ＭＨｚの最終段搬送出力信号を
通過させる。例えば、図２６に示された第２のグラフを
参照されたい。
【０１２８】更に、第１の補間段（ＢＳS0）２０１に対
する帯域選択信号は、第１段フィルタ制御回路２５１２
により次の演算： ＢＳS0＝〔（ｂ5 ｂ4 ｂ3 ）＋１〕の最上位２ビット ＝〔（０１０）＋１〕の最上位２ビット ＝〔０１１〕の最上位２ビット ＢＳS0＝０１ を実行することにより生成される。
【０１２９】次に、図２４Ｃを参照すると、０１フィル
タ帯域選択信号が第１の補間段２０１のフィルタ２０６
を制御して、6.２５ＭＨｚに中心をおく４分の１帯域フ
ィルタを選択させることは明らかである。このフィルタ
は第１段において３3.２ＭＨｚの最終段搬送出力信号を
通過させる。即ち、ディジタル的にサンプリングされた
入力信号の繰返し性のために、３3.２ＭＨｚの最終段出
力信号は、第１補間段の出力における8.２ＭＨｚの信号
と同等である（３3.２ＭＨｚ−第１段の２５ＭＨｚサン
プリング周波数＝8.２ＭＨｚ）。
【０１３０】上述のように、周波数制御ワードのすべて
あるいは一部を用いて発振器１０８を制御することがで
きる。ミクサ１０６に対するベースバンド入力信号を仮
定すると、発振器１０８は、それを、補間回路入力段の
スペクトルのいずれにも置くことができなければなら
ず、それは搬送周波数を補間回路出力段において任意の
所望の周波数に置くことができるためである。言い換え
れば、発振器は、（補間回路入力サンプリング周波数／
出力サンプリング周波数）×（２H ）に等しい幾つかの
異なる周波数レベルをカバーすることができなければな
らない。全部でＬ個の２ｘ補間段を有する補間回路２０
０の場合、異なる周波数レベルの所望の範囲をカバーす
るように発振器を制御するためには（Ｈ−Ｌ）ビットが
必要である。
【０１３１】この例示的な実施の形態では、入力段が１
2.５ＭＨｚで動作しているため、発振器１０８は、８ビ
ットの周波数ワードに対して（１2.５／１００）×２５
６レベルをカバーできなければならない。即ち、３２個
の２進レベルをカバーすべきであり、８ｘ補間を達成す
る３段補間回路２００の出力においてサポートされるレ
ベルの数の８分の１である。サンプリングされた信号の
スペクトルの繰返し性のために、発振器の出力信号周波
数は、０〜１００ＭＨｚの範囲内の全部で８つの信号成
分に対して反復される。そのような実施の形態では、周
波数制御ワードの最下位５ビットが発振器１０８を制御
するために用いられる。例えば、最終段出力周波数３2.
２ＭＨｚを指定するために周波数制御ワード01010101が
用いられる場合、発振器１０８を8.２ＭＨｚの周波数に
設定するために、ビットｂ4,ｂ3,ｂ2,ｂ1,ｂ0 10101が
用いられる。
【０１３２】図２６は、２ｘ補間段２０１，２０２，２
０３が用いられ、入力サンプリングレートが１2.５ＭＨ
ｚの信号が補間回路２００の入力に供給され、フィルタ
２０６，２１２，２２２が出力搬送周波数を３3.２ＭＨ
ｚに位置させるように制御される場合の、３段補間回路
２００の作用を示したものである。３つの２ｘ補間段２
０１，２０２，２０３を用いることにより、結果として
の出力サンプリングレートが１００ＭＨｚとなっている
ことに注目すべきである。本発明によれば、入力搬送周
波数が制御されて所望の出力搬送周波数とされるため、
例えば入力信号のサンプリングレート１2.５ＭＨｚを法
とした３3.２ＭＨｚとされるため、入力搬送周波数は8.
２ＭＨｚ（３3.２ＭＨｚ＝8.２ＭＨｚ＋（２×１2.５Ｍ
Ｈｚ））とされる。
【０１３３】最終サンプリングレート１００ＭＨｚに対
応する全１００ＭＨｚの周波数スペクトルを調べると、
ブロック２６００において、補間回路２００に対する入
力信号が、入力サンプリングレートの間隔で間をおいた
入力信号成分を含んでいることが分かる。即ち、8.２Ｍ
Ｈｚ＋Ｎ×１2.５ＭＨｚの成分が存在している。図示さ
れているように、これらの成分は、8.２，２0.７，３3.
２，４5.７，５8.２，７0.７，８3.２，９5.７に来てい
る。
【０１３４】第１補間段Ｓ０ ２０１では、ゼロパディ
ング回路２０４によって因数２によるアップサンプリン
グが実行された後でも、入力信号の周波数内容はアップ
サンプリング処理によっても変更されないが、第１補間
段Ｓ０に対するサンプリングレートは２５ＭＨｚに増加
されている。図２６に示されているように、段Ｓ０で
は、フィルタ２０６を制御して２0.７，４5.７，７0.
７，９5.７ＭＨｚの成分が除去され、8.２，３3.２，５
8.２，８3.２ＭＨｚの成分が通過させられる。
【０１３５】第２の補間段Ｓ１ ２０１では、ゼロパデ
ィング回路２１０によって因数２によるアップサンプリ
ングが実行された後にも、信号の周波数内容はアップサ
ンプリング処理によっても変化しないが、サンプリング
レートは５０ＭＨｚに増加されている。段Ｓ１では、フ
ィルタ２１２を制御して8.２，５8.２ＭＨｚの成分が除
去され、３3.２，８3.２ＭＨｚの成分が通過させられ
る。
【０１３６】第３の最終補間段Ｓ２ ２０２では、ゼロ
パディング回路２２０によって因数２によるアップサン
プリングが実行された後、信号の周波数内容はアップサ
ンプリング処理によっても変化しないが、サンプリング
レートは１００ＭＨｚに増加されている。段Ｓ２では、
フィルタ２２２を制御して８3.２ＭＨｚの成分が除去さ
れ、出力搬送信号を表す３3.２ＭＨｚの所望の出力成分
が通過させられる。
【０１３７】このように、図２６に示されているよう
に、補間回路２００を用いることにより、１2.５ＭＨｚ
という低いサンプリングレートの比較的低い周波数の入
力信号および8.２ＭＨｚに位置する搬送信号から１００
ＭＨｚのサンプリングレートの出力信号と３3.２ＭＨｚ
に位置する搬送信号とを生成することができる。
【０１３８】この応用例では補間プロセスのそれぞれの
段において実行されるパディング処理およびフィルタ処
理は、別個のパディング回路およびフィルタリング回路
を用いて実現されるものとして説明されているが、これ
らの処理はフィルタリングプロセスの一部としてパディ
ング処理を行うことができる単一の装置で実行すること
もできる。
【０１３９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１４０】
【発明の効果】本発明によれば、補間器回路を用いて周
波数シフト処理を実行することにより、高い搬送周波数
で動作するディジタルミクサを必要としないで、情報信
号をディジタル領域における高い搬送周波数へとシフト
することができる。また、通過帯域フィルタ処理の前後
に周波数シフト処理を実行することで、フィルタ通過帯
域を変更し、フィルタ処理される信号はシフトされなか
った場合と実質的に同じにすることができる。よって、
本発明の信号周波数シフト技術は、比較的単純で、比較
的費用の安い周波数シフト回路を用いて、構成可能な通
過帯域フィルタ回路を効果的に実現し、実現コストの点
で効果的である。
【０１４１】また、本発明は、たとえば変調器の補間器
に用いられる、構成可能なフィルタを制御するのに適
し、構成可能なディジタルフィルタの使用あるいは制御
が望ましいあるいは必要な広範な応用分野に適用可能で
ある。この結果、ディジタル領域で変調処理を実行する
ことの有利さを維持しつつ、先行技術のディジタル設計
のものよりコストが低く実現が容易な変調器を提供する
ことができる。
【０１４２】特に、本発明は、所望の最終出力周波数を
指定するために多ビット２進制御ワードのうち限定され
た数のビットを用いて、その制御ワードによって指定さ
れた搬送出力周波数を達成するために必要とされる多段
補間器の１つの段におけるフィルタの構成を制御するた
めの制御信号を生成し、フィルタの各々を制御すること
ができる。この制御ワードの一部は、本発明の補間回路
の入力に供給される信号をミックスするための発振器を
制御するために用いることができる。
【図面の簡単な説明】
【図１】ＱＰＳＫ信号が取り得る４つの振幅および位相
値を示す図である。
【図２】既知の４ｘ低域パルス整形フィルタの周波数応
答を示す図である。
【図３】既知の変調器を示す図である。
【図４】本発明により実現されるディジタル変調器を示
す図である。
【図５】本発明のスイッチ帯域補間器回路の周波数応答
を示す図である。
【図６】カスケード接続された一連の補間段として実現
された本発明の補間回路を示す図である。
【図７】本発明の１つの実施の形態において用いられる
カスケード接続された８ｘ補間器のための周波数帯域の
選択を示す図である。
【図８】本発明の１つの実施の形態において用いられる
４分の１帯域フィルタの周波数応答を示す図である。
【図９】本発明の補間器の１つの実施の形態において用
いるのに適した例示的な４タップ通過帯域フィルタを示
す図である。
【図１０】本発明の１つの例示的な実施の形態による補
間回路の一部として用いられる通過帯域フィルタの正規
化周波数応答を示す図である。
【図１１】本発明の１つの例示的な実施の形態による補
間回路の一部として用いられる通過帯域フィルタの正規
化周波数応答を示す図である。
【図１２】本発明の１つの例示的な実施の形態による補
間回路の一部として用いられる通過帯域フィルタの正規
化周波数応答を示す図である。
【図１３】本発明の１つの例示的な実施の形態による補
間回路の一部として用いられる通過帯域フィルタの正規
化周波数応答を示す図である。
【図１４】本発明の様々な実施の形態による、カスケー
ド接続された一連の補間段を含む補間回路を実現するた
めに用いるのに適した回路構成要素を示す図である。
【図１５】本発明の様々な実施の形態による、カスケー
ド接続された一連の補間段を含む補間回路を実現するた
めに用いるのに適した回路構成要素を示す図である。
【図１６】本発明の様々な例示的な実施の形態によって
実現される構成可能なフィルタ回路を示す図である。
【図１７】本発明の様々な例示的な実施の形態によって
実現される構成可能なフィルタ回路を示す図である。
【図１８】本発明の様々な例示的な実施の形態によって
実現される構成可能なフィルタ回路を示す図である。
【図１９】本発明によって実現される補間器回路を示す
図である。
【図２０】図１９に示された補間器回路と共に用いるの
に適したスワップモジュールを示す図である。
【図２１Ａ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第３段に対する周波数範囲
を示す図である。
【図２１Ｂ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第３段に対する利用可能な
フィルタ構成を示す図である。
【図２１Ｃ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第３段に対する利用可能な
フィルタ構成を示す図である。
【図２１Ｄ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第３段に対する利用可能な
フィルタ構成を示す図である。
【図２１Ｅ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第３段に対する利用可能な
フィルタ構成を示す図である。
【図２２Ａ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第２段に対する周波数範囲
を示す図である。
【図２２Ｂ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第２段に対する利用可能な
フィルタ構成を示す図である。
【図２２Ｃ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第２段に対する利用可能な
フィルタ構成を示す図である。
【図２２Ｄ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第２段に対する利用可能な
フィルタ構成を示す図である。
【図２２Ｅ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第２段に対する利用可能な
フィルタ構成を示す図である。
【図２３Ａ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第１段に対する周波数範囲
を示す図である。
【図２３Ｂ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第１段に対する利用可能な
フィルタ構成を示す図である。
【図２３Ｃ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第１段に対する利用可能な
フィルタ構成を示す図である。
【図２３Ｄ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第１段に対する利用可能な
フィルタ構成を示す図である。
【図２３Ｅ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第１段に対する利用可能な
フィルタ構成を示す図である。
【図２４Ａ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第３段に対するフィルタ構
成の選択に関する図である。
【図２４Ｂ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第２段に対するフィルタ構
成の選択に関する図である。
【図２４Ｃ】本発明の１つの例示的な実施の形態によっ
て実現される３段補間回路の第１段に対するフィルタ構
成の選択に関する図である。
【図２５】本発明の１つの実施の形態によって実現され
る補間回路フィルタ制御装置および発振器制御信号発生
器を示す図である。
【図２６】本発明の１つの実施の形態により搬送信号を
３3.３０ＭＨｚに位置させるために３段補間回路におい
て選択されるフィルタ構成の周波数応答を示す図であ
る。
【符号の説明】 ７０ 変調器 ７２ シンボルマッピング回路 ７３ パルス整形回路 ７４ 補間器 ７５，７６ ミクサ ７７ 移相器 ７８ 発振器 ７９ Ｄ／Ａ変換器 ８０ 総和器 １００ 変調器 １０２ シンボルマッピング回路 １０４ 複素パルス整形回路 １０６ 複素ミクサ １０８ 発振器 １１０ 補間回路 １１２ Ｄ／Ａ変換器 １１４ 低域フィルタ １１５ 補間器 １１７ 帯域フィルタ ２００ 補間回路 ２０１，２０２，２０３ 補間段 ２０４，２１０，２２０ ゼロパディング回路 ２０６，２１２，２２２ 帯域フィルタ ３００ ４タップ複素フィルタ ３０１ フィルタセグメント ３０２，３０４，３０６，３０７ ユニット遅延エレメ
ント ３０８ 乗算器 ３１０，３１２，３１４，３１５ マルチプレクサ ３１５，３１６，３１８，３２０ 乗算器 ３２２，３２４，３２６ マルチプレクサ ３２８，３３０，３３２ 総和器 ３３４ マルチプレクサ ４０１ フィルタセグメント ４０２，４０４，４０６，４０７ ユニット遅延エレメ
ント ４０８ 乗算器 ４１０，４１２，４１４，４１５ マルチプレクサ ４１５，４１６，４１８，４２０ 乗算器 ４２２，４２４，４２６ マルチプレクサ ４２８，４３０，４３２ 総和器 ４３４ マルチプレクサ ５０１，５０２，５０３，５０４ 補間段 ５０６ マルチプレクサ ５１１，５１２，５１３，５１４ 補間段 ５１５，５１６，５１７ マルチプレクサ ６００ フィルタ回路 ６０２ アップミクサ ６０４ 固定フィルタ ６０６ ダウンミクサ ６０８ 発振器 ６１０ 周波数インバータ回路 ７００ フィルタ回路 ７０２ アップミクサ ７０４ 固定フィルタ ７０６ ダウンミクサ ７０８ 発振器 ７１０ ＭＯＤ４加算器 ７１２ 遅延エレメント ７１４，７２４ スワップ回路 ７１６，７１８，７２６，７２８ インバータ ７１９，７２９ エクスクルーシブＯＲゲート ８００ フィルタ回路 ８０２ アップミクサ ９００ 補間器 ９０１，９０２ 補間段 ９０４，９０６ エクスクルーシブＯＲゲート ９１０ 周波数２倍器 ９２０ スワップ回路 ９２２，９２４ マルチプレクサ ２５００ 補間回路フィルタ制御装置 ２５０２ 発振器制御信号発生器 ２５１０，，２５１１，２５１２ フィルタ制御回路 ２５２０ 総和器 ２５２２ ビット選択回路 ２６００ ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カール・ジー・スカーパ アメリカ合衆国、08536 ニュージャージ ー州、プレインズボロ、マーション・レイ ン ９

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 信号を処理するための回路であって、 第１のフィルタ回路が、 ｉ．第１の周波数シフト回路と、 ｉｉ．前記第１の周波数シフト回路に結合された入力
    と、出力とを有する第１の固定周波数フィルタと、 ｉｉｉ．前記第１の固定周波数フィルタの出力に結合さ
    れた第２の周波数シフト回路とを含む第１段と、 前記第１段に結合され、また、第２のフィルタ回路を含
    む第２段であって、 前記第２のフィルタ回路が、 ｉ．第３の周波数シフト回路と、 ｉｉ．前記第３の周波数シフト回路に結合された入力
    と、出力とを有する第２の固定周波数フィルタと、 ｉｉｉ．前記第２の固定周波数フィルタの出力に結合さ
    れた第４の周波数シフト回路とを含むものである第２段
    とを有することを特徴とする信号を処理するための回
    路。
  2. 【請求項２】 請求項１記載の信号を処理するための回
    路であって、 前記第１および第２のフィルタ回路は調整可能な回路で
    あって、 前記第１および第３の周波数シフト回路の各々は制御信
    号を受け取るための入力を含むことを特徴とする信号を
    処理するための回路。
  3. 【請求項３】 請求項１記載の信号を処理するための回
    路であって、 前記第２段に結合された第３段を更に有し、 前記第３段は、第３のフィルタ回路を含み、 前記第３のフィルタ回路は、 ｉ．第５の周波数シフト回路と、 ｉｉ．前記第５の周波数シフト回路に結合された入力
    と、出力とを有する第３の固定周波数フィルタと、 ｉｉｉ．前記第３の固定周波数フィルタの出力に結合さ
    れた第６の周波数シフト回路とを含むものであることを
    特徴とする信号を処理するための回路。
  4. 【請求項４】 請求項１記載の信号を処理するための回
    路であって、 前記第１段は、前記第１のフィルタ回路に結合された第
    １のパディング回路を更に含み、 前記第２段は、前記第２のフィルタ回路に結合された第
    ２のパディング回路を更に含むことを特徴とする信号を
    処理するための回路。
  5. 【請求項５】 請求項３記載の信号を処理するための回
    路であって、 前記第２の周波数シフト回路は、前記第１の周波数シフ
    ト回路により実行される第１の周波数シフト処理と等し
    く、かつ方向が反対の第２の周波数シフト処理を実行す
    ることを特徴とする信号を処理するための回路。
  6. 【請求項６】 請求項５記載の信号を処理するための回
    路であって、 前記第１および第２の周波数シフト回路により実行され
    る前記第１および第２の周波数シフト処理が、第１のフ
    ィルタ帯域選択制御信号に依存して決められることを特
    徴とする信号を処理するための回路。
  7. 【請求項７】 請求項６記載の信号を処理するための回
    路であって、 前記第４の周波数シフト回路は、前記第３の周波数シフ
    ト回路により実行される第３の周波数シフト処理と等し
    く、かつ方向が反対の第４の周波数シフト処理を実行
    し、 前記第３および第４の周波数シフト処理が第２のフィル
    タ帯域選択制御信号に依存して決められることを特徴と
    する信号を処理するための回路。
  8. 【請求項８】 請求項７記載の信号を処理するための回
    路であって、更に、 前記第１および第２のフィルタ帯域選択制御信号をＨビ
    ット（Ｈは整数）のワードに依存して決めるために前記
    第１、第２、第３、第４の周波数シフト回路に結合され
    たフィルタ制御装置を有することを特徴とする信号を処
    理するための回路。
  9. 【請求項９】 請求項８記載の信号を処理するための回
    路であって、 前記Ｈビットのワードが所望の最終段出力信号周波数を
    表し、 前記フィルタ制御装置が、 前記Ｈビットのワードのうち第１の組の３ビットを受け
    取り、それに１を加算することにより出力を生成する第
    １の総和器と、 前記第１のフィルタ帯域選択制御信号として用いるため
    に、前記第１の総和器の前記出力の最上位２ビットを選
    択するための手段とを含むことを特徴とする信号を処理
    するための回路。
  10. 【請求項１０】 入力信号に対して補間を実行する方法
    であって、 前記入力信号をパッディングするステップと、 前記パッドされた入力信号に第１の周波数シフト処理を
    実行するステップと、 前記第１の周波数シフト処理の結果得られる信号を、第
    １の固定フィルタを用いてフィルタ処理して第１のフィ
    ルタ処理された信号を生成するステップと、 第２の周波数シフト処理を実行して第１の出力信号を生
    成するステップであって、前記パッドされた入力信号を
    前記第１の周波数シフト処理がシフトした量と等しく方
    向が反対の量だけ、前記第１のフィルタ処理された信号
    をシフトさせる前記第２の周波数シフト処理を、前記第
    １のフィルタ処理された信号に対して実行するステップ
    とを有することを特徴とする信号に対して補間を実行す
    る方法。
  11. 【請求項１１】 請求項１０記載の信号に対して補間を
    実行する方法であって、更に、 前記第１の出力信号をパディングするステップと、 前記パッドされた第１の出力信号に第３の周波数シフト
    処理を実行するステップと、 前記第３の周波数シフト処理の結果得られる信号を、第
    ２の固定フィルタを用いてフィルタ処理して第２のフィ
    ルタ処理された信号を生成するステップと、 第４の周波数シフト処理を実行するステップであって、
    前記パッドされた第１の出力信号を前記第３の周波数シ
    フト処理がシフトした量と等しく方向が反対の量だけ、
    前記第２のフィルタ処理された信号をシフトさせる前記
    第４の周波数シフト処理を、前記第２のフィルタ処理さ
    れた信号に対して実行するステップとを有することを特
    徴とする信号に対して補間を実行する方法。
  12. 【請求項１２】 請求項１１記載の信号に対して補間を
    実行する方法であって、更に、 第２の出力信号をパディングするステップと、 前記パッドされた第２の出力信号に第５の周波数シフト
    処理を実行するステップと、 前記第５の周波数シフト処理の結果得られる信号を、第
    ３の固定フィルタを用いてフィルタ処理して第３のフィ
    ルタ処理した信号を生成するステップと、 第６の周波数シフト処理を実行するステップであって、
    前記パッドされた第２の出力信号を前記第５の周波数シ
    フト処理がシフトした量と等しく方向が反対の量だけ、
    前記第３のフィルタ処理された信号をシフトさせる前記
    第６の周波数シフト処理を、前記第３のフィルタ処理さ
    れた信号に対して実行するステップとを有することを特
    徴とする信号に対して補間を実行する方法。
  13. 【請求項１３】 請求項１２記載の信号に対して補間を
    実行する方法であって、 前記入力信号が複数のサンプルを含み、 前記入力信号をパディングする前記ステップが、前記入
    力信号に含まれる前記サンプルの各々の間にゼロを挿入
    することによりゼロパディングを実行するステップを含
    むことを特徴とする信号に対して補間を実行する方法。
  14. 【請求項１４】 請求項１３記載の信号に対して補間を
    実行する方法であって、更に、 所望の出力周波数を表すＨビットのワードを受け取るス
    テップと、 前記Ｈビットのワードから、第１、第２、第３のフィル
    タ制御信号を生成するステップと、 前記第１、第２、第３のフィルタ制御信号を用いて、前
    記第１、第３、第５の周波数シフト処理をそれぞれ制御
    するステップとを有することを特徴とする信号に対して
    補間を実行する方法。
  15. 【請求項１５】 請求項１０記載の信号に対して補間を
    実行する方法であって、更に、 所望の出力周波数を表すＨビットのワードを受け取るス
    テップと、 前記Ｈビットのワードから第１のフィルタ制御信号を生
    成するステップと、 前記第１のフィルタ制御信号を用いて前記第１の周波数
    シフト処理を制御するステップとを有することを特徴と
    する信号に対して補間を実行する方法。
  16. 【請求項１６】 請求項１５記載の信号に対して補間を
    実行する方法であって、 前記Ｈビットのワードから第１のフィルタ制御信号を生
    成する前記ステップが、 前記Ｈビットのワードの３ビットに１を加算するステッ
    プと、 前記Ｈビットのワードの３ビットに１を加算することに
    よって生成される最上位の２ビットを、前記第１のフィ
    ルタ制御信号として取るステップとを含むことを特徴と
    する信号に対して補間を実行する方法。
  17. 【請求項１７】 請求項１１記載の信号に対して補間を
    実行する方法であって、更に、 所望の出力周波数を表すＨビットのワードを受け取るス
    テップと、 前記Ｈビットのワードから第１および第２のフィルタ制
    御信号を生成するステップと、 前記第１および第２のフィルタ制御信号を用いて前記第
    １および第３の周波数シフト処理をそれぞれ制御するス
    テップとを有することを特徴とする信号に対して補間を
    実行する方法。
  18. 【請求項１８】 調整可能な発振器と、 前記発振器に結合されたディジタルミクサと、 前記ディジタルミクサに結合された補間回路であって、
    複数の第１ないし第Ｌの補間段を含み、Ｌ個の補間段の
    各々が調整可能なフィルタ回路を含む前記補間回路と、 所望の補間回路搬送信号出力周波数を表すＨビットのワ
    ードに応じて前記調整可能なフィルタ回路の少なくとも
    １つを制御するために前記補間回路に結合された補間回
    路制御装置とを含むことを特徴とする信号に対して補間
    を実行する装置。
  19. 【請求項１９】 請求項１８記載の信号に対して補間を
    実行する装置であって、 前記Ｈビットのワードを構成するビットの少なくとも一
    部に応じて発振器周波数制御信号を生成するための発振
    器制御装置を更に有することを特徴とする信号に対して
    補間を実行する装置。
  20. 【請求項２０】 請求項１９記載の信号に対して補間を
    実行する装置であって、 前記補間回路制御装置が、複数のＬ個のフィルタ制御回
    路を含み、 前記Ｌ個のフィルタ制御回路の各々は、前記Ｌ個の調整
    可能なフィルタ回路の１つを制御するためのフィルタ制
    御信号を生成するものであることを特徴とする信号に対
    して補間を実行する装置。
  21. 【請求項２１】 請求項２０記載の信号に対して補間を
    実行する装置であって、 前記Ｌ個のフィルタ制御回路の各々が、 前記Ｈビットのワードのうち１組の３ビットを受け取
    り、それに１を加算して３ビットの結果を生成する総和
    器と、 得られた３ビットの前記結果の最上位２ビットをフィル
    タ制御信号として選択するための手段とを含むことを特
    徴とする信号に対して補間を実行する装置。
  22. 【請求項２２】 請求項１８記載の信号に対して補間を
    実行する装置であって、 前記補間回路制御装置が、前記Ｌ個の調整可能なフィル
    タ回路の１つを制御するためのフィルタ制御信号を生成
    するためのフィルタ制御回路を含むことを特徴とする信
    号に対して補間を実行する装置。
  23. 【請求項２３】 請求項２２記載の信号に対して補間を
    実行する装置であって、 前記フィルタ制御回路が、 前記Ｈビットのワードのうち１組の３ビットを受け取
    り、それに１を加算して３ビットの結果を生成する総和
    器と、 得られた３ビットの前記結果の最上位２ビットをフィル
    タ制御信号として選択するための手段とを含むことを特
    徴とする信号に対して補間を実行する装置。
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