JPH10256383A - 半導体装置及びその回路構成方法 - Google Patents

Abstract

(57)【要約】 【課題】 動作仕様毎にハードウェアを最適に変更する
ことができる高性能な半導体装置の回路構成方法を提供
する。 【解決手段】 動作記述から作成されたコントロール・
データフローグラフを用いて、初期回路を核にして論理
回路を合成する高位合成における前記初期回路に対応す
るデータパス回路部と、前記データパス回路部の動作を
制御するための制御回路部とが、回路構成を変更し得る
リコンフィギュラブル回路で構成された半導体装置を用
意し、前記高位合成の結果である回路データに基づき、
前記データパス回路部の結線情報であるデータパス結線
情報と前記データパス回路部の動作を制御するための制
御情報とを生成し、前記データパス結線情報及び前記制
御情報を前記リコンフィギュラブル回路にマッピング
し、該マッピング情報に従って前記データパス回路部及
び前記制御回路部を回路構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列処理等の分野
で使用されるシステムＬＳＩなどの半導体装置、及び高
位合成技術を利用した半導体装置の回路構成方法に関す
る。

【０００２】

【従来の技術】従来より、論理回路の設計手法として、
動作記述から論理回路を合成する高位合成技術が知られ
ている。

【０００３】図３は、特開平８−１０１８６１号公報に
開示された従来の高位合成技術の一例を示す機能ブロッ
ク図である。

【０００４】図中の１００は、ハードウェアの動作仕様
が動作記述言語により記述された動作記述グラフであ
り、制御記述グラフ作成手段２００は、この動作記述グ
ラフ１００から制御記述グラフを作成する。さらに、単
一フロー抽出手段３００は、制御記述グラフ作成手段２
００にて作成された制御記述グラフを制御条件により分
類し、部分グラフまたは閉ループを含む単一のフローを
抽出する。

【０００５】また、初期回路入力手段４００は、初期回
路を入力する。この初期回路は、実際のハードウェアに
対応したものではなく仮想的なものである。当該高位合
成技術は、この与えられた初期回路を編集（追加、削
除）しながら最終的な論理回路の回路データを生成す
る。

【０００６】その後、スケジューリング手段５００は、
単一フロー抽出手段３００によって抽出された単一フロ
ーを実行ステップに分け、ハードウェア割り付け手段６
００は、スケジューリング手段５００によって分けられ
た実行ステップ毎に、前記初期回路に必要なハード部品
を割り付ける。

【０００７】そして、ハードウェア共有部分処理手段７
００は、割り付けられた同一の機能であるハード部品の
うち、使用する時間帯が異なるだけのものを纏めあげて
共有化し、部品点数を減らしていく。有限状態マシン結
合手段８００は、ハードウェア割り付け手段６００にて
割り付けられた単一フローの各ステップを有限状態マシ
ン９００に変換し、この変換された有限状態マシンを１
つの有限状態マシンに結合する。

【０００８】このように、上記の高位合成技術では、巨
大な設計空間を網羅的に探索するのではなく、初期回路
の近くの局所的な部分領域を探索していくので、膨大と
なる探索空間を初期回路の近傍に絞ることができ、大規
模な回路に適応可能となるばかりでなく、より人手によ
る設計に近い最適な論理回路を設計することができる。

【０００９】上述の高位合成技術で得られたデータパス
回路をさらに論理合成技術を用いて論理回路を合成して
得られた論理回路の回路データは、ＦＰＧＡ（Ｆｉｅｌ
ｄＰｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）
やゲートアレー等に書き込まれる。なお、このＦＰＧＡ
は、論理回路の真理値表をテーブル化して使用するテー
ブル・ルック・アップ方式と呼ばれる方法で回路データ
を表現している。

【００１０】こうして、論理回路データを作成した後
は、レイアウト（自動配置配線）やマスクパターンの作
成を行い、実際のハードウェアを実現させるのが通常で
ある。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来の論理回路の設計手法で実現された回路は、その回路
構成を動的に変更することができないため、特定のアプ
リケーションプログラム毎に対応した動作記述を実行す
るデータパス回路として、必ずしも最適な回路構成とは
ならない。そのため、十分な性能を有するＬＳＩを実現
することができなかった。

【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、動作仕様毎に
ハードウェアを最適に変更することができる高性能な半
導体装置及びその回路構成方法を提供することである。
またその他の目的は、回路規模を小型化することが可能
な半導体装置及びその回路構成方法を提供することであ
る。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体装置の特徴は、動作記述か
ら作成されたコントロール・データフローグラフより制
御条件毎のデータフローグラフを抽出して、このデータ
フローグラフを実行ステップに分けるスケジューリング
を行い、初期回路を核にして論理回路を合成する高位合
成における前記初期回路に対応し且つ回路構成を変更し
得るリコンフィギュラブル回路からなるデータパス回路
部を有する半導体装置であって、前記高位合成の結果で
ある回路データに基づいて生成されたデータパス結線情
報を前記リコンフィギュラブル回路にマッピングし、該
データパス結線情報に従って前記データパス回路部を回
路構成することにある。

【００１４】この第１の発明によれば、例えば半導体装
置の実行時に、高位合成の結果である回路データに基づ
いて生成された最適なデータパス結線情報を、半導体装
置上に形成されたリコンフィギュラブル回路に動的にマ
ッピングすることにより、動作記述に対応する特定のア
プリケーションプログラム毎に最適なデータパス回路部
を構成することができる。

【００１５】第２の発明である半導体装置の特徴は、上
記第１の発明において、前記データパス回路部を、前記
スケジューリング時に決定されたステージに対応して、
レジスタブロックと、バス部と、同時に実行可能な複数
の演算器からなる演算器ブロックとで構成したステージ
ブロックとしたことにある。

【００１６】この第２の発明によれば、高位合成のスケ
ジューリング時に決定されたステージに対応して、レジ
スタブロックとバス部と演算器ブロックを形成するの
で、最短の実行ステップで実行できるように、同時に実
行する演算器を最大限に活用できる。

【００１７】第３の発明である半導体装置の特徴は、上
記第２の発明において、前記ステージブロックの近傍に
Ｌ字型バスを設け、該Ｌ字型バスにより前記ステージブ
ロックのループ回路を構成したことにある。

【００１８】この第３の発明によれば、演算器ブロック
による中間演算結果をレジスタブロックにフィードバッ
クすることができる。

【００１９】第４の発明である半導体装置の特徴は、上
記第１乃至第３の発明において、回路構成を変更し得る
リコンフィギュラブル回路から構成され前記データパス
回路部の動作を制御するための制御回路部を備え、前記
高位合成の結果である回路データに基づいて生成された
制御情報を前記リコンフィギュラブル回路にマッピング
し、該制御情報に従って前記制御回路部を回路構成する
ことにある。

【００２０】この第４の発明によれば、例えば半導体装
置の実行時に、高位合成の結果である回路データに基づ
いて生成された最適な制御情報を、半導体装置上に形成
されたリコンフィギュラブル回路に動的にマッピングす
ることにより、データパス回路部を制御するために最適
な制御回路部を適時構成することができる。

【００２１】第５の発明である半導体装置の回路構成方
法の特徴は、動作記述から作成されたコントロール・デ
ータフローグラフより制御条件毎のデータフローグラフ
を抽出して、このデータフローグラフを実行ステップに
分けるスケジューリングを行い、初期回路を核にして論
理回路を合成する高位合成における前記初期回路に対応
するデータパス回路部と、前記データパス回路部の動作
を制御するための制御回路部とが、回路構成を変更し得
るリコンフィギュラブル回路で構成された半導体装置を
用意し、前記高位合成の結果である回路データに基づ
き、前記データパス回路部の結線情報であるデータパス
結線情報と前記データパス回路部の動作を制御するため
の制御情報とを生成し、前記データパス結線情報及び前
記制御情報を前記リコンフィギュラブル回路にマッピン
グし、該マッピング情報に従って前記データパス回路部
及び前記制御回路部を回路構成することにある。

【００２２】この第５の発明によれば、上記第１及び第
４の発明と同等の作用を呈する。

【００２３】第６の発明である半導体装置の回路構成方
法の特徴は、上記第５の発明において、前記データパス
回路部を、前記スケジューリング時に決定されたステー
ジに対応して、レジスタブロックと、バス部と、同時に
実行可能な複数の演算器からなる演算器ブロックとで構
成したステージブロックとしたことにある。

【００２４】この第６の発明によれば、上記第５の発明
において、上記第２の発明と同等の作用を呈する。

【００２５】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の実施形態に係る半
導体装置の回路構成方法を示す処理手順図であり、図２
は、本実施形態における処理内容の一部を具体的に説明
するための図である。また、図３は、本実施形態の半導
体装置であるシステムＬＳＩのブロック図である。

【００２６】まず、図３において、このシステムＬＳＩ
１０は、リコンフィギュラブル回路（動的プログラマブ
ルＧＡ）で構成されるリコンフィギュラブルＬＳＩであ
り、同一ＬＳＩ中にデータパス回路部２０、制御回路部
３０、及び主バス４０のほか、プロセッサやＤＳＰ等か
らなるコア部５０及びメモリ部６０が同時に集積されて
いる。データパス回路部２０は、レジスタブロック２１
ａ，２１ｂ間にバス２１ｃ、演算器ブロック２１ｄが形
成されている。

【００２７】これら集積された回路は変更不能な固定さ
れた回路部分であり、この回路中の接続箇所に散在する
記憶素子に、後述する高位合成技術を用いて生成された
データパス割り当て情報とデータパス制御情報を書き込
み、前記記憶素子に直結したスイッチ群を動作させて接
続を実現し、回路構成を変更するようになっている。な
お、前記記憶素子としては、強誘電体を使用したメモリ
やフローティングゲートＭＯＳなどのメモリ素子を使用
してもよい。また、制御回路部３０は、例えばＰＬＡあ
るいはＦＰＧＡ構成としている。

【００２８】次に、本実施形態の回路構成方法を図１及
び図２を参照しつつ説明する。

【００２９】まず、特定のアブリケーションプログラム
毎に最適な性能を実現するハードウェアの動作仕様が、
動作記述言語により記述されている（図１のステップＳ
１０）。この動作記述言語は、ソフトウェア言語である
「Ｃ」を使用しており、図２のＴ１０に示すように、制
御変数ｐの条件値によって和（＋）または積（＊）演算
が、 Ｓ＝ｂ＋ｃまたはＳ＝ｂ＊ｃ で示されている。

【００３０】この動作記述を実現するＬＳＩに関するハ
ードウェア情報は初期回路データ２０Ａとして記述され
ている。先述した従来の初期回路データは、仮想的であ
り追加、削除を行って最終的な回路データを得ている
が、本実施形態では、初期回路データ２０Ａとして、実
際の固定した回路であるデータパス回路部２０を指定し
ているところに特徴の一つがある。

【００３１】この動作記述に基づき、初期回路データ２
０Ａを核にして論理回路データを生成する高位合成を行
う（ステップＳ２０）。

【００３２】具体的には、通常のコンパイラーの技術を
用いて上記の動作記述言語をコンパイル（構文解析）し
てパーズ木を作り、これを整理して図２のＴ２１に示す
ようなコントロール・データフローグラフ（ＣＤＦＧ）
を生成する（ステップＳ２１）。ここで、図２のＴ２１
に示す「ｉｆ」ノード１は、制御変数「ｋ」まはたは
「ｉ」を入力し、その真（Ｔ）、偽（Ｆ）に従ってそれ
ぞれ枝４、枝５を通じて、部分グラフを選択するもので
ある。

【００３３】続いて、作成されたコントロール・データ
フローグラフを再分析して、制御ノード、制御変数、及
び条件式の値を求める（ステップＳ２２）。そして、変
数の値を決定し、図２のＴ２３に示すように一意的に定
まる閉ループを含む部分グラフであるデータフローグラ
フ（ＤＦＧ）を選択する。このように動作条件を解析し
て、各動作条件毎にデータフローグラフを抽出する（ス
テップＳ２３）。

【００３４】次に、抽出されたデータフローグラフをス
ケジューリングする（ステップＳ２４）。すなわち、演
算器の実行処理時間に従って実行ステップに分割する。
これによって、データフローグラフは、同一時間内に処
理が終えるコントロール・データフローグラフの断片に
細断される。

【００３５】そして、各ＣＤＦＧの断片ごとにその処理
に必要なハード部品即ち前述した演算器ブロックを割り
付ける（ステップＳ２５）。このときに、本実施形態で
はレジスタを挿入する。これは、前述したように、本実
施形態の初期回路データ２０Ａは、実際の固定した回路
であるデータパス回路部２０に対応しているため、同時
に実行できる演算器数に上限があり、実行するステップ
を変更するために、レジスタの挿入が必要となる。ま
た、本実施例の説明では、上記ハード部品（演算器ブロ
ック）は性能低下を抑えるため最適設計された変更不能
のものとして説明しているが、例えば加算器等の場合、
ビット幅等をリコンフィギュラブルとする等により、よ
り柔軟性を上げることもできる。また、変更不能の演算
器ブロックとリコンフィギュラブルなグルーロジックと
することも有効である。

【００３６】このようにハード部品の割り付けを行い、
初期回路で実行できる結線情報を生成する。この結線情
報をデータパス割り当て情報として、さらにＤＦＧに対
する動作条件をデータパス制御情報として出力する（ス
テップＳ３０）。

【００３７】上記高位合成を利用して生成されたデータ
パス割り当て情報データとデータパス制御情報は、図３
で示すＬＳＩに実行時にロードされる（ステップＳ４
０）。これらの情報は、動作順序にしたがって切り出さ
れているので順序良く回路をロードすることができ、例
えばＰＬＡあるいはＦＰＧＡに対応するテーブルルッア
ップ方式にマッピングされる。

【００３８】各ステージブロック２１におけるレジスタ
ブロック２１ａ，２１ｂ、バス２１ｃ、演算器ブロック
２１ｄ間の結線は動的に変更可能であり、前記データパ
ス割り当て情報でデータパス回路部２０が決定される。
すなわち、スケジューリング時に決定されたステージに
対応して、レジスタ、バス、演算器の各ブロック２１ａ
〜２１ｄは纏められ、ステージブロック２１を構成す
る。

【００３９】このステージブロック２１の個数は、Ｌ字
型の主バス４０によりループ回路を構成できるので、１
つ以上幾つでもよい。

【００４０】本実施形態は、次のような利点を有してい
る。

【００４１】（１）動作記述から合成された回路データ
を、初期回路に対応し且つＬＳＩ上に集積されたデータ
パス回路部２０に動的にマッピングすることができるの
で、動作記述を直接実行するデータパス回路部２０の回
路構成を動的に変更するＬＳＩを実現することができ
る。さらに、このＬＳＩは、アプリケーションブログラ
ムに最適な回路データを適時に書き込むために、実行コ
ードを最適にすることが出来る。

【００４２】（２）データパス回路中の演算器類は最適
な構造でＬＳＩ上に集積されているので、従来のＡＮ
Ｄ、ＯＲなどの基本セルからなるランダム回路で構成さ
れた機能ブロックより高速な回路を実現できる。

【００４３】（３）高位合成時に最短の実行ステップで
実行できるように、同時に実行する演算器を最大限に活
用しているので、各ステージを最短にし、かつ最短のス
テップ数でプログラムを実行するＬＳＩが実現できる。

【００４４】（４）制御回路部３０も動作記述の実行部
分だけに関するもので良いので、最小化することが可能
である。

【００４５】このような利点から、本実施形態は、膨大
な計算量を扱う分野、例えば、画像処理、探索処理、認
識処理、マルチ・プロセッサ・システムによる並列処理
等の分野で使用されるシステムＬＳＩに好適である。

【００４６】

【発明の効果】以上詳細に説明したように、第１の発明
である半導体装置によれば、高位合成の結果である回路
データに基づいて生成されたデータパス結線情報をリコ
ンフィギュラブル回路にマッピングし、該データパス結
線情報に従ってデータパス回路部を回路構成するので、
動作記述を直接実行するデータパス回路部を動的に変更
することが可能になる。すなわち、特定のアプリケーシ
ョンプログラム毎に最適なデータパス回路部を適時構成
することができるため、実行コードを最適化することが
でき、高性能なＬＳＩを実現することが可能になる。

【００４７】第２の発明である半導体装置によれば、上
記第１の発明において、データパス回路部を、高位合成
のスケジューリング時に決定されたステージに対応し
て、レジスタブロックと、バス部と、演算器ブロックと
で構成したステージブロックとしたので、最短の実行ス
テップで実行できるように同時に実行する演算器を最大
限に活用でき、各ステージを最短にし且つ最短のステッ
プ数でプログラムを実行するＬＳＩが実現可能になる。

【００４８】第３の発明である半導体装置によれば、上
記第２の発明において、ステージブロックの近傍にＬ字
型バスを設け、該Ｌ字型バスによりステージブロックの
ループ回路を構成したので、演算器ブロックによる中間
演算結果をレジスタブロックにフィードバックすること
ができ、ステージブロックの個数を最小にすることが可
能になる。

【００４９】第４の発明である半導体装置によれば、上
記第１乃至第３の発明において、高位合成の結果である
回路データに基づいて生成された制御情報をリコンフィ
ギュラブル回路にマッピングし、該制御情報に従って制
御回路部を回路構成するので、上記第１乃至第３の発明
と同等の効果を得ることができるほか、データパス回路
部を制御する制御回路部を動的に変更することが可能に
なる。すなわち、データパス回路部を制御するために最
適な制御回路部を適時構成することができるため、制御
回路部は動作記述の実行部分だけに関するものだけでよ
くなり、回路規模を最小化することが可能になる。

【００５０】第５の発明である半導体装置の回路構成方
法によれば、高位合成における前記初期回路に対応する
データパス回路部と、データパス回路部の動作を制御す
るための制御回路部とが、回路構成を変更し得るリコン
フィギュラブル回路で構成された半導体装置を用意し、
高位合成の結果である回路データに基づき、データパス
回路部の結線情報であるデータパス結線情報とデータパ
ス回路部の動作を制御するための制御情報とを生成し、
データパス結線情報及び制御情報をリコンフィギュラブ
ル回路にマッピングし、該マッピング情報に従ってデー
タパス回路部及び制御回路部を回路構成するので、上記
第１及び第４の発明と同等の効果を奏することができ
る。

【００５１】第６の発明である半導体装置の回路構成方
法によれば、上記第５の発明において、データパス回路
部を、スケジューリング時に決定されたステージに対応
して、レジスタブロックと、バス部と、同時に実行可能
な複数の演算器からなる演算器ブロックとで構成したス
テージブロックとしたので、上記第５の発明において、
上記第２の発明と同等の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置の回路構成
方法を示す処理手順図である。

【図２】実施形態における処理内容の一部を具体的に説
明するための図である。

【図３】実施形態の半導体装置であるシステムＬＳＩの
ブロック図である。

【図４】従来の高位合成技術の一例を示す機能ブロック
図である。

【符号の説明】

１０ システムＬＳＩ ２０ データパス回路部 ２１ａ，２１ｂ レジスタブロック ２１ｃ バス ２１ｄ 演算器ブロック ３０ 制御回路部 ４０ 主バス ５０ コア部 ６０ メモリ部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 動作記述から作成されたコントロール・
   データフローグラフより制御条件毎のデータフローグラ
   フを抽出して、このデータフローグラフを実行ステップ
   に分けるスケジューリングを行い初期回路を核にして論
   理回路を合成する高位合成における前記初期回路に対応
   し且つ回路構成を変更し得るリコンフィギュラブル回路
   からなるデータパス回路部を有する半導体装置であっ
   て、 前記高位合成の結果である回路データに基づいて生成さ
   れたデータパス結線情報を前記リコンフィギュラブル回
   路にマッピングし、該データパス結線情報に従って前記
   データパス回路部を回路構成することを特徴とする半導
   体装置。
2. 【請求項２】 前記データパス回路部は、前記スケジュ
   ーリング時に決定されたステージに対応して、レジスタ
   ブロックと、バス部と、同時に実行可能な複数の演算器
   からなる演算器ブロックとで構成したステージブロック
   であることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 前記ステージブロックの近傍にＬ字型バ
   スを設け、該Ｌ字型バスにより前記ステージブロックの
   ループ回路を構成したことを特徴とする請求項２記載の
   半導体装置。
4. 【請求項４】 回路構成を変更し得るリコンフィギュラ
   ブル回路から構成され前記データパス回路部の動作を制
   御するための制御回路部を備え、 前記高位合成の結果である回路データに基づいて生成さ
   れた制御情報を前記リコンフィギュラブル回路にマッピ
   ングし、該制御情報に従って前記制御回路部を回路構成
   することを特徴とする請求項１乃至請求項３記載の半導
   体装置。
5. 【請求項５】 動作記述から作成されたコントロール・
   データフローグラフより制御条件毎のデータフローグラ
   フを抽出して、このデータフローグラフを実行ステップ
   に分けるスケジューリングを行い、初期回路を核にして
   論理回路を合成する高位合成における前記初期回路に対
   応するデータパス回路部と、前記データパス回路部の動
   作を制御するための制御回路部とが、回路構成を変更し
   得るリコンフィギュラブル回路で構成された半導体装置
   を用意し、 前記高位合成の結果である回路データに基づき、前記デ
   ータパス回路部の結線情報であるデータパス結線情報と
   前記データパス回路部の動作を制御するための制御情報
   とを生成し、 前記データパス結線情報及び前記制御情報を前記リコン
   フィギュラブル回路にマッピングし、該マッピング情報
   に従って前記データパス回路部及び前記制御回路部を回
   路構成することを特徴とする半導体装置の回路構成方
   法。
6. 【請求項６】 前記データパス回路部は、前記スケジュ
   ーリング時に決定されたステージに対応して、レジスタ
   ブロックと、バス部と、同時に実行可能な複数の演算器
   からなる演算器ブロックとで構成したステージブロック
   であることを特徴とする請求項５記載の半導体装置の回
   路構成方法。