JPH10256226A - Etching of gan semiconductor layer - Google Patents
Etching of gan semiconductor layerInfo
- Publication number
- JPH10256226A JPH10256226A JP5502897A JP5502897A JPH10256226A JP H10256226 A JPH10256226 A JP H10256226A JP 5502897 A JP5502897 A JP 5502897A JP 5502897 A JP5502897 A JP 5502897A JP H10256226 A JPH10256226 A JP H10256226A
- Authority
- JP
- Japan
- Prior art keywords
- gan
- semiconductor layer
- layer
- substrate
- based semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＧａＮ系半導体層の
エッチング方法に関し、更に詳しくは、湿式エッチング
法を適用することにより、基板の損傷を引き起こすこと
なくＧａＮ系半導体層をエッチングしてそこに所望のパ
ターンを形成することができるＧａＮ系半導体層のエッ
チング方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for etching a GaN-based semiconductor layer, and more particularly, to a method for etching a GaN-based semiconductor layer without damaging a substrate by applying a wet etching method. The present invention relates to a method of etching a GaN-based semiconductor layer capable of forming a pattern of (i).
【０００２】[0002]
【従来の技術】例えば、ＧａＡｓ系のIII−Ｖ族化合物
半導体を用いて各種の集積回路構造の光デバイスや電子
デバイスが製造されている。その場合には、まず、例え
ばＭＯＣＶＤ法を適用して半絶縁性のＧａＡｓ単結晶基
板の上に所定組成のＧａＡｓ系半導体をエピタキシャル
成長させたのち、当該ＧａＡｓ系半導体層を選択的にエ
ッチングしてそこに所望のパターンが形成される。2. Description of the Related Art For example, optical devices and electronic devices having various integrated circuit structures are manufactured using GaAs-based III-V compound semiconductors. In that case, first, a GaAs-based semiconductor having a predetermined composition is epitaxially grown on a semi-insulating GaAs single-crystal substrate by applying, for example, the MOCVD method, and then the GaAs-based semiconductor layer is selectively etched. Thus, a desired pattern is formed.
【０００３】そのときのエッチング方法としては、高精
度のパターニングが可能であるということから、反応性
イオンエッチング（ＲＩＥ）や反応性イオンビームエッ
チング（ＲＩＢＥ）のような乾式エッチング法が広く採
用されている。また、ＧａＡｓ系半導体層の表面をＳｉ
Ｏ2などの保護膜で被覆したのちホトリソグラフィーで
当該保護膜をパターニングし、ＳｉＯ2保護膜に形成さ
れた開口部から表出するＧａＡｓに対し、例えばＫＯＨ
水溶液の中で当該ＧａＡｓを陽極とし、金属棒を陰極に
し、両極間に例えば１０Ｖの直流電圧を印加してＧａＡ
ｓ面をエッチングするという湿式エッチング法が適用さ
れることもある。As an etching method at that time, a dry etching method such as reactive ion etching (RIE) or reactive ion beam etching (RIBE) has been widely adopted because highly accurate patterning is possible. I have. Further, the surface of the GaAs-based semiconductor layer is made of Si.
After covering with a protective film such as O 2 , the protective film is patterned by photolithography, and GaAs exposed from an opening formed in the SiO 2 protective film is, for example, KOH
In the aqueous solution, the GaAs is used as an anode, a metal bar is used as a cathode, and a DC voltage of, for example, 10 V is applied between the two electrodes to form GaAs.
A wet etching method of etching the s-plane may be applied.
【０００４】これらの乾式エッチング法と湿式エッチン
グ法を比較すると、乾式エッチングはパターン精度をだ
しやすく、またエッチング速度も大きいという点で有効
であるが、他方では、基板を損傷しやすいという難点が
ある。したがって、基板の損傷を引き起こすことのない
エッチング方法としては湿式エッチングの方が好適であ
る。[0004] Comparing the dry etching method and the wet etching method, dry etching is effective in that the pattern accuracy is easily obtained and the etching rate is high, but on the other hand, there is a drawback that the substrate is easily damaged. . Therefore, wet etching is more preferable as an etching method that does not cause damage to the substrate.
【０００５】ところで、上記したＧａＡｓ系半導体と同
じようにIII−Ｖ族化合物半導体に所属し、一般式：Ｉ
ｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１，０≦ｙ＜１）で示
されるＧａＮ系半導体は、その禁止帯幅が大きく、かつ
直接遷移型であるため、発光ダイオードやレーザダイオ
ードなどの発光素子、ホトダイオードやホトトランジス
タなどの受光素子、更には電界効果トランジスタやＨＢ
Ｔなどの電子デバイスの材料として注目されている。Incidentally, as in the above-mentioned GaAs-based semiconductor, it belongs to the group III-V compound semiconductor and has the general formula: I
A GaN-based semiconductor represented by nxAlyGa1-x-yN (0 ≦ x <1, 0 ≦ y <1) has a large band gap and is a direct transition type, and thus a light-emitting element such as a light-emitting diode or a laser diode. , Photodiodes, phototransistors and other light-receiving elements, as well as field-effect transistors and HBs
It is attracting attention as a material for electronic devices such as T.
【０００６】このＧａＮ系半導体を用いて集積回路構造
のデバイスを製造する場合にも、形成されているＧａＮ
系半導体層をエッチングしてそこに所望のパターンを形
成することが必要である。このＧａＮ系半導体層のエッ
チング方法としては、従来から、次のような湿式エッチ
ング法が知られている。When a device having an integrated circuit structure is manufactured using this GaN-based semiconductor, the GaN
It is necessary to etch a system semiconductor layer to form a desired pattern there. As a method of etching the GaN-based semiconductor layer, the following wet etching method is conventionally known.
【０００７】例えば、第５６回応用物理学会学術講演会
（１９９５年８月２６日〜２９日）における講演予稿集
No.1、２４６頁、２７ｐ−ＺＥ−１６には、ＫＯＨ，
ＮａＯＨ２０gを水１００ccに溶解して成るそれぞれの
アルカリ水溶液を調製し、それらアルカリ水溶液に過酸
化水素水を混合して成る混合溶液にＧａＮのエピタキシ
ャル成長層を浸漬し、そこに強度0.６W/cm2の紫外線を
照射すると、当該ＧａＮは非常によくエッチングされる
ということが開示されている。[0007] For example, the proceedings of the 56th Annual Conference of the Japan Society of Applied Physics (August 26-29, 1995)
No. 1, page 246, 27p-ZE-16 includes KOH,
Each alkali aqueous solution prepared by dissolving 20 g of NaOH in 100 cc of water was prepared, and the epitaxial growth layer of GaN was immersed in a mixed solution obtained by mixing aqueous hydrogen peroxide with the aqueous alkali solution, and the strength was 0.6 W / cm 2. It is disclosed that the GaN is very well etched when irradiated with ultraviolet light.
【０００８】また、例えば、特開昭５１−３７７９号公
報には、O.１ＮのＮａＯＨ溶液にエッチング対象のＧａ
Ｎ層を浸漬し、電流密度約１０mA/cm2で電気侵蝕して当
該ＧａＮ層を溶解する方法が開示されている。この電解
侵蝕法の場合、エッチングの対象となるＧａＮ層は導電
性であることが必要であるが、前記した別の湿式エッチ
ング法に比べて、超かにエッチング速度が大きいという
利点を備えている。Further, for example, Japanese Patent Application Laid-Open No. 51-3779 discloses that an etching target GaOH is added to a 0.1N NaOH solution.
A method is disclosed in which an N layer is immersed and electro-eroded at a current density of about 10 mA / cm 2 to dissolve the GaN layer. In the case of this electrolytic erosion method, the GaN layer to be etched needs to be conductive, but has an advantage that the etching rate is extremely high as compared with the above another wet etching method. .
【０００９】[0009]
【発明が解決しようとする課題】これらの湿式エッチン
グ法は、いずれも、基板の損傷を招かないという点では
有効である。しかしながら、次のような問題がある。ま
ず、前者の湿式エッチング法に関しては、最近、ＧａＮ
の結晶性がよくない場合（例えば多結晶構造である場
合）にはエッチングは円滑に進行するが、しかし、対象
のＧａＮが単結晶構造に近づけば近づくほどエッチング
は困難になるということが指摘されている。そのため、
単結晶として形成されているＧａＮ系半導体層のパター
ン形成に適用することは必ずしも有効ではない。All of these wet etching methods are effective in that they do not cause damage to the substrate. However, there are the following problems. First, regarding the former wet etching method, recently, GaN
It is pointed out that etching proceeds smoothly when the crystallinity of the crystal is not good (for example, in the case of a polycrystalline structure), but it becomes more difficult as the target GaN approaches the single crystal structure. ing. for that reason,
It is not always effective to apply it to pattern formation of a GaN-based semiconductor layer formed as a single crystal.
【００１０】また、後者の電解侵蝕法の場合、例えば、
サファイヤ基板のような絶縁性の基板の上に形成されて
いる導電性のＧａＮ系半導体層を均一にエッチングでき
るか否かの点は不明のままであった。とくに、電解侵蝕
を実施する際における導電性のＧａＮ系半導体への通電
用端子の取り付け方に関しては、不明のままであった。In the case of the latter electrolytic erosion method, for example,
It remains unclear whether a conductive GaN-based semiconductor layer formed on an insulating substrate such as a sapphire substrate can be uniformly etched. In particular, how to attach a current-carrying terminal to a conductive GaN-based semiconductor when performing electrolytic erosion remains unknown.
【００１１】この点に関して、本発明者は次のような実
験を行った。すなわち、導電性のＧａＮ層の一部に単純
にリード線を接続し、その状態で電解侵蝕を進めたとこ
ろ、そのリード線が接続されているＧａＮ層の部分にお
けるエッチングが基板との界面にまで集中的に進行し、
他の部分との間が断線状態となってしまい、結局、全体
的なエッチングは不可能であった。In this regard, the inventor has conducted the following experiment. That is, when a lead wire is simply connected to a part of the conductive GaN layer and electrolytic erosion is advanced in that state, the etching of the portion of the GaN layer to which the lead wire is connected reaches the interface with the substrate. Progress intensively,
A disconnection occurred between the other portions and, as a result, the entire etching was impossible.
【００１２】また、導電性のＧａＮ層の表面にレジスト
マスクのパターンを形成した状態で電解侵蝕を行ったと
ころ、用いたアルカリ電解液がＧａＮ層とレジストマス
クとの界面に侵入してしまい、その結果、ＧａＮ層のエ
ッチング形状は設計基準から外れてしまい、目的とする
デバイスの製造は不可能であった。本発明は、基板の損
傷は招かないという利点を有しながらも上記したような
問題をかかえている電解侵蝕によるＧａＮ系半導体層の
エッチング方法における問題を解決し、基板上に形成さ
れている導電性のＧａＮ系半導体層を設計基準通りにエ
ッチングすることができる方法の提供を目的とする。Further, when electrolytic erosion is performed in a state where a resist mask pattern is formed on the surface of the conductive GaN layer, the alkaline electrolyte used invades the interface between the GaN layer and the resist mask. As a result, the etching shape of the GaN layer deviated from the design standard, and it was impossible to manufacture a target device. The present invention solves the problem in the method of etching a GaN-based semiconductor layer by electrolytic erosion having the above-described problem while having the advantage that damage to the substrate is not caused, and solves the problem of the conductive layer formed on the substrate. It is an object of the present invention to provide a method capable of etching a conductive GaN-based semiconductor layer according to a design standard.
【００１３】[0013]
【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、基板上にバッファ層を介し
て形成されている導電性のＧａＮ系半導体層をエッチン
グする際に、基板上におけるエッチング予定個所に金属
層を形成し、前記金属層を含めた基板の表面にバッファ
層と導電性のＧａＮ系半導体層をこの順序で形成し、つ
いで、アルカリ電解液中で、前記導電性のＧａＮ系半導
体層を陽極にして電解侵食処理を行うことを特徴とする
ＧａＮ系半導体層のエッチング方法が提供される。In order to achieve the above object, according to the present invention, when a conductive GaN-based semiconductor layer formed on a substrate via a buffer layer is etched, the conductive GaN-based semiconductor layer is etched on the substrate. A metal layer is formed at a place to be etched in the above, a buffer layer and a conductive GaN-based semiconductor layer are formed in this order on the surface of the substrate including the metal layer, and then the conductive layer is formed in an alkaline electrolyte. There is provided a method for etching a GaN-based semiconductor layer, wherein electrolytic erosion treatment is performed using the GaN-based semiconductor layer as an anode.
【００１４】[0014]
【発明の実施の形態】以下に、本発明のエッチング方法
を図面に則して詳細に説明する。すなわち、基板１の表
面に形成されるＧａＮ系半導体層に対するエッチング予
定個所が、図１で示したような平面パターンＡである場
合について説明する。ここで、エッチング予定個所のパ
ターンＡは、基板１の表面１ａに所定の平面パターンで
描画され、その端部は基板１の周縁部１ｂにまで延びて
いる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The etching method of the present invention will be described below in detail with reference to the drawings. That is, a case where the portion to be etched on the GaN-based semiconductor layer formed on the surface of the substrate 1 is the plane pattern A as shown in FIG. 1 will be described. Here, the pattern A of the portion to be etched is drawn in a predetermined plane pattern on the surface 1a of the substrate 1, and its end extends to the peripheral portion 1b of the substrate 1.
【００１５】最初に、基板上におけるエッチング予定個
所に所望の平面パターンを有する金属層が形成される。
具体的には、図２で示したように、例えばサファイヤの
ような絶縁材料の基板１が用意され、その表面１ａの全
体を被覆してレジスト膜２を形成したのち、公知のフォ
トリソグラフィーを適用して、エッチング予定個所に相
当するレジスト膜２の部分を除去し、そこに所望の平面
パターンを有する開口部２ａを形成する。First, a metal layer having a desired plane pattern is formed on a portion to be etched on a substrate.
Specifically, as shown in FIG. 2, a substrate 1 made of an insulating material such as sapphire is prepared, a resist film 2 is formed by covering the entire surface 1a, and then known photolithography is applied. Then, the portion of the resist film 2 corresponding to the portion to be etched is removed, and an opening 2a having a desired plane pattern is formed there.
【００１６】なお、図２で示した開口部２ａの平面パタ
ーンは図１で示したパターンＡと同形であり、基板１の
表面の周縁部１ｂにまで延在している。ついで、残置し
ているレジスト膜２をマスクにして、前記開口部２ａに
金属を例えば真空蒸着したのちレジスト膜２を除去す
る。その結果、図３で示したように、基板１の表面１ａ
には、その周縁部１ｂにまで延びており、かつエッチン
グ予定個所に相当する平面パターンを有する金属層３が
形成される。なお、図３で示した金属層３から延在して
周縁部１ｂに形成されている金属層の端部を図３におい
ては３ａ，３ａで示してある。金属層３の形成に用いる
金属としては、後述するエッチングの対象となるＧａＮ
系半導体との格子不整合率が比較的大きい金属であるこ
とが好ましく、例えばＡｌ，Ｔｉ，Ｍｏ，Ｎｉなどをあ
げることができる。The plane pattern of the opening 2a shown in FIG. 2 is the same as the pattern A shown in FIG. 1, and extends to the peripheral portion 1b of the surface of the substrate 1. Then, using the remaining resist film 2 as a mask, a metal is vacuum-deposited in the opening 2a, for example, and then the resist film 2 is removed. As a result, as shown in FIG.
A metal layer 3 extending to the peripheral portion 1b and having a plane pattern corresponding to a portion to be etched is formed. The ends of the metal layer extending from the metal layer 3 shown in FIG. 3 and formed on the peripheral portion 1b are indicated by 3a and 3a in FIG. The metal used for forming the metal layer 3 is GaN, which is an etching target described later.
It is preferable that the metal has a relatively large lattice mismatch with the system semiconductor, and examples thereof include Al, Ti, Mo, and Ni.
【００１７】ついで、図４で示したように、基板１の周
縁部１ｂを例えばＭｏ製のホルダ４で把持した状態で結
晶成長装置内にセットし、例えばＭＢＥ法を適用して例
えばＧａＮ系バッファ層とＧａＮ系半導体層とをこの順
序で積層する。このとき、基板の周縁部１ｂ全体および
そこに存在する金属層の端部３ａ，３ａは、ホルダ４で
被覆された状態になっているので、その個所にはバッフ
ァ層とＧａＮ系半導体層は形成されない。Then, as shown in FIG. 4, the peripheral portion 1b of the substrate 1 is set in a crystal growth apparatus while being held by a holder 4 made of Mo, for example, and a GaN-based buffer is applied by applying MBE, for example. The layers and the GaN-based semiconductor layers are stacked in this order. At this time, the entire periphery 1b of the substrate and the ends 3a, 3a of the metal layer existing there are covered with the holder 4, so that the buffer layer and the GaN-based semiconductor layer are formed there. Not done.
【００１８】この成膜操作の結果、図５で示したよう
に、基板１の表面のうち、ホルダで把持していた周縁部
を除いた表面では、金属層３を被覆してバッファ層５が
形成され、更にそのバッファ層５を被覆してＧａＮ系半
導体層６が形成される。そして、基材表面の周縁部１ｂ
およびそこに存在している金属層の部分３ａ，３ａはそ
のままの状態で表出している。As a result of this film forming operation, as shown in FIG. 5, on the surface of the substrate 1 excluding the peripheral portion gripped by the holder, the metal layer 3 is covered and the buffer layer 5 is formed. The GaN-based semiconductor layer 6 is formed to cover the buffer layer 5. And the peripheral part 1b of the base material surface
And the portions 3a of the metal layer existing there are exposed as they are.
【００１９】この成膜操作時に、金属層３の上に成長す
るＧａＮ系半導体は多結晶構造になる。したがって、図
５における最上層のＧａＮ系半導体層６の場合、金属層
３の上に存在する領域６Ａは多結晶構造になっており、
それ以外の領域６Ｂ、すなわち金属層３が存在していな
い領域は単結晶構造になっている。換言すれば、最上層
のＧａＮ系半導体層６には、金属層３の平面パターン、
すなわち図１で示したエッチング予定個所のパターンＡ
をなして多結晶構造のパターンが形成されている。At the time of this film forming operation, the GaN-based semiconductor growing on the metal layer 3 has a polycrystalline structure. Therefore, in the case of the uppermost GaN-based semiconductor layer 6 in FIG. 5, the region 6A existing on the metal layer 3 has a polycrystalline structure,
The other region 6B, that is, the region where the metal layer 3 does not exist has a single crystal structure. In other words, the uppermost GaN-based semiconductor layer 6 has a planar pattern of the metal layer 3,
That is, the pattern A at the portion to be etched shown in FIG.
Thus, a pattern of a polycrystalline structure is formed.
【００２０】ついで、図６で示したように、表面全体を
被覆してレジスト膜２'を形成したのち、公知のリソグ
ラフィーを適用して、ＧａＮ系半導体層の表面のうち単
結晶構造の領域６Ｂに、目的とするデバイスの形状に相
当する開口部２ａ'のパターンを形成する。ついで、残
留しているレジスト膜２'をマスクにして、前記開口部
２ａ'に例えばＳｉＯ2やＳｉＮxのような電気絶縁性材
料を被着したのちレジスト膜２'を除去する。Next, as shown in FIG. 6, after forming a resist film 2 'by covering the entire surface, the known lithography is applied to form a region 6B of a single crystal structure on the surface of the GaN-based semiconductor layer. Then, a pattern of the opening 2a 'corresponding to the shape of the target device is formed. Next, using the remaining resist film 2 'as a mask, an electrically insulating material such as SiO 2 or SiN x is applied to the opening 2a', and then the resist film 2 'is removed.
【００２１】その結果、図７で示したように、ＧａＮ系
半導体層６の単結晶構造の領域６Ｂにおける必要個所に
電気絶縁性の保護膜７が形成される。続けて、電解侵蝕
処理が行われる。まず、基板１の周縁部１ｂを被覆して
例えば銅ペーストやドータイトのような導電性塗料を等
幅で塗布する。このとき、少なくとも金属層の端部３
ａ，３ａは導電性塗料で完全に被覆されることが必要で
ある。As a result, as shown in FIG. 7, an electrically insulating protective film 7 is formed at necessary portions in the single crystal structure region 6B of the GaN-based semiconductor layer 6. Subsequently, electrolytic erosion treatment is performed. First, a conductive paint such as a copper paste or dootite is applied with a uniform width while covering the peripheral portion 1b of the substrate 1. At this time, at least the end 3 of the metal layer
a and 3a need to be completely covered with the conductive paint.
【００２２】金属層の端部３ａ，３ａが導電性塗料で完
全に被覆されておらずに一部が表出していると、後述す
る電解侵蝕処理時に、当該表出部が溶解して断線状態と
なり、ＧａＮ系半導体層６の電解侵蝕処理ができなくな
ってしまうからである。具体的な塗布態様としては、図
８で示したように、導電材塗料８が、金属層の端部３
ａ，３ａを埋設し、かつ、バッファ層５とＧａＮ系半導
体層６の周壁をも被覆するように塗布することが好まし
い。更には、図８の仮想線で示したように、ＧａＮ系半
導体層６の周縁部の表面をオーバーコートするように塗
布してもよい。If the ends 3a, 3a of the metal layer are not completely covered with the conductive paint and are partially exposed, the exposed portions are dissolved during the electrolytic erosion treatment to be described later, resulting in a disconnected state. This is because electrolytic erosion treatment of the GaN-based semiconductor layer 6 cannot be performed. As a specific application mode, as shown in FIG. 8, the conductive material paint 8 is applied to the end 3 of the metal layer.
It is preferable to bury the layers a and 3a, and to apply them so as to cover the peripheral walls of the buffer layer 5 and the GaN-based semiconductor layer 6. Further, as shown by the imaginary line in FIG. 8, the coating may be performed so that the surface of the peripheral portion of the GaN-based semiconductor layer 6 is overcoated.
【００２３】そして、この導電性塗料８に、図９で示し
たように例えばＡｌ，Ｃｕ，ステンレス鋼のような導電
性の金属板９が接着される。その結果、金属板９は導電
性塗料を介して周縁部の金属層の端部３ａ，３ａと導通
関係を形成し、そして当該金属層の端部３ａ，３ａは金
属層３が延在している部分であるため、その金属層３を
介してバッファ層５およびＧａＮ系半導体層６と導通関
係を形成する。すなわち、金属板９と、バッファ層５お
よびＧａＮ系半導体層６との間には導通関係が形成され
る。Then, as shown in FIG. 9, a conductive metal plate 9 made of, for example, Al, Cu, or stainless steel is adhered to the conductive paint 8. As a result, the metal plate 9 forms a conductive relationship with the edges 3a, 3a of the peripheral metal layer via the conductive paint, and the edges 3a, 3a of the metal layer are extended by the metal layer 3. Therefore, a conductive relationship is formed with the buffer layer 5 and the GaN-based semiconductor layer 6 via the metal layer 3. That is, a conductive relationship is formed between the metal plate 9 and the buffer layer 5 and the GaN-based semiconductor layer 6.
【００２４】なお、導電性塗料８との導通部分を除いた
金属板９の表面には、例えばワックスまたはテフロンの
ような電気絶縁性塗料をシール剤として塗布することに
より、後述する電解侵蝕処理時に用いる電解液に対する
耐食性と電気絶縁性が付与される。この状態で全体をア
ルカリ電解液に浸漬し、前記した金属板８を電源のプラ
ス極に接続して陽極とし、またＧａＮ系半導体層６に対
向して例えばＰｔ電極のような不溶性電極を配置してそ
れを陰極とし、両極間に所定の電圧を印加して通電す
る。The surface of the metal plate 9 excluding the conductive portion with the conductive paint 8 is coated with an electrically insulating paint such as wax or Teflon as a sealant so as to be used during the electrolytic erosion treatment described later. Corrosion resistance and electrical insulation to the electrolytic solution used are provided. In this state, the whole is immersed in an alkaline electrolyte, the above-mentioned metal plate 8 is connected to a positive electrode of a power source to serve as an anode, and an insoluble electrode such as a Pt electrode is arranged facing the GaN-based semiconductor layer 6. It is used as a cathode, and a predetermined voltage is applied between the two electrodes to conduct electricity.
【００２５】用いるアルカリ電解液としては、例えばＫ
ＯＨ水溶液やＮａＯＨ水溶液を好適例としてあげること
ができ、また電解液の温度は２０〜５０℃程度であるこ
とが好ましい。更に、両極間に印加する電圧は、用いる
アルカリ電解液の濃度との関係で変化させることになる
が、例えば0.７ＮのＫＯＨ水溶液を用いて電解侵蝕を室
温下で行う場合には、１０〜２０Ｖ程度であればよい。As the alkaline electrolyte used, for example, K
Suitable examples include an OH aqueous solution and an NaOH aqueous solution, and the temperature of the electrolytic solution is preferably about 20 to 50 ° C. Further, the voltage applied between the two electrodes changes depending on the concentration of the alkaline electrolyte to be used. For example, when electrolytic corrosion is performed at room temperature using a 0.7N KOH aqueous solution, 10 to 10 What is necessary is just about 20V.
【００２６】この電解侵蝕処理により、陰極からはそれ
に対面しているＧａＮ系半導体層６の表面に電子が集中
的に流入して流入個所を酸化し、その部分を溶解せしめ
る。そして、保護膜７で被覆されているＧａＮ系半導体
層の単結晶構造の領域６Ｂには当該保護膜７の作用で電
子は流入しないので溶解することなく残留する。しかし
領域６Ｂ以外の領域は、陰極からの電子が流入し、しか
もその下に位置する金属層６の作用で多結晶構造の領域
になっているので、電解侵蝕が継時的に進行して溶解が
進む。なお、このとき紫外線を照射すると電解侵蝕は効
果的に進行するので好適である。By this electrolytic erosion treatment, electrons from the cathode intensively flow into the surface of the GaN-based semiconductor layer 6 facing the cathode, oxidize the flow-in portion, and dissolve the portion. Then, electrons do not flow into the region 6B of the single crystal structure of the GaN-based semiconductor layer covered with the protective film 7 due to the action of the protective film 7, and thus remain without being dissolved. However, the region other than the region 6B receives electrons from the cathode and has a polycrystalline structure due to the effect of the metal layer 6 located therebelow. Advances. Irradiation with ultraviolet rays at this time is preferable because electrolytic erosion effectively proceeds.
【００２７】そして、最終的に、領域６Ａでは最下層に
位置する金属層３も電解侵食され、その結果、図１０で
示したように、基板１の表面１ａには、目的とするパタ
ーンをなして、バッファ層５と、その上に位置するエピ
タキシャル成長層である単結晶構造のＧａＮ系半導体層
６が残置する。そして、最上層の保護膜７を除去するこ
とにより、単結晶構造のＧａＮ系半導体層６を用いたデ
バイスを製造することができる。Finally, in the region 6A, the lowermost metal layer 3 is also electrolytically eroded. As a result, as shown in FIG. 10, the target pattern is not formed on the surface 1a of the substrate 1. As a result, the buffer layer 5 and the GaN-based semiconductor layer 6 having a single crystal structure, which is an epitaxial growth layer located thereon, are left. Then, by removing the uppermost protective film 7, a device using the GaN-based semiconductor layer 6 having a single crystal structure can be manufactured.
【００２８】[0028]
【実施例】サファイヤ基板を用いて、図３で示したよう
に、その表面のエッチング予定個所に厚み５０nmのＡｌ
層を形成した。ついで基板１の周縁部１ｂの２mm程度を
図４で示したようにＭｏ製のホルダ４で把持してＭＢＥ
装置にセットし、まず、温度６４０℃でジメチルヒドラ
ジン（５×１０-6Torr）と金属Ｇａ（５×１０-7Torr）
を用いて厚み５nmのＧａＮバッファ層５を形成し、更に
続けて、成長温度８５０℃でアンモニア（５×１０-6To
rr）と金属Ｇａ（５×１０-7Torr）とＳｉ（５×１０-9
Torr）を用いて厚み１０００nmのｎ型ＧａＮ層６を形成
した（図５）。Ａｌ層３の上のｎ型ＧａＮ層の領域６Ａ
は多結晶構造であり、それ以外の領域６Ｂは単結晶構造
であった。EXAMPLE Using a sapphire substrate, as shown in FIG. 3, a 50 nm thick Al
A layer was formed. Then, about 2 mm of the peripheral portion 1b of the substrate 1 is gripped by a Mo holder 4 as shown in FIG.
First, dimethylhydrazine (5 × 10 −6 Torr) and metallic Ga (5 × 10 −7 Torr) at a temperature of 640 ° C.
To form a GaN buffer layer 5 having a thickness of 5 nm, followed by a growth temperature of 850 ° C. and ammonia (5 × 10 −6 To
rr), metal Ga (5 × 10 −7 Torr) and Si (5 × 10 −9 Torr)
An n-type GaN layer 6 having a thickness of 1000 nm was formed using Torr (FIG. 5). Region 6A of n-type GaN layer on Al layer 3
Has a polycrystalline structure, and the other region 6B has a single crystal structure.
【００２９】ついで、全体の表面をレジスト膜で被覆し
たのち、デバイス作成予定個所に開口部を形成し、そこ
にＳｉＯ2をスパックリング法で被着し、続いてレジス
ト膜を除去して保護膜７を形成した（図６，図７）。つ
いで、基板１の周縁部１ｂにドータイト（藤倉化成社製
の導電性塗料）８を、Ａｌ層の端部３ａ，３ａを完全に
埋設し、かつｎ型ＧａＮ層６の周縁部表面が幅２mm程度
被覆されるように塗布したのち、そこに、ドーナッツ形
状のＡｌ円板９を接着した（図８、図９）。なお、Ａｌ
円板９はそのドータイト８との接着部以外の表面には酸
化アルミ被膜が形成されている。[0029] Then, after coating the entire surface with a resist film, an opening is formed in the device creating scheduled point, there is deposited a SiO 2 with spackling method, followed by protection by removing the resist film film 7 was formed (FIGS. 6 and 7). Then, doitite (conductive paint made by Fujikura Kasei Co., Ltd.) 8 is completely buried in the peripheral portion 1b of the substrate 1, and the edges 3a of the Al layer are completely buried. After being applied so as to be covered to a certain extent, a donut-shaped Al disk 9 was bonded thereto (FIGS. 8 and 9). In addition, Al
The disk 9 has an aluminum oxide film formed on the surface other than the bonding portion with the dootite 8.
【００３０】一方、脱イオン水２００ミリリットルにＫＯＨ５
gを溶解して0.７ＮのＫＯＨ水溶液を調製し、この中
に、図９で示したＡｌ円板付きの基板を浸漬し、Ａｌ円
板を電源のプラス極に接続し、また、ｎ型ＧａＮ層６に
対向してＰｔ電極を配置してそれを電源のマイナス極に
接続した。そして、両極間に表１で示した電圧をそれぞ
れ印加して１０分間の電解侵蝕処理を行った。１０分
後、基板を取り出し、基板の中央部と周縁部におけるＡ
ｌ層上のエッチング深さを計測した。その結果を表１に
示した。On the other hand, KOH5 was added to 200 ml of deionized water.
g was dissolved to prepare a 0.7N KOH aqueous solution, into which the substrate with the Al disk shown in FIG. 9 was immersed, and the Al disk was connected to the positive electrode of the power supply. A Pt electrode was arranged facing the GaN layer 6 and connected to the negative pole of the power supply. Then, the voltages shown in Table 1 were respectively applied between the two electrodes to perform the electrolytic erosion treatment for 10 minutes. After 10 minutes, the substrate is taken out, and A at the center and the periphery of the substrate is removed.
The etching depth on the l layer was measured. The results are shown in Table 1.
【００３１】なお、保護膜７の下に位置するｎ型ＧａＮ
層６はエッチングされずにそのまま残留していた。The n-type GaN located under the protective film 7
Layer 6 remained unetched.
【００３２】[0032]
【表１】 また、両極間の印加電圧を１０Ｖと一定にした状態で処
理時間を表２で示したように変化させて、エッチング深
さを測定した。その結果を表２に示した。[Table 1] In addition, while the applied voltage between both electrodes was kept constant at 10 V, the processing time was varied as shown in Table 2, and the etching depth was measured. The results are shown in Table 2.
【００３３】[0033]
【表２】 [Table 2]
【００３４】表から明らかなように、例えば２０Ｖの印
加電圧を２０分間かけることにより、基板上に金属層を
パターニングした個所に形成されているＧａＮ系半導体
層（多結晶構造の領域）を、その金属層のパターン通り
にエッチング除去して、単結晶構造の領域を残すことが
できる。As is clear from the table, for example, by applying an applied voltage of 20 V for 20 minutes, the GaN-based semiconductor layer (polycrystalline structure region) formed at the position where the metal layer is patterned on the substrate is removed. Etching and removal can be performed according to the pattern of the metal layer to leave a region having a single crystal structure.
【００３５】[0035]
【発明の効果】以上の説明で明らかなように、本発明方
法によれば、エピタキシャル成長法で形成したＧａＮ系
半導体層を湿式エッチング法の１つである電解侵蝕法で
所望のパターンで均一にエッチングすることができる。
そして、本発明方法は、ＲＩＥやＲＩＢＥのような高エ
ネルギービームを使用することなくに湿式エッチング法
を適用しているため基板の損傷という問題は起こらな
い。As is apparent from the above description, according to the method of the present invention, the GaN-based semiconductor layer formed by the epitaxial growth method is uniformly etched in a desired pattern by the electrolytic erosion method which is one of the wet etching methods. can do.
In the method of the present invention, the problem of damage to the substrate does not occur because the wet etching method is applied without using a high energy beam such as RIE or RIBE.
【００３６】したがって、本発明方法は、ＧａＮ系半導
体を用いた高品質のデバイス作成に適用して有効であ
る。Therefore, the method of the present invention is effective when applied to the production of high-quality devices using GaN-based semiconductors.
【図１】基板の例を示す斜視図である。FIG. 1 is a perspective view showing an example of a substrate.
【図２】基板表面に金属層形成用のレジスト膜の開口部
を形成した状態を示す断面図である。FIG. 2 is a cross-sectional view showing a state where an opening of a resist film for forming a metal layer is formed on the surface of the substrate.
【図３】基板表面に金属層のパターンを形成した状態を
示す断面図である。FIG. 3 is a cross-sectional view showing a state where a metal layer pattern is formed on a substrate surface.
【図４】基板をホルダで把持した状態を示す断面図であ
る。FIG. 4 is a cross-sectional view showing a state where a substrate is held by a holder.
【図５】金属層を被覆してバッファ層とＧａＮ系半導体
層を形成した状態を示す断面図である。FIG. 5 is a cross-sectional view showing a state where a buffer layer and a GaN-based semiconductor layer are formed by covering a metal layer.
【図６】ＧａＮ系半導体層に形成したレジスト膜に開口
部を形成した状態を示す断面図である。FIG. 6 is a cross-sectional view showing a state in which an opening is formed in a resist film formed on a GaN-based semiconductor layer.
【図７】ＧａＮ系半導体層の単結晶構造領域に保護膜を
形成した状態を示す断面図である。FIG. 7 is a cross-sectional view showing a state in which a protective film is formed in a single crystal structure region of a GaN-based semiconductor layer.
【図８】基板の周縁部に導電性塗料を塗布した状態を示
す断面図である。FIG. 8 is a cross-sectional view showing a state where a conductive paint is applied to a peripheral portion of the substrate.
【図９】基板に金属板を取り付けた状態を示した断面図
である。FIG. 9 is a cross-sectional view showing a state where a metal plate is attached to a substrate.
【図１０】金属層上のＧａＮ系半導体層を電解侵食して
エッチング除去した状態を示す断面図である。FIG. 10 is a cross-sectional view showing a state in which a GaN-based semiconductor layer on a metal layer is electrolytically eroded and removed by etching.
１ 基板 １ａ 基板１の表面 １ｂ 基板１の周縁部 ２，２' レジスト膜 ２ａ，２ａ' 開口部 ３ 金属層 ３ａ 金属層の端部 ４ ホルダ ５ バッファ層 ６ ＧａＮ系半導体層 ６Ａ ＧａＮ系半導体層５の多結晶構造領域 ６Ｂ ＧａＮ系半導体層５の単結晶構造領域 ７ 絶縁性の保護膜 ８ 導電性塗料 ９ 金属板 DESCRIPTION OF SYMBOLS 1 Substrate 1a Surface of substrate 1 1b Perimeter of substrate 1 2, 2 'Resist film 2a, 2a' Opening 3 Metal layer 3a Edge of metal layer 4 Holder 5 Buffer layer 6 GaN-based semiconductor layer 6A GaN-based semiconductor layer 5 Polycrystalline structure region 6B Single crystal structure region of GaN-based semiconductor layer 5 7 Insulating protective film 8 Conductive paint 9 Metal plate
Claims (1)
いる導電性のＧａＮ系半導体層をエッチングする際に、
基板上におけるエッチング予定個所に金属層を形成し、
前記金属層を含めた基板の表面にバッファ層と導電性の
ＧａＮ系半導体層をこの順序で形成し、ついで、アルカ
リ電解液中で、前記導電性のＧａＮ系半導体層を陽極に
して電解侵食処理を行うことを特徴とするＧａＮ系半導
体層のエッチング方法。When etching a conductive GaN-based semiconductor layer formed on a substrate via a buffer layer,
Form a metal layer on the substrate at the place to be etched,
A buffer layer and a conductive GaN-based semiconductor layer are formed in this order on the surface of the substrate including the metal layer, and then electrolytically eroded in an alkaline electrolyte using the conductive GaN-based semiconductor layer as an anode. A method of etching a GaN-based semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5502897A JPH10256226A (en) | 1997-03-10 | 1997-03-10 | Etching of gan semiconductor layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5502897A JPH10256226A (en) | 1997-03-10 | 1997-03-10 | Etching of gan semiconductor layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256226A true JPH10256226A (en) | 1998-09-25 |
Family
ID=12987225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5502897A Pending JPH10256226A (en) | 1997-03-10 | 1997-03-10 | Etching of gan semiconductor layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256226A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1120483A3 (en) * | 2000-01-26 | 2001-12-05 | TRW Inc. | Method for etching GaN material |
| US6605548B1 (en) * | 1999-06-01 | 2003-08-12 | National Research Council Of Canada | Process for etching gallium nitride compound based semiconductors |
-
1997
- 1997-03-10 JP JP5502897A patent/JPH10256226A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605548B1 (en) * | 1999-06-01 | 2003-08-12 | National Research Council Of Canada | Process for etching gallium nitride compound based semiconductors |
| EP1120483A3 (en) * | 2000-01-26 | 2001-12-05 | TRW Inc. | Method for etching GaN material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5723146B2 (en) | Fabrication method of longitudinal device using metal support film | |
| US9252328B2 (en) | Three-dimensional gallium nitride (GaN) pillar structure light emitting diode (LED) | |
| US7977254B2 (en) | Method of forming a gate insulator in group III-V nitride semiconductor devices | |
| JPH0473306B2 (en) | ||
| JP2007324617A (en) | Lateral resonant tunneling | |
| CN108389955B (en) | Method for reducing voltage of 3D through hole superstructure LED chip by in-hole oxygen-free dry etching | |
| US7148149B2 (en) | Method for fabricating nitride-based compound semiconductor element | |
| JP4151560B2 (en) | Manufacturing method of semiconductor device | |
| CN108878604A (en) | A kind of production method of light emitting diode chip with vertical | |
| JP3416113B2 (en) | Precision wide band gap semiconductor etching | |
| JP4314188B2 (en) | Method of manufacturing nitride compound semiconductor device | |
| JPH10256226A (en) | Etching of gan semiconductor layer | |
| US3959098A (en) | Electrolytic etching of III - V compound semiconductors | |
| JP4821778B2 (en) | Photoelectrochemical etching equipment | |
| JPH0559861U (en) | Gallium nitride compound semiconductor device | |
| JP2765566B2 (en) | Method for manufacturing semiconductor device | |
| JP2833572B2 (en) | Method for manufacturing semiconductor device | |
| KR100311740B1 (en) | Photoelectrochemical etching of semiconductors using surface energy band-bending | |
| US20110272287A1 (en) | Method for patterning magnetic films | |
| JP2006080274A (en) | Etching method and manufacturing method of semiconductor device | |
| KR100211941B1 (en) | Method for fabricating heterojunction bipolar device | |
| JP2733728B2 (en) | Method of forming coil for thin film magnetic head | |
| JP2003234324A (en) | Manufacturing method of semiconductor device, and etching apparatus | |
| KR20230173138A (en) | Manufacturing method and germanium substrate structure for epitaxial growth of germanium layer | |
| JP2001085723A (en) | Solar battery and manufacturing method of the same |