JPH10254915A - System for electronic circuit test - Google Patents

Abstract

PROBLEM TO BE SOLVED: To use an HDL test bench, which is used for verifying virtual circuit data, for verifying a real circuit as well, to decrease the quantity and time of preparation work for verifying the real circuit and to provide a production verify environment having a flexible timing setting function equal with a virtual verify environment. SOLUTION: A routine 3 for conversion to logically synthesizable data analyzes an HDL test bench 1 and converts it to logically synthesizable register transfer level function description data. Based on the conversion processing result, a logic synthesizing part 8 prepares a net list. The net list is converted to mapping data 11 by a technology mapping part 10. A programmable device 13 constructs a circuit functionally equivalent with the HDL test bench 1 by writing the mapping data 11. A control part 19 controls a basic timing generation part 16 and the write of mapping data. The electronic circuit of verify object is measured or inspected by being connected to a connection part 15 with a production verify object circuit.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は電子回路テスト用シ
ステムに関する。特に、本発明は、電子回路の電気的特
性、回路故障の有無、論理回路の論理的正当性等を測定
し、又検査し、電子回路の良、不良を判定する論理回路
テストを実施する電子回路テスト用システムに関する。The present invention relates to a system for testing an electronic circuit. In particular, the present invention measures the electrical characteristics of an electronic circuit, the presence or absence of a circuit failure, the logical validity of a logic circuit, and the like. The present invention relates to a circuit test system.

【０００２】[0002]

【従来の技術】電子回路の電気的特性、回路故障の有
無、論理回路の論理的正当性等を測定し又検査し論理回
路の良／不良を判定するテストシステムとして、インサ
ーキットテスタ（ＩＣＴ）、エルエスアイテスタ（ＬＳ
Ｉテスタ）等が知られている。この種のテストシステム
は、入力値、期待値を含むテーブル形式のテストパター
ンをロードし、テストシステム内のＣＰＵ上で検証プロ
グラムを実行し、検証対象回路において入力値に対する
出力値と期待値との間の比較を行う。検証対象回路の出
力値が期待値と一致している場合には検証対象回路は良
品であり、一致しない場合には検証対象回路は不良品と
して判定される。2. Description of the Related Art An in-circuit tester (ICT) is a test system for measuring and inspecting electrical characteristics of electronic circuits, presence / absence of a circuit failure, logical validity of a logic circuit, and the like, and determining whether the logic circuit is good or defective. , LS Eye Tester (LS
I tester) and the like are known. This type of test system loads a test pattern in a table format including an input value and an expected value, executes a verification program on a CPU in the test system, and outputs a test target circuit between an output value and an expected value for the input value. Perform a comparison between If the output value of the circuit to be verified matches the expected value, the circuit to be verified is determined to be good, and if not, the circuit to be verified is determined to be defective.

【０００３】入出力端子の不整合等により、既存のテス
トシステムを使用した検証対象回路のテストが直接実行
できない場合には、別途テスト用治具が作成され、この
テスト用治具を使用してテストが実行される。If a test of a circuit to be verified cannot be directly performed using an existing test system due to a mismatch of input / output terminals or the like, a test jig is separately prepared and this test jig is used. The test runs.

【０００４】図１３は従来技術に係るデジタル回路設
計、特にＬＳＩ回路設計の開発過程及び設計された回路
の検証過程を示すフロー図である。電子回路の大規模
化、複雑化に対応する設計手法として、特にＬＳＩ回路
設計を中心に抽象度の高い形態であるハードウエア記述
言語（Ｈardware Ｄescription Ｌanguage、以下、単に
ＨＤＬという。）による設計手法が普及し浸透してい
る。ＨＤＬによる設計手法は、主として抽象度の高いレ
ジスタ転送レベル機能記述データ（以下、単にＲＴＬと
いう。）を論理回路データ（以下、ネットリストとい
う。）に変換する論理合成技術を用いた回路設計に利用
されている。FIG. 13 is a flowchart showing a digital circuit design according to the prior art, particularly a development process of an LSI circuit design and a verification process of the designed circuit. As a design method corresponding to an increase in the scale and complexity of an electronic circuit, a design method using a hardware description language (hereinafter simply referred to as HDL), which is a form having a high degree of abstraction, especially in LSI circuit design, is used. Spread and permeate. The HDL design method is mainly used for circuit design using a logic synthesis technique for converting register transfer level function description data (hereinafter simply referred to as RTL) having a high degree of abstraction into logic circuit data (hereinafter referred to as a netlist). Have been.

【０００５】図１３において、設計された回路の仮想デ
ータ（検証対象データ）１３２をシミュレーションで検
証するには、回路を動作させる入力値データと、回路動
作の結果出力される出力信号値が正しいことを確認する
ための出力期待値データとを用意する必要がある。一般
的に、これらのデータは決められた周期毎の信号値をテ
ーブル形式で定義したパターンとして記述される。しか
しながら、ＨＤＬの機能であるタイミング記述や繰り返
し記述などにより特定のシーケンスを少ない記述量で実
現し、入力値の入力タイミング／出力と期待値の比較タ
イミングを非同期的に自由に設定できる等の利点から、
検証対象回路の周辺回路の動作、機能を記述したＨＤＬ
テストベンチ（ＨＤＬ記述データ）１３１を作成し、こ
のＨＤＬテストベンチ１３１によって能動的に入力値の
印加や仮想回路データ１３２の出力と期待値データの比
較をシミュレートする検証手法を採用するケースが増加
している。In FIG. 13, in order to verify the designed virtual data (data to be verified) 132 of a circuit by simulation, it is necessary that input value data for operating the circuit and an output signal value output as a result of the circuit operation are correct. It is necessary to prepare output expected value data for confirming. Generally, these data are described as a pattern in which signal values for each determined cycle are defined in a table format. However, a specific sequence can be realized with a small amount of description by a timing description or a repetition description, which is a function of the HDL, and an input timing of an input value / comparison of an output value with an expected value can be set asynchronously and freely. ,
HDL describing the operation and function of the peripheral circuit of the circuit to be verified
Increasingly, a test bench (HDL description data) 131 is created, and the HDL test bench 131 employs a verification method that actively simulates application of input values and comparison of output of virtual circuit data 132 with expected value data. doing.

【０００６】[0006]

【発明が解決しようとする課題】上記ＨＤＬテストベン
チ１３１で検証された仮想回路データ１３２に基づき実
回路１４２が製作された後には、この実回路１４２の電
気的特性及び論理的正当性が検証される。ＨＤＬテスト
ベンチ１３１と同様の検証が実行できるテスト環境が必
要とされるが、現状は下記の問題を抱えている。After the real circuit 142 is manufactured based on the virtual circuit data 132 verified by the HDL test bench 131, the electrical characteristics and logical validity of the real circuit 142 are verified. You. A test environment capable of executing the same verification as the HDL test bench 131 is required, but currently has the following problems.

【０００７】代表的な汎用電子回路テストシステムであ
るＩＣＴ／ＬＳＩテスタ１４０は入力値データ及び出力
期待値データの入力により検証対象回路のテストを実施
できる。通常、これらのデータはテーブル形式の入力値
パターン１３４及び出力期待値パターン１３５として、
又テストシステム１４０に内蔵されたＣＰＵ１３９で動
作する検証用プログラム１３６としてテストシステムに
入力される。入力値パターン１３４、出力期待値パター
ン１３５はそれぞれＨＤＬテストベンチ１３１を使用し
たシミュレーション実行時に使用された入力値データ、
出力期待値データに基づきテーブル形式に変換する手段
が必要である。このテーブル形式の入力値パターン１３
４及び出力期待値パターン１３５の作成において、ＨＤ
Ｌテストベンチ１３１が繰り返し記述を多く含む場合に
は生成される入力値パターン１３４及び出力期待値パタ
ーン１３５が長大になる。このため、テストシステム１
４０に付随する入力値データを記憶する入力値メモリ１
３７、出力期待値データを記憶する出力期待値メモリ１
３８がいずれも不足するという問題がある。この問題の
解決には、入力値パターン１３４、出力期待値パターン
１３５のそれぞれを複数に分割し、分割された入力値パ
ターン１３４、分割された出力期待値パターン１３５を
それぞれメモリ１３７及び１３８に逐次ロードし出力期
待値データによる出力期待値の比較を行うＬＳＩテスタ
の使用が考えられる。しかしながら、このＬＳＩテスタ
においては、各パターン１３４、１３５の分割に伴うメ
モリ１３７、１３８へのロード処理の増加というオーバ
ーヘッド、すなわち入力値メモリ１３７に入力値データ
を記憶し出力期待値メモリ１３８に出力期待値データを
記憶する処理全体に要する時間が増大し、回路検証時間
が長くなるという問題がある。The ICT / LSI tester 140, which is a typical general-purpose electronic circuit test system, can execute a test of a circuit to be verified by inputting input value data and output expected value data. Usually, these data are represented as an input value pattern 134 and an output expected value pattern 135 in a table format.
The data is input to the test system as a verification program 136 that operates on the CPU 139 built in the test system 140. The input value pattern 134 and the expected output value pattern 135 are input value data used when a simulation using the HDL test bench 131 is executed,
A means for converting to the table format based on the output expected value data is required. Input value pattern 13 in this table format
4 and output expected value pattern 135,
When the L test bench 131 includes many repetitive descriptions, the generated input value pattern 134 and output expected value pattern 135 become long. Therefore, test system 1
Input value memory 1 for storing input value data associated with 40
37. Output expected value memory 1 for storing output expected value data
38 is insufficient. To solve this problem, each of the input value pattern 134 and the expected output value pattern 135 is divided into a plurality of parts, and the divided input value pattern 134 and the divided expected output value pattern 135 are sequentially loaded into the memories 137 and 138, respectively. Then, use of an LSI tester for comparing the output expected value with the output expected value data may be considered. However, in this LSI tester, the overhead of increasing the load processing to the memories 137 and 138 due to the division of the patterns 134 and 135, that is, the input value data is stored in the input value memory 137 and the output expected value is output to the output expected value memory 138 There is a problem that the time required for the entire process of storing the value data increases and the circuit verification time increases.

【０００８】さらに、前述の検証用プログラム１３６は
ＨＤＬテストベンチ１３１と同様なものを再作成によっ
て作成したものである。ＨＤＬテストベンチ１３１にお
いては非同期的で自由なタイミング設定が可能である。
しかしながら、ＩＣＴ／ＬＳＩテスタ１４０において
は、実回路（検証対象回路）１４２の特定信号（バス信
号等）の変化、周期内の一定相対時刻における入力値の
変化／出力期待値の比較等、タイミング設定が限定され
ているので、ＨＤＬテストベンチ１３１と同等の検証が
必ずしも実施できないという問題がある。この問題を解
決するには、整合性を確保する治具１４１が作成され
る。しかしながら、治具１４１は作成に時間がかかるだ
けでなく、製作コストが必要になるという問題がある。Further, the above-mentioned verification program 136 is created by recreating a program similar to the HDL test bench 131. The HDL test bench 131 allows asynchronous and free timing setting.
However, in the ICT / LSI tester 140, a timing setting such as a change of a specific signal (bus signal or the like) of the real circuit (verification target circuit) 142, a change of an input value at a certain relative time within a cycle, or a comparison of an expected output value is performed. However, there is a problem that verification equivalent to that of the HDL test bench 131 cannot always be performed. To solve this problem, a jig 141 for ensuring consistency is created. However, the jig 141 has a problem that not only takes a long time to make, but also requires a manufacturing cost.

【０００９】本発明は上記課題を解決するためになされ
たものである。従って、本発明は、シミュレーションに
おいて仮想回路データの検証に使用した仮想検証環境す
なわちＨＤＬテストベンチを実回路の検証に転用し、実
回路の検証作業の作業量の低減及び作業時間の短縮を図
るとともに、仮想検証環境と同等の柔軟なタイミング設
定機能を有し、検証に要する記憶媒体容量を低減できる
製造検証環境を実現可能な電子回路テスト用システムの
提供を目的とする。The present invention has been made to solve the above problems. Therefore, the present invention diverts the virtual verification environment, that is, the HDL test bench used for verifying the virtual circuit data in the simulation, to the verification of the real circuit, thereby reducing the amount of work and the time required for the verification work of the real circuit. Another object of the present invention is to provide an electronic circuit test system having a flexible timing setting function equivalent to a virtual verification environment and realizing a manufacturing verification environment capable of reducing the storage medium capacity required for verification.

【００１０】[0010]

【課題を解決するための手段】上記課題を解決するため
に、第１の発明に係る電子回路テスト用システムは、電
気的特性、回路故障の有無、論理的正当性等を測定し又
検査し回路の良、不良を判定する論理回路向け電子回路
テスト用システムにおいて、電子回路をシュミレーショ
ンにより検証するためのＨＤＬテストベンチから論理合
成可能なデータへの変換を行う論理合成可能なデータへ
の変換手段と、前記論理合成可能データヘの変換手段の
処理結果と機能的に等価なネットリストを作成する論理
合成手段と、前記論理合成手段から出力されるネットリ
ストに基づきマッピングデータを作成するテクノロジマ
ッピング手段と、前記テクノロジマッピング手段から出
力されるマッピングデータに基づきＨＤＬテストベンチ
と等価な回路を構築するプログラム可能なデバイスと、
前記プログラム可能なデバイスを動作させる基本タイミ
ング信号を生成する基本タイミング生成手段と、前記プ
ログラム可能なデバイスへのマッピングデータの書き込
み動作、基本タイミング生成手段の基本タイミング信号
の生成動作のそれぞれを制御する制御手段と、前記プロ
グラム可能なデバイスに接続され、検証対象の電子回路
を接続する製造検証対象回路との接続部と、を備えたも
のである。In order to solve the above-mentioned problems, an electronic circuit test system according to a first aspect of the present invention measures and inspects electrical characteristics, presence / absence of a circuit failure, logical validity, and the like. In a system for testing an electronic circuit for a logic circuit for determining whether the circuit is good or bad, means for converting from an HDL test bench for verifying the electronic circuit by simulation to data capable of logic synthesis to logic-synthesizable data Logic synthesis means for creating a netlist functionally equivalent to the processing result of the conversion means into the logic-synthesizable data, and technology mapping means for creating mapping data based on the netlist output from the logic synthesis means A circuit equivalent to an HDL test bench based on mapping data output from the technology mapping means. And programmable devices that,
Basic timing generating means for generating a basic timing signal for operating the programmable device; control for controlling each of an operation of writing mapping data to the programmable device and an operation of generating the basic timing signal by the basic timing generating means Means, and a connection with a circuit to be verified, which is connected to the programmable device and connects the electronic circuit to be verified.

【００１１】第２の発明に係る電子回路テスト用システ
ムは、第１の発明において、前記ＨＤＬテストベンチに
含まれる時間情報及び制御情報を抽出する時間／制御情
報抽出手段と、前記製造検証対象回路に入力値データを
入力する入力タイミングを調整する入力タイミング調整
手段と、前記製造検証回路から出力される出力データの
値をサンプリングするストローブ信号を生成する出力ス
トローブ信号生成手段と、を備えたものである。According to a second aspect of the present invention, in the electronic circuit test system according to the first aspect, time / control information extracting means for extracting time information and control information included in the HDL test bench, and the manufacturing verification target circuit Input timing adjustment means for adjusting input timing for inputting input value data to the input data, and output strobe signal generation means for generating a strobe signal for sampling a value of output data output from the manufacturing verification circuit. is there.

【００１２】第３の発明に係る電子回路テスト用システ
ムは、第２の発明において、入力値データを入力する入
力タイミング、ストローブ信号の出力タイミング、ブレ
ークポイントのいずれかを人手で設定でき又調整を行え
る手動調整インターフェース手段を備えたものである。According to a third aspect of the present invention, in the electronic circuit test system according to the second aspect, any one of an input timing for inputting input value data, an output timing of a strobe signal, and a breakpoint can be manually set and adjusted. It is provided with a manual adjustment interface means that can be performed.

【００１３】第４の発明に係る電子回路テスト用システ
ムは、第３の発明において、前記ＨＤＬテストベンチの
データ内容が製造検証回路に転用可能か否かを判定する
製造検証可能条件の判定手段を備えたものである。According to a fourth aspect of the present invention, in the electronic circuit testing system according to the third aspect, the manufacturing verification possible condition determining means for determining whether the data content of the HDL test bench can be diverted to a manufacturing verification circuit is provided. It is provided.

【００１４】第５の発明に係る電子回路テスト用システ
ムは、第４の発明において、前記製造検証対象回路との
接続部に存在する複数の端子にいずれの信号を割り当て
るかを指定するプローブ割り当て情報指示手段を備えた
ものである。According to a fifth aspect of the present invention, in the electronic circuit test system according to the fourth aspect, probe assignment information for designating which signal is assigned to a plurality of terminals existing at a connection portion with the circuit to be verified. It is provided with instruction means.

【００１５】第６の発明に係る電子回路テスト用システ
ムは、第５の発明において、前記製造検証結果を表示す
る表示手段を備えたものである。An electronic circuit test system according to a sixth aspect of the present invention is the electronic circuit test system according to the fifth aspect, further comprising display means for displaying the manufacturing verification result.

【００１６】[0016]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

実施の形態１．以下、本発明の実施の形態について説明
する。図１は本発明に係る論理回路向け電子回路テスト
用システムの実施の形態１の全体構成を示すブロック図
である。本実施の形態に係る電子回路テスト用システム
は、大きく分けてＨＤＬテストベンチ１からマッピング
データ１１の生成に至る処理を実施する計算機１２、テ
ストシステム本体２１の２つのユニットを備える。Embodiment 1 FIG. Hereinafter, embodiments of the present invention will be described. FIG. 1 is a block diagram showing an overall configuration of a first embodiment of a system for testing an electronic circuit for a logic circuit according to the present invention. The electronic circuit test system according to the present embodiment includes two units, namely, a computer 12 that performs processing from the HDL test bench 1 to the generation of the mapping data 11, and a test system main body 21.

【００１７】前記電子回路テスト用システムにおいて、
まず、計算機１２の構成及び処理内容について説明す
る。ＨＤＬテストベンチ１は製造検証可能条件判定ルー
チン２、論理合成可能なデータへの変換ルーチン３及び
時間／制御情報抽出ルーチン４の３つの処理ルーチンを
包含するＨＤＬ解析プログラム５を備える。ＨＤＬテス
トベンチ１はこのＨＤＬ解析プログラム５によって読み
込まれ、ＨＤＬテストベンチ１の解析が行われる。In the above electronic circuit test system,
First, the configuration and processing contents of the computer 12 will be described. The HDL test bench 1 is provided with an HDL analysis program 5 including three processing routines: a manufacturing verifiable condition determination routine 2, a conversion to logically synthesizable data routine 3, and a time / control information extraction routine 4. The HDL test bench 1 is read by the HDL analysis program 5, and the HDL test bench 1 is analyzed.

【００１８】以下に、ＨＤＬ解析プログラム５の各ルー
チンについて説明する。図２は製造検証可能条件判定ル
ーチン２のフローチャートである。製造検証可能条件判
定ルーチン２はＨＤＬテストベンチ１の記述に含まれる
製造検証可否を判定する。製造検証可否判定ステップ３
２によって製造検証不可能と判定された場合、ステップ
３３により処理中断若しくは強制的な実行継続のいずれ
かが自動的若しくはオペレータとの対話的指示により選
択される。強制的実行継続の場合には代替処理がステッ
プ３４により実施される。製造検証不可能の判定基準及
び強制的に実行継続する場合の例外処理はプログラム内
部あるいは外部ファイルとして存在するルールデータベ
ース３１に保管されている。Hereinafter, each routine of the HDL analysis program 5 will be described. FIG. 2 is a flowchart of the manufacturing verification possible condition determination routine 2. The manufacturing verification possible condition determination routine 2 determines whether or not the manufacturing verification is included in the description of the HDL test bench 1. Manufacturing verification availability determination step 3
If it is determined in step 2 that production verification is not possible, in step 33, either processing interruption or forced execution continuation is selected automatically or by interactive instruction with an operator. In the case of forced execution continuation, an alternative process is performed in step 34. The criterion for the unverifiable manufacturing and the exception processing when the execution is forcibly continued are stored in the rule database 31 existing in the program or as an external file.

【００１９】図３はＨＤＬテストベンチ１において製造
検証不可能なデータ例を示す図である。図３に示すＨＤ
Ｌテストベンチ１には、実回路（素子）において測定不
可能な遅延精度と、実回路の外部端子から観測不可能な
内部信号への参照とを示すデータが含まれる。測定不可
能な遅延精度のデータに対して強制的に処理を継続する
場合には、例えば測定不可能な遅延精度を有する数値を
四捨五入し精度を緩和する丸め処理が行われる。また、
測定不可能な遅延精度のデータに対して強制的に処理を
継続する場合には、当該の測定不可能データに関する記
述内容を削除し後続の処理に渡す処理が行われる。FIG. 3 is a diagram showing an example of data that cannot be manufactured and verified on the HDL test bench 1. HD shown in FIG.
The L test bench 1 includes data indicating delay accuracy that cannot be measured in a real circuit (element) and reference to an internal signal that cannot be observed from an external terminal of the real circuit. When processing is forcibly continued for data with delay accuracy that cannot be measured, for example, a rounding process is performed to round off a numerical value having delay accuracy that cannot be measured to relax the accuracy. Also,
When the process is forcibly continued with the data of the delay accuracy that cannot be measured, the description of the data that cannot be measured is deleted and the process is passed to the subsequent process.

【００２０】ＨＤＬテストベンチ１には、論理合成可能
なＲＴＬ記述とハードウエアの動作を高位の概念で記述
した動作記述とが混在するのが一般的である。動作記述
は、そのままでは論理合成ができずテストシステム本体
２１のプログラム可能なデバイス１３に回路を構築でき
ないので、擬似的にＲＴＬ化を行う。The HDL test bench 1 generally contains both RTL descriptions that can be synthesized and behavioral descriptions in which the operation of hardware is described in a high-level concept. Since the behavioral description cannot be logic-synthesized as it is and a circuit cannot be constructed in the programmable device 13 of the test system main body 21, the RTL is simulated.

【００２１】図４は擬似疑似ＲＴＬ化を行う手法を示す
図である。ＨＤＬテストベンチ１のデータ４１には６５
ナノ秒と２５ナノ秒の２つの相対遅延データが記述され
ている。このデータ４１は波形４４として示される。擬
似ＲＴＬ化は、基準タイミング信号４２を用意し、波形
４４における変化点から遡って最初の基準タイミング信
号４２の有効変化点で同期的に変化する中間信号４３を
生成し、基準タイミング信号４２の有効変化点から波形
４４の変化点の差分に相当する遅延４５及び４６を中間
信号４３に挿入することにより実現される。FIG. 4 is a diagram showing a technique for performing pseudo pseudo RTL. HDL test bench 1 data 41 is 65
Two relative delay data of nanosecond and 25 nanosecond are described. This data 41 is shown as a waveform 44. In the pseudo RTL, the reference timing signal 42 is prepared, an intermediate signal 43 that changes synchronously at the first effective change point of the reference timing signal 42 is generated retroactively from the change point in the waveform 44, and the validity of the reference timing signal 42 is generated. This is realized by inserting delays 45 and 46 corresponding to the difference between the change point and the change point of the waveform 44 into the intermediate signal 43.

【００２２】前記ＲＴＬ化の処理は図１に示す論理合成
可能なデータヘの変換ルーチン３により行われる。論理
合成可能なデータヘの変換ルーチン３においては、擬似
ＲＴＬ化されたデータと、もともとＨＤＬテストベンチ
１に含まれる論理合成可能なＲＴＬとを併合し、ＨＤＬ
テストベンチ１に含まれるテスト終了、ブレークポイン
ト、エラー発生時のメッセージ出力等の制御を制御部１
９に指示するための制御信号を出力する付加回路を備え
る。The above RTL processing is performed by a routine 3 for converting data into logic-synthesizable data shown in FIG. In the conversion routine 3 to the logic-synthesizable data, the pseudo-RTL-converted data and the logic-synthesizable RTL originally included in the HDL test bench 1 are merged, and the HDL
The control unit 1 controls the control of test termination, breakpoints, message output when an error occurs, etc., included in the test bench 1.
9 is provided with an additional circuit for outputting a control signal for instructing the control circuit 9.

【００２３】非同期タイミングの処理は時間／制御情報
抽出ルーチン４により行われ、時間／制御情報抽出ルー
チン４は時間情報７を抽出する。また、ＨＤＬテストベ
ンチ１に含まれる制御情報、及びプローブ割り当て情報
指示手段９から入力される検証対象回路との接続部１５
の端子と検証対象回路との間の結線情報は、前記時間／
制御情報抽出ルーチン４により制御情報６として抽出さ
れる。この制御情報６は制御部１９にメッセージ出力の
制御等、具体的な内容を指示する情報として生成され
る。The asynchronous timing process is performed by a time / control information extraction routine 4, which extracts time information 7. In addition, the control information included in the HDL test bench 1 and the connection unit 15 with the circuit to be verified input from the probe assignment information indicating means 9
The connection information between the terminal and the circuit to be verified is based on the time /
The control information is extracted as control information 6 by the control information extraction routine 4. The control information 6 is generated as information for instructing the control unit 19 on specific contents such as control of message output.

【００２４】前記論理合成可能なデータヘの変換ルーチ
ン３から出力されたＲＴＬデータは論理合成部８及びテ
クノロジマッピング部１０によってプログラム可能なデ
バイス１３に対するマッピングデータ１１に変換され
る。図６はマッピングデータ１１の変換処理を示すフロ
ーチャートである。ＨＤＬテストベンチ１の記述内容に
は検証対象回路の呼び出しを行う構造記述データ５１が
含まれる。図５は構造記述データ５１の一例を示す図で
ある。この構造記述データ５１は、図６に示すように、
論理合成対象外であるために検証対象回路指定ステップ
６１により指定され、ブラックボックスとして扱われ
る。論理合成部８及びテクノロジマッピング部１０には
既知の技術が便用され、この既知の技術によりマッピン
グデータ１１が生成される。すなわち、プログラム可能
なデバイス１３の内部セルの論理、動作速度、ドライブ
強度、負荷容量等のテクノロジ情報６３と、ユーザによ
って与えられる設計制約情報６４とに基づき、所望の回
路を実現するマッピングデータ１１が生成される。この
マッピングデータ１１の生成に際して、プログラム可能
なデバイス１３の端子と検証対象回路との接続部１５の
端子との間は１対１対応で結線されるので、検証対象回
路の端子とプログラム可能なデバイス１３のインタフェ
ース信号がユーザ所望の接続関係となる様に、プローブ
割り当て情報指示手段９によって与えられる検証対象回
路との接続部１５の信号割り当て情報６２をもとにプロ
グラム可能なデバイス１３の入力／出力信号の特定の端
子にデバイス１３の外部インタフェース信号を固定的に
割付ける条件が使用される。The RTL data output from the logic-synthesizable data conversion routine 3 is converted by the logic synthesis unit 8 and the technology mapping unit 10 into mapping data 11 for the programmable device 13. FIG. 6 is a flowchart showing the conversion processing of the mapping data 11. The description content of the HDL test bench 1 includes structure description data 51 for calling a circuit to be verified. FIG. 5 is a diagram showing an example of the structure description data 51. This structure description data 51 is, as shown in FIG.
Since it is out of the logic synthesis target, it is specified in the verification target circuit specification step 61 and is treated as a black box. A known technology is used for the logic synthesis unit 8 and the technology mapping unit 10, and the mapping data 11 is generated by the known technology. That is, based on technology information 63 such as logic, operation speed, drive strength, and load capacity of an internal cell of the programmable device 13 and design constraint information 64 given by a user, mapping data 11 for realizing a desired circuit is generated. Generated. When the mapping data 11 is generated, the terminals of the programmable device 13 and the terminals of the connection section 15 for the circuit to be verified are connected in a one-to-one correspondence, so that the terminals of the circuit to be verified and the devices of the programmable device are connected. The input / output of the device 13 which can be programmed based on the signal allocation information 62 of the connection unit 15 with the circuit to be verified provided by the probe allocation information indicating means 9 so that the interface signals of the interface 13 have a connection relationship desired by the user. A condition is used in which the external interface signal of the device 13 is fixedly assigned to a specific terminal of the signal.

【００２５】次に、前記電子回路テスト用システムのテ
ストシステム本体２１の構成及び動作について説明す
る。基本タイミング生成部１６はプログラム可能なデバ
イス１３、入力タイミング生成部１４、出力ストローブ
信号生成部２０のそれぞれに動作の基準となる複数のタ
イミング信号を供給する。検証対象回路との接続部１５
には電子回路テスト用システムの用途に応じて用意され
る既知の接続手段が使用される。すなわち、既知の接続
手段には、テストプローブ、コネクタ、ＬＳＩソケット
等が使用される。この検証対象回路との接続部１５は端
子のオープン、回路の故障をチェックするための電流又
は電圧を測定する電流／電圧測定回路（図示しない）を
内蔵し、この電流／電圧測定回路は制御部１９に対して
測定結果の情報を供給する。Next, the configuration and operation of the test system main body 21 of the electronic circuit test system will be described. The basic timing generator 16 supplies a plurality of timing signals as a reference for operation to each of the programmable device 13, the input timing generator 14, and the output strobe signal generator 20. Connection part 15 with circuit to be verified
A known connection means prepared according to the use of the electronic circuit test system is used for the system. That is, a test probe, a connector, an LSI socket, or the like is used as the known connection means. The connection section 15 for connection with the circuit to be verified has a built-in current / voltage measurement circuit (not shown) for measuring a current or voltage for checking a terminal open or a circuit failure, and the current / voltage measurement circuit is a control section. The information of the measurement result is supplied to the device 19.

【００２６】図７はプログラム可能なデバイス１３の詳
細なブロック構成図である。プログラム可能なデバイス
１３はマッピングデータ１１が書き込まれることにより
入力値印加部７１、出力期待値比較部７２、制御信号処
理部７３が構築される。入力値印加部７１、出力期待値
比較部７２、制御信号処理部７３のそれぞれは基本タイ
ミング生成部１６から供給される基本タイミング信号を
クロックとして動作する。入力値印加部７１から出力さ
れる入力値データは入力タイミング調整部１４を経由し
て検証対象回路との接続部１５に供給され、この入力値
データは検証対象回路との接続部１５に接続される検査
対象回路に供給される。検査対象回路の出力は検証対象
回路との接続部１５から出力期待値比較部７２に直接供
給される。入力値印加部７１と検証対象回路との接続部
１５との間、出力期待値比較部７２と検証対象回路との
接続部１５との間はいずれも１対１対応において結線さ
れる。また、出力期待値比較部７２には出力ストローブ
信号生成部２０からストローブ信号が供給される。FIG. 7 is a detailed block diagram of the programmable device 13. In the programmable device 13, an input value application unit 71, an expected output value comparison unit 72, and a control signal processing unit 73 are constructed by writing the mapping data 11. Each of the input value application unit 71, the expected output value comparison unit 72, and the control signal processing unit 73 operates using the basic timing signal supplied from the basic timing generation unit 16 as a clock. The input value data output from the input value applying unit 71 is supplied to the connection unit 15 with the circuit to be verified via the input timing adjustment unit 14, and the input value data is connected to the connection unit 15 with the circuit to be verified. Supplied to the circuit under test. The output of the circuit to be inspected is directly supplied to the expected output value comparing section 72 from the connection section 15 with the circuit to be inspected. The connection between the input value application unit 71 and the connection unit 15 with the circuit to be verified and the connection between the expected output value comparison unit 72 and the connection unit 15 with the circuit to be verified are connected in a one-to-one correspondence. The output expected value comparing section 72 is supplied with a strobe signal from the output strobe signal generating section 20.

【００２７】図８は入力タイミング調整部１４のブロッ
ク構成図である。入力タイミング調整部１４は、前述の
図１に示す時間情報７を記憶するメモリ８３、メモリ８
３に記憶された時間情報７の読み出しに必要なアドレス
を生成するアドレス生成部８２及び遅延時間が調整でき
る遅延回路８４を含むサブ回路８１を検証対象回路への
入力信号毎に備える。前記遅延回路８４を動作させるタ
イミング信号はプログラム可能なデバイス１３のタイミ
ング信号より高速に設定され、遅延回路８４はＨＤＬテ
ストベンチ１の遅延精度において動作する。時間情報７
はメモリ８３に書き込まれ、この書き込まれた時間情報
７はアドレス生成部８２により生成されるメモリアドレ
スに従って読み出され、この読み出された時間情報７に
従い遅延回路８４は動的に遅延時間を調整する。入力タ
イミング調整部１４の出力である検証対象回路への各入
力信号に変化があった際に、当該信号のメモリアドレス
が更新される。通常は１ずつ加算されるが、繰り返し文
の末端の処理が完了した時には、繰り返し文の先頭に位
置する時間情報までメモリアドレスを戻す必要があるの
で、時間情報７にはアドレス制御情報８６として報知す
べき戻り先アドレス情報も含まれる。FIG. 8 is a block diagram of the input timing adjustment unit 14. The input timing adjustment unit 14 includes a memory 83 for storing the time information 7 shown in FIG.
A sub-circuit 81 including an address generation unit 82 that generates an address necessary for reading the time information 7 stored in the memory 3 and a delay circuit 84 that can adjust a delay time is provided for each input signal to the circuit to be verified. The timing signal for operating the delay circuit 84 is set faster than the timing signal of the programmable device 13, and the delay circuit 84 operates with the delay accuracy of the HDL test bench 1. Time information 7
Is written into the memory 83, the written time information 7 is read out according to the memory address generated by the address generation unit 82, and the delay circuit 84 dynamically adjusts the delay time according to the read time information 7. I do. When there is a change in each input signal to the circuit to be verified, which is the output of the input timing adjustment unit 14, the memory address of the signal is updated. Normally, it is incremented by one. However, when the processing at the end of the repeated sentence is completed, it is necessary to return the memory address to the time information located at the head of the repeated sentence. Return address information to be returned is also included.

【００２８】図９は出力ストローブ信号生成部２０のブ
ロック構成図である。出力ストローブ信号生成部２０
は、時間情報７を記憶するメモリ９３、メモリ９３に記
憶された時間情報７の読み出しに必要なアドレスを生成
するアドレス生成部９２、遅延時間が調整できる遅延回
路９４及びパルス発生器９５を含むサブ回路９１を検証
対象回路への各出力信号毎に備える。つまり、出力スト
ローブ信号生成部２０は入力タイミング調整部１４のサ
ブ回路８１にパルス発生器９５を付加した構成のサブ回
路９１により構築される。メモリアドレスの制御動作は
入力タイミング調整部１４の制御動作と同様である。メ
モリ９３から読み出された時間情報７を受け、パルス発
生器９５はストローブ信号としてパルスを発生し、この
パルスにより遅延回路９４は所望のタイミングでパルス
波形のストローブ信号を出力する。FIG. 9 is a block diagram of the output strobe signal generator 20. Output strobe signal generator 20
Includes a memory 93 for storing the time information 7, an address generation unit 92 for generating an address necessary for reading the time information 7 stored in the memory 93, a delay circuit 94 capable of adjusting the delay time, and a pulse generator 95. A circuit 91 is provided for each output signal to the circuit to be verified. That is, the output strobe signal generator 20 is constructed by the sub-circuit 91 having a configuration in which the pulse generator 95 is added to the sub-circuit 81 of the input timing adjuster 14. The control operation of the memory address is the same as the control operation of the input timing adjustment unit 14. Upon receiving the time information 7 read from the memory 93, the pulse generator 95 generates a pulse as a strobe signal, and the pulse causes the delay circuit 94 to output a strobe signal having a pulse waveform at a desired timing.

【００２９】図１０はストローブ信号の具体的な波形を
示す図である。図１０において、ＨＤＬテストベンチ１
のデータ１０１は信号ｏｕｔ１の期待値比較を行ってお
り、６５ナノ秒と２５ナノ秒の２つの相対遅延データが
記述されている。この遅延記述データに対するストロー
ブ信号はパルス形状の波形１０４として示される。基準
タイミング信号１０２によりパルス発生器９５を動作さ
せ、波形１０４における変化点から遡って最初の基準タ
イミング信号１０２の有効変化点で同期的に変化する中
間信号１０３を生成し、基準タイミング信号１０２の有
効変化点から波形１０４の変化点の差分に相当する遅延
１０５及び１０６を遅延回路９４により中間信号１０３
に挿入することによりストローブ信号が生成される。FIG. 10 shows a specific waveform of the strobe signal. In FIG. 10, HDL test bench 1
In the data 101, the expected value of the signal out1 is compared, and two relative delay data of 65 nanoseconds and 25 nanoseconds are described. The strobe signal for the delay description data is shown as a pulse-shaped waveform 104. The pulse generator 95 is operated by the reference timing signal 102 to generate an intermediate signal 103 that changes synchronously at the first effective change point of the reference timing signal 102 retroactively from the change point in the waveform 104, and Delays 105 and 106 corresponding to the difference between the change point and the change point of the waveform 104 are added to the intermediate signal 103 by the delay circuit 94.
To generate a strobe signal.

【００３０】プログラム可能なデバイス１３の出力期待
値比較部７２はこのパルス形状のストローブ信号を出力
期待値データとして比較を行い、この比較の結果は制御
信号処理部７３において処理され、この処理結果は制御
部１９に報知される。The output expected value comparing section 72 of the programmable device 13 compares the pulse-shaped strobe signal as output expected value data, and the result of this comparison is processed in the control signal processing section 73. The control unit 19 is notified.

【００３１】前記図１に示す手動調整インタフェース部
１８は、既存テストシステムに存在する電流、電圧等の
調整手段、ＨＤＬテストベンチ１によって与えられた入
力値タイミング情報、出力期待値比較タイミング情報を
信号毎に変更する手段を備える。ここで、ＨＤＬテスト
ベンチ１により与えられるタイミング情報は制御部１９
で処理され、入力タイミング調整部１４及び出力ストロ
ーブ信号生成部２０の動作を調整する。例えば、制御部
１９においては、非同期的に設定されるストローブポイ
ントを既存のＬＳＩテスタと同様に一定のタイミングに
調整して測定する等の操作が実施できる。The manual adjustment interface section 18 shown in FIG. 1 is a means for adjusting current and voltage adjustment means existing in the existing test system, input value timing information provided by the HDL test bench 1, and output expected value comparison timing information. A means for changing each time is provided. Here, the timing information given by the HDL test bench 1 is
To adjust the operations of the input timing adjustment unit 14 and the output strobe signal generation unit 20. For example, the control unit 19 can perform an operation such as adjusting and measuring a strobe point set asynchronously at a fixed timing similarly to the existing LSI tester.

【００３２】制御部１９は前述の図１に示す制御情報６
に基づきテストシステム本体２１の全体を制御する。プ
ログラム可能なデバイス１３に対して、制御部１９はマ
ッピングデータ１１の書き込みを行い、又制御部１９は
制御信号処理部７３の情報受信処理の制御を行う。検証
対象回路との接続部１５に対して、制御部１９は電流情
報、電圧情報の受信処理を行う。入力タイミング調整部
１４及び出力ストローブ信号生成部２０に対して、制御
部１９はテスト開始後においてアドレス生成部８２、９
２のメモリアドレス制御、手動調整インタフェース部１
８の指示に基づいた出力タイミングの調整を行う。The control unit 19 controls the control information 6 shown in FIG.
The whole of the test system main body 21 is controlled based on. The control unit 19 writes the mapping data 11 to the programmable device 13, and the control unit 19 controls the information receiving process of the control signal processing unit 73. The control unit 19 performs a process of receiving current information and voltage information for the connection unit 15 with the circuit to be verified. For the input timing adjustment unit 14 and the output strobe signal generation unit 20, the control unit 19 controls the address generation units 82 and 9 after the start of the test.
2 memory address control, manual adjustment interface 1
8, the output timing is adjusted.

【００３３】前記制御部１９において処理された制御内
容は必要に応じて前述の図１に示す表示部１７に表示さ
れる。表示部１７には、電流情報、電圧情報、手動調整
インタフェース１８において設定されたタイミング設
定、プログラム可能なデバイス１３の制御信号処理部７
３から報知された期待値比較エラー情報、ＨＤＬテスト
ベンチ１に記述される画面表示を指示するステートメン
トの実行結果等の内容が表示される。前記期待値比較エ
ラー情報には、例えば、出力期待値データ、実際の検証
対象回路からの出力データ、この出力データの発生時刻
等の情報が含まれる。The control contents processed by the control unit 19 are displayed on the display unit 17 shown in FIG. The display 17 includes current information, voltage information, timing settings set in the manual adjustment interface 18, and the control signal processor 7 of the programmable device 13.
3 shows the contents such as the expected value comparison error information notified from 3 and the execution result of the statement indicating the screen display described on the HDL test bench 1. The expected value comparison error information includes, for example, information such as output expected value data, output data from an actual circuit to be verified, and the time of occurrence of the output data.

【００３４】前記画面表示を指示するステートメントを
含むＨＤＬテストベンチ１の製造検証用回路化の具体的
内容について説明する。図１１（Ａ）は製造検証用回路
化を説明するためのブロック構成図、図１１（Ｂ）は画
面表示を指示するステートメントを含むＨＤＬテストベ
ンチ１の一例を示す図である。前述の図１に示す計算機
１２の時間／制御情報抽出ルーチン４によりＨＤＬテス
トベンチ１のデータ１０１に記述された時間情報１１１
Ａ、１１１Ｂ及び１１１Ｃは時間情報７として抽出さ
れ、画面表示を指示するステートメントの内容は制御情
報６として抽出される。出力期待値比較動作のデータ１
１２Ａ、１１２Ｂはプログラム可能なデバイス１３内の
出力期待値比較部７２に期待値供給部１１４及び比較器
１１５として実装され、出力ストローブ信号生成部２０
から出力されるストローブ信号発行時に期待値供給部１
１４から逐次出力される出力期待値データと検証対象回
路の出力データとの比較が比較器１１５において実施さ
れる。この比較結果は制御信号処理部７３に出力され
る。制御信号処理部７３は、比較結果が偽であった場
合、ＨＤＬメッセージ出力要求１１６及びメッセージ種
別１１７の２つの制御信号を制御部１９に出力する。制
御部１９は制御情報６を読み込むことによりメッセージ
種別１１７に対する表示内容の対応表を備え、ＨＤＬメ
ッセージ出力要求１１６の発行時に適切なメッセージが
選択される。この選択されたメッセージは表示部１７に
出力され、表示部１７の表示画面には選択されたメッセ
ージが表示される。The specific contents of the circuit for manufacturing verification of the HDL test bench 1 including the statement indicating the screen display will be described. FIG. 11A is a block diagram for explaining circuitization for manufacturing verification, and FIG. 11B is a diagram showing an example of the HDL test bench 1 including a statement for instructing screen display. The time information 111 described in the data 101 of the HDL test bench 1 by the time / control information extraction routine 4 of the computer 12 shown in FIG.
A, 111B and 111C are extracted as time information 7, and the contents of a statement instructing screen display are extracted as control information 6. Output expected value comparison operation data 1
12A and 112B are implemented as an expected value supply unit 114 and a comparator 115 in an expected output value comparison unit 72 in the programmable device 13, and output strobe signal generation unit 20
Expected value supply unit 1 when issuing strobe signal output from
The comparator 115 compares the expected output value data sequentially output from 14 with the output data of the circuit to be verified. The comparison result is output to the control signal processing unit 73. When the comparison result is false, the control signal processing unit 73 outputs two control signals of the HDL message output request 116 and the message type 117 to the control unit 19. The control unit 19 has a correspondence table of display contents for the message type 117 by reading the control information 6, and an appropriate message is selected when the HDL message output request 116 is issued. The selected message is output to the display unit 17, and the display screen of the display unit 17 displays the selected message.

【００３５】実施の形態２．前述の図１に示す電子回路
テスト用システムにおいては、プログラム可能なデバイ
ス１３、入力タイミング調整部１４、出力ストローブ信
号生成部２０は相互に独立化し、プログラム可能なデバ
イス１３の基本タイミングの周期が大きく設定される。
一般にプログラム可能なデバイス１３は動作周波数が低
く、ＨＤＬテストベンチ１において前提とする遅延精度
が満足できないことを考慮した設定である。Embodiment 2 In the system for testing an electronic circuit shown in FIG. 1 described above, the programmable device 13, the input timing adjustment unit 14, and the output strobe signal generation unit 20 are mutually independent, and the period of the basic timing of the programmable device 13 is large. Is set.
Generally, the programmable device 13 has a low operation frequency and is set in consideration of the fact that the delay accuracy assumed in the HDL test bench 1 cannot be satisfied.

【００３６】図１２は本発明に係る電子回路テスト用シ
ステムの実施の形態２において信号波形を示す図であ
る。本実施の形態に係る電子回路テスト用システムは、
遅延精度と等しい周期により動作する基準タイミング信
号１２１がプログラム可能なデバイス１３の基準タイミ
ング信号として使用される。カウンタにより基準タイミ
ング信号１２１の有効エッジが計数され、この計数に基
づき、前述の図４に示す中間信号４３及び図１０に示す
中間信号１０３を生成することなく、所望の入力信号４
４及びストローブ信号１０４が生成できる。この場合、
入力タイミング調整部１４及び出力ストローブ信号生成
部２０はプログラム可能なデバイス１３中に取り込め
る。FIG. 12 is a diagram showing signal waveforms in the second embodiment of the electronic circuit test system according to the present invention. The electronic circuit test system according to the present embodiment includes:
A reference timing signal 121 operating with a period equal to the delay accuracy is used as the reference timing signal of the programmable device 13. The valid edge of the reference timing signal 121 is counted by the counter, and based on the count, the desired input signal 4 is generated without generating the intermediate signal 43 shown in FIG. 4 and the intermediate signal 103 shown in FIG.
4 and the strobe signal 104 can be generated. in this case,
The input timing adjuster 14 and the output strobe signal generator 20 can be incorporated into the programmable device 13.

【００３７】[0037]

【発明の効果】以上説明したように、本発明に係る電子
回路テスト用システムにおいては、ＨＤＬテストベンチ
による仮想の論理回路検証環境が僅かな人手作業により
実環境に流用できる。また、繰り返し記述が多用される
ＨＤＬテストベンチについては、テーブル形式のテスト
パターンをロードする従来のテストシステムに比べて記
憶媒体の容量が削減できる。As described above, in the electronic circuit test system according to the present invention, the virtual logic circuit verification environment using the HDL test bench can be diverted to the real environment with a little manual work. Further, the capacity of the storage medium of the HDL test bench in which the repeated description is frequently used can be reduced as compared with a conventional test system that loads a test pattern in a table format.

【００３８】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、ＨＤＬテストベンチの時間情報及び
制御情報を抽出しＨＤＬテストベンチと同様のテストを
行う機能を備えたので、非同期タイミングにおいて入力
値印加、出力期待値比較が実施でき、ＨＤＬテストベン
チと等価な実環境が実現できる。Further, the electronic circuit test system according to the present invention has a function of extracting time information and control information of the HDL test bench and performing a test similar to that of the HDL test bench. , Output expected value comparison, and an actual environment equivalent to an HDL test bench can be realized.

【００３９】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、手動調整インタフェース部による人
手調整機能により、ＨＤＬテストベンチを変更すること
なく、信号入力タイミング若しくは出力期待値比較タイ
ミングが調整でき、効率的なかつ柔軟なテスト環境が実
現できる。Further, in the electronic circuit test system according to the present invention, the signal input timing or the expected output value comparison timing can be adjusted without changing the HDL test bench by the manual adjustment function by the manual adjustment interface, and the efficiency can be improved. A flexible and flexible test environment can be realized.

【００４０】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、製造検証可能条件の判定により、実
回路において物理的に検証不可能な検証内容を事前に検
出し、それ以降の処理に関する判断をユーザに決定させ
る判定情報が提供できる。Further, in the electronic circuit testing system according to the present invention, by determining the manufacturing verifiable condition, the verification content that cannot be physically verified in the actual circuit is detected in advance, and the determination regarding the subsequent processing is made. Determination information to be determined by the user can be provided.

【００４１】さらに、本発明に係る電子回路テスト用シ
ステムにおいては、検証対象回路との接続端子に任意の
信号を割り当てる機能を備え、コネクタ、ＬＳＩソケッ
ト等の形状が固定された接続手段を通じて自由に検証対
象回路の入力信号、出力信号のそれぞれの接続が実現で
きる。Further, the electronic circuit testing system according to the present invention has a function of assigning an arbitrary signal to a connection terminal with a circuit to be verified, and can be freely connected through a connection means having a fixed shape such as a connector or an LSI socket. Each connection of the input signal and the output signal of the circuit to be verified can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明に係る論理回路向け電子回路テスト用
システムの実施の形態１の全体構成を示すブロック図で
ある。FIG. 1 is a block diagram showing the overall configuration of a first embodiment of an electronic circuit test system for a logic circuit according to the present invention.

【図２】 前記電子回路テスト用システムの製造検証可
能条件判定ルーチンのフローチャートである。FIG. 2 is a flowchart of a manufacturing verifiable condition determination routine of the electronic circuit test system.

【図３】 前記電子回路テスト用システムにおいて製造
検証不可能なＨＤＬテストベンチのデータ例を示す図で
ある。FIG. 3 is a diagram showing an example of data of an HDL test bench which cannot be manufactured and verified in the electronic circuit test system.

【図４】 前記電子回路テスト用システムにおいて擬似
ＲＴＬ化を行う手法を示す図である。FIG. 4 is a diagram showing a technique for performing pseudo RTL in the electronic circuit test system.

【図５】 前記電子回路テスト用システムにおいて構造
記述データのデータを示す図である。FIG. 5 is a diagram showing data of structure description data in the electronic circuit test system.

【図６】 前記電子回路テスト用システムにおいてマッ
ピングデータの変換処理を示すフローチャートである。FIG. 6 is a flowchart showing mapping data conversion processing in the electronic circuit test system.

【図７】 前記電子回路テスト用システムにおいてプロ
グラム可能なデバイスの詳細なブロック構成図である。FIG. 7 is a detailed block diagram of a programmable device in the electronic circuit test system.

【図８】 前記電子回路テスト用システムにおいて入力
タイミング調整部のブロック構成図である。FIG. 8 is a block diagram of an input timing adjustment unit in the electronic circuit test system.

【図９】 前記電子回路テスト用システムにおいて出力
ストローブ信号生成部２０のブロック構成図である。FIG. 9 is a block diagram of an output strobe signal generator 20 in the electronic circuit test system.

【図１０】 前記電子回路テスト用システムにおいてス
トローブ信号の具体的な波形を示す図である。FIG. 10 is a diagram showing a specific waveform of a strobe signal in the electronic circuit test system.

【図１１】（Ａ）は前記電子回路テスト用システムにお
いて製造検証化を説明するためのブロック構成図、
（Ｂ）は画面表示を指示するステートメントを含むＨＤ
Ｌテストベンチの一例を示す図である。FIG. 11A is a block diagram for explaining the manufacturing verification in the electronic circuit test system,
(B) is an HD containing a statement instructing screen display
It is a figure showing an example of an L test bench.

【図１２】 本発明に係る電子回路テスト用システムの
実施の形態２において信号波形を示す図である。FIG. 12 is a diagram showing signal waveforms in an electronic circuit test system according to a second embodiment of the present invention.

【図１３】 従来技術に係る回路設計の開発過程及び設
計された回路の検証過程を示すフロー図である。FIG. 13 is a flowchart showing a process of developing a circuit design and a process of verifying the designed circuit according to the related art.

【符号の説明】[Explanation of symbols]

１ ＨＤＬテストベンチ、２ 製造検証可能条件判定ル
ーチン、３ 論理合成可能なデータへの変換ルーチン、
４ 時間／制御情報抽出ルーチン、５ ＨＤＬ解析プロ
グラム、６ 制御情報、７ 時間情報、８ 論理合成
部、９ プローブ割り当て情報指示手段、１０ テクノ
ロジマッピング部、１１ マッピングデータ、１２ 計
算機、１３ プログラム可能なデバイス、１４ 入力タ
イミング調整部、１５ 検証対象回路との接続部、１６
基本タイミング生成部、１９ 制御部、２０ 出力ス
トローブ信号生成部、２１ テストシステム本体、６３
テクノロジ情報、６４ 設計制約情報、７１ 入力値
印加部、７２ 出力期待値比較部、７３ 制御信号処理
部、８１，９１ サブ回路、８２，９２ アドレス生成
部、８３，９３ メモリ、８４，９４ 遅延回路、９５
パルス発生器、１１４ 期待値供給部、１１５ 比較
器。1 HDL test bench, 2 manufacturing verifiable condition judgment routine, 3 conversion routine to logic synthesizable data,
4 time / control information extraction routine, 5 HDL analysis program, 6 control information, 7 time information, 8 logic synthesis section, 9 probe allocation information indicating means, 10 technology mapping section, 11 mapping data, 12 computer, 13 programmable device , 14 input timing adjustment unit, 15 connection unit with verification target circuit, 16
Basic timing generator, 19 controller, 20 output strobe signal generator, 21 test system main body, 63
Technology information, 64 design constraint information, 71 input value application section, 72 expected output value comparison section, 73 control signal processing section, 81, 91 subcircuit, 82, 92 address generation section, 83, 93 memory, 84, 94 delay circuit , 95
Pulse generator, 114 expected value supply unit, 115 comparator.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 電気的特性、回路故障の有無、論理的正
当性等を測定し又検査し回路の良、不良を判定する論理
回路向け電子回路テスト用システムにおいて、 電子回路をシュミレーションにより検証するためのハー
ドウエア記述言語記述データから論理合成可能なデータ
への変換を行う論理合成可能なデータへの変換手段と、 前記論理合成可能データヘの変換手段の処理結果と機能
的に等価なネットリストを作成する論理合成手段と、 前記論理合成手段から出力されるネットリストに基づき
マッピングデータを作成するテクノロジマッピング手段
と、 前記テクノロジマッピング手段から出力されるマッピン
グデータに基づきハードウエア記述言語記述データと等
価な回路を構築するプログラム可能なデバイスと、 前記プログラム可能なデバイスを動作させる基本タイミ
ング信号を生成する基本タイミング生成手段と、 前記プログラム可能なデバイスへのマッピングデータの
書き込み動作、基本タイミング生成手段の基本タイミン
グ信号の生成動作のそれぞれを制御する制御手段と、 前記プログラム可能なデバイスに接続され、検証対象の
電子回路を接続する製造検証対象回路との接続部と、 を備えたことを特徴とする論理回路向け電子回路テスト
用システム。1. An electronic circuit test system for a logic circuit which measures and inspects electrical characteristics, presence / absence of a circuit failure, logical validity, etc. to judge whether the circuit is good or defective, and verifies the electronic circuit by simulation. Means for converting from hardware description language description data to logic-synthesizable data for conversion to logic-synthesizable data, and a netlist functionally equivalent to the processing result of the conversion means for the logic-synthesizable data. Logic synthesis means for creating; technology mapping means for creating mapping data based on the netlist output from the logic synthesis means; and hardware description language equivalent data based on the mapping data output from the technology mapping means. A programmable device for constructing a circuit, and the programmable device Basic timing generating means for generating a basic timing signal for operating the source device, control means for controlling each of an operation of writing mapping data to the programmable device, and an operation of generating a basic timing signal of the basic timing generating means, And a connection to a circuit to be verified, which is connected to the programmable device and connects the electronic circuit to be verified. 【請求項２】 前記ハードウエア記述言語記述データに
含まれる時間情報及び制御情報を抽出する時間／制御情
報抽出手段と、 前記製造検証対象回路に入力値データを入力する入力タ
イミングを調整する入力タイミング調整手段と、 前記製造検証回路から出力される出力データの値をサン
プリングする為のストローブ信号を生成する出力ストロ
ーブ信号生成手段と、 を備えたことを特徴とする請求項１に記載の論理回路向
け電子回路テスト用システム。2. A time / control information extracting means for extracting time information and control information included in the hardware description language description data, and an input timing for adjusting an input timing for inputting input value data to the manufacturing verification target circuit. 2. The logic circuit according to claim 1, further comprising: an adjustment unit; and an output strobe signal generation unit that generates a strobe signal for sampling a value of output data output from the manufacturing verification circuit. 3. Electronic circuit testing system. 【請求項３】 前記入力値データを入力する入力タイミ
ング、ストローブ信号の出力タイミング、ブレークポイ
ントのいずれかを人手で設定でき又調整を行える手動調
整インターフェース手段を備えたことを特徴とする請求
項２に記載の論理回路向け電子回路テスト用システム。3. The apparatus according to claim 2, further comprising a manual adjustment interface means for manually setting and adjusting any of an input timing for inputting the input value data, an output timing of a strobe signal, and a breakpoint. 4. The electronic circuit test system for a logic circuit according to claim 1. 【請求項４】 前記ハードウエア記述言語記述データの
データ内容が製造検証回路に転用可能か否かを判定する
製造検証可能条件の判定手段を備えたことを特徴とする
請求項３に記載の論理回路向け電子回路テスト用システ
ム。4. The logic according to claim 3, further comprising: means for determining a manufacturing verification possible condition for determining whether or not the data content of the hardware description language description data can be diverted to a manufacturing verification circuit. Electronic circuit test system for circuits. 【請求項５】 前記製造検証対象回路との接続部に存在
する複数の端子にいずれの信号を割り当てるかを指定す
るプローブ割り当て情報指示手段を備えたことを特徴と
する請求項４に記載の論理回路向け電子回路テスト用シ
ステム。5. The logic according to claim 4, further comprising probe assignment information designating means for designating which signal is to be assigned to a plurality of terminals present at a connection with the circuit to be verified. Electronic circuit test system for circuits. 【請求項６】 前記製造検証結果を表示する表示手段を
備えたことを特徴とする請求項５に記載の論理回路向け
電子回路テスト用システム。6. The system for testing an electronic circuit for a logic circuit according to claim 5, further comprising display means for displaying the result of the manufacturing verification.