JPH10254828A - Data transfer system - Google Patents
Data transfer systemInfo
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- JPH10254828A JPH10254828A JP9052094A JP5209497A JPH10254828A JP H10254828 A JPH10254828 A JP H10254828A JP 9052094 A JP9052094 A JP 9052094A JP 5209497 A JP5209497 A JP 5209497A JP H10254828 A JPH10254828 A JP H10254828A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、例えば、TV会議
システムに使用されるデータ転送方式に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer system used in, for example, a TV conference system.
【0002】[0002]
【従来の技術】図9は、例えば特開平5ー28106号
公報に示されたデータ処理装置間のシリアルデータ転送
方式である。図において、71はデータ処理を行うマイ
クロプロセッサ、91は外部バスのクロック信号、92
はデータ送信・受信回路、93は両方のデータ送信・受
信回路92を接続するデータバス、94はマイクロプロ
セッサ71とデータ送信・受信回路92を接続する内部
バスである。装置Aの送信・受信回路92から外部回路
への送信クロック91は、マイクロプロセッサ71と送
信回路間の内部クロック信号を用い、また送信用FIF
Oメモリのデータ転送用には別途内部クロックの1/N
周期の送受信クロック95を設けている。2. Description of the Related Art FIG. 9 shows a serial data transfer method between data processing devices disclosed in, for example, JP-A-5-28106. In the figure, 71 is a microprocessor for performing data processing, 91 is a clock signal of an external bus, 92
Is a data transmission / reception circuit, 93 is a data bus connecting both data transmission / reception circuits 92, and 94 is an internal bus connecting the microprocessor 71 and the data transmission / reception circuit 92. The transmission clock 91 from the transmission / reception circuit 92 of the device A to the external circuit uses an internal clock signal between the microprocessor 71 and the transmission circuit.
For data transfer of O memory, 1 / N of internal clock
A periodic transmission / reception clock 95 is provided.
【0003】次に動作を説明する。装置Aを送信装置、
装置Bを受信装置とする場合、装置Aのプロセッサ71
は内部クロックに同期して送信・受信回路92の送信用
FIFOメモリにデータを書き込む。送信・受信回路9
2では、送信用に内部クロックと同周期の送信クロック
91と、FIFOメモリデータの読み出し用に1/N周
期の送信クロック95を装置Bに送る。装置Bでは送信
クロック95に同期して受信用FIFOメモリにデータ
を受信し、受信クロック91(装置Aの送信クロックに
等しい)に同期してプロセッサ71がFIFOメモリか
らデータを読み出す。Next, the operation will be described. A device A as a transmitting device,
When the device B is a receiving device, the processor 71 of the device A
Writes data in the transmission FIFO memory of the transmission / reception circuit 92 in synchronization with the internal clock. Transmit / receive circuit 9
In step 2, a transmission clock 91 having the same cycle as the internal clock for transmission and a transmission clock 95 having a 1 / N cycle for reading FIFO memory data are sent to the device B. In the device B, the data is received in the receiving FIFO memory in synchronization with the transmission clock 95, and the processor 71 reads out the data from the FIFO memory in synchronization with the reception clock 91 (equivalent to the transmission clock of the device A).
【0004】[0004]
【発明が解決しようとする課題】上記のような従来のデ
ータ処理装置間のデータ転送方式においては、送受信間
で転送時の同期をとるために、データ信号とは別に同期
用クロック信号を送っていた。クロック信号は外部バス
を構成する信号の中で最も高周波であり、外部バス上で
の波形ひずみや放射ノイズが増大する点でクロック信号
の高周波化、即ちデータ転送速度の向上には限界があっ
た。In the conventional data transfer method between the data processing apparatuses as described above, a synchronization clock signal is sent separately from the data signal in order to synchronize the transfer between the transmission and reception. Was. The clock signal has the highest frequency among the signals constituting the external bus, and there is a limit in increasing the frequency of the clock signal, that is, improving the data transfer speed, in that the waveform distortion and radiation noise on the external bus increase. .
【0005】本発明は上記のような問題点を解消するた
めになされたもので、送受信装置間のクロック信号を廃
止し、クロックフェーズ合わせ用の信号を設けることに
より、送受信各装置が独自に持つクロックのずれの許容
範囲を外れないように制御し、データ転送路上に高周波
のクロックを接続せずに装置間の同期転送を実現し、転
送速度と信頼性の向上を図るようにしたものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and eliminates the clock signal between the transmitting and receiving devices and provides a signal for adjusting the clock phase, so that each transmitting and receiving device has its own. Control is performed so as not to deviate from the allowable range of the clock shift, and synchronous transfer between the devices is realized without connecting a high-frequency clock on the data transfer path, thereby improving transfer speed and reliability. .
【0006】[0006]
【課題を解決するための手段】この発明に係るデータ転
送方式は、送信装置と受信装置間のデータ転送路にデー
タ信号とクロックのフェーズ合わせ信号を送ることによ
り、データ転送路にクロック信号を送らないようにした
ものである。According to the data transfer method of the present invention, a clock signal is sent to a data transfer path by sending a phase matching signal of a data signal and a clock to a data transfer path between a transmitter and a receiver. It is not to be.
【0007】また、送信装置にはクロックフェーズ合わ
せ信号の生成手段を、受信装置には上記クロックフェー
ズ合わせ信号を受けてフェーズが調整された内部クロッ
ク信号を生成するクロック生成手段を備えたものであ
る。[0007] Further, the transmitting apparatus is provided with a clock phase matching signal generating means, and the receiving apparatus is provided with clock generating means for receiving the clock phase matching signal and generating a phase-adjusted internal clock signal. .
【0008】また、送信装置と受信装置間のデータ転送
路に画像データ信号とクロックフェーズ合わせ信号を送
るようにしたものである。[0008] Further, an image data signal and a clock phase matching signal are sent to a data transfer path between a transmitting device and a receiving device.
【0009】また、送信装置と受信装置間のデータ転送
路に音声データ信号とクロックフェーズ合わせ信号を送
るようにしたものである。[0009] Further, an audio data signal and a clock phase matching signal are sent to a data transfer path between a transmitting device and a receiving device.
【0010】また、2つの装置において、各装置が1ま
たは2以上の送信装置と受信装置を持ち、上記装置の双
方向への画像データまたは(及び)音声データの転送を
可能にしたものである。[0010] Further, in the two devices, each device has one or more transmitting devices and receiving devices, and enables the bidirectional transfer of image data and / or audio data between the devices. .
【0011】また、送信装置にはマイクロプロセッサか
らの信号を送信バッファを通してデータ転送路に送り、
また、受信装置にはデータ転送路から受信バッファを通
して受信データをマイクロプロセッサに受けるようにし
たものである。[0011] Further, the transmission device sends a signal from the microprocessor to a data transfer path through a transmission buffer.
Further, the receiving device receives the received data from the data transfer path through the receiving buffer to the microprocessor.
【0012】また、2つの装置において、各装置にマイ
クロプロセッサに接続された送受信バッファと、クロッ
クフェーズ合わせ信号生成部と、上記送受信バッファ及
びフェーズ合わせ信号生成部と接続された送受信切替手
段を備え、上記両送受信切替装置間をデータ転送路で結
び、双方向データ転送を可能にしたものである。Each of the two devices includes a transmission / reception buffer connected to a microprocessor, a clock phase matching signal generation unit, and transmission / reception switching means connected to the transmission / reception buffer and the phase matching signal generation unit. The two transmission / reception switching devices are connected by a data transfer path to enable bidirectional data transfer.
【0013】[0013]
実施の形態1.図1は本発明の実施の形態1に係るデー
タ転送方式を示す図である。送信装置から受信装置への
データ転送において、送信装置1はデータを転送するデ
ータ送信装置、受信装置2はデータを受信するデータ受
信装置である。3はデータ送信装置1とデータ受信装置
2を接続するデータ転送路、5はデータ転送路3で送ら
れるデータバス、4はフェーズ合わせ信号波形である。Embodiment 1 FIG. FIG. 1 is a diagram showing a data transfer method according to Embodiment 1 of the present invention. In the data transfer from the transmitting device to the receiving device, the transmitting device 1 is a data transmitting device for transferring data, and the receiving device 2 is a data receiving device for receiving data. Reference numeral 3 denotes a data transfer path connecting the data transmitting apparatus 1 and the data receiving apparatus 2, reference numeral 5 denotes a data bus transmitted by the data transfer path 3, and reference numeral 4 denotes a phase matching signal waveform.
【0014】次に動作について説明する。送信装置1が
受信装置2にデータ転送を実施する場合、送信側である
送信装置1は内部で生成するフェーズ合わせ信号4に同
期させて転送路3のデータバス5にデータを載せる。受
信側である受信装置2では、フェーズ合わせ信号4に同
期させてデータバス5上のデータを取り込み処理を実施
する。この場合、データ転送路3上のフェーズ合わせ信
号4の周波数は送信側である送信装置1の転送データ長
(データ1、データ2、・・・データN)による。この
ようにすることにより、データ転送路3上に高周波のク
ロックを送ることなく、装置1、2間の高速データ転送
を実現できる。Next, the operation will be described. When the transmitting device 1 transfers data to the receiving device 2, the transmitting device 1 on the transmitting side puts data on the data bus 5 of the transfer path 3 in synchronization with the internally generated phase matching signal 4. The receiving device 2 on the receiving side fetches data on the data bus 5 in synchronization with the phase matching signal 4 and performs a process. In this case, the frequency of the phase matching signal 4 on the data transfer path 3 depends on the transfer data length (data 1, data 2,... Data N) of the transmitting device 1 on the transmitting side. By doing so, high-speed data transfer between the devices 1 and 2 can be realized without sending a high-frequency clock on the data transfer path 3.
【0015】実施の形態2.図2は、本発明におけるデ
ータ転送方式のうち、送信側のフェーズ合わせ信号生成
と受信側のフェーズ調整の実施の形態を示す図である。
1の送信装置Aにおいて、21はデータ送信部、22は
装置A内部クロック、23はクロック生成回路、24は
フェーズ合わせ信号生成部である。2の受信装置Bにお
いて、27はデータ受信部、28は装置B内部クロッ
ク、29はクロック生成部である。送信装置Aと受信装
置Bの間はデータバス25、フェーズ合わせ信号26で
接続される。Embodiment 2 FIG. 2 is a diagram showing an embodiment of generation of a phase matching signal on the transmission side and phase adjustment on the reception side in the data transfer method according to the present invention.
In one transmission device A, 21 is a data transmission unit, 22 is an internal clock of the device A, 23 is a clock generation circuit, and 24 is a phase matching signal generation unit. In the second receiving device B, 27 is a data receiving unit, 28 is an internal clock of the device B, and 29 is a clock generating unit. The transmission device A and the reception device B are connected by a data bus 25 and a phase matching signal 26.
【0016】次に動作について説明する。1の送信装置
Aにおいて、クロック生成回路23で生成される装置A
内部クロック22に同期してデータ送信部21にて転送
データをデータバス25に転送する。フェーズ合わせ信
号生成部24では装置A内部クロック22からフェーズ
合わせ信号26を生成し、装置A内部クロック22に対
して予め決められたタイミングで送信装置Aから受信装
置Bに送信する。2の受信装置Bでは、受信したフェー
ズ合わせ信号26に対して、予め決められたタイミング
にて受信装置B内部クロック28を生成するクロック生
成部29を設けておき、データ受信部27では受信装置
B内部クロック28に同期させてデータバス25上のデ
ータを取り込むことにより、送信装置Aと受信装置Bの
間では決まったタイミングに従いデータの同期転送が実
現できる。Next, the operation will be described. In one transmission device A, the device A generated by the clock generation circuit 23
The transfer data is transferred to the data bus 25 by the data transmission unit 21 in synchronization with the internal clock 22. The phase matching signal generation unit 24 generates a phase matching signal 26 from the internal clock 22 of the device A, and transmits it from the transmitting device A to the receiving device B at a predetermined timing with respect to the internal clock 22 of the device A. In the receiving device B of No. 2, a clock generation unit 29 for generating the internal clock 28 of the receiving device B at a predetermined timing with respect to the received phase matching signal 26 is provided. By taking in the data on the data bus 25 in synchronization with the internal clock 28, synchronous transmission of data can be realized between the transmitting device A and the receiving device B according to a predetermined timing.
【0017】実施の形態3.図3は本発明における画像
データ転送方式の一例を示す図である。なお、実施の形
態2(図2)と同一または相当する部分には同一符号を
付して説明を省略する。図において、31は送信装置
A、32は受信装置B、33は画像データ取得部、35
はグラフィック画面生成部、34は画像データ合成部、
36は画像データ表示部、37は動画データバスであ
る。Embodiment 3 FIG. 3 is a diagram showing an example of the image data transfer method according to the present invention. Note that the same or corresponding portions as those in Embodiment 2 (FIG. 2) are denoted by the same reference numerals and description thereof is omitted. In the figure, 31 is a transmitting device A, 32 is a receiving device B, 33 is an image data acquisition unit, 35
Is a graphic screen generator, 34 is an image data synthesizer,
36 is an image data display unit, and 37 is a moving image data bus.
【0018】次に動作を説明する。画像データ取得部3
3で取り込まれた画像データは、31の装置A内部クロ
ック22に同期してデータ送信部21から動画データバ
ス37に転送される。また、フェーズ合わせ信号生成部
24では、内部クロックに対して予め決められたタイミ
ングにてフェーズ合わせ信号26を送信する。Next, the operation will be described. Image data acquisition unit 3
The image data captured in 3 is transferred from the data transmission unit 21 to the moving image data bus 37 in synchronization with the 31 device A internal clock 22. The phase matching signal generator 24 transmits the phase matching signal 26 at a predetermined timing with respect to the internal clock.
【0019】一方、32の受信装置Bでは、受信したフ
ェーズ合わせ信号26に対して、クロック生成部29で
予め決められたタイミングにて装置B内部クロック28
を生成し、データ受信部27では装置B内部クロック2
8に同期して画像データバス37上の画像データを取り
込む。また、グラフィック画面生成部35で用意した画
面データと前記動画データをデータ合成部34で合成
し、データ表示部36にて画像データとして表示する。
このようにして、送信装置Aと送信装置Bの間で決まっ
たタイミングに従い、クロック信号を使用しない動画デ
ータの高速転送が実施でき、受信装置Bにて表示する動
画データのコマ数を増加させることができる。On the other hand, the 32 receiving apparatus B responds to the received phase matching signal 26 at a timing predetermined by the clock generating section 29 at the internal clock 28 of the apparatus B.
Is generated, and the data receiving unit 27 outputs the internal clock 2 of the device B.
8, the image data on the image data bus 37 is taken in. Further, the screen data prepared by the graphic screen generating unit 35 and the moving image data are combined by the data combining unit 34 and displayed on the data display unit 36 as image data.
In this way, high-speed transfer of moving image data without using a clock signal can be performed according to the determined timing between the transmitting device A and the transmitting device B, and the number of frames of moving image data displayed on the receiving device B can be increased. Can be.
【0020】実施の形態4.図4は本発明における音声
データ転送方式の一例を示す図である。なお、実施の形
態2(図2)と同一または相当する部分には同一符号を
付して説明を省略する。41は送信装置C、42は受信
装置Dである。送信装置Cにおいて、43は音声データ
取得部、44は装置C内部クロックである。受信装置D
において、45は音声データ出力部、46は装置D内部
クロック、47は音声データバスである。Embodiment 4 FIG. 4 is a diagram showing an example of the audio data transfer system according to the present invention. Note that the same or corresponding portions as those in Embodiment 2 (FIG. 2) are denoted by the same reference numerals and description thereof is omitted. 41 is a transmitting device C, and 42 is a receiving device D. In the transmission device C, reference numeral 43 denotes an audio data acquisition unit, and reference numeral 44 denotes a device C internal clock. Receiver D
In the figure, 45 is an audio data output unit, 46 is an internal clock of the device D, and 47 is an audio data bus.
【0021】基本動作については実施の形態3に同等で
ある。これにより、送信装置Cと受信装置Dの間で決ま
ったタイミングに従い、音声データの高速転送を実施で
き、受信装置Dにて出力する音声データの音質を向上さ
せることができる。The basic operation is equivalent to the third embodiment. Accordingly, high-speed transfer of audio data can be performed in accordance with the timing determined between the transmission device C and the reception device D, and the sound quality of the audio data output by the reception device D can be improved.
【0022】実施の形態5.図5は本発明における双方
向の画像データ転送方式の一例を示す図である。実施の
形態3(図3)と同一または相当する部分には同一符号
を付して説明を省略する。装置1は53の送信装置A1
および54の受信装置B1、装置2は55の受信装置B
2および56の送信装置A2から構成される。57は送
信装置A1と受信装置B2を接続する動画データバス
(1)、58は送信装置A1が受信装置B2に送信する
フェーズ合わせ信号(1)、59は送信装置A2と受信
装置B1を接続する動画データバス(2)、60は送信
装置A2が受信装置B1に送信するフェーズ合わせ信号
(2)である。Embodiment 5 FIG. 5 is a diagram showing an example of a bidirectional image data transfer method according to the present invention. Portions that are the same as or correspond to those in Embodiment 3 (FIG. 3) are assigned the same reference numerals, and descriptions thereof are omitted. The device 1 has 53 transmitting devices A1
And 54 receiving devices B1 and 2 are 55 receiving devices B
2 and 56 transmitting devices A2. 57 is a moving image data bus (1) connecting the transmitting device A1 and the receiving device B2, 58 is a phase matching signal (1) transmitted by the transmitting device A1 to the receiving device B2, 59 is connecting the transmitting device A2 and the receiving device B1. The moving image data bus (2), 60 is a phase matching signal (2) transmitted from the transmitting device A2 to the receiving device B1.
【0023】送信装置A1と受信装置B2、および送信
装置A2と受信装置B1におけるデータ転送の基本動作
については実施の形態3と同等である。これにより双方
向の動画データ転送方式が実現できる。The basic operation of data transfer between the transmitting device A1 and the receiving device B2 and between the transmitting device A2 and the receiving device B1 are the same as those in the third embodiment. Thus, a bidirectional moving image data transfer method can be realized.
【0024】実施の形態6.図6は双方向の画像データ
および音声データ転送方式の一例を示す図である。実施
の形態5(図5)と同一または相当する部分には同一符
号を付して説明を省略する。装置1の61の送信装置C
1と装置2の62の受信装置D2は、65の音声データ
バス(1)と66のクロックフェーズ合わせ信号(1
2)で接続され、装置1の63の受信装置D1と装置2
の64の送信装置C2は67の音声データバス(2)と
68のクロックフェーズ合わせ信号(22)で接続され
る。Embodiment 6 FIG. FIG. 6 is a diagram showing an example of a bidirectional image data and audio data transfer system. Portions that are the same as or correspond to those in Embodiment 5 (FIG. 5) are assigned the same reference numerals, and descriptions thereof are omitted. 61 transmitting devices C of device 1
1 and device 2, 62 receiving devices D2, 65 audio data bus (1) and 66 clock phase adjustment signal (1
2), the 63 receiving devices D1 of device 1 and device 2
The 64 transmitting devices C2 are connected to 67 audio data buses (2) and 68 clock phase matching signals (22).
【0025】装置1の送信装置A1と装置2の受信装置
B2、および装置2の送信装置A2と装置1の受信装置
B1における動画データ転送の基本動作については実施
の形態3と同等である。また、装置1の送信装置C1と
装置2の受信装置D2、および装置2の送信装置C2と
装置1の受信装置D1における音声データ転送の基本動
作については実施の形態4と同等である。これにより双
方向の動画データ伝送および音声データ転送方式を実現
できる。The basic operation of moving image data transfer in the transmitting device A1 of the device 1 and the receiving device B2 of the device 2 and the transmitting device A2 of the device 2 and the receiving device B1 of the device 1 are the same as those in the third embodiment. The basic operation of voice data transfer in the transmitting device C1 of the device 1 and the receiving device D2 of the device 2 and the transmitting device C2 of the device 2 and the receiving device D1 of the device 1 are the same as those in the fourth embodiment. As a result, a bidirectional video data transmission and audio data transfer system can be realized.
【0026】実施の形態7.図7は本発明におけるマイ
クロプロセッサ間でのデータ転送方式の一例を示す図で
ある。実施の形態2(図2)と同一または相当する部分
には同一符号を付して説明を省略する。送信装置Aにお
いて、71はマイクロプロセッサ、72は送信バッフ
ァ、73は装置A内部バスである。受信装置Bにおい
て、71はマイクロプロセッサ、74は受信バッファ、
75は装置Bの内部バスである。Embodiment 7 FIG. 7 is a diagram showing an example of a data transfer method between microprocessors according to the present invention. Portions that are the same as or correspond to those in Embodiment 2 (FIG. 2) are assigned the same reference numerals, and descriptions thereof are omitted. In the transmission device A, 71 is a microprocessor, 72 is a transmission buffer, and 73 is an internal bus of the device A. In the receiving device B, 71 is a microprocessor, 74 is a receiving buffer,
75 is an internal bus of the device B.
【0027】次に動作を説明する。送信装置Aのマイク
ロプロセッサ71は装置Bにデータ転送を実施する場
合、送信バッファ72に用意した転送データを内部クロ
ック22に同期し、データバス25に転送する。クロッ
クフェーズ合わせ信号生成部24は、装置A内部クロッ
ク22に対して予め決められたタイミングで受信装置B
に対しクロックフェーズ合わせ信号26を送信する。一
方、受信装置Bにおいては、クロックフェーズ合わせ信
号を受信したクロック生成部29が、クロックフェーズ
合わせ信号に対して決められたタイミングで装置B内部
クロック28を生成し、装置Bのプロセッサ71はその
装置B内部クロック28に同期して受信バッファ74に
保持されたデータを読み出す。これにより装置間にクロ
ック信号を接続せずに、マイクロプロセッサ間で高速の
データ転送を実現できる。Next, the operation will be described. When transferring data to the device B, the microprocessor 71 of the transmitting device A transfers the transfer data prepared in the transmission buffer 72 to the data bus 25 in synchronization with the internal clock 22. The clock phase matching signal generating unit 24 receives the signal from the receiving device B at a predetermined timing with respect to the device A internal clock 22.
, A clock phase matching signal 26 is transmitted. On the other hand, in the receiving device B, the clock generating unit 29 that has received the clock phase matching signal generates the device B internal clock 28 at the timing determined for the clock phase matching signal, and the processor 71 of the device B The data held in the reception buffer 74 is read out in synchronization with the B internal clock 28. Thus, high-speed data transfer between microprocessors can be realized without connecting a clock signal between devices.
【0028】実施の形態8.図8はマイクロプロセッサ
間での双方向のデータ転送方式における送受信フェーズ
切替え回路の構成の一例を示す図である。実施の形態7
(図7)と同一または相当する部分には同一符号を付し
て説明を省略する。81の装置Aおよび82の装置Bに
おいて、83は送受信バッファ、84は送受信切替部、
85は双方向のデータバス、86は双方向のクロックフ
ェーズ合わせ信号である。Embodiment 8 FIG. 8 is a diagram showing an example of a configuration of a transmission / reception phase switching circuit in a bidirectional data transfer method between microprocessors. Embodiment 7
Parts that are the same as or correspond to those in FIG. 7 are given the same reference numerals, and descriptions thereof are omitted. In the device A 81 and the device B 82, 83 is a transmission / reception buffer, 84 is a transmission / reception switching unit,
85 is a bidirectional data bus, and 86 is a bidirectional clock phase adjustment signal.
【0029】次に動作を説明する。基本動作については
実施の形態7と同等である。また、図において、装置A
と装置Bは同等の動作を行う。装置Aが送信フェーズに
なった場合は、装置Aにおいて、フェーズ合わせ信号生
成部24で生成されたクロックフェーズ合わせ信号86
を送受信切替部84から装置Bに送信し、また装置A内
部クロック22に同期して送受信バッファ83のデータ
を装置Bへ送信する。装置Bでは、送受信切替部84が
クロックフェーズ合わせ信号86を受信することによ
り、クロック生成部29にてクロックフェーズ合わせ信
号に対して決められたタイミングにて装置B内部クロッ
ク28を生成する。装置Bのマイクロプロセッサ71は
装置Bの内部クロック28に同期し、送受信バッファ8
3に保持されたデータを読み出す。装置Aはデータ送信
が終了した時点で送受信切替部84でフェーズを受信フ
ェーズに戻し、クロックフェーズ合わせ信号86の送信
を止める。Next, the operation will be described. The basic operation is the same as in the seventh embodiment. In the figure, the device A
And the device B perform the same operation. When the device A enters the transmission phase, the clock phase matching signal 86 generated by the phase matching signal
Is transmitted from the transmission / reception switching unit 84 to the device B, and the data in the transmission / reception buffer 83 is transmitted to the device B in synchronization with the internal clock 22 of the device A. In the device B, when the transmission / reception switching unit 84 receives the clock phase matching signal 86, the clock generating unit 29 generates the device B internal clock 28 at the timing determined for the clock phase matching signal. The microprocessor 71 of the device B synchronizes with the internal clock 28 of the device B,
3 is read out. In the device A, when the data transmission is completed, the transmission / reception switching unit 84 returns the phase to the reception phase, and stops the transmission of the clock phase matching signal 86.
【0030】装置Aは通常受信フェーズであり、送受信
切替部84ではクロックフェーズ合わせ信号を相手側の
装置Bに送信せず、受信待ち状想である。送受信切替部
84では、クロックフェーズ信号を装置Bから受信した
時点で、クロック生成部29が内部クロックを予め決め
られた受信フェーズ時のタイミングに調整し、送受信バ
ッファ83に保持されたデータを読み出す。これにより
装置間にクロック信号を接続せずに、双方向の高速デー
タ転送を実現できる。The device A is in the normal reception phase, and the transmission / reception switching unit 84 does not transmit the clock phase matching signal to the device B on the other side, and is in a reception waiting state. In the transmission / reception switching unit 84, when the clock phase signal is received from the device B, the clock generation unit 29 adjusts the internal clock to the timing of the predetermined reception phase, and reads the data held in the transmission / reception buffer 83. Thereby, bidirectional high-speed data transfer can be realized without connecting a clock signal between devices.
【0031】[0031]
【発明の効果】以上のように、本発明によれば、送信装
置と受信装置との間の高周波のクロック信号を廃止し、
クロックフェーズ合わせ信号を設けることにより、送受
信装置間の同期データ転送を実現でき、また両装置内に
持つクロック信号あるいは両装置間のクロックフェーズ
合わせ信号の周波数を高くすることにより、装置間のデ
ータ転送速度を増すことができる。As described above, according to the present invention, the high frequency clock signal between the transmitting device and the receiving device is eliminated,
By providing a clock phase matching signal, synchronous data transfer between the transmitting and receiving devices can be realized, and by increasing the frequency of the clock signal held in both devices or the clock phase matching signal between the two devices, data transfer between the devices can be realized. Speed can be increased.
【0032】また、外部バスに高周波のクロック信号を
接続する必要がないため、外部バスにおける波形ひずみ
や放射ノイズの増大を軽減でき、データ転送時の信頼性
の向上を図れる利点がある。Further, since it is not necessary to connect a high-frequency clock signal to the external bus, it is possible to reduce an increase in waveform distortion and radiation noise in the external bus, and there is an advantage that reliability during data transfer can be improved.
【図1】 この発明の実施の形態1に係るデータ転送方
式を示す図である。FIG. 1 is a diagram showing a data transfer method according to a first embodiment of the present invention.
【図2】 この発明の実施の形態2に係るデータ転送方
式を示す図である。FIG. 2 is a diagram showing a data transfer method according to a second embodiment of the present invention.
【図3】 この発明の実施の形態3に係る画像データ転
送方式を示す図である。FIG. 3 is a diagram showing an image data transfer method according to a third embodiment of the present invention.
【図4】 この発明の実施の形態4に係る音声データ転
送方式を示す図である。FIG. 4 is a diagram showing an audio data transfer system according to a fourth embodiment of the present invention.
【図5】 この発明の実施の形態5に係る双方向の画像
データ転送方式を示す図である。FIG. 5 is a diagram showing a bidirectional image data transfer method according to a fifth embodiment of the present invention.
【図6】 この発明の実施の形態6に係る双方向の画像
データおよび音声データ転送方式を示す図である。FIG. 6 is a diagram showing a bidirectional image data and audio data transfer method according to a sixth embodiment of the present invention.
【図7】 この発明の実施の形態7に係るマイクロプロ
セッサ間でのデータ転送方式を示す図である。FIG. 7 is a diagram showing a data transfer method between microprocessors according to a seventh embodiment of the present invention.
【図8】 この発明の実施の形態8に係るマイクロプロ
セッサ間での双方向のデータ転送方式を示す図である。FIG. 8 is a diagram showing a bidirectional data transfer method between microprocessors according to an eighth embodiment of the present invention.
【図9】 従来のデータ転送方式を示す図である。FIG. 9 is a diagram showing a conventional data transfer method.
【符号の説明】 1、 送信装置、2、 受信装置、3 データ伝送路、
4 フェーズ合わせ信号、5 データバス、21 デー
タ送信部、23 クロック生成回路、24 フェーズ合
わせ信号生成部、25 データバス、26 フェーズ合
わせ信号、27 データ受信部、29 クロック生成
部、31 送信装置、32 受信装置、33 画像デー
タ取得部、34 データ合成部、35 グラフィック画
面生成部、36 データ表示部、37 動画データバ
ス、41 送信装置、42 受信装置、43 音声デー
タ取得部、45 データ出力部、47 音声データバ
ス、51、52 送信・受信装置、54、55 受信装
置、53、56 送信装置、57、59 動画データバ
ス、58、60 クロックフェーズ合わせ信号、61
送信装置、62、63 受信装置、64 送信装置、6
5 音声データバス、66 クロックフェーズ合わせ信
号、67 音声データバス、68 クロックフェーズ合
わせ信号、71 プロセッサ、72 送信バッファ、7
3 内部バス、74 受信バッファ、75 内部バス、
81、82 送信・受信装置、83 送受信バッファ、
84 送受信切替部、85 データバス、86 クロッ
クフェーズ合わせ信号。[Description of Signs] 1, transmission device, 2, reception device, 3 data transmission path,
4 phase adjustment signal, 5 data bus, 21 data transmission unit, 23 clock generation circuit, 24 phase adjustment signal generation unit, 25 data bus, 26 phase adjustment signal, 27 data reception unit, 29 clock generation unit, 31 transmission device, 32 Receiving device, 33 image data acquiring unit, 34 data synthesizing unit, 35 graphic screen generating unit, 36 data displaying unit, 37 moving image data bus, 41 transmitting device, 42 receiving device, 43 audio data acquiring unit, 45 data output unit, 47 Audio data bus, 51, 52 transmitting / receiving device, 54, 55 receiving device, 53, 56 transmitting device, 57, 59 video data bus, 58, 60 clock phase matching signal, 61
Transmitting device, 62, 63 receiving device, 64 transmitting device, 6
5 audio data bus, 66 clock phase adjustment signal, 67 audio data bus, 68 clock phase adjustment signal, 71 processor, 72 transmission buffer, 7
3 internal bus, 74 receive buffer, 75 internal bus,
81, 82 transmission / reception device, 83 transmission / reception buffer,
84 transmission / reception switching unit, 85 data bus, 86 clock phase adjustment signal.
Claims (7)
式において、送信装置と受信装置間のデータ転送路にデ
ータ信号とクロックのフェーズ合わせ信号を送ることに
より、データ転送路にクロック信号を送らないようにし
たことを特徴とするデータ転送方式。In a data transfer method between a transmitting apparatus and a receiving apparatus, a clock signal is transmitted to a data transmitting path by transmitting a data signal and a clock phase matching signal to a data transmitting path between the transmitting apparatus and the receiving apparatus. A data transfer method characterized in that it is not provided.
号の生成手段を、また、受信装置には上記クロックフェ
ーズ合わせ信号を受けてフェーズが調整された内部クロ
ック信号を生成するクロック生成手段を備えたことを特
徴とする請求項1記載のデータ転送方式。2. The transmitting device includes a clock phase matching signal generating unit, and the receiving device includes clock generating unit that receives the clock phase matching signal and generates a phase-adjusted internal clock signal. The data transfer method according to claim 1, wherein:
画像データ信号とクロックフェーズ合わせ信号を送るよ
うにしたことを特徴とする請求項1または請求項2記載
のデータ転送方式。3. The data transfer method according to claim 1, wherein an image data signal and a clock phase matching signal are sent to a data transfer path between the transmitting device and the receiving device.
音声データ信号とクロックフェーズ合わせ信号を送るよ
うにしたことを特徴とする請求項1または請求項2記載
のデータ転送方式。4. The data transfer method according to claim 1, wherein an audio data signal and a clock phase matching signal are sent to a data transfer path between the transmitting device and the receiving device.
2以上の送信装置と受信装置を持ち、上記装置の双方向
への画像データまたは(及び)音声データの転送を可能
にしたことを特徴とする請求項3または請求項4記載の
データ転送方式。5. The apparatus according to claim 2, wherein each of the two devices has one or more transmitting devices and one or more receiving devices, and the device can transfer image data and / or audio data in both directions. The data transfer method according to claim 3 or 4, wherein
信号を送信バッファを通してデータ転送路に送り、ま
た、受信装置にはデータ転送路から受信バッファを通し
て受信データをマイクロプロセッサに受けるようにした
ことを特徴とする請求項1記載のデータ転送方式。6. A transmitting apparatus sends a signal from a microprocessor to a data transfer path through a transmission buffer, and a receiving apparatus receives received data from the data transfer path to the microprocessor through a reception buffer. The data transfer method according to claim 1, wherein
プロセッサに接続された送受信バッファと、クロックフ
ェーズ合わせ信号生成部と、上記送受信バッファ及びフ
ェーズ合わせ信号生成部と接続された送受信切替手段を
備え、上記両送受信切替装置間をデータ転送路で結び、
双方向データ転送を可能にしたことを特徴とする請求項
1記載のデータ転送方式。7. The two devices each include a transmission / reception buffer connected to a microprocessor, a clock / phase matching signal generation unit, and transmission / reception switching means connected to the transmission / reception buffer and the phase matching signal generation unit. The above two transmission / reception switching devices are connected by a data transfer path,
2. The data transfer method according to claim 1, wherein bidirectional data transfer is enabled.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9052094A JPH10254828A (en) | 1997-03-06 | 1997-03-06 | Data transfer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP9052094A JPH10254828A (en) | 1997-03-06 | 1997-03-06 | Data transfer system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10254828A true JPH10254828A (en) | 1998-09-25 |
Family
ID=12905261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP9052094A Pending JPH10254828A (en) | 1997-03-06 | 1997-03-06 | Data transfer system |
Country Status (1)
Country | Link |
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JP (1) | JPH10254828A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006256174A (en) * | 2005-03-18 | 2006-09-28 | Ricoh Co Ltd | Image forming apparatus |
JP2008035194A (en) * | 2006-07-28 | 2008-02-14 | Sony Corp | Transmitter, receiver, transmission system, and transmission method |
-
1997
- 1997-03-06 JP JP9052094A patent/JPH10254828A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006256174A (en) * | 2005-03-18 | 2006-09-28 | Ricoh Co Ltd | Image forming apparatus |
JP4518395B2 (en) * | 2005-03-18 | 2010-08-04 | 株式会社リコー | Image forming apparatus |
JP2008035194A (en) * | 2006-07-28 | 2008-02-14 | Sony Corp | Transmitter, receiver, transmission system, and transmission method |
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