JPH10254828A - Data transfer system - Google Patents
Data transfer systemInfo
- Publication number
- JPH10254828A JPH10254828A JP9052094A JP5209497A JPH10254828A JP H10254828 A JPH10254828 A JP H10254828A JP 9052094 A JP9052094 A JP 9052094A JP 5209497 A JP5209497 A JP 5209497A JP H10254828 A JPH10254828 A JP H10254828A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data transfer
- clock
- transmission
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、ＴＶ会議
システムに使用されるデータ転送方式に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transfer system used in, for example, a TV conference system.
【０００２】[0002]
【従来の技術】図９は、例えば特開平５ー２８１０６号
公報に示されたデータ処理装置間のシリアルデータ転送
方式である。図において、７１はデータ処理を行うマイ
クロプロセッサ、９１は外部バスのクロック信号、９２
はデータ送信・受信回路、９３は両方のデータ送信・受
信回路９２を接続するデータバス、９４はマイクロプロ
セッサ７１とデータ送信・受信回路９２を接続する内部
バスである。装置Ａの送信・受信回路９２から外部回路
への送信クロック９１は、マイクロプロセッサ７１と送
信回路間の内部クロック信号を用い、また送信用ＦＩＦ
Ｏメモリのデータ転送用には別途内部クロックの１／Ｎ
周期の送受信クロック９５を設けている。2. Description of the Related Art FIG. 9 shows a serial data transfer method between data processing devices disclosed in, for example, JP-A-5-28106. In the figure, 71 is a microprocessor for performing data processing, 91 is a clock signal of an external bus, 92
Is a data transmission / reception circuit, 93 is a data bus connecting both data transmission / reception circuits 92, and 94 is an internal bus connecting the microprocessor 71 and the data transmission / reception circuit 92. The transmission clock 91 from the transmission / reception circuit 92 of the device A to the external circuit uses an internal clock signal between the microprocessor 71 and the transmission circuit.
For data transfer of O memory, 1 / N of internal clock
A periodic transmission / reception clock 95 is provided.
【０００３】次に動作を説明する。装置Ａを送信装置、
装置Ｂを受信装置とする場合、装置Ａのプロセッサ７１
は内部クロックに同期して送信・受信回路９２の送信用
ＦＩＦＯメモリにデータを書き込む。送信・受信回路９
２では、送信用に内部クロックと同周期の送信クロック
９１と、ＦＩＦＯメモリデータの読み出し用に１／Ｎ周
期の送信クロック９５を装置Ｂに送る。装置Ｂでは送信
クロック９５に同期して受信用ＦＩＦＯメモリにデータ
を受信し、受信クロック９１（装置Ａの送信クロックに
等しい）に同期してプロセッサ７１がＦＩＦＯメモリか
らデータを読み出す。Next, the operation will be described. A device A as a transmitting device,
When the device B is a receiving device, the processor 71 of the device A
Writes data in the transmission FIFO memory of the transmission / reception circuit 92 in synchronization with the internal clock. Transmit / receive circuit 9
In step 2, a transmission clock 91 having the same cycle as the internal clock for transmission and a transmission clock 95 having a 1 / N cycle for reading FIFO memory data are sent to the device B. In the device B, the data is received in the receiving FIFO memory in synchronization with the transmission clock 95, and the processor 71 reads out the data from the FIFO memory in synchronization with the reception clock 91 (equivalent to the transmission clock of the device A).
【０００４】[0004]
【発明が解決しようとする課題】上記のような従来のデ
ータ処理装置間のデータ転送方式においては、送受信間
で転送時の同期をとるために、データ信号とは別に同期
用クロック信号を送っていた。クロック信号は外部バス
を構成する信号の中で最も高周波であり、外部バス上で
の波形ひずみや放射ノイズが増大する点でクロック信号
の高周波化、即ちデータ転送速度の向上には限界があっ
た。In the conventional data transfer method between the data processing apparatuses as described above, a synchronization clock signal is sent separately from the data signal in order to synchronize the transfer between the transmission and reception. Was. The clock signal has the highest frequency among the signals constituting the external bus, and there is a limit in increasing the frequency of the clock signal, that is, improving the data transfer speed, in that the waveform distortion and radiation noise on the external bus increase. .
【０００５】本発明は上記のような問題点を解消するた
めになされたもので、送受信装置間のクロック信号を廃
止し、クロックフェーズ合わせ用の信号を設けることに
より、送受信各装置が独自に持つクロックのずれの許容
範囲を外れないように制御し、データ転送路上に高周波
のクロックを接続せずに装置間の同期転送を実現し、転
送速度と信頼性の向上を図るようにしたものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and eliminates the clock signal between the transmitting and receiving devices and provides a signal for adjusting the clock phase, so that each transmitting and receiving device has its own. Control is performed so as not to deviate from the allowable range of the clock shift, and synchronous transfer between the devices is realized without connecting a high-frequency clock on the data transfer path, thereby improving transfer speed and reliability. .
【０００６】[0006]
【課題を解決するための手段】この発明に係るデータ転
送方式は、送信装置と受信装置間のデータ転送路にデー
タ信号とクロックのフェーズ合わせ信号を送ることによ
り、データ転送路にクロック信号を送らないようにした
ものである。According to the data transfer method of the present invention, a clock signal is sent to a data transfer path by sending a phase matching signal of a data signal and a clock to a data transfer path between a transmitter and a receiver. It is not to be.
【０００７】また、送信装置にはクロックフェーズ合わ
せ信号の生成手段を、受信装置には上記クロックフェー
ズ合わせ信号を受けてフェーズが調整された内部クロッ
ク信号を生成するクロック生成手段を備えたものであ
る。[0007] Further, the transmitting apparatus is provided with a clock phase matching signal generating means, and the receiving apparatus is provided with clock generating means for receiving the clock phase matching signal and generating a phase-adjusted internal clock signal. .
【０００８】また、送信装置と受信装置間のデータ転送
路に画像データ信号とクロックフェーズ合わせ信号を送
るようにしたものである。[0008] Further, an image data signal and a clock phase matching signal are sent to a data transfer path between a transmitting device and a receiving device.
【０００９】また、送信装置と受信装置間のデータ転送
路に音声データ信号とクロックフェーズ合わせ信号を送
るようにしたものである。[0009] Further, an audio data signal and a clock phase matching signal are sent to a data transfer path between a transmitting device and a receiving device.
【００１０】また、２つの装置において、各装置が１ま
たは２以上の送信装置と受信装置を持ち、上記装置の双
方向への画像データまたは（及び）音声データの転送を
可能にしたものである。[0010] Further, in the two devices, each device has one or more transmitting devices and receiving devices, and enables the bidirectional transfer of image data and / or audio data between the devices. .
【００１１】また、送信装置にはマイクロプロセッサか
らの信号を送信バッファを通してデータ転送路に送り、
また、受信装置にはデータ転送路から受信バッファを通
して受信データをマイクロプロセッサに受けるようにし
たものである。[0011] Further, the transmission device sends a signal from the microprocessor to a data transfer path through a transmission buffer.
Further, the receiving device receives the received data from the data transfer path through the receiving buffer to the microprocessor.
【００１２】また、２つの装置において、各装置にマイ
クロプロセッサに接続された送受信バッファと、クロッ
クフェーズ合わせ信号生成部と、上記送受信バッファ及
びフェーズ合わせ信号生成部と接続された送受信切替手
段を備え、上記両送受信切替装置間をデータ転送路で結
び、双方向データ転送を可能にしたものである。Each of the two devices includes a transmission / reception buffer connected to a microprocessor, a clock phase matching signal generation unit, and transmission / reception switching means connected to the transmission / reception buffer and the phase matching signal generation unit. The two transmission / reception switching devices are connected by a data transfer path to enable bidirectional data transfer.
【００１３】[0013]
実施の形態１．図１は本発明の実施の形態１に係るデー
タ転送方式を示す図である。送信装置から受信装置への
データ転送において、送信装置１はデータを転送するデ
ータ送信装置、受信装置２はデータを受信するデータ受
信装置である。３はデータ送信装置１とデータ受信装置
２を接続するデータ転送路、５はデータ転送路３で送ら
れるデータバス、４はフェーズ合わせ信号波形である。Embodiment 1 FIG. FIG. 1 is a diagram showing a data transfer method according to Embodiment 1 of the present invention. In the data transfer from the transmitting device to the receiving device, the transmitting device 1 is a data transmitting device for transferring data, and the receiving device 2 is a data receiving device for receiving data. Reference numeral 3 denotes a data transfer path connecting the data transmitting apparatus 1 and the data receiving apparatus 2, reference numeral 5 denotes a data bus transmitted by the data transfer path 3, and reference numeral 4 denotes a phase matching signal waveform.
【００１４】次に動作について説明する。送信装置１が
受信装置２にデータ転送を実施する場合、送信側である
送信装置１は内部で生成するフェーズ合わせ信号４に同
期させて転送路３のデータバス５にデータを載せる。受
信側である受信装置２では、フェーズ合わせ信号４に同
期させてデータバス５上のデータを取り込み処理を実施
する。この場合、データ転送路３上のフェーズ合わせ信
号４の周波数は送信側である送信装置１の転送データ長
（データ１、データ２、・・・データＮ）による。この
ようにすることにより、データ転送路３上に高周波のク
ロックを送ることなく、装置１、２間の高速データ転送
を実現できる。Next, the operation will be described. When the transmitting device 1 transfers data to the receiving device 2, the transmitting device 1 on the transmitting side puts data on the data bus 5 of the transfer path 3 in synchronization with the internally generated phase matching signal 4. The receiving device 2 on the receiving side fetches data on the data bus 5 in synchronization with the phase matching signal 4 and performs a process. In this case, the frequency of the phase matching signal 4 on the data transfer path 3 depends on the transfer data length (data 1, data 2,... Data N) of the transmitting device 1 on the transmitting side. By doing so, high-speed data transfer between the devices 1 and 2 can be realized without sending a high-frequency clock on the data transfer path 3.
【００１５】実施の形態２．図２は、本発明におけるデ
ータ転送方式のうち、送信側のフェーズ合わせ信号生成
と受信側のフェーズ調整の実施の形態を示す図である。
１の送信装置Ａにおいて、２１はデータ送信部、２２は
装置Ａ内部クロック、２３はクロック生成回路、２４は
フェーズ合わせ信号生成部である。２の受信装置Ｂにお
いて、２７はデータ受信部、２８は装置Ｂ内部クロッ
ク、２９はクロック生成部である。送信装置Ａと受信装
置Ｂの間はデータバス２５、フェーズ合わせ信号２６で
接続される。Embodiment 2 FIG. 2 is a diagram showing an embodiment of generation of a phase matching signal on the transmission side and phase adjustment on the reception side in the data transfer method according to the present invention.
In one transmission device A, 21 is a data transmission unit, 22 is an internal clock of the device A, 23 is a clock generation circuit, and 24 is a phase matching signal generation unit. In the second receiving device B, 27 is a data receiving unit, 28 is an internal clock of the device B, and 29 is a clock generating unit. The transmission device A and the reception device B are connected by a data bus 25 and a phase matching signal 26.
【００１６】次に動作について説明する。１の送信装置
Ａにおいて、クロック生成回路２３で生成される装置Ａ
内部クロック２２に同期してデータ送信部２１にて転送
データをデータバス２５に転送する。フェーズ合わせ信
号生成部２４では装置Ａ内部クロック２２からフェーズ
合わせ信号２６を生成し、装置Ａ内部クロック２２に対
して予め決められたタイミングで送信装置Ａから受信装
置Ｂに送信する。２の受信装置Ｂでは、受信したフェー
ズ合わせ信号２６に対して、予め決められたタイミング
にて受信装置Ｂ内部クロック２８を生成するクロック生
成部２９を設けておき、データ受信部２７では受信装置
Ｂ内部クロック２８に同期させてデータバス２５上のデ
ータを取り込むことにより、送信装置Ａと受信装置Ｂの
間では決まったタイミングに従いデータの同期転送が実
現できる。Next, the operation will be described. In one transmission device A, the device A generated by the clock generation circuit 23
The transfer data is transferred to the data bus 25 by the data transmission unit 21 in synchronization with the internal clock 22. The phase matching signal generation unit 24 generates a phase matching signal 26 from the internal clock 22 of the device A, and transmits it from the transmitting device A to the receiving device B at a predetermined timing with respect to the internal clock 22 of the device A. In the receiving device B of No. 2, a clock generation unit 29 for generating the internal clock 28 of the receiving device B at a predetermined timing with respect to the received phase matching signal 26 is provided. By taking in the data on the data bus 25 in synchronization with the internal clock 28, synchronous transmission of data can be realized between the transmitting device A and the receiving device B according to a predetermined timing.
【００１７】実施の形態３．図３は本発明における画像
データ転送方式の一例を示す図である。なお、実施の形
態２（図２）と同一または相当する部分には同一符号を
付して説明を省略する。図において、３１は送信装置
Ａ、３２は受信装置Ｂ、３３は画像データ取得部、３５
はグラフィック画面生成部、３４は画像データ合成部、
３６は画像データ表示部、３７は動画データバスであ
る。Embodiment 3 FIG. 3 is a diagram showing an example of the image data transfer method according to the present invention. Note that the same or corresponding portions as those in Embodiment 2 (FIG. 2) are denoted by the same reference numerals and description thereof is omitted. In the figure, 31 is a transmitting device A, 32 is a receiving device B, 33 is an image data acquisition unit, 35
Is a graphic screen generator, 34 is an image data synthesizer,
36 is an image data display unit, and 37 is a moving image data bus.
【００１８】次に動作を説明する。画像データ取得部３
３で取り込まれた画像データは、３１の装置Ａ内部クロ
ック２２に同期してデータ送信部２１から動画データバ
ス３７に転送される。また、フェーズ合わせ信号生成部
２４では、内部クロックに対して予め決められたタイミ
ングにてフェーズ合わせ信号２６を送信する。Next, the operation will be described. Image data acquisition unit 3
The image data captured in 3 is transferred from the data transmission unit 21 to the moving image data bus 37 in synchronization with the 31 device A internal clock 22. The phase matching signal generator 24 transmits the phase matching signal 26 at a predetermined timing with respect to the internal clock.
【００１９】一方、３２の受信装置Ｂでは、受信したフ
ェーズ合わせ信号２６に対して、クロック生成部２９で
予め決められたタイミングにて装置Ｂ内部クロック２８
を生成し、データ受信部２７では装置Ｂ内部クロック２
８に同期して画像データバス３７上の画像データを取り
込む。また、グラフィック画面生成部３５で用意した画
面データと前記動画データをデータ合成部３４で合成
し、データ表示部３６にて画像データとして表示する。
このようにして、送信装置Ａと送信装置Ｂの間で決まっ
たタイミングに従い、クロック信号を使用しない動画デ
ータの高速転送が実施でき、受信装置Ｂにて表示する動
画データのコマ数を増加させることができる。On the other hand, the 32 receiving apparatus B responds to the received phase matching signal 26 at a timing predetermined by the clock generating section 29 at the internal clock 28 of the apparatus B.
Is generated, and the data receiving unit 27 outputs the internal clock 2 of the device B.
8, the image data on the image data bus 37 is taken in. Further, the screen data prepared by the graphic screen generating unit 35 and the moving image data are combined by the data combining unit 34 and displayed on the data display unit 36 as image data.
In this way, high-speed transfer of moving image data without using a clock signal can be performed according to the determined timing between the transmitting device A and the transmitting device B, and the number of frames of moving image data displayed on the receiving device B can be increased. Can be.
【００２０】実施の形態４．図４は本発明における音声
データ転送方式の一例を示す図である。なお、実施の形
態２（図２）と同一または相当する部分には同一符号を
付して説明を省略する。４１は送信装置Ｃ、４２は受信
装置Ｄである。送信装置Ｃにおいて、４３は音声データ
取得部、４４は装置Ｃ内部クロックである。受信装置Ｄ
において、４５は音声データ出力部、４６は装置Ｄ内部
クロック、４７は音声データバスである。Embodiment 4 FIG. 4 is a diagram showing an example of the audio data transfer system according to the present invention. Note that the same or corresponding portions as those in Embodiment 2 (FIG. 2) are denoted by the same reference numerals and description thereof is omitted. 41 is a transmitting device C, and 42 is a receiving device D. In the transmission device C, reference numeral 43 denotes an audio data acquisition unit, and reference numeral 44 denotes a device C internal clock. Receiver D
In the figure, 45 is an audio data output unit, 46 is an internal clock of the device D, and 47 is an audio data bus.
【００２１】基本動作については実施の形態３に同等で
ある。これにより、送信装置Ｃと受信装置Ｄの間で決ま
ったタイミングに従い、音声データの高速転送を実施で
き、受信装置Ｄにて出力する音声データの音質を向上さ
せることができる。The basic operation is equivalent to the third embodiment. Accordingly, high-speed transfer of audio data can be performed in accordance with the timing determined between the transmission device C and the reception device D, and the sound quality of the audio data output by the reception device D can be improved.
【００２２】実施の形態５．図５は本発明における双方
向の画像データ転送方式の一例を示す図である。実施の
形態３（図３）と同一または相当する部分には同一符号
を付して説明を省略する。装置１は５３の送信装置Ａ１
および５４の受信装置Ｂ１、装置２は５５の受信装置Ｂ
２および５６の送信装置Ａ２から構成される。５７は送
信装置Ａ１と受信装置Ｂ２を接続する動画データバス
（１）、５８は送信装置Ａ１が受信装置Ｂ２に送信する
フェーズ合わせ信号（１）、５９は送信装置Ａ２と受信
装置Ｂ１を接続する動画データバス（２）、６０は送信
装置Ａ２が受信装置Ｂ１に送信するフェーズ合わせ信号
（２）である。Embodiment 5 FIG. 5 is a diagram showing an example of a bidirectional image data transfer method according to the present invention. Portions that are the same as or correspond to those in Embodiment 3 (FIG. 3) are assigned the same reference numerals, and descriptions thereof are omitted. The device 1 has 53 transmitting devices A1
And 54 receiving devices B1 and 2 are 55 receiving devices B
2 and 56 transmitting devices A2. 57 is a moving image data bus (1) connecting the transmitting device A1 and the receiving device B2, 58 is a phase matching signal (1) transmitted by the transmitting device A1 to the receiving device B2, 59 is connecting the transmitting device A2 and the receiving device B1. The moving image data bus (2), 60 is a phase matching signal (2) transmitted from the transmitting device A2 to the receiving device B1.
【００２３】送信装置Ａ１と受信装置Ｂ２、および送信
装置Ａ２と受信装置Ｂ１におけるデータ転送の基本動作
については実施の形態３と同等である。これにより双方
向の動画データ転送方式が実現できる。The basic operation of data transfer between the transmitting device A1 and the receiving device B2 and between the transmitting device A2 and the receiving device B1 are the same as those in the third embodiment. Thus, a bidirectional moving image data transfer method can be realized.
【００２４】実施の形態６．図６は双方向の画像データ
および音声データ転送方式の一例を示す図である。実施
の形態５（図５）と同一または相当する部分には同一符
号を付して説明を省略する。装置１の６１の送信装置Ｃ
１と装置２の６２の受信装置Ｄ２は、６５の音声データ
バス（１）と６６のクロックフェーズ合わせ信号（１
２）で接続され、装置１の６３の受信装置Ｄ１と装置２
の６４の送信装置Ｃ２は６７の音声データバス（２）と
６８のクロックフェーズ合わせ信号（２２）で接続され
る。Embodiment 6 FIG. FIG. 6 is a diagram showing an example of a bidirectional image data and audio data transfer system. Portions that are the same as or correspond to those in Embodiment 5 (FIG. 5) are assigned the same reference numerals, and descriptions thereof are omitted. 61 transmitting devices C of device 1
1 and device 2, 62 receiving devices D2, 65 audio data bus (1) and 66 clock phase adjustment signal (1
2), the 63 receiving devices D1 of device 1 and device 2
The 64 transmitting devices C2 are connected to 67 audio data buses (2) and 68 clock phase matching signals (22).
【００２５】装置１の送信装置Ａ１と装置２の受信装置
Ｂ２、および装置２の送信装置Ａ２と装置１の受信装置
Ｂ１における動画データ転送の基本動作については実施
の形態３と同等である。また、装置１の送信装置Ｃ１と
装置２の受信装置Ｄ２、および装置２の送信装置Ｃ２と
装置１の受信装置Ｄ１における音声データ転送の基本動
作については実施の形態４と同等である。これにより双
方向の動画データ伝送および音声データ転送方式を実現
できる。The basic operation of moving image data transfer in the transmitting device A1 of the device 1 and the receiving device B2 of the device 2 and the transmitting device A2 of the device 2 and the receiving device B1 of the device 1 are the same as those in the third embodiment. The basic operation of voice data transfer in the transmitting device C1 of the device 1 and the receiving device D2 of the device 2 and the transmitting device C2 of the device 2 and the receiving device D1 of the device 1 are the same as those in the fourth embodiment. As a result, a bidirectional video data transmission and audio data transfer system can be realized.
【００２６】実施の形態７．図７は本発明におけるマイ
クロプロセッサ間でのデータ転送方式の一例を示す図で
ある。実施の形態２（図２）と同一または相当する部分
には同一符号を付して説明を省略する。送信装置Ａにお
いて、７１はマイクロプロセッサ、７２は送信バッフ
ァ、７３は装置Ａ内部バスである。受信装置Ｂにおい
て、７１はマイクロプロセッサ、７４は受信バッファ、
７５は装置Ｂの内部バスである。Embodiment 7 FIG. 7 is a diagram showing an example of a data transfer method between microprocessors according to the present invention. Portions that are the same as or correspond to those in Embodiment 2 (FIG. 2) are assigned the same reference numerals, and descriptions thereof are omitted. In the transmission device A, 71 is a microprocessor, 72 is a transmission buffer, and 73 is an internal bus of the device A. In the receiving device B, 71 is a microprocessor, 74 is a receiving buffer,
75 is an internal bus of the device B.
【００２７】次に動作を説明する。送信装置Ａのマイク
ロプロセッサ７１は装置Ｂにデータ転送を実施する場
合、送信バッファ７２に用意した転送データを内部クロ
ック２２に同期し、データバス２５に転送する。クロッ
クフェーズ合わせ信号生成部２４は、装置Ａ内部クロッ
ク２２に対して予め決められたタイミングで受信装置Ｂ
に対しクロックフェーズ合わせ信号２６を送信する。一
方、受信装置Ｂにおいては、クロックフェーズ合わせ信
号を受信したクロック生成部２９が、クロックフェーズ
合わせ信号に対して決められたタイミングで装置Ｂ内部
クロック２８を生成し、装置Ｂのプロセッサ７１はその
装置Ｂ内部クロック２８に同期して受信バッファ７４に
保持されたデータを読み出す。これにより装置間にクロ
ック信号を接続せずに、マイクロプロセッサ間で高速の
データ転送を実現できる。Next, the operation will be described. When transferring data to the device B, the microprocessor 71 of the transmitting device A transfers the transfer data prepared in the transmission buffer 72 to the data bus 25 in synchronization with the internal clock 22. The clock phase matching signal generating unit 24 receives the signal from the receiving device B at a predetermined timing with respect to the device A internal clock 22.
, A clock phase matching signal 26 is transmitted. On the other hand, in the receiving device B, the clock generating unit 29 that has received the clock phase matching signal generates the device B internal clock 28 at the timing determined for the clock phase matching signal, and the processor 71 of the device B The data held in the reception buffer 74 is read out in synchronization with the B internal clock 28. Thus, high-speed data transfer between microprocessors can be realized without connecting a clock signal between devices.
【００２８】実施の形態８．図８はマイクロプロセッサ
間での双方向のデータ転送方式における送受信フェーズ
切替え回路の構成の一例を示す図である。実施の形態７
（図７）と同一または相当する部分には同一符号を付し
て説明を省略する。８１の装置Ａおよび８２の装置Ｂに
おいて、８３は送受信バッファ、８４は送受信切替部、
８５は双方向のデータバス、８６は双方向のクロックフ
ェーズ合わせ信号である。Embodiment 8 FIG. 8 is a diagram showing an example of a configuration of a transmission / reception phase switching circuit in a bidirectional data transfer method between microprocessors. Embodiment 7
Parts that are the same as or correspond to those in FIG. 7 are given the same reference numerals, and descriptions thereof are omitted. In the device A 81 and the device B 82, 83 is a transmission / reception buffer, 84 is a transmission / reception switching unit,
85 is a bidirectional data bus, and 86 is a bidirectional clock phase adjustment signal.
【００２９】次に動作を説明する。基本動作については
実施の形態７と同等である。また、図において、装置Ａ
と装置Ｂは同等の動作を行う。装置Ａが送信フェーズに
なった場合は、装置Ａにおいて、フェーズ合わせ信号生
成部２４で生成されたクロックフェーズ合わせ信号８６
を送受信切替部８４から装置Ｂに送信し、また装置Ａ内
部クロック２２に同期して送受信バッファ８３のデータ
を装置Ｂへ送信する。装置Ｂでは、送受信切替部８４が
クロックフェーズ合わせ信号８６を受信することによ
り、クロック生成部２９にてクロックフェーズ合わせ信
号に対して決められたタイミングにて装置Ｂ内部クロッ
ク２８を生成する。装置Ｂのマイクロプロセッサ７１は
装置Ｂの内部クロック２８に同期し、送受信バッファ８
３に保持されたデータを読み出す。装置Ａはデータ送信
が終了した時点で送受信切替部８４でフェーズを受信フ
ェーズに戻し、クロックフェーズ合わせ信号８６の送信
を止める。Next, the operation will be described. The basic operation is the same as in the seventh embodiment. In the figure, the device A
And the device B perform the same operation. When the device A enters the transmission phase, the clock phase matching signal 86 generated by the phase matching signal
Is transmitted from the transmission / reception switching unit 84 to the device B, and the data in the transmission / reception buffer 83 is transmitted to the device B in synchronization with the internal clock 22 of the device A. In the device B, when the transmission / reception switching unit 84 receives the clock phase matching signal 86, the clock generating unit 29 generates the device B internal clock 28 at the timing determined for the clock phase matching signal. The microprocessor 71 of the device B synchronizes with the internal clock 28 of the device B,
3 is read out. In the device A, when the data transmission is completed, the transmission / reception switching unit 84 returns the phase to the reception phase, and stops the transmission of the clock phase matching signal 86.
【００３０】装置Ａは通常受信フェーズであり、送受信
切替部８４ではクロックフェーズ合わせ信号を相手側の
装置Ｂに送信せず、受信待ち状想である。送受信切替部
８４では、クロックフェーズ信号を装置Ｂから受信した
時点で、クロック生成部２９が内部クロックを予め決め
られた受信フェーズ時のタイミングに調整し、送受信バ
ッファ８３に保持されたデータを読み出す。これにより
装置間にクロック信号を接続せずに、双方向の高速デー
タ転送を実現できる。The device A is in the normal reception phase, and the transmission / reception switching unit 84 does not transmit the clock phase matching signal to the device B on the other side, and is in a reception waiting state. In the transmission / reception switching unit 84, when the clock phase signal is received from the device B, the clock generation unit 29 adjusts the internal clock to the timing of the predetermined reception phase, and reads the data held in the transmission / reception buffer 83. Thereby, bidirectional high-speed data transfer can be realized without connecting a clock signal between devices.
【００３１】[0031]
【発明の効果】以上のように、本発明によれば、送信装
置と受信装置との間の高周波のクロック信号を廃止し、
クロックフェーズ合わせ信号を設けることにより、送受
信装置間の同期データ転送を実現でき、また両装置内に
持つクロック信号あるいは両装置間のクロックフェーズ
合わせ信号の周波数を高くすることにより、装置間のデ
ータ転送速度を増すことができる。As described above, according to the present invention, the high frequency clock signal between the transmitting device and the receiving device is eliminated,
By providing a clock phase matching signal, synchronous data transfer between the transmitting and receiving devices can be realized, and by increasing the frequency of the clock signal held in both devices or the clock phase matching signal between the two devices, data transfer between the devices can be realized. Speed can be increased.
【００３２】また、外部バスに高周波のクロック信号を
接続する必要がないため、外部バスにおける波形ひずみ
や放射ノイズの増大を軽減でき、データ転送時の信頼性
の向上を図れる利点がある。Further, since it is not necessary to connect a high-frequency clock signal to the external bus, it is possible to reduce an increase in waveform distortion and radiation noise in the external bus, and there is an advantage that reliability during data transfer can be improved.
【図１】 この発明の実施の形態１に係るデータ転送方
式を示す図である。FIG. 1 is a diagram showing a data transfer method according to a first embodiment of the present invention.
【図２】 この発明の実施の形態２に係るデータ転送方
式を示す図である。FIG. 2 is a diagram showing a data transfer method according to a second embodiment of the present invention.
【図３】 この発明の実施の形態３に係る画像データ転
送方式を示す図である。FIG. 3 is a diagram showing an image data transfer method according to a third embodiment of the present invention.
【図４】 この発明の実施の形態４に係る音声データ転
送方式を示す図である。FIG. 4 is a diagram showing an audio data transfer system according to a fourth embodiment of the present invention.
【図５】 この発明の実施の形態５に係る双方向の画像
データ転送方式を示す図である。FIG. 5 is a diagram showing a bidirectional image data transfer method according to a fifth embodiment of the present invention.
【図６】 この発明の実施の形態６に係る双方向の画像
データおよび音声データ転送方式を示す図である。FIG. 6 is a diagram showing a bidirectional image data and audio data transfer method according to a sixth embodiment of the present invention.
【図７】 この発明の実施の形態７に係るマイクロプロ
セッサ間でのデータ転送方式を示す図である。FIG. 7 is a diagram showing a data transfer method between microprocessors according to a seventh embodiment of the present invention.
【図８】 この発明の実施の形態８に係るマイクロプロ
セッサ間での双方向のデータ転送方式を示す図である。FIG. 8 is a diagram showing a bidirectional data transfer method between microprocessors according to an eighth embodiment of the present invention.
【図９】 従来のデータ転送方式を示す図である。FIG. 9 is a diagram showing a conventional data transfer method.
【符号の説明】 １、 送信装置、２、 受信装置、３ データ伝送路、
４ フェーズ合わせ信号、５ データバス、２１ デー
タ送信部、２３ クロック生成回路、２４ フェーズ合
わせ信号生成部、２５ データバス、２６ フェーズ合
わせ信号、２７ データ受信部、２９ クロック生成
部、３１ 送信装置、３２ 受信装置、３３ 画像デー
タ取得部、３４ データ合成部、３５ グラフィック画
面生成部、３６ データ表示部、３７ 動画データバ
ス、４１ 送信装置、４２ 受信装置、４３ 音声デー
タ取得部、４５ データ出力部、４７ 音声データバ
ス、５１、５２ 送信・受信装置、５４、５５ 受信装
置、５３、５６ 送信装置、５７、５９ 動画データバ
ス、５８、６０ クロックフェーズ合わせ信号、６１
送信装置、６２、６３ 受信装置、６４ 送信装置、６
５ 音声データバス、６６ クロックフェーズ合わせ信
号、６７ 音声データバス、６８ クロックフェーズ合
わせ信号、７１ プロセッサ、７２ 送信バッファ、７
３ 内部バス、７４ 受信バッファ、７５ 内部バス、
８１、８２ 送信・受信装置、８３ 送受信バッファ、
８４ 送受信切替部、８５ データバス、８６ クロッ
クフェーズ合わせ信号。[Description of Signs] 1, transmission device, 2, reception device, 3 data transmission path,
4 phase adjustment signal, 5 data bus, 21 data transmission unit, 23 clock generation circuit, 24 phase adjustment signal generation unit, 25 data bus, 26 phase adjustment signal, 27 data reception unit, 29 clock generation unit, 31 transmission device, 32 Receiving device, 33 image data acquiring unit, 34 data synthesizing unit, 35 graphic screen generating unit, 36 data displaying unit, 37 moving image data bus, 41 transmitting device, 42 receiving device, 43 audio data acquiring unit, 45 data output unit, 47 Audio data bus, 51, 52 transmitting / receiving device, 54, 55 receiving device, 53, 56 transmitting device, 57, 59 video data bus, 58, 60 clock phase matching signal, 61
Transmitting device, 62, 63 receiving device, 64 transmitting device, 6
5 audio data bus, 66 clock phase adjustment signal, 67 audio data bus, 68 clock phase adjustment signal, 71 processor, 72 transmission buffer, 7
3 internal bus, 74 receive buffer, 75 internal bus,
81, 82 transmission / reception device, 83 transmission / reception buffer,
84 transmission / reception switching unit, 85 data bus, 86 clock phase adjustment signal.
Claims (7)
式において、送信装置と受信装置間のデータ転送路にデ
ータ信号とクロックのフェーズ合わせ信号を送ることに
より、データ転送路にクロック信号を送らないようにし
たことを特徴とするデータ転送方式。In a data transfer method between a transmitting apparatus and a receiving apparatus, a clock signal is transmitted to a data transmitting path by transmitting a data signal and a clock phase matching signal to a data transmitting path between the transmitting apparatus and the receiving apparatus. A data transfer method characterized in that it is not provided.
号の生成手段を、また、受信装置には上記クロックフェ
ーズ合わせ信号を受けてフェーズが調整された内部クロ
ック信号を生成するクロック生成手段を備えたことを特
徴とする請求項１記載のデータ転送方式。2. The transmitting device includes a clock phase matching signal generating unit, and the receiving device includes clock generating unit that receives the clock phase matching signal and generates a phase-adjusted internal clock signal. The data transfer method according to claim 1, wherein:
画像データ信号とクロックフェーズ合わせ信号を送るよ
うにしたことを特徴とする請求項１または請求項２記載
のデータ転送方式。3. The data transfer method according to claim 1, wherein an image data signal and a clock phase matching signal are sent to a data transfer path between the transmitting device and the receiving device.
音声データ信号とクロックフェーズ合わせ信号を送るよ
うにしたことを特徴とする請求項１または請求項２記載
のデータ転送方式。4. The data transfer method according to claim 1, wherein an audio data signal and a clock phase matching signal are sent to a data transfer path between the transmitting device and the receiving device.
２以上の送信装置と受信装置を持ち、上記装置の双方向
への画像データまたは（及び）音声データの転送を可能
にしたことを特徴とする請求項３または請求項４記載の
データ転送方式。5. The apparatus according to claim 2, wherein each of the two devices has one or more transmitting devices and one or more receiving devices, and the device can transfer image data and / or audio data in both directions. The data transfer method according to claim 3 or 4, wherein
信号を送信バッファを通してデータ転送路に送り、ま
た、受信装置にはデータ転送路から受信バッファを通し
て受信データをマイクロプロセッサに受けるようにした
ことを特徴とする請求項１記載のデータ転送方式。6. A transmitting apparatus sends a signal from a microprocessor to a data transfer path through a transmission buffer, and a receiving apparatus receives received data from the data transfer path to the microprocessor through a reception buffer. The data transfer method according to claim 1, wherein
プロセッサに接続された送受信バッファと、クロックフ
ェーズ合わせ信号生成部と、上記送受信バッファ及びフ
ェーズ合わせ信号生成部と接続された送受信切替手段を
備え、上記両送受信切替装置間をデータ転送路で結び、
双方向データ転送を可能にしたことを特徴とする請求項
１記載のデータ転送方式。7. The two devices each include a transmission / reception buffer connected to a microprocessor, a clock / phase matching signal generation unit, and transmission / reception switching means connected to the transmission / reception buffer and the phase matching signal generation unit. The above two transmission / reception switching devices are connected by a data transfer path,
2. The data transfer method according to claim 1, wherein bidirectional data transfer is enabled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052094A JPH10254828A (en) | 1997-03-06 | 1997-03-06 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9052094A JPH10254828A (en) | 1997-03-06 | 1997-03-06 | Data transfer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10254828A true JPH10254828A (en) | 1998-09-25 |
Family
ID=12905261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9052094A Pending JPH10254828A (en) | 1997-03-06 | 1997-03-06 | Data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10254828A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006256174A (en) * | 2005-03-18 | 2006-09-28 | Ricoh Co Ltd | Image forming apparatus |
| JP2008035194A (en) * | 2006-07-28 | 2008-02-14 | Sony Corp | Transmitter, receiver, transmission system, and transmission method |
-
1997
- 1997-03-06 JP JP9052094A patent/JPH10254828A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006256174A (en) * | 2005-03-18 | 2006-09-28 | Ricoh Co Ltd | Image forming apparatus |
| JP4518395B2 (en) * | 2005-03-18 | 2010-08-04 | 株式会社リコー | Image forming apparatus |
| JP2008035194A (en) * | 2006-07-28 | 2008-02-14 | Sony Corp | Transmitter, receiver, transmission system, and transmission method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5432823A (en) | Method and circuitry for minimizing clock-data skew in a bus system | |
| CN109743515B (en) | Asynchronous video fusion and superposition system and method based on soft core platform | |
| US5550874A (en) | Clock synchronizing circuit of data transmission system | |
| CN112055159B (en) | Image quality processing device and display apparatus | |
| US11971842B2 (en) | Communication device, communication system, and communication method for transmitting a serial signal group conforming to a serial peripheral interface | |
| JPH10254828A (en) | Data transfer system | |
| JPH10222464A (en) | Synchronous serial data transfer device | |
| WO2016117052A1 (en) | Display system, display device, electronic apparatus, and image signal transmission method | |
| JPH0731530B2 (en) | Synchronous control NC device | |
| JP3413894B2 (en) | Serial transmission device | |
| JP2000101615A (en) | Synchronous communication system | |
| JP3463212B2 (en) | Data transmission device | |
| JP3434615B2 (en) | Signal transmission system and transmission device | |
| JP2002169770A (en) | Picture data transfer system | |
| JPS61234173A (en) | Image pickup device | |
| CN115729149A (en) | Multi-board-card synchronous sampling device based on JESD204B protocol | |
| JPH0239651A (en) | Transmission speed converting circuit | |
| JPH08223247A (en) | Signal processor | |
| JPH03117199A (en) | Communication system between digital exchanges | |
| JPH0440127A (en) | Data transmitter | |
| JPH11205272A (en) | Loop circuit considering folding for individual channels | |
| JPH05298410A (en) | Picture processor | |
| JPS62235847A (en) | Data branch device | |
| JPH05327817A (en) | Data transfer method and device therefor | |
| JPH02238740A (en) | Start-stop synchronization adaptor |