JPH10253941A - Matrix type image display device - Google Patents
Matrix type image display deviceInfo
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- JPH10253941A JPH10253941A JP5890497A JP5890497A JPH10253941A JP H10253941 A JPH10253941 A JP H10253941A JP 5890497 A JP5890497 A JP 5890497A JP 5890497 A JP5890497 A JP 5890497A JP H10253941 A JPH10253941 A JP H10253941A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0828—Several active elements per pixel in active matrix panels forming a digital to analog [D/A] conversion circuit
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マトリクス型画像
表示装置、特に大型の画面で高解像度表示を可能とする
マトリクス型画像表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matrix-type image display device, and more particularly to a matrix-type image display device capable of high-resolution display on a large screen.
【０００２】[0002]
【従来の技術】従来のマトリクス型画像表示装置とし
て、液晶画像表示装置を例に採り、図１０を用いて説明
する。図１０は、従来の技術による液晶画像表示装置の
構成図である。このような従来の画像表示装置の例とし
ては、例えばＳＩＤ９４， Ｄｉｇｅｓｔ ｏｆ Ｔｅ
ｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．３５９―３６
２，（１９９４）等が知られている。2. Description of the Related Art A liquid crystal image display device will be described as an example of a conventional matrix type image display device with reference to FIG. FIG. 10 is a configuration diagram of a conventional liquid crystal image display device. Examples of such a conventional image display device include, for example, SID94, Digest of Te
chemical Papers, pp. 359-36
2, (1994) and the like.
【０００３】図１０において、各々複数本のゲート線１
１１と信号線１１２との交点にある各画素（画像表示素
子）には、透過光量を変調するためのＴＮ（Ｔｗｉｓｔ
ｅｄ Ｎｅｍａｔｉｃ）液晶層が設けられているが、こ
れを静電容量１０５で示している。各画像表示素子回路
及びその駆動回路の構成及び動作は、次の通りである。In FIG. 10, a plurality of gate lines 1 are provided.
Each pixel (image display element) at the intersection of the signal line 112 and the signal line 112 has a TN (Twist) for modulating the amount of transmitted light.
An ed Nematic) liquid crystal layer is provided, which is indicated by a capacitance 105. The configuration and operation of each image display element circuit and its driving circuit are as follows.
【０００４】静電容量１０５にはＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）スイッチ１０２が接続
されている。ＴＦＴスイッチ１０２のゲートは、ゲート
線１１１を介してシフトレジスタ１１４に接続されてい
る。また、ＴＦＴスイッチ１０２のドレインは信号線１
１２、ＤＡ変換器１１６を介してラッチ回路１１５に接
続されている。シフトレジスタ１１４とラッチ回路１１
５は、ともに制御回路１１８に接続され、制御回路１１
８には信号入力端子１１９が設けられている。なお、Ｔ
Ｎ液晶静電容量１０５の他端は共通電極１０７に接続さ
れている。A TFT (Thin F) is provided in the capacitance 105.
An ilm Transistor switch 102 is connected. The gate of the TFT switch 102 is connected to the shift register 114 via the gate line 111. The drain of the TFT switch 102 is connected to the signal line 1.
12, is connected to the latch circuit 115 via the DA converter 116. Shift register 114 and latch circuit 11
5 are both connected to the control circuit 118 and the control circuit 11
8 is provided with a signal input terminal 119. Note that T
The other end of the N liquid crystal capacitance 105 is connected to the common electrode 107.
【０００５】シフトレジスタ１１４は、制御回路１１８
から入力されるクロックに従い、ゲート線１１１を順次
選択して高電圧レベルに設定する。ラッチ回路１１５に
は１行分の表示信号が入力されており、この表示信号は
ＤＡ変換器１１６を介して信号線１１２に入力される。
シフトレジスタ１１４によってゲート線１１１を介して
選択された行のＴＦＴスイッチ１０２はオン状態になる
ため、選択された行のＴＮ液晶静電容量１０５には、信
号線１１２を介して表示信号が入力される。ＴＮ液晶は
印加電圧によってその光学特性が制御されるため、図中
には省略している偏光板及びバックライトと組み合わせ
ることにより、表示画素マトリクスには画像情報を表示
することができる。The shift register 114 includes a control circuit 118
The gate lines 111 are sequentially selected in accordance with the clock input from and set to a high voltage level. A display signal for one row is input to the latch circuit 115, and the display signal is input to the signal line 112 via the DA converter 116.
Since the TFT switches 102 of the row selected by the shift register 114 via the gate line 111 are turned on, a display signal is input to the TN liquid crystal capacitance 105 of the selected row via the signal line 112. You. Since the optical characteristics of the TN liquid crystal are controlled by an applied voltage, image information can be displayed on a display pixel matrix by combining the TN liquid crystal with a polarizing plate and a backlight which are omitted in the drawing.
【０００６】画像表示装置において、動画の動きを視覚
的に滑らかなものとするためには、一般に、フレーム間
の表示間隔を１／６０秒以下にすることが必要である。
このためには全表示画素に対して１／６０秒以内に表示
信号の入力を行う必要がある。一方、高解像度、大画面
ののマトリクス型画像表示装置の代表例である、ＳＸＧ
Ａ型画像表示装置では、画素数が１２８０×１０２４画
素で、行数は１０２４である。このため、１行あたりの
表示信号入力時間は１／６０÷１０２４＝１６．３μｓ
以下しか確保することができない。In an image display device, in order to make the motion of a moving image visually smooth, it is generally necessary to set the display interval between frames to 1/60 second or less.
For this purpose, it is necessary to input a display signal to all display pixels within 1/60 second. On the other hand, SXG, which is a typical example of a high resolution, large screen matrix type image display device,
In the A-type image display device, the number of pixels is 1280 × 1024 pixels and the number of rows is 1024. Therefore, the display signal input time per row is 1/60 ÷ 1024 = 16.3 μs.
Only the following can be secured.
【０００７】しかるに、上記従来技術によるマトリクス
型画像表示装置では、信号線１１２は寄生抵抗、寄生容
量を有するため、ＤＡ変換器１１６の出力インピーダン
スをいかに小さくしても出力の安定までに過渡時間が必
要である。この過渡時間はＤＡ変換器１１６から離れる
程大きくなる。画面が大型化すると、さらにこの過渡時
間が大きくなる。However, in the matrix type image display device according to the prior art, since the signal line 112 has a parasitic resistance and a parasitic capacitance, a transition time is required until the output becomes stable no matter how small the output impedance of the DA converter 116 is. is necessary. This transition time increases as the distance from the DA converter 116 increases. As the screen size increases, the transition time further increases.
【０００８】一方、一本のゲート線１１１が駆動するＴ
ＦＴスイッチ１０２は、ＳＸＧＡ型（１２８０×１０２
４画素）高解像度の画像表示装置では１２８０程度にも
なる。カラーのものではこの３倍になる。このため、ゲ
ート線１１１に接続される負荷容量は高解像度の画像表
示装置では大きくなる。このため、シフトレジスタ１１
４の出力インピーダンスをいかに小さくしても、シフト
レジスタ１１４のゲートパルス出力が各画素のＴＦＴス
イッチ１０２のゲートに到達するまでに波形の鈍化が生
じる。この鈍化はシフトレジスタ１１４から離れる程大
きくなる。さらに画面が大型化すると、ゲート線１１１
自身の寄生抵抗、寄生容量も大きくなり、さらにこの鈍
化が大きくなる。On the other hand, when one gate line 111 drives T
The FT switch 102 is an SXGA type (1280 × 102
(4 pixels) In a high-resolution image display device, it is about 1280. For color products, this is three times as large. For this reason, the load capacitance connected to the gate line 111 increases in a high-resolution image display device. Therefore, the shift register 11
No matter how small the output impedance of No. 4, the waveform becomes dull before the gate pulse output of the shift register 114 reaches the gate of the TFT switch 102 of each pixel. This blunting increases as the distance from the shift register 114 increases. When the screen is further enlarged, the gate lines 111
Its own parasitic resistance and parasitic capacitance also increase, and this slowdown increases.
【０００９】各画素に高解像度の表示入力を与えるため
には、信号線出力が安定化してからゲートパルスを加え
てゲートを開く必要があるが、上記信号線出力の過渡時
間とゲートパルスの鈍化により前記従来技術によるマト
リクス型画像表示装置では、上記１６．３μｓ以下でこ
れを実現することが困難になる。In order to provide a high-resolution display input to each pixel, it is necessary to open the gate by applying a gate pulse after the signal line output is stabilized. However, the transition time of the signal line output and the slowdown of the gate pulse are required. Therefore, in the matrix type image display device according to the related art, it is difficult to realize this in 16.3 μs or less.
【００１０】[0010]
【発明が解決しようとする課題】本発明の目的は、上記
従来技術の問題点を解消し、短い表示信号入力時間の間
でも各画素に高解像度の表示信号を入力可能とするマト
リクス型画像表示装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art and to provide a matrix type image display which enables a high-resolution display signal to be input to each pixel even during a short display signal input time. It is to provide a device.
【００１１】本発明の他の目的は、大画面でも、動画の
動きが滑らかで、各画素に高解像度の表示信号を入力可
能とするマトリクス型画像表示装置を提供することにあ
る。Another object of the present invention is to provide a matrix-type image display device in which the motion of a moving image is smooth even on a large screen and a high-resolution display signal can be input to each pixel.
【００１２】本発明の別の目的は、簡潔なプロセス技術
により製作可能なマトリクス型画像表示装置を提供する
ことにある。Another object of the present invention is to provide a matrix type image display device which can be manufactured by a simple process technique.
【００１３】さらに、本発明の別の目的は、表示画面内
に装置の主要部または全部を作り込んだ、いわゆる、シ
ステム イン ディスプレイを可能とするマトリクス型
画像表示装置を提供することにある。Still another object of the present invention is to provide a matrix type image display device in which a main part or all of the device is formed in a display screen, that is, a so-called system-in-display is enabled.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
の本発明の一つの基本的な特徴は、マトリクス型画像表
示装置の各交点にある画像表示素子回路をデジタル画像
信号により駆動するようにしたことである。One of the basic features of the present invention to achieve the above object is to drive an image display element circuit at each intersection of a matrix type image display device by a digital image signal. It was done.
【００１５】上記目的を達成するための本発明の他の基
本的な特徴は、マトリクス型画像表示装置の各交点マト
リクス型にある画像表示素子回路が、ＤＡ変換器を備え
ていることである。Another basic feature of the present invention for achieving the above object is that the image display element circuit in each intersection matrix type of the matrix type image display device has a DA converter.
【００１６】上記目的を達成するための本発明の他の基
本的な特徴は、マトリクス型画像表示装置の各交点にあ
る画像表示素子回路が、ラッチとＤＡ変換器とを備えて
いることである。Another basic feature of the present invention to achieve the above object is that an image display element circuit at each intersection of a matrix type image display device includes a latch and a DA converter. .
【００１７】上記目的を達成するための本発明の別の基
本的な特徴は、マトリクス型画像表示装置の各交点にあ
る画像表示素子回路が、ＣＭＯＳで構成されたＤＡ変換
器を備えていることである。Another basic feature of the present invention to achieve the above object is that an image display element circuit at each intersection of a matrix type image display device has a DA converter composed of CMOS. It is.
【００１８】上記目的を達成するため、本発明のマトリ
クス型画像表示装置では、列方向に各画素を接続する信
号線１１２にＤＡ変換器１１６出力のアナログ信号を供
給する代わりに、列方向に各画素を接続するデータバス
を設け、このデータバスにデジタル表示データを供給す
る。そして各画素内にＤＡ変換器を設け、各画素内でア
ナログデータに変換し、液晶静電容量を駆動する。この
際、ＤＡ変換器とデータバスの間にラッチを設けること
により、データの正確なタイミングでの取り込みを実現
することができる。In order to achieve the above object, in the matrix type image display device of the present invention, instead of supplying the analog signal output from the D / A converter 116 to the signal line 112 connecting each pixel in the column direction, each pixel is provided in the column direction. A data bus for connecting pixels is provided, and digital display data is supplied to the data bus. Then, a D / A converter is provided in each pixel to convert the data into analog data in each pixel and drive the liquid crystal capacitance. At this time, by providing a latch between the DA converter and the data bus, it is possible to capture data at an accurate timing.
【００１９】[0019]
【発明の実施の形態】本発明のマトリクス型画像表示装
置の実施の形態を図により説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the matrix type image display device of the present invention will be described with reference to the drawings.
【００２０】図１において、１３は、ガラス基板で、ガ
ラス基板１３の上には、各々がゲート線１１及びデータ
バス１２に接続された、多数の表示画素回路１４がマト
リクス状に形成されている。In FIG. 1, reference numeral 13 denotes a glass substrate. On the glass substrate 13, a large number of display pixel circuits 14, each of which is connected to a gate line 11 and a data bus 12, are formed in a matrix. .
【００２１】各表示画素回路１４に対応して、透過光量
を変調するためのＴＮ液晶層が設けられているが、これ
を静電容量２３で示している。静電容量２３の一方の電
極には８ビットのＤＡ変換器２２の出力が接続されてい
る。ＤＡ変換器２２の入力には、８ビットのラッチ２１
の出力が接続されている。ラッチ２１のタイミング入力
はゲート線１１を介して、Ｙ駆動回路１５に接続されて
いる。また、ラッチ２１のデータ入力は、８ビットのデ
ータバス１２を介してＸ駆動回路１６に接続されてい
る。Ｙ駆動回路１５とＸ駆動回路１６とは、ともに制御
回路１９に接続され、制御回路１９には信号入力端子２
０が設けられている。また、ＴＮ液晶静電容量２３の他
方の電極は、共通電極２４に接続されている。A TN liquid crystal layer for modulating the amount of transmitted light is provided corresponding to each display pixel circuit 14, and this is indicated by a capacitance 23. The output of the 8-bit DA converter 22 is connected to one electrode of the capacitance 23. The input of the DA converter 22 includes an 8-bit latch 21
Output is connected. The timing input of the latch 21 is connected to the Y drive circuit 15 via the gate line 11. The data input of the latch 21 is connected to the X drive circuit 16 via the 8-bit data bus 12. The Y drive circuit 15 and the X drive circuit 16 are both connected to a control circuit 19, and the control circuit 19 has a signal input terminal 2
0 is provided. The other electrode of the TN liquid crystal capacitance 23 is connected to the common electrode 24.
【００２２】Ｙ駆動回路１５は、制御回路１９から入力
されるクロック１７に従い、各行のゲート線１１を順次
選択して高電圧レベルに設定する。Ｘ駆動回路１６には
デジタル表示信号がデジタル入力線１８を経由して入力
されており、一行分のデジタル表示信号が揃った時点
で、各列毎に８ビットデータバス１２に出力される。な
お画素にラッチを用いた場合、メモリ効果があるためフ
レームレートが低減できる、さらにＹ駆動回路１５は選
択的に書き込むことができるという利点がある。The Y drive circuit 15 sequentially selects the gate lines 11 in each row and sets them to a high voltage level in accordance with the clock 17 input from the control circuit 19. A digital display signal is input to the X drive circuit 16 via the digital input line 18, and is output to the 8-bit data bus 12 for each column when the digital display signals for one row are completed. When a latch is used for a pixel, there is an advantage that a frame rate can be reduced because of a memory effect, and that the Y drive circuit 15 can selectively write data.
【００２３】第０番目から第Ｍ−１番目までの各ゲート
線１１上のゲート信号Ｙ０、Ｙ１、…ＹＭ−１及び第０
番目から第Ｎ−１番目までの各８ビットデータバス１２
上のデジタル表示データＸ０、Ｘ１、…ＸＮ−１の変化
のタイミングを図２に示す。ここで、Ｎ、Ｍの実際の値
は画素数１２８０×１０２４のカラー表示装置では、Ｍ
＝１０２４、Ｎ＝１２８０×３になる。図２のタイムチ
ャートにおいて、１フレーム＝１／６０秒とした。Ｍ行
の画素の値の入力データの更新が、１フレームを周期と
して一巡して完了する。ゲート信号とデジタル表示デー
タの位相は、ずれており、デジタル表示データが確定し
たタイミングでデジタル表示データを８ビットのラッチ
２１に取り込むようになっている。The gate signals Y0, Y1,... YM-1 on the 0th to M-1st gate lines 11 and 0th
8-bit data bus 12 from the Nth to the (N-1) th
FIG. 2 shows the timing of the change of the digital display data X0, X1,... XN-1. Here, the actual values of N and M are M in a color display device having 1280 × 1024 pixels.
= 1024, N = 1280 × 3. In the time chart of FIG. 2, one frame = 1/60 second. Updating of the input data of the pixel values of the Mth row is completed in one cycle with one frame as a cycle. The phase of the gate signal is shifted from the phase of the digital display data, and the digital display data is taken into the 8-bit latch 21 at the timing when the digital display data is determined.
【００２４】８ビットのラッチ２１は、クロック同期
（Ｃｌｏｃｋｅｄ）インバータを用いたＣＭＯＳ論理に
よって、図３のように構成する。図３（ａ）は記号表
示、図３（ｂ）はゲート表示で表わした８ビットラッチ
２１である。The 8-bit latch 21 is constructed as shown in FIG. 3 by CMOS logic using a clocked (clocked) inverter. FIG. 3A shows an 8-bit latch 21 represented by a symbol, and FIG. 3B shows an 8-bit latch 21 represented by a gate.
【００２５】図４は、Ｃｌｏｃｋｅｄ インバータ自身
の詳細な回路図を示す。図４（ａ）は記号表示、図４
（ｂ）はゲート表示で表わしたＣｌｏｃｋｅｄ インバ
ータ２１である。図４（ｂ）に示すように、各Ｃｌｏｃ
ｋｅｄ インバータは４つのＣＭＯＳトランジスタから
なり、薄膜のＰｏｌｙ−Ｓｉ、ａ−Ｓｉ、単結晶Ｓｉを
チャネルに用いた薄膜トランジスタで構成することが望
ましい。FIG. 4 shows a detailed circuit diagram of the clocked inverter itself. FIG. 4A shows a symbol display, and FIG.
(B) is a Clocked inverter 21 represented by a gate. As shown in FIG. 4B, each Cloc
The inverter is preferably composed of four CMOS transistors, and is formed of a thin film transistor using thin-film Poly-Si, a-Si, and single-crystal Si as a channel.
【００２６】前述したように、Ｍ＝１０２４とすると、
図２における、１行あたりの表示信号入力時間Ｔｉｎ
は、１／６０÷１０２４＝１６．３μｓの半周期以下で
ある。しかし、ラッチ２１が取り込むのはデジタル信号
であるから、Ｔｉｎの後端でデータバス１２の各ビット
線の値がＣＭＯＳの論理しきい値を超えていれば、’
０’又は’１’の判定が正しくできる。このため１本の
信号線に８ビット精度（２５６階調）のアナログ信号を
通す場合よりも容易に正確な信号値の判別が可能であ
る。なお、データバス１２には８ビットのパラレルのビ
ット線を用いたが、シリアルでもよい。As described above, if M = 1024,
The display signal input time Tin per row in FIG.
Is less than or equal to a half cycle of 1/60 ÷ 1024 = 16.3 μs. However, since the latch 21 captures a digital signal, if the value of each bit line of the data bus 12 at the rear end of Tin exceeds the logical threshold value of CMOS, it is assumed that
The determination of 0 'or' 1 'can be made correctly. For this reason, it is possible to easily and accurately determine a signal value as compared with a case where an analog signal having 8-bit accuracy (256 gradations) is passed through one signal line. Although an 8-bit parallel bit line is used for the data bus 12, a serial bus may be used.
【００２７】８ビットのＤＡ変換器２２の構成を図５に
示す。図５（ａ）は記号表示、図５（ｂ）はゲート表示
で表わしたＤＡ変換器２２である。図５（ｂ）におい
て、Ｄ７を入力とするＭＳＢ部からＤ０を入力とするＬ
ＳＢ部までの８段で８ビットＤＡ変換器が実現される。
図５（ｂ）では、図面の簡潔化のために、Ｄ７を入力と
するＭＳＢ部対応の１段のＤＡ変換器４１のみ詳細な回
路を示し、他のＤＡ変換器は、ＤＡ変換器４１とまった
く同様の構成なので、単にボックスで示す。図５のＤＡ
変換器４１は電流切替型として知られている形式であ
る。FIG. 5 shows the configuration of the 8-bit DA converter 22. FIG. 5A shows the DA converter 22 represented by a symbol, and FIG. 5B shows the DA converter 22 represented by a gate. In FIG. 5 (b), L from the MSB section which receives D7 as input is D0.
An 8-bit DA converter is realized by eight stages up to the SB unit.
In FIG. 5B, for the sake of simplicity of the drawing, only a single-stage D / A converter 41 corresponding to the MSB unit having D7 as an input is shown in detail, and the other D / A converters are the same as the D / A converter 41. Since the configuration is exactly the same, it is simply indicated by a box. DA in FIG.
The converter 41 is of a type known as a current switching type.
【００２８】このＤＡ変換器は入力信号以外のクロック
を必要とせず、ＤＡ変換器１段が１６個のＭＯＳトラン
ジスタのみで実現でき、抵抗や容量等の受動素子が不要
なことから高集積化に適する。またプロセス的にも（液
晶層静電容量以外の）容量形成工程が不要であることか
ら、低コスト化に適する。なお、ＤＡ変換器を構成する
デバイスは、薄膜のＰｏｌｙ−Ｓｉ、ａ−Ｓｉ、単結晶
Ｓｉをチャネルに用いた薄膜トランジスタで構成するこ
とが望ましい。４２、４３は正負の出力電流線、４４は
出力電流を電圧に変換する電流−電圧変換器である。電
流−電圧変換器はオペアンプ４５を含む。This DA converter does not require a clock other than an input signal, and one stage of the DA converter can be realized with only 16 MOS transistors, and passive elements such as resistors and capacitors are not required. Suitable. In addition, since a process for forming a capacitance (other than the capacitance of the liquid crystal layer) is not required in the process, it is suitable for cost reduction. It is desirable that the device constituting the DA converter be constituted by a thin film transistor using thin-film Poly-Si, a-Si, or single-crystal Si as a channel. Reference numerals 42 and 43 denote positive and negative output current lines, and reference numeral 44 denotes a current-voltage converter for converting an output current into a voltage. The current-voltage converter includes an operational amplifier 45.
【００２９】オペアンプ４５の構成を図６に示す。図６
（ａ）は記号表示、図６（ｂ）はゲート表示で表わした
オペアンプ４５である。同図で、基本部分はＶｉｎ１、
Ｖｉｎ２の差動入力に対し、Ｖｏｕｔ１、Ｖｏｕｔ２の
差動出力を出力する。ＶＣＭ、ＶＢＮは基本部分の動作
に必要なバイアス電圧であり、図７に示すバイアス電圧
発生回路により生成される。なお、オペアンプを構成す
るデバイスも、薄膜のＰｏｌｙ−Ｓｉ、ａ−Ｓｉ、単結
晶Ｓｉをチャネルに用いた薄膜トランジスタで構成する
ことが望ましい。FIG. 6 shows the configuration of the operational amplifier 45. FIG.
6A shows the operational amplifier 45 represented by a symbol, and FIG. 6B shows the operational amplifier 45 represented by a gate. In the figure, the basic part is Vin1,
A differential output of Vout1 and Vout2 is output for a differential input of Vin2. VCM and VBN are bias voltages necessary for the operation of the basic portion, and are generated by the bias voltage generation circuit shown in FIG. It is preferable that the device constituting the operational amplifier is also constituted by a thin film transistor using a thin film of Poly-Si, a-Si, or single-crystal Si as a channel.
【００３０】以上の回路構成から明らかなように、本発
明の各画像表示素子回路は、ラッチ及びＤＡ変換器から
なるが、回路規模的には、ＤＡ変換器が大部分を占め
る。したがって、ＤＡ変換器の形成プロセス及び構成規
模が重要となる。本発明では、ＤＡ変換器をはじめ、ラ
ッチ、オペアンプなどの全てのあるいは主要な回路をＣ
ＭＯＳプロセスで形成することにより所期の目的を達成
することができる。すなわち、図４のラッチ回路、図５
のＤＡ変換器回路、図６のオペアンプ、及び、図７のバ
イアス電圧発生回路のいずれの回路もＣＭＯＳトランジ
スタにより構成されている。As is apparent from the above circuit configuration, each image display element circuit of the present invention comprises a latch and a DA converter, but the DA converter occupies most of the circuit scale. Therefore, the formation process and the configuration scale of the DA converter are important. In the present invention, all or main circuits such as a DA converter, a latch, an operational amplifier, etc.
The intended purpose can be attained by forming by the MOS process. That is, the latch circuit of FIG.
, The operational amplifier of FIG. 6, and the bias voltage generating circuit of FIG. 7 are all configured by CMOS transistors.
【００３１】図８は、薄膜トランジスタから構成される
ＣＭＯＳ（相補型トランジスタ）の断面構造を示す。図
において、ガラスや石英などの絶縁性基板８１上の多結
晶シリコン層８０に、ｎ型チャネルＴＦＴ９０とｐ型チ
ャネルＴＦＴ９１とからなるＣＭＯＳ薄膜トランジスタ
を構成する。薄膜トランジスタのチャネルには薄膜のポ
リシリコン層８０からなる薄膜を用いているが、ａ−Ｓ
ｉ薄膜、単結晶Ｓｉ薄膜を用いても同様である。ｎ型チ
ャネルＴＦＴ９０はポリシリコン層８０にｎ型のソース
拡散層８８とそれと接続したソース電極８５、ｎ型のド
レイン拡散層８９とそれと接続したドレイン電極８４、
さらにゲート絶縁膜８６を介してゲート電極８７を設置
することにより電界効果型トランジスタとして動作す
る。同様にｐ型チャネルＴＦＴ９１は多結晶シリコン層
８８とそれと接続したソース電極８５、ｐ型のドレイン
拡散層８９とそれと接続したドレイン電極８４、さらに
ゲート絶縁膜８６を介してゲート電極８８を設置するこ
とにより電界効果型トランジスタとして動作する。FIG. 8 shows a sectional structure of a CMOS (complementary transistor) composed of thin film transistors. In the figure, a CMOS thin film transistor including an n-type channel TFT 90 and a p-type channel TFT 91 is formed on a polycrystalline silicon layer 80 on an insulating substrate 81 such as glass or quartz. A thin film made of a thin polysilicon layer 80 is used for the channel of the thin film transistor.
The same applies to the case where an i thin film and a single crystal Si thin film are used. The n-type channel TFT 90 includes an n-type source diffusion layer 88 and a source electrode 85 connected thereto connected to the polysilicon layer 80, an n-type drain diffusion layer 89 and a drain electrode 84 connected thereto,
Further, by providing the gate electrode 87 via the gate insulating film 86, the transistor operates as a field effect transistor. Similarly, in the p-type channel TFT 91, a polycrystalline silicon layer 88 and a source electrode 85 connected thereto, a p-type drain diffusion layer 89 and a drain electrode 84 connected thereto, and a gate electrode 88 provided via a gate insulating film 86 are provided. Thereby, it operates as a field-effect transistor.
【００３２】上記の構造のＣＭＯＳトランジスタで形成
すれば、図５のＤＡ変換器の占有面積は、例えば、０．
２５μｍのサブミクロン技術を用いれば、図４の８ビッ
トのラッチを合わせても、１００μｍ×１００μｍの大
きさの面積に収めることが可能である。この大きさは例
えば２８インチのＳＸＧＡ型（１２８０×１０２４画
素）のカラー大型表示素子においては開口率を１６％減
少するだけであり、十分実用に耐え得るものである。さ
らに、０．１５のサブミクロン技術プロセスを用いれ
ば、開口率の減少は、５％程度となり、ほとんど問題と
ならない。If formed by the CMOS transistor having the above structure, the area occupied by the DA converter in FIG.
If the submicron technology of 25 μm is used, it is possible to fit the area of 100 μm × 100 μm even with the 8-bit latch shown in FIG. This size only reduces the aperture ratio by 16% in a 28-inch SXGA type (1280 × 1024 pixel) color large-sized display element, for example, and is sufficient for practical use. Further, if a submicron technology process of 0.15 is used, the decrease in the aperture ratio is about 5%, which is almost no problem.
【００３３】図９に画像装置の全体構成を示す。２枚の
ガラス板１０２、１０３を数μｍの空間１０５を介して
対向させ固定し、その間に液晶１００を封入した構造と
なっている。上部ガラス基板１０２上には、共通電極と
カラーフィルタの他に、本発明により、列対応に設けた
データバス、並びに、各画素対応のラッチ、ＤＡ変換器
を含む画像表示素子回路が全て形成された画像表示回路
１０４が配置されている。これらを２枚の偏光板１０１
で挟み、図９の下方から、白色光を入射させると透過型
の表示装置となる。FIG. 9 shows the overall configuration of the image apparatus. Two glass plates 102 and 103 are opposed to each other via a space 105 of several μm and fixed, and a liquid crystal 100 is sealed between them. On the upper glass substrate 102, in addition to the common electrode and the color filter, according to the present invention, a data bus provided for each column, and an image display element circuit including a latch and a DA converter corresponding to each pixel are all formed. Image display circuit 104 is disposed. These two polarizing plates 101
When white light is incident from below in FIG. 9, a transmissive display device is obtained.
【００３４】さらに、図９の表示装置に、図１に示す制
御回路並びにＸ駆動回路及びＹ駆動回路も作り込むこと
ができ、いわゆる、システム イン ディスプレイとす
ることもできる。Further, the control circuit and the X drive circuit and the Y drive circuit shown in FIG. 1 can be built in the display device shown in FIG. 9, so that a so-called system-in-display can be obtained.
【００３５】なお、本実施の形態では、電流切替型のＤ
Ａ変換器を用いたが、これに代えて抵抗から構成される
抵抗分割型、あるいは容量分割型で構成しても同様の効
果が得られる。In this embodiment, the current switching type D
Although the A converter is used, a similar effect can be obtained by using a resistance division type or a capacitance division type composed of resistors instead.
【００３６】[0036]
【発明の効果】以上説明したように、本発明によれば、
各画素にデジタル表示データを伝送すればよいので、短
い表示信号入力時間の間でも各画素に高解像度の表示信
号を入力するができ、高解像度の表示素子を実現するこ
とができる。As described above, according to the present invention,
Since digital display data only needs to be transmitted to each pixel, a high-resolution display signal can be input to each pixel even during a short display signal input time, and a high-resolution display element can be realized.
【図１】本発明による画像表示装置の一実施の形態を示
す回路構成図。FIG. 1 is a circuit diagram showing an embodiment of an image display device according to the present invention.
【図２】図１の動作を説明するための信号変化を示すタ
イミング図。FIG. 2 is a timing chart showing signal changes for explaining the operation of FIG. 1;
【図３】図１のラッチの記号表示回路構成図（ａ）及び
ゲート表示回路構成図（ｂ）。FIGS. 3A and 3B are a symbol display circuit configuration diagram and a gate display circuit configuration diagram of the latch of FIG.
【図４】図１のインバータの記号表示回路構成図（ａ）
及びゲート表示回路構成図（ｂ）。FIG. 4 is a diagram showing a symbol display circuit configuration of the inverter of FIG. 1 (a).
And a gate display circuit configuration diagram (b).
【図５】図１のＤＡ変換器の記号表示回路構成図（ａ）
及びゲート表示回路構成図（ｂ）。5 is a diagram showing a symbol display circuit configuration of the DA converter of FIG. 1 (a).
And a gate display circuit configuration diagram (b).
【図６】図１のオペアンプの記号表示回路構成図（ａ）
及びゲート表示回路構成図（ｂ）。FIG. 6 is a diagram showing a symbol display circuit configuration of the operational amplifier of FIG. 1 (a).
And a gate display circuit configuration diagram (b).
【図７】図１のオペアンプ用のバイアス電圧発生回路の
ゲート表示回路構成図。FIG. 7 is a configuration diagram of a gate display circuit of the bias voltage generation circuit for the operational amplifier of FIG. 1;
【図８】図１の画像表示装置の回路形成部を示す断面
図。FIG. 8 is a sectional view showing a circuit forming portion of the image display device of FIG. 1;
【図９】図１の画像表示装置の全体構成を示す分解斜視
図。FIG. 9 is an exploded perspective view showing the entire configuration of the image display device of FIG. 1;
【図１０】従来の画像表示装置の回路構成図。FIG. 10 is a circuit configuration diagram of a conventional image display device.
１４…表示画素、２３…ＴＮ液晶層静電容量、２２…Ｄ
Ａ変換器、２１…ラッチ、１１…ゲート線、１５…Ｙ駆
動回路、１２…データバス、１６…Ｘ駆動回路、１９…
制御回路、２０…信号入力端子、２４…共通電極、１７
…クロック、１８…デジタル入力線、４１…ＭＳＢのＤ
Ａ変換器、４２、４３…正負の出力電流線、４４…電流
ー電圧変換器、４５…オペアンプ、８０…多結晶シリコ
ン層、８１…絶縁性基板、８３…チャネル形成領域、８
４…ドレイン電極、８５…ソース電極、８６…ゲート絶
縁膜、８７…ゲート電極、８８…ドレイン拡散層、８９
…ソース拡散層、９０…ｎ型チャネルＴＦＴ、９１…ｐ
型チャネルＴＦＴ、１００…画像表示素子、１０１…偏
光板、１０２…下部ガラス基板、１０３…上部ガラス基
板、１０４…カラーフィルタ、１０５…液晶14 ... display pixel, 23 ... TN liquid crystal layer capacitance, 22 ... D
A converter, 21 latch, 11 gate line, 15 Y drive circuit, 12 data bus, 16 X drive circuit, 19
Control circuit, 20: signal input terminal, 24: common electrode, 17
... Clock, 18 ... Digital input line, 41 ... D of MSB
A converter, 42, 43 ... positive and negative output current lines, 44 ... current-voltage converter, 45 ... operational amplifier, 80 ... polycrystalline silicon layer, 81 ... insulating substrate, 83 ... channel forming region, 8
4 Drain electrode, 85 Source electrode, 86 Gate insulating film, 87 Gate electrode, 88 Drain diffusion layer, 89
... source diffusion layer, 90 ... n-type channel TFT, 91 ... p
Type channel TFT, 100: image display element, 101: polarizing plate, 102: lower glass substrate, 103: upper glass substrate, 104: color filter, 105: liquid crystal
Claims (12)
元のマトリクス状に配列して形成された複数の画像表示
素子回路とからなるマトリクス型画像表示装置であっ
て、前記複数の画像表示素子回路は、各々、ＤＡ変換器
を有することを特徴とするマトリクス型画像表示装置。1. A matrix type image display device comprising: a glass substrate; and a plurality of image display element circuits formed in a two-dimensional matrix on the glass substrate, wherein the plurality of image displays are provided. A matrix-type image display device, wherein each of the element circuits has a DA converter.
元のマトリクス状に配列して形成された複数の画像表示
素子回路とからなるマトリクス型画像表示装置であっ
て、前記複数の画像表示素子回路は、各々、マトリクス
型画像表示装置の各交点にある画像表示素子回路が、ラ
ッチとＤＡ変換器とを備えていることを特徴とするマト
リクス型画像表示装置。2. A matrix type image display device comprising: a glass substrate; and a plurality of image display element circuits formed in a two-dimensional matrix on the glass substrate. A matrix-type image display device, wherein each of the element circuits has a latch and a DA converter at each intersection of the matrix-type image display device.
元のマトリクス状に配列して形成された複数の画像表示
素子回路とからなるマトリクス型画像表示装置であっ
て、前記複数の画像表示素子回路は、各々、ＣＭＯＳで
構成されたＤＡ変換器を備えていることマトリクス型画
像表示装置。3. A matrix type image display device comprising: a glass substrate; and a plurality of image display element circuits formed in a two-dimensional matrix on the glass substrate. The matrix type image display device wherein each of the element circuits includes a DA converter constituted by CMOS.
元のマトリクス状に配列して形成された複数の画像表示
素子回路とからなるマトリクス型画像表示装置であっ
て、前記複数の画像表示素子回路には、各々、画像信号
がデジタル信号の形式で与えられることを特徴とするマ
トリクス型画像表示装置。4. A matrix type image display device comprising: a glass substrate; and a plurality of image display element circuits formed in a two-dimensional matrix on the glass substrate. A matrix type image display device, wherein each of the element circuits is supplied with an image signal in the form of a digital signal.
元のマトリクス状に配列して形成された複数の画像表示
素子回路とからなるマトリクス型画像表示装置であっ
て、列方向に各画像表示素子回路を接続するデータバス
を設け、各画像表示素子回路内にＤＡ変換器を設け、各
画像表示素子回路内でアナログデータに変換することを
特徴とするマトリクス型画像表示装置。5. A matrix type image display device comprising a glass substrate and a plurality of image display element circuits formed in a two-dimensional matrix on the glass substrate, wherein each image display device is arranged in a column direction. A matrix type image display device comprising: a data bus for connecting display element circuits; a DA converter in each image display element circuit; and conversion into analog data in each image display element circuit.
元のマトリクス状に配列して形成された複数の画像表示
素子回路とからなるマトリクス型画像表示装置であっ
て、列方向に各画像表示素子回路を接続するデータバス
を設け、各画像表示素子回路内にＤＡ変換器を設け、さ
らに、前記ＤＡ変換器とデータバスの間にラッチを設け
たことを特徴とするマトリクス型画像表示装置。6. A matrix type image display device comprising a glass substrate and a plurality of image display element circuits formed in a two-dimensional matrix on the glass substrate. A matrix type image display device comprising: a data bus for connecting display element circuits; a D / A converter provided in each image display element circuit; and a latch provided between the D / A converter and the data bus. .
々に対応して設けられたラッチ及びＤＡ変換器を含み、
前記ラッチのタイミング入力が前記複数の表示画素電極
を行単位で走査する信号を供給するゲート線に接続さ
れ、前記ラッチのデータ入力が前記複数の表示画素電極
に列単位でデジタル表示データを供給するデータバスに
接続され、前記ラッチのデータ出力が前記ＤＡ変換器の
入力に接続され、前記ＤＡ変換器の出力が表示画素電極
に接続されていることを特徴とするマトリクス型画像表
示装置。7. A pixel electrode, comprising: a latch and a DA converter provided for each of the plurality of display pixel electrodes;
A timing input of the latch is connected to a gate line that supplies a signal that scans the plurality of display pixel electrodes in row units, and a data input of the latch supplies digital display data to the plurality of display pixel electrodes in column units. A matrix-type image display device, comprising: a data bus; a data output of the latch connected to an input of the DA converter; and an output of the DA converter connected to a display pixel electrode.
表示画素電極と、前記複数の表示画素電極の各々に対応
して設けられたラッチ及びＤＡ変換器を含み、前記ラッ
チのタイミング入力が前記複数の表示画素電極を行単位
で走査する信号を供給するゲート線に接続され、ラッチ
のデータ入力が前記複数の表示画素電極に列単位でデジ
タル表示データを供給するデータバスに接続され、前記
ラッチのデータ出力が前記ＤＡ変換器の入力に接続さ
れ、前記ＤＡ変換器の出力が表示画素電極に接続されて
いることを特徴とするマトリクス型画像表示装置。8. A display device comprising: a plurality of display pixel electrodes arranged in a two-dimensional matrix; and a latch and a D / A converter provided in correspondence with each of the plurality of display pixel electrodes. The plurality of display pixel electrodes are connected to a gate line that supplies a signal for scanning in row units, and a data input of a latch is connected to a data bus that supplies digital display data to the plurality of display pixel electrodes in column units. A matrix type image display device, wherein a data output of a latch is connected to an input of the DA converter, and an output of the DA converter is connected to a display pixel electrode.
チ、前記複数のＤＡ変換器、前記複数のゲート線、前記
複数のデータバスが液晶層を挟持する一対のガラス基板
上に形成されていることを特徴とする請求項７に記載の
マトリクス型画像表示装置。9. A display device comprising: a plurality of display pixel electrodes; a plurality of latches; a plurality of DA converters; a plurality of gate lines; and a plurality of data buses formed on a pair of glass substrates sandwiching a liquid crystal layer. The matrix-type image display device according to claim 7, wherein:
れたＣｌｏｃｋｅｄ インバータからなることを特徴と
する請求項７に記載の画像表示装置。10. The image display device according to claim 7, wherein said plurality of latches comprise a clocked inverter formed of a CMOS.
成された電流切替形からなることを特徴とする請求項７
に記載のマトリクス型画像表示装置。11. The digital-to-analog converter according to claim 7, wherein said plurality of D / A converters are of a current switching type constituted by CMOS.
3. A matrix type image display device according to item 1.
器は薄膜トランジスタで構成され、液晶層を挟持する一
対のガラス基板上に形成されている請求項７に記載のマ
トリクス型画像表示装置。12. The matrix type image display device according to claim 7, wherein said plurality of latches and said plurality of D / A converters are constituted by thin film transistors and formed on a pair of glass substrates sandwiching a liquid crystal layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5890497A JPH10253941A (en) | 1997-03-13 | 1997-03-13 | Matrix type image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5890497A JPH10253941A (en) | 1997-03-13 | 1997-03-13 | Matrix type image display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10253941A true JPH10253941A (en) | 1998-09-25 |
Family
ID=13097803
Family Applications (1)
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|---|---|---|---|
| JP5890497A Pending JPH10253941A (en) | 1997-03-13 | 1997-03-13 | Matrix type image display device |
Country Status (1)
| Country | Link |
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