JPH10250948A - Elevator control device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a device in which a signal inputted to/outputted from a peripheral circuit of another processor can be processed by a processor for maintenance control without giving effects on operation of the whole control device. SOLUTION: In a control device, a plurality of CPU's are used, and common circuits are provided between the CPU's for data communication to control an elevator. To an input circuit 31 as a peripheral circuit of the CPU (A) in an operation control part 1, an auxiliary processing part 32 is provided to output an input signal to a local bus A in the CPU (A) 2 in accordance with an I/O select signal from the CPU (A) 2, and output an I/O signal to a data processing part 33 as a device on a local bus C in the CPU (C) 21 for maintenance control for controlling the CPU (C) 21 in a maintenance control part separately from the CPU (A) 2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この本発明はエレベータの制
御装置に関するものであり、特に、エレベータ制御にお
けるデータ通信方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an elevator control device, and more particularly to a data communication method in elevator control.

【０００２】[0002]

【従来の技術】エレベータは建物内の縦の交通機関とし
て中高層ビルだけでなく小規模ビル、個人住宅にも設置
されるようになっている。近年では設置台数も飛躍的に
増加し、日本国内だけでも数１０万台を超えるようにな
ってきている。2. Description of the Related Art Elevators are installed not only in middle and high-rise buildings but also in small buildings and private houses as vertical transportation in buildings. In recent years, the number of installations has dramatically increased, and the number of installations in Japan alone has exceeded several hundred thousand.

【０００３】また、半導体技術の進歩により、大多数の
エレベータ制御装置は、マイクロコンピュータ（マイク
ロプロセッサ）を複数使用した構成となり、性能向上と
共に制御装置の小型化も進められている。このような装
置においては、複数のマイクロコンピュータは、例え
ば、エレベータの運行制御、モータ制御、エレベータか
ごの処理、エレベータ乗り場の処理、エレベータかご及
び乗り場に設置する表示装置、エレベータの監視装置な
ど多様化する構成に合せて適宜機能分担がなされて分散
処理を行うように設計されている。[0003] Further, with the advance of semiconductor technology, most elevator control devices have a configuration using a plurality of microcomputers (microprocessors), and the miniaturization of the control device is being promoted along with the improvement of performance. In such a device, a plurality of microcomputers are diversified, for example, elevator operation control, motor control, elevator car processing, elevator landing processing, elevator car and display device installed at the landing, elevator monitoring device, etc. It is designed so that distributed processing is performed by appropriately assigning functions according to the configuration to be performed.

【０００４】これらのマイクロコンピュータ回路は専用
の処理を独立で行ってはいるが、当然のことながら主制
御を行うマイクロコンピュータとはデータの交信を行っ
てエレベータとしての運行が行われている。Although these microcomputer circuits independently perform dedicated processing, they naturally operate as elevators by exchanging data with a microcomputer that performs main control.

【０００５】このデータの交信方法としてはマイクロコ
ンピュータ回路間に共通のバスラインを設ける方法や２
つのマイクロコンピュータ回路間でデュアルポートＲＡ
Ｍ（以下「ＤＰ−ＲＡＭ」と称する）で交信する方法や
２つの中央演算素子（以下ＣＰＵと称する）間を直列伝
送で交信する方法などがある。[0005] As a data communication method, a common bus line is provided between microcomputer circuits,
Dual port RA between two microcomputer circuits
M (hereinafter, referred to as “DP-RAM”), a method of communicating between two central processing elements (hereinafter, referred to as CPU) by serial transmission, and the like.

【０００６】図６は、マイクロコンピュータ回路間に共
通のバスライン、すなわちコモンバスを設けて交信を行
うようにしたエレベータ制御装置の装置構成の一部を示
すブロック図である。FIG. 6 is a block diagram showing a part of a device configuration of an elevator control device in which a common bus line, that is, a common bus is provided between microcomputer circuits to perform communication.

【０００７】図に１で示す運行制御部は、マイクロプロ
セッサとしてのＣＰＵ（Ａ）２と、このＣＰＵ（Ａ）２
にローカルバスＡを介して接続されるプログラム記憶部
３（不揮発性の読み出し専用の記憶装置ＥＰ−ＲＯＭ
等）、データの記憶部４（揮発性の読み書き記憶装置Ｒ
ＡＭ等）、設定データ記憶部５（電気的消去可能なＲＯ
ＭであるＥＥ−ＲＯＭ等）、呼び制御部６、かご位置制
御部７等を有する。The operation control unit 1 shown in FIG. 1 includes a CPU (A) 2 as a microprocessor and this CPU (A) 2
Storage unit 3 (a nonvolatile read-only storage device EP-ROM) connected to the
), Data storage unit 4 (volatile read / write storage device R
AM, etc.), setting data storage unit 5 (electrically erasable RO)
M, such as an EE-ROM), a call control unit 6, a car position control unit 7, and the like.

【０００８】これらの記憶部及び制御部３〜７は、前記
ＣＰＵ（Ａ）２が出力するアドレスやデータ及びそれら
の制御信号等、３０本程度の信号によって、ローカルバ
スＡ上で制御されるようになっている。The storage unit and the control units 3 to 7 are controlled on the local bus A by about 30 signals such as addresses and data output from the CPU (A) 2 and their control signals. It has become.

【０００９】一方、図に８で示すモータ制御部では、図
示しないモータを制御するための中核であるＣＰＵ
（Ｂ）９を有し、このＣＰＵ（Ｂ）９が制御するローカ
ルバスＢ上には、このＣＰＵ（Ｂ）９の処理手順を格納
するプログラム記憶部１０、データの保存を行う記憶部
１１、建物単位のデータを格納する設定データ記憶部１
２、速度制御部１３が接続されている。On the other hand, a motor control unit shown in FIG. 8 is a CPU which is a core for controlling a motor (not shown).
(B) 9, a program storage unit 10 for storing the processing procedure of the CPU (B) 9 on a local bus B controlled by the CPU (B) 9, a storage unit 11 for storing data, Setting data storage unit 1 that stores data for each building
2. The speed control unit 13 is connected.

【００１０】また、ＣＰＵ（Ａ）２とＣＰＵ（Ｂ）９
は、それぞれコモンバス制御部１４、１５を介して、共
通のバスラインであるコモンバス１６に接続されてお
り、このコモンバス１６には、ディジタル入力回路とデ
ィジタル出力回路で構成された入出力部１７、及び、Ｒ
ＡＭなどで構成される共通記憶部１８が接続されてい
る。そして、ＣＰＵ（Ａ）２とＣＰＵ（Ｂ）９間は前記
コモンバス１６、共通記憶部１８を介してデータの交信
が行われるようになっている。The CPU (A) 2 and the CPU (B) 9
Are connected to a common bus 16 which is a common bus line via common bus control units 14 and 15, respectively. The common bus 16 includes an input / output unit 17 including a digital input circuit and a digital output circuit, and , R
A common storage unit 18 composed of an AM or the like is connected. Data communication is performed between the CPU (A) 2 and the CPU (B) 9 via the common bus 16 and the common storage unit 18.

【００１１】ところで、最近では、上記のようなエレベ
ータ運行処理のための回路だけではなく、エレベータを
保守管理を専門に受け持つための回路が必要となってき
ている。By the way, recently, not only a circuit for the elevator operation processing as described above, but also a circuit for specializing in maintenance and management of the elevator is required.

【００１２】すなわち、エレベータは２４時間自動運転
で人を輸送する装置であるが、その点検は月単位で行わ
れる。このような装置は他に例が無く、非常に高い信頼
性が要求される。従って、少しの異常も見逃さないシス
テムを構築することが必要である。That is, an elevator is a device for transporting people by automatic operation for 24 hours, and its inspection is performed on a monthly basis. There is no other example of such a device, and very high reliability is required. Therefore, it is necessary to build a system that does not overlook any abnormalities.

【００１３】また、同様にエレベータ設置時におけるエ
レベータの調整においても、保守点検用の情報を用いる
ことで据え付け時間の短縮を図ったり、異常を検出する
機能により故障復旧時間を短縮することなどが行われる
ようになってきている。Similarly, when adjusting the elevator at the time of installing the elevator, the installation time can be shortened by using information for maintenance and inspection, and the failure recovery time can be shortened by a function of detecting an abnormality. Is becoming increasingly common.

【００１４】ところで、前述したコモンバス１６を持た
せてＣＰＵ間の通信を行う方法では、データの入力時間
間隔がそれを処置するＣＰＵの性能で決まってしまうた
め、エレベータの保守管理を充分に行えないおそれがあ
る。In the above-described method of providing communication between CPUs by providing the common bus 16, since the data input time interval is determined by the performance of the CPU that processes the data, the elevator maintenance cannot be sufficiently performed. There is a risk.

【００１５】すなわち、前記運行制御を行うＣＰＵ
（Ａ）２では１００ｍｓ程度の間隔でデータを読みとれ
ば充分な運行制御処理が可能である。しかし、このＣＰ
Ｕ（Ａ）２を用いてエレベータ装置の保守管理を行う場
合、きめ細かな管理を行うためには１０ｍｓのサンプリ
ング間隔でデータを取り込む必要がある。That is, a CPU for performing the operation control
In (A) 2, if the data is read at intervals of about 100 ms, sufficient operation control processing can be performed. However, this CP
When performing maintenance management of an elevator apparatus using U (A) 2, it is necessary to take in data at a sampling interval of 10 ms in order to perform detailed management.

【００１６】これに対処するため、ＣＰＵ（Ａ）２のデ
ータサンプリング間隔を１０ｍｓに設定する方法もある
が、これでは、負荷の関係で運行制御に必要な他の処理
を行えなくなってしまうおそれがある。In order to cope with this, there is a method of setting the data sampling interval of the CPU (A) 2 to 10 ms. However, in this case, there is a possibility that other processes necessary for operation control cannot be performed due to the load. is there.

【００１７】そこで、この図６に示すように、コモンバ
ス１６に保守管理部２０を接続し、保守管理用のマイク
ロプロセッサであるＣＰＵ（Ｃ）２１を用いてエレベー
タの異常発見などの保守管理処理を専用で行うようにす
る方法がある。このＣＰＵ（Ｃ）２１は、ローカルバス
Ｃ及びコモンバス制御部２２を介して前記コモンバス１
６に接続されている。また、このローカルバスＣには、
前記ＣＰＵ（Ｃ）２１によって制御されるプログラム記
憶部２３やデータの記憶部２４等の周辺回路が設けられ
ている。このＣＰＵ（Ｃ）２１は、前記入出力部１７等
に入力されたデータをコモンバス１６及びローカルバス
Ｃを介して取り込み、運行保守を行うものであり、エレ
ベータの運転回数・時間などの基本情報の管理の他に、
走行において異常の予知がないか予防保全を行う機能を
持たせる必要がある。Therefore, as shown in FIG. 6, a maintenance management unit 20 is connected to the common bus 16, and maintenance management processing such as abnormality detection of an elevator is performed using a CPU (C) 21 which is a maintenance management microprocessor. There is a way to do it exclusively. The CPU (C) 21 communicates with the common bus 1 via the local bus C and the common bus control unit 22.
6 is connected. Also, this local bus C
Peripheral circuits such as a program storage unit 23 and a data storage unit 24 controlled by the CPU (C) 21 are provided. The CPU (C) 21 fetches data input to the input / output unit 17 and the like via the common bus 16 and the local bus C, and performs operation and maintenance. The CPU (C) 21 stores basic information such as the number of times and time of elevator operation. Besides management,
It is necessary to provide a function to perform preventive maintenance for predicting abnormalities in running.

【００１８】しかしながら、このような構成では、コモ
ンバス１６にかかる負荷が重くなってしまうという問題
点がある。すなわちコモンバス１６は複数のＣＰＵ
（Ａ）２〜（Ｃ）２１の共通回路であるために一つのＣ
ＰＵがそのコモンバス１６にアクセスしている間は他の
ＣＰＵは待機しなければならないということがある。こ
の結果、このエレベータ制御装置全体の処理時間が長く
なってしまいエレベータの運転に影響を与えてしまう問
題がある。However, such a configuration has a problem that the load on the common bus 16 becomes heavy. That is, the common bus 16 includes a plurality of CPUs.
(A) Two common circuits of (C) 21
While the PU is accessing its common bus 16, other CPUs may have to wait. As a result, there is a problem that the processing time of the entire elevator control device becomes longer, which affects the operation of the elevator.

【００１９】一方、図７は、共通記憶部として前記ＤＰ
−ＲＡＭ２５、２６を用いて交信を行うようにしたエレ
ベータの制御装置を示すブロック図である。なお、図６
と同様の構成要素には同一符号を付し、また、データの
交信に関係のない構成要素の図示は省略している。FIG. 7 shows the DP as a common storage unit.
-It is a block diagram which shows the control apparatus of the elevator which made it communicate using RAM25,26. FIG.
The same components as those described above are denoted by the same reference numerals, and components that are not related to data communication are not shown.

【００２０】図に２７で示すのは、ＣＰＵ（Ａ）２の周
辺回路としてのデジタル入力回路である。このディジタ
ル入力回路２７は入力信号を受けるパラレルデータ入力
部２８とこのパラレルデータ入力部からのデータを受け
前記ローカルバスＡに出力する入力データ保持部２９と
を有する。A digital input circuit 27 is shown as a peripheral circuit of the CPU (A) 2 in FIG. The digital input circuit 27 has a parallel data input section 28 for receiving an input signal and an input data holding section 29 for receiving data from the parallel data input section and outputting the data to the local bus A.

【００２１】なお、前記入力データ保持部２９はＣＰＵ
（Ａ）２からのＩ／Ｏセレクト信号を受けてデータ交信
のタイミングをとっている。この制御装置において、運
行制御用のＣＰＵ（Ａ）２のデータサンプリング間隔
は、前述したように１００ｍｓ程度であり、サンプリン
グされた入力信号は前記ＤＰ−ＲＡＭ２５、２９に記載
されることによりＣＰＵ（Ｂ）９及びＣＰＵ（Ｃ）２１
はその入力信号の内容を知ることができるようになって
いる。The input data holding unit 29 is a CPU.
(A) The timing of data communication is set by receiving the I / O select signal from 2. In this control device, the data sampling interval of the operation control CPU (A) 2 is about 100 ms as described above, and the sampled input signals are written in the DP-RAMs 25 and 29 to thereby control the CPU (B). 9) and CPU (C) 21
Can know the content of the input signal.

【００２２】しかしこのような構成であっても、結局、
保守点検用のＣＰＵ（Ｃ）２１は、運行制御用のＣＰＵ
（Ａ）２が保持するデータをＤＰ−ＲＡＭ２６を介して
受け取るわけであるから、必要とするサンプリング間隔
のデータを得るためには、やはりＣＰＵ（Ａ）２のデー
タサンプリング間隔を短くしなければならず、このＣＰ
Ｕ（Ａ）２の負荷が重くなってしまう問題点がある。However, even with such a configuration, after all,
The CPU (C) 21 for maintenance and inspection is a CPU for operation control.
(A) Since the data held by 2 is received via the DP-RAM 26, the data sampling interval of the CPU (A) 2 must also be shortened in order to obtain data at the required sampling interval. This CP
There is a problem that the load of U (A) 2 becomes heavy.

【００２３】また、上記とは別の交信方法として、前述
したように、ＣＰＵ同士を直接接続して直列伝送を行う
方法もあるが、この方法では、保守用のＣＰＵを新たに
設ける場合には専用の直列伝送回路を別に独立して設け
る必要があるため、直列伝送に要するＣＰＵの負荷が増
大する欠点がある。As another communication method different from the above, there is a method of performing serial transmission by directly connecting CPUs as described above. In this method, when a maintenance CPU is newly provided, Since it is necessary to provide a dedicated serial transmission circuit separately and independently, there is a disadvantage that the load on the CPU required for serial transmission increases.

【００２４】[0024]

【発明が解決しようとする課題】以上述べたように、エ
レベータ制御装置で、複数のプロセッサ（ＣＰＵ）のデ
ータの交信を行う場合、保守点検用に用いるプロセッサ
が必要とするデータサンプリング間隔は、他のプロセッ
サのデータサンプリング間隔よりも短いということがあ
り、これに対処しようとすると、システム全体の負荷が
増加してしまうという欠点があった。As described above, when data is exchanged between a plurality of processors (CPUs) in an elevator control device, the data sampling intervals required by the processors used for maintenance and inspection are different. In some cases, the data sampling interval is shorter than the processor's data sampling interval. Attempting to cope with this problem has the disadvantage that the load on the entire system increases.

【００２５】この発明は、このような事情に鑑みてなさ
れたものであり、制御装置全体の運転に影響を与えるこ
となく、他のプロセッサの周辺回路に入出力される信号
を保守管理用のプロセッサで処理できるエレベータの制
御装置を提供することを目的とするものである。The present invention has been made in view of the above-mentioned circumstances, and has been described in view of the fact that a signal input / output to / from a peripheral circuit of another processor is maintained without affecting the operation of the entire control device. It is an object of the present invention to provide an elevator control device that can perform processing by using an elevator.

【００２６】[0026]

【課題を解決するための手段】この発明は、複数のプロ
セッサを用い、各プロセッサ間で共通の回路を設けてデ
ータの交信を行いエレベータの制御を行うエレベータの
制御装置において、少なくとも一以上のプロセッサの周
辺回路に対して、保守管理用のプロセッサが、当該プロ
セッサと独立に制御できる回路を有することを特徴とす
るエレベータの制御装置である。SUMMARY OF THE INVENTION The present invention relates to an elevator control apparatus for controlling an elevator by using a plurality of processors and providing a common circuit between the processors to exchange data and control the elevator. An elevator control apparatus characterized in that a maintenance management processor has a circuit that can be controlled independently of the peripheral circuit of the elevator.

【００２７】第１に、前記保守管理用のプロセッサが独
立に制御できる回路は、前記当該プロセッサの周辺回路
であるデータ入力回路に接続されたシフトレジスタと、
そのシフトレジスタの直列データを読みとる手段とを有
するものであることが好ましい。First, a circuit which can be independently controlled by the maintenance management processor includes: a shift register connected to a data input circuit which is a peripheral circuit of the processor;
And means for reading serial data of the shift register.

【００２８】また、第２に、前記エレベータの制御装置
において、前記当該プロセッサの異常を検出する異常検
出部をさらに有し、この異常検出部は、前記当該プロセ
ッサによる前記周辺回路へのデータ送出を切り離し、前
記保守管理用のプロセッサが独立に制御できる回路から
前記周辺回路へのデータの送出を行わせる手段を有する
ことが好ましい。そして、この場合、前記保守管理用の
プロセッサが独立に制御できる回路は、前記当該プロセ
ッサの周辺回路であるデータ出力回路に接続されたシフ
トレジスタと、そのシフトレジスタへ直列データを送出
する手段とを有することが好ましい。Secondly, the elevator control device further includes an abnormality detecting section for detecting an abnormality of the processor, and the abnormality detecting section transmits data to the peripheral circuit by the processor. It is preferable that a means for disconnecting and transmitting data from a circuit which can be independently controlled by the maintenance management processor to the peripheral circuit be provided. In this case, the circuit that can be independently controlled by the maintenance management processor includes a shift register connected to a data output circuit that is a peripheral circuit of the processor, and a unit that sends serial data to the shift register. It is preferred to have.

【００２９】第３に、前記保守管理用のプロセッサが独
立に制御できる回路は、前記当該プロセッサの周辺回路
である記憶部に接続され、この記憶部に定期的にアクセ
スする手段と、前記記憶部の内容をクロックに同期して
直列データに変換し、前記保守管理用のプロセッサへ転
送する手段とを有することが好ましい。Third, a circuit which can be independently controlled by the maintenance management processor is connected to a storage unit which is a peripheral circuit of the processor, and means for periodically accessing the storage unit; Means for converting the content of the data into serial data in synchronization with a clock, and transferring the serial data to the maintenance management processor.

【００３０】[0030]

【発明の実施の形態】以下、この発明の一実施形態を図
１〜図５を参照して説明する。まず、第１の実施形態を
図１を参照して説明する。この図１は、従来例の項に図
６で示した制御装置と同様に、各ＣＰＵ間の交信をコモ
ンバスを介して行う制御装置に関するものである。な
お、従来例の項で図６を用いて説明した構成要素と同様
の構成要素には同一符号を付し、また、図６に示した構
成要素のうちデータの交信に関係のない構成要素の図示
は省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. First, a first embodiment will be described with reference to FIG. FIG. 1 relates to a control device for performing communication between CPUs via a common bus, similarly to the control device shown in FIG. 6 in the section of the conventional example. The same components as those described with reference to FIG. 6 in the section of the conventional example are denoted by the same reference numerals, and among the components shown in FIG. 6, components which are not related to data communication. Illustration is omitted.

【００３１】この実施形態では、図に３１で示す入力回
路（入出力回路）をＣＰＵ（Ａ）２のローカルバスＡ上
に設けられた補助処理部３２に接続すると共に、保守点
検用のＣＰＵ（Ｃ）２１のローカルバスＣ上に、前記補
助処理部３２との交信を行うデータ処理部３３及びその
データの処理手順を記憶したデータ処理手順記憶部３４
を設けたものである。In this embodiment, an input circuit (input / output circuit) indicated by reference numeral 31 in FIG. 1 is connected to an auxiliary processing unit 32 provided on a local bus A of the CPU (A) 2 and a maintenance inspection CPU ( C) A data processing unit 33 that communicates with the auxiliary processing unit 32 and a data processing procedure storage unit 34 that stores a processing procedure of the data on the local bus C of 21.
Is provided.

【００３２】このような構成によれば、前記補助処理部
３２は、前記ＣＰＵ（Ａ）２とＣＰＵ（Ｃ）２１の両方
によって制御できる構成となる。すなわち、前記補助処
理部３２は、ＣＰＵ（Ａ）２からのＩ／Ｏセレクト信号
を受けることにより前記入力回路３１からの入力信号を
ＣＰＵ（Ａ）２用のローカルバスＡ上に出力すると共
に、同時にＣＰＵ（Ｃ）２１用の信号であるＩ／Ｏ信号
をローカルバスＣ上の前記データ処理部３３に送出す
る。このとき、ＣＰＵ（Ａ）２は、前記ＣＰＵ（Ｃ）２
１の処理に必要なデータサンプリング間隔に対応するＩ
／Ｏ信号を生成するようにする。According to such a configuration, the auxiliary processing unit 32 can be controlled by both the CPU (A) 2 and the CPU (C) 21. That is, the auxiliary processing unit 32 outputs an input signal from the input circuit 31 to the local bus A for the CPU (A) 2 by receiving an I / O select signal from the CPU (A) 2, At the same time, it sends an I / O signal, which is a signal for the CPU (C) 21, to the data processing unit 33 on the local bus C. At this time, the CPU (A) 2
1 corresponding to the data sampling interval required for the processing of
/ O signal is generated.

【００３３】前記データ処理部３３は、前記ＵＰＵ
（Ｃ）２１のローカルバスＣ上の機器として作動し、前
記補助処理部３２からのパラレル信号であるＩ／Ｏ信号
２４より入力信号を読みとるようになっている。The data processing unit 33 includes the UPU
(C) It operates as a device on the local bus C 21 and reads an input signal from an I / O signal 24 which is a parallel signal from the auxiliary processing unit 32.

【００３４】次に、図２に示すタイミングチャートを用
いてこの制御装置におけるデータの読み取りを説明す
る。図２（ａ）は、入出力部に入力されるデータα及び
データβを示したものである。図２（ｂ）は、ＣＰＵ
（Ａ）２のデータサンプリングのタイミングを示すもの
であり、これによりＣＰＵ（Ａ）２に読み込まれたデー
タは図２（ｃ）にそれぞれ示すデータα′及びデータ
β′となる。Next, reading of data in the control device will be described with reference to a timing chart shown in FIG. FIG. 2A shows data α and data β input to the input / output unit. FIG. 2B shows the CPU.
(A) 2 shows the data sampling timing, whereby the data read into the CPU (A) 2 becomes data α ′ and data β ′ shown in FIG. 2 (c), respectively.

【００３５】さらに、図２（ｄ）は、ＣＰＵ（Ｃ）２１
のデータサンプリングのタイミングを示すものであり、
これにより前記データ処理部３３を介してＣＰＵ（Ｃ）
２１に読み込まれたデータは、図２（ｅ）にそれぞれ示
すデータα′′及びデータβ′′となる。FIG. 2D shows the CPU (C) 21.
Indicates the data sampling timing of
As a result, the CPU (C) via the data processing unit 33
The data read into 21 are data α ″ and data β ″ shown in FIG.

【００３６】この図に示すように、ＣＰＵ（Ｃ）２１
は、より正確にデータを読みとることができる。すなわ
ち、ＣＰＵ（Ａ）２は運行制御に必要かつ十分なデータ
サンプリングタイミング（例えば１００ｍｓ間隔）でデ
ータを読み込んでいる。一方、ＣＰＵ（Ｃ）２１は、エ
レベータの保守管理を行うためものであり、信号の異常
な変化を察知し将来の重大事故にそなえるため、信号の
正常変化だけでなくインターバルの短い変化に追従する
必要がある。このため、前記ＣＰＵ（Ａ）２よりも短い
データサンプリングタイミング（例えば１０ｍｓ）でデ
ータを読み込んでいるのである。As shown in this figure, the CPU (C) 21
Can read data more accurately. That is, the CPU (A) 2 reads data at a data sampling timing necessary and sufficient for the operation control (for example, at 100 ms intervals). On the other hand, the CPU (C) 21 is for performing maintenance and management of the elevator. In order to detect an abnormal change of the signal and prepare for a future serious accident, the CPU (C) 21 follows not only a normal change of the signal but also a short change of the interval. There is a need. Therefore, data is read at a data sampling timing (for example, 10 ms) shorter than that of the CPU (A) 2.

【００３７】このような構成によれば、ＣＰＵ（Ｃ）２
１は、コモンバス１６を介さずに前記入力信号を受け取
り、サンプリングすることができるから、ＣＰＵ（Ａ）
２の動作に影響を与えることなく、また、コモンバス１
６の負荷を増加させることなく必要な処理を行うことが
できる。従って、この第１の実施形態のエレベータ制御
装置によれば、エレベータ制御に影響を及ぼすことな
く、精度の高い保守管理制御を実現することができる効
果がある。According to such a configuration, the CPU (C) 2
1 can receive and sample the input signal without passing through the common bus 16, so that the CPU (A)
2 without affecting the operation of the common bus 1
6 can perform necessary processing without increasing the load. Therefore, according to the elevator control device of the first embodiment, there is an effect that highly accurate maintenance management control can be realized without affecting the elevator control.

【００３８】次に、この発明の第２の実施形態を図３に
基づいて説明する。この図３に示す制御装置は、従来例
の項で図７に示したものと同様に、各ＣＰＵ間の交信を
ＤＰ−ＲＡＭ２５、２６を介して行うものである。な
お、従来例の項で図６及び図７を用いて説明した構成要
素と同様の構成要素には同一符号を付し、また、図７に
示した構成要素のうちデータの交信に関係のない構成要
素の図示は省略する。Next, a second embodiment of the present invention will be described with reference to FIG. The control device shown in FIG. 3 communicates between the CPUs via the DP-RAMs 25 and 26, similarly to the control device shown in FIG. The same components as those described with reference to FIGS. 6 and 7 in the section of the conventional example are denoted by the same reference numerals, and among the components shown in FIG. 7, they have no relation to data communication. Illustration of the components is omitted.

【００３９】この図に２８で示すのは、入力回路として
のパラレルデータ入力部であり、ディジタル信号やアナ
ログ信号で構成される入力信号を外部から受信する。こ
のパラレルデータ入力部１８により受信されたデータ
は、ＣＰＵ（Ａ）２のローカルバスＡ上の機器である入
力データ保持部３６及び、図に３７で示すシフトレジス
タに送出される。The reference numeral 28 in the figure denotes a parallel data input section as an input circuit, which receives an input signal composed of a digital signal or an analog signal from the outside. The data received by the parallel data input unit 18 is sent to an input data holding unit 36, which is a device on the local bus A of the CPU (A) 2, and a shift register 37 shown in FIG.

【００４０】また、この入力データ保持部３６は、ＣＰ
Ｕ（Ａ）２からのＩ／Ｏセレクト信号によって前記パラ
レルデータ入力部２８からの入力信号をＣＰＵ（Ａ）２
のローカルバスＡ上に出力するようになっている。な
お、このＩ／Ｏセレクト信号は、前記第１の実施形態と
は異なり、このＣＰＵ（Ａ）２のデータサンプリング間
隔に対応するものとなっている。The input data holding unit 36 is provided with a CP
The input signal from the parallel data input unit 28 is sent to the CPU (A) 2 by an I / O select signal from the U (A) 2.
On the local bus A. Note that, unlike the first embodiment, the I / O select signal corresponds to the data sampling interval of the CPU (A) 2.

【００４１】また、前記シフトレジスタ３７は、ＣＰＵ
（Ｃ）２１のローカルバスＣ上の機器であるデータ処理
部３９に接続され、このＣＰＵ（Ｃ）２１のクロック信
号に基づき、このＣＰＵ（Ｃ）２１のデータサンプリン
グ間隔で前記入力信号を直列信号に変換して前記データ
処理部３９に出力する。また、データ処理部３９は受け
取った直列信号を変換しＣＰＵ（Ｃ）２１のローカルバ
スＣ上に出力する。The shift register 37 has a CPU
(C) 21 is connected to a data processing unit 39 which is a device on the local bus C, and based on the clock signal of the CPU (C) 21, converts the input signal into a serial signal at a data sampling interval of the CPU (C) 21. And outputs it to the data processing unit 39. Further, the data processing unit 39 converts the received serial signal and outputs it on the local bus C of the CPU (C) 21.

【００４２】また、前記ＣＰＵ（Ｃ）２１のローカルバ
スＣ上には、そのデータの処理手順を記憶するデータ処
理手順記憶部４０が設けられている。このような構成に
よれば、保守管理用のＣＰＵ（Ｃ）２１は、ＣＰＵ
（Ａ）２からＩ／Ｏセレクト信号２０によらず入力信号
の状態をサンプリングすることができる。従って、第１
の実施形態と比較してさらにＣＰＵ（Ａ）２の負荷を軽
減できる効果がある。On the local bus C of the CPU (C) 21, a data processing procedure storage section 40 for storing the processing procedure of the data is provided. According to such a configuration, the maintenance management CPU (C) 21
(A) The state of the input signal can be sampled from 2 regardless of the I / O select signal 20. Therefore, the first
There is an effect that the load on the CPU (A) 2 can be further reduced as compared with the embodiment.

【００４３】なお、第１の発明の実施例と比べると入力
信号を直列信号に変換してＣＰＵ（Ｃ）２１に伝送する
分、処理の遅れは発生するかもしれないが、シフトレジ
スタ３７を用いた構成であるために３本程度の信号のみ
で実施可能であり、ＣＰＵ（Ｃ）２１の負荷は軽くな
る。Although the input signal is converted into a serial signal and transmitted to the CPU (C) 21 as compared with the first embodiment, a processing delay may occur. The configuration can be implemented with only about three signals, and the load on the CPU (C) 21 is reduced.

【００４４】また、このような構成によれば、エレベー
タ制御上問題であったモータ駆動用のインバータ回路か
らのノイズの影響を小さくすることができる効果もあ
る。次に、この発明の第３の実施形態を図４を参照して
説明する。なお、この実施形態のエレベータ制御装置
は、第２の実施形態と同様にＣＰＵ間の交信をＤＰ−Ｒ
ＡＭ２５、２６を介して行うものである。前記第２の実
施形態と同一の構成要素については同一符号を付してそ
の詳しい説明は省略する。According to such a configuration, there is also an effect that the influence of noise from the inverter circuit for driving the motor, which is a problem in elevator control, can be reduced. Next, a third embodiment of the present invention will be described with reference to FIG. Note that the elevator control device of this embodiment exchanges communication between CPUs with the DP-R as in the second embodiment.
This is performed via the AMs 25 and 26. The same components as those in the second embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.

【００４５】この図において、図に４１で示すのは、デ
ジタル出力回路としてのドライバ回路である。このエレ
ベータ制御装置は、エレベータの制御において、通常Ｃ
ＰＵ（Ａ）２が出力データ保持部４２を介して制御して
いるドライバ回路４１を、ＣＰＵ（Ａ）２が異常となっ
たときに保守管理用のＣＰＵ（Ｃ）２１でバックアップ
制御するように構成されたものである。In this figure, reference numeral 41 denotes a driver circuit as a digital output circuit. This elevator control device usually uses C
The driver circuit 41 controlled by the PU (A) 2 via the output data holding unit 42 is backed up by the maintenance management CPU (C) 21 when the CPU (A) 2 becomes abnormal. It is composed.

【００４６】図に４３で示すのは、ＣＰＵ（Ａ）２の異
常を検知するＣＰＵ異常検知部である。このＣＰＵ異常
検知部４３は、ＣＰＵ（Ａ）２のローカルバスＡ上の装
置であり、一般にウォッチドックと呼ばれる回路で構成
される。このＣＰＵ異常検知部４３は、前記ＣＰＵ
（Ａ）２に異常が発生したことを検知したならば、前記
出力データ保持部４２に対してドライバ回路４１への信
号の出力を禁止する指令を発する。一方、前記ＣＰＵ異
常検知部４３は、図に４４で示す補助処理部に対しドラ
イバ回路４１への信号の出力を許可する指令を発する。The reference numeral 43 in the figure denotes a CPU abnormality detecting section for detecting an abnormality of the CPU (A) 2. The CPU abnormality detection unit 43 is a device on the local bus A of the CPU (A) 2 and is configured by a circuit generally called a watchdog. The CPU abnormality detection unit 43 is provided with the CPU
(A) If it is detected that an abnormality has occurred in 2, a command is issued to the output data holding unit 42 to inhibit the output of a signal to the driver circuit 41. On the other hand, the CPU abnormality detection unit 43 issues a command to permit the output of a signal to the driver circuit 41 to the auxiliary processing unit indicated by 44 in FIG.

【００４７】この補助処理部４４は、ＣＰＵ（Ｃ）２１
のローカルバスＣ上に接続された前記データ処理部３９
からの直列信号を受け、これを内蔵するシフトレジスタ
によりパラレルデータに変換し、前記ドライバ回路４１
に送出する機能を有する。The auxiliary processing unit 44 is provided for the CPU (C) 21
Data processing unit 39 connected on the local bus C
, And converts the serial signal into parallel data by a built-in shift register.
Has the function of sending to

【００４８】このような構成において、前記ＣＰＵ
（Ａ）２に異常が検出されたならば、そのことを、前記
ＤＰ−ＲＡＭ２６を介して前記ＣＰＵ（Ｃ）２１が知る
ことができる。ＣＰＵ（Ｃ）２１は、これに基づいてＣ
ＰＵ（Ａ）２をバックアップし、制御に必要なデータを
前記データ処理部３９を介して補助処理部４４に送出す
る。補助処理部４４は、前記ＣＰＵ異常検知部４３から
の信号送出許可指令に基づき、前記補助処理部４４から
受け取った信号をドライバ回路４１に出力する。In such a configuration, the CPU
(A) If an abnormality is detected in 2, the CPU (C) 21 can know the abnormality through the DP-RAM 26. Based on this, the CPU (C) 21
The PU (A) 2 is backed up, and data necessary for control is sent to the auxiliary processing unit 44 via the data processing unit 39. The auxiliary processing unit 44 outputs a signal received from the auxiliary processing unit 44 to the driver circuit 41 based on a signal transmission permission command from the CPU abnormality detection unit 43.

【００４９】このような構成によれば、以下の効果があ
る。すなわち、ディジタル出力回路としてのドライバ回
路４１は第１、第２の実施形態で説明した入力回路とは
異なり、共通化できない回路であり、ＣＰＵ（Ａ）２が
異常になった場合にはこのＣＰＵ（Ａ）２が制御してい
たディジタル出力部はリセット状態となり、他のＣＰＵ
からでは制御が不能になる。According to such a configuration, the following effects can be obtained. That is, unlike the input circuit described in the first and second embodiments, the driver circuit 41 as a digital output circuit is a circuit that cannot be shared, and when the CPU (A) 2 becomes abnormal, this CPU (A) The digital output section controlled by 2 is reset, and the other CPU
Control becomes impossible from the beginning.

【００５０】しかしながら、この実施形態の構成によれ
ば、ＣＰＵ（Ａ）２に異常が発生した場合であっても、
ＣＰＵ（Ｃ）２１でバックアップしてドライバ回路４１
の制御を行うことができる。この結果、入出力部を各Ｃ
ＰＵ（Ａ）、（Ｃ）単位に持つ必要がなく、またコモン
バス１６を介して交信する場合のようにお互いのＣＰＵ
の動作時間を遅らせることなく必要な処理を行える効果
がある。However, according to the configuration of this embodiment, even if an abnormality occurs in the CPU (A) 2,
Backup by the CPU (C) 21 and driver circuit 41
Can be controlled. As a result, the input / output unit
It is not necessary to have each of the PUs (A) and (C).
Thus, there is an effect that necessary processing can be performed without delaying the operation time.

【００５１】さらに、このような構成によれば、共通部
であるディジタル出力回路（ドライバ回路４１）を１つ
だけ設ければ良いから、この制御装置を構成するのに必
要な基板の面積を小さくすることができ、製造コストも
低減することができる。Further, according to such a configuration, only one digital output circuit (driver circuit 41), which is a common part, needs to be provided, so that the area of the board necessary for configuring this control device is reduced. And the manufacturing cost can be reduced.

【００５２】また、従来では一旦電磁リレーの接点など
に変換した後にバックアップしていた回路が不要にな
り、コストを低下させることができる。次に、この発明
の第４の実施形態について図５を参照して説明する。In addition, a circuit which is conventionally backed up after being converted into a contact of an electromagnetic relay or the like is no longer necessary, and the cost can be reduced. Next, a fourth embodiment of the present invention will be described with reference to FIG.

【００５３】この第４の実施形態は、運転制御用のＣＰ
Ｕ（Ａ）２が制御している設定データ記憶部５であるＥ
Ｅ−ＲＯＭを複数のＣＰＵで共通化するものである。一
般にこのＥＥ−ＲＯＭ５は運行制御用に必要なものであ
り、モータ制御用などのＣＰＵ（Ｂ）９にはほとんど必
要のないものである。In the fourth embodiment, the operation control CP
E which is a setting data storage unit 5 controlled by U (A) 2
The E-ROM is shared by a plurality of CPUs. Generally, the EE-ROM 5 is necessary for operation control, and is hardly necessary for the CPU (B) 9 for motor control or the like.

【００５４】ところが保守用のＣＰＵ（Ｃ）２１では、
速度調整など現地においてＥＥ−ＲＯＭ５の内容を変更
した場合等に、これを保守管理するためこのＥＥ−ＲＯ
Ｍ５の記憶する設定データを読み込む必要がある。しか
しながら、図６に示した従来の構成では、このＥＥ−Ｒ
ＯＭ５の内容をＣＰＵ（Ｃ）２１が直接読み取ることは
できず、コモンバス１６を介して受信する必要があっ
た。このため、前述したように、運行制御用のＣＰＵ
（Ａ）２及びコモンバス１６に負担がかかるということ
があった。However, in the maintenance CPU (C) 21,
When the contents of the EE-ROM 5 are changed at the site such as speed adjustment, etc., this EE-RO is used for maintenance management.
It is necessary to read the setting data stored in M5. However, in the conventional configuration shown in FIG.
The contents of the OM 5 cannot be read directly by the CPU (C) 21, and had to be received via the common bus 16. Therefore, as described above, the operation control CPU
(A) There was a case where a burden was imposed on 2 and the common bus 16.

【００５５】このような問題点を解決するための構成と
して、この実施形態では、設定データ記憶部５に、この
記憶部５の内容をＣＰＵ（Ｃ）２１に転送するための補
助処理部４６を接続したものである。As a configuration for solving such a problem, in this embodiment, an auxiliary processing unit 46 for transferring the contents of the storage unit 5 to the CPU (C) 21 is provided in the setting data storage unit 5. Connected.

【００５６】ＣＰＵ（Ａ）２は、共通データ処理手順記
憶部４７に記憶された手順により、設定データ記憶部５
の全領域を定期的にアクセスする。この結果、設定デー
タ記憶部５の全データはローカルバスＡ上に出力される
ことになるが、この時に補助処理部４６は、当該データ
を内蔵するシフトレジスタにより直列信号へ変換し、Ｃ
ＰＵ（Ｃ）２１のローカルバスＣ上に設けられたデータ
処理部４８に転送する。この転送は、このＣＰＵ（Ｃ）
の内部クロックに同期して行われる。このデータ処理部
４８は、直列信号をパラレルデータに変換した後、ＣＰ
Ｕ（Ｃ）２１のローカルバスＣ上に送出する。The CPU (A) 2 uses the procedure stored in the common data processing procedure storage section 47 to execute the setting data storage section 5.
To access the entire area on a regular basis. As a result, all the data in the setting data storage unit 5 is output on the local bus A. At this time, the auxiliary processing unit 46 converts the data into a serial signal by a built-in shift register,
The data is transferred to the data processing unit 48 provided on the local bus C of the PU (C) 21. This transfer is performed by this CPU (C)
This is performed in synchronization with the internal clock of. The data processing unit 48 converts the serial signal into parallel data,
It is sent out on the local bus C of U (C) 21.

【００５７】なお、この発明では共通データ処理手順記
憶部４７に格納された処理手順によりＣＰＵ（Ａ）２の
信号を順序をもって発生させる。これによってＣＰＵ
（Ａ）２は自己の処理をまとめて実行するだけの負荷増
大だけで済むことになる。In the present invention, the signals of the CPU (A) 2 are generated in order according to the processing procedure stored in the common data processing procedure storage unit 47. This allows the CPU
(A) 2 only needs to increase the load to execute its own processing collectively.

【００５８】例えば設定データ記憶部４の大きさが４Ｋ
バイトであった場合にはも４Ｋバイト分アドレスを発生
するといった手段が共通データ処理手順としてプログラ
ムされる。この処理ステップは１０ｍｓ程度の負荷増大
にしかならず、先述のＩ／Ｏの転送に比べ、ＥＥ−ＲＯ
Ｍのチェックインターバルとしては充分である。For example, if the size of the setting data storage unit 4 is 4K
In the case of a byte, means for generating an address for 4 Kbytes is programmed as a common data processing procedure. This processing step only increases the load by about 10 ms. Compared to the above-mentioned I / O transfer, the EE-RO
The check interval for M is sufficient.

【００５９】また直列信号は１メモリサイクル内に伝送
が完了する必要があるが、同一基板内でのデータ転送で
あるので耐ノイズを考えた場合にも問題はない。また、
この機能自体はバスラインをコモンバスとすることも実
施可能であるが、本発明の構成とすることにより、保守
用のＣＰＵ（Ｃ）２１はＥＥ−ＲＯＭ５の読み込みのみ
を行うため、コモンバスを経由した場合の誤書き込みの
影響がなくなり、安定した保守機能が実現できる。The transmission of a serial signal must be completed within one memory cycle. However, since data is transferred within the same substrate, there is no problem even if noise resistance is considered. Also,
Although this function itself can be implemented by using the bus line as a common bus, the configuration of the present invention allows the maintenance CPU (C) 21 to read only the EE-ROM 5 and passes through the common bus. In this case, the effect of erroneous writing is eliminated, and a stable maintenance function can be realized.

【００６０】なお、以上の説明は電気的消去可能な記憶
装置であるＥＥ−ＲＯＭに限定されるものではなく、電
気的一括消去可能な記憶装置（フラッシュＲＯＭ）、バ
ッテリにてバックアップされたＲＡＭなども容易に実施
可能である。The above description is not limited to an EE-ROM which is an electrically erasable storage device, but may be an electrically erasable storage device (flash ROM), a battery-backed RAM, and the like. Can also be easily implemented.

【００６１】また説明は他のＣＰＵに対して直列信号に
よるシフトレジスタでデータ伝送する方法について述べ
たが、当然、非同期直列信号や他の直列伝送手段や並列
信号であってもかまわない。In the above description, a method for transmitting data to another CPU by a shift register using a serial signal has been described. However, an asynchronous serial signal, other serial transmission means, or a parallel signal may be used.

【００６２】また、この第４の実施形態では、ＣＰＵ
（Ａ）２がアドレスを発行する例について述べたがＤＭ
ＡなどのＣＰＵが直接実行しない処理でも充分である。
さらに、その他の構成要素についても、この発明の要旨
を変更しない範囲で種々変形可能である。In the fourth embodiment, the CPU
(A) An example in which 2 issues an address has been described.
A process such as A that is not directly executed by the CPU is sufficient.
Further, other components can be variously modified without changing the gist of the present invention.

【００６３】[0063]

【発明の効果】以上説明したように、この発明によれ
ば、複数のプロセッサを用い、各プロセッサ間で共通の
回路を設けてデータの交信を行いエレベータの制御を行
うエレベータの制御装置において、少なくとも一以上の
プロセッサの周辺回路に対して、保守管理用のプロセッ
サが、当該プロセッサと独立に制御できる回路を設けた
ことにより、前記保守管理用のデータのサンプリングの
際に、前記当該プロセッサの負荷やプロセッサ間のコモ
ンバスの負荷を増大させることを有効に防止でき、かつ
保守管理機能を良好に発揮できる効果がある。As described above, according to the present invention, at least an elevator control apparatus for controlling an elevator by using a plurality of processors, providing a common circuit between the processors, exchanging data, and controlling the elevator. With respect to the peripheral circuits of one or more processors, a processor for maintenance management is provided with a circuit that can be controlled independently of the processor. It is possible to effectively prevent an increase in the load on the common bus between the processors, and to effectively exert the maintenance management function.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施形態のエレベータ制御装
置を示すブロック図。FIG. 1 is a block diagram showing an elevator control device according to a first embodiment of the present invention.

【図２】同じく、エレベータ制御装置によるデータのサ
ンプリングを説明するタイムチャート。FIG. 2 is a time chart for explaining data sampling by the elevator control device.

【図３】第２の実施形態のエレベータ制御装置を示すブ
ロック図。FIG. 3 is a block diagram showing an elevator control device according to a second embodiment.

【図４】第３の実施形態のエレベータ制御装置を示すブ
ロック図。FIG. 4 is a block diagram showing an elevator control device according to a third embodiment.

【図５】第４の実施形態のエレベータ制御装置を示すブ
ロック図。FIG. 5 is a block diagram showing an elevator control device according to a fourth embodiment.

【図６】従来のエレベータ制御装置を示すブロック図。FIG. 6 is a block diagram showing a conventional elevator control device.

【図７】同じく、従来のエレベータ制御装置を示すブロ
ック図。FIG. 7 is a block diagram showing a conventional elevator control device.

【符号の説明】[Explanation of symbols]

２…運行制御用のＣＰＵ（Ａ）（当該プロセッサ） ２１…保守管理用のＣＰＵ（Ｃ）（保守管理用のプロセ
ッサ） ３１…入力回路（周辺回路） ３２…補助処理部（保守管理用のプロセッサが独立に制
御できる回路） ３７…シフトレジスタ（保守管理用のプロセッサが独立
に制御できる回路） ４１…ドライバ回路（周辺回路、出力回路） ４３…ＣＰＵ異常検知部2 CPU for operation control (A) (processor concerned) 21 CPU for maintenance management (C) (processor for maintenance management) 31 input circuit (peripheral circuit) 32 auxiliary processing unit (processor for maintenance management) 37: shift register (a circuit that can be independently controlled by a maintenance management processor) 41: driver circuit (peripheral circuit, output circuit) 43: CPU abnormality detection unit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 複数のプロセッサを用い、各プロセッサ
間で共通の回路を設けてデータの交信を行いエレベータ
の制御を行うエレベータの制御装置において、 少なくとも一以上のプロセッサの周辺回路に対して、保
守管理用のプロセッサが、当該プロセッサと独立に制御
できる回路を有することを特徴とするエレベータの制御
装置。An elevator control device that uses a plurality of processors and provides a common circuit between the processors to exchange data and control an elevator, wherein maintenance of at least one peripheral circuit of at least one processor is performed. An elevator control device, characterized in that a management processor has a circuit that can be controlled independently of the processor. 【請求項２】 請求項１記載のエレベータの制御装置に
おいて、 前記保守管理用のプロセッサが独立に制御できる回路
は、 前記当該プロセッサの周辺回路であるデータ入力回路に
接続されたシフトレジスタと、 そのシフトレジスタの直列データを読みとる手段とを有
することを特徴とするエレベータの制御装置。2. The elevator control device according to claim 1, wherein the circuit that can be independently controlled by the maintenance management processor includes: a shift register connected to a data input circuit that is a peripheral circuit of the processor; Means for reading serial data of a shift register. 【請求項３】 請求項１記載のエレベータの制御装置に
おいて、 前記当該プロセッサの異常を検出する異常検出部をさら
に有し、 この異常検出部は、前記当該プロセッサによる前記周辺
回路へのデータ送出を切り離し、前記保守管理用のプロ
セッサが独立に制御できる回路から前記周辺回路へのデ
ータの送出を行わせることを特徴とするエレベータの制
御装置。3. The elevator control device according to claim 1, further comprising an abnormality detection unit that detects an abnormality of the processor, wherein the abnormality detection unit sends data to the peripheral circuit by the processor. An elevator control apparatus, characterized in that the elevator control apparatus is configured to separate and transmit data from a circuit that can be independently controlled by the maintenance management processor to the peripheral circuit. 【請求項４】 請求項３記載のエレベータの制御装置に
おいて、 前記保守管理用のプロセッサが独立に制御できる回路
は、 前記当該プロセッサの周辺回路であるデータ出力回路に
接続されたシフトレジスタと、 そのシフトレジスタへ直列データを送出する手段とを有
することを特徴とするエレベータの制御装置。4. The elevator control device according to claim 3, wherein the circuit that can be independently controlled by the maintenance management processor includes: a shift register connected to a data output circuit that is a peripheral circuit of the processor; Means for sending serial data to the shift register. 【請求項５】 請求項１記載のエレベータの制御装置に
おいて、 前記保守管理用のプロセッサが独立に制御できる回路
は、 前記当該プロセッサの周辺回路である記憶部に接続さ
れ、この記憶部に定期的にアクセスする手段と、 前記記憶部の内容をクロックに同期して直列データに変
換し、前記保守管理用のプロセッサへ転送する手段とを
有することを特徴とするエレベータの制御装置。5. The elevator control device according to claim 1, wherein the circuit that can be independently controlled by the maintenance management processor is connected to a storage unit that is a peripheral circuit of the processor, and the storage unit is periodically connected to the storage unit. And a means for converting the contents of the storage unit into serial data in synchronization with a clock and transferring the serial data to the maintenance management processor.