JPH10242985A - Atm switch - Google Patents
Atm switchInfo
- Publication number
- JPH10242985A JPH10242985A JP4427697A JP4427697A JPH10242985A JP H10242985 A JPH10242985 A JP H10242985A JP 4427697 A JP4427697 A JP 4427697A JP 4427697 A JP4427697 A JP 4427697A JP H10242985 A JPH10242985 A JP H10242985A
- Authority
- JP
- Japan
- Prior art keywords
- address
- cell
- address generation
- output
- destination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＡＴＭスイッチ（非
同期転送モードスイッチ）に係り、特に、共有バッファ
型ＡＴＭスイッチにおけるセルバッファのアドレス生成
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ATM switch (asynchronous transfer mode switch), and more particularly to an address generation circuit for a cell buffer in a shared buffer type ATM switch.
【０００２】[0002]
【従来の技術】一般に、ＡＴＭスイッチは、ＡＴＭセル
に付加された宛先情報（ルーティングタグ）をもとに、
セルをその宛先に交換する動作を実現するものである。
さらに、ＡＴＭスイッチは、セルを蓄積するセルバッフ
ァの配置によって、入力バッファ型、出力バッファ型、
共有バッファ型に分類される。一般に、バッファ総数を
一定としたときのセル廃棄率特性は、共有バッファ型Ａ
ＴＭスイッチが最も優れているとされる。また、共有バ
ッファ型ＡＴＭスイッチにおけるセルバッファのアドレ
ス管理方式としては、リンクトリスト方式、シフトレジ
スタ方式などが知られている。2. Description of the Related Art Generally, an ATM switch is based on destination information (routing tag) added to an ATM cell.
The operation of exchanging a cell with its destination is realized.
Further, the ATM switch has an input buffer type, an output buffer type,
Classified as shared buffer type. In general, when the total number of buffers is fixed, the cell loss rate characteristic is a shared buffer type A
TM switches are considered the best. Also, as a cell buffer address management method in the shared buffer type ATM switch, a linked list method, a shift register method, and the like are known.
【０００３】ところで、ＡＴＭスイッチで実現される機
能の一つに同報機能（マルチキャスト）がある。同報機
能は、入力セルをコピーして複数の出力ポートに出力す
る機能である。しかし、リンクトリスト方式で同報機能
を実現しようとすると、同報セルのスループットに限界
があること、また、セルバッファの有効利用が図れない
ことなどの問題がある。これに対して、シフトレジスタ
方式では、以下に述べるように宛先情報を記憶するレジ
スタを出力リンクと同数用意することにより、同報機能
を容易に実現することができる。[0003] One of the functions realized by the ATM switch is a broadcast function (multicast). The broadcast function is a function of copying an input cell and outputting the copied cell to a plurality of output ports. However, if the broadcast function is to be realized by the linked list method, there are problems such as a limitation in the throughput of the broadcast cell and an inability to effectively use the cell buffer. On the other hand, in the shift register system, the broadcast function can be easily realized by preparing the same number of registers for storing the destination information as the number of output links as described below.
【０００４】図６に、従来のシフトレジスタ型アドレス
生成回路の構成図を示す。アドレス生成回路１００は、
アドレス生成ユニット１１０をバスを介して複数個ルー
プ状に接続して構成される。アドレス生成ユニット１１
０は、セルバッファ２００のセル２１０毎に対応して設
けられている。アドレス生成ユニット１１０は、宛先情
報を記憶する宛先情報レジスタ１１１と、セル２１０が
記憶されているセルバッファ２００のアドレスを記憶す
るアドレスレジスタポインタ１１３と、これらを制御す
るロウ制御回路１１２で構成される。宛先情報入力バス
１２０には、スイッチ入力部よりセルの宛先情報が、ま
た、制御バス１３０には、アドレス生成回路１００の制
御データが、それぞれ転送される。また、アドレスポイ
ンタ出力バス１４０には、セルのセルバッファ２００へ
の書き込みアドレス、セルバッファ２００からの読みだ
しアドレスがそれぞれ転送される。FIG. 6 shows a configuration diagram of a conventional shift register type address generation circuit. The address generation circuit 100
A plurality of address generation units 110 are connected in a loop via a bus. Address generation unit 11
0 is provided corresponding to each cell 210 of the cell buffer 200. The address generation unit 110 includes a destination information register 111 for storing destination information, an address register pointer 113 for storing an address of the cell buffer 200 in which the cell 210 is stored, and a row control circuit 112 for controlling these. . Cell destination information is transferred from the switch input unit to the destination information input bus 120, and control data of the address generation circuit 100 is transferred to the control bus 130. Further, a write address of a cell to the cell buffer 200 and a read address of the cell buffer 200 are transferred to the address pointer output bus 140, respectively.
【０００５】各アドレス生成ユニット１１０の位置関係
はセル到着順序に対応しており、下方にあるアドレス生
成ユニット１１０に対応するセル２１０の方が、上方に
あるアドレス生成ユニット１１０のセル２１０よりも到
着時間が古い。したがって、ある出力リンク行きのセル
２１０を時間順序を守って出力するためには、アドレス
生成回路１００を下方から検索していき、その出力リン
ク行きの宛先情報が記憶されているアドレス生成ユニッ
ト１１０を見つければよい。検索されたアドレス生成ユ
ニット１１０のアドレスポインタレジスタに記憶された
アドレスがセルバッファ２００の読み出しアドレスであ
る。The positional relationship between the address generation units 110 corresponds to the cell arrival order, and the cells 210 corresponding to the lower address generation units 110 arrive more than the cells 210 of the upper address generation units 110. Time is old. Therefore, in order to output the cells 210 destined for a certain output link in a chronological order, the address generation circuit 100 is searched from below, and the address generation unit 110 storing the destination information destined for the output link is read. Just find it. The retrieved address stored in the address pointer register of the address generation unit 110 is the read address of the cell buffer 200.
【０００６】アドレス生成回路１００によるシフトレジ
スタ型のアドレス管理は、入力動作、出力動作、シフト
動作の一連の３つの動作により実現される。The address management of the shift register type by the address generation circuit 100 is realized by a series of three operations of an input operation, an output operation and a shift operation.
【０００７】まず第１に、入力動作について説明する。
入力動作は、セルが入力されるときに行われる。セル入
力時は、セルに付加された宛先情報がアドレス生成回路
１００に転送され、アドレス生成回路１００の空きロウ
（ＮＵＬＬロウ）が下方から検索される。最初に検索さ
れた空きロウに宛先情報が入力され、そのロウのアドレ
スポインタがセルバッファ２００へ転送されて、セルバ
ッファ２００にセルが書き込まれる。First, the input operation will be described.
The input operation is performed when a cell is input. At the time of cell input, the destination information added to the cell is transferred to the address generation circuit 100, and an empty row (NULL row) of the address generation circuit 100 is searched from below. The destination information is input to the empty row searched first, the address pointer of that row is transferred to the cell buffer 200, and the cell is written to the cell buffer 200.
【０００８】図７に、アドレス生成回路１００の初期状
態の説明図を示す。図７では、アドレス生成回路１００
については、各宛先情報レジスタ１１１に記憶された宛
先情報、及び各アドレスポインタレジスタに記憶された
アドレスポインタの記憶内容を示す。一方、セルバッフ
ァ２００については、アドレス生成ユニット１１０に対
応する各セル２１０の記憶内容を示す。ここで、セルバ
ッファ２００は、０からＮまでのセル２１０−１〜Ｎを
有しており、これに対応してアドレス生成回路１００も
０〜Ｎまでのアドレス生成ユニット１１０−１〜Ｎを有
する。また、「ＮＵＬＬ」は空き状態を示す。そして、
例えば図７に示したものが、初期状態であるとする。FIG. 7 is an explanatory diagram of an initial state of the address generation circuit 100. In FIG. 7, the address generation circuit 100
4 shows the destination information stored in each destination information register 111 and the storage contents of the address pointer stored in each address pointer register. On the other hand, the cell buffer 200 shows the storage contents of each cell 210 corresponding to the address generation unit 110. Here, the cell buffer 200 has cells 210-1 to 210-N from 0 to N, and correspondingly, the address generation circuit 100 also has address generation units 110-1 to 110-N from 0 to N. . “NULL” indicates an empty state. And
For example, it is assumed that the one shown in FIG. 7 is in an initial state.
【０００９】ここで、図８に、図７に示す初期状態か
ら、宛先情報「０」を持つセル「Ａ」が入力された場合
のアドレス生成回路の入力動作説明図（１）を示す。図
８に示すように、一番下のアドレス生成ユニット１１０
−０の宛先情報が「０」となり、対応する一番下のセル
２１０−０に「Ａ」が記憶される。FIG. 8 shows an input operation explanatory diagram (1) of the address generation circuit when a cell "A" having destination information "0" is input from the initial state shown in FIG. As shown in FIG. 8, the lowermost address generation unit 110
The destination information of −0 becomes “0”, and “A” is stored in the corresponding lowest cell 210-0.
【００１０】つぎに、図９に、図８の状態から、宛先情
報「１」を持つセル「Ｂ」が入力された場合のアドレス
生成回路の入力動作説明図（２）を示す。図９に示すよ
うに、下から２番目のアドレス生成ユニット１１０−１
の宛先情報が「１」となり、対応する位置のセル２１０
−１に「Ｂ」が記憶される。Next, FIG. 9 shows an input operation explanatory diagram (2) of the address generation circuit when a cell "B" having destination information "1" is input from the state of FIG. As shown in FIG. 9, the second lowest address generation unit 110-1
Becomes "1", and the cell 210 at the corresponding position
“B” is stored in −1.
【００１１】以下同様に、図１０、図１１は、宛先情報
「１」をもつセル「Ｃ」、宛先情報「０」を持つセル
「Ｄ」が、この順序で入力されたときのアドレス生成回
路の入力動作説明図（３）、（４）をそれぞれ図示した
ものである。Similarly, FIGS. 10 and 11 show an address generation circuit when a cell "C" having destination information "1" and a cell "D" having destination information "0" are input in this order. 5 (3) and (4) respectively.
【００１２】つぎに第２に、出力動作について説明す
る。出力動作は、セルが出力されるときに行われる。セ
ル出力時は、出力リンクに一致する宛先情報を持つアド
レス生成回路１００のロウが下方から検索され、最初に
検索されたロウのアドレスポインタがセルバッファ２０
０へ転送されて、セルバッファ２００からセル２１０が
読み出される。また、出力動作が実行された際に、出力
されたロウの宛先情報はリセットされる。Next, the output operation will be described secondly. The output operation is performed when a cell is output. At the time of cell output, the row of the address generation circuit 100 having the destination information matching the output link is searched from below, and the address pointer of the first searched row is stored in the cell buffer 20.
0, and the cell 210 is read from the cell buffer 200. Further, when the output operation is performed, the destination information of the output row is reset.
【００１３】図１２に、図１１の状態から、出力リンク
「０」（宛先情報が「０」）行きのセル２１０−０が出
力された場合のアドレス生成回路の出力動作説明図
（１）を示す。ここでは、宛先情報「０」のセルが古い
順にすなわち下方から検索され、一番下のロウのアドレ
ス生成ユニット１１０−０の内容が一致するので、それ
に対応する一番下のロウのセル２１０−０が出力され
る。そして、出力されたロウは空きロウとなる。FIG. 12 is a diagram (1) for explaining the output operation of the address generation circuit when the cell 210-0 destined for the output link "0" (the destination information is "0") is output from the state of FIG. Show. Here, the cell of the destination information "0" is searched in the oldest order, that is, from the bottom, and the contents of the address generation unit 110-0 of the bottom row match, so that the cell 210- of the bottom row corresponding thereto is searched. 0 is output. Then, the output row becomes an empty row.
【００１４】また、図１３に、図１２の状態から、出力
リンク「１」（宛先情報が「１」）行きのセルが出力さ
れた場合のアドレス生成回路の出力動作説明図（２）を
示す。この場合も、上述のように出力動作が実施され
る。FIG. 13 is a diagram (2) for explaining the output operation of the address generation circuit when a cell for the output link "1" (destination information is "1") is output from the state of FIG. . Also in this case, the output operation is performed as described above.
【００１５】つぎに第３に、シフト動作について説明す
る。シフト動作は、出力動作によって生じた空きロウを
詰めるために行われる。シフト動作は、アドレス生成回
路１００の空きロウが下方から検索され、最初に検索さ
れた空きロウのアドレスポインタの値をアドレスポイン
タ出力バス１４０に出力するとともに、そのロウより上
方のロウの値を１段下のロウヘシフトする。アドレスポ
インタ出力バス１４０に出力されたアドレスポインタの
値は最上段のロウへ入力される。Third, the shift operation will be described. The shift operation is performed to fill empty rows generated by the output operation. In the shift operation, a vacant row of the address generation circuit 100 is searched from below, the value of the address pointer of the vacant row searched first is output to the address pointer output bus 140, and the value of the row above that row is set to 1 Shift down to the next lower row. The value of the address pointer output to the address pointer output bus 140 is input to the uppermost row.
【００１６】図１４に、図１３の状態からシフト動作が
行われた場合のアドレス生成回路のシフト動作説明図
（１）を示す。ここでは、一番下のロウから一番上へ移
動し、残りのロウが下方へシフト動作が行われることに
より、空きロウが１つ詰められたときの様子を示したも
のある。ここで、アドレス生成回路１００では、宛先情
報及びアドレスポインタの両方が、ひとつのロウだけシ
フトされている。FIG. 14 is a diagram (1) for explaining the shift operation of the address generation circuit when the shift operation is performed from the state of FIG. Here, there is shown a state where one empty row is packed by moving from the bottom row to the top and shifting the remaining rows downward. Here, in the address generation circuit 100, both the destination information and the address pointer are shifted by one row.
【００１７】図１５は、図１４の状態からさらにシフト
動作が行われて、空きロウが１つ詰められた場合のアド
レス生成回路１００のシフト動作説明図（２）を示す。
この際のシフト動作も、上述したものと同様である。FIG. 15 is an explanatory diagram (2) of the shift operation of the address generation circuit 100 when the shift operation is further performed from the state of FIG. 14 and one empty row is packed.
The shift operation at this time is the same as that described above.
【００１８】ところで、アドレス生成回路１００におい
て、同報機能は、宛先情報レジスタ１１１を出力ポート
と同数用意することにより、容易に実現することができ
る。図１６に、従来のアドレス生成回路の同報機能の説
明図を示す。In the address generation circuit 100, the broadcast function can be easily realized by preparing the same number of destination information registers 111 as the number of output ports. FIG. 16 is an explanatory diagram of a broadcast function of a conventional address generation circuit.
【００１９】ここでは、一例として、出力ポートを４つ
備える場合を説明する。この場合、宛先情報として４ビ
ット設けるようにし、宛先情報レジスタ１１１の各ビッ
トと出力ポートを１対１に対応させる。そして、同報す
べき出力ポートに対しては、対応する宛先情報レジスタ
１１１のビットに”１”を立てる。入力動作、シフト動
作は前述したものと同様であるが、出力動作において、
セル２１０が出力されたロウの出力ポートに対応する宛
先情報ビットのみがリセットされる点が異なる。Here, as an example, a case in which four output ports are provided will be described. In this case, four bits are provided as the destination information, and each bit of the destination information register 111 and the output port are associated one-to-one. Then, for the output port to be broadcast, "1" is set to the bit of the corresponding destination information register 111. The input operation and the shift operation are the same as those described above, but in the output operation,
The difference is that only the destination information bit corresponding to the output port of the row from which the cell 210 has been output is reset.
【００２０】[0020]
【発明が解決しようとする課題】従来において、シフト
処理は、全ての空きロウをシフトレジスタの末尾に書き
戻すために、機械的に１セルサイクル内で出力可能な最
大セル数分を実行していた。ここで、通常最大セル数
は、スイッチの出力リンク数となる。例えば、スイッチ
の出力リンクが８の場合（Ｎ＝８）、シフト処理は８回
実行される。すなわち、シフト処理を８回実行すれば、
出力動作で最大８個のセルが出力され、これに応じて新
規空きロウが最大８個発生することから、論理的に全て
の空きロウのアドレスポイントをシフトレジスタの末尾
に順次書き戻すことができることになる。Conventionally, in the shift processing, the maximum number of cells that can be output mechanically in one cell cycle is executed in order to write back all empty rows to the end of the shift register. Was. Here, the maximum number of cells is usually the number of output links of the switch. For example, when the output link of the switch is 8 (N = 8), the shift process is executed eight times. That is, if the shift process is executed eight times,
A maximum of eight cells are output in the output operation, and a maximum of eight new empty rows are generated in response thereto. Therefore, the address points of all the empty rows can be sequentially written back to the end of the shift register. become.
【００２１】このような従来技術においては、出力動作
によって新規に発生した空きロウが８本より少ない場
合、不要な書き戻し処理によりアドレス生成回路で無駄
に電力を消費してしまうことになってしまう。ＡＴＭス
イッチがすいていて出力するセルが殆どない場合、この
現象は顕著になる。In such a conventional technique, when the number of empty rows newly generated by the output operation is smaller than eight, unnecessary power is consumed in the address generation circuit by unnecessary write-back processing. . This phenomenon becomes more pronounced when the ATM switch is busy and there are few cells to output.
【００２２】例えば、総ロウ数５１２で８ビットのアド
レスポインタを備えたアドレス生成回路では、全てのロ
ウが空の状態でシフトを行うと、ロウアドレスＲＡ＝０
のアドレスポインタがシフトレジスタの末尾ロウに書き
戻され、ＲＡ＝１〜５１１のアドレスポインタが全てひ
とつ次段にシフトされる。そのため、結果的に、５１２
＊８ビットのレジスタの内容が無駄に更新されてしま
い、さらに、アドレスポインタリードバスの充放電も無
駄に行われてしまう。もしも８個の空きロウが存在する
と、このような処理を８回無駄に繰り返すことになる。For example, in an address generation circuit having a total number of 512 rows and an 8-bit address pointer, if all rows are shifted in an empty state, the row address RA = 0.
Are written back to the last row of the shift register, and all the address pointers of RA = 1 to 511 are shifted by one to the next stage. Therefore, as a result, 512
* The contents of the 8-bit register are unnecessarily updated, and the charge / discharge of the address pointer read bus is also unnecessarily performed. If there are eight empty rows, such a process is wastefully repeated eight times.
【００２３】従来技術で上述の様に機械的に１セルサイ
クル内で出力可能な最大セル数（出力リンク数）だけシ
フト動作を行っているのは、ある１セルサイクル内の出
力動作で新規に空きロウとなったロウの個数をカウント
する機能の実現が困難なためである。The reason why the shift operation is performed by the maximum number of cells (the number of output links) that can be mechanically output in one cell cycle in the prior art as described above is that a shift operation is newly performed in an output operation in a certain cell cycle. This is because it is difficult to realize the function of counting the number of empty rows.
【００２４】マルチキャストセルをサポートするスイッ
チでは、単純に出力セル検索でヒットした回数だけカウ
ントしても、そのカウント値が出力動作で新規に空きロ
ウとなった個数を表していない。In a switch that supports multicast cells, even if the number of hits in the output cell search is simply counted, the count value does not indicate the number of newly empty rows in the output operation.
【００２５】例えば、ＡＴＭスイッチが８個の出力リン
ク０〜７を備える例で考えると、あるマルチキャストセ
ルが例えば出力リンク３と７行きの場合、このセルがア
ドレス生成回路に新規登録された段階で、宛先ビットマ
ップの３と７の２ビットがセットされている。出力セル
検索で、最初に出力ポート３行きのセル検索でヒットす
ると、ビットマップの３番目のビットのみがクリアされ
るが、７番目のビットはクリアされないため、このロウ
は空きロウにはならない。For example, considering an example in which an ATM switch has eight output links 0 to 7, when a certain multicast cell goes to, for example, output links 3 and 7, this cell is newly registered in the address generation circuit. , 2 bits of 3 and 7 of the destination bitmap are set. In the output cell search, if a cell search for the output port 3 first hits, only the third bit of the bitmap is cleared, but the seventh bit is not cleared, so this row does not become an empty row.
【００２６】本発明は、以上の点に鑑み、１セルサイク
ル内の出力動作で新規に空きロウとなったロウの個数を
カウントする機能を設け、シフト動作時に、必要回数だ
けシフトさせることにより、無駄な消費電力を低減させ
たＡＴＭスイッチを提供することを目的とする。In view of the above, the present invention provides a function of counting the number of rows that are newly vacant in an output operation within one cell cycle, and shifts by a required number of times during a shift operation. An object of the present invention is to provide an ATM switch in which wasteful power consumption is reduced.
【００２７】[0027]
【課題を解決するための手段】本発明によると、セルバ
ッファのアドレスポインタを記憶するアドレスポインタ
レジスタ及び宛先ビットマップを記憶する宛先情報レジ
スタを含むアドレス生成ユニットが複数相互に連結され
たアドレス生成手段と、前記宛先情報レジスタの前記宛
先ビットマップの全ビットがクリアされている空きアド
レス生成ユニットを検索する検索手段と、前記検索手段
により検索された前記空きアドレス生成ユニットの数を
計測する計測手段と、前記計測手段の計測値に応じた回
数だけ、検索された前記空きアドレス生成ユニットより
後段のアドレス生成ユニットの内容をシフトするシフト
処理手段とを備えたＡＴＭスイッチを提供する。According to the present invention, there is provided an address generating means including a plurality of address generating units including an address pointer register for storing an address pointer of a cell buffer and a destination information register for storing a destination bit map. Searching means for searching for an empty address generating unit in which all bits of the destination bit map of the destination information register are cleared; and measuring means for counting the number of empty address generating units searched by the searching means. An ATM switch including shift processing means for shifting the contents of an address generation unit subsequent to the searched empty address generation unit by the number of times corresponding to the measurement value of the measurement means.
【００２８】[0028]
【発明の実施の形態】図１に、本発明におけるアドレス
生成回路の構成図を示す。アドレス生成回路は、アドレ
ス生成ユニット（ロウ）ＲＡ０〜ＲＡｉをバスを介して
複数個ループ状に接続して構成される。また、アドレス
生成回路は、検索回路２０、空きロウ検出バス３０、ア
ドレスポインタ出力バス４０、空きロウカウンタ５０、
ＡＮＤ回路６０、フリップフロップ（Ｆ／Ｆ）７０等を
含む。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a configuration diagram of an address generation circuit according to the present invention. The address generation circuit is configured by connecting a plurality of address generation units (rows) RA0 to RAi in a loop through a bus. The address generation circuit includes a search circuit 20, an empty row detection bus 30, an address pointer output bus 40, an empty row counter 50,
It includes an AND circuit 60, a flip-flop (F / F) 70, and the like.
【００２９】アドレス生成ユニットＲＡ０〜ＲＡｉは、
セルバッファのセル毎に対応して設けられている。各ア
ドレス生成ユニットＲＡｉは、それぞれ宛先ビットマッ
プ（出力リンク情報、宛先情報）を記憶した宛先情報レ
ジスタ１１−ｉ、アドレスポインタを記憶したアドレス
ポインタレジスタ１２−ｉ、トライステートバッファ１
３−ｉ及び１４−ｉ、検出回路１５−ｉを含む。また、
各アドレス生成ユニットＲＡ０〜ＲＡｉの位置関係はセ
ル到着順序に対応しており、下方にあるアドレス生成ユ
ニットに対応するセルの方が、上方にあるアドレス生成
ユニットのセルよりも到着時間が古い。The address generation units RA0 to RAi are:
It is provided for each cell of the cell buffer. Each address generation unit RAi includes a destination information register 11-i storing a destination bitmap (output link information and destination information), an address pointer register 12-i storing an address pointer, and a tristate buffer 1
3-i and 14-i, and a detection circuit 15-i. Also,
The positional relationship between the address generation units RA0 to RAi corresponds to the cell arrival order, and the cells corresponding to the lower address generation units have earlier arrival times than the cells of the upper address generation units.
【００３０】したがって、ある出力リンク行きのセルを
時間順序を守って出力するためには、アドレス生成ユニ
ットＲＡ０〜ＲＡｉを下方から検索していき、その出力
リンク行きの宛先情報が記憶されているアドレス生成ユ
ニットＲＡ０〜ＲＡｉを見つければよい。検索されたア
ドレス生成ユニットＲＡ０〜ＲＡｉのアドレスポインタ
レジスタ１２−０〜１２−ｉに記憶されたアドレスがセ
ルバッファの読み出しアドレスである。なお、アドレス
ポインタとしては、パリティービットを加えて９ビット
とすることもできる。Therefore, in order to output cells destined for a certain output link in a chronological order, the address generation units RA0 to RAi are searched from below, and the address where destination information for the output link is stored is stored. What is necessary is just to find the generation units RA0 to RAi. The retrieved address stored in the address pointer registers 12-0 to 12-i of the address generation units RA0 to RAi is the read address of the cell buffer. The address pointer may be 9 bits by adding a parity bit.
【００３１】検索回路２０は、宛先ビットマップ１１−
０〜１１−ｉのオール０デコード検出機能を含む。ま
た、空きロウカウンタ５０は、出力動作時に新規に空き
ロウとなった数をカウントするカウンタである。これら
検索回路２０及び空きロウカウンタ５０には制御信号が
印加される。The search circuit 20 has a destination bitmap 11-
Includes an all 0 decode detection function for 0-11-i. The empty row counter 50 is a counter that counts the number of newly empty rows during the output operation. A control signal is applied to the search circuit 20 and the empty row counter 50.
【００３２】各ロウは予め、自身のロウが空きロウであ
るかどうかを検出する回路を備えている。この実施の形
態では宛先ビットマップの８ビットをＮＯＲ回路による
検出回路１５に入力して検出している。この空きロウ検
出回路１５の検出結果を、トライステートバッファ１３
を介して１ビットの空きロウ検出バス３０に出力する。
ここで、空きの場合はＥＭＰＴＹ信号を出力する。検索
回路２０は、出力セル検索により出力対象セルが見つか
ったことを表すＦＩＮＤ信号を出力する。ＡＮＤ回路６
０は、この空きロウ検出バス３０の値と検索回路２０か
らのＦＩＮＤ信号とのＡＮＤをとり、フリップフロップ
（Ｆ／Ｆ）７０を介して、空ロウカウンタ５０のインク
リメント信号／デクリメント信号（ＩＮＣ／ＤＥＣ）を
生成する。なお、ここで、ＥＭＰＴＹ信号とＦＩＮＤ信
号のＡＮＤ信号により空きロウカウンタのインクリメン
ト／デクリメントを制御する理由は、もしもＦＩＮＤ信
号のみだとヒットしたロウが空きになったかどうか判断
できないためである。Each row is provided with a circuit for detecting whether or not its own row is an empty row. In this embodiment, eight bits of the destination bitmap are input to the detection circuit 15 by the NOR circuit and detected. The detection result of the empty row detection circuit 15 is stored in the tristate buffer 13.
And outputs it to the 1-bit empty row detection bus 30.
Here, if empty, an EMPTY signal is output. The search circuit 20 outputs a FIND signal indicating that the output target cell has been found by the output cell search. AND circuit 6
0 performs an AND operation between the value of the empty row detection bus 30 and the FIND signal from the search circuit 20, and increments / decrements the decrement signal (INC / INC) of the empty row counter 50 via a flip-flop (F / F) 70. DEC). Here, the reason why the increment / decrement of the empty row counter is controlled by the AND signal of the EMPTY signal and the FIND signal is that if only the FIND signal is used, it cannot be determined whether the hit row is empty.
【００３３】つぎに、本発明によるアドレス生成回路の
動作を説明する。以下の例では、セルバッファは５１２
セルの記憶容量を備え、従って、アドレス生成回路は全
部で５１２本のロウを備える。説明の便宜上、ロウアド
レス０〜５１１にロウＲＡ０〜５１１を割り当てる。ま
た、入出力リンクは＃０〜＃７の８個である。各ロウＲ
Ａ０〜ＲＡ５１１の出力リンクが図１の宛先ビットマッ
プに相当し、宛先情報レジスタ１１に記憶される。ま
た、アドレスポインタＡＰ０〜ＡＰ５１１が、図１のア
ドレスポインタレジスタ１２に記憶される。以下、入力
動作、出力動作、シフト動作の各動作について説明す
る。 （入力動作）図２に、本発明によるアドレス生成回路の
入力動作説明図を示す。Next, the operation of the address generation circuit according to the present invention will be described. In the following example, the cell buffer is 512
It has the storage capacity of the cell, and therefore the address generation circuit has a total of 512 rows. For convenience of description, rows RA0 to 511 are assigned to row addresses 0 to 511. In addition, eight input / output links # 0 to # 7 are provided. Each row R
The output links A0 to RA511 correspond to the destination bitmap in FIG. 1 and are stored in the destination information register 11. The address pointers AP0 to AP511 are stored in the address pointer register 12 of FIG. Hereinafter, each of the input operation, the output operation, and the shift operation will be described. (Input Operation) FIG. 2 is a diagram illustrating the input operation of the address generation circuit according to the present invention.
【００３４】図２は、８個のセルのセルバッファへの入
力が完了した状態を表している。ロウＲＡ４、７のセル
はユニキャストセルで、それ以外はマルチキャストセル
である。ここで例えば、ロウＲＡ０のセルは出力リンク
＃１、＃２、＃４、＃５の宛先ビットマップを持ってお
り、ロウＲＡＯのセルはこれら複数の出力リンクに出力
される。 （出力動作）出力検索は、例えば、最初出力リンク０に
ついて実行し、続いて出力リンク＃１、＃２、…＃７と
順次実行する。また、５１２本のロウで構成されるシフ
トレジスタのロウアドレスの先頭のロウＲＡ０より後段
のロウＲＡ５１２に向けて検索を行う。FIG. 2 shows a state where the input of eight cells to the cell buffer is completed. The cells in rows RA4 and RA7 are unicast cells, and the others are multicast cells. Here, for example, the cells of row RA0 have the destination bitmaps of output links # 1, # 2, # 4, and # 5, and the cells of row RAO are output to the plurality of output links. (Output operation) The output search is executed, for example, first for the output link 0, and then for the output links # 1, # 2,. In addition, the search is performed toward the row RA512 subsequent to the first row RA0 of the row address of the shift register including 512 rows.
【００３５】図２の入力完了状態から出力動作に移行し
て検索を開始すると、以下の検索結果を得る。When the search is started after shifting from the input completion state to the output operation in FIG. 2, the following search results are obtained.
【００３６】出力リンク０向けのセル検索でＲＡ１のセ
ルがヒット、出力リンク１向けのセル検索でＲＡ０のセ
ルがヒット、出力リンク２向けのセル検索でＲＡ０のセ
ルがヒット、出力リンク３向けのセル検索でＲＡ２のセ
ルがヒット、出力リンク４向けのセル検索でＲＡ０のセ
ルがヒット、出力リンク５向けのセル倹索でＲＡ０のセ
ルがヒット、出力リンク６向けのセル検索でＲＡ２のセ
ルがヒット、出力リンク７向けのセル検索でＲＡ２のセ
ルがヒット、図３に、本発明によるアドレス生成回路の
出力動作説明図を示す。A cell search for output link 0 hits RA1 cell, a cell search for output link 1 hits RA0 cell, a cell search for output link 2 hits RA0 cell, and output link 3 hits cell. RA2 cell hit in cell search, RA0 cell hit in cell search for output link 4, RA0 cell hit in cell spare for output link 5, RA2 cell hit in cell search for output link 6, Hit, cell of RA2 hits in cell search for output link 7, FIG. 3 is an explanatory diagram of the output operation of the address generation circuit according to the present invention.
【００３７】図３は、以上の８回の出力セル検索が完了
した状態を表している。図３を図２と比較すると、各ロ
ウの宛先ビットマップで、上述のような検索でヒットし
た検索対象の出力リンクに対応するビットはクリアされ
ていることが分かる。FIG. 3 shows a state in which the above eight output cell searches have been completed. Comparing FIG. 3 with FIG. 2, it can be seen that in the destination bitmap of each row, the bit corresponding to the search target output link hit in the above search is cleared.
【００３８】この例では、出力動作によって、新規にＲ
Ａ０、２が空きロウとなっている。このため、空きロウ
カウンタ５０はカウント値“２”を保持している。先程
説明した順序で出力検索が実行されるため、各ロウを空
きとする最後の出力リンクがヒットしたとき、空きロウ
カウンタ５０がインクリメントされる。すなわち、空き
ロウカウンタは、出力リンク＃５の検索でロウＲＡ０が
ヒットしたサイクルと、出力リンク＃７の検索でロウＲ
Ａ２がヒットしたサイクルで、それぞれインクリメント
される。 （シフト動作）図４に、本発明によるアドレス生成回路
のシフト動作説明図を示す。シフト動作は空きロウカウ
ンタの回数だけ実行される。出力動作により、ロウＲＡ
０，２が新規に空きロウとなったので、ロウＲＡ０、２
のアドレスポインタＡＰ０、ＡＰ２がシフトレジスタ末
尾に順次書き戻される。In this example, a new R
A0 and A2 are empty rows. Therefore, the empty row counter 50 holds the count value “2”. Since the output search is executed in the order described above, the empty row counter 50 is incremented when the last output link that makes each row empty is hit. That is, the empty row counter indicates the cycle in which row RA0 was hit in the search for output link # 5 and the row R in the search for output link # 7.
Each cycle is incremented in the cycle in which A2 hits. (Shift Operation) FIG. 4 is a diagram for explaining the shift operation of the address generation circuit according to the present invention. The shift operation is executed the number of times of the empty row counter. Output operation causes row RA
Since rows 0 and 2 are newly vacant rows, rows RA0 and RA2
Are sequentially written back to the end of the shift register.
【００３９】図４は、２回のシフト動作が完了した状態
を表している。FIG. 4 shows a state in which two shift operations have been completed.
【００４０】アドレス生成回路の制御部は空きロウカウ
ンタのカウント値の回数だけシフト動作を実行する。ま
た、空ロウカウンタは１回シフトが行われる度にデクリ
メントされる。よって、シフト動作終了時にはカウント
値は“０”を保持している。The control section of the address generation circuit executes the shift operation the number of times of the count value of the empty row counter. The empty row counter is decremented each time one shift is performed. Therefore, the count value is "0" at the end of the shift operation.
【００４１】つぎに、図５に、本発明によるアドレス生
成回路のタイミングチャートを示す。以下、図４によ
り、空きロウカウンタの動作について説明する。Next, FIG. 5 shows a timing chart of the address generation circuit according to the present invention. Hereinafter, the operation of the empty row counter will be described with reference to FIG.
【００４２】まず、出力モード（サイクル０〜７）にお
いて、出力リンク０〜７が宛先のセルを順次サーチす
る。図２に示した入力完了状態では、全ての出力リンク
行きセルが見つかり、サイクル０〜７でＦＩＮＤ信号が
「Ｈ」となっている。First, in the output mode (cycles 0 to 7), output links 0 to 7 sequentially search for a destination cell. In the input completion state shown in FIG. 2, all cells going to the output link are found, and the FIND signal is "H" in cycles 0 to 7.
【００４３】ここで、サイクル１，２，４でロウＲＡ０
がヒットする。さらにサイクル５においては、ロウＲＡ
０がヒットし、また、このヒットによりロウアドレスＲ
Ａ０の出力ビットマップが全てクリアされることになる
ので、空きロウカウンタ５０がインクリメントされる。
同様に、サイクル７においては、ロウＲＡ２がヒット
し、また、このヒットによりロウＲＡ２の出力ビットマ
ップが全てクリアされることになるので、空きロウカウ
ンタ５０がインクリメントされる。出力モードが終了し
た時点で空きロウカウンタはカウント値「２」を保持し
ている。Here, in the cycles 1, 2 and 4, the row RA0
Hits. Further, in cycle 5, row RA
0 hits, and this hit causes row address R
Since the output bitmap of A0 is completely cleared, the empty row counter 50 is incremented.
Similarly, in cycle 7, row RA2 hits, and the hit clears the entire output bitmap of row RA2, so that empty row counter 50 is incremented. When the output mode ends, the empty row counter holds the count value “2”.
【００４４】つぎに、シフトモード（サイクル１０〜１
７）では、空きロウカウンタのカウント値「２」に応じ
て、２回だけシフト動作を行う。図示のように、サイク
ル１０及び１１で、ロウＲＡ０及びＲＡ２の２回のシフ
ト動作が実行され、空きロウカウンタ５０のカウンタ値
をデクリメントする。制御部は、空きロウカウンタ５０
のカウント値が「０」になった時点で、シフト動作を終
了する。Next, the shift mode (cycles 10 to 1)
In 7), the shift operation is performed only twice according to the count value “2” of the empty row counter. As shown, in cycles 10 and 11, two shift operations of rows RA0 and RA2 are performed, and the counter value of the empty row counter 50 is decremented. The control unit includes an empty row counter 50
When the count value of “0” becomes “0”, the shift operation ends.
【００４５】なお、この例では、ビットマップのビット
のクリアは検索サイクル中に実行されることができる。
具体的には、そのロウのヒット信号の立ち上がりエッジ
のタイミングで実行される。ヒット信号は通常検索サイ
クルの後半で立ち上がる。In this example, clearing of the bit of the bit map can be executed during the search cycle.
Specifically, it is executed at the timing of the rising edge of the hit signal of the row. The hit signal usually rises later in the search cycle.
【００４６】検索されたロウＲＡｉのアドレスポインタ
ＡＰｉは、検索サイクルの終わりに、そのロウのヒット
信号ＨＩＴｉでアドレスポインタ出力バス４０にトライ
ステートバッファを使って出力される。これと同様に、
アドレスポインタＡＰｉを用いてロウＲＡｉの宛先ビッ
トマップのオール０デコード信号を空ロウ検出バス３０
にトライステートバッファを使って、その検索サイクル
の終わりに出力することができる。At the end of the search cycle, the address pointer APi of the searched row RAi is output to the address pointer output bus 40 using the tristate buffer by the hit signal HITi of that row. Similarly,
Using the address pointer APi, the all-0 decode signal of the destination bitmap of row RAi
At the end of the search cycle using a tri-state buffer.
【００４７】[0047]
【発明の効果】本発明によれば、１セルサイクル内の出
力動作で新規に空きロウとなったロウの個数をカウント
する機能を設け、シフト動作時に、必要回数だけシフト
させることにより、無駄な消費電力を低減させることが
できる。そのため、従来に比べて、低消費電力のシフト
レジスタ方式による共有バッファ型ＡＴＭスイッチを実
現することができる。According to the present invention, a function is provided for counting the number of newly vacant rows in an output operation within one cell cycle, and the number of rows is shifted by a required number of times during a shift operation. Power consumption can be reduced. Therefore, it is possible to realize a shared buffer type ATM switch using a shift register system with lower power consumption than in the related art.
【図１】本発明におけるアドレス生成回路の構成図。FIG. 1 is a configuration diagram of an address generation circuit according to the present invention.
【図２】本発明のアドレス生成回路の入力動作説明図。FIG. 2 is an explanatory diagram of an input operation of the address generation circuit of the present invention.
【図３】本発明のアドレス生成回路の出力動作説明図。FIG. 3 is an explanatory diagram of an output operation of the address generation circuit of the present invention.
【図４】本発明のアドレス生成回路のシフト動作説明
図。FIG. 4 is a diagram illustrating a shift operation of the address generation circuit of the present invention.
【図５】本発明のアドレス生成回路によるタイミングチ
ャート。FIG. 5 is a timing chart by the address generation circuit of the present invention.
【図６】従来のシフトレジスタ型アドレス生成回路の構
成図。FIG. 6 is a configuration diagram of a conventional shift register type address generation circuit.
【図７】従来のアドレス生成回路の初期状態説明図。FIG. 7 is an explanatory diagram of an initial state of a conventional address generation circuit.
【図８】従来のアドレス生成回路の入力動作説明図。FIG. 8 is a diagram illustrating an input operation of a conventional address generation circuit.
【図９】従来のアドレス生成回路の入力動作説明図。FIG. 9 is a diagram illustrating an input operation of a conventional address generation circuit.
【図１０】従来のアドレス生成回路の入力動作説明図。FIG. 10 is a diagram illustrating an input operation of a conventional address generation circuit.
【図１１】従来のアドレス生成回路の入力動作説明図。FIG. 11 is a diagram illustrating an input operation of a conventional address generation circuit.
【図１２】従来のアドレス生成回路の出力動作説明図。FIG. 12 is a diagram illustrating an output operation of a conventional address generation circuit.
【図１３】従来のアドレス生成回路の出力動作説明図。FIG. 13 is an explanatory diagram of an output operation of a conventional address generation circuit.
【図１４】従来のアドレス生成回路のシフト動作説明
図。FIG. 14 is a diagram illustrating a shift operation of a conventional address generation circuit.
【図１５】従来のアドレス生成回路のシフト動作説明
図。FIG. 15 is a diagram illustrating a shift operation of a conventional address generation circuit.
【図１６】従来のアドレス生成回路での同報機能説明
図。FIG. 16 is an explanatory diagram of a broadcast function in a conventional address generation circuit.
１１ 宛先情報レジスタ １２ アドレスポインタレジスタ １３、１４ トライステートバッファ １５ 検出回路 ２０ 検索回路 ３０ 空きロウ検出バス ４０ アドレスポインタ出力バス ５０ 空きロウカウンタ ６０ ＡＮＤ回路 ７０ フリップフロップ REFERENCE SIGNS LIST 11 destination information register 12 address pointer register 13, 14 tristate buffer 15 detection circuit 20 search circuit 30 empty row detection bus 40 address pointer output bus 50 empty row counter 60 AND circuit 70 flip-flop
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畝 川 康 夫 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 ──────────────────────────────────────────────────の Continued from the front page (72) Inventor Yasuo Unekawa 580-1 Horikawa-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Inside Toshiba Semiconductor System Technology Center Co., Ltd.
Claims (5)
るアドレスポインタレジスタ及び宛先ビットマップを記
憶する宛先情報レジスタを含むアドレス生成ユニットが
複数相互に連結されたアドレス生成手段と、 前記宛先情報レジスタの前記宛先ビットマップの全ビッ
トがクリアされている空きアドレス生成ユニットを検索
する検索手段と、 前記検索手段により検索された前記空きアドレス生成ユ
ニットの数を計測する計測手段と、 前記計測手段の計測値に応じた回数だけ、検索された前
記空きアドレス生成ユニットより後段のアドレス生成ユ
ニットの内容をシフトするシフト処理手段とを備えたＡ
ＴＭスイッチ。1. An address generating means comprising a plurality of address generating units including an address pointer register for storing an address pointer of a cell buffer and a destination information register for storing a destination bit map, and a plurality of address generating units connected to each other; Searching means for searching for an empty address generating unit in which all bits of the bit map are cleared; measuring means for measuring the number of the empty address generating units searched by the searching means; Shift processing means for shifting the contents of the address generation unit subsequent to the searched empty address generation unit by the number of times
TM switch.
るアドレスポインタレジスタ及び宛先ビットマップを記
憶する宛先情報レジスタを含むアドレス生成ユニットが
複数相互に連結されたアドレス生成手段と、 所望の前記出力リンク行きのセルが格納されている前記
アドレス生成ユニットの前記アドレスポインタを出力す
る出力処理手段と、 前記アドレス生成手段の前記宛先情報レジスタの前記宛
先ビットマップの全ビットがクリアされている空きアド
レス生成ユニットを検索する検索手段と、 前記出力処理手段による出力後に前記検索手段により検
索された前記空きアドレス生成ユニットの数を計測する
計測手段と、 前記計測手段の計測値に応じた回数だけ、検索された前
記空きアドレス生成ユニットの前記アドレスポインタを
最下位のアドレス生成ユニットに書き込むとともに、検
索された前記空きアドレス生成ユニットより後段のアド
レス生成ユニットの内容をシフトするシフト処理手段と
を備えたＡＴＭスイッチ。2. An address generating means comprising a plurality of interconnected address generating units each including an address pointer register for storing an address pointer of a cell buffer and a destination information register for storing a destination bit map; Output processing means for outputting the address pointer of the address generation unit in which a cell is stored; and searching for a free address generation unit in which all bits of the destination bit map of the destination information register of the address generation means are cleared. Searching means, measuring means for counting the number of the vacant address generating units searched by the searching means after output by the output processing means, and the vacant number searched by the number of times according to the measurement value of the measuring means Set the address pointer of the address generation unit to the lowest order And a shift processing unit for shifting the contents of the address generation unit subsequent to the searched empty address generation unit.
ドレス生成ユニットに前記新たなセルの宛先ビットマッ
プを記憶する入力処理手段をさらに備えた請求項１又は
２に記載のＡＴＭスイッチ。3. The ATM switch according to claim 1, further comprising input processing means for storing a destination bitmap of said new cell in said empty address generating unit every time a new cell is input.
前記宛先情報レジスタの前記宛先ビットマップを検索
し、検索対象としてヒットした前記アドレス生成ユニッ
トの前記アドレスポイントを出力するとともに、前記ヒ
ットした前記アドレス生成ユニットの前記宛先情報レジ
スタの検索対象とされた出力リンクに対応する前記宛先
ビットマップのビットをクリアすることを特徴とする請
求項２又は３のいずれかに記載のＡＴＭスイッチ。4. The output processing means searches the destination bitmap of the destination information register in a predetermined address order based on a predetermined order of output links, and searches the address point of the address generation unit hit as a search target. And outputting a bit of the destination bitmap corresponding to the output link searched for in the destination information register of the address generation unit that has hit the address generating unit. The ATM switch according to 1.
クリア後に、その宛先情報レジスタの宛先ビットマップ
の全ビットがクリアになっていた場合にカウントし、そ
のカウント値に応じてシフト処理回数を決定することを
特徴とする請求項１乃至４のいずれかに記載のＡＴＭス
イッチ。5. The measuring means counts when all bits of the destination bitmap of the destination information register are cleared after the output processing means clears the bits of the destination bitmap, and counts the count value. The ATM switch according to any one of claims 1 to 4, wherein the number of shift processes is determined accordingly.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4427697A JPH10242985A (en) | 1997-02-27 | 1997-02-27 | Atm switch |
| EP98102433A EP0859534A3 (en) | 1997-02-12 | 1998-02-12 | ATM switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4427697A JPH10242985A (en) | 1997-02-27 | 1997-02-27 | Atm switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242985A true JPH10242985A (en) | 1998-09-11 |
Family
ID=12686995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4427697A Withdrawn JPH10242985A (en) | 1997-02-12 | 1997-02-27 | Atm switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242985A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754205B1 (en) | 1999-03-04 | 2004-06-22 | Kabushiki Kaisha Toshiba | Switching element and packet switch |
| CN102270178B (en) * | 2011-08-02 | 2016-12-14 | 南京中兴新软件有限责任公司 | statistical information storage method and device |
-
1997
- 1997-02-27 JP JP4427697A patent/JPH10242985A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6754205B1 (en) | 1999-03-04 | 2004-06-22 | Kabushiki Kaisha Toshiba | Switching element and packet switch |
| CN102270178B (en) * | 2011-08-02 | 2016-12-14 | 南京中兴新软件有限责任公司 | statistical information storage method and device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6941236B2 (en) | Apparatus and methods for analyzing graphs | |
| US7804834B2 (en) | Port packet queuing | |
| US6707693B1 (en) | Content addressable memory with simultaneous write and compare function | |
| US6535951B1 (en) | Hit result register file used in a CAM | |
| US6591342B1 (en) | Memory disambiguation for large instruction windows | |
| US5392442A (en) | Data-driven processor having an output unit for providing only operand data in a predetermined order | |
| US20100215046A1 (en) | Logical separation and accessing of descriptor memories | |
| JPH0630520B2 (en) | Switching elements for self-routing multi-stage packet-switched interconnect networks. | |
| US8661223B1 (en) | Buffer management architecture | |
| US5117489A (en) | Data-driven processor having an internal tag-generating system for generating a distinct tagged information and assembling with un-tagged information of an input/output data packet | |
| US20010023469A1 (en) | Distributed type input buffer switch system for transmitting arbitration information efficiently and method for processing input data using the same | |
| US8812783B2 (en) | Operation apparatus, cache apparatus, and control method thereof | |
| JPH10242985A (en) | Atm switch | |
| EP1512079B1 (en) | Pseudo multiport data memory has stall facility | |
| US7379470B2 (en) | Combined and data compressed FIFO based arbitration for a non-blocking switch | |
| US8359428B1 (en) | Associative list processing unit | |
| JP2003316571A (en) | Parallel processor | |
| EP0859534A2 (en) | ATM switch | |
| JP3436856B2 (en) | ATM switch | |
| US20020145995A1 (en) | Address release method, and common buffering device for atm switching system which employs the same method | |
| US7120733B1 (en) | CAM-based search engines having per entry age reporting capability | |
| US20040123004A1 (en) | An improved fifo based controller circuit for slave devices attached to a cpu bus | |
| CN111709872B (en) | Spin memory computing architecture of graph triangle counting algorithm | |
| US11914647B2 (en) | Efficient hash table lookup | |
| JP4306997B2 (en) | Data control device and ATM control device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |