JPH10242418A - Dram and its manufacturing method - Google Patents
Dram and its manufacturing methodInfo
- Publication number
- JPH10242418A JPH10242418A JP9040581A JP4058197A JPH10242418A JP H10242418 A JPH10242418 A JP H10242418A JP 9040581 A JP9040581 A JP 9040581A JP 4058197 A JP4058197 A JP 4058197A JP H10242418 A JPH10242418 A JP H10242418A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- capacitor
- plate
- dummy
- plate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は信頼性の高いセル・
プレート・コンタクトを得るためのＤＲＡＭの構造上の
工夫と、高い生産性を有するその製造技術に関する。TECHNICAL FIELD The present invention relates to a highly reliable cell
The present invention relates to a device of a structure of a DRAM for obtaining a plate contact and a manufacturing technology having a high productivity.
【０００２】[0002]
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は世代ごとに記憶容量が４倍に増大さ
れる一方でメモリセル面積が約１／３ずつ縮小されてき
ており、研究段階の１ＧビットＤＲＡＭではわずか０．
５μｍ2 以下になるものと予測されている。しかし、キ
ャパシタにおける蓄積電極の有無を情報の“０”と
“１”に対応させているＤＲＡＭでは、センスアンプに
よる読み出しが可能で、かつα線による誤動作（ソフト
エラー）の影響を避けるために、セル面積が縮小されて
も十分に大きな蓄積容量を確保することが不可欠であ
る。このために、トレンチ型や積層型等、様々なキャパ
シタの３次元形状が提案されている。2. Description of the Related Art A DRAM (Dynamic Random Access Memory) has a memory capacity of about one third reduced while a storage capacity has been increased four times for each generation. Only 0. 0 in DRAM.
It is predicted to be less than 5 μm 2 . However, in a DRAM in which the presence or absence of a storage electrode in a capacitor is made to correspond to information “0” and “1”, reading by a sense amplifier is possible and in order to avoid the influence of a malfunction (soft error) due to α rays, Even if the cell area is reduced, it is essential to secure a sufficiently large storage capacity. For this purpose, various three-dimensional shapes of capacitors, such as a trench type and a stacked type, have been proposed.
【０００３】積層型は一般にトレンチ型に比べてソフト
エラー耐性が高く、また積層型の中でもシリンダ（円
筒）形キャパシタは、比較的容易なプロセスにより効率
的に蓄積容量の増大を図ることができる。シリンダ形キ
ャパシタとは、記憶ノード電極（蓄積電極）を円筒形に
形成することによりその表面積を増大させたものであっ
て、該記憶ノード電極の表面が薄いキャパシタ絶縁膜と
プレート電極とで順次被覆された積層構造を有する。The stacked type generally has higher soft error resistance than the trench type, and among the stacked type, a cylinder (cylindrical) capacitor can efficiently increase the storage capacity by a relatively easy process. The cylindrical capacitor has a storage node electrode (storage electrode) whose surface area is increased by forming it into a cylindrical shape. The surface of the storage node electrode is sequentially covered with a thin capacitor insulating film and a plate electrode. Having a laminated structure.
【０００４】キャパシタに関しては、上述のような形状
の工夫の他、レイアウトの工夫もメモリ・セル単位の蓄
積容量の増大を左右する重要な要素となる。近年の主流
をなすレイアウトは、ＣＯＢ（Capacitor Over Bitlin
e) 構造と呼ばれるものである。これは、文字通りキャ
パシタをビット線の上方に配するレイアウトであり、メ
モリセル全体をキャパシタ形成領域として利用できるの
で、容量増加の効率が高い。また、記憶ノード電極を形
成する際の下地膜の平坦化が比較的容易なので、この下
地膜上で焦点深度の浅い短波長フォトリソグラフィを行
うに際して良好な解像性能が得られるといったメリット
を有する。As for the capacitor, in addition to the above-described shape, the layout is also an important factor that determines the increase in the storage capacity of each memory cell. The mainstream layout in recent years is COB (Capacitor Over Bitlin).
e) What is called a structure. This is a layout in which a capacitor is literally arranged above a bit line, and the entire memory cell can be used as a capacitor formation region, so that the efficiency of increasing the capacity is high. In addition, since it is relatively easy to flatten the underlying film when forming the storage node electrode, there is an advantage that good resolution performance can be obtained when performing short-wavelength photolithography with a small depth of focus on this underlying film.
【０００５】図１４に、かかるＣＯＢ構造とシリンダ形
キャパシタを有する従来の一般的なＤＲＡＭの構造を示
す。このＤＲＡＭは、フィールド酸化膜（ＳｉＯ2 ）３
２と拡散層３３が形成された基板（Ｓｉ）３１上に、１
層目ポリサイド膜（1-polycide）膜よりなるワード線３
４、２層目ポリサイド膜（2-polycide）よりなるビット
線３６、誘電体膜をポリシリコン電極で挟持してなるキ
ャパシタ４２、および１層目メタル膜（1-metal ）より
なる上層配線４７が、それぞれ層間絶縁膜３５、層間絶
縁膜３７とＳｉＮ膜３８、および層間絶縁膜４３を介し
て垂直方向に積層された構造を有する。なお、上記ビッ
ト線３６と上記キャパシタ４２とは通常は３次元的にず
れた位置（紙面の手前と奥）にレイアウトされるので、
実際には基板コンタクト部までも含めてこれらが同一断
面上に現れることはないが、図１４では説明の便宜上、
これらを同一断面上に表示している。FIG. 14 shows the structure of a conventional general DRAM having such a COB structure and a cylindrical capacitor. This DRAM has a field oxide film (SiO 2 ) 3
2 and a substrate (Si) 31 on which a diffusion layer 33 is formed,
Word line 3 consisting of a polycide film (1-polycide)
4. A bit line 36 made of a second-layer polycide film (2-polycide), a capacitor 42 having a dielectric film sandwiched between polysilicon electrodes, and an upper wiring 47 made of a first-layer metal film (1-metal) are formed. Each has a structure vertically stacked with an interlayer insulating film 35, an interlayer insulating film 37 and a SiN film 38, and an interlayer insulating film 43 interposed therebetween. Since the bit line 36 and the capacitor 42 are normally laid out at three-dimensionally shifted positions (front and back of the paper),
Actually, these do not appear on the same cross section including the substrate contact portion. However, in FIG.
These are shown on the same cross section.
【０００６】上記ビット線３６は、拡散層３３に臨むコ
ンタクト・ホールをポリシリコン膜で埋め込んでなる複
数箇所のビット線コンタクト３６ｃにより、該拡散層３
３にオーミック接続されている。上記キャパシタ４２
は、ポリシリコン膜（polySi）よりなるシリンダ形の記
憶ノード電極３９と、これをコンフォーマルに被覆する
ＳｉＯｘ／ＳｉＮ積層膜よりなるキャパシタ絶縁膜４０
と、さらにこれをコンフォーマルに被覆するポリシリコ
ン膜（polySi）よりなるプレート電極４１の積層構造を
有する。このキャパシタ４２は、拡散層３３に臨むコン
タクト・ホールをポリシリコン膜で埋め込んでなる複数
箇所の記憶ノード・コンタクト３９ｃにより、該拡散層
３３にオーミック接続されている。The bit line 36 is formed by a plurality of bit line contacts 36c formed by filling a contact hole facing the diffusion layer 33 with a polysilicon film.
3 is ohmic-connected. The capacitor 42
Is a cylindrical storage node electrode 39 made of a polysilicon film (polySi), and a capacitor insulating film 40 made of a SiOx / SiN laminated film for covering the storage node electrode 39 conformally.
And a laminated structure of a plate electrode 41 made of a polysilicon film (polySi) for conformally covering the same. The capacitor 42 is ohmically connected to the diffusion layer 33 by a plurality of storage node contacts 39c formed by filling a contact hole facing the diffusion layer 33 with a polysilicon film.
【０００７】上層配線４７を構成する１層目メタル膜
（1-metal ）は、たとえばチタン（Ｔｉ）系バリヤメタ
ルとタングステン（Ｗ）膜の積層膜より構成され、プレ
ート電極４１，基板３１，ワード線５０，ビット線３６
への給電線の全体またはその一部として用いられる他、
ワード線３４の裏打ち配線、フィールド酸化膜３２上で
引き回される局所配線、拡散層３３の低抵抗化層等の様
々な用途を持っている。図１４では、これらの用途の一
例として、プレート取出し電極４８、拡散層取出し電極
４９、およびワード線取出し電極５０を図示しており、
これらは各々、対プレート電極コンタクト・ホール４
４、対拡散層コンタクト・ホール４５、対ワード線コン
タクト・ホール４６を埋め込む形で形成されている。The first-layer metal film (1-metal) constituting the upper wiring 47 is composed of, for example, a laminated film of a titanium (Ti) -based barrier metal and a tungsten (W) film, and includes a plate electrode 41, a substrate 31, and a word line. 50, bit line 36
Used as a whole or a part of the power supply line to
It has various uses such as a backing wiring of the word line 34, a local wiring routed on the field oxide film 32, and a low resistance layer of the diffusion layer 33. FIG. 14 illustrates a plate extraction electrode 48, a diffusion layer extraction electrode 49, and a word line extraction electrode 50 as examples of these uses.
These are the contact holes 4 for the plate electrode, respectively.
4. The contact hole 45 for the diffusion layer and the contact hole 46 for the word line are formed so as to be buried.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、ＣＯＢ
構造では上述したようにゲート電極（ワード線）、ビッ
ト線、キャパシタ等のメモリ・セルの構成要素が垂直方
向に積み上げられるため、基体の表面段差が本質的に増
大しやすい。このことは、１層目メタル膜（1-metal ）
を各部へコンタクトさせるためのコンタクト・ホールを
層間絶縁膜に開口する際に大きな問題となる。すなわ
ち、前掲の図１４からも明らかなように、上記の対プレ
ート電極コンタクト・ホール４４、対拡散層コンタクト
・ホール４５、および対ワード線コンタクト・ホール４
６は、互いに深さが大きく異なったものとなる。しか
も、近年の半導体プロセスでは、かかる基体の表面段差
の増大を緩和するために層間絶縁膜３５，３７，４３の
平坦化が行われるので、層間絶縁膜のトータル膜厚が局
所的に大きく変動する。この結果、層間絶縁膜の膜厚の
大きい部分に開口されるコンタクト・ホールの深さとア
スペクト比は非常に大きくなってしまう。SUMMARY OF THE INVENTION However, COB
In the structure, as described above, the components of the memory cell such as the gate electrode (word line), the bit line, and the capacitor are stacked in the vertical direction, so that the surface step of the base is liable to essentially increase. This means that the first metal film (1-metal)
This is a major problem when a contact hole for contacting the substrate with each part is opened in the interlayer insulating film. That is, as is apparent from FIG. 14 described above, the above-described plate electrode contact hole 44, diffusion layer contact hole 45, and word line contact hole 4 are formed.
Nos. 6 have greatly different depths. In addition, in recent semiconductor processes, the interlayer insulating films 35, 37, and 43 are flattened in order to alleviate the increase in the surface step of the base, so that the total thickness of the interlayer insulating film greatly varies locally. . As a result, the depth and aspect ratio of the contact hole opened in the portion where the thickness of the interlayer insulating film is large becomes extremely large.
【０００９】アスペクト比の大きなコンタクト・ホール
のドライエッチングでは、微細な被エッチング領域の内
奥部へのエッチャントの入射確率やエッチング反応生成
物の見かけ上の蒸気圧が低下することに起因して、途中
でエッチング速度が極端に低下したり、あるいはエッチ
ングが停止したりする、いわゆるマイクロローディング
効果が顕在化しやすい。そこでこの効果を抑制するため
に、低ガス圧プラズマ放電、高周波基板バイアス印加等
の手段を用いてイオンの平均自由行程や基板へのイオン
入射エネルギーを増大させる条件が採用される。しか
し、このような条件では、酸化シリコン（ＳｉＯｘ）以
外の材料膜に対するエッチング選択比が一般に低くなる
傾向がある。しかも、基板面内のエッチング速度ムラを
カバーするために、ある程度のオーバーエッチングは不
可欠であるから、ポリシリコン系の材料膜に対する選択
比はますます確保しにくくなる。In the dry etching of a contact hole having a large aspect ratio, the probability of incidence of an etchant into the inner part of a finely etched region and the apparent vapor pressure of an etching reaction product are reduced. The so-called microloading effect, in which the etching rate is extremely lowered or the etching is stopped halfway, is likely to become apparent. Therefore, in order to suppress this effect, a condition is employed in which the mean free path of ions and the energy of ion incidence on the substrate are increased by using means such as low gas pressure plasma discharge and high frequency substrate bias application. However, under such conditions, the etching selectivity to a material film other than silicon oxide (SiOx) generally tends to be low. Moreover, in order to cover the etching rate unevenness in the substrate surface, a certain degree of over-etching is indispensable, so that it becomes more difficult to secure a selectivity to a polysilicon-based material film.
【００１０】このような理由から、対プレート電極コン
タクト・ホール４４、対拡散層コンタクト・ホール４
５、および対ワード線コンタクト・ホール４６を同時に
形成することは困難である。すなわち、たとえば図１５
に示されるようなレジスト・パターン５１を形成し、そ
の開口５２，５３，５４の内部において同時にドライエ
ッチングを開始しても、対プレート電極コンタクト・ホ
ール４４ａのエッチングをポリシリコン膜からなるプレ
ート電極４１の表面で停止させることは困難であり、通
常はプレート電極４１を突き抜けてしまう。このような
突き抜けが生じた場合でも、対プレート電極コンタクト
・ホール４４ａの内部におけるプレート電極４１の露出
面に自然酸化膜を除去するための前処理が適切に施され
れば、ホール側壁面にてプレート取出し電極４８とのオ
ーミック接続を図ることは必ずしも不可能ではない。し
かし、プレート電極４１とプレート取出し電極４８との
接触面積が極端に少なくなるため、安定した接続を達成
することは非常に難しくなる。また、対プレート電極コ
ンタクト・ホール４４ａの突き抜け量が大きくなった場
合には、プレート取出し電極４８が図示されない下層配
線と短絡したり、あるいは下層配線と異常に接近して寄
生容量を増大させる問題が生ずる。For these reasons, the plate-to-plate electrode contact hole 44 and the diffusion-layer contact hole 4
5 and the word line contact hole 46 are difficult to form simultaneously. That is, for example, FIG.
Even if a resist pattern 51 as shown in FIG. 1 is formed and dry etching is started simultaneously in the openings 52, 53 and 54, the plate electrode 41 made of a polysilicon film is etched with respect to the plate electrode contact hole 44a. It is difficult to stop at the surface of the plate electrode 41, and usually penetrates the plate electrode 41. Even in the case where such a penetration occurs, if the pre-treatment for removing the natural oxide film is appropriately performed on the exposed surface of the plate electrode 41 inside the counter-plate electrode contact hole 44a, the hole side wall surface may be formed. It is not always impossible to achieve ohmic connection with the plate extraction electrode 48. However, since the contact area between the plate electrode 41 and the plate extraction electrode 48 is extremely reduced, it is very difficult to achieve a stable connection. Further, when the amount of penetration of the plate-to-plate electrode contact hole 44a becomes large, there is a problem that the plate extraction electrode 48 is short-circuited with the lower wiring (not shown) or abnormally approaches the lower wiring to increase the parasitic capacitance. Occurs.
【００１１】この問題を回避できる方法としては、コン
タクト・ホールの中で最も浅い対プレート電極コンタク
ト・ホール４４のみを別工程にて形成する方法が知られ
ている。すなわち、まず図１６に示されるように開口５
２のみを有するレジスト・パターン５５を形成してドラ
イエッチングを行うことにより対プレート電極コンタク
ト・ホール４４を形成し、次に図１７に示されるように
開口５３，５４を有するレジスト・パターン５６を形成
してドライエッチングを行うことにより対拡散層コンタ
クト・ホール４５と対ワード線コンタクト・ホール４６
を形成するのである。しかし、この方法ではコンタクト
・ホール開口のためのフォトマスクが２枚必要となり、
フォトマスク作成やフォトリソグラフィにかかる時間や
費用の増大、およびこれに伴う生産性や製造歩留りの低
下が避けられない。As a method for avoiding this problem, there is known a method of forming only the shallow counter electrode contact hole 44 among the contact holes in a separate step. That is, first, as shown in FIG.
By forming a resist pattern 55 having only 2 and performing dry etching, a counter electrode contact hole 44 is formed, and then a resist pattern 56 having openings 53 and 54 is formed as shown in FIG. Then, dry etching is performed to form a contact hole 45 for the diffusion layer and a contact hole 46 for the word line.
Is formed. However, this method requires two photomasks for opening contact holes,
It is inevitable that the time and cost required for photomask preparation and photolithography increase, and that the productivity and manufacturing yield decrease.
【００１２】そこで本発明は、これらの問題を解決し、
深さの異なるコンタクト・ホールを同時に形成すること
を可能とする新規なＤＲＡＭの構造およびその効率的な
製造方法を提供することを目的とする。Therefore, the present invention solves these problems,
It is an object of the present invention to provide a novel DRAM structure that enables simultaneous formation of contact holes having different depths, and an efficient manufacturing method thereof.
【００１３】[0013]
【課題を解決するための手段】本発明のＤＲＡＭは、プ
レート電極のキャパシタ形成領域外への延在部が前記キ
ャパシタと共通の積層構造を有する電気的に不応答なシ
リンダ形のダミー・パターンの一部を構成し、前記プレ
ート取出し電極が該ダミー・パターンの側壁面上におい
て少なくとも該プレート電極の延在部とオーミック接続
されてなる構造をとることにより、上述の目的を達成す
るものである。According to the present invention, there is provided a DRAM having an electrically unresponsive cylindrical dummy pattern in which a portion of a plate electrode extending outside a capacitor forming region has a common laminated structure with the capacitor. The above object is attained by forming a part of the structure, wherein the plate extraction electrode is ohmic-connected to at least the extending portion of the plate electrode on the side wall surface of the dummy pattern.
【００１４】上述のようなＤＲＡＭは、記憶ノード電極
を形成する際にキャパシタ形成領域外、すなわち従来で
はプレート電極の平坦な延在部であった所にも電気的に
不応答なシリンダ形のダミー電極を形成しておき、この
後通常のキャパシタ形成プロセスを経ることによりキャ
パシタと電気的に不応答なシリンダ形のダミー・パター
ンとを同時に形成し、これらを覆う層間絶縁膜を上記ダ
ミー・パターンの側壁面上に重複する位置でパターニン
グすることにより側壁面に少なくとも前記プレート電極
を露出させる接続孔を開口し、この接続孔をプレート取
出し電極で埋め込む工程を経て製造することができる。In the DRAM as described above, when forming a storage node electrode, a cylindrical dummy which is not electrically responsive is formed outside a capacitor formation region, that is, even in a place where a flat extension portion of a plate electrode is conventionally provided. Electrodes are formed, and thereafter, through a normal capacitor forming process, a capacitor and a cylindrical dummy pattern which is electrically unresponsive are simultaneously formed, and an interlayer insulating film covering these is formed by the above-mentioned dummy pattern. By patterning at an overlapping position on the side wall surface, a connection hole for exposing at least the plate electrode is opened on the side wall surface, and the connection hole is filled with a plate extraction electrode.
【００１５】[0015]
【発明の実施の形態】本発明のＤＲＡＭは、キャパシタ
形成領域外のプレート・コンタクト部におけるプレート
電極の形状が従来の平坦形からシリンダ形のダミー・パ
ターンの一部をなすごとく変更され、かつこのダミー・
パターンの側壁部のプレート電極を露出させるような対
プレート電極コンタクト・ホールを備える構成が採用さ
れたことで、仮に対プレート電極コンタクト・ホールの
底面がオーバーエッチングによりプレート電極を突き抜
けた形となっても、このプレート電極と後工程でこのコ
ンタクト・ホールに埋め込まれるプレート取出し電極と
の間の接触面積が十分に大きく確保される。したがっ
て、プレート電極とプレート取出し電極とのオーミック
接続が安定に図られることになる。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a DRAM of the present invention, the shape of a plate electrode at a plate contact portion outside a capacitor forming region is changed from a conventional flat type to a part of a cylindrical dummy pattern. dummy·
By adopting a configuration with a plate electrode contact hole that exposes the plate electrode on the side wall of the pattern, the bottom surface of the plate electrode contact hole may temporarily penetrate the plate electrode by over-etching. Also, a sufficiently large contact area between the plate electrode and the plate extraction electrode embedded in the contact hole in a later step is ensured. Therefore, the ohmic connection between the plate electrode and the plate extraction electrode can be stably achieved.
【００１６】上記ダミー・パターンは、電気的に不応答
なシリンダ形の記憶ノード電極とこれをコンフォーマル
に被覆するキャパシタ絶縁膜とプレート電極膜との積層
構造を有する。つまり、記憶ノード電極が電気的に不応
答であること、すなわち、記憶ノード電極が拡散層にコ
ンタクトされていないこと以外は、キャパシタと同じ構
成を有する。The dummy pattern has a laminated structure of an electrically unresponsive cylinder-shaped storage node electrode, a capacitor insulating film for conformally covering the storage node electrode, and a plate electrode film. That is, the storage node electrode has the same configuration as the capacitor except that the storage node electrode is not electrically responsive, that is, the storage node electrode is not in contact with the diffusion layer.
【００１７】対プレート電極コンタクト・ホールの内部
に露出し、オーミック接続の接点となるダミー・パター
ンの側壁面は、該ダミー・パターンの外壁面側であって
も、内壁面側であっても良い。外壁面側を使用する場合
は、複数のダミー・パターンを近接して形成しておき、
これらのパターン間スペースに対プレート電極コンタク
ト・ホールを開口する構成とすることができる。ダミー
・パターンの数やレイアウトは特に限定されるものでは
ないが、数が多い場合にはＸＹ方向へのコンタクト・ホ
ールのアライメントずれに対するマージンが増加する反
面、ダミー・パターンそのものの占有面積が増大し、高
集積化や微細化の障害となる。したがって、実用上は２
個あれば十分である。The side wall surface of the dummy pattern exposed inside the contact electrode for the plate electrode and serving as a contact for ohmic connection may be on the outer wall surface side or the inner wall surface side of the dummy pattern. . When using the outer wall side, a plurality of dummy patterns are formed close to each other,
It is possible to adopt a configuration in which a plate electrode contact hole is opened in the space between these patterns. The number and layout of the dummy patterns are not particularly limited. If the number is large, the margin for the misalignment of the contact holes in the XY directions increases, but the area occupied by the dummy patterns themselves increases. This is an obstacle to high integration and miniaturization. Therefore, practically 2
All you need is enough.
【００１８】一方、オーミック接続の達成にダミー・パ
ターンの内壁面が利用される場合には、このダミー・パ
ターンをビット線の上方重複領域に配することができ
る。したがって、プレート・コンタクト形成領域をキャ
パシタ形成領域に一層接近させることができ、高集積化
に有利である。これは、コンタクト・ホールをパターン
間スペースに形成する場合と異なり、コンタクト・ホー
ルの開口時にエッチング底面にエッチング速度の低い膜
が２度現れるために、ドライエッチングの高下地選択性
が確保しやすいという製法上の理由による。このことに
ついては、後で詳述する。On the other hand, when the inner wall surface of the dummy pattern is used for achieving the ohmic connection, the dummy pattern can be arranged in the upper overlapping region of the bit line. Therefore, the plate contact formation region can be made closer to the capacitor formation region, which is advantageous for high integration. This is because, unlike the case where the contact hole is formed in the space between the patterns, a film with a low etching rate appears twice on the bottom surface of the etching when the contact hole is opened, so that high underlayer selectivity of dry etching is easily ensured. It depends on the manufacturing method. This will be described later in detail.
【００１９】このようなＤＲＡＭを製造するには、記憶
ノード電極の形成時にダミー電極を同時に形成すれば良
いので、必要なフォトマスク枚数も工程数も最小限で済
む。本発明のＤＲＡＭの製造方法では、プレート・コン
タクト部におけるエッチングがダミー・パターンの側壁
面をかすめながら進行することになるが、このとき露出
する主な材料膜はプレート電極であり、コンタクト・ホ
ールの直径やアライメントの具合によってはこれに加え
てダミー電極も露出する。ただし、プレート電極とのオ
ーミック接続に寄与するのは、プレート電極のみであ
る。しかし、プレート電極もダミー電極も層間絶縁膜に
比べてエッチング速度の遅い材料膜であるため、対プレ
ート電極コンタクト・ホールのドライエッチングの進行
速度は、層間絶縁膜のみを被エッチング物とする他のコ
ンタクト・ホールよりも遅くなる。したがって、本発明
では対プレート電極コンタクト・ホールと同時に、これ
より深いコンタクト・ホールの開口も同時に行うことが
できる。深いコンタクト・ホールとは、典型的には対ビ
ット線コンタクト・ホール、対拡散層コンタクト・ホー
ル、および対ワード線コンタクト・ホールである。In order to manufacture such a DRAM, it is only necessary to form a dummy electrode at the same time as forming a storage node electrode, so that the required number of photomasks and the number of steps are minimized. In the method of manufacturing a DRAM of the present invention, the etching at the plate contact portion proceeds while grazing the side wall surface of the dummy pattern. At this time, the main material film exposed is the plate electrode, and the contact hole is formed. Depending on the diameter and the degree of alignment, a dummy electrode is also exposed in addition to this. However, only the plate electrode contributes to the ohmic connection with the plate electrode. However, since both the plate electrode and the dummy electrode are made of a material film having a lower etching rate than the interlayer insulating film, the rate of progress of the dry etching of the contact hole with respect to the plate electrode is different from that in the case where only the interlayer insulating film is to be etched. Slower than contact holes. Therefore, in the present invention, a contact hole deeper than the plate electrode contact hole can be simultaneously opened. The deep contact holes are typically bit line contact holes, diffusion layer contact holes, and word line contact holes.
【００２０】上記対プレート電極コンタクト・ホール
は、シリンダ形のダミー・パターンの外壁面側あるいは
内壁面側のいずれかを露出させるように形成される。た
だし、外壁面側を露出させる場合、すなわちダミー・パ
ターンのパターン間スペースに対プレート電極コンタク
ト・ホールを開口する場合は、このパターン間スペース
の下方重複領域に予めエッチング停止層を設けておくこ
とが好適である。これは、パターン間スペースを被エッ
チング領域とする場合、層間絶縁膜との間にエッチング
選択性を示し得る被エッチング物が実質的にプレート電
極のみとなるので、選択性の不足をこのエッチング停止
層で補うためである。このとき、上記エッチング停止層
をビット線形成用の材料層を用いて該ビット線と同時に
ダミー・パターンとして形成すれば、必要なフォトマス
ク枚数も工程数も増加しない。The above-mentioned counter-plate electrode contact hole is formed so as to expose either the outer wall surface or the inner wall surface of the cylindrical dummy pattern. However, when the outer wall surface is exposed, that is, when the plate electrode contact hole is opened in the space between the patterns of the dummy pattern, it is necessary to provide an etching stop layer in advance in an overlapping region below the space between the patterns. It is suitable. This is because when the inter-pattern space is the region to be etched, the object to be etched that can exhibit etching selectivity with the interlayer insulating film is substantially only the plate electrode. This is to make up for it. At this time, if the etching stop layer is formed as a dummy pattern at the same time as the bit line using the material layer for forming the bit line, the required number of photomasks and the number of steps are not increased.
【００２１】一方、内壁面側を露出させる場合、すなわ
ち１個のダミー・パターンの形成範囲内に対プレート電
極コンタクト・ホールを開口する場合は、上述のような
エッチング停止層は特に必要ではない。これは、ダミー
・パターンの内部では層間絶縁膜との間にエッチング選
択性を示し得る被エッチング物がプレート電極とダミー
電極の両方となるため、コンタクト・ホール・エッチン
グをダミー・パターンの内部で停止できる可能性が高い
からである。したがって、ダミー電極をビット線の上方
重複領域に形成し、最終的にプレート・コンタクトをビ
ット線に重複する領域で形成することが可能となり、Ｄ
ＲＡＭの高集積化を図る上で極めて好都合である。On the other hand, when the inner wall surface is exposed, that is, when the contact hole for the plate electrode is opened in the formation area of one dummy pattern, the above-described etching stop layer is not particularly necessary. This is because the object to be etched that can exhibit etching selectivity between the interlayer insulating film and the interlayer insulating film inside the dummy pattern is both the plate electrode and the dummy electrode, so that the contact hole etching stops inside the dummy pattern. This is because it is highly possible. Therefore, it is possible to form the dummy electrode in the region overlapping the bit line and finally form the plate contact in the region overlapping the bit line.
This is extremely convenient for achieving high integration of the RAM.
【００２２】[0022]
【実施例】以下、本発明の具体的な実施例について説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of the present invention will be described.
【００２３】実施例１ ここでは、キャパシタと同時に形成された２個のダミー
・パターンの中間に開口された対プレート電極コンタク
ト・ホールを有し、プレート電極とプレート取出し電極
とのオーミック接続の安定化を図ったＤＲＡＭと、その
製造方法について図１ないし図８を参照しながら説明す
る。 Embodiment 1 In this embodiment , a plate electrode contact hole opened in the middle of two dummy patterns formed simultaneously with a capacitor is provided to stabilize the ohmic connection between the plate electrode and the plate extraction electrode. The DRAM and the method of manufacturing the same will be described with reference to FIGS.
【００２４】図８は、このＤＲＡＭの模式的断面図であ
る。この構成について述べると、フィールド酸化膜（Ｓ
ｉＯ2 ）２と拡散層３が形成された基板（Ｓｉ）１上
に、１層目ポリサイド膜（1-polycide）膜よりなるワー
ド線４、２層目ポリサイド膜（2-polycide）よりなるビ
ット線６、誘電体膜をポリシリコン電極で挟持してなる
キャパシタ１５、および１層目メタル膜（1-metal ）よ
りなる上層配線２４，プレート取出し電極２５，拡散層
取出し電極２６，ワード線取出し電極２７がそれぞれ層
間絶縁膜５、層間絶縁膜７とＳｉＮ膜８、および層間絶
縁膜１６を介して垂直方向に積層された構造を有する。
なお、上記ビット線６と上記キャパシタ１５とは通常は
３次元的にずれた位置（紙面の手前と奥）にレイアウト
されるので、実際には基板コンタクト部までも含めてこ
れらが同一断面上に現れることはないが、図８では説明
の便宜上、これらを同一断面上に表示している。FIG. 8 is a schematic sectional view of this DRAM. To describe this configuration, the field oxide film (S
A word line 4 composed of a first polycide film (1-polycide) film and a bit composed of a second polycide film (2-polycide) are formed on the substrate (Si) 1 on which the iO 2 ) 2 and the diffusion layer 3 are formed. Line 6, a capacitor 15 having a dielectric film sandwiched between polysilicon electrodes, an upper layer wiring 24 made of a first-layer metal film (1-metal), a plate extraction electrode 25, a diffusion layer extraction electrode 26, a word line extraction electrode 27 have a structure in which they are vertically stacked via the interlayer insulating film 5, the interlayer insulating film 7, the SiN film 8, and the interlayer insulating film 16, respectively.
Since the bit line 6 and the capacitor 15 are usually laid out at three-dimensionally shifted positions (front and back of the paper), they are actually placed on the same cross section including the substrate contact portion. Although they do not appear, they are shown on the same cross section in FIG. 8 for convenience of explanation.
【００２５】上記ビット線６は、拡散層３に臨むコンタ
クト・ホールをポリシリコン膜で埋め込んでなる複数箇
所のビット線コンタクト６ｃにより、該拡散層３にオー
ミック接続されている。上記キャパシタ１５は、ポリシ
リコン膜（polySi）よりなるシリンダ形の記憶ノード電
極１２と、これをコンフォーマルに被覆するＳｉＯｘ／
ＳｉＮ積層膜よりなるキャパシタ絶縁膜１３と、さらに
これをコンフォーマルに被覆するポリシリコン膜（poly
Si）よりなるプレート電極１４との積層構造を有する。
このキャパシタ１５は、拡散層３に臨むコンタクト・ホ
ールをポリシリコン膜で埋め込んでなる複数箇所の記憶
ノード・コンタクト９ｃにより、該拡散層３にオーミッ
ク接続されている。The bit line 6 is ohmically connected to the diffusion layer 3 by a plurality of bit line contacts 6c formed by filling a contact hole facing the diffusion layer 3 with a polysilicon film. The capacitor 15 includes a cylindrical storage node electrode 12 made of a polysilicon film (polySi), and SiOx /
A capacitor insulating film 13 composed of a SiN laminated film and a polysilicon film (poly
It has a laminated structure with a plate electrode 14 made of Si).
The capacitor 15 is ohmically connected to the diffusion layer 3 by a plurality of storage node contacts 9c formed by filling a contact hole facing the diffusion layer 3 with a polysilicon film.
【００２６】上層配線２４を構成する１層目メタル膜
（1-metal ）は、たとえばチタン（Ｔｉ）系バリヤメタ
ルとタングステン（Ｗ）膜の積層膜より構成される。こ
の１層目メタル膜（1-metal ）はまた、プレート取出し
電極２５、拡散層取出し電極２６およびワード線取出し
電極２７の構成材料でもあり、さらに図示されない所で
はワード線４の裏打ち配線、フィールド酸化膜２上で引
き回される局所配線、拡散層３の低抵抗化層としても用
いられている。The first-layer metal film (1-metal) constituting the upper wiring 24 is formed of, for example, a laminated film of a titanium (Ti) -based barrier metal and a tungsten (W) film. This first-layer metal film (1-metal) is also a constituent material of the plate extraction electrode 25, the diffusion layer extraction electrode 26, and the word line extraction electrode 27. It is also used as a local wiring routed on the film 2 and as a low resistance layer of the diffusion layer 3.
【００２７】本発明のＤＲＡＭの構造が従来のＤＲＡＭ
と異なる所は、プレート・コンタクト形成領域IIの構成
である。まずこの領域IIには、キャパシタ形成領域Ｉに
おける正規のキャパシタ１５とは別に、ダミー・パター
ン１５ｄ〔添え字ｄはダミー(dummy) であることを表
す。以下同様。〕がコンタクト１カ所につき２個形成さ
れている。各ダミー・パターン１５ｄの材料構成はキャ
パシタ１５と同じであるが、該キャパシタ１５の記憶ノ
ード電極１２に相当する部分がダミー電極１２ｄとされ
ている。ただし、このダミー電極１２ｄは拡散層３へコ
ンタクトされていない。すなわち、電気的に不応答であ
り、所定の浮遊電位を持つのみである。The structure of the DRAM of the present invention is a conventional DRAM.
The different point is the configuration of the plate contact formation region II. First, in this area II, a dummy pattern 15d (subscript d represents a dummy) is provided separately from the regular capacitor 15 in the capacitor formation area I. The same applies hereinafter. ] Are formed for each contact. Although the material configuration of each dummy pattern 15d is the same as that of the capacitor 15, a portion corresponding to the storage node electrode 12 of the capacitor 15 is a dummy electrode 12d. However, the dummy electrode 12d is not in contact with the diffusion layer 3. That is, it is electrically unresponsive and has only a predetermined floating potential.
【００２８】対プレート電極コンタクト・ホール２１
は、これら２個のダミー・パターン１５ｄの中間に形成
されている。この対プレート電極コンタクト・ホール２
１の階段状の断面形状は、これをドライエッチングによ
り形成する際のエッチング選択性に起因しており、側壁
面にはプレート電極１４およびダミー電極１２ｄが露出
している。このうち、プレート取出し電極２５とのオー
ミック接続に寄与するのはプレート電極１４の側壁面で
ある。図８に示される対プレート電極コンタクト・ホー
ル２１も層間絶縁膜７側へ突き抜けてはいるが、同じ突
き抜けでも前掲の図１５に示した状態とは異なり、その
側壁面には従来よりもはるかに大きな露出面積でプレー
ト電極１４が露出している。したがって、本発明のＤＲ
ＡＭではプレート・コンタクトの信頼性が改善される。Contact hole 21 for plate electrode
Are formed in the middle between these two dummy patterns 15d. This plate electrode contact hole 2
The stepped cross-sectional shape of 1 is due to the etching selectivity when it is formed by dry etching, and the plate electrode 14 and the dummy electrode 12d are exposed on the side wall surface. Among them, the side wall surface of the plate electrode 14 contributes to the ohmic connection with the plate extraction electrode 25. Although the plate-plate electrode contact hole 21 shown in FIG. 8 also penetrates to the interlayer insulating film 7 side, even with the same penetration, unlike the state shown in FIG. The plate electrode 14 is exposed in a large exposed area. Therefore, the DR of the present invention
AM improves the reliability of plate contacts.
【００２９】また、上記２個のダミー・パターン１５ｄ
のパターン間スペースの下方には、エッチング停止膜６
ｄが形成されている。このエッチング停止膜６ｄは、ビ
ット線６を構成する２層目ポリサイド膜（2-polycide）
に由来するものであり、上記の対プレート電極コンタク
ト・ホール２１がさらに下方へ突き抜けることを防止す
る役目を果たしている。これらの構成上の工夫により、
本発明のＤＲＡＭは下層配線との短絡、あるいは下層配
線との異常接近による寄生容量の増加を免れて、信頼性
の高い高速動作を行うことが可能とされている。The above two dummy patterns 15d
Below the inter-pattern space of FIG.
d is formed. This etching stop film 6d is a second polycide film (2-polycide) constituting the bit line 6.
And plays a role in preventing the above-mentioned counter plate electrode contact hole 21 from penetrating further downward. With these configurational ideas,
The DRAM of the present invention is capable of performing high-speed operation with high reliability while avoiding an increase in parasitic capacitance due to a short circuit with the lower layer wiring or an abnormal approach to the lower layer wiring.
【００３０】なお、シリンダ形のダミー・パターン１５
ｄは寄生容量の確保とは無関係であるため、その直径は
キャパシタ１５よりも小さくても構わない。むしろ小さ
い方が、プレート・コンタクト形成領域IIの占有面積を
縮小することができて好ましい。一方、ダミー・パター
ン１５ｄのパターン間スペースについては、キャパシタ
１５のパターン間スペースと同じでも構わないが、やや
大きく設定することが望ましい。これは、キャパシタ１
５間のパターン間スペースが後述する製造方法でもわか
るように自己整合プロセスにより最小加工寸法より小と
されているので、対プレート電極コンタクト・ホールに
アライメントずれが生ずると、ホール側壁面にプレート
電極を十分な面積をもって露出させることが難しくなる
からである。The cylindrical dummy pattern 15
Since d has nothing to do with securing the parasitic capacitance, its diameter may be smaller than that of the capacitor 15. Rather, a smaller one is preferable because the area occupied by the plate contact formation region II can be reduced. On the other hand, the inter-pattern space of the dummy pattern 15d may be the same as the inter-pattern space of the capacitor 15, but is preferably set slightly larger. This is capacitor 1
Since the space between the patterns 5 is smaller than the minimum processing size by the self-alignment process, as can be seen from the manufacturing method described later, when the alignment deviation occurs in the contact hole for the plate electrode, the plate electrode is formed on the side wall surface of the hole. This is because it becomes difficult to expose a sufficient area.
【００３１】次に、かかるＤＲＡＭの形成プロセスにつ
いて説明する。図１は、ビット線６の形成が終了した状
態を示している。ここまでの工程を述べると、まず基板
１（Ｓｉ）に対してたとえばパイロジェニック酸化を行
うことによりフィールド酸化膜２（ＳｉＯ2 ）およびゲ
ート酸化膜（図示せず。）を形成した。次に、基体の全
面にたとえば不純物含有ポリシリコン膜とタングステン
・シリサイド（ＷＳｉｘ）膜とをたとえばＣＶＤ法によ
り順次積層して１層目ポリサイド膜（1-polycide）膜を
形成し、この膜をパターニングしてワード線４を形成し
た。さらに、このワード線４をマスクとするイオン注入
により、基板１の表層部に拡散層３を形成した。Next, a process for forming such a DRAM will be described. FIG. 1 shows a state in which the formation of the bit line 6 has been completed. Describing the steps so far, first, a field oxide film 2 (SiO 2 ) and a gate oxide film (not shown) were formed by performing, for example, pyrogenic oxidation on the substrate 1 (Si). Next, an impurity-containing polysilicon film and a tungsten silicide (WSix) film are sequentially laminated on the entire surface of the substrate by, for example, a CVD method to form a first polycide film (1-polycide) film, and this film is patterned. Thus, a word line 4 was formed. Further, the diffusion layer 3 was formed on the surface layer of the substrate 1 by ion implantation using the word line 4 as a mask.
【００３２】次に、基体の全面をたとえばＣＶＤ法によ
りシリコン酸化膜（ＳｉＯｘ）を堆積させて層間絶縁膜
５をほぼ平坦に形成し、この膜をパターニングして所定
の拡散層３に臨むコンタクト・ホールを開口し、さらに
このコンタクト・ホールをポリシリコン（polySi）膜で
埋め込んでビット線コンタクト６ｃを形成した。この埋
め込みは、次に述べる２層目ポリサイド膜（2-polycid
e）の下層側のポリシリコン膜を用いて行っても良い
が、これとは別のポリシリコン膜を全面堆積させた後、
エッチバックもしくは化学機械研磨によりコンタクト・
ホールの内部にのみ膜を残す方法を採用すれば、基体の
表面段差が大きい場合にも信頼性の高い埋め込みが可能
となる。さらに基体の全面に２層目ポリサイド膜（2-po
lycide）をたとえばＣＶＤ法により堆積させ、この膜を
パターニングしてビット線６およびエッチング停止層６
ｄを同時に形成した。Next, a silicon oxide film (SiOx) is deposited on the entire surface of the substrate by, for example, a CVD method to form an interlayer insulating film 5 substantially flat, and this film is patterned to form a contact layer facing a predetermined diffusion layer 3. A hole was opened, and the contact hole was buried with a polysilicon (polySi) film to form a bit line contact 6c. This embedding is performed by the second polycide film (2-polycid
e) It may be performed using the lower polysilicon film, but after another polysilicon film is entirely deposited,
Contact / etch by etch back or chemical mechanical polishing
If a method of leaving a film only inside the hole is adopted, reliable filling can be performed even when the surface step of the substrate is large. Furthermore, a second layer of polycide film (2-po
lycide), for example, by a CVD method, and patterning this film to form a bit line 6 and an etching stop layer 6.
d was simultaneously formed.
【００３３】次に、図２に示されるように、基体の全面
をたとえばＣＶＤ法により形成される層間絶縁膜７（Ｓ
ｉＯｘ）でをほぼ平坦化し、その表面をＣＶＤ法により
形成されるＳｉＮ膜８で被覆し、さらにこれら層間絶縁
膜７とＳｉＮ膜８とをパターニングして記憶ノード・コ
ンタクトを形成する部位に拡散層３に臨むコンタクト・
ホールを開口した。さらに、ポリシリコン膜の（polyS
i）全面堆積と平坦化とを経てこれらのコンタクト・ホ
ールを埋め込み、記憶ノード・コンタクト９ｃのための
プラグを形成した。Next, as shown in FIG. 2, the entire surface of the substrate is covered with an interlayer insulating film 7 (S
iOx), the surface thereof is covered with a SiN film 8 formed by a CVD method, and the interlayer insulating film 7 and the SiN film 8 are patterned to form a diffusion layer at a portion where a storage node contact is formed. Contact 3
A hole was opened. In addition, the polysilicon film (polyS
i) These contact holes were buried through overall deposition and planarization to form plugs for storage node contacts 9c.
【００３４】続いて、この基体の全面に新たなポリシリ
コンとシリコン酸化膜（ＳｉＯｘ）とを堆積させ、これ
らを共通マスクにより円柱状にパターニングした。この
パターニングはキャパシタ形成領域Ｉとプレート・コン
タクト形成領域IIの双方において行い、前者では高さ約
０．６μｍ、直径約０．３μｍの記憶ノード電極底部９
ｂと犠牲層１０とを約０．３μｍの間隔で、また後者で
は高さ約０．３μｍ、直径約０．４μｍのダミー電極底
部９ｂｄと犠牲層１０ｄとを約０．４μｍの間隔でそれ
ぞれ形成した。なお、これらの犠牲層１０，１０ｄは、
シリンダ形のキャパシタ１５およびダミー・パターン１
５ｄの直径を規定するためのパターンであり、記憶ノー
ド電極の形成後には除去される。Subsequently, new polysilicon and a silicon oxide film (SiOx) were deposited on the entire surface of the substrate, and these were patterned into a column shape using a common mask. This patterning is performed in both the capacitor formation region I and the plate contact formation region II. In the former, the storage node electrode bottom 9 having a height of about 0.6 μm and a diameter of about 0.3 μm is used.
b and the sacrificial layer 10 are formed at an interval of about 0.3 μm, and in the latter, a dummy electrode bottom 9 bd having a height of about 0.3 μm and a diameter of about 0.4 μm and the sacrificial layer 10 d are formed at an interval of about 0.4 μm. did. Note that these sacrifice layers 10 and 10d are
Cylinder-shaped capacitor 15 and dummy pattern 1
This is a pattern for defining a diameter of 5d, and is removed after the storage node electrode is formed.
【００３５】次に、この基体の全面に厚さ約０．１μｍ
のポリシリコン（polySi) 膜をコンフォーマルに堆積さ
せ、これを異方的にエッチバックした。この結果、図３
に示されるように、キャパシタ形成領域Ｉでは円柱状の
犠牲層１０の周囲に記憶ノード電極側壁部１１ｓが、ま
たプレート・コンタクト形成領域IIでは犠牲層１０ｄの
周囲にダミー電極側壁部１１ｓｄが、それぞれサイドウ
ォール状に形成された。上記記憶ノード電極側壁部１１
ｓは、先に形成された記憶ノード電極底部９ｂと共に記
憶ノード電極１２を構成する。一方、上記ダミー電極側
壁部１１ｓｄは、先に形成されたダミー電極底部９ｂｄ
と共にダミー電極１２ｄを構成する。Next, a thickness of about 0.1 μm
Was conformally deposited and etched back anisotropically. As a result, FIG.
As shown in FIG. 5, in the capacitor formation region I, the storage node electrode side wall portion 11s is formed around the cylindrical sacrifice layer 10, and in the plate contact formation region II, the dummy electrode side wall portion 11sd is formed around the sacrifice layer 10d. It was formed in a sidewall shape. The storage node electrode side wall 11
s constitutes the storage node electrode 12 together with the storage node electrode bottom 9b formed earlier. On the other hand, the dummy electrode side wall portion 11sd is connected to the dummy electrode bottom portion 9bd formed earlier.
Together, they constitute the dummy electrode 12d.
【００３６】次に、図４に示されるように、フッ酸（Ｈ
Ｆ）溶液処理を行って犠牲層１０，１０ｄを除去した
後、基体の表面に現れたシリンダ形の記憶ノード電極１
２およびダミー電極１２ｄを、厚さ約８ｎｍのキャパシ
タ絶縁膜１３と、プレート電極１４となる厚さ約０．１
μｍのポリシリコン膜（polySi) 膜で順次コンフォーマ
ルに被覆した。なお、ここでは上記キャパシタ絶縁膜１
３の構成材料としてＳｉＯｘ膜とＳｉＮ膜の積層膜を用
いたが、酸化タンタル（Ｔａ2 Ｏ5 ）等の高誘電率膜を
用いても良い。この後、これらのポリシリコン膜とキャ
パシタ絶縁膜１３とＳｉＮ膜８とを共通マスクによりパ
ターニングし、キャパシタ形成領域Ｉではキャパシタ１
５、プレート・コンタクト形成領域IIではダミー・パタ
ーン１５ｄを形成した。以上のようにして、プレート電
極１４のキャパシタ形成領域外への延在部にダミーパタ
ーンを配した状態を得た。Next, as shown in FIG. 4, hydrofluoric acid (H
F) After removing the sacrificial layers 10 and 10d by performing a solution process, the cylindrical storage node electrode 1 that appears on the surface of the base body
2 and the dummy electrode 12d are connected to a capacitor insulating film 13 having a thickness of about 8 nm and a thickness of about 0.1
The layers were conformally coated sequentially with a μm polysilicon film (polySi) film. Here, the capacitor insulating film 1
Although the laminated film of the SiOx film and the SiN film is used as the constituent material of No. 3, a high dielectric constant film such as tantalum oxide (Ta 2 O 5 ) may be used. Thereafter, the polysilicon film, the capacitor insulating film 13 and the SiN film 8 are patterned using a common mask, and the capacitor 1 is formed in the capacitor forming region I.
5. In the plate contact formation region II, a dummy pattern 15d was formed. As described above, a state was obtained in which the dummy pattern was arranged on the extension of the plate electrode 14 outside the capacitor formation region.
【００３７】次に、上記の基体の全面を層間絶縁膜１６
（ＳｉＯｘ）でほぼ平坦化し、この上でレジスト・パタ
ーニングを行った。この結果、図５に示されるように、
直径約０．３５μｍの開口１８、直径約０．３５μｍの
開口１９、および直径約０．３５μｍの開口２０を有す
るレジスト・パターン１７を形成した。ここで、上記開
口１８は対プレート電極コンタクト・ホールの開口部
位、開口１９は対拡散層コンタクト・ホールの開口部
位、開口２０は対ワード線コンタクト・ホールの開口部
位に設けられるものである。このように、深さの大きく
異なるコンタクト・ホール用のフォトマスクが１枚で済
む点が、本発明の重要なメリットである。なお、上記レ
ジスト・パターン１７は、図示されない場所において対
ビット線コンタクト・ホールの開口部位にも開口を備え
ている。Next, the entire surface of the substrate is covered with the interlayer insulating film 16.
The surface was almost planarized with (SiOx), and resist patterning was performed thereon. As a result, as shown in FIG.
A resist pattern 17 having an opening 18 having a diameter of about 0.35 μm, an opening 19 having a diameter of about 0.35 μm, and an opening 20 having a diameter of about 0.35 μm was formed. Here, the opening 18 is provided at the opening of the plate electrode contact hole, the opening 19 is provided at the opening of the diffusion layer contact hole, and the opening 20 is provided at the opening of the word line contact hole. As described above, an important advantage of the present invention is that only one photomask for contact holes having greatly different depths is required. The resist pattern 17 has an opening at an opening of the bit line contact hole at a location not shown.
【００３８】次に、上記レジスト・パターン１７をマス
クとして層間絶縁膜のドライエッチングを行った。この
ときのエッチング条件は、一例として次のとおりとし
た。 エッチング装置 マグネトロンＲＩＥ装置 ＣＨＦ3 流量 ３０ ＳＣＣＭ ＣＯ流量 ２７０ ＳＣＣＭ 圧力 ５．３ Ｐａ ＲＦパワー １４５０ Ｗ（１３．５６ＭＨｚ） 基板ステージ温度 ２０ ℃ オーバーエッチング率 ３０ ％ この後レジスト・パターン１７をアッシングにより除去
した。Next, dry etching of the interlayer insulating film was performed using the resist pattern 17 as a mask. The etching conditions at this time were as follows as an example. Etching apparatus Magnetron RIE apparatus CHF 3 flow rate 30 SCCM CO flow rate 270 SCCM pressure 5.3 Pa RF power 1450 W (13.56 MHz) Substrate stage temperature 20 ° C. Overetching rate 30% After that, the resist pattern 17 was removed by ashing.
【００３９】このエッチングの結果、プレート・コンタ
クト形成領域IIに深さ約０．８μｍの対プレート電極コ
ンタクト・ホール２１が開口されると同時に、これより
遥かにアスペクト比の大きい深さ約１．８μｍの対拡散
層コンタクト・ホール２２、深さ約１．５μｍの対ワー
ド線コンタクト・ホール２３、および図示されない深さ
約１．２μｍの対ビット線コンタクト・ホールが形成さ
れた。このように、最も浅い対プレート電極コンタクト
・ホール２１が他の深いコンタクト・ホール２２，２３
と同時に形成できるのは、該対プレート電極コンタクト
・ホール２１のエッチング底面の一部がポリシリコン膜
に掛かり、この部分でエッチング速度が低下するからで
ある。As a result of this etching, a plate electrode contact hole 21 having a depth of about 0.8 μm is opened in the plate contact formation region II, and at the same time, a depth of about 1.8 μm having a much larger aspect ratio. , A word line contact hole 23 having a depth of about 1.5 μm, and a bit line contact hole having a depth of about 1.2 μm (not shown). Thus, the shallowest paired plate electrode contact hole 21 is replaced by the other deep contact holes 22, 23.
Simultaneous formation is possible because a part of the etched bottom surface of the plate electrode contact hole 21 is applied to the polysilicon film, and the etching rate is reduced at this part.
【００４０】上記対プレート電極コンタクト・ホール２
１の拡大図を図７に示す。このホール２１の直径は、開
口端では約０．３５μｍであるが、下方へ向かって階段
状に狭まる。これは、エッチング途中で順次露出するポ
リシリコン膜、すなわちプレート電極１４とダミー電極
側壁部１１ｓｄのエッチング速度が層間絶縁膜１６に比
べて遅いからである。なお、図７ではホール底面が層間
絶縁膜７の膜厚の中途部で停止しているが、仮にエッチ
ングが層間絶縁膜７を突き抜けたとしても、その下方に
予め設けたエッチング停止層６ｄ（2-polycide) でそれ
以上のエッチングの進行は食い止められる。この対プレ
ート電極コンタクト・ホール２１の側壁面には、図７か
らも明らかなようにプレート電極１４が十分な面積をも
って露出しており、後工程でこのホール２１に埋め込ま
れるプレート取出し電極２５との間で安定したオーミッ
ク接続を図ることが可能となる。The above-mentioned contact electrode 2 for the plate electrode
7 is an enlarged view of FIG. The diameter of the hole 21 is about 0.35 μm at the opening end, but narrows stepwise downward. This is because the etching rate of the polysilicon film sequentially exposed during the etching, that is, the etching rate of the plate electrode 14 and the dummy electrode side wall 11sd is lower than that of the interlayer insulating film 16. In FIG. 7, the bottom surface of the hole is stopped at an intermediate portion of the thickness of the interlayer insulating film 7. However, even if the etching penetrates the interlayer insulating film 7, the etching stop layer 6d (2 -polycide) stops further etching progress. As is clear from FIG. 7, the plate electrode 14 is exposed with a sufficient area on the side wall surface of the counter-plate electrode contact hole 21, and the plate electrode 14 contacts the plate extraction electrode 25 buried in the hole 21 in a later step. A stable ohmic connection between them can be achieved.
【００４１】次に、プレート電極１４や拡散層３やワー
ド線４の表面に成長した自然酸化膜を前処理により除去
し、スパッタリングにより１層目メタル膜（1-metal ）
を形成した。ここではこの１層目メタル膜として、Ｔｉ
膜とＴｉＮ膜とをこの順に積層してなるＴｉ系バリヤメ
タルと、Ｗ膜との積層膜を採用したが、構成材料はこれ
に限られるものではなく、またＷ膜の最表面にはさらに
ＴｉＮ等の材料からなる反射防止膜が積層されていても
良い。この後、上記１層目メタル膜をパターニングする
ことにより、前掲の図８に示したような上層配線２４、
プレート取出し電極２５、拡散層取出し電極２６、ワー
ド線取出し電極２７、および図示されないビット線取出
し電極を形成し、ＤＲＡＭを完成させた。Next, the natural oxide film grown on the surface of the plate electrode 14, the diffusion layer 3, and the word line 4 is removed by pretreatment, and the first metal film (1-metal) is formed by sputtering.
Was formed. Here, Ti is used as the first metal film.
Although a laminated film of a Ti-based barrier metal in which a film and a TiN film are laminated in this order and a W film are employed, the constituent material is not limited to this, and the outermost surface of the W film is further provided with TiN or the like. An antireflection film made of the above material may be laminated. Thereafter, by patterning the first-layer metal film, the upper-layer wiring 24 as shown in FIG.
A plate extraction electrode 25, a diffusion layer extraction electrode 26, a word line extraction electrode 27, and a bit line extraction electrode (not shown) were formed to complete the DRAM.
【００４２】実施例２ ここでは、キャパシタと同時に形成された１個のダミー
・パターンの内部に開口された対プレート電極コンタク
ト・ホールを有し、プレート電極とプレート取出し電極
とのオーミック接続の安定化を図ったＤＲＡＭと、その
製造方法について図９ないし図１３を参照しながら説明
する。なお、これらの図面の符号は、前掲の図１ないし
図８と一部共通である。 Embodiment 2 In this embodiment , a plate electrode contact hole is opened inside one dummy pattern formed simultaneously with the capacitor, and the ohmic connection between the plate electrode and the plate extraction electrode is stabilized. Will be described with reference to FIGS. 9 to 13. FIG. The reference numerals in these drawings are partially common to those in FIGS. 1 to 8 described above.
【００４３】上記のＤＲＡＭの構成例を図１３に示す。
このＤＲＡＭはのプレート・コンタクト形成領域IIに
は、キャパシタ形成領域Ｉにおける正規のキャパシタ１
５とは別に、電気的に不応答なダミー・パターン１５ｄ
がコンタクト１カ所につき１個形成されている。ダミー
・パターン１５ｄの数が少ない分、実施例１に比べてプ
レート・コンタクト形成領域IIの占有面積も縮小されて
いる。対プレート電極コンタクト・ホール２９は、１個
のダミー・パターン１５の内部に形成されており、ホー
ル側壁面にはプレート電極１４およびダミー電極底部９
ｂｄが露出している。この対プレート電極コンタクト・
ホール２９は、実施例１で形成された対プレート電極コ
ンタクト・ホール２１と異なり、ビット線６の上方重複
領域に配置されており、実施例１のようなエッチング停
止層６ｄも必要としない。したがって、セル全体の占有
面積も縮小されている。FIG. 13 shows an example of the configuration of the above DRAM.
In this DRAM, the regular capacitor 1 in the capacitor formation region I is provided in the plate contact formation region II.
5 is a dummy pattern 15d that is electrically non-responsive.
Are formed for each contact. Since the number of the dummy patterns 15d is small, the occupied area of the plate contact formation region II is reduced as compared with the first embodiment. The plate electrode contact hole 29 is formed inside one dummy pattern 15, and the plate electrode 14 and the dummy electrode bottom 9 are formed on the side wall surface of the hole.
bd is exposed. This plate electrode contact
The hole 29 is different from the plate-to-plate electrode contact hole 21 formed in the first embodiment, and is disposed in the upper overlapping region of the bit line 6, and does not require the etching stop layer 6d as in the first embodiment. Therefore, the occupied area of the entire cell is reduced.
【００４４】本実施例においてこのような対プレート電
極コンタクト・ホール２９の配置が可能となるのは、ホ
ール底面が層間絶縁膜７側へ突き抜ける可能性が少ない
からである。つまり、このコンタクト・ホールを形成す
る際にエッチング底面に露出するエッチング速度の遅い
膜が、実施例１ではプレート電極１４のみであったのに
対し、実施例２ではプレート１４とダミー電極底部９ｂ
ｄの両方となり、実施例１に比べてエッチング選択比を
大きく確保しやすいからである。なお、シリンダ形のダ
ミー・パターン１５ｄの内径は、対プレート電極コンタ
クト・ホール２９の側壁面におけるプレート電極１４の
露出面積をなるべく大きく確保できるように設定する必
要があり、少なくともホール径と同程度に設定しておく
ことが望ましい。In the present embodiment, the reason why such a counter electrode contact hole 29 can be arranged is that there is little possibility that the bottom surface of the hole penetrates to the interlayer insulating film 7 side. That is, the film having a low etching rate exposed on the etching bottom surface when the contact hole is formed is only the plate electrode 14 in the first embodiment, whereas the film 14 and the dummy electrode bottom 9b in the second embodiment.
This is because d is both, and it is easy to secure a large etching selectivity as compared with the first embodiment. The inner diameter of the cylinder-shaped dummy pattern 15d needs to be set so that the exposed area of the plate electrode 14 on the side wall surface of the plate electrode contact hole 29 can be as large as possible. It is desirable to set it.
【００４５】次に、かかるＤＲＡＭの形成プロセスにつ
いて簡単に説明する。本プロセスは、使用するマスク・
パターンが実施例１と異なるだけであり、各操作や処理
の内容は実施例と同じである。まず図９に示されるよう
に、キャパシタ形成領域Ｉにシリンダ形のキャパシタ１
５を形成すると同時に、プレート・コンタクト形成領域
IIにもシリンダ形のダミー・パターン１５ｄを１個形成
した。次に、この基体の全面を層間絶縁膜１６（ＳｉＯ
ｘ）でほぼ平坦化し、この上でレジスト・パターニング
を行った。この結果、図１０に示されるように、プレー
ト・コンタクト、基板コンタクト、およびワード線コン
タクトの形成位置に各々開口２８，１９，２０を有する
レジスト・パターン２４を形成した。上記開口２８の直
径は約０．３５μｍとした。なお、上記レジスト・パタ
ーン２４は、図示されない場所において対ビット線コン
タクト・ホールの開口部位にも開口を備えている。Next, the process of forming such a DRAM will be briefly described. This process depends on the mask
Only the pattern is different from that of the first embodiment, and the contents of each operation and processing are the same as those of the first embodiment. First, as shown in FIG.
5 and a plate contact formation region
One cylindrical dummy pattern 15d was also formed on II. Next, the entire surface of the substrate is covered with an interlayer insulating film 16 (SiO
The surface was almost flattened in x), and resist patterning was performed thereon. As a result, as shown in FIG. 10, a resist pattern 24 having openings 28, 19, and 20 at the positions where the plate contact, the substrate contact, and the word line contact were formed was formed. The diameter of the opening 28 was about 0.35 μm. The resist pattern 24 has an opening at an opening of the bit line contact hole at a location not shown.
【００４６】次に、上記レジスト・パターン２４をマス
クとして層間絶縁膜のドライエッチングを行った。エッ
チング条件は、実施例１と同じとした。この結果、図１
１に示されるように、プレート・コンタクト形成領域II
に深さ約０．８μｍの対プレート電極コンタクト・ホー
ル２９が開口されると同時に、これより遥かにアスペク
ト比の大きい深さ約１．８μｍの対拡散層コンタクト・
ホール２２、深さ約１．５μｍの対ワード線コンタクト
・ホール２３、および図示されない深さ約１．２μｍの
対ビット線コンタクト・ホールが形成された。このよう
に、最も浅い対プレート電極コンタクト・ホール２９が
他の深いコンタクト・ホール２２，２３と同時に形成で
きるのは、該対プレート電極コンタクト・ホール２９の
エッチング底面が２層のポリシリコン膜に掛かり、この
部分でエッチング速度が大幅に低下するからである。Next, dry etching of the interlayer insulating film was performed using the resist pattern 24 as a mask. The etching conditions were the same as in Example 1. As a result, FIG.
As shown in FIG. 1, the plate contact formation region II
An approximately 0.8 μm deep plate electrode contact hole 29 is opened at the same time as the approximately 1.8 μm deep diffusion layer contact hole having a much larger aspect ratio.
A hole 22, a word line contact hole 23 with a depth of about 1.5 μm, and a bit line contact hole with a depth of about 1.2 μm (not shown) were formed. As described above, the reason why the shallowest plate electrode contact hole 29 can be formed simultaneously with the other deep contact holes 22 and 23 is that the etched bottom surface of the plate electrode contact hole 29 overlaps the two polysilicon films. This is because the etching rate is significantly reduced in this portion.
【００４７】上記対プレート電極コンタクト・ホール２
９の拡大図を図１２に示す。このホール２９の直径は、
開口端では約０．３５μｍであるが、下方へ向かってエ
ッチング反応生成物の堆積の影響で若干狭まる。ホール
側壁面には、プレート電極１４が十分な面積をもって露
出しており、後工程でこのホール２９に埋め込まれるプ
レート取出し電極２５との間で安定したオーミック接続
を図ることが可能となる。なお、ホール底面はダミー電
極底部９ｂｄの表面またはその膜厚の中途部に位置し、
層間絶縁膜７側へ突き抜けることはない。したがって、
下方にビット線６が配されていても、このビット線６に
影響が及ぶことは避けられる。この後、前処理、１層目
メタル膜（1-metal ）の成膜、１層目メタル膜のパター
ニングを経て、前掲の図１３に示したような上層配線２
４、プレート取出し電極３０、拡散層取出し電極２６、
ワード線取出し電極２７、および図示されないビット線
取出し電極を形成し、ＤＲＡＭを完成させた。Contact hole 2 for the plate electrode
An enlarged view of No. 9 is shown in FIG. The diameter of this hole 29 is
Although it is about 0.35 μm at the open end, it slightly narrows downward due to the deposition of the etching reaction product. The plate electrode 14 is exposed with a sufficient area on the side wall surface of the hole, and stable ohmic connection with the plate extraction electrode 25 embedded in the hole 29 in a later step can be achieved. The bottom of the hole is located on the surface of the dummy electrode bottom 9bd or in the middle of the thickness thereof.
It does not penetrate to the interlayer insulating film 7 side. Therefore,
Even if the bit line 6 is arranged below, it is possible to prevent the bit line 6 from being affected. Thereafter, through a pretreatment, a first-layer metal film (1-metal) film formation, and a first-layer metal film patterning, the upper layer wiring 2 as shown in FIG.
4, plate extraction electrode 30, diffusion layer extraction electrode 26,
A word line extraction electrode 27 and a bit line extraction electrode (not shown) were formed to complete the DRAM.
【００４８】以上、本発明の具体的な実施例を２例述べ
たが、本発明はこれらの実施例に何ら限定されるもので
はなく、ＤＲＡＭの構造、各材料膜の膜厚や各部の寸
法、ドライエッチング条件等の細部については適宜変更
や選択が可能である。Although two specific embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and the structure of the DRAM, the thickness of each material film, and the dimensions of each part are not limited to these embodiments. The details such as dry etching conditions and the like can be appropriately changed and selected.
【００４９】[0049]
【発明の効果】以上の説明からも明らかなように、本発
明のＤＲＡＭはプレート・コンタクト部におけるコンタ
クト・ホールの突き抜けに対する耐性の高い構造を有
し、しかも上記コンタクト・ホールは、１枚のマスク・
パターンを用いてアスペクト比の大きい他のコンタクト
・ホールと同時に形成することができる。したがって本
発明は、微細なデザイン・ルールにもとづいて製造され
る大記憶容量のＤＲＡＭの信頼性や性能を向上させ、ま
たこれを高い生産性をもって製造する上で、極めて価値
の高いものである。As is apparent from the above description, the DRAM of the present invention has a structure having a high resistance to penetration of a contact hole in a plate contact portion, and the contact hole is formed by a single mask.・
It can be formed simultaneously with another contact hole having a large aspect ratio by using a pattern. Therefore, the present invention is extremely valuable in improving the reliability and performance of a large-capacity DRAM manufactured based on fine design rules and manufacturing the DRAM with high productivity.
【図１】２個のダミー・パターンのパターン間スペース
でプレート・コンタクトを形成するＤＲＡＭの製造プロ
セス（実施例１）において、２層目ポリサイド膜のパタ
ーニングによりビット線とエッチング停止層とを同時に
形成した状態を示す模式的断面図である。FIG. 1 shows a bit line and an etching stop layer formed simultaneously by patterning a second polycide film in a DRAM manufacturing process (embodiment 1) in which a plate contact is formed in a space between two dummy patterns. FIG. 4 is a schematic cross-sectional view showing a state in which it is performed.
【図２】図１の基体上で記憶ノード・コンタクトを形成
した後、記憶ノード電極底部とダミー電極底部とを同時
に形成した状態を示す模式的断面図である。FIG. 2 is a schematic cross-sectional view showing a state where a storage node electrode bottom and a dummy electrode bottom are simultaneously formed after forming a storage node contact on the substrate of FIG. 1;
【図３】図２の基体上でポリシリコン膜の全面堆積とそ
の異方性エッチバックとを経て、記憶ノード電極とダミ
ー電極とを同時に形成した状態を示す模式的断面図であ
る。FIG. 3 is a schematic cross-sectional view showing a state in which a storage node electrode and a dummy electrode are simultaneously formed through the entire deposition of a polysilicon film on the substrate of FIG. 2 and anisotropic etchback thereof.
【図４】図３の犠牲層を除去し、キャパシタ絶縁膜とプ
レート電極の全面堆積およびこれらのパターニングを経
て、キャパシタとダミー・パターンとを同時に形成した
状態を示す模式的断面図である。FIG. 4 is a schematic cross-sectional view showing a state in which a capacitor and a dummy pattern are simultaneously formed by removing the sacrificial layer of FIG. 3, depositing a capacitor insulating film and a plate electrode on the entire surface, and patterning them.
【図５】図４の基体上で層間絶縁膜の堆積、およびコン
タクト・ホールを開口するためのレジスト・パターニン
グを行った状態を示す模式的断面図である。FIG. 5 is a schematic cross-sectional view showing a state in which an interlayer insulating film has been deposited and resist patterning for opening a contact hole has been performed on the substrate of FIG. 4;
【図６】図５の層間絶縁膜をドライエッチングし、プレ
ート電極，拡散層，ワード線へ臨む各コンタクト・ホー
ルを同時に開口した状態を示す模式的断面図である。FIG. 6 is a schematic cross-sectional view showing a state in which the interlayer insulating film of FIG. 5 is dry-etched, and respective contact holes facing a plate electrode, a diffusion layer, and a word line are simultaneously opened.
【図７】図６の対プレート電極コンタクト・ホールを拡
大して示す模式的断面図である。FIG. 7 is a schematic cross-sectional view showing, on an enlarged scale, a contact hole for a plate electrode shown in FIG. 6;
【図８】図６の基体上で上層配線と各取出し電極を形成
し、ＤＲＡＭを完成した状態を示す模式的断面図であ
る。FIG. 8 is a schematic cross-sectional view showing a state in which an upper layer wiring and each extraction electrode are formed on the base body of FIG. 6 to complete a DRAM.
【図９】１個のダミー・パターンの形成領域内でプレー
ト・コンタクトを形成するＤＲＡＭの製造プロセス（実
施例２）において、キャパシタとダミー・パターンとを
同時に形成した状態を示す模式的断面図である。FIG. 9 is a schematic cross-sectional view showing a state in which a capacitor and a dummy pattern are simultaneously formed in a DRAM manufacturing process (Example 2) in which a plate contact is formed in one dummy pattern formation region. is there.
【図１０】図９の基体上で層間絶縁膜の堆積、およびコ
ンタクト・ホールを開口するためのレジスト・パターニ
ングを行った状態を示す模式的断面図である。10 is a schematic cross-sectional view showing a state in which an interlayer insulating film has been deposited and resist patterning for opening a contact hole has been performed on the substrate of FIG. 9;
【図１１】図１０の層間絶縁膜をドライエッチングし、
プレート電極，拡散層，ワード線へ臨む各コンタクト・
ホールを同時に開口した状態を示す模式的断面図であ
る。FIG. 11 is a view showing a dry etching of the interlayer insulating film of FIG. 10;
Each contact facing plate electrode, diffusion layer and word line
FIG. 4 is a schematic cross-sectional view showing a state where holes are simultaneously opened.
【図１２】図１１の対プレート電極コンタクト・ホール
を拡大して示す模式的断面図である。FIG. 12 is a schematic cross-sectional view showing, in an enlarged manner, a plate-to-plate electrode contact hole of FIG. 11;
【図１３】図１０の基体上で上層配線と各取出し電極を
形成し、ＤＲＡＭを完成した状態を示す模式的断面図で
ある。FIG. 13 is a schematic cross-sectional view showing a state in which an upper-layer wiring and each extraction electrode are formed on the substrate of FIG. 10 to complete a DRAM.
【図１４】従来の一般的なＤＲＡＭにおいて、プレート
電極，拡散層，ワード線に対する各コンタクトが理想的
に形成された状態を示す模式的断面図である。FIG. 14 is a schematic cross-sectional view showing a state in which respective contacts to a plate electrode, a diffusion layer, and a word line are ideally formed in a conventional general DRAM.
【図１５】プレート電極，拡散層，ワード線に臨む深さ
の異なる各コンタクト・ホールを同時開口する場合に、
最も浅い対プレート電極コンタクト・ホールがプレート
電極を突き抜けた状態を示す模式的断面図である。FIG. 15 shows a case where contact holes having different depths facing a plate electrode, a diffusion layer, and a word line are simultaneously opened.
FIG. 4 is a schematic cross-sectional view showing a state where a contact hole of the shallowest plate electrode penetrates a plate electrode.
【図１６】レジスト・パターニングを経て対プレート電
極コンタクト・ホールのみを開口した状態を示す模式的
断面図である。FIG. 16 is a schematic cross-sectional view showing a state in which only a counter-plate electrode contact hole is opened through resist patterning.
【図１７】別のレジスト・パターニングを経て、拡散層
とワード線に臨む各コンタクト・ホールを開口した状態
を示す模式的断面図である。FIG. 17 is a schematic cross-sectional view showing a state in which each contact hole facing a diffusion layer and a word line has been opened through another resist patterning.
１…基板（Ｓｉ） ２…フィールド酸化膜（ＳｉＯ2 ）
３…拡散層 ４…ワード線（1-polycide） ５，７，
１６…層間絶縁膜（ＳｉＯｘ） ６…ビット線（2-poly
cide）６ｄ…エッチング停止層 ６ｃ…ビット線コンタ
クト ８…ＳｉＮ膜９ｂ…記憶ノード電極底部（polyS
i） ９ｃ…記憶ノード・コンタクト ９ｂｄ…ダミー
電極底部１１ｓ…記憶ノード電極側壁部（polySi）１１
ｓｄ…ダミー電極側壁部１２…記憶ノード電極（polyS
i） １２ｄ…ダミー電極 １３…キャパシタ絶縁膜
（ＳｉＯｘ／ＳｉＮ） １４…プレート電極（polySi）
１５…キャパシタ１５ｄ…ダミー・パターン ２１，
２９…対プレート電極コンタクト・ホール２２…対拡散
層コンタクト・ホール ２３…対ワード線コンタクト・
ホール２５，３０…プレート取出し電極（1-metal ）
２６…拡散層取出し電極（1-metal ）２７…ワード線取
出し電極（1-metal ） Ｉ…キャパシタ形成領域II…プ
レート・コンタクト形成領域1: substrate (Si) 2: field oxide film (SiO 2 )
3: Diffusion layer 4: Word line (1-polycide) 5, 7,
16 interlayer insulating film (SiOx) 6 bit line (2-poly)
cide) 6d: Etching stop layer 6c: Bit line contact 8: SiN film 9b: Storage node electrode bottom (polyS
i) 9c: storage node contact 9bd: dummy electrode bottom 11s: storage node electrode side wall (polySi) 11
sd: dummy electrode side wall 12: storage node electrode (polyS
i) 12d: dummy electrode 13: capacitor insulating film (SiOx / SiN) 14: plate electrode (polySi)
15: capacitor 15d: dummy pattern 21,
29: Plate electrode contact hole 22: Diffusion layer contact hole 23: Word line contact
Holes 25, 30: Plate extraction electrode (1-metal)
26 ... Diffusion layer extraction electrode (1-metal) 27 ... Word line extraction electrode (1-metal) I ... Capacitor formation region II ... Plate contact formation region
Claims (12)
ード電極とこれをコンフォーマルに被覆するキャパシタ
絶縁膜とプレート電極膜との積層構造を有するシリンダ
形のキャパシタと、キャパシタ形成領域外において該プ
レート電極の延在部にオーミック接続されるプレート取
出し電極とを備えたＤＲＡＭであって、 前記プレート電極の延在部が前記キャパシタと共通の積
層構造を有する電気的に不応答なシリンダ形のダミー・
パターンの一部を構成し、前記プレート取出し電極が該
ダミー・パターンの側壁面上において少なくとも該プレ
ート電極の延在部とオーミック接続されてなることを特
徴とするＤＲＡＭ。A cylindrical storage node electrode connected to the diffusion layer, a cylindrical capacitor having a laminated structure of a capacitor insulating film and a plate electrode film for covering the storage node electrode conformally, and a capacitor outside the capacitor formation region. What is claimed is: 1. A DRAM comprising a plate extraction electrode that is ohmic-connected to an extension of a plate electrode, wherein the extension of the plate electrode has a common laminated structure with the capacitor.・
A DRAM constituting a part of a pattern, wherein the plate extraction electrode is ohmic-connected to at least an extension of the plate electrode on a side wall surface of the dummy pattern.
ーンの外壁面側で達成されてなることを特徴とする請求
項１記載のＤＲＡＭ。2. The DRAM according to claim 1, wherein said ohmic connection is achieved on an outer wall surface side of said dummy pattern.
ダミー・パターンのパターン間スペースにて達成されて
なることを特徴とする請求項２記載のＤＲＡＭ。3. The DRAM according to claim 2, wherein said ohmic connection is achieved in an inter-pattern space of a plurality of adjacent dummy patterns.
ーンの内壁面側で達成されてなることを特徴とする請求
項１記載のＤＲＡＭ。4. The DRAM according to claim 1, wherein said ohmic connection is achieved on an inner wall surface side of said dummy pattern.
重複領域に配されてなることを特徴とする請求項４記載
のＤＲＡＭ。5. The DRAM according to claim 4, wherein said dummy pattern is arranged in an upper overlapping region of a bit line.
ード電極をキャパシタ絶縁膜とプレート電極とでコンフ
ォーマルに被覆してシリンダ形のキャパシタを形成し、
キャパシタ形成領域外における該プレート電極の延在部
に対してプレート取出し電極をオーミック接続させるＤ
ＲＡＭの製造方法であって、 前記シリンダ形の記憶ノード電極を形成すると同時に、
前記キャパシタ形成領域外にも電気的に不応答なシリン
ダ形のダミー電極を形成する第１工程と、 基体の全面をキャパシタ絶縁膜とプレート電極とで順次
被覆する第２工程と、 前記キャパシタ絶縁膜と前記プレート電極とをパターニ
ングして前記記憶ノード電極と前記ダミー電極とを連続
的に被覆する積層膜パターンを形成することにより、前
記シリンダ形のキャパシタを形成すると同時に、前記キ
ャパシタ形成領域外にもシリンダ形のダミー・パターン
を形成する第３工程と、 基体の全面を層間絶縁膜で被覆する第４工程と、 前記層間絶縁膜を前記ダミー・パターンの側壁部に重複
する位置でパターニングすることにより、側壁面に少な
くとも前記プレート電極を露出させる接続孔を開口する
第５工程と、 前記接続孔に前記プレート取出し電極を埋め込むことに
より前記オーミック接続を達成する第６工程とを有する
ことを特徴とするＤＲＡＭの製造方法。6. A cylindrical capacitor is formed by conformally covering a cylindrical storage node electrode connected to the diffusion layer with a capacitor insulating film and a plate electrode,
D for ohmic connection of the plate extraction electrode to the extension of the plate electrode outside the capacitor formation region
A method of manufacturing a RAM, comprising: forming said cylindrical storage node electrode;
A first step of forming a cylindrical dummy electrode that is electrically non-responsive outside the capacitor formation region; a second step of sequentially covering the entire surface of the base with a capacitor insulating film and a plate electrode; And the plate electrode are patterned to form a laminated film pattern that continuously covers the storage node electrode and the dummy electrode, thereby forming the cylindrical capacitor and simultaneously forming the capacitor outside the capacitor formation region. A third step of forming a cylinder-shaped dummy pattern, a fourth step of covering the entire surface of the substrate with an interlayer insulating film, and patterning the interlayer insulating film at a position overlapping the side wall of the dummy pattern. A fifth step of opening a connection hole exposing at least the plate electrode on a side wall surface; Method for manufacturing a DRAM characterized by having a sixth step of achieving the ohmic connection by embedding electrodes.
露出させる前記接続孔の他に、ビット線，拡散層，ワー
ド線の少なくともいずれかを露出させるための接続孔も
同時に開口することを特徴とする請求項６記載のＤＲＡ
Ｍの製造方法。7. In the fifth step, a connection hole for exposing at least one of a bit line, a diffusion layer, and a word line is simultaneously opened in addition to the connection hole for exposing the plate electrode. The DRA according to claim 6, wherein
Manufacturing method of M.
隣接して形成することにより前記第３工程で複数個隣接
した前記ダミー・パターンを得、前記第５工程でこれら
ダミー・パターンのパターン間スペースにて前記接続孔
を開口することにより、前記第６工程における前記オー
ミック接続を該ダミー・パターンの外壁面側で達成する
ことを特徴とする請求項６記載のＤＲＡＭの製造方法。8. The step of forming a plurality of dummy electrodes adjacent to each other in the first step to obtain the plurality of adjacent dummy patterns in the third step, and the step of forming the dummy patterns in the fifth step. 7. The method according to claim 6, wherein the ohmic connection in the sixth step is achieved on an outer wall surface side of the dummy pattern by opening the connection hole in an interspace.
をドライエッチングにより行う場合に、前記パターン間
スペースの下方重複領域に予めエッチング停止層を設け
ておくことを特徴とする請求項８記載のＤＲＡＭの製造
方法。9. The method according to claim 8, wherein when the opening of the connection hole is formed by dry etching in the fifth step, an etching stop layer is provided in advance in a lower overlapping region of the inter-pattern space. A method for manufacturing a DRAM.
成用の材料層を用いて該ビット線のダミー・パターンと
して形成することを特徴とする請求項９記載のＤＲＡＭ
の製造方法。10. The DRAM according to claim 9, wherein the etching stop layer is formed as a dummy pattern of the bit line using a material layer for forming a bit line.
Manufacturing method.
ンの形成範囲内にて前記接続孔を開口することにより、
前記第６工程における前記オーミック接続を該ダミー・
パターンの内壁面側で達成することを特徴とする請求項
６記載のＤＲＡＭの製造方法。11. The method according to claim 11, wherein the connecting hole is opened in a range where one dummy pattern is formed in the fifth step.
The ohmic connection in the sixth step is replaced with the dummy connection.
7. The method according to claim 6, wherein the method is achieved on the inner wall surface side of the pattern.
ト線の上方重複領域に形成することを特徴とする請求項
１１記載のＤＲＡＭの製造方法。12. The method according to claim 11, wherein the dummy electrode is formed in an upper overlapping region of the bit line in the first step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040581A JPH10242418A (en) | 1997-02-25 | 1997-02-25 | Dram and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9040581A JPH10242418A (en) | 1997-02-25 | 1997-02-25 | Dram and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242418A true JPH10242418A (en) | 1998-09-11 |
Family
ID=12584467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9040581A Pending JPH10242418A (en) | 1997-02-25 | 1997-02-25 | Dram and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242418A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469337B1 (en) | 1999-04-07 | 2002-10-22 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| US6765256B2 (en) | 2002-09-19 | 2004-07-20 | Renesas Technology Corp. | Semiconductor device |
| KR100533376B1 (en) * | 1998-12-30 | 2006-04-21 | 주식회사 하이닉스반도체 | Crown-type capacitor manufacturing method of semiconductor device |
| KR100634251B1 (en) * | 2005-06-13 | 2006-10-13 | 삼성전자주식회사 | Semiconductor device and method of manufacturing the same |
| EP1729329A2 (en) | 2005-05-30 | 2006-12-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory cell with a ferroelectric capacitor and method for fabricating the same |
| JP4811671B2 (en) * | 2004-04-08 | 2011-11-09 | マイクロン テクノロジー， インク． | Semiconductor processing method and semiconductor structure for forming electrical connections |
| KR101180407B1 (en) | 2011-01-28 | 2012-09-10 | 에스케이하이닉스 주식회사 | Semiconductor device and method for manufacturing the same |
-
1997
- 1997-02-25 JP JP9040581A patent/JPH10242418A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100533376B1 (en) * | 1998-12-30 | 2006-04-21 | 주식회사 하이닉스반도체 | Crown-type capacitor manufacturing method of semiconductor device |
| US6469337B1 (en) | 1999-04-07 | 2002-10-22 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| KR100359757B1 (en) * | 1999-04-07 | 2002-11-07 | 닛본 덴기 가부시끼가이샤 | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| US6544840B2 (en) | 1999-04-07 | 2003-04-08 | Nec Corporation | Semiconductor memory device and manufacturing method and mask data preparing method for the same |
| US6765256B2 (en) | 2002-09-19 | 2004-07-20 | Renesas Technology Corp. | Semiconductor device |
| JP4811671B2 (en) * | 2004-04-08 | 2011-11-09 | マイクロン テクノロジー， インク． | Semiconductor processing method and semiconductor structure for forming electrical connections |
| US8232206B2 (en) | 2004-04-08 | 2012-07-31 | Micron Technology, Inc. | Methods of forming electrical contacts to structures that are at different heights over a substrate relative to one another |
| EP1729329A2 (en) | 2005-05-30 | 2006-12-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory cell with a ferroelectric capacitor and method for fabricating the same |
| US7456455B2 (en) | 2005-05-30 | 2008-11-25 | Panasonic Corporation | Semiconductor memory device and method for fabricating the same |
| KR100634251B1 (en) * | 2005-06-13 | 2006-10-13 | 삼성전자주식회사 | Semiconductor device and method of manufacturing the same |
| KR101180407B1 (en) | 2011-01-28 | 2012-09-10 | 에스케이하이닉스 주식회사 | Semiconductor device and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6897109B2 (en) | Methods of manufacturing integrated circuit devices having contact holes using multiple insulating layers | |
| KR100308622B1 (en) | Dram cell capacitor and manufacturing method thereof | |
| US5895947A (en) | Intergrated circuit memory devices including capacitors on capping layer | |
| US20070281461A1 (en) | Semiconductor device having a contact structure with a contact spacer and method of fabricating the same | |
| US7410892B2 (en) | Methods of fabricating integrated circuit devices having self-aligned contact structures | |
| US6573551B1 (en) | Semiconductor memory device having self-aligned contact and fabricating method thereof | |
| US6768154B2 (en) | Semiconductor device | |
| US7482221B2 (en) | Memory device and method of manufacturing a memory device | |
| JP2002246466A (en) | Semiconductor device having multilayer wiring structure, and its manufacturing method | |
| JPH0821695B2 (en) | Highly integrated semiconductor memory device and manufacturing method thereof | |
| JP4964407B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100327123B1 (en) | A method of fabricating dram cell capacitor | |
| US20060199332A1 (en) | Method of forming storage node of capacitor in semiconductor memory, and structure therefor | |
| JP4406945B2 (en) | Manufacturing method of semiconductor memory device | |
| US7772065B2 (en) | Semiconductor memory device including a contact with different upper and bottom surface diameters and manufacturing method thereof | |
| KR100448719B1 (en) | Semiconductor device and method for fabricating the same using damascene process | |
| US6342419B1 (en) | DRAM capacitor and a method of fabricating the same | |
| JPH10242418A (en) | Dram and its manufacturing method | |
| US6777343B2 (en) | Method of forming contacts for a bit line and a storage node in a semiconductor device | |
| JPH1074909A (en) | Method for forming connection part and semiconductor chip | |
| JPH09331038A (en) | Semiconductor memory and its fabrication | |
| US6001682A (en) | Method of fabricating cylinder capacitors | |
| US7034368B2 (en) | Semiconductor memory device and fabrication method thereof using damascene gate and epitaxial growth | |
| JPH10256505A (en) | Manufacture of dram | |
| KR100487511B1 (en) | A method of fabricating semiconductor device |