JPH10241388A - Voltage supply circuit and semiconductor nonvolatile storage device - Google Patents
Voltage supply circuit and semiconductor nonvolatile storage deviceInfo
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- JPH10241388A JPH10241388A JP9936297A JP9936297A JPH10241388A JP H10241388 A JPH10241388 A JP H10241388A JP 9936297 A JP9936297 A JP 9936297A JP 9936297 A JP9936297 A JP 9936297A JP H10241388 A JPH10241388 A JP H10241388A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電源電圧と異なる
昇圧電圧を供給する電圧供給回路、及び電気的にプログ
ラム可能な半導体不揮発性記憶装置係り、特にＮＡＮＤ
型フラッシュメモリ等のようにファウラーノルドハイム
（以下、ＦＮ）トンネル現象によりフローティングゲー
トに電子を注入等してデータプログラムを行う半導体不
揮発性記憶装置において、そのデータプログラム系回路
内のプログラム電圧供給回路に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a voltage supply circuit for supplying a boosted voltage different from a power supply voltage, and to an electrically programmable semiconductor nonvolatile memory device.
In a semiconductor nonvolatile memory device such as a flash memory or the like that performs data programming by injecting electrons into a floating gate by a Fowler-Nordheim (hereinafter, FN) tunnel phenomenon or the like, the present invention relates to a program voltage supply circuit in a data programming system circuit. Things.
【０００２】[0002]
【従来の技術】電源電圧より高い電圧を発生する、また
は正の電源電圧から負の電圧を発生する場合に、昇圧回
路を用いた電圧供給回路が多く用いられている。昇圧回
路によって、正の電源電圧より高い電圧を発生する正の
昇圧と、正または零の電源電圧から負の電圧を発生する
こと負の昇圧との何れも達成できるからである。とく
に、ＥＰＲＯＭ、フラッシュメモリー等の電気的にプロ
グラム可能な不揮発性半導体記憶装置においては、書き
込みまたは消去時に異なるレベルの電圧が要求されてお
り、レベルの異なる複数の電圧を発生できる電圧供給回
路として、昇圧回路を用いた電圧供給回路が一般的であ
る。2. Description of the Related Art When a voltage higher than a power supply voltage or a negative voltage is generated from a positive power supply voltage, a voltage supply circuit using a booster circuit is often used. This is because the booster circuit can achieve both a positive boost that generates a voltage higher than the positive power supply voltage and a negative boost that generates a negative voltage from the positive or zero power supply voltage. In particular, in an electrically programmable nonvolatile semiconductor memory device such as an EPROM or a flash memory, voltages of different levels are required at the time of writing or erasing, and a voltage supply circuit capable of generating a plurality of voltages having different levels is provided. A voltage supply circuit using a booster circuit is generally used.
【０００３】ところで、従来、この半導体不揮発性記憶
装置において、チヤンネルホットエレクトロン注入（以
下、ＣＨＥ）によりフローティングゲートに電子を注入
してデータのプログラムを行うＮＯＲ型の半導体不揮発
性記憶装置が主流であった。Conventionally, in this semiconductor nonvolatile memory device, a NOR type semiconductor nonvolatile memory device in which electrons are injected into a floating gate by channel hot electron injection (hereinafter referred to as CHE) to program data is mainly used. Was.
【０００４】しかし、上述したＮＯＲ型半導体不揮発性
記憶装置においては、ＣＨＥデータプログラム時に大電
流を必要とし、この電流をチップ内昇圧回路から供給す
ることは難しく、今後電源電圧が低電圧化していった場
合、単一電源で動作させることは困難になると予想され
ている。しかも、ＮＯＲ型半導体不揮発性記憶装置にお
いては、上記の電流制限からバイト単位で、つまり一度
に〜８個程度のメモリトランジスタにしか並列にデータ
プログラムが行えず、プログラム速度の点で非常な制約
があった。However, the above-described NOR type semiconductor non-volatile memory device requires a large current at the time of CHE data programming, and it is difficult to supply this current from the booster circuit in the chip, and the power supply voltage will be reduced in the future. In that case, it is expected that it will be difficult to operate with a single power supply. Moreover, in the NOR type semiconductor nonvolatile memory device, data programming can be performed in units of bytes, that is, only up to about eight memory transistors at a time due to the above current limitation, and there is an extremely limited program speed. there were.
【０００５】以上の観点から、ＦＮトンネル現象により
フローティングゲートに電子を注入等してデータのプロ
グラムを行う半導体不揮発性記憶装置、例えばＮＡＮＤ
型フラッシユメモリが提案されている。In view of the above, a semiconductor non-volatile memory device, such as a NAND, which performs data programming by injecting electrons into the floating gate by the FN tunnel phenomenon, etc.
Type flash memories have been proposed.
【０００６】図８は、ＮＡＮＤ型フラッシュメモリにお
ける、メモリアレイ構造を示す図である。図８は、便宜
上、１本のビット線に接続されたＮＡＮＤ列１本に４個
のメモリトランジスタが連なる場合のメモリアレイを示
す図であるが、実際のメモリアレイにおいては、ｌ本の
ＮＡＮＤ列に直列接続されるメモリトランジスタの個数
は、１６個程度が一般的である。図８において、ＢＬは
ビット線を示し、当該ビット線ＢＬに２個の選択トラン
ジスタＳＴ１，ＳＴ２、及び４個のメモリトランジスタ
ＭＴｌ〜ＭＴ４が直列接続されたＮＡＮＤ列が接続され
る。選択トランジスタＳＴ１，ＳＴ２はそれぞれ選択ゲ
ート線ＳＬｌ，ＳＬ２により制御され、またメモリトラ
ンジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬｌ〜Ｗ
Ｌ４により制御される。FIG. 8 is a diagram showing a memory array structure in a NAND flash memory. FIG. 8 is a diagram illustrating a memory array in which four memory transistors are connected to one NAND string connected to one bit line for convenience. In an actual memory array, one NAND string is used. The number of memory transistors connected in series is generally about 16. In FIG. 8, BL indicates a bit line, and a NAND string in which two select transistors ST1 and ST2 and four memory transistors MT1 to MT4 are connected in series is connected to the bit line BL. The select transistors ST1 and ST2 are controlled by select gate lines SL1 and SL2, respectively, and the memory transistors MT1 to MT4 are connected to word lines WL1 to W4, respectively.
Controlled by L4.
【０００７】このメモリアレイ構造における消去動作で
は、一般的に、選択ＮＡＮＤ列ブロックの全ワード線に
０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およびメ
モリアレイの基板に高電圧（例えば２０Ｖ）を印加す
る。その結果、選択ＮＡＮＤ列ブロックのメモリトラン
ジスタのみフローティングゲートから基板に電子が引き
抜かれて、メモリトランジスタのしきい値電圧は負方向
にシフトして、例えば−３Ｖ程度になる。In the erase operation in this memory array structure, generally, 0 V is applied to all word lines of a selected NAND column block, and a high voltage (for example, 20 V) is applied to all word lines of a non-selected NAND column block and the substrate of the memory array. I do. As a result, electrons are extracted from the floating gate to the substrate only in the memory transistor of the selected NAND string block, and the threshold voltage of the memory transistor shifts in the negative direction to, for example, about -3V.
【０００８】一方、データのプログラム動作は、選択す
るワード線に連なるメモリトランジスタに対してー括
に、いわゆるページ単位で行われ、選択するワード線に
高電圧（例えば１８Ｖ）を、プログラムすべき（ｌデー
タを記憶すべき）メモリトランジスタが接続されたビッ
ト線に０Ｖ、プログラムを禁止すべき（０データとすべ
き）メモリトランジスタが接続されたビット線に中間電
圧（例えば８Ｖ）を印加する。その結果、プログラムす
べき選択メモリトランジスタのみ、フローティングゲー
ト中に電子が注入されて、選択メモリトランジスタのし
きい値電圧は正方向にシフトして、例えば２Ｖ程度にな
る。On the other hand, the data programming operation is performed on the memory transistors connected to the selected word line collectively in a so-called page unit, and a high voltage (for example, 18 V) is to be programmed to the selected word line ( 0 V is applied to the bit line to which the memory transistor is connected (to store 1 data), and an intermediate voltage (for example, 8 V) is applied to the bit line to which the memory transistor to which programming is to be inhibited (to be 0 data) is connected. As a result, electrons are injected into the floating gate of only the selected memory transistor to be programmed, and the threshold voltage of the selected memory transistor shifts in the positive direction to, for example, about 2V.
【０００９】かかるＮＡＮＤ型フラッシュメモリのプロ
グラム動作においては、データプログラム時の動作電流
が小さいため、この電流をチップ内昇圧回路から供給す
ることが比較的容易であり、単一電源で動作させ易いと
いう利点がある。また、ＮＡＮＤ型フラッシュメモリに
おいては、上記の動作電流の優位性からぺージ単位で、
つまり選択するワード線に接続されたメモリトランジス
タに対しー括にデータプログラムを行うことが可能であ
り、当然の結果として、プログラム速度の点で優位であ
る。さらに、上述したＮＡＮＤ型フラッシユメモリにお
いては、プロセスバラツキ等に起因してメモリトランジ
スタ間でプログラム特性がばらついても、プログラム動
作がベリファイ読み出し動作を介して複数回のプログラ
ム動作を繰り返し行うことによりなされるため、プログ
ラムしきい値電圧のバラツキが抑えられるという利点が
ある。つまり、選択するワードに接続されたメモリトラ
ンジスタに対し一括にページプログラムを行う場合、ペ
ージプログラムデータをビット線毎のデータラッチ回路
に転送し、プログラム終了セルのラッチデータを順次反
転してプログラム禁止状態とすることにより、いわゆる
ビット毎ベリファイ動作が行われ、過剰プログラムを防
止してプログラムしきい値電圧のバラツキが抑えられ
る。In the programming operation of such a NAND flash memory, since the operating current at the time of data programming is small, it is relatively easy to supply this current from the booster circuit in the chip, and it is easy to operate with a single power supply. There are advantages. Further, in the NAND flash memory, because of the superiority of the operation current described above,
That is, it is possible to perform data programming on the memory transistors connected to the selected word line at a time, and as a result, it is advantageous in terms of programming speed. Furthermore, in the above-described NAND flash memory, even if the program characteristics vary between memory transistors due to process variations or the like, the program operation is performed by repeating the program operation a plurality of times via the verify read operation. Therefore, there is an advantage that variation in the program threshold voltage can be suppressed. In other words, when performing a page program for the memory transistors connected to the selected word at once, the page program data is transferred to the data latch circuit for each bit line, and the latch data of the program end cell is sequentially inverted to disable the program. By doing so, a so-called bit-by-bit verify operation is performed, and excessive programming is prevented and variation in the program threshold voltage is suppressed.
【００１０】[0010]
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリは以上説明したような種々の
利点を有するが、以下の問題点を有する。すなわち、Ｎ
ＡＮＤ型フラッシユメモリのデータプログラム動作にお
いて、プロセスバラツキ等に起因するプログラム特性の
バラツキが大きい場合に、選択ワード線に接続されたメ
モリトランジスタ間でプログラム速度の差が大きくな
り、プログラム／ベリファイ回数が増大し、プログラム
速度が律速されるという問題がある。The above-mentioned N
The AND flash memory has various advantages as described above, but has the following problems. That is, N
In the data programming operation of the AND type flash memory, if there is a large variation in program characteristics due to a process variation or the like, a difference in programming speed between memory transistors connected to the selected word line becomes large, and the number of program / verify operations is reduced. There is a problem that the program speed increases.
【００１１】これは、プロセスバラツキ等に起因するプ
ログラム速度のバラツキは、選択ワード線内のメモリト
ランジスタ間で、経験的におよそ〜２桁程度のプログラ
ム時間差にもなることから、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式では、プログラム／ベリファイ回数も〜ｌ００回
程度行う必要があるためである。このような場合、実質
的なプログラム電圧印加時間よりも、むしろプログラム
動作／ベリファイ読み出しの電圧切り替えに要する時間
が支配的となり、実質的にプログラム速度が損なわれて
しまう。[0011] This is because the variation in the programming speed due to the process variation or the like results in an empirical program time difference of about two digits between the memory transistors in the selected word line. value,
This is because, in the method of repeatedly applying a simple program pulse having the same pulse time width, the number of program / verify operations needs to be about 100 times. In such a case, the time required for switching the voltage of the program operation / verify read becomes dominant rather than the substantial program voltage application time, and the programming speed is substantially impaired.
【００１２】かかる問題を回避するためには、プログラ
ム／ベリファイ回数を最大限でも〜ｌ０回程度に抑制し
てデータプログラムを行う必要がある。しかし、従来の
同一パルス電圧値、同一パルス時間幅の単純プログラム
パルスの繰り返し印加方式でこれを実行するには、パル
ス電圧値を強めたプログラムパルスを印加する必要があ
り、この場合、最もプログラム速度の早いメモリトラン
ジスタが過剰プログラムされてプログラムしきい値電圧
のバラツキが増大するという副作用をもたらす。In order to avoid such a problem, it is necessary to perform data programming while suppressing the number of program / verify operations to at most about 10 times. However, in order to perform this with the conventional method of repeatedly applying a simple program pulse having the same pulse voltage value and the same pulse time width, it is necessary to apply a program pulse with an increased pulse voltage value. Memory transistors that are too fast are over-programmed, resulting in an increase in the variation of the program threshold voltage.
【００１３】上述した問題点を解決して、プログラムし
きい値電圧Ｖｔｈのバラツキを増大することなくプログ
ラム／ベリファイ回数を抑制することのできるＮＡＮＤ
型フラッシユメモリの新しいプログラム方式が、以下の
文献に開示されている。 文献：『A 3.3V 32Mb NAND Flash memory with increme
ntal step pulse programming scheme』 ’95 ISSCC p
128 〜。A NAND which can solve the above-mentioned problem and can suppress the number of program / verify operations without increasing the variation of the program threshold voltage Vth.
A new programming method of the type flash memory is disclosed in the following literature. Reference: “A 3.3V 32Mb NAND Flash memory with increme
ntal step pulse programming scheme ''95 ISSCC p
128 ~.
【００１４】上述した文献に開示されたデータプログラ
ム動作は、選択ワード線に高電圧のプログラムワード線
電圧を印加して、データプログラムを行うＮＡＮＤ型フ
ラッシュメモリにおいて、プログラム動作がベリファイ
読み出し動作を介して複数回のプログラム動作を繰り返
し行うことによりなされ、前記プログラムワード線電圧
がプログラム回数の増加にしたがって漸増する方向に可
変の電圧値に設定することにより、データのプログラム
を行う。つまり、Incremental Step Pulse Programming
法（以下ＩＳＰＰ法）と呼ばれる由縁である。In the data program operation disclosed in the above-mentioned document, in a NAND flash memory for performing data programming by applying a high program word line voltage to a selected word line, the program operation is performed through a verify read operation. The data programming is performed by repeatedly performing the programming operation a plurality of times, and setting the variable voltage value so that the program word line voltage gradually increases as the number of programming increases. In other words, Incremental Step Pulse Programming
This is called the ISPP method (hereinafter referred to as the ISPP method).
【００１５】図９は、上述したＩＳＰＰ法によりＮＡＮ
Ｄ型フラッシュメモリのデータプログラムを行う場合、
その動作オペレーションを示す図である。図９のＮＡＮ
Ｄ型フラッシュメモリは、便宜上、２本のビット線に接
続されたＮＡＮＤ列ｌ本に４個のメモリトランジスタが
直列接続された場合のメモリアレイを示す図であるが、
実際のメモリアレイにおいては、ｌ本のＮＡＮＤ列に直
列接続されるメモリトランジスタの個数は〜１６個程度
が一般的である。FIG. 9 is a diagram showing NAN according to the above-mentioned ISPP method.
When performing data programming of D-type flash memory,
It is a figure showing the operation operation. NAN of FIG. 9
The D-type flash memory is a diagram showing a memory array in which four memory transistors are connected in series to one NAND string connected to two bit lines for convenience.
In an actual memory array, the number of memory transistors connected in series to one NAND string is generally up to about 16.
【００１６】図９において、ＢＬａ、ＢＬｂはビット線
であり、ビット線ＢＬａには２個の選択トランジスタＳ
Ｔ１ａ〜ＳＴ２ａ、および４個のメモリトランジスタＭ
Ｔ１ａ〜ＭＴ４ａが直列接続されたＮＡＮＤ列が接続さ
れる。また、ビット線ＢＬｂには２個の選択トランジス
タＳＴ１ｂ，ＳＴ２ｂ、および４個のメモリトランジス
タＭＴ１〜ＭＴ４ｂが直列接続されたＮＡＮＤ列が接続
される。選択トランジスタＳＴ１ａおよびＳＴ１ｂは選
択ゲート線ＳＬ１により制御され、選択トランジスタＳ
Ｔ２ａおよびＳＴ２ｂは選択ゲート線ＳＬ２により制御
され、またメモリトランジスタＭＴ１ａ〜ＭＴ４ａおよ
びＭＴ１ｂ，ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ
４により制御される。In FIG. 9, BLa and BLb are bit lines, and two select transistors S are connected to the bit line BLa.
T1a to ST2a and four memory transistors M
A NAND string in which T1a to MT4a are connected in series is connected. Further, a NAND string in which two select transistors ST1b and ST2b and four memory transistors MT1 to MT4b are connected in series is connected to the bit line BLb. Select transistors ST1a and ST1b are controlled by select gate line SL1, and select transistors S
T2a and ST2b are controlled by select gate line SL2, and memory transistors MT1a to MT4a and MT1b, MT4b are connected to word lines WL1 to WL4, respectively.
4.
【００１７】つぎに、図９のＮＡＮＤ型フラッシユメモ
リにおいて、ＷＬ２を選択してページプログラムをする
場合に、ＭＴ２ａがプログラムを禁止すべきメモリトラ
ンジスタであり、ＭＴ２ｂがプログラムすべきメモリト
ランジスタである場合の動作オペレーションについて説
明する。まず、選択ゲート線ＳＬｌにＶCC（３．３
Ｖ）、ＳＬ２にＧＮＤ（０Ｖ）を印加して、プログラム
を禁止すべきメモリトランジスタＭＴ２ａが接続された
ビット線ＢＬａにＶCC（３．３Ｖ）、プログラムすべき
メモリトランジスタＭＴ２ｂが接続されたビット線ＢＬ
ｂにＧＮＤ（０Ｖ）を印加する。つぎに、非選択ワード
線ＷＬｌ、ＷＬ３〜ＷＬ４にパス電圧Ｖｐａｓｓ（例え
ば１０Ｖ）を印加し、選択ワード線ＷＬ２にプログラム
回数の増加にしたがって０．５Ｖステップで電圧値が漸
増する方向にプログラム電圧Ｖｐｇｍ（例えば１５〜２
０Ｖ）を印加する。Next, in the NAND flash memory of FIG. 9, when WL2 is selected and page programming is performed, MT2a is a memory transistor to be inhibited from programming and MT2b is a memory transistor to be programmed. The operation of the operation will be described. First, V CC (3.3 to the selection gate line SLl
V), GND (0 V) is applied to SL2, and V CC (3.3 V) is connected to the bit line BLa to which the memory transistor MT2a to be inhibited is connected, and the bit line is connected to the memory transistor MT2b to be programmed. BL
GND (0 V) is applied to b. Next, a pass voltage Vpass (for example, 10 V) is applied to the non-selected word lines WL1 and WL3 to WL4, and the program voltage Vpgm is applied to the selected word line WL2 in a direction in which the voltage value gradually increases in 0.5V steps as the number of times of programming increases. (For example, 15-2
0V).
【００１８】その結果、プログラムを禁止すべきメモリ
トランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャネ
ル部はフローティング状態となり、このチャネル部の電
位は、主として非選択ワード線（図９においては３本で
あるが、一般的には１５本である）に印加されるパス電
圧Ｖｐａｓｓとの容量結合によりブーストされ、プログ
ラム禁止電圧（例えば８Ｖ程度）まで上昇して、メモリ
トランジスタＭＴ２ａへのデータプログラムが禁止され
る。一方、プログラムすべきメモリトランジスタＭＴ２
ｂが接続されたＮＡＮＤ列のチャネル部はＧＮＤ（０
Ｖ）に設定され、選択ワード線に印加されたプログラム
電圧Ｖｐｇｍとの電位差により、最大限でも１１回のプ
ログラム動作でメモリトランジスタＭＴ２ｂへのデータ
プログラムがなされる。このため、メモリトランジスタ
ＭＴ２ｂのしきい値電圧は、正方向にシフトして、例え
ば消去状態の−３Ｖから２Ｖ程度になる。As a result, the channel portion of the NAND string to which the memory transistor MT2a whose programming is to be inhibited is connected is in a floating state, and the potential of this channel portion is mainly a non-selected word line (three lines in FIG. 9). (Generally 15 lines), and is boosted by capacitive coupling with the pass voltage Vpass applied to the memory cell transistor MT2a. On the other hand, the memory transistor MT2 to be programmed
The channel section of the NAND string to which b is connected is connected to GND (0
V) and the potential difference from the program voltage Vpgm applied to the selected word line, the data programming to the memory transistor MT2b is performed by a maximum of 11 programming operations. Therefore, the threshold voltage of the memory transistor MT2b shifts in the positive direction, for example, from -3V in the erased state to about 2V.
【００１９】図１０は、上述したＩＳＰＰ法によりＮＡ
ＮＤ型フラッシュメモリのデータプログラムを行う場
合、そのタイミングチャートを示す図である。以下、図
１０のタイミングチャートについて、図９の動作オペレ
ーション等を参照しながら順を追って説明する。FIG. 10 is a graph showing the results obtained by the above-mentioned ISPP method.
FIG. 3 is a diagram showing a timing chart when performing data programming of an ND type flash memory. Hereinafter, the timing chart of FIG. 10 will be sequentially described with reference to the operation operation and the like of FIG. 9.
【００２０】最初の時刻ｔ１〜ｔ２の間は、ページデー
タ転送クロック信号φＣＬと同期してページプログラム
データを各ビット線毎に設けられたｌ〜ｍのデータラッ
チ回路に転送するステップである。From the first time t1 to t2, a step of transferring the page program data to the 1 to m data latch circuits provided for each bit line in synchronization with the page data transfer clock signal φCL.
【００２１】つぎの時刻ｔ２から時刻ｔ４の間は、第１
回目のプログラム／ベリファイ動作を行うステップであ
る。すなわち、プログラム／ベリファイ制御信号φＰ／
Ｒの制御により、選択ワード線ＷＬ２には第１番目のプ
ログラムワード線電圧ＶＰｇｍ１（１５Ｖ）とベリファ
イ読み出しワード線電圧ＶＲ（１．５Ｖ）が交互に印加
され、非選択ワード線ＷＬ１には中間値のパス電圧Ｖｐ
ａｓｓ１（１０Ｖ）とＮＡＮＤ列をパスさせるための読
み出し電圧ＶCC（３．３Ｖ）が交互に印加される。ま
た、プログラムメモリトランジスタＭＴ２ｂが接続され
た選択ビット線ＢＬｂにはＧＮＤ（０Ｖ）が印加され、
非プログラムメモリトランジスタＭＴ２ａが接続された
非選択ビット線ＢＬａにはＶCC（３．３Ｖ）が印加され
る。その結果、時刻ｔ４までに第１回目のプログラムが
終了し、プログラム終了セルのラッチデータは反転して
次回からはプログラム禁止状態となる。From the next time t2 to the time t4, the first
This is the step of performing the second program / verify operation. That is, program / verify control signal φP /
By the control of R, the first program word line voltage VPgm1 (15 V) and the verify read word line voltage VR (1.5 V) are alternately applied to the selected word line WL2, and the intermediate value is applied to the unselected word line WL1. Pass voltage Vp
as1 (10 V) and a read voltage V CC (3.3 V) for passing the NAND string are alternately applied. GND (0 V) is applied to the selected bit line BLb to which the program memory transistor MT2b is connected,
V CC (3.3 V) is applied to the unselected bit line BLa to which the non-program memory transistor MT2a is connected. As a result, the first program is completed by time t4, the latch data of the program end cell is inverted, and the program is inhibited from the next time.
【００２２】時刻ｔ４から時刻ｔ６の間は、第２回目の
プログラム／ベリファイ動作を行うステップであるが、
基本的には第１回目のプログラム／ベリファイ動作と同
様である。ただし、第２回目のプログラム／ベリファイ
動作では、第２番目のプログラムワード線電圧Ｖｐｇｍ
２（１５．５Ｖ）が第ｌ番目のプログラムワード線電圧
Ｖｐｇｍ１（１５Ｖ）より０．５Ｖインクリメントされ
る。From time t4 to time t6, a second program / verify operation is performed.
Basically, it is the same as the first program / verify operation. However, in the second program / verify operation, the second program word line voltage Vpgm
2 (15.5 V) is incremented by 0.5 V from the l-th program word line voltage Vpgm1 (15 V).
【００２３】時刻ｔ６から時刻ｔ８の間は、第３回目の
プログラム／ベリファイ動作を同様に行うステップであ
り、第３番目のプログラムワード線電圧Ｖｐｇｍ３（１
６Ｖ）が更に０．５Ｖインクリメントされる。From time t6 to time t8, the third program / verify operation is performed in the same manner, and the third program word line voltage Vpgm3 (1
6V) is further incremented by 0.5V.
【００２４】以下、同様にプログラムワード線電圧Ｖｐ
ｇｍをインクリメントしながら順次プログラム／ベリフ
ァイ動作を行い、最後の時刻ｔ９から時刻ｔ１１の間に
おいて、最終のｋ回目（例えば１１回目）のプログラム
／ベリファイ動作が第ｋ番目のプログラムワード線電圧
Ｖｐｇｍｋ（２０Ｖ）が印加されて行われると、すべて
のプログラムが終了し、その後、すべてのデータラッチ
回路のデータがハイレベルになったことを検出して、プ
ログラム動作を終了する。なお、プログラム回数の進行
は、常に最終のｋ回目（例えばｌｌ回目）まで行われる
とは限られず、すべてのデータラッチ回路のデータがハ
イレベルになったことを検出すれば、自動的に終了す
る。Hereinafter, similarly, the program word line voltage Vp
The program / verify operation is sequentially performed while incrementing gm, and between the last time t9 and time t11, the k-th (for example, eleventh) program / verify operation is the k-th program word line voltage Vpgmk (20 V). ) Is applied, all the programming ends, and thereafter, it is detected that the data of all the data latch circuits have become high level, and the programming operation is terminated. The progress of the number of times of programming is not always limited to the last k times (for example, the 11th time). When it is detected that the data of all the data latch circuits have become high level, the program ends automatically. .
【００２５】かかるＩＳＰＰ法によるデータプログラム
動作において、プログラム回数の増加にしたがってメモ
リトランジスタのプログラムが進行してしきい値電圧が
上昇しても、これによるフローティングゲート電位の低
下は漸増するプログラムワード電圧により補償されて、
メモリトランジスタのトンネル酸化膜に印加される電界
は一定に保たれる。したがって、プログラム回数の増加
にかかわらずフローティングゲートに注入されるＦＮト
ンネル電流値は常に一定値に保たれ、プログラム回数の
増加とプログラムしきい値電圧の上昇値が線形関係とな
る。その結果、プログラム／ベリファイ回数を抑えなが
ら、精度のよいプログラムしきい値電圧の制御が可能と
なる。In the data program operation according to the ISPP method, even if the programming of the memory transistor progresses as the number of times of programming increases and the threshold voltage rises, the decrease in the floating gate potential due to this rises due to the gradually increasing program word voltage. Compensated,
The electric field applied to the tunnel oxide film of the memory transistor is kept constant. Therefore, the FN tunnel current value injected into the floating gate is always kept constant irrespective of the increase in the number of times of programming, and the increase in the number of times of programming and the increase in the program threshold voltage have a linear relationship. As a result, it is possible to control the program threshold voltage with high accuracy while suppressing the number of program / verify operations.
【００２６】これに対して、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式よるデータプログラム動作においては、プログラ
ム回数の増加にしたがってメモリトランジスタのプログ
ラムが進行してしきい値電圧が上昇した場合、これによ
りフローティングゲート電位が低下するため、メモリト
ランジスタのトンネル酸化膜に印加される電界は減少す
る。したがって、プログラム回数の増加にしたがってフ
ローティングゲートに注入されるＦＮトンネル電流値は
次第に減少し、プログラム回数の増加とともにプログラ
ムしきい値電圧の飽和現象が顕著となり、理論的にはプ
ログラム回数の増加に対するプログラムしきい値電圧の
上昇値が対数関係となる。その結果、プログラム／ベリ
ファイ回数を抑えながらの精度のよいプログラムしきい
値電圧の制御が困難であり、プログラム電圧値を高くす
ると過剰プログラム等の副作用をもたらす。On the other hand, the same pulse voltage value of the related art,
In a data programming operation by a method of repeatedly applying a simple program pulse having the same pulse time width, if the programming of the memory transistor progresses as the number of programming increases and the threshold voltage rises, the floating gate potential decreases. Therefore, the electric field applied to the tunnel oxide film of the memory transistor decreases. Therefore, the FN tunnel current value injected into the floating gate gradually decreases as the number of times of programming increases, and the saturation phenomenon of the program threshold voltage becomes remarkable as the number of times of programming increases. The rising value of the threshold voltage has a logarithmic relationship. As a result, it is difficult to control the program threshold voltage with high accuracy while suppressing the number of program / verify operations. When the program voltage value is increased, side effects such as excessive programming are caused.
【００２７】上述したＩＳＰＰ法によるデータプログラ
ム動作は、プログラム／ベリファイ回数の抑制と精度の
高いプログラム制御が両立できる点で、非常にすぐれた
プログラム方法である。しかしながら、上記ＩＳＰＰ法
によるデータプログラム動作においては、プログラム回
数の増加にしたがって電圧値が漸増するプログラム電圧
発生回路をどのように構成するかが間題となる。かかる
ＩＳＰＰ法を実現するためのプログラム電圧発生回路の
従来の具体的回路構成例が、特開平８−９６５９１号公
報開示されている。The data program operation according to the above-mentioned ISPP method is a very excellent programming method in that the control of the number of program / verify operations and the high-precision program control are compatible. However, in the data program operation by the above-mentioned ISPP method, a problem is how to configure a program voltage generating circuit whose voltage value gradually increases as the number of times of programming increases. An example of a conventional specific circuit configuration of a program voltage generating circuit for realizing the ISPP method is disclosed in Japanese Patent Application Laid-Open No. Hei 8-96591.
【００２８】図１１は、上記公報に開示された従来のプ
ログラム電圧発生回路の具体的な回路構成を示す図であ
る。図１１において、１００はプログラム電圧発生回
路、１０１は昇圧回路、１０２は発振回路、１０３は抵
抗分割回路、１０４は基準電圧発生回路、１０５は比較
回路を示す。FIG. 11 is a diagram showing a specific circuit configuration of the conventional program voltage generating circuit disclosed in the above publication. In FIG. 11, reference numeral 100 denotes a program voltage generation circuit, 101 denotes a booster circuit, 102 denotes an oscillation circuit, 103 denotes a resistance dividing circuit, 104 denotes a reference voltage generation circuit, and 105 denotes a comparison circuit.
【００２９】昇圧回路１０１は、発振回路１０２により
出力された相補のクロック信号φ及びφ＿により駆動さ
れて、プログラム回数ｋの増加にしたがって電圧値が漸
増するプログラム電圧Ｖｐｇｍ１〜Ｖｐｇｍｋ（高電圧
ＶＰＰ）を出力する。抵抗分割回路１０３は、抵抗素子
Ｒ0 を、制御信号φ１〜φｋに制御された転送ゲートＴ
１〜Ｔｋを介して抵抗素子Ｒ1 〜Ｒk のいづれかに直列
接続することにより、昇圧回路からの高電圧ＶＰＰを分
圧して、分圧電圧Ｖａを出力する。基準電圧発生回路１
０４は、例えばツェナーダイオード素子により、基準電
圧Ｖｒｅｆを発生する。比較回路１０５は、分圧電圧Ｖ
ａと基準電圧Ｖｒｅｆの比較結果に応じてレベルが異な
る比較信号Ｃ−ｏｕｔを出力して、分圧電圧Ｖａが基準
電圧Ｖｒｅｆより大きくなると発振回路１０２を停止
し、小さくなると再活性化する。The boosting circuit 101 is driven by complementary clock signals φ and φ_ output from the oscillation circuit 102 to generate program voltages Vpgm1 to Vpgmk (high voltage VPP) whose voltage value gradually increases as the number of programming k increases. Output. The resistance dividing circuit 103 connects the resistance element R0 to the transfer gate T controlled by the control signals φ1 to φk.
By connecting one of the resistance elements R1 to Rk in series via 1 to Tk, the high voltage VPP from the booster circuit is divided and a divided voltage Va is output. Reference voltage generation circuit 1
Reference numeral 04 generates a reference voltage Vref by, for example, a Zener diode element. The comparison circuit 105 outputs the divided voltage V
A comparison signal C-out having a different level is output in accordance with the comparison result between a and the reference voltage Vref. When the divided voltage Va becomes higher than the reference voltage Vref, the oscillation circuit 102 is stopped.
【００３０】このプログラム電圧発生回路１００から出
力されるプログラムワード線電圧Ｖｐｇｍｌ〜ｐｇｍｋ
は、理論的に以下の電圧値となる。Program word line voltages Vpgml to pgmk output from program voltage generation circuit 100
Is theoretically the following voltage value:
【００３１】[0031]
【数１】 Ｖｐｇｍｘ＝Ｖｒｅｆ＊｛１＋（Ｒ０／Ｒｘ）｝，ｘ＝１〜ｋ…（１） したがって、抵抗素子Ｒ１〜Ｒｋの抵抗値をｘの進行に
ともなって漸減する方向に設定することにより、プログ
ラムワード線電圧Ｖｐｇｍ１〜Ｖｐｇｍｋを漸増させる
ことができる。Vpgmx = Vref * {1+ (R0 / Rx)}, x = 1 to k (1) Therefore, the resistance values of the resistance elements R1 to Rk are set to gradually decrease as x progresses. Thereby, the program word line voltages Vpgm1 to Vpgmk can be gradually increased.
【００３２】しかしながら、図１１に例示する従来のプ
ログラム電圧発生回路の回路構成においては、分圧電圧
Ｖａが可変な抵抗分割回路１０３を設けており、この抵
抗分割回路１０３を構成する各抵抗素子Ｒ0 〜Ｒｋは、
昇圧回路１０１からの直流電流をできる限り阻止して消
費電力を抑えるために、大きな抵抗値に設定する必要が
ある。このため、各抵抗素子Ｒ0 〜Ｒｋが、一般的にポ
リシリコン層で形成され大きな面積を必要とすることか
ら、抵抗分割回路１０３ひいてはプログラム電圧発生回
路の占有面積がかなり大きなものとなるといった問題点
を有していた。However, in the circuit configuration of the conventional program voltage generating circuit illustrated in FIG. 11, a resistance dividing circuit 103 having a variable divided voltage Va is provided, and each resistance element R0 constituting the resistance dividing circuit 103 is provided. ~ Rk is
In order to prevent the DC current from the booster circuit 101 as much as possible and to suppress power consumption, it is necessary to set a large resistance value. For this reason, since each of the resistance elements R0 to Rk is generally formed of a polysilicon layer and requires a large area, the area occupied by the resistance division circuit 103 and, consequently, the program voltage generation circuit becomes considerably large. Had.
【００３３】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、ＩＳＰＰ法の実現のために効率の
良いプログラム電圧発生回路に好適で、しかも抵抗素子
による面積増大を極力小さくしてなる電圧供給回路、及
びこの電圧供給回路を用いてプログラム電圧を発生させ
てデータプログラムを行う半導体不揮発性記憶装置を提
供することにある。The present invention has been made in view of the above circumstances, and has as its object to be suitable for an efficient program voltage generating circuit for realizing the ISPP method, and to minimize the area increase due to the resistance element. It is an object of the present invention to provide a voltage supply circuit, and a semiconductor nonvolatile memory device that performs a data program by generating a program voltage using the voltage supply circuit.
【００３４】[0034]
【課題を解決するための手段】前述した従来技術の問題
点を解決し、上記目的を達成するために、本発明に係る
電圧供給回路は、入力される昇圧制御信号にもとづいて
制御されながら電源電圧と異なるレベルの昇圧電圧を発
生させる高電圧発生回路と、前記昇圧電圧のレベルを検
出して検出電圧を生成する検出回路と、基準電圧レベル
の基準電圧を発生させる基準電圧発生回路と、前記検出
電圧と前記基準電圧とのレベルを比較し、その比較結果
を前記昇圧制御信号として前記高電圧発生回路に出力す
る比較回路とを有する電圧供給回路であって、前記検出
回路は、前記昇圧電圧を所定電圧だけ下げる電圧降下手
段と、当該電圧降下手段による降下電圧を、複数の抵抗
による複数の抵抗比のうち何れかにより分圧して前記検
出電圧を生成する抵抗分割回路とを有する。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems of the prior art and to achieve the above object, a voltage supply circuit according to the present invention comprises a power supply which is controlled based on an input boost control signal. A high voltage generation circuit that generates a boosted voltage having a level different from the voltage, a detection circuit that detects the level of the boosted voltage to generate a detection voltage, a reference voltage generation circuit that generates a reference voltage having a reference voltage level, A comparison circuit that compares a level between a detection voltage and the reference voltage, and outputs a comparison result to the high-voltage generation circuit as the boost control signal, wherein the detection circuit includes the boost voltage Means for lowering the voltage by a predetermined voltage, and dividing the voltage dropped by the voltage drop means by any one of a plurality of resistance ratios by a plurality of resistors to generate the detection voltage. And an anti-dividing circuit.
【００３５】前記抵抗分割回路は、前記複数の抵抗のう
ち２つの抵抗を所望の前記昇圧電圧に応じて選択し、選
択した２つの抵抗の接続ノードから前記検出電圧を出力
させる選択回路を有する。The resistor dividing circuit has a selecting circuit for selecting two of the plurality of resistors in accordance with the desired boosted voltage and outputting the detection voltage from a connection node of the selected two resistors.
【００３６】また、本発明に係る電圧供給回路は、入力
される昇圧制御信号にもとづいて制御されながら電源電
圧と異なるレベルの昇圧電圧を発生させる高電圧発生回
路と、前記昇圧電圧のレベルを検出して検出電圧を発生
させる検出回路と、基準電圧レベルの基準電圧を発生さ
せる基準電圧発生回路と、前記検出電圧と前記基準電圧
とのレベルを比較し、その比較結果を前記昇圧制御信号
として前記高電圧発生回路に出力する比較回路と、を有
する電圧供給回路であって、前記検出回路および基準電
圧発生回路内の一方に、印加電圧レベルが異なる２つの
電圧供給端子間に直列に接続され、複数の中間端子の何
れか一の中間端子から前記検出電圧または前記基準電圧
を生成する分圧抵抗を有する。A voltage supply circuit according to the present invention includes a high voltage generation circuit for generating a boosted voltage having a level different from a power supply voltage while being controlled based on an input boosted control signal, and detecting a level of the boosted voltage. A detection circuit for generating a detection voltage, a reference voltage generation circuit for generating a reference voltage of a reference voltage level, and comparing the levels of the detection voltage and the reference voltage, and using the comparison result as the boost control signal. A comparison circuit that outputs to a high voltage generation circuit, wherein one of the detection circuit and the reference voltage generation circuit is connected in series between two voltage supply terminals having different applied voltage levels, And a voltage dividing resistor for generating the detection voltage or the reference voltage from any one of the plurality of intermediate terminals.
【００３７】前記検出回路または前記基準電圧発生回路
は、前記分圧抵抗に接続され、前記複数の中間端子に現
れる複数の分圧電圧のうちの何れかを所望の昇圧電圧に
応じて選択し、選択した分圧電圧を前記検出電圧または
前記基準電圧として出力する選択回路を有する。The detecting circuit or the reference voltage generating circuit is connected to the voltage dividing resistor, and selects one of the plurality of divided voltages appearing at the plurality of intermediate terminals according to a desired boosted voltage, A selection circuit that outputs the selected divided voltage as the detection voltage or the reference voltage.
【００３８】一方、本発明に係る（例えばＮＡＮＤ型
の）半導体不揮発性記憶装置は、配線されたワード線お
よびビット線への印加電圧に応じて電気的にプログラム
可能なメモリ素子が行列状に配置され、当該メモリ素子
に対するデータプログラム動作がベリファイ読み出し動
作をともなって複数回繰り返し実行される半導体不揮発
性記憶装置である。この半導体不揮発性記憶装置は、入
力される昇圧制御信号にもとづいて制御されながら電源
電圧と異なるレベルのプログラム電圧を発生させる高電
圧発生回路と、前記プログラム電圧を所定電圧だけ下げ
る電圧降下部（例えば、ツェナーダイオード素子）、お
よび当該電圧降下部による降下電圧を前記複数の抵抗に
よる複数の抵抗比のうち何れかにより分圧して検出電圧
を生成する抵抗分割部とを有し、前記プログラム電圧の
レベルを検出して検出電圧を発生させる検出回路と、基
準電圧レベルの基準電圧を発生させる基準電圧発生回路
と、前記検出電圧と前記基準電圧とのレベルを比較し、
その比較結果を前記昇圧制御信号として前記高電圧発生
回路に出力する比較回路とを有する。On the other hand, in the semiconductor nonvolatile memory device according to the present invention (for example, a NAND type), memory elements electrically programmable according to the voltage applied to the wired word lines and bit lines are arranged in a matrix. In addition, a semiconductor nonvolatile memory device in which a data program operation for the memory element is repeatedly executed a plurality of times with a verify read operation. The semiconductor non-volatile memory device includes a high voltage generating circuit that generates a program voltage having a level different from a power supply voltage while being controlled based on an input boost control signal, and a voltage drop unit that reduces the program voltage by a predetermined voltage (for example, , A Zener diode element), and a resistance dividing section that divides a voltage dropped by the voltage dropping section by any one of a plurality of resistance ratios of the plurality of resistors to generate a detection voltage, and the level of the program voltage. And a detection circuit for detecting and generating a detection voltage, a reference voltage generation circuit for generating a reference voltage of a reference voltage level, and comparing the levels of the detection voltage and the reference voltage,
A comparison circuit that outputs the comparison result to the high voltage generation circuit as the boost control signal.
【００３９】前記抵抗分割回路は、前記複数の抵抗のう
ち２つの抵抗を、プログラムの進行とともに更新（例え
ば、漸増）される前記プログラム電圧に応じて選択し、
選択した２つの抵抗の接続ノードから前記検出電圧を出
力させる選択部を有する。The resistor dividing circuit selects two of the plurality of resistors according to the program voltage updated (for example, gradually increased) as the program proceeds,
A selection unit that outputs the detection voltage from a connection node of the selected two resistors.
【００４０】また、本発明に係る半導体不揮発性記憶装
置は、入力される昇圧制御信号にもとづいて制御されな
がら電源電圧と異なるレベルのプログラム電圧を発生さ
せる高電圧発生回路と、前記プログラム電圧のレベルを
検出して検出電圧を発生させる検出回路と、基準電圧レ
ベルの基準電圧を発生させる基準電圧発生回路と、前記
検出電圧と前記基準電圧とのレベルを比較し、その比較
結果を前記昇圧制御信号として前記高電圧発生回路に出
力する比較回路とを有し、前記検出回路および基準電圧
発生回路内の一方に、印加電圧レベルが異なる２つの電
圧供給端子間に直列に接続され、複数の中間端子の何れ
か一の中間端子から前記検出電圧または前記基準電圧を
生成する分圧抵抗を有する。A semiconductor non-volatile memory device according to the present invention includes a high-voltage generating circuit for generating a program voltage having a level different from a power supply voltage while being controlled based on an input boost control signal; And a reference voltage generating circuit for generating a reference voltage of a reference voltage level, and comparing the levels of the detected voltage and the reference voltage, and comparing the comparison result with the boost control signal. A comparison circuit for outputting to the high voltage generation circuit, and one of the detection circuit and the reference voltage generation circuit is connected in series between two voltage supply terminals having different applied voltage levels, and includes a plurality of intermediate terminals. And a voltage dividing resistor for generating the detection voltage or the reference voltage from any one of the intermediate terminals.
【００４１】前記検出回路または基準電圧発生回路は、
前記分圧抵抗に接続され、前記複数の中間端子に現れる
複数の分圧電圧のうちの何れかを、プログラムの進行と
ともに更新（例えば、漸増）される前記プログラク電圧
に応じて選択し、選択した分圧電圧を前記検出電圧また
は前記基準電圧として出力する選択回路を有する。The detection circuit or the reference voltage generation circuit comprises:
Any one of a plurality of divided voltages connected to the voltage dividing resistor and appearing at the plurality of intermediate terminals is selected and selected according to the program voltage updated (for example, gradually increased) as the program proceeds. A selection circuit that outputs a divided voltage as the detection voltage or the reference voltage.
【００４２】また、本発明に係る半導体不揮発性記億装
置は、入力される昇圧制御信号にもとづいて制御されな
がら電源電圧と異なるレベルの昇圧電圧を発生させる高
電圧発生回路と、前記昇圧電圧が印加され、当該印加側
からみて順方向に直列される複数のダイオード素子の個
数を所望のプログラム電圧に応じて制限し、この電圧制
限された電圧を前記検出電圧として出力する電圧リミッ
ト回路と、基準電圧レベルの基準電圧を発生させる基準
電圧発生回路と、前記検出電圧と前記基準電圧とのレベ
ルを比較し、その比較結果を前記昇圧制御信号として前
記高電圧発生回路に出力する比較回路とを有する。Further, a semiconductor nonvolatile memory device according to the present invention includes a high voltage generating circuit for generating a boosted voltage having a level different from a power supply voltage while being controlled based on an inputted boosting control signal; A voltage limit circuit that limits the number of the plurality of diode elements that are applied and are serially connected in a forward direction when viewed from the application side according to a desired program voltage, and outputs the voltage-limited voltage as the detection voltage; A reference voltage generation circuit for generating a reference voltage of a voltage level; and a comparison circuit for comparing the levels of the detection voltage and the reference voltage and outputting a result of the comparison to the high voltage generation circuit as the boost control signal. .
【００４３】前記電圧リミット回路は、前記ダイオード
素子がそれぞれ接続された複数の電流経路の何れかを、
プログラムの進行とともに更新（例えば、漸増）される
前記所望のプログラム電圧に応じて選択する選択部を有
する。The voltage limit circuit is configured to connect any one of a plurality of current paths to which the diode elements are connected,
A selection unit is provided for selecting according to the desired program voltage updated (for example, gradually increased) as the program proceeds.
【００４４】本発明によれば、所望の昇圧電圧のレベル
に応じて基準電圧発生回路により所定のレベルを有する
基準電圧が生成され、たとえば、比較回路により基準電
圧と昇圧回路からの検出電圧とが比較され、その比較結
果に応じて昇圧制御信号のレベルが設定される。そし
て、昇圧制御信号に応じて基準電圧発生回路内の昇圧回
路の動作／停止状態が制御され、出力する昇圧電圧のレ
ベルが制御される。なお、本発明では、検出回路からの
検出電圧を所望の昇圧電圧のレベルに応じて変えること
もでき、この場合も同様にして昇圧電圧のレベルが制御
される。According to the present invention, a reference voltage having a predetermined level is generated by a reference voltage generation circuit in accordance with a desired boosted voltage level. For example, a comparison circuit determines a reference voltage and a detection voltage from the booster circuit. The level of the boost control signal is set according to the comparison result. Then, the operation / stop state of the booster circuit in the reference voltage generating circuit is controlled according to the booster control signal, and the level of the boosted voltage to be output is controlled. In the present invention, the detection voltage from the detection circuit can be changed according to a desired boosted voltage level. In this case, the boosted voltage level is similarly controlled.
【００４５】本発明では、この基準電圧レベル（また
は、検出電圧レベル）を制御する基準電圧発生回路（ま
たは、検出回路）内では、抵抗素子を用いているものの
全ての抵抗素子が直列に接続されるか、たとえばツェナ
ーダイオード等の電圧降下手段を介して接続されてい
る。このため、プログラム回数の進行に応じて昇圧電圧
が漸増するよう調整する個々の抵抗素子の抵抗値をそれ
ほど大きくする必要がなく、ポリシリコン層で形成して
も大面積を必要としないため、ポリシリコン層などから
構成される抵抗素子の占有面積増大の問題を回避でき
る。According to the present invention, in the reference voltage generation circuit (or the detection circuit) for controlling the reference voltage level (or the detection voltage level), all the resistance elements are connected in series although the resistance elements are used. Or through a voltage drop means such as a Zener diode. For this reason, it is not necessary to increase the resistance value of each resistance element, which is adjusted so that the boosted voltage gradually increases with the progress of the number of programs, and a large area is not required even if the resistance element is formed of a polysilicon layer. The problem of an increase in the occupied area of the resistance element composed of a silicon layer or the like can be avoided.
【００４６】また、本発明の他の基準電圧発生回路（ま
たは、検出回路）の構成としては、昇圧回路からの昇圧
電圧が、プログラム回数の進行に応じて漸増するよう
に、分圧電圧が可変な抵抗分割回路により調整されるの
ではなく、接続数が可変な複数のダイオード素子が直列
接続されてなる電圧リミット回路により生成される。こ
のため、小さな占有面積かつ簡単な構成でプログラム電
圧発生回路を構成できる。Another configuration of the reference voltage generating circuit (or detecting circuit) of the present invention is that the divided voltage is variable so that the boosted voltage from the boosting circuit gradually increases with the progress of the number of programs. Instead of being adjusted by a simple resistor dividing circuit, the voltage is generated by a voltage limit circuit in which a plurality of diode elements having a variable number of connections are connected in series. Therefore, the program voltage generating circuit can be configured with a small occupation area and a simple configuration.
【００４７】[0047]
【発明の実施の形態】第１実施形態 図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ
のデータプログラム動作時の具体的な構成例を示す図で
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a diagram showing a specific configuration example of a NAND flash memory according to the present embodiment at the time of a data program operation.
【００４８】図１において、１はメモリアレイを示し、
メモリアレイ１では、ｍ本のビット線Ｂｌ〜Ｂｍが配線
される。また、おのおのビット線Ｂ１〜Ｂｍは、それぞ
れがｎ本のＮＡＮＤ列に接続され、各ＮＡＮＤ列は、そ
れぞれ２個の選択トランジスタ（図中□）とｊ個のメモ
リトランジスタ（図中○）から構成される。つまり、メ
モリアレイ１はＮＡＮＤ列Ｓ１１〜Ｓｎｍから構成され
る。ＳＬ１１〜ＳＬｎ１，ＳＬ１２〜ＳＬｎ２は選択ト
ランジスタを制御する選択ゲート線を示し、ＷＬ１１〜
ＷＬｎｊはメモリトランジスタを制御するワード線を示
している。In FIG. 1, reference numeral 1 denotes a memory array,
In the memory array 1, m bit lines B1 to Bm are wired. Each of the bit lines B1 to Bm is connected to n NAND strings, and each NAND string is composed of two select transistors (□ in the figure) and j memory transistors (O in the figure). Is done. That is, the memory array 1 includes NAND strings S11 to Snm. SL11 to SLn1 and SL12 to SLn2 indicate selection gate lines for controlling the selection transistors, and WL11 to SLn1.
WLnj indicates a word line for controlling the memory transistor.
【００４９】また、ＳＡ１〜ＳＡｍは、おのおのビット
線Ｂ１〜Ｂｍ毎に対応して設けられたデータラッチ回路
を示している。データラッチ回路ＳＡ１〜ＳＡｍの供給
電源は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接
続され、データプログラム時には、（ＶＢ）Ｌは基準ビ
ット線電圧ＧＮＤ（０Ｖ）に設定され、（ＶＢ）Ｈは電
源電圧ＶCC（３．３ｖ）に設定される。SA1 to SAm indicate data latch circuits provided corresponding to the respective bit lines B1 to Bm. The supply power of the data latch circuits SA1 to SAm is such that the cathode side is connected to (VB) L and the anode side is connected to (VB) H. At the time of data programming, (VB) L is set to the reference bit line voltage GND (0 V). VB) H is set to the power supply voltage V CC (3.3 V).
【００５０】２はメインローデコーダを示し、メインロ
ーデコーダ２は、Ｘ入力の上位Ｘｌ〜Ｘａをデコードし
て、選択ゲート線ＳＬ１１〜ＳＬｎ１，ＳＬ１２〜ＳＬ
ｎ２の出力電圧、及びＮＡＮＤ列選択信号ｘ１〜ｘｎを
発生する。Reference numeral 2 denotes a main row decoder. The main row decoder 2 decodes the upper X1 to Xa of the X input and selects the selection gate lines SL11 to SLn1 and SL12 to SL.
An n2 output voltage and NAND string selection signals x1 to xn are generated.
【００５１】３はサブローデコーダを示し、サブローデ
コーダ３は、Ｘ入力の下位Ｘ１〜Ｘｂをデコードして、
選択ＮＡＮＤ列におけるワード線電圧Ｖｌ〜Ｖｊを発生
する。データプログラム時のワード線電圧Ｖ１〜Ｖｊ
は、選択ワード線電圧がプログラム回数ｋの進行（ｋ＝
１〜１１）にしたがって０．５Ｖステップで漸増する高
電圧に昇圧されたプログラムワード線電圧Ｖｐｇｍ１〜
Ｖｐｇｍｋ＝１５Ｖ〜２０Ｖのいづれかに設定され、非
選択ワード線電圧がプログラム回数ｋ（ｋ＝１〜１１）
の進行にしたがって０．３Ｖステップで漸増する中間値
のパス電圧Ｖｐａｓｓｌ〜Ｖｐａｓｓｋ＝９Ｖ〜１２Ｖ
のいづれかに設定される。Reference numeral 3 denotes a sub-row decoder. The sub-row decoder 3 decodes lower X1 to Xb of the X input.
The word line voltages V1 to Vj in the selected NAND string are generated. Word line voltages V1 to Vj during data programming
Means that the selected word line voltage increases as the program number k progresses (k =
1-11), the program word line voltage Vpgm1 boosted to a high voltage gradually increased in 0.5V steps.
Vpgmk is set to any one of 15V to 20V, and the unselected word line voltage is set to the number of program k (k = 1 to 11)
Pass voltage Vpassl to Vpassk = 9V to 12V which gradually increases in steps of 0.3V with progress of
Is set to one of
【００５２】４はローカルローデコーダを示し、ローカ
ルローデコーダ４は、各ワード線ＷＬ１１〜ＷＬｎｊに
対応した伝達回路Ｔ１１〜Ｔｎｊから構成され、ＮＡＮ
Ｄ列選択信号ｘ１〜ｘｎによりＮＡＮＤ列単位で選択さ
れる。それぞれの伝達回路は、当該伝達回路がＮＡＮＤ
列選択信号により選択される場合には、ワード線電圧Ｖ
１〜Ｖｊを対応するワード線に出力し、また、当該伝達
回路がＮＡＮＤ列選択信号により選択されない場合に
は、動作に応じた適当な電圧値（例えば接地電圧ＧＮ
Ｄ）を対応するワード線に出力する。Reference numeral 4 denotes a local row decoder. The local row decoder 4 is constituted by transmission circuits T11 to Tnj corresponding to the respective word lines WL11 to WLnj.
Selection is performed in units of NAND columns by D column selection signals x1 to xn. Each transmission circuit has a NAND circuit.
When selected by the column selection signal, the word line voltage V
1 to Vj to the corresponding word line, and when the transmission circuit is not selected by the NAND column selection signal, an appropriate voltage value according to the operation (for example, ground voltage GN)
D) is output to the corresponding word line.
【００５３】５は階段プログラム電圧発生部を示し、階
段プログラム電圧発生部５は、プログラム回数ｋの進行
（ｋ＝１〜１１）にしたがって、制御信号φ１〜φｋに
より次第に漸増する高電圧に昇圧されたプログラムワー
ド線電圧Ｖｐｇｍｌ〜Ｖｐｇｍｋを発生して出力する。Reference numeral 5 denotes a step program voltage generator. The step program voltage generator 5 is stepped up to a gradually increasing high voltage by control signals φ1 to φk as the number of programming k progresses (k = 1 to 11). The generated program word line voltages Vpgml to Vpgmk are output.
【００５４】６は階段パス電圧発生部を示し、階段パス
電圧発生部６は、プログラム回数ｋの進行（ｋ＝１〜ｌ
ｌ）にしたがって、制御信号φ１〜φｋにより次第に漸
増する中間値のパス電圧Ｖｐａｓｓｌ〜Ｖｐａｓｓｋを
発生して出力する。Reference numeral 6 denotes a staircase pass voltage generator. The staircase pass voltage generator 6 progresses the program number k (k = 1 to l).
1), pass voltages Vpassl to Vpassk having intermediate values gradually increased by the control signals φ1 to φk are generated and output.
【００５５】７は電圧制御部を示し、電圧制御部７は、
プログラム回数ｋの進行（ｋ＝ｌ〜１１）にしたがっ
て、前記制御信号φ１〜φｋを出力する。Reference numeral 7 denotes a voltage control unit.
The control signals φ1 to φk are output in accordance with the progress of the program count k (k = 1 to 11).
【００５６】８はカラムデコーダを示し、カラムデコー
ダ８は、Ｙ入力Ｙ１〜Ｙｃをデコードして、カラム選択
部９でビット線Ｂ１〜Ｂｍの任意の１本を選択する。ペ
ージプログラムデータ転送時のカラムアドレスは、ペー
ジデータ転送信号φＣＬと同期して順次インクリメント
され、データバスからデータラッチ回路ＳＡ１〜ＳＡｍ
に順次ページプログラムデータがシリアル転送される。Reference numeral 8 denotes a column decoder. The column decoder 8 decodes the Y inputs Y1 to Yc, and selects an arbitrary one of the bit lines B1 to Bm by the column selection unit 9. The column address at the time of transferring the page program data is sequentially incremented in synchronization with the page data transfer signal φCL, and the data latch circuit SA1 to SAm is transferred from the data bus.
, The page program data is serially transferred.
【００５７】図ｌの本実施形態のＮＡＮＤ型フラッシュ
メモリにおいては、プログラムワード線電圧Ｖｐｇｍｌ
〜Ｖｐｇｍｋが、プログラム回数ｋの進行（ｋ＝ｌ〜１
ｌ）にしたがって１５Ｖから２０Ｖまで０．５Ｖステッ
プで階段的に漸増する。一方、パス電圧Ｖｐａｓｓｌ〜
Ｖｐａｓｓｋは、プログラム回数ｋの進行（ｋ＝１〜１
１）にしたがって、９Ｖから１２Ｖまで０．３Ｖステッ
プで階段的に漸増するように設定する。したがって、非
プログラムメモリトランジスタに印加されるディスター
ブ電圧も、プログラム回数ｋの進行（ｋ＝１〜１１）に
したがって階段的に漸増し、プログラムメモリトランジ
スタに印加されるプログラム電圧差の丁度半分程度にな
り、電圧バランスが保たれる。このために、従来のＩＳ
ＰＰ法において問題となるディスターブの悪化を、防止
することができる。In the NAND type flash memory of this embodiment shown in FIG. 1, the program word line voltage Vpgml
ＶVpgmk is the progress of the program number k (k = 1 to 1)
According to 1), the voltage is increased stepwise from 15 V to 20 V in 0.5 V steps. On the other hand, the pass voltages Vpassl to
Vpassk is the progress of the program number k (k = 1 to 1)
According to 1), it is set so as to increase stepwise from 9 V to 12 V in 0.3 V steps. Therefore, the disturb voltage applied to the non-program memory transistor also gradually increases stepwise as the number of programs k progresses (k = 1 to 11), and becomes just about half of the program voltage difference applied to the program memory transistor. , Voltage balance is maintained. For this reason, the conventional IS
Disturbance, which is a problem in the PP method, can be prevented.
【００５８】図２は、図ｌのＮＡＮＤ型フラッシュメモ
リの具体的な構成例において、階段プログラム電圧発生
部５の具体的な回路構成の例を示す図である。基本的に
は、階段パス電圧発生部６の回路構成も同様である。FIG. 2 is a diagram showing an example of a specific circuit configuration of the staircase program voltage generator 5 in the specific configuration example of the NAND flash memory of FIG. Basically, the circuit configuration of the staircase pass voltage generator 6 is the same.
【００５９】図２において、５ａは高電圧発生回路を示
し、この高電圧発生回路５ａは、発振回路５ｂと昇圧回
路５ｃとから構成される。昇圧回路５ｂは、発振回路５
ｃにより出力された相補のクロック信号φ及びφ＿によ
り駆動されて、プログラム回数ｋの増加にしたがって電
圧値が漸増するプログラム電圧Ｖｐｇｍｌ〜Ｖｐｇｍｋ
（高電圧ＶＰＰ）を出力する。In FIG. 2, reference numeral 5a denotes a high voltage generating circuit, which is composed of an oscillating circuit 5b and a booster circuit 5c. The booster circuit 5b includes the oscillation circuit 5
The program voltages Vpgml to Vpgmk driven by the complementary clock signals φ and φ_ output by c and gradually increase in voltage value as the number of programming k increases.
(High voltage VPP).
【００６０】５ｄは検出回路を示し、この検出回路５ｄ
は電圧降下部５ｅと抵抗分割部５ｆとから構成され、昇
圧回路５ａからの高電圧ＶＰＰを低い電圧レベルで検出
して、本発明の検出電圧として分圧電圧Ｖａを出力す
る。電圧降下部５ｅは、高電圧ＶＰＰのレベルをツェナ
ーダイオード素子Ｄｚｅで所定電圧だけ下げ、降圧電圧
ＶＰＰｄを出力する。抵抗分割回路５ｆは、抵抗素子Ｒ
0 と、抵抗素子Ｒ0 に対しては直列であるが互いに並列
な複数の抵抗素子Ｒｌ〜Ｒｋと、各抵抗素子Ｒｌ〜Ｒｋ
ごとに直列接続された転送ゲートＴ１〜Ｔｋとから構成
される。転送ゲートＴ１〜Ｔｋは、各ゲートごとに図１
の電圧制御部７から入力される制御信号φｌ〜φｋのレ
ベルに応じて制御され、これにより抵抗素子Ｒｌ〜Ｒｋ
のいづれかをが抵抗素子Ｒ0 に直列接続される。この結
果、降圧電圧ＶＰＰｄが抵抗素子Ｒ0 と抵抗素子Ｒｌ〜
Ｒｋの何れかとにより分圧され、その接続点から分圧電
圧Ｖａが出力される。すなわち、転送ゲートＴ１〜Ｔｋ
は、分圧電圧Ｖａの複数の電圧レベルを選択する選択手
段として用いられる。Reference numeral 5d denotes a detection circuit.
Is composed of a voltage drop section 5e and a resistance dividing section 5f, detects the high voltage VPP from the booster circuit 5a at a low voltage level, and outputs a divided voltage Va as a detection voltage of the present invention. The voltage drop unit 5e lowers the level of the high voltage VPP by a predetermined voltage using the Zener diode element Dze, and outputs a reduced voltage VPPd. The resistance dividing circuit 5f includes a resistance element R
0, a plurality of resistance elements Rl to Rk which are in series with each other but parallel to the resistance element R0, and each of the resistance elements Rl to Rk.
And transfer gates T1 to Tk connected in series. Each of the transfer gates T1 to Tk is shown in FIG.
Are controlled in accordance with the levels of control signals φl to φk input from voltage control unit 7 of
Is connected in series to the resistance element R0. As a result, the step-down voltage VPPd becomes equal to the resistance element R0 and the resistance elements Rl to
The voltage is divided by any one of Rk, and a divided voltage Va is output from the connection point. That is, the transfer gates T1 to Tk
Are used as selection means for selecting a plurality of voltage levels of the divided voltage Va.
【００６１】５ｇは基準電圧発生回路を示し、基準電圧
発生回路５ｇは、例えばダイオード素子の降伏電圧等を
利用して、基準電圧Ｖｒｅｆを発生する。Reference numeral 5g denotes a reference voltage generation circuit. The reference voltage generation circuit 5g generates a reference voltage Vref using, for example, a breakdown voltage of a diode element.
【００６２】５ｈは比較回路を示し、比較回路５ｈは、
例えば作動増幅器から構成され、分圧電圧Ｖａと基準電
圧Ｖｒｅｆの比較出力Ｃ−ｏｕｔを本発明の昇圧制御信
号として出力する。分圧電圧Ｖａが基準電圧Ｖｒｅｆよ
り大きくなると発振回路５ｂの動作が停止され、小さく
なると再活性化される。Reference numeral 5h denotes a comparison circuit, and the comparison circuit 5h
For example, it is constituted by an operational amplifier, and outputs a comparison output C-out of the divided voltage Va and the reference voltage Vref as a boost control signal of the present invention. When the divided voltage Va becomes higher than the reference voltage Vref, the operation of the oscillation circuit 5b is stopped, and when the divided voltage Va becomes lower, it is reactivated.
【００６３】このようにして出力されるプログラムワー
ド線電圧Ｖｐｇｍｋは、理論的に以下の電圧値となる。The program word line voltage Vpgmk output in this way theoretically has the following voltage values.
【００６４】[0064]
【数２】 Ｖｐｇｍｋ＝Ｖｚｅ＋Ｖｒｅｆ×｛１＋（Ｒ0 ／Ｒｋ）｝…（２） ここで、Ｖｚｅはツェナーダイオード素子の降伏電圧で
ある。上記（２）式において、抵抗素子Ｒｌ〜Ｒｋの抵
抗値をｋの進行（ｋ＝１〜１１）にしたがって漸減する
方向に設定することにより、プログラムワード線電圧Ｖ
ｐｇｍｌ〜Ｖｐｇｍｋを漸増させることができる。Vpgmk = Vze + Vref × {1+ (R0 / Rk)} (2) where Vze is the breakdown voltage of the Zener diode element. In the above equation (2), the program word line voltage V is set by setting the resistance values of the resistance elements Rl to Rk so as to gradually decrease as k progresses (k = 1 to 11).
pgml to Vpgmk can be gradually increased.
【００６５】以下、図３を参照しつつ、高電圧発生回路
５ａの構成および動作について詳細に説明する。図３
は、高電圧発生回路５ａの一構成例を示す回路図であ
る。この高電圧発生回路５ａは、リングオシレータから
なる発振回路５ｃと、チャージポンプ式の昇圧回路５ｂ
とにより構成されている。Hereinafter, the configuration and operation of the high voltage generating circuit 5a will be described in detail with reference to FIG. FIG.
FIG. 3 is a circuit diagram showing a configuration example of a high voltage generation circuit 5a. The high voltage generating circuit 5a includes an oscillating circuit 5c including a ring oscillator and a charge pump type boosting circuit 5b.
It is composed of
【００６６】発振回路５ｃは、ＮＡＮＤゲートＮＧＴ
１、インバータＩＮＶ１〜ＩＮＶ３およびキャパシタＣ
Ｏ１〜ＣＯ３により構成されている。ＮＡＮＤゲートＮ
ＧＴ１の一方の入力端子に、図２の比較回路５ｇからの
比較出力信号Ｃ−ｏｕｔが入力され、他方の入力端子は
インバータＩＮＶ２の出力端子に接続されている。ＮＡ
ＮＤゲートＮＧＴ１の出力端子は、インバータＩＮＶ１
の入力端子に接続され、インバータＩＮＶ１の出力端子
はインバータＩＮＶ２の入力端子に接続されている。な
お、ＮＡＮＤゲートＮＧＴ１およびインバータＩＮＶ
１，ＩＮＶ２の出力端子と接地電位ＧＮＤ間に、それぞ
れキャパシタＣＯ１，ＣＯ２，ＣＯ３が接続されてい
る。このようにＮＡＮＤゲートＮＧＴ１およびインバー
タＩＮＶ１，ＩＮＶ２により、リング状（環状）の発振
回路、いわゆるリングオシレータが構成されている。な
お、インバータの数は２に限定せず、偶数個であればよ
い。The oscillation circuit 5c includes a NAND gate NGT
1. Inverters INV1 to INV3 and capacitor C
It is composed of O1 to CO3. NAND gate N
The comparison output signal C-out from the comparison circuit 5g in FIG. 2 is input to one input terminal of GT1, and the other input terminal is connected to the output terminal of the inverter INV2. NA
The output terminal of the ND gate NGT1 is connected to the inverter INV1.
And the output terminal of the inverter INV1 is connected to the input terminal of the inverter INV2. Note that the NAND gate NGT1 and the inverter INV
Capacitors CO1, CO2, and CO3 are connected between the output terminals of INV1 and INV2 and the ground potential GND, respectively. As described above, the NAND gate NGT1 and the inverters INV1 and INV2 constitute a ring-shaped (ring-shaped) oscillation circuit, a so-called ring oscillator. The number of inverters is not limited to two, and may be any even number.
【００６７】ＮＡＮＤゲートＮＧＴ１に入力されている
比較出力信号Ｃ−ｏｕｔがハイレベルのとき、リングオ
シレータが形成され、インバータＩＮＶ２の出力端子か
ら一定の周波数を有するクロック信号φが出力されると
ともに、インバータＩＮＶ３の出力端子から、反転クロ
ック信号φ＿が出力される。比較出力信号Ｃ−ｏｕｔが
ローレベルに保持されているとき、ＮＡＮＤゲートＮＧ
Ｔ１の出力端子がハイインピーダンス状態に設定され、
リングオシレータ１１が非動作状態となり、インバータ
ＩＮＶ２，ＩＮＶ３の出力端子から相補クロック信号
φ，φ＿は出力されない。When the comparison output signal C-out input to the NAND gate NGT1 is at a high level, a ring oscillator is formed, and a clock signal φ having a constant frequency is output from the output terminal of the inverter INV2. An inverted clock signal φ_ is output from the output terminal of INV3. When the comparison output signal C-out is held at the low level, the NAND gate NG
The output terminal of T1 is set to a high impedance state,
Ring oscillator 11 becomes inactive, and complementary clock signals φ and φ_ are not output from the output terminals of inverters INV2 and INV3.
【００６８】相補クロック信号φ，φ＿は、チャージポ
ンプ式の昇圧回路５ｂに入力される。図３に示すよう
に、チャージポンプ式の昇圧回路５ｂは、ダイオードと
チャージポンプとしてのキャパシタとからなる昇圧段Ｐ
を、ｓ段（ｓは正の整数）直列に接続して構成されてい
る。各昇圧段の一方の電極は、ダイオードのカソードに
接続され、他方の電極はクロック信号φまたはその反転
信号φ＿の供給線に接続されている。より詳しくは、ダ
イオードＤ１とキャパシタＣ１により構成された第１段
の昇圧段において、ダイオードＤ１のアノードは電源電
圧ＶCCの供給線に接続され、カソードとクロック信号φ
の供給線間にキャパシタＣ１が接続されている。ダイオ
ードＤ２とキャパシタＣ２により構成されている第２段
の昇圧段において、ダイオードＤ２のアノードはダイオ
ードＤ１のカソードに接続され、ダイオードＤ２のカソ
ードと反転クロック信号φ＿の供給線間にキャパシタＣ
２が接続されている。ダイオードＤｌ〜Ｄｓは、各昇圧
段Ｐｌ〜Ｐｓにおいて相補クロック信号φ，φ＿の一方
による駆動時に、他方のクロック信号によるキャパシタ
のカップリングノード（キャパシタとダイオードの接続
点）を前段のチャージ電圧でプリ設定するための素子で
ある。なお、最終段の昇圧段Ｐｓでは、ダイオードＤｓ
のカソードと接地電位ＧＮＤとの間に、負荷容量ＣＬが
接続されている。The complementary clock signals φ and φ_ are input to a charge pump type booster circuit 5b. As shown in FIG. 3, the charge pump type booster circuit 5b includes a booster stage P including a diode and a capacitor as a charge pump.
Are connected in series in s stages (s is a positive integer). One electrode of each boosting stage is connected to the cathode of the diode, and the other electrode is connected to a supply line for the clock signal φ or its inverted signal φ_. More specifically, in the first boosting stage constituted by the diode D1 and the capacitor C1, the anode of the diode D1 is connected to the supply line of the power supply voltage V CC , and the cathode and the clock signal φ.
, The capacitor C1 is connected between the supply lines. In the second boosting stage composed of the diode D2 and the capacitor C2, the anode of the diode D2 is connected to the cathode of the diode D1, and the capacitor C is connected between the cathode of the diode D2 and the supply line of the inverted clock signal φ_.
2 are connected. When driven by one of the complementary clock signals φ and φ_ in each of the boosting stages Pl to Ps, the diodes Dl to Ds pre-charge the coupling node (connection point between the capacitor and the diode) of the capacitor by the other clock signal with the charge voltage of the preceding stage. This is an element for setting. In the final boosting stage Ps, the diode Ds
, And a load capacitor CL is connected between the ground potential GND and the ground potential GND.
【００６９】このように構成されているチャージポンプ
式の昇圧回路５ｂにおいて、発振回路５ｃから相補クロ
ック信号φ，φ＿が供給されるとき、各昇圧段のキャパ
シタが相互にチャージされ、昇圧回路の出力端子から電
源電圧ＶCCより高い昇圧電圧ＶＰＰが出力される。In the charge pump type booster circuit 5b thus configured, when the complementary clock signals φ and φ_ are supplied from the oscillation circuit 5c, the capacitors of the respective booster stages are mutually charged and the output of the booster circuit is output. A boosted voltage VPP higher than the power supply voltage V CC is output from the terminal.
【００７０】発振回路５ｃの動作は比較回路５ｇからの
比較出力信号Ｃ−ｏｕｔにより制御されているので、チ
ャージポンプ式の昇圧回路５ｂの出力電圧ＶＰＰのレベ
ルがそれに応じて制御される。たとえば、リングオシレ
ータからなる発振回路５ｃにハイレベルの比較出力信号
Ｃ−ｏｕｔが入力されているとき、リングオシレータが
動作して相補クロック信号φ，φ＿が出力され、これを
受けて昇圧回路５ｂが動作し、昇圧電圧ＶＰＰのレベル
が上昇する。一方、発振回路５ｃにローレベルの比較出
力信号Ｃ−ｏｕｔがが入力されているとき、リングオシ
レータの発振動作が停止し、相補クロック信号φ，φ＿
の供給が停止する。このため、チャージポンプ式の昇圧
回路５ｂにおける昇圧動作も停止し、昇圧電圧ＶＰＰの
レベルが低下する。Since the operation of the oscillation circuit 5c is controlled by the comparison output signal C-out from the comparison circuit 5g, the level of the output voltage VPP of the charge pump type booster circuit 5b is controlled accordingly. For example, when a high-level comparison output signal C-out is input to the oscillation circuit 5c including a ring oscillator, the ring oscillator operates to output complementary clock signals φ and φ_, and the booster circuit 5b receives the complementary clock signals φ and φ_. It operates, and the level of boosted voltage VPP rises. On the other hand, when the low-level comparison output signal C-out is input to the oscillation circuit 5c, the oscillation operation of the ring oscillator stops, and the complementary clock signals φ and φ_
Supply stops. For this reason, the boosting operation in the charge pump type booster circuit 5b also stops, and the level of the boosted voltage VPP decreases.
【００７１】このようにして出力される最終昇圧電圧Ｖ
ＰＰは、理論的には、以下の電圧値まで昇圧できる。The final boosted voltage V thus output
PP can theoretically be boosted to the following voltage values.
【００７２】[0072]
【数３】 ＶＰＰ＝Ｎ×（ＶCC−Ｖｆ） …（３） ここで、ＶCCは電源電圧、Ｖｆはダイオード素子の順方
向電圧である。VPP = N × (V CC −Vf) (3) where V CC is a power supply voltage and Vf is a forward voltage of the diode element.
【００７３】つぎに、本実施形態に係わるＮＡＮＤ型フ
ラッシュメモリにおけるデータプログラム動作を、図１
の構成例等を参照しながら図１０のタイミングチャート
で順を追って説明する。Next, a data programming operation in the NAND flash memory according to the present embodiment will be described with reference to FIG.
10 will be described in order with reference to the timing chart of FIG.
【００７４】最初の時刻ｔ１〜ｔ２の間は、ぺージデー
タ転送クロック信号φＣＬと同期してぺージプログラム
データを各ビット線毎に設けられた１〜ｍのデータラッ
チ回路に転送するステップである。つぎの時刻ｔ２から
時刻ｔ４の間は、第ｌ回目のプログラム／ベリファイ動
作を行うステップである。すなわち、プログラム／ベリ
ファイ制御信号φＰ／Ｒの制御により、選択ワード線Ｗ
Ｌには第ｌ番目のプログラムワード線電圧Ｖｐｇｍ１
（１５Ｖ）とベリファイ読み出しワード線電圧ＶＲ
（１．５Ｖ）が交互に印加され、非選択ワード線ＷＬに
は第１番目のパス電圧Ｖｐａｓｓ１（９Ｖ）とＮＡＮＤ
列をパスさせるための読み出し電圧ＶCC（３．３ｖ）が
交互に印加される。また、プログラムメモリトランジス
タが接続された選択ビット線ＢＬにはＧＮＤ（０Ｖ）、
非プログラムメモリトランジスタが接続された非選択ビ
ット線ＢＬにはＶCC（３．３Ｖ）が印加される。その結
果、時刻ｔ４までに第１回目のプログラムが終了し、プ
ログラム終了セルのラッチデータは反転して次回からは
プログラム禁止状態となる。Between the first times t1 and t2, the page program data is transferred to data latch circuits 1 to m provided for each bit line in synchronization with page data transfer clock signal φCL. . From the next time t2 to the time t4, this is a step of performing the first program / verify operation. That is, the selected word line W is controlled by the program / verify control signal φP / R.
L is the first program word line voltage Vpgm1
(15V) and verify read word line voltage VR
(1.5 V) are applied alternately, and the first pass voltage Vpass1 (9 V) and the NAND voltage are applied to the non-selected word lines WL.
The read voltage V CC (3.3v) for passing the column is alternately applied. The selected bit line BL to which the program memory transistor is connected is connected to GND (0 V),
V CC (3.3 V) is applied to the unselected bit line BL to which the non-program memory transistor is connected. As a result, the first program is completed by time t4, the latch data of the program end cell is inverted, and the program is inhibited from the next time.
【００７５】時刻ｔ４から時刻ｔ６の間は、第２回目の
プログラム／ベリファイ動作を行うステップであるが、
基本的には第ｌ回目のプログラム／ベリファイ動作と同
様である。ただし、第２番目のプログラムワード線電圧
Ｖｐｇｍ２（１５．５Ｖ）が第ｌ番目のプログラムワー
ド線電圧Ｖｐｇｍｌ（１５Ｖ）より０．５ｖインクリメ
ントされること、および第２番目のパス電圧Ｖｐａｓｓ
２（９．３Ｖ）が第ｌ番目のパス電圧Ｖｐａｓｓ１（９
Ｖ）より０．３ｖインクリメントされる。From time t4 to time t6, a second program / verify operation is performed.
Basically, it is the same as the first program / verify operation. However, the second program word line voltage Vpgm2 (15.5 V) is incremented by 0.5 V from the first program word line voltage Vpgml (15 V), and the second pass voltage Vpass
2 (9.3 V) is the first pass voltage Vpass1 (9
V) is incremented by 0.3v.
【００７６】時刻ｔ６から時刻ｔ８の間は、第３回目の
プログラム／ベリファイ動作を行うステップであり、同
様に、第３番目のプログラムワード線電圧Ｖｐｇｍ３
（１６Ｖ）が０．５Ｖ、第３番目のパスＶｐａｓｓ３
（９．６Ｖ）が０．３ｖそれぞれインクリメントされ
る。From time t6 to time t8, the third program / verify operation is performed. Similarly, the third program word line voltage Vpgm3
(16V) is 0.5V, the third path Vpass3
(9.6V) is incremented by 0.3v each.
【００７７】以下、同様にプログラムワード線電圧Ｖｐ
ｇｍをインクリメントしながら順次プログラム／ベリフ
ァイ動作を行い、最後の時刻ｔ９から時刻ｔｌ１の間に
おいて、最終のｋ回目（例えば１１回目）のプログラム
／ベリファイ動作が、第ｋ番目のプログラムワード線電
圧Ｖｐｇｍｋ（２０Ｖ）およびパス電圧Ｖｐａｓｓｋ
（１２Ｖ）が印加され行われると、すべてのプログラム
が終了し、その後、すべてのデータラッチ回路のデータ
がハイレベルになったことを検出して、プログラム動作
を終了する。なお、プログラム回数の進行は、常に最終
のｋ回目（例えばｌｌ回目）まで行われるとは限られ
ず、すべてのデータラッチ回路のデータがハイレベルに
なったことを検出すれば、自動的に終了する。Hereinafter, similarly, the program word line voltage Vp
The program / verify operation is sequentially performed while incrementing gm, and between the last time t9 and the time t11, the k-th (for example, eleventh) last program / verify operation is performed by the k-th program word line voltage Vpgmk ( 20V) and the pass voltage Vpassk
When (12V) is applied and performed, all programming ends, and thereafter, it is detected that data of all data latch circuits has become high level, and the programming operation is terminated. The progress of the number of times of programming is not always limited to the last k times (for example, the 11th time). When it is detected that the data of all the data latch circuits have become high level, the program ends automatically. .
【００７８】以上説明したように、本発明の第１実施形
態に係る電圧供給回路（プログラム電圧発生回路５，
６）によれば、プログラム回数の進行に応じて電圧値が
漸増するプログラム電圧ＶＰＰが、直接抵抗分割部５ｆ
に分割されて制御されるのではなく、電圧降下部５ｅに
よりいったん降圧された後、抵抗分割回路５ｆに分割さ
れて制御される。したがって、抵抗分割部５ｆを構成す
る各抵抗素子Ｒ0 〜Ｒｋは比較的小さな抵抗値であり、
ポリシリコン層で形成しても大面積を必要としないた
め、比較的に小さな面積でプログラム電圧発生回路５，
６を構成できる。As described above, the voltage supply circuit (program voltage generation circuits 5 and 5) according to the first embodiment of the present invention
According to 6), the program voltage VPP whose voltage value gradually increases in accordance with the progress of the number of programs is directly supplied to the resistance dividing unit 5f.
Instead of being divided and controlled, the voltage is once lowered by the voltage drop unit 5e, and then divided and controlled by the resistance dividing circuit 5f. Therefore, each of the resistance elements R0 to Rk constituting the resistance dividing section 5f has a relatively small resistance value.
Since a large area is not required even if it is formed of a polysilicon layer, the program voltage generating circuit 5 has a relatively small area.
6 can be configured.
【００７９】なお、抵抗分割部５ｆは、図２の構成に限
定されず、例えばすべての抵抗素子Ｒ0 〜Ｒｋを直列接
続させ、その各接続ノードから、それぞれ選択用のトラ
ンジスタを介して分圧電圧Ｖａを取り出す構成としても
よい。The resistance dividing section 5f is not limited to the configuration shown in FIG. 2. For example, all the resistance elements R0 to Rk are connected in series, and a divided voltage is connected from each connection node through a selection transistor. Va may be taken out.
【００８０】第２実施形態 本実施形態は、電圧供給回路（第１実施形態におけるプ
ログラム電圧発生回路５，６）の変形例に関する。な
お、第１実施形態におけるフラッシュメモリの全体構成
（図１）、メモリアレイ構成（図８）およびデータプロ
グラミング動作（図１０）は、本実施形態においても同
様である。また、電圧供給回路（プログラム電圧発生回
路５，６）の基本的な制御および高電圧発生回路５ａ
（図３）と比較回路５の構成と動作も、第１実施形態と
同様である。 Second Embodiment This embodiment relates to a modification of the voltage supply circuit (the program voltage generation circuits 5 and 6 in the first embodiment). The overall configuration of the flash memory (FIG. 1), the memory array configuration (FIG. 8), and the data programming operation (FIG. 10) in the first embodiment are the same in the present embodiment. Further, basic control of a voltage supply circuit (program voltage generation circuits 5 and 6) and a high voltage generation circuit 5a
The configuration and operation of the comparison circuit 5 (FIG. 3) are the same as those of the first embodiment.
【００８１】図４は、本実施形態に係る電圧供給回路の
回路図である。この電圧供給回路１０は、昇圧回路５ｂ
および発振回路５ｃとから構成される高電圧発生回路５
ａ、検出回路１１、基準電圧発生回路１２、および比較
回路５ｇとから構成されている。FIG. 4 is a circuit diagram of the voltage supply circuit according to the present embodiment. This voltage supply circuit 10 includes a booster circuit 5b
High-voltage generation circuit 5 composed of an oscillator and an oscillation circuit 5c
a, a detection circuit 11, a reference voltage generation circuit 12, and a comparison circuit 5g.
【００８２】本実施形態における検出回路１１は、分圧
用の抵抗素子Ｒ１とＲ２により構成され、より詳しく
は、抵抗素子Ｒ１とＲ２が昇圧電圧ＶＰＰの出力端子と
接地電位ＧＮＤとの間に直列に接続され、抵抗素子Ｒ１
とＲ２の接続点から昇圧電圧ＶＰＰのレベルに応じた分
圧電圧Ｖａが出力される。The detection circuit 11 of this embodiment is composed of voltage dividing resistance elements R1 and R2. More specifically, the resistance elements R1 and R2 are connected in series between the output terminal of the boosted voltage VPP and the ground potential GND. Connected, the resistance element R1
A divided voltage Va corresponding to the level of the boosted voltage VPP is output from the connection point of the voltage R2 and R2.
【００８３】本実施形態における基準電圧発生回路１２
は、所望の昇圧電圧ＶＰＰに応じて複数の異なるレベル
を有する基準電圧Ｖｒｅｆを生成し、この基準電圧Ｖｒ
ｅｆは上記分圧電圧Ｖａとともに比較回路５ｇに入力さ
れる。比較回路５ｇからの比較出力信号Ｃ−ｏｕｔは、
第１実施形態と同様に、分圧電圧Ｖａと基準電圧Ｖｒｅ
ｆの大小関係に応じて電圧レベルが決められ、この比較
出力信号Ｃ−ｏｕｔを発振回路５ｃに帰還させ、これに
より昇圧回路５ｂ動作を制御する。これにより、昇圧電
圧ＶＰＰの分圧電圧Ｖａが、所望の昇圧電圧ＶＰＰに応
じて複数の異なるレベルを有する基準電圧Ｖｒｅｆと一
致するところに昇圧電圧ＶＰＰが調整される。すなわ
ち、先の第１実施形態では分圧電圧Ｖａを可変としてい
たのに対し、本実施形態では基準電圧Ｖｒｅｆのレベル
を制御することにより、昇圧制御信号としての比較出力
信号Ｃ−ｏｕｔのレベルが制御され、さらに比較出力信
号Ｃ−ｏｕｔのレベルに応じて昇圧電圧ＶＰＰのレベル
が制御されるので、基準電圧Ｖ１のレベルを複数に設定
することにより、複数の異なるレベルを有する昇圧電圧
ＶＰＰを発生できる電圧供給回路１０が実現されてい
る。The reference voltage generation circuit 12 in the present embodiment
Generates a reference voltage Vref having a plurality of different levels according to a desired boosted voltage VPP.
ef is input to the comparison circuit 5g together with the divided voltage Va. The comparison output signal C-out from the comparison circuit 5g is
Similarly to the first embodiment, the divided voltage Va and the reference voltage Vre
The voltage level is determined according to the magnitude relationship of f, and the comparison output signal C-out is fed back to the oscillation circuit 5c, thereby controlling the operation of the booster circuit 5b. Thus, the boosted voltage VPP is adjusted so that the divided voltage Va of the boosted voltage VPP matches the reference voltage Vref having a plurality of different levels according to the desired boosted voltage VPP. That is, while the divided voltage Va is variable in the first embodiment, the level of the comparison output signal C-out as the boost control signal is controlled by controlling the level of the reference voltage Vref in the present embodiment. Since the level of the boosted voltage VPP is controlled in accordance with the level of the comparison output signal C-out, the level of the reference voltage V1 is set to a plurality to generate the boosted voltage VPP having a plurality of different levels. A possible voltage supply circuit 10 is realized.
【００８４】図５は、基準電圧発生回路１２の構成を示
す回路図である。この基準電圧発生回路１２は、インバ
ータＩＮＶ１〜ＩＮＶｋ、転送ゲートＴＧ１〜ＴＧｋお
よび分圧用の抵抗素子Ｒ３，Ｒ４，…，Ｒｎにより構成
されている。分圧用の抵抗素子Ｒ３〜Ｒｎは、電源電圧
ＶCC1 とＶCC2 との間に直列に接続され、接続点から複
数の分圧電圧Ｖ１Ａ，Ｖ１Ｂ，…，Ｖ１Ｚが得られる。
これらの分圧電圧Ｖ１Ａ，Ｖ１Ｂ，…，Ｖ１Ｚは、転送
ゲートＴＧ１〜ＴＧｋにより一つのみ選択され、選択さ
れた分圧電圧は基準電圧Ｖｒｅｆとして出力される。FIG. 5 is a circuit diagram showing a configuration of reference voltage generating circuit 12. Referring to FIG. This reference voltage generating circuit 12 is composed of inverters INV1 to INVk, transfer gates TG1 to TGk, and resistive elements R3, R4,..., Rn for voltage division. The voltage dividing resistance elements R3 to Rn are connected in series between the power supply voltages V CC1 and V CC2, and a plurality of divided voltages V1A, V1B,.
One of these divided voltages V1A, V1B,..., V1Z is selected by the transfer gates TG1 to TGk, and the selected divided voltage is output as the reference voltage Vref.
【００８５】転送ゲートＴＧ１〜ＴＧｋは、それぞれｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタにより構成
されている。これらの転送ゲートＴＧ１〜ＴＧｋのオン
／オフ状態は、図１の電圧制御部７から入力される複数
の制御信号φ１〜φｋにより制御される。たとえば、制
御信号φ１は転送ゲートＴＧ１を構成するｎＭＯＳトラ
ンジスタのゲートに印加され、さらにインバータＩＮＶ
１により反転され、転送ゲートＴＧ１を構成するｐＭＯ
Ｓトランジスタのゲートに印加される。このように構成
された転送ゲートＴＧ１において、制御信号φ１がロー
レベルに保持されているとき、転送ゲートＴＧ１が非導
通状態に設定され、逆に制御信号φ１がハイレベルに設
定されているとき、転送ゲートＴＧ１が導通状態に設定
される。転送ゲートＴＧ１が導通するとき、抵抗素子Ｒ
３とＲ４の接続点の分圧電圧Ｖ１Ａが基準電圧Ｖｒｅｆ
として出力される。同様に、他の転送ゲートＴＧ２〜Ｔ
Ｇｋはそれぞれ制御信号φ２〜φｋによりオン／オフ状
態が制御され、この結果、制御信号φ２〜φｋに応じて
基準電圧Ｖｒｅｆのレベルが設定される。Each of the transfer gates TG1 to TGk has p
It is composed of a MOS transistor and an nMOS transistor. The on / off states of these transfer gates TG1 to TGk are controlled by a plurality of control signals φ1 to φk input from voltage control unit 7 in FIG. For example, control signal φ1 is applied to the gate of an nMOS transistor forming transfer gate TG1, and furthermore, inverter INV
1 and the pMO constituting the transfer gate TG1
Applied to the gate of the S transistor. In the transfer gate TG1 thus configured, when the control signal φ1 is held at a low level, the transfer gate TG1 is set to a non-conductive state, and conversely, when the control signal φ1 is set to a high level, Transfer gate TG1 is set to a conductive state. When the transfer gate TG1 conducts, the resistance element R
The divided voltage V1A at the node between R3 and R4 is equal to the reference voltage Vref.
Is output as Similarly, other transfer gates TG2 to TG
The on / off state of Gk is controlled by control signals φ2 to φk, respectively. As a result, the level of reference voltage Vref is set according to control signals φ2 to φk.
【００８６】図６は電圧供給回路動作時、基準電圧発生
回路１２に入力される制御信号の波形およびそれに応じ
て設定された昇圧電圧ＶＰＰの波形を示している。以
下、図６を参照して電圧供給回路１０の動作について説
明する。まず、制御信号φｋがハイレベル、制御信号φ
１など他の制御信号がローレベルに保持されていると
き、基準電圧発生回路１２において転送ゲートＴＧｋの
みが導通状態に設定され、他の転送ゲートＴＧ１〜ＴＧ
ｋ−１はすべて非導通状態に設定されている。これに応
じて分圧電圧Ｖ１Ｚが選択され、基準電圧Ｖｒｅｆとし
て比較回路５ｇに入力される。比較回路５ｇにより、基
準電圧Ｖｒｅｆと抵抗素子Ｒ１とＲ２の分圧電圧Ｖａと
が比較され、その比較結果に応じて比較出力信号Ｃ−ｏ
ｕｔのレベルが制御される。昇圧回路５ｂは、比較出力
信号Ｃ−ｏｕｔによる制御をうけて動作／停止が決めら
れることから、昇圧電圧ＶＰＰはその分圧電圧Ｖａと基
準電圧Ｖｒｅｆのレベルが一致するように制御される。
すなわち、動作安定時に、昇圧電圧ＶＰＰのレベルＶＰ
ＰＺは次式により求められる。FIG. 6 shows the waveform of the control signal input to the reference voltage generating circuit 12 and the waveform of the boosted voltage VPP set according to the control signal when the voltage supply circuit operates. Hereinafter, the operation of the voltage supply circuit 10 will be described with reference to FIG. First, when the control signal φk is at a high level and the control signal φ
When another control signal such as 1 is held at a low level, only the transfer gate TGk is set to a conductive state in the reference voltage generation circuit 12, and the other transfer gates TG1 to TG
k-1 are all set to a non-conductive state. In response to this, the divided voltage V1Z is selected and input to the comparison circuit 5g as the reference voltage Vref. The comparison circuit 5g compares the reference voltage Vref with the divided voltage Va of the resistance elements R1 and R2, and according to the comparison result, the comparison output signal Co.
ut level is controlled. Since the operation / stop of the booster circuit 5b is determined under the control of the comparison output signal C-out, the boosted voltage VPP is controlled so that the level of the divided voltage Va matches the level of the reference voltage Vref.
That is, when the operation is stable, the level VP of the boosted voltage VPP is
PZ is obtained by the following equation.
【００８７】[0087]
【数４】 ＶＰＰＺ＝Ｖ１Ｚ（Ｒ1 ＋Ｒ2 ）／Ｒ2 …（４） ここで、Ｒ1 ，Ｒ2 はそれぞれ抵抗素子Ｒ１，Ｒ２の抵
抗値とする。Equation 4] VPPZ = V1Z (R 1 + R 2) / R 2 ... (4) Here, the resistance value of R 1, R 2 each resistive element R1, R2.
【００８８】つぎに、制御信号φ１〜φｋ−１のうち、
制御信号φ１のみがハイレベルに設定され、他の制御信
号φ２〜φｋ−１はすべてローレベルに保持されている
とき、基準電圧発生回路１２において転送ゲートＴＧ１
のみが導通状態に設定され、他の転送ゲートはすべて非
導通状態に設定されている。この結果、分圧電圧Ｖ１Ａ
が選択され、基準電圧Ｖｒｅｆとして比較回路５ｇに入
力される。この場合、昇圧電圧ＶＰＰはその分圧電圧Ｖ
ａと基準電圧Ｖｒｅｆのレベルが一致するように制御さ
れるので、動作安定時に昇圧電圧ＶＰＰのレベルＶＰＰ
Ａは次式により求められる。Next, among the control signals φ1 to φk-1,
When only control signal φ1 is set to a high level and all other control signals φ2 to φk-1 are held at a low level, transfer gate TG1 in reference voltage generation circuit 12
Only the conduction state is set, and all the other transfer gates are set to the non-conduction state. As a result, the divided voltage V1A
Is selected and input to the comparison circuit 5g as the reference voltage Vref. In this case, the boosted voltage VPP is equal to the divided voltage VPP.
a and the level of the reference voltage Vref are controlled to be equal to each other.
A is obtained by the following equation.
【００８９】[0089]
【数５】 ＶＰＰＡ＝Ｖ１Ａ（Ｒ1 ＋Ｒ2 ）／Ｒ2 …（５）VPPA = V1A (R 1 + R 2 ) / R 2 (5)
【００９０】以上説明したように、本実施形態によれ
ば、基準電圧発生回路１２により基準電圧Ｖｒｅｆのレ
ベルを制定して比較回路５ｇに出力し、比較回路５ｇに
より基準電圧Ｖｒｅｆと昇圧電圧ＶＰＰの分圧電圧Ｖａ
とを比較し、その比較結果に応じて出力する昇圧制御信
号（比較出力信号Ｃ−ｏｕｔ）のレベルを制御し、比較
出力信号Ｃ−ｏｕｔのレベルに応じて昇圧回路５ｂの動
作／停止状態を制御し、昇圧電圧ＶＰＰのレベルを制御
することで、昇圧電圧ＶＰＰの分圧電圧Ｖａと基準電圧
Ｖｒｅｆのレベルが一致するところで電圧供給回路１０
を安定させるので、基準電圧Ｖｒｅｆを制御することに
より昇圧電圧ＶＰＰを複数のレベルに制御できる。さら
に、基準電圧発生回路１２は、すべての分圧用の抵抗素
子Ｒ３〜Ｒｎを直列接続させているため、個々の抵抗素
子を小さくでき、また配置の自由度も高くなることから
全体の占有面積を小さくできるといった利点がある。As described above, according to the present embodiment, the level of the reference voltage Vref is established by the reference voltage generation circuit 12 and output to the comparison circuit 5g. The comparison circuit 5g outputs the reference voltage Vref and the boosted voltage VPP. Divided voltage Va
And controls the level of the boosting control signal (comparison output signal C-out) output according to the comparison result, and changes the operation / stop state of the booster circuit 5b according to the level of the comparison output signal C-out. By controlling the level of the boosted voltage VPP, the voltage supply circuit 10 is controlled when the divided voltage Va of the boosted voltage VPP matches the level of the reference voltage Vref.
, The boosted voltage VPP can be controlled to a plurality of levels by controlling the reference voltage Vref. Further, since the reference voltage generating circuit 12 has all the voltage dividing resistance elements R3 to Rn connected in series, the individual resistance elements can be reduced, and the degree of freedom of arrangement is increased. There is an advantage that it can be reduced.
【００９１】なお、図５に示す基準電圧発生回路１２に
おいて、転送ゲートＴＧ１〜ＴＧｋをｐＭＯＳとｎＭＯ
Ｓで構成し、一方のゲートにインバータＩＮＶ１〜ＩＮ
Ｖｋを介在させたのは安定動作のためであるが、基本的
な動作は、転送ゲートＴＧ１〜ＴＧｋそれぞれをＭＯＳ
トランジスタで置き換えても達成できる。基準電圧発生
回路１２内の一方の電源線側に、第１実施形態と同様
に、例えばツェナーダイオードからなる電圧降下部５ｅ
を具備させてもよい。これにより、基準電圧発生回路１
２内の抵抗素子Ｒ３〜Ｒｎを更に小さくできる。In the reference voltage generation circuit 12 shown in FIG. 5, transfer gates TG1 to TGk are connected to pMOS and nMO
S, and one of the gates is connected to the inverters INV1 to INV1.
Although Vk is interposed for stable operation, the basic operation is that the transfer gates TG1 to TGk are
This can be achieved by replacing the transistor. As in the first embodiment, a voltage drop section 5e composed of, for example, a Zener diode is provided on one power supply line side in the reference voltage generation circuit 12.
May be provided. Thereby, the reference voltage generation circuit 1
2 can further reduce the resistance elements R3 to Rn.
【００９２】同様に、検出回路１１においても電圧降下
部５ｅを具備させると、抵抗抵抗Ｒ１およびＲ２の抵抗
値を小さくでき、検出回路１１の面積の縮小化を図るこ
とができる。なお、第１実施形態と同様に検出回路側を
の出力電圧（分圧電圧Ｖａ）を可変とする場合、図５に
示す回路を検出回路として用いることもできる。Similarly, when the voltage drop section 5e is provided in the detection circuit 11, the resistance values of the resistances R1 and R2 can be reduced, and the area of the detection circuit 11 can be reduced. When the output voltage (divided voltage Va) on the detection circuit side is made variable as in the first embodiment, the circuit shown in FIG. 5 can be used as the detection circuit.
【００９３】第３実施形態 本実施形態は、電圧供給回路（プログラム電圧発生回路
５，６）の他の変形例に関する。なお、上記第２実施形
態の冒頭で列挙して述べたごとく、フラッシュメモリの
全体構成および動作等は、第１実施形態の場合と同様で
ある。 Third Embodiment This embodiment relates to another modification of the voltage supply circuit (program voltage generation circuits 5 and 6). As described at the beginning of the second embodiment, the overall configuration and operation of the flash memory are the same as those of the first embodiment.
【００９４】図７は、本実施形態に係る電圧供給回路の
回路図である。この電圧供給回路２０は、昇圧回路５ｂ
および発振回路５ｃとから構成される高電圧発生回路５
ａと、電圧リミット回路２１とから構成されている。な
お、抵抗素子ＲL は、消費電力低減のために昇圧回路５
ｂからの電流を制限するために設けられたものであり、
ここでは省略も可能である。昇圧回路５ｂは、前述した
ように、発振回路５ｃにより出力された相補クロック信
号φ，φ＿により駆動されて、プログラム回数ｋの増加
にしたがって電圧値が漸増する高電圧ＶＰＰ（プログラ
ム電圧Ｖｐｇｍｌ〜Ｖｐｇｍｋ）を出力する。FIG. 7 is a circuit diagram of the voltage supply circuit according to the present embodiment. This voltage supply circuit 20 includes a booster circuit 5b
High-voltage generation circuit 5 composed of an oscillator and an oscillation circuit 5c
a and a voltage limit circuit 21. The resistance element RL is connected to a booster circuit 5 for reducing power consumption.
b is provided to limit the current from
Here, the omission is also possible. As described above, the booster circuit 5b is driven by the complementary clock signals φ and φ_ output from the oscillation circuit 5c, and has a high voltage VPP (program voltage Vpgml to Vpgmk) whose voltage value gradually increases as the number of programming k increases. Is output.
【００９５】電圧リミット回路２１は、昇圧回路５ｂか
らの高電圧ＶＰＰを制限する目的で設けられ、直列接続
され電流経路の選択により個数が可変のダイオード素子
ＤＺ1 〜ＤＺn+k-1 を有する。すなわち、電圧リミット
回路２１は、制御信号φｌ〜φｋにより転送ゲートＴｌ
〜Ｔｋのいづれかを導通させることにより直列接続され
たダイオード素子ＤＺ1 〜ＤＺn+k-1 の電流経路に接続
される個数を可変とし、これにより電圧値が階段的に漸
増する高電圧ＶＰＰを発生させる。The voltage limit circuit 21 is provided for the purpose of limiting the high voltage VPP from the booster circuit 5b, and has diode elements DZ1 to DZn + k-1 which are connected in series and the number of which can be varied by selecting a current path. That is, the voltage limit circuit 21 controls the transfer gate Tl by the control signals φl to φk.
To Tk, the number of diode elements DZ1 to DZn + k-1 connected in series is made variable, thereby generating a high voltage VPP whose voltage value gradually increases stepwise. .
【００９６】このようにして出力されるプログラムワー
ド線電圧Ｖｐｇｍｋは、理論的に以下の電圧値となる。The program word line voltage Vpgmk output in this manner theoretically has the following voltage values.
【００９７】[0097]
【数６】 Ｖｐｇｍｋ＝（ｎ＋ｋ−１）×Ｖｚｆ …（６） ここで、ｎは初期電圧（ｋ＝１）を設定するために直列
接続されたダイオード素子の個数、Ｖｚｆはダイオード
素子の順方向のしきい値電圧である。Vpgmk = (n + k−1) × Vzf (6) where n is the number of diode elements connected in series to set the initial voltage (k = 1), and Vzf is the forward direction of the diode elements. Threshold voltage.
【００９８】以上説明したように、本実施形態のプログ
ラム電圧発生回路によれば、プログラム回数の進行に応
じて電圧値が漸増するプログラム電圧が、可変の抵抗分
割回路により生成されるのではなく、可変にダイオード
素子が直列接続された電圧リミット回路により生成され
る。したがって、占有面積を必要とする抵抗素子を最小
限にでき、より小さな面積で、かつ簡単な構成でプログ
ラム電圧発生回路を構成できるといった利点を有する。As described above, according to the program voltage generation circuit of the present embodiment, the program voltage whose voltage value gradually increases in accordance with the progress of the number of times of programming is not generated by the variable resistance dividing circuit. It is generated by a voltage limit circuit in which diode elements are variably connected in series. Therefore, there is an advantage that the resistance element requiring an occupied area can be minimized, and the program voltage generating circuit can be configured with a smaller area and with a simple configuration.
【００９９】上述した３つの実施形態では、便宜上、主
としてＮＡＮＤ型フラッシユメモリについて説明した
が、本発明がＦＮトンネル現象によりフローティングゲ
ートに電子を注入等してデータプログラムを行う他の半
導体不揮発性記憶装置に適用できることは、言うまでも
ない。In the above-described three embodiments, for convenience, mainly the NAND flash memory has been described. However, the present invention provides another semiconductor nonvolatile memory which performs data programming by injecting electrons into the floating gate by the FN tunnel phenomenon. It goes without saying that it can be applied to the device.
【０１００】[0100]
【発明の効果】以上説明したように、本発明の電圧供給
回路によれば、抵抗素子による面積増大を極力小さくし
てなる電源供給回路を簡単な構成で実現できる。また、
本発明の半導体不揮発性記憶装置によれば、上記面積縮
小が可能な電圧供給回路を、ＩＳＰＰ法の実現に適した
プログラム電圧発生回路として用いることにより効率の
良いデータプログラムを行うことができる。また、メモ
リアレイの周辺回路の占有面積を縮小できる。As described above, according to the voltage supply circuit of the present invention, a power supply circuit in which the increase in area due to the resistance element is minimized can be realized with a simple configuration. Also,
According to the semiconductor nonvolatile memory device of the present invention, efficient data programming can be performed by using the voltage supply circuit capable of reducing the area as a program voltage generating circuit suitable for realizing the ISPP method. Further, the area occupied by the peripheral circuits of the memory array can be reduced.
【図１】本発明に係るＮＡＮＤ型半導体不揮発性記憶装
置のデータプログラム動作時の具体的な構成例を示す図
である。FIG. 1 is a diagram showing a specific configuration example during a data program operation of a NAND semiconductor nonvolatile memory device according to the present invention.
【図２】階段プログラム電圧発生回路（電圧供給回路）
について、その具体的な回路構成の第１実施形態を示す
図である。FIG. 2 is a staircase program voltage generation circuit (voltage supply circuit).
FIG. 2 is a diagram showing a first embodiment of a specific circuit configuration of the first embodiment.
【図３】昇圧回路の回路構成を示す回路図である。FIG. 3 is a circuit diagram illustrating a circuit configuration of a booster circuit.
【図４】階段プログラム電圧発生回路について、その具
体的な回路構成の第２実施形態を示す図である。FIG. 4 is a diagram showing a second embodiment of a specific circuit configuration of the staircase program voltage generation circuit.
【図５】図４の基準電圧発生回路の構成を示す回路図で
ある。FIG. 5 is a circuit diagram showing a configuration of a reference voltage generation circuit of FIG. 4;
【図６】図４に示す階段プログラム電圧発生回路の波形
図である。6 is a waveform diagram of the staircase program voltage generation circuit shown in FIG.
【図７】階段プログラム電圧発生回路について、その具
体的な回路構成の第３実施形態を示す図である。FIG. 7 is a diagram showing a third embodiment of a specific circuit configuration of the staircase program voltage generation circuit.
【図８】ＮＡＮＤ型フラッシュメモリにおけるメモリア
レイ構造を示す図である。FIG. 8 is a diagram showing a memory array structure in a NAND flash memory.
【図９】ＩＳＰＰ法によりＮＡＮＤ型フラッシュメモリ
のデータプログラムを行う場合、その動作オペレーショ
ンを示す図である。FIG. 9 is a diagram showing an operation when the data programming of the NAND flash memory is performed by the ISPP method.
【図１０】ＩＳＰＰ法によりＮＡＮＤ型フラッシュメモ
リのデータプログラムを行う場合、そのタイミングチャ
ートを示す図である。FIG. 10 is a diagram showing a timing chart when data programming of a NAND flash memory is performed by the ISPP method.
【図１１】従来のプログラム電圧発生回路（電圧供給回
路）の具体的な回路構成例を示す図である。FIG. 11 is a diagram illustrating a specific circuit configuration example of a conventional program voltage generation circuit (voltage supply circuit).
【符号の説明】 １…メモリアレイ、２…メインローデコーダ、３…サブ
ローデコーダ、４…ローカルローデコーダ、５，１０，
２０…階段プログラム電圧発生部（電圧供給回路）、５
ａ…高電圧発生回路、５ｂ…昇圧回路、５ｃ…発振回
路、５ｄ，１１…検出回路、５ｅ…電圧降下部、５ｆ…
抵抗分割回路、５ｇ…比較回路、５ｈ…基準電圧発生回
路、６…階段パス電圧発生回路、７…電圧制御部、８…
カラムデコーダ、９…カラム選択部、２１…電圧リミッ
ト回路、ＳＬ１１〜ＳＬｎ２…選択ゲート線、Ｗ１１〜
Ｗｎｊ…ワード線、Ｂ１〜Ｂｍ…ビット線、Ｘ１〜Ｘ
ａ、Ｘ１〜Ｘｂ…Ｘ入力、Ｙ１〜Ｙｃ…Ｙ入力、Ｖ１〜
Ｖｊ…選択ＮＡＮＤ型ワード線電圧、ｘ１〜ｘｎ…ＮＡ
ＮＤ列選択信号、Ｔ１１〜Ｔｎｊ…ワード線電圧伝達回
路、Ｓ１１〜Ｓｎｍ…ＮＡＮＤ列、ＳＡ１〜ＳＡｍ…デ
ータラッチ回路、（ＶＢ）Ｈ…陽極電源（データラッチ
回路）、（ＶＢ）Ｌ…陰極電源（データラッチ回路）、
ＶＰＰ…昇圧電圧、ＶＰＰｄ…降圧電圧、Ｖｒｅｆ…基
準電圧、Ｖａ…分圧電圧、Ｖｚｅ…ツェナーダイオード
素子の降伏電圧、Ｖｚｆ…ダイオード素子の順方向のし
きい値電圧、Ｖｐｇｍｌ〜Ｖｐｇｍｋ…第１〜第ｋ番目
のプログラムワード線電圧、Ｖｐａｓｓ１〜Ｖｐａｓｓ
ｋ…第１〜第ｋ番目のパス電圧、φ１〜φｋ…第１〜第
ｋ番目の制御信号、Ｔ１〜Ｔｋ…第１〜第ｋ番目の転送
ゲート、Ｄｚｅ…ツェナーダイオード素子、Ｒ0 〜Ｒｋ
…分圧抵抗素子、Ｄｚ１〜Ｄｚｋ…ダイオード素子、Ｒ
Ｌ…電流制限抵抗、Ｐ１〜Ｐｓ…第１〜第ｓ番目の昇圧
段、Ｄ１〜ＤＮ…第１〜第Ｎ番目のダイオード素子、Ｃ
１〜ＣＮ…第１〜第Ｎ番目の容量素子、φ，φ＿…相補
クロック信号（昇圧回路）、φＣＬ…ページデータ転送
クロック信号、φＰ／Ｒ…プログラム／ベリファイ制御
信号、ＳＴ１〜ＳＴ２…選択トランジスタ、ＭＴ１〜Ｍ
Ｔ４…メモリトランジスタ、ＩＮＶ０〜ＩＮＶｋ…イン
バータ、ＴＧ１〜ＴＧｋ…転送ゲート、Ｄ１〜Ｄｋ…ダ
イオード、ＣＯ１〜ＣＯ３およびＣ１，Ｃ２…キャパシ
タ、ＣＬ…負荷容量、ＶCC…電源電圧、ＧＮＤ…接地電
位。[Description of Signs] 1 ... memory array, 2 ... main row decoder, 3 ... sub row decoder, 4 ... local row decoder, 5, 10,
20: Step program voltage generator (voltage supply circuit), 5
a: high voltage generation circuit, 5b: boost circuit, 5c: oscillation circuit, 5d, 11: detection circuit, 5e: voltage drop section, 5f:
Resistance dividing circuit, 5g ... Comparing circuit, 5h ... Reference voltage generating circuit, 6 ... Stair path voltage generating circuit, 7 ... Voltage control unit, 8 ...
Column decoder, 9 column selection unit, 21 voltage limit circuit, SL11 to SLn2 selection gate line, W11 to W11
Wnj: word line, B1 to Bm: bit line, X1 to X
a, X1 to Xb ... X input, Y1 to Yc ... Y input, V1 to
Vj: selected NAND word line voltage, x1 to xn ... NA
ND column selection signal, T11 to Tnj: word line voltage transmission circuit, S11 to Snm, NAND column, SA1 to SAm, data latch circuit, (VB) H: anode power supply (data latch circuit), (VB) L: cathode power supply (Data latch circuit),
VPP: boost voltage, VPPd: step-down voltage, Vref: reference voltage, Va: divided voltage, Vze: breakdown voltage of the Zener diode element, Vzf: forward threshold voltage of the diode element, Vpgml to Vpgmk: first to first K-th program word line voltage, Vpass1 to Vpass
k: 1st to kth pass voltage, φ1 to φk: 1st to kth control signal, T1 to Tk: 1st to kth transfer gate, Dze: Zener diode element, R0 to Rk
... Divisional resistance elements, Dz1 to Dzk ... Diode elements, R
L: current limiting resistor, P1 to Ps: first to sth boosting stages, D1 to DN: first to Nth diode elements, C
1 to CN: 1st to Nth capacitive elements, φ, φ_: complementary clock signal (boost circuit), φCL: page data transfer clock signal, φP / R: program / verify control signal, ST1 to ST2: selection transistor , MT1 to M
T4 ... memory transistors, INV0~INVk ... inverter, TG1~TGk ... transfer gates, D1 to Dk ... diodes, CO1～CO3 and C1, C2 ... capacitor, CL ... load capacitance, V CC ... power supply voltage, GND ... ground potential.
Claims (17)
されながら電源電圧と異なるレベルの昇圧電圧を発生さ
せる高電圧発生回路と、前記昇圧電圧のレベルを検出し
て検出電圧を生成する検出回路と、基準電圧レベルの基
準電圧を発生させる基準電圧発生回路と、前記検出電圧
と前記基準電圧とのレベルを比較し、その比較結果を前
記昇圧制御信号として前記高電圧発生回路に出力する比
較回路とを有する電圧供給回路であって、 前記検出回路は、前記昇圧電圧を所定電圧下げる電圧降
下手段と、 当該電圧降下手段による降下電圧を、複数の抵抗による
複数の抵抗比のうち何れかにより分圧して前記検出電圧
を生成する抵抗分割回路とを有する電圧供給回路。1. A high-voltage generating circuit that generates a boosted voltage having a level different from a power supply voltage while being controlled based on an input boosting control signal, and a detecting circuit that detects a level of the boosted voltage and generates a detection voltage. And a reference voltage generation circuit for generating a reference voltage of a reference voltage level, and a comparison circuit for comparing the levels of the detection voltage and the reference voltage and outputting the comparison result to the high voltage generation circuit as the boost control signal A voltage supply circuit comprising: a voltage drop unit that reduces the boosted voltage by a predetermined voltage; and a voltage drop unit that divides the voltage drop by the voltage drop unit by one of a plurality of resistance ratios of a plurality of resistors. And a resistance dividing circuit for generating the detection voltage.
ち２つの抵抗を所望の前記昇圧電圧に応じて選択し、選
択した２つの抵抗の接続ノードから前記検出電圧を出力
させる選択部を有する請求項１記載の電圧供給回路。2. A resistance dividing circuit, comprising: a selection unit that selects two of the plurality of resistors according to a desired boosted voltage and outputs the detection voltage from a connection node of the selected two resistors. 2. The voltage supply circuit according to claim 1, comprising:
されながら電源電圧と異なるレベルの昇圧電圧を発生さ
せる高電圧発生回路と、前記昇圧電圧のレベルを検出し
て検出電圧を発生させる検出回路と、基準電圧レベルの
基準電圧を発生させる基準電圧発生回路と、前記検出電
圧と前記基準電圧とのレベルを比較し、その比較結果を
前記昇圧制御信号として前記高電圧発生回路に出力する
比較回路と、を有する電圧供給回路であって、 前記検出回路および基準電圧発生回路内の一方に、印加
電圧レベルが異なる２つの電圧供給端子間に直列に接続
され、複数の中間端子の何れか一の中間端子から前記検
出電圧または前記基準電圧を出力する分圧抵抗を有する
電圧供給回路。3. A high voltage generating circuit for generating a boosted voltage having a level different from a power supply voltage while being controlled based on an input boosting control signal, and a detecting circuit for detecting a level of the boosted voltage and generating a detection voltage. And a reference voltage generation circuit for generating a reference voltage of a reference voltage level, and a comparison circuit for comparing the levels of the detection voltage and the reference voltage and outputting the comparison result to the high voltage generation circuit as the boost control signal A voltage supply circuit comprising: one of the detection circuit and the reference voltage generation circuit, wherein one of the plurality of intermediate terminals is connected in series between two voltage supply terminals having different applied voltage levels. A voltage supply circuit having a voltage dividing resistor for outputting the detection voltage or the reference voltage from an intermediate terminal.
端子に現れる複数の分圧電圧のうちの何れかを所望の昇
圧電圧に応じて選択し、選択した分圧電圧を前記検出電
圧または前記基準電圧として出力する選択回路を有する
請求項３記載の電圧供給回路。4. A divided voltage connected to the voltage dividing resistor and selected from a plurality of divided voltages appearing at the plurality of intermediate terminals according to a desired boosted voltage, and the selected divided voltage is detected by the detection voltage. 4. The voltage supply circuit according to claim 3, further comprising a selection circuit that outputs the reference voltage.
加電圧に応じて電気的にプログラム可能なメモリ素子が
行列状に配置され、当該メモリ素子に対するデータプロ
グラム動作がベリファイ読み出し動作をともなって複数
回繰り返し実行される半導体不揮発性記憶装置であっ
て、 入力される昇圧制御信号にもとづいて制御されながら電
源電圧と異なるレベルのプログラム電圧を発生させる高
電圧発生回路と、 前記プログラム電圧を所定電圧だけ下げる電圧降下部、
および当該電圧降下部による降下電圧を前記複数の抵抗
による複数の抵抗比のうち何れかにより分圧して検出電
圧を生成する抵抗分割部とを有し、前記プログラム電圧
のレベルを検出して検出電圧を発生させる検出回路と、 基準電圧レベルの基準電圧を発生させる基準電圧発生回
路と、 前記検出電圧と前記基準電圧とのレベルを比較し、その
比較結果を前記昇圧制御信号として前記高電圧発生回路
に出力する比較回路と、 を有する半導体不揮発性記億装置。5. A memory device which is electrically programmable according to voltages applied to wired word lines and bit lines, is arranged in a matrix, and a plurality of data programming operations on the memory device are performed together with a verify read operation. A non-volatile memory device that is repeatedly executed a high voltage generating circuit that generates a program voltage having a level different from a power supply voltage while being controlled based on an input boost control signal; Voltage drop part,
And a resistance dividing unit that divides a voltage drop caused by the voltage drop unit by any one of a plurality of resistance ratios of the plurality of resistors to generate a detection voltage, and detects a level of the program voltage to detect a detection voltage. And a reference voltage generating circuit for generating a reference voltage of a reference voltage level, comparing the levels of the detected voltage and the reference voltage, and using the result of the comparison as the boost control signal as the high voltage generating circuit. And a comparison circuit that outputs the data to a nonvolatile semiconductor memory device.
２つの抵抗を、プログラムの進行とともに更新される前
記プログラム電圧に応じて選択し、選択した２つの抵抗
の接続ノードから前記検出電圧を出力させる選択部を有
する請求項５記載の半導体不揮発性記憶装置。6. The resistance dividing section selects two resistances of the plurality of resistances according to the program voltage updated as the program proceeds, and selects the detection voltage from a connection node of the selected two resistances. 6. The non-volatile semiconductor memory device according to claim 5, further comprising: a selection unit for outputting the data.
子により構成される請求項５記載の半導体不揮発性記憶
装置。7. The semiconductor non-volatile memory device according to claim 5, wherein said voltage step-down unit is constituted by a Zener diode element.
ンジスタが所定数、直列接続されているＮＡＮＤ列が前
記ビット線に複数列接続され、前記メモリトランジスタ
が接続されている前記ワード線に高電圧の前記プログラ
ム電圧、ビット線に基準ビット線電圧を印加して前記プ
ログラム電圧と基準ビット線電圧との電位差により、所
定のメモリトランジスタに対し電気的にデータプログラ
ムを行う請求項５記載の半導体不揮発性記憶装置。8. A predetermined number of memory transistors as the plurality of memory elements, a plurality of NAND strings connected in series are connected to the bit lines, and a high voltage is applied to the word lines to which the memory transistors are connected. 6. The nonvolatile semiconductor memory according to claim 5, wherein a data bit is electrically applied to a predetermined memory transistor according to a potential difference between the program voltage and the reference bit line voltage by applying a reference bit line voltage to the program voltage and the bit line. apparatus.
じて前記プログラム電圧値が漸増するように前記２つの
抵抗を選択する請求項６記載の半導体不揮発性記憶装
置。9. The non-volatile semiconductor memory device according to claim 6, wherein said selection section selects said two resistors so that said program voltage value gradually increases as the number of times of programming progresses.
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、当該メモリ素子に対するデータプ
ログラム動作がベリファイ読み出し動作をともなって複
数回繰り返し実行される半導体不揮発性記憶装置であっ
て、 入力される昇圧制御信号にもとづいて制御されながら電
源電圧と異なるレベルのプログラム電圧を発生させる高
電圧発生回路と、 前記プログラム電圧のレベルを検出して検出電圧を発生
させる検出回路と、 基準電圧レベルの基準電圧を発生させる基準電圧発生回
路と、 前記検出電圧と前記基準電圧とのレベルを比較し、その
比較結果を前記昇圧制御信号として前記高電圧発生回路
に出力する比較回路とを有し、 前記検出回路および基準電圧発生回路内の一方に、印加
電圧レベルが異なる２つの電圧供給端子間に直列に接続
され、複数の中間端子の何れか一の中間端子から前記検
出電圧または前記基準電圧を生成する分圧抵抗を有する
半導体不揮発性記憶装置。10. A memory element electrically programmable in accordance with a voltage applied to a wired word line and bit line is arranged in a matrix, and a plurality of data programming operations on the memory element are performed together with a verify read operation. A high-voltage generation circuit for generating a program voltage having a level different from a power supply voltage while being controlled based on an input boost control signal; and detecting a level of the program voltage. A detection circuit for generating a detection voltage, a reference voltage generation circuit for generating a reference voltage of a reference voltage level, and comparing the levels of the detection voltage and the reference voltage, and using the comparison result as the boost control signal. A comparison circuit for outputting to the high voltage generation circuit, wherein one of the detection circuit and the reference voltage generation circuit A semiconductor nonvolatile memory having a voltage dividing resistor that is connected in series between two voltage supply terminals having different applied voltage levels and generates the detection voltage or the reference voltage from one of a plurality of intermediate terminals; apparatus.
路は、前記分圧抵抗に接続され、前記複数の中間端子に
現れる複数の分圧電圧のうちの何れかを、プログラムの
進行とともに更新される前記プログラク電圧に応じて選
択し、選択した分圧電圧を前記検出電圧または前記基準
電圧として出力する選択部を有する請求項１０記載の半
導体不揮発性記憶装置。11. The detection circuit or the reference voltage generation circuit is connected to the voltage dividing resistor, and updates any one of a plurality of divided voltages appearing at the plurality of intermediate terminals as a program proceeds. 11. The semiconductor non-volatile memory device according to claim 10, further comprising a selection unit that selects according to the program voltage and outputs the selected divided voltage as the detection voltage or the reference voltage.
ランジスタが所定数、直列接続されているＮＡＮＤ列が
前記ビット線に複数列接続され、前記メモリトランジス
タが接続されている前記ワード線に高電圧の前記プログ
ラム電圧、ビット線に基準ビット線電圧を印加して前記
プログラム電圧と基準ビット線電圧との電位差により、
所定のメモリトランジスタに対し電気的にデータプログ
ラムを行う請求項１０記載の半導体不揮発性記憶装置。12. A plurality of memory transistors as the plurality of memory elements, a plurality of NAND strings connected in series are connected to the bit line in a plurality, and a high voltage is applied to the word line connected to the memory transistor. The program voltage, by applying a reference bit line voltage to the bit line, by the potential difference between the program voltage and the reference bit line voltage,
11. The semiconductor nonvolatile memory device according to claim 10, wherein data programming is performed electrically on a predetermined memory transistor.
応じて前記プログラム電圧値が漸増するように前記分圧
抵抗を選択する請求項１１記載の半導体不揮発性記憶装
置。13. The non-volatile semiconductor memory device according to claim 11, wherein said selection unit selects said voltage dividing resistor so that said program voltage value gradually increases as the number of times of programming progresses.
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、当該メモリ素子に対するデータプ
ログラム動作がベリファイ読み出し動作をともなって複
数回繰り返し実行される半導体不揮発性記憶装置であっ
て、 入力される昇圧制御信号にもとづいて制御されながら電
源電圧と異なるレベルの昇圧電圧を発生させる高電圧発
生回路と、 前記昇圧電圧が印加され、当該印加側からみて順方向に
直列される複数のダイオード素子の個数を所望のプログ
ラム電圧に応じて制限し、この電圧制限された電圧を前
記検出電圧として出力する電圧リミット回路と、 基準電圧レベルの基準電圧を発生させる基準電圧発生回
路と、 前記検出電圧と前記基準電圧とのレベルを比較し、その
比較結果を前記昇圧制御信号として前記高電圧発生回路
に出力する比較回路と、を有する半導体不揮発性記億装
置。14. A memory element electrically programmable according to a voltage applied to a wired word line and bit line, arranged in a matrix, and a plurality of data programming operations on the memory element are performed together with a verify read operation. A high-voltage generation circuit that generates a boosted voltage of a level different from a power supply voltage while being controlled based on an input boosted control signal, wherein the boosted voltage is applied, A voltage limit circuit that limits the number of the plurality of diode elements serially connected in the forward direction as viewed from the application side in accordance with a desired program voltage, and outputs the voltage-limited voltage as the detection voltage; A reference voltage generating circuit for generating a reference voltage, comparing the levels of the detection voltage and the reference voltage, A comparison circuit that outputs a comparison result to the high voltage generation circuit as the boost control signal.
子がそれぞれ接続された複数の電流経路の何れかを、プ
ログラムの進行とともに更新される前記所望のプログラ
ム電圧に応じて選択する選択部を有する請求項１４に記
載の半導体不揮発性記億装置。15. The voltage limit circuit includes a selector for selecting any one of a plurality of current paths to which diode elements are respectively connected in accordance with the desired program voltage updated as the program proceeds. 15. The nonvolatile semiconductor memory device according to 14.
ランジスタが所定数、直列接続されているＮＡＮＤ列が
前記ビット線に複数列接続され、前記メモリトランジス
タが接続されている前記ワード線に高電圧の前記プログ
ラム電圧、ビット線に基準ビット線電圧を印加して前記
プログラム電圧と基準ビット線電圧との電位差により、
所定のメモリトランジスタに対し電気的にデータプログ
ラムを行う請求項１４記載の半導体不揮発性記憶装置。16. A predetermined number of memory transistors as the plurality of memory elements, a plurality of serially connected NAND strings are connected to the bit line, and a high voltage is applied to the word line to which the memory transistors are connected. The program voltage, by applying a reference bit line voltage to the bit line, by the potential difference between the program voltage and the reference bit line voltage,
15. The semiconductor nonvolatile memory device according to claim 14, wherein data programming is electrically performed on a predetermined memory transistor.
応じて前記プログラム電圧値が漸増するように前記電流
経路を選択する請求項１５記載の半導体不揮発性記憶装
置。17. The semiconductor non-volatile memory device according to claim 15, wherein said selection unit selects said current path such that said program voltage value gradually increases as the number of times of programming progresses.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9936297A JPH10241388A (en) | 1996-12-29 | 1997-04-16 | Voltage supply circuit and semiconductor nonvolatile storage device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-358022 | 1996-12-29 | ||
| JP35802296 | 1996-12-29 | ||
| JP9936297A JPH10241388A (en) | 1996-12-29 | 1997-04-16 | Voltage supply circuit and semiconductor nonvolatile storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10241388A true JPH10241388A (en) | 1998-09-11 |
Family
ID=26440499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9936297A Pending JPH10241388A (en) | 1996-12-29 | 1997-04-16 | Voltage supply circuit and semiconductor nonvolatile storage device |
Country Status (1)
| Country | Link |
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- 1997-04-16 JP JP9936297A patent/JPH10241388A/en active Pending
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