JPH10239463A - Time element relay - Google Patents
Time element relayInfo
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- JPH10239463A JPH10239463A JP9042082A JP4208297A JPH10239463A JP H10239463 A JPH10239463 A JP H10239463A JP 9042082 A JP9042082 A JP 9042082A JP 4208297 A JP4208297 A JP 4208297A JP H10239463 A JPH10239463 A JP H10239463A
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、鉄道信号
装置等で用いられる時素リレーに関し、特に、時素の制
御をマイクロエレクトロニクス化した時素リレーに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time element relay used in, for example, a railway signaling device, and more particularly to a time element relay in which time element control is microelectronic.
【０００２】[0002]
【従来の技術】例えば、鉄道信号等の分野で使用される
信号装置において、制御論理をリレー回路で構成したも
のには、時素をもたせた時素リレーが多く用いられてき
た。時素リレーには、マイコン等を使用して時素の制御
をマイクロエレクトロニクス化した時素リレー（以下、
ＭＥ時素リレーとする）がある。従来のＭＥ時素リレー
としては、例えば、特公平７−５５６５８号公報等で公
知のものがある。2. Description of the Related Art For example, in a signal device used in the field of railway signals and the like, a time element relay having a time element has been often used for a control device constituted by a relay circuit. The time element relay is a time element relay (hereinafter, referred to as microelectronics) that controls the time element using a microcomputer or the like.
ME relay). As a conventional ME elementary relay, for example, there is one known in Japanese Patent Publication No. 7-55658 and the like.
【０００３】図１３は、従来のＭＥ時素リレーの構成を
示すブロックである。図１３において、従来のＭＥ時素
リレーは、２個の中央処理装置101,102 と、各中央処理
装置101,102 に接続された設定時素部103,104 と、交互
計数動作監視手段105 と、出力リレー106 と、その出力
リレー106 を駆動する駆動手段107 とから構成される。FIG. 13 is a block diagram showing the configuration of a conventional ME elementary relay. In FIG. 13, a conventional ME elementary relay includes two central processing units 101 and 102, a set time element unit 103 and 104 connected to each central processing unit 101 and 102, an alternating counting operation monitoring means 105, an output relay 106, And a driving means 107 for driving the output relay 106.
【０００４】上記のＭＥ時素リレーでは、各中央処理装
置101,102 から計時信号及びウィンドウ監視信号が出力
され、交互計数動作監視手段105 で一方の中央処理装置
からの計時信号を他方の中央処理装置からのウィンドウ
監視信号により交互に監視する。一方の中央処理装置の
計時信号が正常であるときに交互計数動作監視手段105
から時間計数信号が出力され、その時間計数信号を受け
て他方の中央処理装置は計時動作を行い、時素に変化が
発生したときに計時動作を停止する。これにより、周囲
温度等の変動による時素の変化を高い確率で発見でき、
常に安全側に作動させることができるようになる。In the above ME relay, a clock signal and a window monitoring signal are output from each of the central processing units 101 and 102, and the alternating counting operation monitoring means 105 converts a clock signal from one central processing unit from the other central processing unit. Are alternately monitored by the window monitoring signal. Alternate counting operation monitoring means 105 when the clock signal of one central processing unit is normal.
Outputs a time counting signal, and upon receiving the time counting signal, the other central processing unit performs a time counting operation, and stops the time counting operation when a change occurs in the time element. As a result, it is possible to discover with a high probability a change in the time element due to a change in the ambient temperature,
It can always be operated on the safe side.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
ＭＥ時素リレーでは、２つの中央処理装置101,102 の動
作状態が交互計数動作監視手段105 を介して監視される
ため、その構成が複雑なものとなる。高い信頼度が要求
されるＭＥ時素リレーでは、その構成をより簡略なもの
にして信頼度の一層の向上を図ることが望まれる。However, since the operation state of the two central processing units 101 and 102 is monitored via the alternate counting operation monitoring means 105 in the conventional ME elementary relay, the configuration is complicated. Become. In ME relays that require high reliability, it is desired to further simplify the configuration to further improve the reliability.
【０００６】また、従来のＭＥ時素リレーでは、時素の
変化等の故障発生を検出して計時動作が停止された場合
であっても故障が記憶されないため、故障発生後に、例
えば、電源リセット等のリセット動作が実行されると、
中央処理装置が再起動して計時動作が再開され故障状態
のまま出力リレー106 が駆動されてしまう可能性があっ
た。Further, in the conventional ME elementary relay, even if the occurrence of a failure such as a change in the elementary element is detected and the timekeeping operation is stopped, the failure is not stored. When a reset operation such as
There is a possibility that the central processing unit is restarted, the timekeeping operation is restarted, and the output relay 106 is driven in a failure state.
【０００７】この再起動を防ぐためには、ＭＥ時素リレ
ーに常時電源を供給しておく必要がある。しかし、この
ようにした場合には、動作時のみ電源を供給するマイコ
ン等を用いない時素リレーからＭＥ時素リレーに置き換
えを行うときに、電源回路等を変更しなければならない
という問題が生じてしまう。本発明は上記の問題点に着
目してなされたもので、簡略な構成で時素を制御できる
時素リレーを提供することを第１の目的とする。また、
故障発生時にはリレーを安全側に確実に作動させること
のできる時素リレーを提供することを第２の目的とす
る。更に、マイコン等を用いない時素リレーとの置き換
えが容易な時素リレーを提供することを第３の目的とす
る。In order to prevent this restart, it is necessary to always supply power to the ME elementary relay. However, in such a case, there is a problem that a power supply circuit or the like must be changed when replacing a time element relay that does not use a microcomputer or the like that supplies power only during operation with an ME element element relay. Would. The present invention has been made in view of the above problems, and has as its first object to provide a time element relay capable of controlling a time element with a simple configuration. Also,
It is a second object of the present invention to provide a time relay that can reliably operate the relay on the safe side when a failure occurs. It is a third object of the present invention to provide a time element relay that can be easily replaced with a time element relay that does not use a microcomputer or the like.
【０００８】[0008]
【課題を解決するための手段】このため本発明のうちの
請求項１に記載の発明は、個別に常時計時動作を行い、
制御入力に応じて時素のカウントを開始して設定時素の
経過を示す時素経過信号をそれぞれ出力する第１及び第
２中央処理手段と、該第１及び第２中央処理手段からそ
れぞれ出力される前記時素経過信号の入力に応じてリレ
ー制御信号を生成するリレー制御手段と、前記リレー制
御信号により接点出力が制御される出力リレーと、を備
えた時素リレーにおいて、前記第１及び第２中央処理手
段が、各々の計時動作に基いて、前記設定時素より短い
時間間隔で交互に割込み信号を発生し、該割込み信号に
同期して互いの計時動作が正常であることを監視し、且
つ、前記割込み信号に同期して少なくとも時素のカウン
ト値を含む自系の動作情報を他系に伝達し、両系の動作
情報が一致することを確認して前記時素経過信号を出力
する構成とした。For this reason, the invention according to claim 1 of the present invention individually performs a normal clock operation,
First and second central processing means for starting counting of time elements in response to a control input and outputting time element elapsed signals indicating the elapse of a set time element, respectively; output from the first and second central processing means, respectively; A relay control means for generating a relay control signal in response to the input of the time element elapsed signal, and an output relay whose contact output is controlled by the relay control signal; The second central processing means alternately generates an interrupt signal at a time interval shorter than the set time base based on the respective timing operations, and monitors whether the respective timing operations are normal in synchronization with the interrupt signal. And transmitting the operation information of the own system including at least the count value of the time element to the other system in synchronization with the interrupt signal, and confirming that the operation information of both systems match, and transmitting the time element elapsed signal. It was configured to output.
【０００９】かかる構成によれば、第１及び第２の中央
処理手段は、それぞれ自系の計数動作を基に制御入力に
応じて時素のカウントを開始する。各々の中央処理手段
は、設定時素より短い時間間隔が経過すると交互に割込
み信号を発生する。一方の中央処理手段から割込み信号
が発生すると、他方の中央処理手段はその割込み信号が
発生した時刻を基に自系の計時動作が正常であることを
確認し、且つ、各中央処理手段が、自系の動作情報を他
系に伝達して自系及び他系の動作情報を基に設定時素が
経過したか否かを判断する。この動作を割込み信号が発
生する度に繰り返し、各中央処理手段で設定時素の経過
が判断され、時素経過信号が第１及び第２の中央処理手
段からリレー制御手段に出力されると、リレー制御手段
はリレー制御信号を出力リレーに送り、そのリレー制御
信号によって出力リレーの接点出力が制御されるように
なる。With this configuration, each of the first and second central processing means starts counting the time element according to the control input based on the counting operation of its own system. Each central processing means alternately generates an interrupt signal when a time interval shorter than the set time elapses. When an interrupt signal is generated from one central processing means, the other central processing means confirms that the timekeeping operation of the own system is normal based on the time when the interrupt signal is generated, and each central processing means The operation information of the own system is transmitted to the other system, and it is determined whether or not the set time has elapsed based on the operation information of the own system and the other system. This operation is repeated every time an interrupt signal is generated, and the elapsed time of the set time element is determined by each central processing means, and the time element elapsed signal is output from the first and second central processing means to the relay control means. The relay control means sends a relay control signal to the output relay, and the contact output of the output relay is controlled by the relay control signal.
【００１０】請求項２に記載の発明では、請求項１に記
載の発明の具体的な構成として、前記第１中央処理手段
が、第１クロック信号発生手段から発生する一定周期の
クロック信号を基に計時動作を行い、前記第２中央処理
手段が、第２クロック信号発生手段から発生する一定周
期のクロック信号を基に計時動作を行うものとする。か
かる構成によれば、第１及び第２中央処理手段の計時動
作が、それぞれ第１及び第２クロック信号発生手段から
のクロック信号に基いて行われ、各中央処理手段が互い
の計時動作を監視することで各クロック信号発生手段の
故障が検出されるようになる。According to a second aspect of the present invention, as a specific configuration of the first aspect of the present invention, the first central processing means uses a clock signal having a constant period generated from the first clock signal generating means. The second central processing means performs the time counting operation based on a clock signal of a fixed period generated from the second clock signal generating means. According to this configuration, the timing operations of the first and second central processing units are performed based on the clock signals from the first and second clock signal generation units, respectively, and the central processing units monitor each other's timing operations. By doing so, the failure of each clock signal generating means can be detected.
【００１１】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記第１及び第２中央処理手
段で検出された故障発生に関する情報を記憶する不揮発
性の故障記憶手段を備え、起動時に、前記第１及び第２
中央処理手段が、前記故障記憶手段の記憶情報を読み込
み、前記故障発生に関する情報を認識すると、各々の計
時動作を停止するものとする。According to a third aspect of the present invention, in the first or second aspect, the nonvolatile fault storage means for storing information relating to the occurrence of a fault detected by the first and second central processing means is provided. At the time of startup, the first and second
When the central processing unit reads the information stored in the failure storage unit and recognizes the information on the occurrence of the failure, the respective timing operations are stopped.
【００１２】かかる構成によれば、故障発生時に、第１
及び第２中央処理手段で検出された故障発生に関する情
報が故障記憶手段に記憶される。その記憶情報は、時素
リレーの電源が切られても維持され、起動時には、第１
及び第２中央処理手段に読み込まれる。これにより第１
及び第２中央処理手段が、起動前の故障発生を認識する
と、各中央処理手段の計時動作を停止する。According to such a configuration, when a failure occurs, the first
And information on the occurrence of the failure detected by the second central processing means is stored in the failure storage means. The stored information is maintained even when the power of the timepiece relay is turned off.
And the second central processing means. This makes the first
When the second central processing unit recognizes the occurrence of a failure before activation, the timing operation of each central processing unit is stopped.
【００１３】請求項４に記載の発明では、請求項１〜３
のいずれか１つに記載の発明において、前記第１及び第
２中央処理手段を駆動する電源電圧を前記制御入力から
生成する電源電圧生成手段を備えて構成されるものとす
る。かかる構成によれば、電源電圧生成手段によって制
御入力から生成された電源電圧が第１及び第２中央処理
手段に印加され駆動されるようになる。According to the fourth aspect of the present invention, the first to third aspects are provided.
In the invention described in any one of (1) to (10), a power supply voltage generating means for generating a power supply voltage for driving the first and second central processing means from the control input is provided. According to this configuration, the power supply voltage generated from the control input by the power supply voltage generation means is applied to and driven by the first and second central processing means.
【００１４】請求項５に記載の発明では、請求項１〜４
のいずれか１つに記載の発明の具体的な構成として、前
記第１及び第２中央処理手段が、それぞれ割込み信号を
出力可能な第１及び第２割込み信号出力端子と、割込み
信号を入力可能な第１及び第２割込み信号入力端子と、
前記自系の動作情報を出力する自系データ出力端子と、
他系からの前記動作情報を入力する他系データ入力端子
と、を有し、前記第１中央処理手段の第１割込み信号出
力端子が、前記第１及び第２中央処理手段の第１割込み
信号入力端子にそれぞれ接続され、前記第２中央処理手
段の第２割込み信号出力端子が、前記第１及び第２中央
処理手段の第２割込み信号入力端子にそれぞれ接続され
て、前記第１中央処理手段の第１割込み信号出力端子及
び前記第２中央処理手段の第２割込み信号出力端子から
前記時間間隔で交互に前記割込み信号が出力されるもの
とする。According to the fifth aspect of the present invention, the first to fourth aspects are provided.
As a specific configuration of the invention according to any one of the first to fourth aspects, the first and second central processing means can each output a first and second interrupt signal output terminal capable of outputting an interrupt signal, and can input an interrupt signal. First and second interrupt signal input terminals;
A self-system data output terminal for outputting the self-system operation information,
A data input terminal for inputting the operation information from another system, and a first interrupt signal output terminal of the first central processing means is connected to a first interrupt signal of the first and second central processing means. A second interrupt signal output terminal of the second central processing means connected to an input terminal, a second interrupt signal output terminal of the second central processing means being connected to a second interrupt signal input terminal of the first and second central processing means, respectively; It is assumed that the interrupt signal is alternately output at the time interval from the first interrupt signal output terminal of the second and the second interrupt signal output terminal of the second central processing means.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、第１の実施形態のＭＥ時素
リレーの構成を示すブロック図である。図１において、
本ＭＥ時素リレーは、第１及び第２中央処理手段として
の２つの中央処理装置１Ａ, １Ｂと、各中央処理装置１
Ａ, １Ｂのクロック源となる第１及び第２クロック信号
発生手段としての発振器２Ａ, ２Ｂと、動作モードや時
素等の設定を行う設定部３Ａ, ３Ｂと、外部からの制御
入力を監視し各中央処理装置１Ａ, １Ｂに送る制御入力
回路４と、各中央処理装置１Ａ, １Ｂに電源電圧を供給
する電源回路５と、中央処理装置１Ａ, １Ｂからの出力
を基に出力リレー７を駆動するリレー制御手段としての
リレー駆動部６と、から構成される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram illustrating a configuration of the ME elementary relay according to the first embodiment. In FIG.
The ME relay includes two central processing units 1A and 1B as first and second central processing units, and each central processing unit 1A and 1B.
Oscillators 2A and 2B as first and second clock signal generating means serving as clock sources for A and 1B, setting units 3A and 3B for setting operation modes, time elements, and the like, and external control inputs are monitored. A control input circuit 4 for sending to each of the central processing units 1A and 1B, a power supply circuit 5 for supplying a power supply voltage to each of the central processing units 1A and 1B, and an output relay 7 driven based on outputs from the central processing units 1A and 1B. And a relay drive unit 6 as a relay control unit.
【００１６】中央処理装置１Ａ, １Ｂは、図２に示すよ
うに、それぞれ発振器２Ａ, ２Ｂからのクロック信号を
入力し、そのクロック信号を図示されないハードウェア
カウンタで計数して、その計数値が所定の値になった
時、即ち、ハードウェアカウンタがリセットされてから
一定の時間が経過した時に、割込み信号としてのパルス
信号を出力する。ここでは、例えば、ハードウェアカウ
ンタの値が500 μs の時間経過に相当する値となった時
に、第１割込み信号出力端子である500 μs パルス端子
11Ａ,11 Ｂからパルス信号が出力され、ハードウェアカ
ウンタの値が１msの時間経過に相当する値となった時
に、第２割込み信号出力端子である１msパルス端子12
Ａ,12 Ｂからパルス信号が出力される設定とする。以
下、このハードウェアカウンタで構成したタイマをハー
ドウェアタイマと呼び、その計数値をハードウェアタイ
マ値とする。As shown in FIG. 2, the central processing units 1A and 1B receive clock signals from the oscillators 2A and 2B, respectively, and count the clock signals by a hardware counter (not shown). When the value becomes a value, that is, when a certain time has elapsed since the hardware counter was reset, a pulse signal as an interrupt signal is output. Here, for example, when the value of the hardware counter reaches a value corresponding to the elapse of 500 μs, the first interrupt signal output terminal, the 500 μs pulse terminal
When pulse signals are output from 11A and 11B and the value of the hardware counter becomes a value corresponding to the lapse of 1 ms, the 1 ms pulse terminal 12 which is the second interrupt signal output terminal is output.
A and 12B are set to output pulse signals. Hereinafter, the timer configured by the hardware counter is referred to as a hardware timer, and the counted value is referred to as a hardware timer value.
【００１７】中央処理装置１Ｂの500 μs パルス端子11
Ｂから出力されるパルス信号は、各中央処理装置１Ａ,
１Ｂの第１割込み信号入力端子である割込み端子13
Ａ,13Ｂに入力され、中央処理装置１Ａの１msパルス端
子12Ａから出力されるパルス信号は、各中央処理装置１
Ａ, １Ｂの第２割込み信号入力端子である割込み端子
14Ａ,14 Ｂに入力される。ここでは、中央処理装置１Ａ
の500 μs パルス端子11Ａ及び中央処理装置１Ｂの１ms
パルス端子12Ｂは使用されない。各々の割込み端子13
Ａ,13 Ｂ及び割込み端子14Ａ,14 Ｂへのパルス信号の
入力に応じて、後述するような500 μs 割込み処理及び
１ms割込み処理が行われる。The 500 μs pulse terminal 11 of the central processing unit 1B
The pulse signal output from B is transmitted to each central processing unit 1A,
Interrupt terminal 13 which is the first interrupt signal input terminal of 1B
A, 13B, the pulse signal output from the 1 ms pulse terminal 12A of the central processing unit 1A is
Interrupt terminals that are the second interrupt signal input terminals of A and 1B
14A and 14B are input. Here, the central processing unit 1A
1 ms of pulse terminal 11A and central processing unit 1B
The pulse terminal 12B is not used. Each interrupt terminal 13
In response to the input of the pulse signals to A, 13B and the interrupt terminals 14A, 14B, a 500 μs interrupt process and a 1 ms interrupt process as described later are performed.
【００１８】また、１ms割込み処理が実行された回数が
ソフトウェアによる時素カウンタにて計数され、その計
数値が各設定部３Ａ, ３Ｂからの設定時素に相当する値
に達した時に、時素カウンタがカウントアップ（設定時
素の経過を示す）する。ここでは、例えば、設定時素を
500ms とすると、１ms割込み処理の実行が500 回分カウ
ントされるとカウントアップになる。以下、この時素カ
ウンタで構成したタイマをソフトウェアタイマと呼び、
その計数値をソフトウェアタイマ値とする。The number of times the 1 ms interrupt process has been executed is counted by a software time counter by software, and when the counted value reaches a value corresponding to the set time element from each of the setting units 3A and 3B, the time element is counted. The counter counts up (indicating the progress of the set time). Here, for example,
When 500 ms is set, the count is incremented when the execution of the 1 ms interrupt process is counted 500 times. Hereinafter, the timer configured with this time counter is called a software timer,
The count value is used as a software timer value.
【００１９】500 μs 割込み処理あるいは１ms割込み処
理が実行されると、中央処理装置１Ａ, １Ｂの自系デー
タ出力端子15Ａ,15 Ｂから、ソフトウェアタイマ値と後
述する動作モード及びリレー動作要求フラグとをビット
列で示す、動作情報としてのデータが出力され、他系デ
ータ入力端子16Ｂ,16 Ａに入力される。500 μs 割込み
処理による出力データを基にして後述する処理が実行
され、１ms割込み処理による出力データを基にして後述
する処理が実行される。そして、処理の結果に応じ
て、時素経過信号としての後述する交番信号で示される
演算結果がリレー駆動部６に出力される。When the 500 μs interrupt processing or the 1 ms interrupt processing is executed, the software timer value and the operation mode and relay operation request flag described later are transmitted from the own system data output terminals 15A and 15B of the central processing units 1A and 1B. Data as operation information indicated by a bit string is output and input to the other-system data input terminals 16B and 16A. Processing described later is executed based on output data by the 500 μs interrupt processing, and processing described later is executed based on output data by the 1 ms interrupt processing. Then, in accordance with the result of the processing, a calculation result indicated by an alternating signal described later as a time element elapsed signal is output to the relay driving unit 6.
【００２０】電源回路５は、図示されない常時電源（例
えば、DC24V の平滑電源又は単相全波電源等）から、各
中央処理装置１Ａ, １Ｂを駆動する電源電圧（例えば、
DC5V等）を生成し、その電源電圧DC5Vが、中央処理装置
１Ａ, １Ｂ及び図示されない外部回路等に供給される。
リレー駆動部６は、図３に示すように、各中央処理装置
１Ａ, １Ｂからの演算結果出力が略一致するとき交番信
号を出力する演算結果比較回路61と、その演算結果比較
回路61の出力信号を増幅、絶縁及び整流するリレードラ
イバ62と、から構成される。リレードライバ62では、ト
ランスにより信号の伝達が絶縁されているため、演算結
果比較回路61から交番信号が入力されたときのみ、その
交番信号を増幅及び整流した信号が出力される。The power supply circuit 5 is provided with a power supply voltage (for example, a 24 V DC smoothing power supply or a single-phase full-wave power supply, etc.) for driving each of the central processing units 1 A and 1 B.
DC5V, etc.), and the power supply voltage DC5V is supplied to the central processing units 1A and 1B and external circuits (not shown).
As shown in FIG. 3, the relay drive unit 6 includes an operation result comparison circuit 61 that outputs an alternating signal when the operation result outputs from the central processing units 1A and 1B substantially match each other, and an output of the operation result comparison circuit 61. And a relay driver 62 for amplifying, insulating and rectifying the signal. In the relay driver 62, since signal transmission is insulated by the transformer, only when an alternating signal is input from the operation result comparison circuit 61, a signal obtained by amplifying and rectifying the alternating signal is output.
【００２１】出力リレー７は、リレードライバ62からの
出力信号により駆動され、その接点出力が、本ＭＥ時素
リレーの接点出力となる。ここで、前述した動作モード
について説明する。時素リレーの基本的な動作モードに
は、図４（Ａ）に示すような動作時素リレーモードと、
図４（Ｂ）に示すような落下時素リレーモードとがあ
る。The output relay 7 is driven by an output signal from the relay driver 62, and its contact output becomes the contact output of the present ME elementary relay. Here, the operation mode described above will be described. The basic operation mode of the time element relay includes an operation time element relay mode as shown in FIG.
There is an elementary relay mode when dropped as shown in FIG.
【００２２】動作時素リレーモードは、動作条件が入力
されてから設定時素が経過した後に出力リレー７を動作
させて接点出力し、動作条件の入力がなくなると即座に
出力リレー７を落下させるモードである。落下時素リレ
ーモードは、動作条件が入力されると即座に出力リレー
７を動作させて接点出力し、動作条件の入力がなくなっ
てから設定時素が経過した後に出力リレー７を落下させ
るモードである。In the active element relay mode, the output relay 7 is operated to output a contact after a set element has elapsed since the input of the operating condition, and the output relay 7 is immediately dropped when the input of the operating condition disappears. Mode. The elementary relay mode at the time of falling is a mode in which the output relay 7 is actuated as soon as an operating condition is input to output a contact, and the output relay 7 is dropped after a set element has elapsed after the input of the operating condition has disappeared. is there.
【００２３】ここでは、ＭＥ時素リレーの動作モード
は、各設定部３Ａ, ３Ｂにより設定されるものとする。
次に、第１の実施形態の動作について説明する。図５
は、本ＭＥ時素リレーの主な動作を示すフローチャート
である。図５において、ＭＥ時素リレーが起動され電源
回路５から各中央処理装置１Ａ, １Ｂに電源電圧が供給
されると、ステップ１（図中Ｓ１で示し、以下同様とす
る）においてイニシャル処理が実行される。Here, it is assumed that the operation mode of the ME elementary relay is set by each of the setting units 3A and 3B.
Next, the operation of the first embodiment will be described. FIG.
5 is a flowchart showing a main operation of the present ME elementary relay. In FIG. 5, when the ME elementary relay is activated and a power supply voltage is supplied from the power supply circuit 5 to each of the central processing units 1A and 1B, initial processing is executed in step 1 (indicated by S1 in the figure, the same applies hereinafter). Is done.
【００２４】このイニシャル処理は、図６のフローチャ
ートに示すように、まず、ステップ11で割込み端子13
Ａ,13 Ｂ及び割込み端子14Ａ,14 Ｂへのパルス信号の
入力が禁止され、ステップ12で各パルス端子11Ａ,11
Ｂ,12 Ａ,12 Ｂが初期化される。そして、各中央処理装
置１Ａ, １Ｂについて、ステップ13でハードウェアタイ
マ値がリセットされ、ステップ14でソフトウェアタイマ
値等を記憶する図示されないＲＡＭのデータがクリアさ
れる。As shown in the flow chart of FIG. 6, this initial processing is performed first in step 11 at the interrupt terminal 13.
Input of pulse signals to A, 13B and interrupt terminals 14A, 14B is prohibited.
B, 12A, 12B are initialized. Then, for each of the central processing units 1A and 1B, the hardware timer value is reset in step 13 and the data in the RAM (not shown) for storing the software timer value and the like is cleared in step 14.
【００２５】次に、ステップ15で、中央処理装置１Ａ,
１Ｂが、設定部３Ａ, ３Ｂからの動作モード及び設定時
素を入力し、ステップ16で、自系についての、ソフトウ
ェアタイマ値、動作モード及び後述するリレー動作要求
フラグの初期値をビット列で示すデータが、各自系デー
タ出力端子15Ａ,15 Ｂから出力される（ここで出力され
るデータ状態をポジティブとする）。ステップ17では、
出力されたデータを他系データ入力端子16Ａ,16 Ｂで受
け、ステップ18で、各割込み端子13Ａ,13 Ｂ及び割込
み端子14Ａ,14 Ｂへのパルス信号の入力が許可され
る。Next, at step 15, the central processing unit 1A,
1B inputs the operation mode and the setting time element from the setting units 3A and 3B. In step 16, data indicating a software timer value, an operation mode, and an initial value of a relay operation request flag to be described later are represented by a bit string. Is output from the own system data output terminals 15A and 15B (the data state output here is assumed to be positive). In step 17,
The output data is received by the other system data input terminals 16A and 16B, and in step 18, the input of a pulse signal to each of the interrupt terminals 13A and 13B and the interrupt terminals 14A and 14B is permitted.
【００２６】上記ステップ11〜ステップ18の動作により
イニシャル処理が終了し、図５のステップ２に進む。ス
テップ２では、各中央処理装置１Ａ, １Ｂにおいて、各
発振器２Ａ, ２Ｂからのクロック信号をカウントするハ
ードウェアタイマが作動し、そのハードウェアタイマ値
が500 μs に相当する値となるまで計時動作が続けられ
る。The initial processing is completed by the operations of steps 11 to 18, and the process proceeds to step 2 in FIG. In step 2, in each of the central processing units 1A and 1B, a hardware timer that counts the clock signal from each of the oscillators 2A and 2B operates, and the clock operation is performed until the hardware timer value becomes a value equivalent to 500 μs. You can continue.
【００２７】ステップ３では、ハードウェアタイマ値が
500 μs 相当値になると、中央処理装置１Ｂの500 μs
パルス端子11Ｂからパルス信号が出力される。このパル
ス信号は、割込み端子13Ａ,13 Ｂで受信され、各中央
処理装置１Ａ, １Ｂに前述した500 μs 割込み処理の開
始が合図される。この500 μs 割込み処理は、図７のフ
ローチャートに示すように、まず、ステップ31でハード
ウェアタイマのチェックが実行される。具体的には、各
中央処理装置１Ａ, １Ｂが、割込み端子13Ａ,13 Ｂに
パルス信号が入力された時のハードウェアタイマ値が50
0 μs 相当値であるか否かをチェックする。ここでは、
中央処理装置１Ｂのハードウェアタイマ値が500 μs 相
当値である時にパルス信号が出力されるので、中央処理
装置１Ｂは、自系自体のチェックを行うことになり、中
央処理装置１Ａは、中央処理装置１Ｂのハードウェアタ
イマ値に対して自系のハードウェアタイマ値が予め設定
した許容値内にあるか否かをチェックする。例えば、発
振器２Ｂが故障していた場合には、中央処理装置１Ａの
ハードウェアタイマ値が許容値内に収まらなくなって故
障が検出される。In step 3, the hardware timer value is
When the value becomes equivalent to 500 μs, 500 μs of central processing unit 1B
A pulse signal is output from the pulse terminal 11B. This pulse signal is received by the interrupt terminals 13A and 13B, and the central processing units 1A and 1B are signaled to start the above-described 500 μs interrupt processing. In this 500 μs interrupt processing, as shown in the flowchart of FIG. 7, first, at step 31, a hardware timer check is executed. Specifically, each of the central processing units 1A and 1B determines that the hardware timer value when the pulse signal is input to the interrupt terminals 13A and 13B is 50.
Check whether the value is equivalent to 0 μs. here,
Since the pulse signal is output when the hardware timer value of the central processing unit 1B is equivalent to 500 μs, the central processing unit 1B checks its own system, and the central processing unit 1A executes the central processing. It is checked whether or not the hardware timer value of the own system is within a preset allowable value with respect to the hardware timer value of the device 1B. For example, when the oscillator 2B has failed, the hardware timer value of the central processing unit 1A does not fall within the allowable value, and the failure is detected.
【００２８】ステップ32では、ステップ31の処理結果を
基にハードウェアタイマの動作状態を判別する。各ハー
ドウェアタイマの正常動作が確認されるとステップ33に
進み、故障が検出されると500 μs 割込み処理を停止す
る。ステップ33では、各中央処理装置１Ａ, １Ｂが、イ
ニシャル処理時に他系データ入力端子16Ａ,16 Ｂで入力
した、ソフトウェアタイマ値、動作モード及びリレー動
作要求フラグを示すデータをビット反転して（この状態
をネガティブとする）自系データ出力端子15Ａ,15 Ｂか
ら出力する。In step 32, the operation state of the hardware timer is determined based on the processing result of step 31. If the normal operation of each hardware timer is confirmed, the process proceeds to step 33, and if a failure is detected, the 500 μs interrupt process is stopped. In step 33, each of the central processing units 1A and 1B inverts the bits of the data indicating the software timer value, the operation mode, and the relay operation request flag, which have been input at the other system data input terminals 16A and 16B at the time of the initial processing. The state is set to negative.) Output from the own system data output terminals 15A and 15B.
【００２９】ステップ34では、各中央処理装置１Ａ, １
Ｂの演算結果として、「０」をリレー駆動部６に出力す
る。上記ステップ31〜ステップ34の動作により500 μs
割込み処理が終了して、図５のステップ４に進む。ステ
ップ４では、500 μs 割込み処理の結果を基にして前述
した処理が実行される。In step 34, each central processing unit 1A, 1
“0” is output to the relay drive unit 6 as the calculation result of B. 500 μs by the operations of steps 31 to 34 above
After the interruption processing is completed, the process proceeds to step 4 in FIG. In step 4, the above-described processing is executed based on the result of the 500 μs interrupt processing.
【００３０】この処理は、図８のフローチャートに示
すように、まず、ステップ41において、各中央処理装置
１Ａ, １Ｂが他系データ入力端子16Ａ,16 Ｂに送られて
きたデータを入力する。ステップ42では、他系データの
チェックが行われる。ステップ41で入力した他系データ
が、イニシャル処理で入力したデータ（ポジティブ）を
ビット反転したデータ（ネガティブ）であるか否かが確
認される。例えば、自系データ入力端子15Ａ,15 Ｂ又は
他系データ入力端子16Ａ,16 Ｂの故障（「０」あるいは
「１」に固定故障）などの異常が発生した場合には、ビ
ット反転されたデータが正しく伝達されないためその故
障発生が検出される。In this process, as shown in the flowchart of FIG. 8, first, in step 41, each of the central processing units 1A and 1B inputs the data sent to the other system data input terminals 16A and 16B. In step 42, the other system data is checked. It is confirmed whether or not the other system data input in step 41 is data (negative) obtained by bit-inverting the data (positive) input in the initial processing. For example, when an abnormality such as a failure of the own system data input terminals 15A, 15B or the other system data input terminals 16A, 16B (fixed failure at "0" or "1") occurs, the bit-inverted data is output. Is not transmitted correctly, the occurrence of the failure is detected.
【００３１】ステップ43では、ステップ42の処理結果を
基に各中央処理装置１Ａ, １Ｂの動作状態が判別され
る。正常に動作していると判断された場合には、処理
を終了して図５のステップ５に進む。異常が発生したと
判別された場合には、ステップ44で割込み処理が禁止さ
れ、以後の時素計時動作が停止される。上記ステップ41
〜ステップ44の動作により処理が終了して、図５のス
テップ５に進む。In step 43, the operation state of each central processing unit 1A, 1B is determined based on the processing result of step 42. If it is determined that the operation is normal, the process ends and the process proceeds to step 5 in FIG. If it is determined that an abnormality has occurred, the interrupt process is prohibited in step 44, and the subsequent time counting operation is stopped. Step 41 above
The process ends by the operation of Step 44 to Step 44, and the process proceeds to Step 5 of FIG.
【００３２】ステップ５では、各中央処理装置１Ａ, １
Ｂにおいて、各発振器２Ａ, ２Ｂからのクロック信号が
継続してカウントされ、ハードウェアタイマ値が１msに
相当する値となるまで計時動作が続けられる。ステップ
６では、ハードウェアタイマ値が１ms相当値となると、
中央処理装置１Ａの１msパルス端子11Ａからパルス信号
が出力される。このパルス信号は、割込み端子13Ａ,1
3 Ｂで受信され、各中央処理装置１Ａ, １Ｂに前述した
１ms割込み処理の開始が合図される。In step 5, each central processing unit 1A, 1
In B, the clock signals from the oscillators 2A and 2B are continuously counted, and the clocking operation is continued until the hardware timer value reaches a value corresponding to 1 ms. In step 6, when the hardware timer value becomes a value equivalent to 1 ms,
A pulse signal is output from the 1 ms pulse terminal 11A of the central processing unit 1A. This pulse signal is output to the interrupt terminals 13A, 1
3B, and the central processing units 1A and 1B signal the start of the above-described 1 ms interrupt processing.
【００３３】この１ms割込み処理は、図９のフローチャ
ートに示すように、まず、ステップ61で、各系のハード
ウェアタイマのチェックが実行される。具体的には、各
中央処理装置１Ａ, １Ｂで、割込み端子14Ａ,14 Ｂに
パルス信号が入力された時のハードウェアタイマ値が１
ms相当値であるか否かがチェックされる。ここでは、中
央処理装置１Ａのハードウェアタイマ値が１ms相当値で
ある時にパルス信号が出力されるので、中央処理装置１
Ａは自系自体のチェックを行うことになり、中央処理装
置１Ｂは、中央処理装置１Ａのハードウェアタイマ値に
対して自系のハードウェアタイマ値が予め設定した許容
値内にあるか否かをチェックする。例えば、発振器２Ａ
が故障していた場合には、中央処理装置１Ｂのハードウ
ェアタイマ値が許容値内に収まらなくなって故障が検出
される。In the 1 ms interrupt process, as shown in the flowchart of FIG. 9, first, at step 61, the hardware timer of each system is checked. Specifically, in each of the central processing units 1A and 1B, the hardware timer value when the pulse signal is input to the interrupt terminals 14A and 14B is 1
It is checked whether the value is equivalent to ms. Here, the pulse signal is output when the hardware timer value of the central processing unit 1A is a value equivalent to 1 ms.
A checks the own system itself, and the central processing unit 1B determines whether or not the hardware timer value of the own system is within a preset allowable value with respect to the hardware timer value of the central processing unit 1A. Check. For example, the oscillator 2A
Has failed, the hardware timer value of the central processing unit 1B does not fall within the allowable value, and the failure is detected.
【００３４】ステップ62では、ステップ61の処理結果を
基にハードウェアタイマの動作状態が判別される。各ハ
ードウェアタイマの正常動作が確認されるとステップ63
に進み、故障が検出されると１ms割込み処理を停止す
る。ステップ63では、各中央処理装置１Ａ, １Ｂのハー
ドウェアタイマがリセットされる。この処理により、ハ
ードウェアカウンタは再度クロック信号のカウントを開
始して、500 μs 経過後に500 μs パルス信号が出力さ
れ、１ms経過後に１msパルス信号が出力される。In step 62, the operation state of the hardware timer is determined based on the processing result of step 61. When the normal operation of each hardware timer is confirmed, step 63
Then, if a failure is detected, the 1 ms interrupt processing is stopped. In step 63, the hardware timer of each central processing unit 1A, 1B is reset. With this process, the hardware counter starts counting the clock signal again, and outputs a 500 μs pulse signal after 500 μs elapses, and outputs a 1 ms pulse signal after 1 ms elapses.
【００３５】ステップ64では、カウントフラグが立って
いるときのみ、ソフトウェアタイマが進められる。カウ
ントフラグは、時素カウント中に立てられるフラグであ
る。次の表１は、カウントフラグを立てる条件を示す。In step 64, the software timer is advanced only when the count flag is set. The count flag is a flag that is set during the time count. Table 1 below shows conditions for setting the count flag.
【００３６】[0036]
【表１】 [Table 1]
【００３７】表１において、カウントフラグは、動作モ
ードが動作時素リレーモードの場合には、動作条件の入
力があり且つソフトウェアタイマがカウントアップして
いないとき（条件1-1 ）に立てられ、動作モードが落下
時素リレーモードの場合には、動作条件の入力がなく且
つソフトウェアタイマがカウントアップしていないとき
（条件1-2 ）に立てられる。このカウントフラグは、後
述する処理のステップ76において設定され、初期値と
してはフラグを立てない設定とする。In Table 1, the count flag is set when an operation condition is input and the software timer is not counting up (condition 1-1) when the operation mode is the normal operation relay mode. In the case where the operation mode is the elementary relay mode at the time of falling, the operation state is set when no operation condition is input and the software timer is not counting up (condition 1-2). This count flag is set in step 76 of the process described later, and is set so as not to be set as an initial value.
【００３８】ステップ65では、ステップ64で処理された
ソフトウェアタイマ値、動作モード及びリレー動作要求
フラグをビット列で示すデータが各自系データ出力端子
15Ａ,15 Ｂから他系データ入力端子16Ｂ,16 Ａにそれぞ
れ出力される。ここで出力されるデータの状態を、イニ
シャル処理の際に出力されるデータと同様に、ポジティ
ブとする。In step 65, the data indicating the software timer value, the operation mode, and the relay operation request flag processed in step 64 in the form of a bit string are output to the respective local data output terminals.
15A and 15B output to the other system data input terminals 16B and 16A, respectively. The state of the data output here is set to be positive, similarly to the data output during the initial processing.
【００３９】ここで、前述のリレー動作要求フラグにつ
いて説明する。リレー動作要求フラグは、自系について
出力リレー７を動作させる条件が揃った場合に立てられ
るフラグである。リレー動作要求フラグを立てる条件を
次の表２に示す。Here, the above-mentioned relay operation request flag will be described. The relay operation request flag is a flag that is set when conditions for operating the output relay 7 for the own system are met. Table 2 shows the conditions for setting the relay operation request flag.
【００４０】[0040]
【表２】 [Table 2]
【００４１】表２において、リレー動作要求フラグは、
動作モードが動作時素リレーモードの場合には、動作条
件の入力があり且つソフトウェアタイマがカウントアッ
プしたとき（条件2-1 ）に立てられる。また、動作モー
ドが落下時素リレーモードの場合には、動作条件の入力
があり且つソフトウェアタイマがカウント動作していな
いとき（条件2-2 ）、または、動作条件の入力がなく且
つソフトウェアタイマがカウント動作中のとき（条件2-
3 ）に立てられる。このリレー動作要求フラグは、後述
する処理のステップ77において設定され、初期値とし
てはフラグを立てない設定とする。In Table 2, the relay operation request flag is
When the operation mode is the operation-time elementary relay mode, it is set when an operation condition is input and the software timer counts up (condition 2-1). In addition, when the operation mode is the elementary mode at the time of falling, when an operation condition is input and the software timer is not counting (condition 2-2), or when no operation condition is input and the software timer is input, During count operation (condition 2
3) Stand up. This relay operation request flag is set in step 77 of the process described later, and is set so as not to be set as an initial value.
【００４２】ステップ66では、各中央処理装置１Ａ, １
Ｂが、自系のリレー動作要求フラグか立ち、且つ他系デ
ータ入力端子16Ａ,16 Ｂで受信したデータに示される他
系のリレー動作要求フラグが立っているときのみ、演算
結果として「１」をリレー駆動部６に出力する。それ以
外の場合には、演算結果として「０」をリレー駆動部６
に出力する。In step 66, each central processing unit 1A, 1
Only when B is set to its own relay operation request flag and the other system relay operation request flag indicated by the data received at the other system data input terminals 16A and 16B is set to "1" as the calculation result. Is output to the relay drive unit 6. In other cases, “0” is set as the calculation result in the relay driving unit 6.
Output to
【００４３】上記ステップ61〜ステップ66の動作により
１ms割込み処理が終了して、図５のステップ７に進む。
ステップ７では、１ms割込み処理の結果を基にして前述
した処理が実行される。この処理は、図１０のフロ
ーチャートに示すように、まず、ステップ71で、各中央
処理装置１Ａ, １Ｂが、他系データ入力端子16Ａ,16 Ｂ
に送られてきた他系からのデータを入力する。The 1 ms interrupt process is completed by the operations of steps 61 to 66, and the process proceeds to step 7 in FIG.
In step 7, the above-described processing is executed based on the result of the 1 ms interrupt processing. In this process, as shown in the flowchart of FIG. 10, first, in step 71, each of the central processing units 1A and 1B sends the other-system data input terminals 16A and 16B
Input the data sent from the other system to.
【００４４】ステップ72では、各中央処理装置１Ａ, １
Ｂにおいて、ステップ71で入力されたデータをエンコー
ドして、他系のソフトウェアタイマ値及び動作モード
と、自系のソフトウェアタイマ値及び動作モードとの比
較を行う。ソフトウェアタイマ値に関しては、自系及び
他系のソフトウェアタイマ値の差が、許容値内に収まっ
ているか否かをチェックする。許容値内に収まっている
場合には正常と判断し、許容値を超えている場合には故
障と判断する。また、動作モードに関しては、自系及び
他系の動作モードが一致するか否かをチェックする。一
致する場合には正常と判断し、不一致の場合には故障と
判断する。尚、リレー動作要求フラグに関しては、上記
のような比較は行わない。In step 72, each central processing unit 1A, 1
In B, the data input in step 71 is encoded, and the software timer value and operation mode of the other system are compared with the software timer value and operation mode of the own system. Regarding the software timer value, it is checked whether or not the difference between the software timer values of the own system and the other system is within an allowable value. If it is within the allowable value, it is determined to be normal, and if it exceeds the allowable value, it is determined to be faulty. As for the operation mode, it is checked whether or not the operation modes of the own system and the other system match. If they match, it is determined to be normal, and if they do not match, it is determined to be faulty. Note that the above comparison is not performed on the relay operation request flag.
【００４５】ステップ73では、ステップ72の処理結果を
基に各中央処理装置１Ａ, １Ｂの動作状態が判別され
る。ソフトウェアタイマ値及び動作モードに関して正常
に動作していると判断された場合には、ステップ74に進
む。ソフトウェアタイマ値または動作モードに関して故
障と判断された場合には、ステップ75で割込み処理が禁
止され、即ち、以後の時素計時動作が停止される。In step 73, the operation state of each central processing unit 1A, 1B is determined based on the processing result of step 72. If it is determined that the software timer value and the operation mode are operating normally, the process proceeds to step 74. If it is determined that a failure has occurred with respect to the software timer value or the operation mode, the interrupt processing is prohibited in step 75, that is, the subsequent time counting operation is stopped.
【００４６】ステップ74では、各中央処理装置１Ａ, １
Ｂが、制御入力回路４から送られる動作条件を入力する
と共に、設定部３Ａ, ３Ｂから送られる動作モード及び
設定時素を入力する。ステップ76では、各中央処理装置
１Ａ, １Ｂが自系について、ステップ74で入力した動作
条件及び動作モードとソフトウェアタイマ値とに基い
て、上記の表１の条件に従ってカウントフラグの設定を
それぞれ行う。In step 74, each central processing unit 1A, 1
B inputs the operation condition sent from the control input circuit 4 and the operation mode and the set time element sent from the setting units 3A and 3B. In step 76, each of the central processing units 1A and 1B sets a count flag for its own system based on the operating conditions and the operating mode and the software timer value input in step 74 according to the conditions in Table 1 above.
【００４７】ステップ77では、各中央処理装置１Ａ, １
Ｂが自系について、動作条件、動作モード及びソフトウ
ェアタイマ値に基いて、上記の表２の条件に従ってリレ
ー動作要求フラグの設定をそれぞれ行う。ステップ78で
は、自系についてのソフトウェアタイマ値、動作モード
及びリレー動作要求フラグをビット列で示すデータ（ポ
ジティブ）が、各自系データ出力端子15Ａ,15 Ｂから他
系データ入力端子16Ｂ,16 Ａにそれぞれ伝えられる。In step 77, each central processing unit 1A, 1
B sets the relay operation request flag for its own system based on the operating conditions, the operating mode, and the software timer value in accordance with the conditions in Table 2 above. In step 78, data (positive) indicating the software timer value, the operation mode, and the relay operation request flag for the own system in a bit string from the own system data output terminals 15A and 15B to the other system data input terminals 16B and 16A, respectively. Reportedly.
【００４８】上記ステップ71〜ステップ78の動作により
処理が終了すると、図５のステップ８に進むと共に、
ステップ２に戻り上述したステップ２〜ステップ７の処
理が繰り返される。ステップ８では、500 μs 割込み処
理のステップ33（図７参照）において各中央処理装置１
Ａ, １Ｂから出力された演算結果、または、１ms割込み
処理のステップ66（図９参照）において各中央処理装置
１Ａ, １Ｂから出力された演算結果の比較がリレー駆動
部６の演算結果比較回路61で行われる。演算結果比較回
路61は、中央処理装置１Ａの演算結果及び中央処理装置
１Ｂの演算結果が共に「１」である場合に限り、後段の
リレードライバ62へ「１」の信号を出力し、それ以外の
場合には、「０」の信号を出力する。When the processing is completed by the operations of steps 71 to 78, the process proceeds to step 8 in FIG.
Returning to step 2, the processing of steps 2 to 7 described above is repeated. In step 8, in step 33 (see FIG. 7) of the 500 μs interrupt processing, each central processing unit 1
The comparison of the calculation results output from the central processing units 1A and 1B in step 66 (see FIG. 9) of the 1 ms interrupt processing is performed by the calculation result comparison circuit 61 of the relay drive unit 6. Done in The calculation result comparison circuit 61 outputs a signal of “1” to the relay driver 62 at the subsequent stage only when both the calculation result of the central processing unit 1A and the calculation result of the central processing unit 1B are “1”. In this case, a signal of "0" is output.
【００４９】ステップ９では、リレードライバ62におい
て、演算結果比較回路61から出力された信号が増幅さ
れ、絶縁トランスを通った後に整流されて出力リレー７
に出力される。この信号によって出力リレー７の接点動
作が制御される。図１１は、ＭＥ時素リレーの動作の概
要を各処理内容に対応して表した図である。ただし、出
力リレー７を動作させる条件が揃った場合の様子を図示
する。In step 9, in the relay driver 62, the signal output from the operation result comparison circuit 61 is amplified, rectified after passing through the insulating transformer, and
Is output to The contact operation of the output relay 7 is controlled by this signal. FIG. 11 is a diagram showing an outline of the operation of the ME elementary relay corresponding to each processing content. However, a state in which the conditions for operating the output relay 7 are satisfied is illustrated.
【００５０】図１１に示すように、１msパルス信号が発
生すると１ms割込み処理が実行されてハードウェアタイ
マがリセットされ、各中央処理装置１Ａ, １Ｂから演算
結果として「１」が出力される。ハードウェアタイマが
リセットされてから500 μsが経過すると、500 μs パ
ルス信号が発生して500 μs 割込み処理が実行され、各
中央処理装置１Ａ, １Ｂの演算結果が「０」に転じる。
更に、リセット時より１msが経過すると、再び１msパル
ス信号が発生して１ms割込み処理が実行される。このよ
うな動作が繰り返されることによって、出力リレー７を
動作させる制御を実行する間、500 μs の時間間隔で交
互に「１」、「０」に遷移する交番信号が、各中央処理
装置１Ａ, １Ｂの演算結果としてリレー駆動部６に出力
される。これら各交番信号が演算結果比較回路61に入力
されると、演算結果比較回路61からも同様な交番信号が
出力され、リレードライバ62を介して出力リレー７を動
作させる。As shown in FIG. 11, when a 1 ms pulse signal is generated, a 1 ms interrupt process is executed, the hardware timer is reset, and each central processing unit 1A, 1B outputs "1" as a calculation result. When 500 μs elapses after the reset of the hardware timer, a 500 μs pulse signal is generated and the 500 μs interrupt processing is executed, and the operation result of each central processing unit 1A, 1B turns to “0”.
Further, when 1 ms elapses from the time of reset, a 1 ms pulse signal is generated again, and 1 ms interrupt processing is executed. By repeating such an operation, during execution of the control for operating the output relay 7, an alternating signal that alternately changes to “1” and “0” at a time interval of 500 μs is generated by each central processing unit 1A, The calculation result of 1B is output to the relay drive unit 6. When each of these alternation signals is input to the operation result comparison circuit 61, the operation result comparison circuit 61 also outputs a similar alternation signal, and operates the output relay 7 via the relay driver 62.
【００５１】一方、図示しないが故障発生時には、その
故障が上述した一連の処理において検出され、各中央処
理装置１Ａ, １Ｂが以後の計時動作を停止するため、演
算結果として図１１に示したような交番信号が出力され
なくなって出力リレー７が動作することはない。上述し
たように第１の実施形態によれば、中央処理装置１Ａ,
１Ｂ間でデータの伝送を行い、２つの中央処理装置が互
いの計時動作を監視する構成としたことによって、従来
のＭＥ時素リレーのように、２つの中央処理装置の動作
をチェックするための中央処理装置とは別の監視手段を
設ける必要がなくなるため、簡略な構成のＭＥ時素リレ
ーを実現できる。また、各中央処理装置１Ａ, １Ｂにお
いて、ハードウェアタイマやソフトウェアタイマ等の計
時動作のチェックだけでなく動作モードのチェックなど
が行われることによって、ＭＥ時素リレーの詳細な動作
チェックが可能となるため、信頼度の向上を図ることが
できる。更に、個々の中央処理装置を同一の構成とした
ことによって、それぞれの端子間の接続方法を変えるだ
けで同一のプログラムにより各中央処理装置を動作させ
ることができるため、プログラムの開発を容易にするこ
とができる。On the other hand, although not shown, when a failure occurs, the failure is detected in the above-described series of processing, and each of the central processing units 1A and 1B stops the subsequent timing operation. The output relay 7 does not operate due to no output of the alternate signal. As described above, according to the first embodiment, the central processing unit 1A,
By transmitting data between 1B and two central processing units monitoring each other's timekeeping operations, it is possible to check the operation of the two central processing units as in the conventional ME time element relay. Since there is no need to provide a monitoring unit separate from the central processing unit, an ME relay having a simple configuration can be realized. In addition, in each of the central processing units 1A and 1B, not only a time operation check such as a hardware timer and a software timer but also an operation mode check is performed, so that a detailed operation check of the ME time element relay can be performed. Therefore, the reliability can be improved. Furthermore, since each central processing unit has the same configuration, each central processing unit can be operated by the same program simply by changing the connection method between the terminals, thereby facilitating program development. be able to.
【００５２】次に、本発明の第２の実施形態について説
明する。図１２は、第２の実施形態のＭＥ時素リレーの
構成を示すブロック図である。図１２において、本ＭＥ
時素リレーの構成が第１の実施形態の構成と異なる部分
は、第１の実施形態の電源回路５に代えて、制御入力か
ら電源電圧を生成する電源電圧生成手段としての電源回
路51及びその電源電圧を監視し各中央処理装置１Ａ, １
Ｂに印加するリセット回路52を設け、且つ、各中央処理
装置１Ａ, １Ｂに接続する故障記憶手段としての故障記
憶装置８Ａ, ８Ｂを備えた部分である。上記以外の構成
は、第１の実施形態の構成と同一であるため、ここでは
説明を省略する。Next, a second embodiment of the present invention will be described. FIG. 12 is a block diagram illustrating the configuration of the ME elementary relay according to the second embodiment. In FIG. 12, the ME
The difference between the configuration of the time element relay and the configuration of the first embodiment is that a power supply circuit 51 as a power supply voltage generating means for generating a power supply voltage from a control input, instead of the power supply circuit 5 of the first embodiment, The power supply voltage is monitored and each central processing unit 1A, 1
This is a portion provided with a reset circuit 52 to be applied to B and provided with fault storage devices 8A and 8B as fault storage means connected to the respective central processing units 1A and 1B. The configuration other than the above is the same as the configuration of the first embodiment, and the description is omitted here.
【００５３】電源回路51は、制御入力回路４に入力され
る制御入力を取り込んで昇圧し、各中央処理装置１Ａ,
１Ｂを駆動するのに必要な電源電圧（DC5V）を生成す
る。ただし、制御入力は、そのレベルが出力リレー７の
制御状態に応じて変化するが、ここでは、最低レベルに
ある場合であっても一定の電圧レベルが維持されるもの
とする。電源回路51は、その最低電圧レベルをDC5V以上
に昇圧することができ、その昇圧された電圧をDC5Vの一
定電圧にする図示されないリミッタ回路を備える。従っ
て、電源回路51が正常に動作するときには、制御入力の
レベルに関係なくDC5Vの電源電圧が、リセット回路52を
介して各中央処理装置１Ａ, １Ｂに供給されると共に、
図示されない外部回路等に供給される。The power supply circuit 51 takes in the control input inputted to the control input circuit 4 and boosts the voltage.
The power supply voltage (DC5V) required to drive 1B is generated. However, although the level of the control input changes according to the control state of the output relay 7, it is assumed here that a constant voltage level is maintained even when the level is at the lowest level. The power supply circuit 51 is provided with a limiter circuit (not shown) that can raise the minimum voltage level to 5 VDC or more and sets the boosted voltage to a constant voltage of 5 VDC. Therefore, when the power supply circuit 51 operates normally, the power supply voltage of DC5V is supplied to each of the central processing units 1A and 1B via the reset circuit 52 regardless of the level of the control input.
It is supplied to an external circuit (not shown).
【００５４】リセット回路52は、電源回路51の出力電圧
を監視し、その出力電圧が所定の電圧レベルまで低下し
たときに中央処理装置１Ａ, １Ｂにリセット信号を発す
る。この所定の電圧レベルは、中央処理装置１Ａ, １Ｂ
を駆動できる最低電圧レベルに設定される。故障記憶装
置８Ａ, ８Ｂは、それぞれ接続する中央処理装置１Ａ,
１Ｂから出力される故障データを記憶する装置であっ
て、電源が切れても記憶内容が消去されない、例えば、
Ｅ2 ＰＲＯＭ等で構成される。ここでは、故障データと
して自系の故障状態を示すエラーコードを用いる。尚、
各故障記憶装置８Ａ, ８Ｂの初期値としては、正常を示
すコードが記憶される。The reset circuit 52 monitors the output voltage of the power supply circuit 51, and issues a reset signal to the central processing units 1A and 1B when the output voltage drops to a predetermined voltage level. The predetermined voltage level is determined by the central processing units 1A and 1B.
Is set to the lowest voltage level that can drive. The fault storage devices 8A, 8B are connected to the central processing units 1A,
1B is a device that stores the failure data output from the device 1B, and the stored contents are not erased even when the power is turned off.
It is composed of an E 2 PROM or the like. Here, an error code indicating the failure state of the own system is used as the failure data. still,
A code indicating normality is stored as an initial value of each of the failure storage devices 8A and 8B.
【００５５】次に、第２の実施形態の動作について説明
する。本ＭＥ時素リレーの正常時の動作は、上述した第
１の実施形態の動作と同様であり、ここでの説明を省略
する。以下、故障発生時の動作について説明する。ま
ず、中央処理装置が自系の故障を検出した場合を考え
る。ここでは、例えば、中央処理装置１Ａで設定部３Ａ
の故障が検出されたものとする。具体的には、上述した
処理（図１０参照）のステップ74で、設定部３Ａから
送られる動作モードまたは設定時素に異常が検出された
場合などである。このとき中央処理装置１Ａより故障記
憶装置８Ａに「設定部３Ａ故障」を示すエラーコードが
出力され記憶されると共に、その後の処理動作が停止さ
れる。Next, the operation of the second embodiment will be described. The normal operation of the ME elementary relay is the same as the operation of the first embodiment described above, and a description thereof will be omitted. Hereinafter, the operation when a failure occurs will be described. First, consider the case where the central processing unit detects a failure in its own system. Here, for example, the setting unit 3A in the central processing unit 1A
Is assumed to have been detected. Specifically, there is a case where an abnormality is detected in the operation mode or setting time sent from the setting unit 3A in step 74 of the above-described processing (see FIG. 10). At this time, the central processing unit 1A outputs and stores an error code indicating the "setting unit 3A failure" to the failure storage device 8A, and the subsequent processing operation is stopped.
【００５６】一方、中央処理装置が他系の故障を検出し
た場合を考える。ここでは、例えば、中央処理装置１Ａ
の自系データ入力端子15Ａに故障が発生したとする。こ
の場合、自系データ入力端子15Ａの故障が自系（中央処
理装置１Ａ）で検出される保証はない。しかし、この故
障によって中央処理装置１Ａから中央処理装置１Ｂに伝
送されるデータが異常になるため、中央処理装置１Ｂで
その故障発生が検出される。具体的には、上述した処
理（図８参照）のステップ43などにおいて他系の故障発
生が検出される。そして、中央処理装置１Ｂより故障記
憶装置８Ｂに「系間伝送データ異常」を示すエラーコー
ドが出力され記憶されると共に、その後の処理動作が停
止される。On the other hand, consider a case where the central processing unit detects a failure in another system. Here, for example, the central processing unit 1A
It is assumed that a failure has occurred in the own system data input terminal 15A. In this case, there is no guarantee that the failure of the own system data input terminal 15A is detected by the own system (central processing unit 1A). However, since the data transmitted from the central processing unit 1A to the central processing unit 1B becomes abnormal due to the failure, the occurrence of the failure is detected by the central processing unit 1B. Specifically, in step 43 or the like of the above-described processing (see FIG. 8), occurrence of a failure in another system is detected. Then, the central processing unit 1B outputs and stores an error code indicating "intersystem transmission data abnormality" to the failure storage device 8B, and the subsequent processing operation is stopped.
【００５７】このように上記のいずれの場合において
も、故障記憶装置８Ａあるいは故障記憶装置８Ｂの少な
くとも一方に、故障に応じたエラーコードが記憶され
る。そして、ＭＥ時素リレーへの電源の供給が一度遮断
され再投入された場合にも、その記憶情報が消去される
ことはなく、例えば、上述したイニシャル処理（図６参
照）のステップ15等において、各故障記憶装置８Ａ, ８
Ｂに記憶されたエラーコードを読み込み、その後の処理
を停止させることで、故障したままの状態で出力リレー
７が動作することがなくなる。また、故障記憶装置８
Ａ, ８Ｂのエラーコードを解析することにより、故障原
因を探る手がかりとすることもできるようになる。As described above, in any of the above cases, the error code corresponding to the failure is stored in at least one of the failure storage device 8A and the failure storage device 8B. Then, even when the supply of power to the ME elementary relay is once cut off and turned on again, the stored information is not erased. For example, in step 15 or the like of the above-described initial processing (see FIG. 6) , Each fault storage device 8A, 8
By reading the error code stored in B and stopping the subsequent processing, the output relay 7 does not operate in a state of failure. Further, the failure storage device 8
By analyzing the error codes of A and 8B, it is possible to use as a clue for searching for the cause of the failure.
【００５８】上述したように第２の実施形態によれば、
各中央処理装置１Ａ, １Ｂに故障記憶装置８Ａ, ８Ｂを
それぞれ設けたことによって、ＭＥ時素リレーに常時電
源を投入しておかなくとも、故障停止後の電源リセット
等による動作再開を防止でき、故障発生時には出力リレ
ー７を安全側に確実に制御することができる。これによ
り、ＭＥ時素リレーを動作させないときには電源を切る
ことができようになるため、消費電力の低減を図ること
も可能である。また、故障記憶装置８Ａ, ８Ｂには故障
の発生状態に応じたエラーコードが記憶されるため、故
障原因の解析を容易に行うことができる。更に、制御入
力を利用して電源回路51で生成された電源電圧がリセッ
ト回路52を介して中央処理装置１Ａ, １Ｂに供給される
構成としたことによって、マイコン等を用いない時素リ
レーからＭＥ時素リレーへの置き換えを容易にできると
いう効果もある。As described above, according to the second embodiment,
By providing each of the central processing units 1A and 1B with the failure storage devices 8A and 8B, it is possible to prevent the restart of the operation due to the power reset or the like after the failure stop, without always turning on the power to the ME relay. When a failure occurs, the output relay 7 can be reliably controlled to the safe side. As a result, the power can be turned off when the ME elementary relay is not operated, so that the power consumption can be reduced. Further, since the error storage device 8A, 8B stores an error code corresponding to the occurrence state of the failure, it is possible to easily analyze the cause of the failure. Further, the power supply voltage generated by the power supply circuit 51 using the control input is supplied to the central processing units 1A and 1B via the reset circuit 52. There is also an effect that replacement with a time element relay can be easily performed.
【００５９】尚、上述した第１、２の実施形態では、50
0 μs パルス端子11Ｂを割込み端子13Ａ,13 Ｂに接続
し、１msパルス端子12Ａを割込み端子14Ａ,14 Ｂに接
続する構成としたが、500 μs パルス端子11Ａを割込み
端子13Ａ,13 Ｂに接続し、１msパルス端子12Ｂ割込み
端子14Ａ,14 Ｂに接続する構成としても良い。また、
設定時素を500ms とし、パルス信号が出力される時間間
隔を500 μs 及び１msに設定したが、本発明の設定時素
及びパルス信号の出力間隔は、これに限らず適宜に設定
することができる。In the first and second embodiments described above, 50
Although the 0 μs pulse terminal 11B is connected to the interrupt terminals 13A and 13B and the 1 ms pulse terminal 12A is connected to the interrupt terminals 14A and 14B, the 500 μs pulse terminal 11A is connected to the interrupt terminals 13A and 13B. Alternatively, a connection may be made to the 1 ms pulse terminal 12B and the interrupt terminals 14A and 14B. Also,
The set time element is set to 500 ms, and the time interval at which the pulse signal is output is set to 500 μs and 1 ms. However, the set time element and the output interval of the pulse signal according to the present invention are not limited to this, and can be set appropriately. .
【００６０】[0060]
【発明の効果】以上説明したように、本発明のうちの請
求項１、２又は５に記載の発明は、第１及び第２中央処
理手段が、割込み信号に同期して互いの計時動作を監視
する構成としたことによって、従来の時素リレーのよう
に、２つの中央処理手段の動作を監視するための別個の
監視手段を設ける必要がなくなるため、簡略な構成の時
素リレーを実現できる。また、第１及び第２中央処理手
段が、自系の動作情報を他系に伝達して両系の動作情報
を基に時素経過信号を出力することによって、時素リレ
ーの詳細な動作チェックが行われるため、信頼度の向上
を図ることができる。As described above, according to the first, second or fifth aspect of the present invention, the first and second central processing means perform the timing operation of each other in synchronization with the interrupt signal. With the configuration for monitoring, unlike the conventional timepiece relay, there is no need to provide separate monitoring means for monitoring the operation of the two central processing means, so that a simple timepiece relay can be realized. . Further, the first and second central processing means transmit the operation information of the own system to the other system and output a time element elapsed signal based on the operation information of both systems, thereby checking the detailed operation of the time element relay. Is performed, the reliability can be improved.
【００６１】請求項３に記載の発明は、請求項１、２又
は５に記載の発明の効果に加えて、不揮発性の故障記憶
手段を設けたことによって、時素リレーに常時電源を投
入しておかなくとも、故障停止後の再起動による計時動
作再開を防止できるため、故障発生時には出力リレーを
安全側に確実に制御することができる。これにより、時
素リレーを動作させないときには電源を切ることができ
ようになるため、消費電力の低減を図ることも可能であ
る。また、故障記憶手段には故障発生に関する情報が記
憶されるため、故障原因の解析を容易に行うことができ
る。According to a third aspect of the present invention, in addition to the effects of the first, second, or fifth aspect of the present invention, the provision of the non-volatile failure storage means allows the time element relay to be always powered on. Even if it is not necessary, the restart of the timekeeping operation due to the restart after the failure is stopped can be prevented, so that the output relay can be reliably controlled to the safe side when a failure occurs. As a result, the power supply can be turned off when the time element relay is not operated, so that the power consumption can be reduced. Further, since information relating to the occurrence of a failure is stored in the failure storage means, the cause of the failure can be easily analyzed.
【００６２】請求項４に記載の発明は、上記の発明の効
果に加えて、制御入力を利用して電源電圧を生成する電
源電圧生成手段を設けたことによって、マイコン等を用
いない時素リレーから本時素リレーへの置き換えを容易
に行うことができる。According to a fourth aspect of the present invention, in addition to the effects of the above-mentioned invention, a power supply voltage generating means for generating a power supply voltage using a control input is provided, so that a time element relay which does not use a microcomputer or the like is provided. Can be easily replaced with the elementary relay.
【図１】本発明に係る第１の実施形態のＭＥ時素リレー
の構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an ME elementary relay according to a first embodiment of the present invention.
【図２】同上第１の実施形態の中央処理装置の構成を示
す図である。FIG. 2 is a diagram showing a configuration of a central processing unit of the first embodiment.
【図３】同上第１の実施形態のリレー駆動部の構成を示
すブロック図である。FIG. 3 is a block diagram illustrating a configuration of a relay drive unit according to the first embodiment.
【図４】同上第１の実施形態の動作モードを説明する図
である。FIG. 4 is a diagram illustrating an operation mode of the first embodiment.
【図５】同上第１の実施形態の主動作を説明するフロー
チャートである。FIG. 5 is a flowchart illustrating a main operation of the first embodiment.
【図６】同上第１の実施形態のイニシャル処理を説明す
るフローチャートである。FIG. 6 is a flowchart illustrating an initial process according to the first embodiment;
【図７】同上第１の実施形態の500 μs 割込み処理を説
明するフローチャートである。FIG. 7 is a flowchart illustrating a 500 μs interrupt process according to the first embodiment;
【図８】同上第１の実施形態の処理を説明するフロー
チャートである。FIG. 8 is a flowchart illustrating a process according to the first embodiment.
【図９】同上第１の実施形態の１ms割込み処理を説明す
るフローチャートである。FIG. 9 is a flowchart illustrating 1 ms interrupt processing according to the first embodiment;
【図１０】同上第１の実施形態の処理を説明するフロ
ーチャートである。FIG. 10 is a flowchart illustrating a process according to the first embodiment.
【図１１】同上第１の実施形態の各処理内容に対応した
動作の概要を説明す図である。FIG. 11 is a diagram illustrating an outline of an operation corresponding to each processing content of the first embodiment.
【図１２】本発明に係る第２の実施形態のＭＥ時素リレ
ーの構成を示すブロック図である。FIG. 12 is a block diagram illustrating a configuration of an ME elementary relay according to a second embodiment of the present invention.
【図１３】従来のＭＥ時素リレーの構成を示すブロック
図である。FIG. 13 is a block diagram showing a configuration of a conventional ME elementary relay.
１Ａ，１Ｂ 中央処理装置 ２Ａ，２Ｂ 発振器 ３Ａ，３Ｂ 設定部 ４ 制御入力回路 ５，51 電源回路 ６ リレー駆動部 ７ 出力リレー ８Ａ，８Ｂ 故障記憶装置 11Ａ，11Ｂ 500 μs パルス端子 12Ａ，12Ｂ １msパルス端子 13Ａ，13Ｂ 割込み端子 14Ａ，14Ｂ 割込み端子 15Ａ，15Ｂ 自系データ出力端子 16Ａ，16Ｂ 他系データ入力端子 52 リセット回路 61 演算結果比較回路 62 リレードライバ 1A, 1B Central processing unit 2A, 2B Oscillator 3A, 3B Setting unit 4 Control input circuit 5, 51 Power supply circuit 6 Relay drive unit 7 Output relay 8A, 8B Fault storage device 11A, 11B 500 μs Pulse terminal 12A, 12B 1ms pulse terminal 13A, 13B Interrupt terminal 14A, 14B Interrupt terminal 15A, 15B Own system data output terminal 16A, 16B Other system data input terminal 52 Reset circuit 61 Calculation result comparison circuit 62 Relay driver
フロントページの続き (72)発明者 岡本 正三 埼玉県浦和市上木崎１丁目13番８号 日本 信号株式会社与野事業所内 (72)発明者 高野 利男 埼玉県浦和市上木崎１丁目13番８号 日本 信号株式会社与野事業所内Continued on the front page (72) Inventor Shozo Okamoto 1-13-8 Kamikizaki, Urawa-shi, Saitama Japan Signaling Company Yono Works (72) Inventor Toshio Takano 1-13-8 Kamikizaki, Urawa-shi, Saitama Japan Inside the Signal Corporation Yono Office
Claims (5)
じて時素のカウントを開始して設定時素の経過を示す時
素経過信号をそれぞれ出力する第１及び第２中央処理手
段と、該第１及び第２中央処理手段からそれぞれ出力さ
れる前記時素経過信号の入力に応じてリレー制御信号を
生成するリレー制御手段と、前記リレー制御信号により
接点出力が制御される出力リレーと、を備えた時素リレ
ーにおいて、 前記第１及び第２中央処理手段が、各々の計時動作に基
いて、前記設定時素より短い時間間隔で交互に割込み信
号を発生し、該割込み信号に同期して互いの計時動作が
正常であることを監視し、且つ、前記割込み信号に同期
して少なくとも時素のカウント値を含む自系の動作情報
を他系に伝達し、両系の動作情報が一致することを確認
して前記時素経過信号を出力する構成としたことを特徴
とする時素リレー。A first and a second central processing means for individually performing a normal clock operation, starting a time element count in response to a control input, and outputting a time element elapsed signal indicating the elapse of a set time element, respectively; A relay control means for generating a relay control signal in response to the input of the time elapsed signal output from the first and second central processing means, and an output relay whose contact output is controlled by the relay control signal. Wherein the first and second central processing means alternately generate an interrupt signal at a shorter time interval than the set time element based on the respective timing operations, and synchronize with the interrupt signal. To monitor that the timing operation of each other is normal, and transmit the operation information of the own system including at least the count value of the time element to the other system in synchronization with the interrupt signal. Make sure they match A time element relay, wherein the time element elapsed signal is output.
号発生手段から発生する一定周期のクロック信号を基に
計時動作を行い、前記第２中央処理手段が、第２クロッ
ク信号発生手段から発生する一定周期のクロック信号を
基に計時動作を行うことを特徴とする請求項１記載の時
素リレー。2. The first central processing means performs a timing operation based on a clock signal having a constant period generated from the first clock signal generating means, and the second central processing means performs a time counting operation from the second clock signal generating means. 2. The timepiece relay according to claim 1, wherein the timekeeping operation is performed based on a generated clock signal having a constant period.
た故障発生に関する情報を記憶する不揮発性の故障記憶
手段を備え、起動時に、前記第１及び第２中央処理手段
が、前記故障記憶手段の記憶情報を読み込み、前記故障
発生に関する情報を認識すると、各々の計時動作を停止
する構成としたことを特徴とする請求項１又は２記載の
時素リレー。3. The system according to claim 1, further comprising a nonvolatile failure storage unit for storing information relating to the occurrence of the failure detected by the first and second central processing units, wherein the first and second central processing units are configured to store the failure information at the time of startup. 3. The timepiece relay according to claim 1, wherein the time information is stored in a storage means, and when the information regarding the occurrence of the failure is recognized, each time measurement operation is stopped.
電源電圧を前記制御入力から生成する電源電圧生成手段
を備えて構成されたことを特徴とする請求項１〜３のい
ずれか１つに記載の時素リレー。4. A power supply voltage generating means for generating a power supply voltage for driving said first and second central processing means from said control input. The time element relay described in one.
れ割込み信号を出力可能な第１及び第２割込み信号出力
端子と、割込み信号を入力可能な第１及び第２割込み信
号入力端子と、前記自系の動作情報を出力する自系デー
タ出力端子と、他系からの前記動作情報を入力する他系
データ入力端子と、を有し、前記第１中央処理手段の第
１割込み信号出力端子が、前記第１及び第２中央処理手
段の第１割込み信号入力端子にそれぞれ接続され、前記
第２中央処理手段の第２割込み信号出力端子が、前記第
１及び第２中央処理手段の第２割込み信号入力端子にそ
れぞれ接続されて、前記第１中央処理手段の第１割込み
信号出力端子及び前記第２中央処理手段の第２割込み信
号出力端子から前記時間間隔で交互に前記割込み信号が
出力されることを特徴とする請求項１〜４のいずれか１
つに記載の時素リレー。5. The first and second central processing means include first and second interrupt signal output terminals each capable of outputting an interrupt signal, and first and second interrupt signal input terminals capable of receiving an interrupt signal. A self-system data output terminal for outputting the operation information of the self-system, and a other-system data input terminal for inputting the operation information from another system, wherein a first interrupt signal output of the first central processing means is provided. A terminal is connected to a first interrupt signal input terminal of the first and second central processing means, respectively, and a second interrupt signal output terminal of the second central processing means is connected to a first interrupt signal input terminal of the first and second central processing means. 2 interrupt signal output terminals of the first central processing means and the second interrupt signal output terminal of the second central processing means are connected to the interrupt signal input terminals, respectively, and the interrupt signals are output alternately at the time intervals. To be Any of claims 1 to 4, symptom 1
The time element relay described in one.
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