JPH10229051A - Gallium-nitrogen semiconductor device and manufacture thereof - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an electrode which is loaded in ohmic contact condition on an n or p-type of GaN semiconductor layer, and its formation method. SOLUTION: In the case of an n-type electrode, it is loaded on an n-type GaN semiconductor layer 2 through a coexistent layer B1 of Sn and In or a coexistent region B1 of Si and In, which includes at least one kind selected from among the group of W, Cr, Ti, and Mo and is made on the surface layer of the n-type GaN semiconductor layer 2. In the case of a p-type electrode, it is loaded on a p-type GaN semiconductor layer through a coexistent layer of Zn and In or a coexistent region of Mg and In, which includes at least one kind selected from the group of W and Ti and is made on the surface layer of the p-type GaN semiconductor layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はＧａＮ系半導体装置
とその製造方法に関し、更に詳しくは、ｎ型（またはｐ
型）電極とそれぞれが装荷されているｎ型（またはｐ
型）ＧａＮ系半導体層との間で良好なオーミック接触を
実現していて、そのためＧａＮ系半導体を用いた各種デ
バイスの確実な製造を可能にするＧａＮ系半導体装置と
その製造方法に関する。The present invention relates to a GaN-based semiconductor device and a method of manufacturing the same, and more particularly, to an n-type (or p-type) semiconductor device.
Type) electrodes and n-type (or p-type) loaded with each
The present invention relates to a GaN-based semiconductor device which achieves good ohmic contact with a GaN-based semiconductor layer, and thus can reliably manufacture various devices using a GaN-based semiconductor, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】例えばＧａＡｓ系のIII−Ｖ族化合物半
導体を用いてヘテロバイポーラトランジスタ（ＨＢＴ）
を製造することが試みられている。その場合には、ま
ず、例えばＭＯＣＶＤ法を適用することにより、半絶縁
性のＧａＡｓ基板の上に所定組成のＧａＡｓ系半導体を
エピタキシャル成長させて所望層構造のデバイス前駆体
を製造する。そして、得られたデバイス前駆体における
ｎ型ＧａＡｓ系半導体層の所定個所にはｎ型電極である
エミッタ電極とコレクタ電極がそれぞれ装荷され、また
ｐ型ＧａＡｓ系半導体層の所定個所にはｐ型電極である
ベース電極が装荷される。2. Description of the Related Art For example, a hetero bipolar transistor (HBT) using a GaAs III-V compound semiconductor.
Has been attempted. In this case, first, a device precursor having a desired layer structure is manufactured by epitaxially growing a GaAs-based semiconductor having a predetermined composition on a semi-insulating GaAs substrate, for example, by applying the MOCVD method. An emitter electrode and a collector electrode, which are n-type electrodes, are respectively loaded at predetermined locations of the n-type GaAs-based semiconductor layer in the obtained device precursor, and a p-type electrode is disposed at predetermined locations of the p-type GaAs-based semiconductor layer. Is loaded.

【０００３】例えば、ｎ型電極を装荷する場合には、前
記したデバイス前駆体の全面にプラズマＣＶＤ装置など
を用いてＳｉＯ₂膜のようなマスクを形成したのちホト
リソグラフィーや化学エッチング法などによりｎ型Ｇａ
Ａｓ系半導体層における電極装荷予定個所の部分を被覆
するマスクを除去し、ついで露出した電極装荷予定個所
にｎ型電極の材料を例えば真空蒸着する。For example, when an n-type electrode is loaded, a mask such as an SiO ₂ film is formed on the entire surface of the device precursor by using a plasma CVD apparatus or the like, and then n-type is formed by photolithography or chemical etching. Type Ga
The mask covering the portion where the electrode is to be loaded in the As-based semiconductor layer is removed, and then the material of the n-type electrode is vacuum-deposited on the exposed portion where the electrode is to be loaded.

【０００４】このときの主要な問題は、ｎ型電極とｎ型
ＧａＡｓ系半導体層との間ではオーミック接触が実現し
ていることであり、そのためには、ｎ型電極の材料とし
て、その仕事関数（φｓ）がｎ型ＧａＡｓ系半導体の仕
事関数（φｍ）よりも大きくなる材料を選択することが
必要である。通常、ｎ型電極の材料としては、ＡｕＧｅ
／Ａｕが使用され、またエミッタ電極にはＡｌ、コレク
タ電極にはＡｕ／Ｃｒを使用することもある。A major problem at this time is that an ohmic contact is realized between the n-type electrode and the n-type GaAs-based semiconductor layer. It is necessary to select a material whose (φs) is larger than the work function (φm) of the n-type GaAs-based semiconductor. Usually, AuGe is used as the material of the n-type electrode.
/ Au is used, and the emitter electrode may be made of Al and the collector electrode may be made of Au / Cr.

【０００５】ｐ型電極をｐ型ＧａＡｓ系半導体層に装荷
するときも、上記したと同様の方法が適用される。そし
て、ｐ型電極とｐ型ＧａＡｓ系半導体層との間でオーミ
ック接触を実現するためには、上記したと逆に、それぞ
れの間ではφｍ＞φｓであることが必要となる。通常、
ｐ型電極の材料としては、例えば、Ａｕ／Ｚｎ／Ａｕ／
やＡｌ／Ｃｒなどが使用されている。When a p-type electrode is loaded on a p-type GaAs-based semiconductor layer, the same method as described above is applied. Then, in order to realize ohmic contact between the p-type electrode and the p-type GaAs-based semiconductor layer, it is necessary to satisfy φm> φs between them, contrary to the above. Normal,
As a material for the p-type electrode, for example, Au / Zn / Au /
And Al / Cr are used.

【０００６】しかしながら、上記した各電極の材料には
次のような問題がある。例えばＡｌの場合には、デバイ
スを６００℃以上の温度で作動させると、Ａｌは溶融し
てしまい、結局、電極としての機能を喪失する。またＡ
ｕの場合にも、デバイスを５００℃以上の温度で高温作
動させると、当該Ａｕの半導体層への拡散が進んで同じ
く電極としての機能を喪失する。However, the above-mentioned materials for the respective electrodes have the following problems. For example, in the case of Al, when the device is operated at a temperature of 600 ° C. or higher, the Al melts and eventually loses its function as an electrode. A
In the case of u, when the device is operated at a high temperature of 500 ° C. or higher, the diffusion of the Au into the semiconductor layer proceeds, and the function of the electrode is also lost.

【０００７】ところで、上記したＧａＡｓ系半導体と同
じようにIII−Ｖ族化合物半導体に所属し、一般式：Ｉ
ｎxＡｌyＧａ1-x-yＮ（０≦Ｘ＜１，０≦Ｙ＜１）で示
されるＧａＮ系半導体は、その禁止帯幅が大きく、かつ
直接遷移型であるため、発光ダイオードやレーザダイオ
ードなどの発光素子、ホトダイオードやホトトランジス
タなどの受光素子、更には電界効果トランジスタや前記
したＨＢＴなどの電子デバイスの材料として注目されて
いる。Incidentally, as in the above-mentioned GaAs-based semiconductor, it belongs to the group III-V compound semiconductor and has the general formula: I
A GaN-based semiconductor represented by nxAlyGa1-x-yN (0 ≦ X <1, 0 ≦ Y <1) has a large band gap and is a direct transition type, so that a light-emitting element such as a light-emitting diode or a laser diode is used. Attention has been focused on light-receiving elements such as photodiodes and phototransistors, as well as materials for electronic devices such as field-effect transistors and the above-described HBTs.

【０００８】このＧａＮ系半導体を用いて上記した各種
の電子デバイスを製造する場合にも、ＧａＮ系半導体層
の所定個所に電極を装荷することが必要になる。とく
に、ＨＢＴを製造する場合には、それが同一基板上に集
積されたｐｎ接合型のデバイスであるため、ｎ型ＧａＮ
系半導体層とｐ型ＧａＮ系半導体層のそれぞれの表層部
に、ｎ型電極（エミッタ電極とコレクタ電極）およびｐ
型電極（ベース電極）をオーミック接触状態で装荷しな
ければならないことになる。[0008] In the case of manufacturing the above-mentioned various electronic devices using the GaN-based semiconductor, it is necessary to load electrodes at predetermined positions of the GaN-based semiconductor layer. In particular, when manufacturing an HBT, since it is a pn junction type device integrated on the same substrate, n-type GaN
An n-type electrode (emitter electrode and collector electrode) and a p-type GaN-based semiconductor layer
The mold electrode (base electrode) must be loaded in ohmic contact.

【０００９】しかしながら、ＧａＮ系半導体の量子化学
的な物性はいまだ完全に解明されているわけではないの
で、オーミック接触状態を実現するための必要条件であ
るφｍ＜φｓ（ｎ型電極の場合）、またはφｍ＞φｓ
（ｐ型電極の場合）を満足する電極材料については、試
行錯誤で探索されているという現状にある。現在までの
ところ、ＧａＮ系半導体層に装荷される電極材料の先行
技術に関しては、次のようなものを代表例としてあげる
ことができる。However, since the quantum chemical properties of the GaN-based semiconductor have not been completely elucidated yet, φm <φs (in the case of an n-type electrode), which is a necessary condition for realizing an ohmic contact state, Or φm> φs
An electrode material that satisfies (in the case of a p-type electrode) is currently being searched for by trial and error. Up to now, the following can be mentioned as typical examples of the prior art of the electrode material loaded on the GaN-based semiconductor layer.

【００１０】例えば、特開平７−４５８６７号公報に
は、ｎ型ＧａＮ半導体層のｎ型電極として、ＴｉとＡｌ
の合金から成る合金膜またはＴｉ単独層とＡｌ単独層を
積層した構造の多層膜が開示されている。また、特開平
６−２７５８６８号公報には、ｐ型ＧａＮ系半導体層の
ｐ型電極として、Ｃｒおよび／またはＮｉを含む合金を
ｐ型ＧａＮ系半導体層に付着せしめたのち全体をアニー
リングして形成したものが開示されている。For example, Japanese Patent Application Laid-Open No. 7-45867 discloses that Ti and Al are used as n-type electrodes of an n-type GaN semiconductor layer.
Or a multilayer film having a structure in which a Ti-only layer and an Al-only layer are laminated. Japanese Patent Application Laid-Open No. 6-275868 discloses that a p-type GaN-based semiconductor layer is formed by attaching an alloy containing Cr and / or Ni to a p-type GaN-based semiconductor layer and then annealing the whole. Is disclosed.

【００１１】[0011]

【発明が解決しようとする課題】本発明は、ｎ型および
ｐ型のＧａＮ系半導体層にそれとの間でオーミック接触
を確保した状態で装荷されており、そしてデバイスの高
温作動時においても電極としての機能を喪失することの
ない電極が装荷されているＧａＮ系半導体装置とその製
造方法の提供を目的とする。SUMMARY OF THE INVENTION According to the present invention, n-type and p-type GaN-based semiconductor layers are loaded with an ohmic contact therebetween, and are used as electrodes even when the device is operated at a high temperature. It is an object of the present invention to provide a GaN-based semiconductor device loaded with an electrode that does not lose the function of the GaN-based semiconductor device and a method of manufacturing the same.

【００１２】[0012]

【課題を解決するための手段】上記した目的を達成する
ために、本発明においては、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群
から選ばれる少なくとも１種を含むｎ型電極が、ｎ型Ｇ
ａＮ系半導体層の表層部に形成されたＳｎとＩｎとの共
存領域またはＳｉとＩｎとの共存領域を介して前記ｎ型
ＧａＮ系半導体層に装荷されていることを特徴とするＧ
ａＮ系半導体装置（以下、ｎ型装置という）、とくに、
前記ＳｎとＩｎとの共存領域におけるＳｎ濃度とＩｎ濃
度が、それぞれ、１×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3
以上であり、また、前記ＳｉとＩｎとの共存領域におけ
るＳｉ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以
上、１×１０¹⁸cm^-3以上であるＧａＮ系半導体装置が提
供される。According to the present invention, an n-type electrode including at least one selected from the group consisting of W, Cr, Ti, and Mo is an n-type G electrode.
G is loaded on the n-type GaN-based semiconductor layer via a coexistence region of Sn and In or a coexistence region of Si and In formed in a surface portion of the aN-based semiconductor layer.
aN-based semiconductor devices (hereinafter referred to as n-type devices), especially
The Sn concentration and the In concentration in the coexistence region of Sn and In are respectively 1 × 10 ¹⁹ cm ⁻³ or more and 1 × 10 ¹⁸ cm ^−3.
And a GaN-based semiconductor device in which the Si concentration and the In concentration in the coexistence region of Si and In are 1 × 10 ¹⁹ cm ⁻³ or more and 1 × 10 ¹⁸ cm ⁻³ or more, respectively. You.

【００１３】また、本発明においては、ｎ型ＧａＮ系半
導体層の電極装荷予定個所に、Ｓｎ層とＩｎ層とから成
る積層体もしくはＳｎ−Ｉｎ合金層、または、Ｓｉ層と
Ｉｎ層とから成る積層体もしくはＳｉ−Ｉｎ合金層を成
膜する工程；前記層の上に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群
から選ばれる少なくとも１種を含む薄膜体を成膜する工
程；および、全体を加熱して前記層の構成材料を前記ｎ
型ＧａＮ系半導体層に熱拡散させる工程；を備えている
ことを特徴とするＧａＮ系半導体装置の製造方法（以
下、ｎ型装置の第１製造方法という）と、ｎ型ＧａＮ系
半導体をエピタキシャル成長させてｎ型ＧａＮ系半導体
層を成膜する際に、少なくとも表面層における電極装荷
予定個所を形成するときには、ＳｎとＩｎ、またはＳｉ
とＩｎをドーピングしてＳｎとＩｎとの共存領域または
ＳｉとＩｎとの共存領域を形成する工程；および、前記
共存領域の上に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選ばれ
る少なくとも１種を含むｎ型電極を形成する工程；を備
えていることを特徴とするＧａＮ系半導体装置の製造方
法（以下、ｎ型装置の第２製造方法という）が提供され
る。Further, in the present invention, a laminate composed of a Sn layer and an In layer or a Sn—In alloy layer, or a Si layer and an In layer is provided at a place where an electrode is to be loaded on the n-type GaN-based semiconductor layer. Forming a laminated body or a Si—In alloy layer; forming a thin film including at least one selected from the group consisting of W, Cr, Ti, and Mo on the layer; and heating the whole And the constituent material of the layer is n
A method of manufacturing a GaN-based semiconductor device (hereinafter referred to as a first manufacturing method of an n-type device), and a step of epitaxially growing the n-type GaN-based semiconductor. When forming an n-type GaN-based semiconductor layer by using the method described above, when forming at least the electrode loading scheduled portion on the surface layer, Sn and In or Si
Forming a coexistence region of Sn and In or a coexistence region of Si and In by doping with Co and In; and at least one selected from the group consisting of W, Cr, Ti, and Mo on the coexistence region. Forming a n-type electrode including: a method of manufacturing a GaN-based semiconductor device (hereinafter, referred to as a second method of manufacturing an n-type device).

【００１４】更に、本発明においては、Ｗ，Ｔｉの群か
ら選ばれる少なくとも１種を含むｐ型電極が、ｐ型Ｇａ
Ｎ系半導体層の表層部に形成されたＺｎとＩｎとの共存
領域またはＭｇとＩｎとの共存領域を介して前記ｐ型Ｇ
ａＮ系半導体層に装荷されていることを特徴とするＧａ
Ｎ系半導体装置（以下、ｐ型装置という）、とくに、前
記ＺｎとＩｎとの共存領域におけるＺｎ濃度とＩｎ濃度
が、それぞれ、１×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3以
上であり、また、前記ＭｇとＩｎとの共存領域における
Ｍｇ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以
上、１×１０¹⁸cm ^-3以上であるＧａＮ系半導体装置が提
供される。Further, in the present invention, the group consisting of W and Ti
P-type electrode containing at least one selected from the group consisting of p-type Ga
Coexistence of Zn and In formed on the surface of the N-based semiconductor layer
Through the region or the coexistence region of Mg and In
Ga loaded on an aN-based semiconductor layer
N-type semiconductor devices (hereinafter referred to as p-type devices), especially
Zn concentration and In concentration in the coexistence region of Zn and In
But 1 × 10¹⁹cm^-3Above 1 × 10¹⁸cm^-3Less than
And in the coexistence region of Mg and In
When the Mg concentration and the In concentration are 1 × 10¹⁹cm^-3Less than
Above, 1 × 10¹⁸cm ^-3The GaN-based semiconductor device
Provided.

【００１５】また、本発明においては、ｐ型ＧａＮ系半
導体層の電極装荷予定個所に、Ｚｎ層とＩｎ層とから成
る積層体もしくはＺｎ−Ｉｎ合金層、または、Ｍｇ層と
Ｉｎ層とから成る積層体もしくはＭｇ−Ｉｎ合金層を成
膜する工程； 前記層の上に、Ｗ，Ｔｉの群から選ばれ
る少なくとも１種を含むｐ型電極を形成する工程；およ
び、全体を加熱して前記層の構成材料を前記ｐ型ＧａＮ
系半導体層に熱拡散させる工程；を備えていることを特
徴とするＧａＮ系半導体装置の製造方法（以下、ｐ型装
置の第１製造方法という）と、ｐ型ＧａＮ系半導体をエ
ピタキシャル成長させてｐ型ＧａＮ系半導体層を成膜す
る際に、少なくとも表面層における電極装荷予定個所を
形成するときには、ＺｎとＩｎ、またはＭｇとＩｎをド
ーピングしてＺｎとＩｎとの共存領域またはＭｇとＩｎ
との共存領域を形成する工程；および、前記共存領域の
上に、Ｗ，Ｔｉの群から選ばれる少なくとも１種を含む
ｐ型電極を形成する工程；を備えていることを特徴とす
るＧａＮ系半導体層装置の製造方法（以下、ｐ型装置の
第２製造方法という）が提供される。Further, in the present invention, a laminate composed of a Zn layer and an In layer or a Zn—In alloy layer, or a Mg layer and an In layer is provided at a place where an electrode is to be loaded on the p-type GaN-based semiconductor layer. A step of forming a laminate or an Mg-In alloy layer; a step of forming a p-type electrode containing at least one selected from the group consisting of W and Ti on the layer; and heating the entire layer to form the layer Is made of the p-type GaN
A method of manufacturing a GaN-based semiconductor device (hereinafter referred to as a first manufacturing method of a p-type device), which includes a step of thermally diffusing a p-type GaN-based semiconductor into a p-type GaN-based semiconductor. When forming the GaN-based semiconductor layer, at least the portion where the electrode is to be loaded on the surface layer is formed, Zn and In or Mg and In are doped to coexist the Zn and In region or Mg and In.
Forming a p-type electrode including at least one selected from the group consisting of W and Ti on the coexisting region. A method for manufacturing a semiconductor layer device (hereinafter, referred to as a second method for manufacturing a p-type device) is provided.

【００１６】[0016]

【発明の実施の形態】まず、本発明のｎ型装置につき、
その１例を示す図１に基づいて説明する。図１におい
て、ｎ型電極１は、エピタキシャル成長法で成膜された
ｎ型ＧａＮ系半導体層２の所定個所に装荷されている。
ｎ型電極１は、それを構成する材料が、Ｗ（融点：３３
８２℃），Ｃｒ（融点：１９０５℃），Ｔｉ（融点：１
８００℃），Ｍｏ（融点：２６２２℃）の１種または２
種以上を含んでおり、通常、厚みが２００〜３００nm程
度の薄膜体の形状をしている。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, an n-type device according to the present invention will be described.
An example will be described with reference to FIG. In FIG. 1, an n-type electrode 1 is loaded on a predetermined portion of an n-type GaN-based semiconductor layer 2 formed by an epitaxial growth method.
The material constituting the n-type electrode 1 is W (melting point: 33).
82 ° C), Cr (melting point: 1905 ° C), Ti (melting point: 1)
800 ° C.), Mo (melting point: 2622 ° C.) or 2
It contains at least one species, and is usually in the form of a thin film having a thickness of about 200 to 300 nm.

【００１７】具体的には、Ｗ，Ｃｒ，Ｔｉ，Ｍｏのいず
れか１種から成る単独層であってもよく、また、これら
金属の２種以上から成る合金の単独層であってもよく、
更には、図２で示したように、例えばＷとＣｒのように
異なる材料の薄層１ａ，１ｂを交互に積層して成る積層
構造であってもよい。一般にＧａＮ系半導体デバイスを
高温作動させる場合であっても、その作動温度は１００
０℃以下に制御される。それより高い温度で作動させる
と、ＧａＮ系半導体それ自体の熱分解が始まりデバイス
機能を喪失するからである。したがって、このｎ型電極
１の場合、その融点はデバイスの作動限界温度より超か
に高く、高温下でのデバイスの作動時に溶融したり拡散
したりする挙動を示さないので電極としての機能を喪失
することはない。Specifically, it may be a single layer composed of any one of W, Cr, Ti, and Mo, or a single layer composed of an alloy composed of two or more of these metals.
Further, as shown in FIG. 2, a laminated structure in which thin layers 1a and 1b of different materials such as W and Cr are alternately laminated may be used. Generally, even when operating a GaN-based semiconductor device at a high temperature, the operating temperature is 100 ° C.
It is controlled to 0 ° C. or less. This is because, when the GaN-based semiconductor is operated at a higher temperature, thermal decomposition of the GaN-based semiconductor itself starts and the device function is lost. Therefore, in the case of the n-type electrode 1, its melting point is much higher than the operation limit temperature of the device, and the device does not behave as melting or diffusing when the device is operated at a high temperature. I will not do it.

【００１８】このｎ型電極１は、ｎ型ＧａＮ系半導体層
２の表層部２Ａに後述するような方法で形成されたＳｎ
とＩｎとの共存領域またはＳｉとＩｎとの共存領域（こ
れらを共存領域Ｂ１として図１に示す）を介して装荷さ
れている。この共存領域Ｂ１が介在することにより、ｎ
型電極１とｎ型ＧａＮ系半導体層２の間では両者の密着
性は良好であり、かつ、良好なオーミック接触状態が実
現されている。This n-type electrode 1 is formed on a surface layer 2A of an n-type GaN-based semiconductor layer 2 by a Sn layer formed by a method described later.
It is loaded through a coexistence region of Si and In or a coexistence region of Si and In (these are shown in FIG. 1 as a coexistence region B1). With the coexistence region B1 interposed, n
The adhesion between the mold electrode 1 and the n-type GaN-based semiconductor layer 2 is good, and a good ohmic contact state is realized.

【００１９】この共存領域Ｂ１は、図１と図２で示した
ように、ｎ型ＧａＮ系半導体層２の表層部２Ａにおい
て、ｎ型電極１の直下にある厚み（ｔ）で部分的に形成
されていてもよく、また図３で示したように、ある厚み
（ｔ）をもって表層部２Ａの全体に形成されていてもよ
い。更には、ｎ型ＧａＮ系半導体層２の全体が共存領域
Ｂ１になっていてもよい。As shown in FIGS. 1 and 2, the coexistence region B1 is partially formed in the surface portion 2A of the n-type GaN-based semiconductor layer 2 with a thickness (t) immediately below the n-type electrode 1. Alternatively, as shown in FIG. 3, it may be formed over the entire surface portion 2A with a certain thickness (t). Further, the entire n-type GaN-based semiconductor layer 2 may be the coexistence region B1.

【００２０】この共存領域Ｂ１は、組成的には、Ｓｎと
Ｉｎとが共存する領域（以下、第１の共存領域という）
であるか、またはＳｉとＩｎとが共存する領域（以下、
第２の共存領域という）であるかの２種類をもって構成
されている。そして、第１の共存領域の場合、Ｓｎ濃度
は平均して１×１０¹⁹cm^-3以上で、かつＩｎ濃度は平均
して１×１０¹⁸cm^-3以上になっており、また、第２の共
存領域の場合には、Ｓｉ濃度が平均して１×１０¹⁹cm^-3
以上で、かつＩｎ濃度は平均して１×１０¹⁸cm^-3以上に
なっている。The coexistence region B1 is composed of a region where Sn and In coexist (hereinafter, referred to as a first coexistence region).
Or a region where Si and In coexist (hereinafter, referred to as
(Referred to as a second coexistence area). In the case of the first coexistence region, the Sn concentration is 1 × 10 ¹⁹ cm ⁻³ or more on average, the In concentration is 1 × 10 ¹⁸ cm ⁻³ or more on average, and the second concentration is 2 × 10 ¹⁸ cm ⁻³ or more. In the case of the coexistence region, the Si concentration is 1 × 10 ¹⁹ cm ^{−3 on} average.
As described above, the In concentration is 1 × 10 ¹⁸ cm ⁻³ or more on average.

【００２１】この条件を満足していない場合には、第１
の共存領域および第２の共存領域に前記したｎ型電極１
を装荷しても両者の間では良好なオーミック接触状態が
得られない。しかしながら、ＳｎとＩｎまたはＳｉとＩ
ｎの濃度が過度に高くなると、その状態は、ＧａＮ系半
導体層２にとっては不純物の混在という事態と等値にな
るので第１の共存領域におけるＳｎとＩｎの濃度の上限
はそれぞれ５×１０²⁰cm^-3、１×１０²⁰cm^-3に、また第
２の共存領域におけるＳｉとＩｎの濃度の上限はそれぞ
れ５×１０²⁰cm^-3、１×１０²⁰cm^-3に制御することが好
ましい。If this condition is not satisfied, the first
N-type electrode 1 in the coexistence region and the second coexistence region
, A good ohmic contact state cannot be obtained between the two. However, Sn and In or Si and I
If the concentration of n becomes excessively high, the state becomes equivalent to the situation where impurities are mixed in the GaN-based semiconductor layer 2. Therefore, the upper limits of the concentrations of Sn and In in the first coexistence region are each 5 × 10 ^20. cm ⁻³ and 1 × 10 ²⁰ cm ⁻³ , and the upper limits of the concentrations of Si and In in the second coexistence region are preferably controlled to 5 × 10 ²⁰ cm ⁻³ and 1 × 10 ²⁰ cm ⁻³ , respectively. .

【００２２】このｎ型電極は次のようにして形成するこ
とができる。それを、共存領域Ｂ１が第１の共存領域で
ある場合を例にして説明する。最初にｎ型電極の第１形
成方法について説明する。この方法の場合は、まず、Ｍ
ＯＣＶＤ法やＭＢＥ法などの公知の成膜法で必要とする
他のエピタキシャル成長層を形成したのち、その最上層
にｎ型ＧａＮ系半導体をエピタキシャル成長させること
により電極を装荷すべきｎ型ＧａＮ系半導体層を成膜す
る。This n-type electrode can be formed as follows. This will be described with an example where the coexistence area B1 is the first coexistence area. First, a first method for forming an n-type electrode will be described. In this method, first, M
An n-type GaN-based semiconductor layer to be loaded with an electrode by forming another epitaxial growth layer required by a known film forming method such as an OCVD method or an MBE method and then epitaxially growing an n-type GaN-based semiconductor on the top layer. Is formed.

【００２３】ついで、図５で示したように、ｎ型半導体
ＧａＮ系半導体層２における電極装荷予定個所に、例え
ば真空蒸着法を適用してＳｎ層３ａとＩｎ層３ｂを積層
して積層体３を形成する。また、積層体３を形成するか
わりに、所定組成のＳｎ−Ｉｎ合金層を形成してもよ
い。なお、この工程では、上記した電極装荷個所以外の
ｎ型ＧａＮ系半導体層の表面をマスキングすることはい
うまでもない。Next, as shown in FIG. 5, the Sn layer 3a and the In layer 3b are laminated at the electrode loading planned portions of the n-type semiconductor GaN-based semiconductor layer 2 by applying, for example, a vacuum deposition method to form a laminate 3 To form Further, instead of forming the laminate 3, an Sn—In alloy layer having a predetermined composition may be formed. In this step, it goes without saying that the surface of the n-type GaN-based semiconductor layer other than the above-mentioned electrode loading portion is masked.

【００２４】ついで、形成された積層体３の上に、例え
ば真空蒸着法を適用することにより、Ｗ，Ｃｒ，Ｔｉ，
Ｍｏの１種または２種以上を含む電極１を成膜してデバ
イス前駆体にする（図５参照）。その後、得られたデバ
イス前駆体に対し加熱処理を施す。具体的には、５００
〜６００℃の温度域で２０〜６０分の加熱処理を行う。Next, on the formed laminated body 3, W, Cr, Ti,
An electrode 1 containing one or two or more types of Mo is formed into a device precursor (see FIG. 5). Thereafter, a heat treatment is performed on the obtained device precursor. Specifically, 500
A heat treatment is performed in a temperature range of ６００600 ° C. for 20 to 60 minutes.

【００２５】この加熱処理によって、積層体３を構成し
ているＳｎとＩｎは、その融点がそれぞれ２３1.９℃，
１５6.４℃と低い温度であるため、ｎ型ＧａＮ系半導体
層２の表面から内部に向かって２００〜３００Å程度の
深さまで熱拡散し、その結果、図１と図２で示したよう
に、ｎ型ＧａＮ系半導体層２の表層部２Ａは２００〜３
００Å程度の厚み（ｔ）を有する前記した第１の共存領
域Ｂ１に転化する。As a result of this heat treatment, the melting points of Sn and In constituting the laminate 3 are 231.9 ° C., respectively.
Since the temperature is as low as 156.4 ° C., it is thermally diffused from the surface of the n-type GaN-based semiconductor layer 2 toward the inside to a depth of about 200 to 300 °, and as a result, as shown in FIGS. The surface portion 2A of the n-type GaN-based semiconductor layer 2 is 200 to 3
It is converted into the first coexistence region B1 having a thickness (t) of about 00 °.

【００２６】なお、積層体３を形成するときに、Ｓｎ層
３ａの厚みとＩｎ層３ｂの厚みをそれぞれ変化させるこ
とにより、上記した加熱処理後に形成される第１の共存
領域Ｂ１におけるＳｎ濃度とＩｎ濃度を変えることがで
きる。また、Ｓｎ−Ｉｎ合金を用いる場合には、組成が
異なる合金を用いることによっても、第１の共存領域Ｂ
１におけるＳｎ濃度とＩｎ濃度を変化させることができ
る。When the laminate 3 is formed, by changing the thickness of the Sn layer 3a and the thickness of the In layer 3b, the Sn concentration in the first coexistence region B1 formed after the above-described heat treatment is reduced. The In concentration can be changed. In the case where an Sn—In alloy is used, the first coexistence region B can be formed by using alloys having different compositions.
1, the Sn concentration and the In concentration can be changed.

【００２７】例えば、第１の共存領域Ｂ１におけるＳｎ
濃度とＩｎ濃度を、それぞれ、１×１０¹⁹cm^-3以上、１
×１０¹⁸cm^-3以上にする場合には、Ｓｎ層３ａの厚みを
９０〜１１０Å、Ｉｎ層３ｂの厚みを１５〜３０Åに
し、全体として１００〜１４０Åの厚みにすることが好
ましい。なお、加熱処理時における加熱温度と加熱時間
との組み合わせによっても変化するが、前記した積層体
３の各成分の全てが加熱処理の過程でｎ型ＧａＮ系半導
体層２に熱拡散するわけではなく、一般に、ｎ型ＧａＮ
系半導体層２と隣接する位置の成分から選好的に熱拡散
していき、ｎ型電極１に隣接する成分は金属または合金
の状態で残置することもあるが、そのような場合であっ
ても、本発明では第１の共存領域が形成されたものとす
る。そして、その状態にある第１の共存領域であって
も、そこにおけるＳｎ濃度とＩｎ濃度の平均値をもって
本発明ではＳｎ濃度、Ｉｎ濃度という。For example, Sn in the first coexistence area B1
The concentration and the In concentration are set to 1 × 10 ¹⁹ cm ⁻³ or more, respectively.
When the thickness is 10 ¹⁸ cm ^-3 or more, it is preferable that the thickness of the Sn layer 3a is 90 to 110 °, the thickness of the In layer 3b is 15 to 30 °, and the total thickness is 100 to 140 °. It should be noted that although the temperature varies depending on the combination of the heating temperature and the heating time during the heat treatment, not all the components of the above-described stacked body 3 thermally diffuse to the n-type GaN-based semiconductor layer 2 during the heat treatment. , Generally n-type GaN
The components adjacent to the system semiconductor layer 2 are thermally diffused preferentially, and the components adjacent to the n-type electrode 1 may be left in a metal or alloy state. In the present invention, it is assumed that the first coexistence region is formed. In the present invention, the average value of the Sn concentration and the In concentration in the first coexistence region in that state is referred to as Sn concentration or In concentration in the present invention.

【００２８】次に、ｎ型装置の第２製造方法について説
明する。この方法の場合は、まず、ｎ型電極を装荷すべ
きｎ型ＧａＮ系半導体層をエピタキシャル成長法で形成
するときに、少なくとも電極装荷予定個所にＳｎとＩｎ
をドーピングする。そのとき、最初はｎ型ＧａＮ系半導
体のみをエピタキシャル成長させ、ついで図１〜図３で
示したような厚みｔの表層部２Ａを形成する時点からＳ
ｎとＩｎをドーピングして第１の共存領域にしてもよ
く、また、ＳｎとＩｎがドーピングされたｎ型ＧａＮ系
半導体層２がデバイス機能を阻害しないならば、ｎ型Ｇ
ａＮ系半導体のエピタキシャル成長時に最初からＳｎと
Ｉｎをドーピングして、図４で示したように、ｎ型Ｇａ
Ｎ系半導体層２の全体を第１の共存領域にしてもよい。Next, a second method for manufacturing an n-type device will be described. In this method, first, when an n-type GaN-based semiconductor layer on which an n-type electrode is to be loaded is formed by an epitaxial growth method, at least Sn and In are present at the electrode loading planned portions.
Doping. At that time, first, only the n-type GaN-based semiconductor is epitaxially grown, and then, from the time when the surface layer portion 2A having the thickness t as shown in FIGS.
The first coexistence region may be formed by doping n and In. If the n-type GaN-based semiconductor layer 2 doped with Sn and In does not impair the device function, the n-type G
During the epitaxial growth of the aN-based semiconductor, Sn and In are doped from the beginning, and as shown in FIG.
The entire N-type semiconductor layer 2 may be the first coexistence region.

【００２９】このようにして形成された第１の共存領域
に、例えば真空蒸着法を適用することにより、前記した
電極材料を成膜してデバイスにする。この場合には、ｎ
型装置の第１製造方法の場合とは異なり、加熱処理は必
ずしも必要ではないが、４００〜７００℃の温度域で５
〜３０分程度の加熱処理を行うと、ｎ型電極とｎ型Ｇａ
Ｎ系半導体層の表層部とのなじみがよくなって好適であ
る。By applying, for example, a vacuum deposition method to the thus formed first coexistence region, the above-mentioned electrode material is deposited into a device. In this case, n
Unlike the case of the first manufacturing method of the mold device, the heat treatment is not necessarily required, but the heat treatment is performed in a temperature range of 400 to 700 ° C.
When the heat treatment is performed for about 30 minutes, the n-type electrode and the n-type Ga
This is preferable because the familiarity with the surface layer portion of the N-based semiconductor layer is improved.

【００３０】なお、ＳｉとＩｎとが共存する第２の共存
領域の場合についても、上記したと同様の方法でｎ型電
極をｎ型ＧａＮ系半導体層の電極装荷予定個所に形成す
ることができる。次にｐ型装置について説明する。本発
明のｐ型装置は、そのｐ型電極の材料がＷまたは／およ
びＣｒから成り、エピタキシャル成長法で形成されたｐ
型ＧａＮ系半導体層の表層部に装荷されているというこ
とを除いては、ｎ型装置の場合と同じである。In the case of the second coexistence region where Si and In coexist, an n-type electrode can be formed at a portion where an electrode of the n-type GaN-based semiconductor layer is to be loaded by the same method as described above. . Next, the p-type device will be described. In the p-type device of the present invention, the material of the p-type electrode is made of W or / and Cr, and the p-type electrode is formed by epitaxial growth.
It is the same as the case of the n-type device except that it is loaded on the surface layer of the type GaN-based semiconductor layer.

【００３１】しかしながら、ｐ型電極が装荷されるｐ型
ＧａＮ系半導体層の表層部が、前記したｎ型ＧａＮ系半
導体層の場合と異なる。すなわち、ｐ型電極が装荷され
るべき表層部は、ＺｎとＩｎとが共存する領域（以下、
第３の共存領域という）、または、ＭｇとＩｎとが共存
する領域（以下、第４の共存領域という）のいずれかに
なっていることである。このような共存領域が介在して
ることにより、ｐ型電極とｐ型ＧａＮ系半導体層の間で
はオーミック接触状態が実現する。However, the surface portion of the p-type GaN-based semiconductor layer on which the p-type electrode is loaded is different from that of the above-described n-type GaN-based semiconductor layer. That is, the surface layer portion on which the p-type electrode is to be loaded is located in a region where Zn and In coexist (hereinafter, referred to as a region).
This is referred to as a third coexistence region) or a region where Mg and In coexist (hereinafter, referred to as a fourth coexistence region). The presence of such a coexistence region realizes an ohmic contact state between the p-type electrode and the p-type GaN-based semiconductor layer.

【００３２】このとき、第３の共存領域においては、Ｚ
ｎ濃度が１×１０¹⁹cm^-3以上でかつＩｎ濃度が１×１０
¹⁸cm^-3以上になっていること、また第４の共存領域にお
いては、Ｍｇ濃度が１×１０¹⁹cm^-3以上でかつＩｎ濃度
が１×１０¹⁸cm^-3以上になっていることが重要である。
そして、ｎ型装置の場合で説明したと同じ理由で、第３
の共存領域では、Ｚｎ濃度の上限が５×１０²⁰cm^-3、Ｉ
ｎ濃度の上限が１×１０²⁰cm^-3、また第４の共存領域で
は、Ｍｇ濃度の上限が５×１０²⁰cm^-3、Ｉｎ濃度の上限
が１×１０²⁰cm^-3に制限されることが好ましい。At this time, in the third coexistence area, Z
n concentration is 1 × 10 ¹⁹ cm ⁻³ or more and In concentration is 1 × 10
¹⁸ cm ⁻³ or more, and in the fourth coexistence region, the Mg concentration is 1 × 10 ¹⁹ cm ⁻³ or more and the In concentration is 1 × 10 ¹⁸ cm ⁻³ or more. is important.
Then, for the same reason as described for the n-type device,
In the coexistence region, the upper limit of the Zn concentration is 5 × 10 ²⁰ cm ⁻³ ,
The upper limit of the n concentration is 1 × 10 ²⁰ cm ⁻³ , and in the fourth coexistence region, the upper limit of the Mg concentration is 5 × 10 ²⁰ cm ⁻³ , and the upper limit of the In concentration is 1 × 10 ²⁰ cm ^−3. Is preferred.

【００３３】このｐ型装置は、ｎ型装置の場合について
説明したｎ型装置の第１製造方法および第２製造方法を
適用して形成することができる。すなわち、ｐ型装置の
第１製造方法においては、共存領域の形成材料として、
ＺｎとＩｎ、またはＭｇとＩｎを用いてデバイス前駆体
を製造したのち加熱処理を行えばよい。第３の共存領域
を形成する場合、Ｚｎの融点は４１９℃であるので、加
熱処理は、４５０〜７５０℃の温度域で５〜３０分行う
ことが好ましい。また第４の共存領域を形成する場合、
Ｍｇの融点は６５０℃であるので、加熱処理は、６５０
〜７５０℃の温度域で５〜３０分行うことが好適であ
る。This p-type device can be formed by applying the first and second manufacturing methods of the n-type device described for the n-type device. That is, in the first manufacturing method of the p-type device, as a material for forming the coexistence region,
After a device precursor is manufactured using Zn and In or Mg and In, heat treatment may be performed. In the case of forming the third coexistence region, the heat treatment is preferably performed in a temperature range of 450 to 750 ° C. for 5 to 30 minutes because the melting point of Zn is 419 ° C. When forming the fourth coexistence region,
Since the melting point of Mg is 650 ° C., the heat treatment is performed at 650 ° C.
It is preferable to carry out in a temperature range of up to 750 ° C. for 5 to 30 minutes.

【００３４】ｐ型装置の第２製造方法においては、エピ
タキシャル成長法でｐ型ＧａＮ系半導体層を形成する際
に、共存領域の形成時点でＺｎとＩｎ（第３の共存領域
の場合）またはＭｇとＩｎ（第４の共存領域の場合）を
ドーピングすればよい。そして、共存領域の形成後、そ
の上にｐ型電極を例えば真空蒸着して装荷すればよい。In the second method of manufacturing a p-type device, when forming a p-type GaN-based semiconductor layer by an epitaxial growth method, Zn and In (in the case of a third coexistence region) or Mg and In (in the case of the fourth coexistence region) may be doped. Then, after the coexistence region is formed, a p-type electrode may be loaded thereon by, for example, vacuum deposition.

【００３５】[0035]

【実施例】【Example】

実施例１，２、比較例１〜３ ＭＯＭＢＥ法でエピタキシャル成長させたｎ型ＧａＮ層
（ｎ型ドーパントはＳｉ）の表面に、真空蒸着法でＳｎ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表１で示すように変化させた。Examples 1 and 2 and Comparative Examples 1 to 3 On a surface of an n-type GaN layer (n-type dopant is Si) epitaxially grown by a MOMBE method, Sn was deposited by a vacuum evaporation method.
Layers and In layers were alternately laminated to form a laminate. At this time, the thickness of each layer was changed as shown in Table 1.

【００３６】ついで、積層体の上に、真空蒸着法で、Ｔ
ｉの薄層とＭｏの薄層を交互に積層して２個のｎ型電極
を装荷した。Ｔｉ薄層の全体の厚みは１５０nm、Ｍｏ薄
層の全体の厚みは５０nmとした。その後、得られたデバ
イス前駆体に、温度６００℃で１０分間の加熱処理を行
った。Next, T was deposited on the laminate by vacuum evaporation.
Two n-type electrodes were loaded by alternately laminating thin layers of i and Mo. The overall thickness of the Ti thin layer was 150 nm, and the overall thickness of the Mo thin layer was 50 nm. Thereafter, the obtained device precursor was subjected to a heat treatment at a temperature of 600 ° C. for 10 minutes.

【００３７】得られた各デバイスにつき、下記の仕様で
２個の電極間のオーミック特性を測定した。 オーミック特性の測定：Van der Pauw法により両極間の
電流−電圧特性を調べた。定電圧源を用い、電圧は０〜
１００Vの範囲内において試験中に流れる電流値を調べ
た。With respect to each of the obtained devices, the ohmic characteristics between the two electrodes were measured according to the following specifications. Measurement of ohmic characteristics: Current-voltage characteristics between both electrodes were examined by Van der Pauw method. Use a constant voltage source and set the voltage between 0 and
The current value flowing during the test within the range of 100 V was examined.

【００３８】オーミック特性の測定後、下記の仕様で電
極とｎ型ＧａＮ層との界面に形成された拡散層における
Ｓｎ濃度とＩｎ濃度を測定した。 拡散層の厚みの測定：２次イオン質量分析装置（ＳＩＭ
Ｓ）を用い、試料表面にＡｒをスパッタリングしなが
ら、試料表面から内部方向へのＳｎ，Ｉｎの濃度分布、
すなわち深さ方向のＳｎ，Ｉｎの濃度分布を調べ、Ｓ
ｎ，Ｉｎの拡散層の厚みを測定した。After the measurement of the ohmic characteristics, the Sn concentration and the In concentration in the diffusion layer formed at the interface between the electrode and the n-type GaN layer were measured according to the following specifications. Measurement of diffusion layer thickness: Secondary ion mass spectrometer (SIM
Using S), while sputtering Ar on the sample surface, the concentration distribution of Sn and In inward from the sample surface,
That is, the concentration distribution of Sn and In in the depth direction is examined, and S
The thickness of the n, In diffusion layer was measured.

【００３９】以上の結果を一括して表１に示した。The above results are collectively shown in Table 1.

【００４０】[0040]

【表１】 [Table 1]

【００４１】表１から明らかなように、ｎ型電極とｎ型
ＧａＮ層との界面において、Ｓｎ濃度が１×１０¹⁹cm^-3
以上、Ｉｎ濃度が１×１０¹⁸cm^-3以上の条件を同時に満
足するときにのみ、オーミック接触状態が実現してい
る。 実施例３〜５、比較例５〜８ ＭＯＭＢＥ法でエピタキシャル成長させたｎ型ＧａＮ層
（ｎ型ドーパントはＳｉ）の表面に、真空蒸着法でＳｉ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表２で示すように変化させた。As is clear from Table 1, the Sn concentration at the interface between the n-type electrode and the n-type GaN layer was 1 × 10 ¹⁹ cm ^−3.
As described above, the ohmic contact state is realized only when the condition of the In concentration of 1 × 10 ¹⁸ cm ⁻³ or more is simultaneously satisfied. Examples 3 to 5 and Comparative Examples 5 to 8 On the surface of an n-type GaN layer (n-type dopant is Si) epitaxially grown by the MOMBE method,
Layers and In layers were alternately laminated to form a laminate. At this time, the thickness of each layer was changed as shown in Table 2.

【００４２】ついで、積層体の上に、真空蒸着法で、Ｗ
の薄層とＣｒの薄層を交互に積層して２個のｎ型電極を
装荷した。Ｗ薄層の全体の厚みは１５０nm、Ｃｒ薄層の
全体の厚みは５０nmとした。その後、得られたデバイス
前駆体に、温度６００℃で２０分間の加熱処理を行っ
た。Next, W is deposited on the laminate by vacuum evaporation.
And n thin layers of Cr were alternately stacked to load two n-type electrodes. The overall thickness of the W thin layer was 150 nm, and the overall thickness of the Cr thin layer was 50 nm. Thereafter, the obtained device precursor was subjected to a heat treatment at a temperature of 600 ° C. for 20 minutes.

【００４３】得られたデバイスにつき、実施例１と同様
にして、諸特性を測定した。その結果を表２に示した。Various characteristics of the obtained device were measured in the same manner as in Example 1. The results are shown in Table 2.

【００４４】[0044]

【表２】 [Table 2]

【００４５】表２からも明らかなように、Ｓｉ濃度が１
×１０¹⁹cm^-3以上でかつＩｎ濃度が１×１０¹⁸cm^-3以上
である場合に、ｎ型ＧａＮ層との間でオーミック接触状
態が実現している。 実施例６〜８、比較例８〜１０ ＭＯＭＢＥ法でエピタキシャル成長させたｐ型ＧａＮ層
（ｐ型ドーパントはＭｇ）の表面に、真空蒸着法でＺｎ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表３で示すように変化させた。As is clear from Table 2, the Si concentration is 1
When the In concentration is 1 × 10 ¹⁹ cm ⁻³ or more and the In concentration is 1 × 10 ¹⁸ cm ⁻³ or more, an ohmic contact state is realized with the n-type GaN layer. Examples 6 to 8 and Comparative Examples 8 to 10 The surface of a p-type GaN layer (p-type dopant is Mg) epitaxially grown by the MOMBE method is coated with Zn by a vacuum deposition method.
Layers and In layers were alternately laminated to form a laminate. At this time, the thickness of each layer was changed as shown in Table 3.

【００４６】ついで、積層体の上に、真空蒸着法で、Ｗ
の薄層とＴｉの薄層を交互に積層して２個のｐ型電極を
装荷した。Ｗ薄層の全体の厚みは１５０nm、Ｔｉ薄層の
全体の厚みは５０nmとした。その後、得られたデバイス
前駆体に、温度７００℃で１０分間の加熱処理を行っ
た。Then, W is deposited on the laminate by vacuum evaporation.
And p-type electrodes were loaded by alternately laminating thin layers of Ti and Ti. The overall thickness of the W thin layer was 150 nm, and the overall thickness of the Ti thin layer was 50 nm. Thereafter, the obtained device precursor was subjected to a heat treatment at a temperature of 700 ° C. for 10 minutes.

【００４７】得られたデバイスにつき、実施例１と同様
にして諸特性を測定した。その結果を表３に示した。Various characteristics of the obtained device were measured in the same manner as in Example 1. Table 3 shows the results.

【００４８】[0048]

【表３】 [Table 3]

【００４９】表３から明らかなように、装荷したｐ型電
極の下に位置するｐ型ＧａＮ層に、Ｚｎ濃度１×１０¹⁹
cm^-3以上でかつＩｎ濃度が１×１０¹⁸cm^-3以上の領域を
形成すると、オーミック接触状態が実現する。 実施例９〜１１、比較例１１〜１５ ＭＯＭＢＥ法でエピタキシャル成長させたｐ型ＧａＮ層
（ｐ型ドーパントはＭｇ）の表面に、真空蒸着法でＭｇ
層とＩｎ層を交互に積層して積層体を形成した。このと
き、各層の厚みを表４で示すように変化させた。As is clear from Table 3, the p-type GaN layer located under the loaded p-type electrode has a Zn concentration of 1 × 10 ¹⁹
When cm ^-3 or more and the In concentration to form a 1 × 10 ¹⁸ cm ^-3 or more regions, the ohmic contact is realized. Examples 9 to 11 and Comparative Examples 11 to 15 The surface of a p-type GaN layer (p-type dopant is Mg) epitaxially grown by the MOMBE method is coated with Mg by a vacuum deposition method.
Layers and In layers were alternately laminated to form a laminate. At this time, the thickness of each layer was changed as shown in Table 4.

【００５０】ついで、積層体の上に、真空蒸着法で、Ｗ
の薄層とＴｉの薄層を交互に積層して２個のｐ型電極を
装荷した。Ｗ薄層の全体の厚みは１５０nm、Ｔｉ薄層の
全体の厚みは５０nmとした。その後、得られたデバイス
前駆体に、温度７００℃で１０分間の加熱処理を行っ
た。Then, W is deposited on the laminate by vacuum evaporation.
And p-type electrodes were loaded by alternately laminating thin layers of Ti and Ti. The overall thickness of the W thin layer was 150 nm, and the overall thickness of the Ti thin layer was 50 nm. Thereafter, the obtained device precursor was subjected to a heat treatment at a temperature of 700 ° C. for 10 minutes.

【００５１】得られたデバイスにつき、実施例１と同様
にして諸特性を測定した。その結果を表４に示した。Various characteristics of the obtained device were measured in the same manner as in Example 1. Table 4 shows the results.

【００５２】[0052]

【表４】 [Table 4]

【００５３】表４から明らかなように、ｐ型ＧａＮ層に
Ｍｇ濃度が１×１０¹⁹cm^-3以上でかつＩｎ濃度が１×１
０¹⁸cm^-3以上の領域を形成しそこにｐ型電極を装荷して
はじめて、両者の間でオーミック接触状態を実現するこ
とができる。 実施例１２ 常用の結晶成長室とパターニング室を有する超高真空装
置を用い、前記した本発明方法を適用することにより、
以下の手順でＨＢＴを製造した。それを図面を参照して
説明する。As is clear from Table 4, the p-type GaN layer has an Mg concentration of 1 × 10 ¹⁹ cm ⁻³ or more and an In concentration of 1 × 1
An ohmic contact between the two regions can be realized only after a region of at least ¹⁸ cm ^-3 is formed and a p-type electrode is loaded therein. Example 12 By applying the method of the present invention described above using an ultrahigh vacuum apparatus having a normal crystal growth chamber and a patterning chamber,
An HBT was manufactured according to the following procedure. This will be described with reference to the drawings.

【００５４】(1)まず、結晶成長室内にサファイヤ基板
４をセットし、ジメチルヒドラジン（３×１０^-6Torr）
と金属Ｇａ（５×１０^-7Torr）を用いるＭＢＥ法で前記
サファイヤ基板４の表面にＧａＮをエピタキシャル成長
させてＧａＮバッファ層５を形成した。成長温度は６５
０℃である。ついで、金属Ｇａ（１×１０^-6torr）と金
属Ａｌ（５×１０^-7Torr）とＮＨ₃（５×１０^-5Torr）
を用い、かつ、ｎ型ドーパントとしてＳｉ（５×１０^-8
Torr）を用いることにより、前記ＧａＮバッファ層５の
上に、低濃度ｎ型ＡｌＧａＮ層６と高濃度ｎ型ＡｌＧａ
Ｎ層７を順次形成して、図６で示した積層構造にした。
ここで、高濃度ＡｌＧａＮ層７は、後ほど、コレクタ層
として機能する。(1) First, the sapphire substrate 4 is set in the crystal growth chamber, and dimethylhydrazine (3 × 10 ⁻⁶ Torr) is set.
GaN was epitaxially grown on the surface of the sapphire substrate 4 by MBE using GaN and metal Ga (5 × 10 ⁻⁷ Torr) to form a GaN buffer layer 5. The growth temperature is 65
0 ° C. Then, metal Ga (1 × 10 ⁻⁶ Torr), metal Al (5 × 10 ⁻⁷ Torr) and NH ₃ (5 × 10 ⁻⁵ Torr)
And Si (5 × 10 ⁻⁸⁾ as an n-type dopant.
Torr), a low-concentration n-type AlGaN layer 6 and a high-concentration n-type AlGa
N layers 7 were sequentially formed to obtain the laminated structure shown in FIG.
Here, the high-concentration AlGaN layer 7 functions as a collector layer later.

【００５５】(2)ついで、高濃度ｎ型ＡｌＧａＮ層７の
全面に金属Ｇａのモノレーヤーを１５層形成したのち、
そこに１０torrの酸素を導入し、光照射下においてＧａ
酸化膜８を形成した（図７参照）。ついで、Ｇａ酸化膜
８に、ベース電極のパターンに相当するパターン開口を
有するメタルマスクを配置し、そのパターン開口から露
出している前記Ｇａ酸化膜８の表面に金属Ｇａを照射し
た。(2) Then, after forming 15 monolayers of metallic Ga on the entire surface of the high-concentration n-type AlGaN layer 7,
10 torr of oxygen is introduced therein, and Ga
An oxide film 8 was formed (see FIG. 7). Then, a metal mask having a pattern opening corresponding to the pattern of the base electrode was arranged on the Ga oxide film 8, and the surface of the Ga oxide film 8 exposed from the pattern opening was irradiated with metal Ga.

【００５６】そして、メタルマスクを取り外し、全体を
温度５５０℃に加熱することにより、金属Ｇａが付着し
ているＧａ酸化膜８のみを熱的に除去し、図８で示した
ように、Ｇａ酸化膜８にベース層形成用の開口部８ａを
形成した。 (3)ついで、トリメチルガリウム（３×１０^-7Torr）と
ジメチルアルミニウムハイドライド（１×１０^-7Torr）
とジメチルヒドラジン（５×１０^-5Torr）とジシラン
（ｎ型ドーパント，１×１０^-9Torr）とを用い、成長温
度６１０℃で、前記した開口部８ａから露出する高濃度
ｎ型ＡｌＧａＮ層８の表面に低濃度ｎ型ＡｌＧａＮを選
択成長させて低濃度ｎ型ＡｌＧａＮ層９を形成したの
ち、更にその上に、トリメチルガリウム（３×１０^-7To
rr）とジメチルアルミニウムハイドライド（１×１０^-7
Torr）と金属Ｍｇ（ｐ型ドーパント；３×１０^-9Torr）
およびジメチルヒドラジン（５×１０^-5Torr）を用い、
温度６１０℃で高濃度ｐ型ＡｌＧａＮを選択成長させて
高濃度ｐ型ＡｌＧａＮ層１０を形成した（図９参照）。Then, by removing the metal mask and heating the whole to a temperature of 550 ° C., only the Ga oxide film 8 on which the metal Ga is adhered is thermally removed, and as shown in FIG. An opening 8a for forming a base layer was formed in the film 8. (3) Then, trimethylgallium (3 × 10 ⁻⁷ Torr) and dimethyl aluminum hydride (1 × 10 ⁻⁷ Torr)
And dimethylhydrazine (5 × 10 ⁻⁵ Torr) and disilane (n-type dopant, 1 × 10 ⁻⁹ Torr), and at a growth temperature of 610 ° C., a high-concentration n-type AlGaN layer 8 exposed from the opening 8a. After the low-concentration n-type AlGaN is selectively grown on the surface of the substrate to form a low-concentration n-type AlGaN layer 9, trimethylgallium (3 × 10 ⁻⁷ To
rr) and dimethyl aluminum hydride (1 × 10 ⁻⁷⁾
Torr) and metallic Mg (p-type dopant; 3 × 10 ^-9 Torr)
And dimethylhydrazine (5 × 10 ⁻⁵ Torr),
High-concentration p-type AlGaN was selectively grown at a temperature of 610 ° C. to form a high-concentration p-type AlGaN layer 10 (see FIG. 9).

【００５７】ここで、高濃度ｐ型ＡｌＧａＮ層１０はベ
ース層として機能する。 (4)ついで、表面全体に金属Ｇａのモノレーヤーを１５
層形成したのち、そこに１０Torrの酸素を導入し、光照
射下においてＧａ酸化膜１１を形成した。ついで、Ｇａ
酸化膜１１にエミッタ電極のパターンに相当するパター
ン開口を有するメタルマスクを配置し、そのパターン開
口から露出しているＧａ酸化膜１１の表面に金属Ｇａを
照射したのちメタルマスクを取り外し、全体を再び温度
５５０℃に加熱することにより、金属Ｇａが付着してい
るＧａ酸化膜１１およびその直下に位置するＧａ酸化膜
８のみを熱的に除去し、Ｇａ酸化膜１１とＧａ酸化膜８
にエミッタ層用の開口部１１ａを形成した（図１０を参
照）。Here, the high-concentration p-type AlGaN layer 10 functions as a base layer. (4) Next, a monolayer of metallic Ga is applied to the entire surface.
After forming the layer, 10 Torr of oxygen was introduced therein, and a Ga oxide film 11 was formed under light irradiation. Then, Ga
A metal mask having a pattern opening corresponding to the pattern of the emitter electrode is arranged on the oxide film 11, the surface of the Ga oxide film 11 exposed from the pattern opening is irradiated with metal Ga, and the metal mask is removed. By heating to a temperature of 550 ° C., only the Ga oxide film 11 on which the metal Ga is adhered and the Ga oxide film 8 located immediately below the Ga oxide film 11 are thermally removed, and the Ga oxide film 11 and the Ga oxide film 8 are removed.
Then, an opening 11a for an emitter layer was formed (see FIG. 10).

【００５８】(5)ついで、トリメチルガリウム（３×１
０^-7Torr）とジメチルヒドラジン（５×１０^-5Torr）と
ジシラン（ｎ型ドーパント：１×１０^-9Torr）とを用
い、成長温度６１０℃で、前記した開口部１１ａから露
出する高濃度ｎ型ＡｌＧａＮ層７の表面にｎ型ＧａＮを
選択成長させてｎ型ＧａＮ層１２を形成したのち、更に
その上に、トリメチルガリウム（３×１０^-7Torr）とジ
メチルヒドラジン（５×１０^-5Torr）とジメチルアルミ
ニウムハイドライド（１×１０^-7Torr）とジシラン（ｎ
型ドーパント：１×１０^-9Torr）とを用い、成長温度６
１０℃で高濃度ｎ型ＡｌＧａＮを選択成長させて高濃度
ｎ型ＡｌＧａＮ層１３を形成した（図１１を参照）。(5) Then, trimethylgallium (3 × 1
0 ^-7 Torr), dimethylhydrazine (5 × 10 ^-5 Torr), and disilane (n-type dopant: 1 × 10 ^-9 Torr) at a growth temperature of 610 ° C. and a high concentration exposed from the opening 11a. After the n-type GaN is selectively grown on the surface of the n-type AlGaN layer 7 to form the n-type GaN layer 12, trimethylgallium (3 × 10 ⁻⁷ Torr) and dimethylhydrazine (5 × 10 ⁻⁵ Torr) are further formed thereon. Torr), dimethyl aluminum hydride (1 × 10 ^-7 Torr) and disilane (n
Type dopant: 1 × 10 ^-9 Torr) and a growth temperature of 6
High-concentration n-type AlGaN was selectively grown at 10 ° C. to form a high-concentration n-type AlGaN layer 13 (see FIG. 11).

【００５９】この高濃度ｎ型ＡｌＧａＮ層１３は、その
後、エミッタ層として機能する。そしてその後、全体を
真空雰囲気下で６３０℃の温度で加熱し、Ｇａ酸化膜１
１およびＧａ酸化膜８を全て熱的に除去した（図１２参
照）。 (6)ついで、全体の表面にエミッタ電極のパターンとコ
レクタ電極のパターンに相当するパターン開口を有する
メタルマスクを配置した。そして、それらのパターン開
口から露出している高濃度ｎ型ＡｌＧａＮ層１３と高濃
度ｎ型ＡｌＧａＮ層７の表面に、真空蒸着法により、Ｓ
ｎ：９５重量％、Ｉｎ：５重量％から成るＳｎ−Ｉｎ合
金の層３を厚み１３nm形成し、更にその上に、Ｔｉ薄層
とＭｏ薄層の全体の厚みが５０nmである薄膜体（ｎ型電
極）１４を形成した（図１３を参照）。This high-concentration n-type AlGaN layer 13 subsequently functions as an emitter layer. Thereafter, the whole is heated at a temperature of 630 ° C. in a vacuum atmosphere, and the Ga oxide film 1 is heated.
1 and the Ga oxide film 8 were all removed thermally (see FIG. 12). (6) Then, a metal mask having a pattern opening corresponding to the pattern of the emitter electrode and the pattern of the collector electrode was arranged on the entire surface. Then, the surface of the high-concentration n-type AlGaN layer 13 and the high-concentration n-type AlGaN layer 7, which are exposed from the pattern openings,
A Sn—In alloy layer 3 consisting of 95% by weight of n and 5% by weight of In is formed to a thickness of 13 nm, and a thin film (n) having a total thickness of the thin Ti layer and the thin Mo layer of 50 nm is formed thereon. A mold electrode 14 was formed (see FIG. 13).

【００６０】(7)ついで、全体の表面にベース電極のパ
ターンに相当するパターン開口を有するメタルマスクを
配置した。そして、そのパターン開口から露出している
高濃度ｐ型ＡｌＧａＮ層１０の表面に、Ｚｎ：９５重量
％、Ｉｎ：５重量％から成るＺｎ−Ｉｎ合金の層３'を
厚み１５nm形成し、更にその上に、Ｗ薄層とＴｉ薄層を
交互に積層してＷ薄層の全体の厚みが１５０nm、Ｔｉ薄
層の全体の厚みが５０nmである薄膜体（ｐ型電極）１５
を形成した（図１４を参照）。(7) Then, a metal mask having a pattern opening corresponding to the pattern of the base electrode was arranged on the entire surface. Then, on the surface of the high-concentration p-type AlGaN layer 10 exposed from the pattern opening, a Zn-In alloy layer 3 'consisting of 95% by weight of Zn and 5% by weight of In is formed to a thickness of 15 nm. A thin film body (p-type electrode) 15 in which the W thin layer has an overall thickness of 150 nm and the Ti thin layer has an overall thickness of 50 nm by alternately laminating a W thin layer and a Ti thin layer thereon.
Was formed (see FIG. 14).

【００６１】(8)そして、最後に、全体を温度６５０℃
で２０分間加熱した。その結果、図１５で示したよう
に、ｎ型電極（エミッタ電極）１４の下に位置する高濃
度ｎ型ＡｌＧａＮ層１３、別のｎ型電極（コレクタ電
極）１５の下に位置する高濃度ｎ型ＡｌＧａＮ層７に
は、それぞれ、厚みが３０Å程度の拡散層Ｂ１が認めら
れ、またｐ型電極（ベース電極）１５の下に位置する高
濃度ｐ型ＡｌＧａＮ層１０には厚みが５０Å程度の拡散
層Ｂ１'が認められた。(8) Finally, the whole is heated to a temperature of 650 ° C.
For 20 minutes. As a result, as shown in FIG. 15, the high-concentration n-type AlGaN layer 13 located below the n-type electrode (emitter electrode) 14 and the high-concentration n-type AlGaN layer 13 located below another n-type electrode (collector electrode) 15. A diffusion layer B1 having a thickness of about 30 ° is recognized in each of the p-type AlGaN layers 7, and a diffusion layer B1 having a thickness of about 50 ° is formed in the high-concentration p-type AlGaN layer 10 located below the p-type electrode (base electrode) 15. Layer B1 'was observed.

【００６２】[0062]

【発明の効果】以上の説明で明らかなように、本発明方
法で製造した装置は、装荷されているｎ型（またはｐ
型）電極とｎ型（またはｐ型）のＧａＮ系半導体層との
間でオーミック接触状態を実現するので、本発明方法に
よれば、ＧａＮ系半導体を用いた各種デバイスを確実に
製造することができるようになる。そして、これら電極
はＷ，Ｃｒ，Ｔｉ，Ｍｏなどの高融点金属から成るの
で、デバイスの高温作動下においても溶融することな
く、電極としての機能を喪失することはない。As is apparent from the above description, the device manufactured by the method of the present invention can be used to load n-type (or p-type).
(Type) electrode and an n-type (or p-type) GaN-based semiconductor layer, an ohmic contact state is realized. Therefore, according to the method of the present invention, it is possible to reliably manufacture various devices using a GaN-based semiconductor. become able to. Since these electrodes are made of a high melting point metal such as W, Cr, Ti, and Mo, they do not melt even under high-temperature operation of the device and do not lose their function as electrodes.

【図面の簡単な説明】[Brief description of the drawings]

【図１】ｎ型ＧａＮ系半導体層の表層部にｎ型電極を装
荷した状態を示す断面図である。FIG. 1 is a cross-sectional view showing a state in which an n-type electrode is loaded on a surface layer of an n-type GaN-based semiconductor layer.

【図２】ｎ型電極の別の例を示す断面図である。FIG. 2 is a sectional view showing another example of an n-type electrode.

【図３】ｎ型ＧａＮ系半導体層の表層部にｎ型電極を装
荷した別の状態を示す断面図である。FIG. 3 is a cross-sectional view showing another state in which an n-type electrode is loaded on a surface portion of an n-type GaN-based semiconductor layer.

【図４】ｎ型ＧａＮ系半導体層の表層部にｎ型電極を装
荷した更に別の状態を示す断面図である。FIG. 4 is a cross-sectional view showing still another state in which an n-type electrode is loaded on a surface portion of an n-type GaN-based semiconductor layer.

【図５】ｎ型ＧａＮ系半導体層の電極装荷予定位置にＳ
ｎ単層とＩｎ単層の積層体を介してｎ型電極を装荷した
状態を示す断面図である。FIG. 5 shows that S is located at the electrode loading position of the n-type GaN-based semiconductor layer.
It is sectional drawing which shows the state which loaded the n-type electrode via the laminated body of the n single layer and the In single layer.

【図６】サファイヤ基板の上に、ＧａＮ系バッファ層、
低濃度ｎ型ＡｌＧａＮ層、高濃度ＡｌＧａＮ層を積層し
た状態を示す断面図である。FIG. 6 shows a GaN-based buffer layer on a sapphire substrate,
It is sectional drawing which shows the state which laminated | stacked the low concentration n-type AlGaN layer and the high concentration AlGaN layer.

【図７】高濃度ＡｌＧａＮ層にＧａ酸化膜を形成した状
態を示す断面図である。FIG. 7 is a cross-sectional view showing a state in which a Ga oxide film is formed on a high-concentration AlGaN layer.

【図８】Ｇａ酸化膜に開口部を形成した状態を示す断面
図である。FIG. 8 is a cross-sectional view showing a state in which an opening is formed in a Ga oxide film.

【図９】ベース層を形成した状態を示す断面図である。FIG. 9 is a cross-sectional view showing a state where a base layer is formed.

【図１０】更に形成したＧａ酸化膜にエミッタ層形成用
の開口部を形成した状態を示す断面図である。FIG. 10 is a sectional view showing a state in which an opening for forming an emitter layer is formed in the Ga oxide film further formed.

【図１１】エミッタ層を形成した状態を示す断面図であ
るFIG. 11 is a cross-sectional view showing a state where an emitter layer is formed.

【図１２】Ｇａ酸化膜を除去した状態を示す断面図であ
る。FIG. 12 is a cross-sectional view showing a state where a Ga oxide film has been removed.

【図１３】エミッタ電極とコレクタ電極を装荷した状態
を示す断面図である。FIG. 13 is a sectional view showing a state where an emitter electrode and a collector electrode are loaded.

【図１４】ベース電極を装荷した状態を示す断面図であ
る。FIG. 14 is a sectional view showing a state where a base electrode is loaded.

【図１５】本発明方法を適用して製造されたＨＢＴを示
す断面図である。FIG. 15 is a cross-sectional view showing an HBT manufactured by applying the method of the present invention.

【符号の説明】[Explanation of symbols]

１ ｎ型電極 １ａ，１ｂ 電極材料の薄層 ２ ｎ型ＧａＮ系半導体層 ２Ａ ｎ型ＧａＮ系半導体層２の表層部 ３，３' 積層体 ３ａ，３ｂ 積層体材料の層 Ｂ１ 共存領域（拡散層） ４ サファイヤ基板 ５ ＧａＮバッファ層 ６ 低濃度ｎ型ＡｌＧａＮ層 ７ 高濃度ｎ型ＡｌＧａＮ層 ８ Ｇａ酸化膜 ８ａ Ｇａ酸化膜８の開口部 ９ 低濃度ｎ型ＡｌＧａＮ層 １０ 高濃度ｐ型ＡｌＧａＮ層 １１ Ｇａ酸化膜 １１ａ Ｇａ酸化膜１１の開口部 １２ ｎ型ＡｌＧａＮ層 １３ 高濃度ｎ型ＡｌＧａＮ層 １４ ｎ型電極 １５ ｐ型電極 REFERENCE SIGNS LIST 1 n-type electrode 1 a, 1 b thin layer of electrode material 2 n-type GaN-based semiconductor layer 2 A surface portion of n-type GaN-based semiconductor layer 3, 3 ′ laminated body 3 a, 3 b laminated material layer B1 coexistence region (diffusion layer 4) Sapphire substrate 5 GaN buffer layer 6 Low-concentration n-type AlGaN layer 7 High-concentration n-type AlGaN layer 8 Ga oxide film 8a Opening of Ga oxide film 8 9 Low-concentration n-type AlGaN layer 10 High-concentration p-type AlGaN layer 11 Ga Oxide film 11a Opening of Ga oxide film 11 12 n-type AlGaN layer 13 high concentration n-type AlGaN layer 14 n-type electrode 15 p-type electrode

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選ばれる
少なくとも１種を含むｎ型電極が、ｎ型ＧａＮ系半導体
層の表層部に形成されたＳｎとＩｎとの共存領域または
ＳｉとＩｎとの共存領域を介して前記ｎ型ＧａＮ系半導
体層に装荷されていることを特徴とするＧａＮ系半導体
装置。An n-type electrode including at least one selected from the group consisting of W, Cr, Ti, and Mo is formed on a surface region of an n-type GaN-based semiconductor layer in a coexistence region of Sn and In or with Si. A GaN-based semiconductor device, wherein the GaN-based semiconductor device is loaded on the n-type GaN-based semiconductor layer via a region coexisting with In. 【請求項２】 前記ＳｎとＩｎとの共存領域におけるＳ
ｎ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以上、
１×１０¹⁸cm^-3以上であり、また、前記ＳｉとＩｎとの
共存領域におけるＳｉ濃度とＩｎ濃度が、それぞれ、１
×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3以上である請求項１
のＧａＮ系半導体装置。2. S in the coexistence region of Sn and In
n concentration and In concentration are respectively 1 × 10 ¹⁹ cm ⁻³ or more,
1 × 10 ¹⁸ cm ⁻³ or more, and the Si concentration and the In concentration in the coexistence region of Si and In are respectively 1
2. The size is not less than × 10 ¹⁹ cm ^{−3 and not} less than 1 × 10 ¹⁸ cm ^−3.
GaN-based semiconductor device. 【請求項３】 ｎ型ＧａＮ系半導体層の電極装荷予定個
所に、Ｓｎ層とＩｎ層とから成る積層体もしくはＳｎ−
Ｉｎ合金層、または、Ｓｉ層とＩｎ層とから成る積層体
もしくはＳｉ−Ｉｎ合金層を成膜する工程；前記層の上
に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選ばれる少なくとも
１種を含む薄膜体を成膜する工程；および、 全体を加熱して前記層の構成材料を前記ｎ型ＧａＮ系半
導体層に熱拡散させる工程；を備えていることを特徴と
するＧａＮ系半導体装置の製造方法。3. A laminate comprising an Sn layer and an In layer or an Sn-
A step of forming an In alloy layer, or a laminate composed of a Si layer and an In layer or a Si—In alloy layer; on the layer, at least one selected from the group consisting of W, Cr, Ti, and Mo; Manufacturing a GaN-based semiconductor device, comprising: a step of forming a thin film including the same; and a step of heating the whole to thermally diffuse the constituent material of the layer into the n-type GaN-based semiconductor layer. Method. 【請求項４】 ｎ型ＧａＮ系半導体をエピタキシャル成
長させてｎ型ＧａＮ系半導体層を成膜する際に、少なく
とも表面層における電極装荷予定個所を形成するときに
は、ＳｎとＩｎ、またはＳｉとＩｎをドーピングしてＳ
ｎとＩｎとの共存領域またはＳｉとＩｎとの共存領域を
形成する工程；および、 前記共存領域の上に、Ｗ，Ｃｒ，Ｔｉ，Ｍｏの群から選
ばれる少なくとも１種を含むｎ型電極を形成する工程；
を備えていることを特徴とするＧａＮ系半導体装置の製
造方法。4. When forming an n-type GaN-based semiconductor layer by epitaxially growing an n-type GaN-based semiconductor, at least forming a portion of the surface layer where an electrode is to be loaded is doped with Sn and In or Si and In. And S
forming a coexisting region of n and In or a coexisting region of Si and In; and forming an n-type electrode containing at least one selected from the group consisting of W, Cr, Ti, and Mo on the coexisting region. Forming step;
A method for manufacturing a GaN-based semiconductor device, comprising: 【請求項５】 Ｗ，Ｔｉの群から選ばれる少なくとも１
種を含むｐ型電極が、ｐ型ＧａＮ系半導体層の表層部に
形成されたＺｎとＩｎとの共存領域またはＭｇとＩｎと
の共存領域を介して前記ｐ型ＧａＮ系半導体層に装荷さ
れていることを特徴とするＧａＮ系半導体装置。5. At least one selected from the group consisting of W and Ti
A p-type electrode containing seeds is loaded on the p-type GaN-based semiconductor layer via a coexisting region of Zn and In or a coexisting region of Mg and In formed in a surface layer of the p-type GaN-based semiconductor layer. A GaN-based semiconductor device. 【請求項６】 前記ＺｎとＩｎとの共存領域におけるＺ
ｎ濃度とＩｎ濃度が、それぞれ、１×１０¹⁹cm^-3以上、
１×１０¹⁸cm^-3以上であり、また、前記ＭｇとＩｎとの
共存領域におけるＭｇ濃度とＩｎ濃度が、それぞれ、１
×１０¹⁹cm^-3以上、１×１０¹⁸cm^-3以上である請求項５
のＧａＮ系半導体装置。6. Z in the coexistence region of Zn and In
n concentration and In concentration are respectively 1 × 10 ¹⁹ cm ⁻³ or more,
1 × 10 ¹⁸ cm ⁻³ or more, and the Mg concentration and the In concentration in the coexistence region of Mg and In are 1
6. The size is not less than × 10 ¹⁹ cm ^{-3 and not} less than 1 × 10 ¹⁸ cm ^-3.
GaN-based semiconductor device. 【請求項７】 ｐ型ＧａＮ系半導体層の電極装荷予定個
所に、Ｚｎ層とＩｎ層とから成る積層体もしくはＺｎ−
Ｉｎ合金層、または、Ｍｇ層とＩｎ層とから成る積層体
もしくはＭｇ−Ｉｎ合金層を成膜する工程；前記層の上
に、Ｗ，Ｔｉの群から選ばれる少なくとも１種を含むｐ
型電極を形成する工程；および、 全体を加熱して前記層の構成材料を前記ｐ型ＧａＮ系半
導体層に熱拡散させる工程；を備えていることを特徴と
するＧａＮ系半導体装置の製造方法。7. A laminated body composed of a Zn layer and an In layer or a Zn-
A step of forming an In alloy layer, or a laminate composed of an Mg layer and an In layer, or a Mg—In alloy layer; p containing at least one selected from the group consisting of W and Ti on the layer;
Forming a mold electrode; and heating the whole to thermally diffuse the constituent material of the layer into the p-type GaN-based semiconductor layer. 【請求項８】 ｐ型ＧａＮ系半導体をエピタキシャル成
長させてｐ型ＧａＮ系半導体層を成膜する際に、少なく
とも表面層における電極装荷予定個所を形成するときに
は、ＺｎとＩｎ、またはＭｇとＩｎをドーピングしてＺ
ｎとＩｎとの共存領域またはＭｇとＩｎとの共存領域を
形成する工程；および、 前記共存領域の上に、Ｗ，Ｔｉの群から選ばれる少なく
とも１種を含むｐ型電極を形成する工程；を備えている
ことを特徴とするＧａＮ系半導体装置の製造方法。8. When a p-type GaN-based semiconductor is epitaxially grown to form a p-type GaN-based semiconductor layer, Zn and In or Mg and In are doped at least when an electrode loading scheduled portion is formed at least on a surface layer. And Z
forming a coexisting region of n and In or a coexisting region of Mg and In; and forming a p-type electrode including at least one selected from the group consisting of W and Ti on the coexisting region; A method for manufacturing a GaN-based semiconductor device, comprising: