JPH10228418A - メモリ制御装置及びメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ転送の中断，再開に伴うオーバヘッド
によるメモリバスの転送効率低下を招くことなく、アク
セス競合時に発生する各プロセッサの待機時間を短縮さ
せることである。 【解決手段】 共有メモリ制御部４は、いずれかの判別
手段が各ページアドレスが一致すると判別した場合に、
データ転送中のプロセッサからのアクセス要求に基づく
前記共有メモリアクセスを中断し、ページアドレスが一
致するいずれかのキャッシュメモリに対するデータ転送
を割り込ませる構成と特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各々のプロセッサ
の専用のキャッシュメモリと各キャッシュメモリが共通
のバスを通じてデータを転送する共有メモリとのアクセ
スを制御するメモリ制御装置およびメモリ制御方法に関
するものである。

【０００２】

【従来の技術】従来、各々のプロセッサの専用のキャッ
シュメモリと各キャッシュメモリが共通のバスを通じて
データを転送するところのＤＲＡＭを構成する共有メモ
リとを備えるマルチプロセッサシステムにおいて、各キ
ャッシュメモリはプロセッサからのアクセスによるミス
ヒットなどの発生によりメモリバスコントローラに対し
て共有メモリへのアクセス要求信号を発生する。メモリ
バスコントローラは各キャッシュメモリから共有メモリ
へのアクセス要求信号を検出し、バスの使用状況に応じ
て各キャッシュメモリからのアクセス要求の調停を行
い、その結果、共有メモリへのアクセスが可能となるキ
ャッシュメモリに対してアクセス許可信号を発生する。

【０００３】そして、メモリバスコントローラの調停に
よりアクセス権を得たキャッシュメモリはメモリバスを
ドライブし、共有メモリに対するアクセスを開始する。
キャッシュラインデータは、あらかじめ決められたサイ
ズのブロック単位でバースト転送モードにより高速転送
される。

【０００４】一方、アクセス要求を発しながら、バスコ
ントローラの調停結果によりアクセス権を得られなかっ
た各キャッシュメモリは、アクセス権を獲得するまで継
続してアクセス要求を保持する。また、このキャッシュ
メモリに対してアクセスするプロセッサはこの間ウエイ
トサイクルによる待機状態を保持する。

【０００５】しかしながら、このようなメモリアクセス
シーケンスに従う共有メモリシステムでは、複数のキャ
ッシュメモリ間で発生するアクセス衝突において、共通
メモリバスはアクセスを許可されるただ一つのキャッシ
ュメモリによりアクセス単位（キャッシュライン＝一定
のブロックサイズデータ）の間占有される。

【０００６】従って、競合するアクセス要求の増加によ
り、競合による各キャッシュメモリのアクセス待機時
間、およびキャッシュメモリのアクセス要求の原因であ
るプロセッサのアクセス待機時間が増大し、結果的にシ
ステムトータルの処理効率の低下を招くことになる。

【０００７】このような処理効率の低下を回避する方法
として、転送中の共有メモリへのアクセスを一旦停止さ
せ、優先すべき転送要求に対するデータ転送を割り込ま
せることにより上述した処理効率の低下を改善すること
が考えられる。この方法について以下に説明する。

【０００８】周知の通り、プロセッサやＤＭＡによるメ
モリアクセスは連続性および局所性を持ち、キャッシュ
メモリはこの性質を利用して実質的なアクセス効率を向
上させている。ここで、実際のキャッシュラインデータ
の転送について着目すると、ミスヒットの発生原因であ
るところのキャッシュメモリへのアクセスが所望するデ
ータは、キャッシュラインデータ転送の初期に転送され
る傾向を呈しており、この性質が上述のメモリアクセス
の連続性に起因することは明らかである。

【０００９】従って、キャッシュラインの初期データが
転送された時点で一時転送を中断したとしても、転送の
起因となったキャッシュメモリアクセスへの影響はきわ
めて少ないと言える。上述の処理効率の改善方法はこの
ような性質を利用することにより共有メモリへのアクセ
ス競合時の各プロセッサの待機によるロスを軽減するも
のである。

【００１０】

【発明が解決しようとする課題】しかしながら、上述の
方法による複数のキャッシュメモリによるアクセス競合
制御は、データ転送の中断，再開に伴うオーバヘッドサ
イクルの付加によりキャッシュライン当りのメモリバス
占有時間の増大を伴うものである。

【００１１】なお、ここでいうオーバヘッドサイクルと
は、ＤＲＡＭアクセスに不可欠であるプリチャージサイ
クルと転送再開時の行アドレスの再出力に必要な時間に
相当するメモリアクセスサイクルのことである。

【００１２】このオーバヘッドサイクルは上述のように
割り込みアクセスによるデータ転送の中断，再開時に必
須であるため、競合頻度と共に増大し、結果的にメモリ
バスの転送効率を低下させる。

【００１３】以下に図３および図４に示すタイミングチ
ャートを参照して、従来のメモリ制御動作について説明
する。

【００１４】図３，図４は、従来のメモリ制御装置の動
作を説明するタイミングチャートであり、図３は、割り
込みを行わない場合の共有メモリ（ＤＲＡＭ）アクセス
について各メモリステートに分解して説明するためのタ
イミングチャートに対応し、図４は、図３と同様に４ワ
ードをキャッシュラインとする転送において第１のキャ
ッシュラインの２ワード目の転送終了時点で一旦転送を
中断させ、第２のキャッシュラインを割り込ませてアク
セスしたタイミングチャートに対応する。

【００１５】なお、説明を簡略化するため各ステートに
要する時間を等しく表現している。

【００１６】図３において、メモリアクセスは６つのス
テート［ＲＡ］，［Ｃ０］〜［Ｃ３］，［ＰＲ］で構成
され、キャッシュラインサイズを４ワードとしている。
実際にはリフレッシュサイクルのためのステートが別に
発生するがここでは省略して説明する。

【００１７】メモリアクセスは、行アドレスをメモリに
与えるステート［ＲＡ］から開始され、ステート［Ｃ
０］が続いて列アドレスを与える。キャッシュラインの
先頭データはこの［Ｃ０］ステートにより読み出される
［データＡ０］である。

【００１８】そして、バースト転送モードにより、引き
続きステート［Ｃ１］〜［Ｃ３］が与えられ、［データ
Ａ１］〜［データＡ３］が読み出され第１のキャッシュ
ライン（４ワード）の転送が終了する。

【００１９】そして、転送が終了したＤＲＡＭに対し
て、次の転送が行われる場合にはプリチャージステート
［ＰＲ］を挿入しなければならない。従って、第２のキ
ャッシュラインの転送が開始される前に必ずステート
［ＰＲ］が必要となる。

【００２０】以降、第１キャッシュラインと同様にステ
ート［ＲＡ］〜［Ｃ３］によって転送を終了する。

【００２１】次に、図４により従来例で示す中断，割り
込みアクセスを行った場合の共有メモリアクセスについ
て説明する。

【００２２】図４に示すように、図３と同様に４ワード
をキャッシュラインとする転送において、第１のキャッ
シュラインの２ワード目の転送終了時点で一旦転送を中
断させ、第２のキャッシュラインを割り込ませてアクセ
スする際、第１および第２のキャッシュライン転送の原
因となるキャッシュミスヒットを発生させたアドレスが
所望するデータが共にそれぞれのキャッシュライン転送
の第１データであったと仮定した場合、第１キャッシュ
ラインでは［データＡ０］が、第２キャッシュラインで
は［データＢ０］がそれぞれこれに該当することにな
る。

【００２３】ここで、第２のキャッシュラインの［デー
タＢ０］に着目すると図３に比べて図４に示す方が２ス
テート分早く読み出されていることがわかる。

【００２４】すなわち、これは第２のキャッシュライン
転送の原因となったプロセッサアクセスの所望するデー
タが２ステート分早くキャッシュに読み出され、結果的
にプロセッサの待機時間が短縮されることを示してい
る。

【００２５】しかしながら、第１および第２のキャッシ
ュラインの転送が終了するタイミングは逆に図３に示す
方が２ステート分早く終了する。図３と図４とのアクセ
スタイミングの比較により明らかなように、これは中
断，再開によりプリチャージステート［ＰＲ］と行アド
レス再出力ステート［ＲＡ］の２ステート分の増加に当
たる。これが前述のオーバヘッドステートであり、該ス
テートはキャッシュライン中に発生する中断，再開に比
例して増加し、転送効率を圧迫する原因となるのであ
る。

【００２６】以上の説明のように、前述の方法によれ
ば、キャッシュラインの転送中に割り込ませて別のキャ
ッシュメモリへの転送を可能にすることにより、アクセ
ス競合時に発生するプロセッサの待機時間の短縮が可能
になるが、反面、転送の中断，再開に伴うオーバヘッド
によりメモリバスの転送効率低下を招くといった問題点
が生じていた。

【００２７】本発明は、上記の問題点を解消するために
なされたもので、本発明の目的は、いずれかのプロセッ
サからの共有メモリに対するデータ転送中に、データ転
送のページアドレスが他のプロセッサから共有メモリの
ページアドレスに等しければ、そのプロセッサに共有メ
モリへのアクセス権を発行し、他方データ転送中のプロ
セッサにはデータ転送を中断させ、かつアクセス権を得
たプロセッサにはページアドレスの発生を省略して、継
続して共有メモリから読み出したデータをキャッシュメ
モリに転送させることにより、データ転送の中断，再開
に伴うオーバヘッドによるメモリバスの転送効率低下を
招くことなく、アクセス競合時に発生する各プロセッサ
の待機時間を短縮させてデータ転送処理効率を向上でき
るメモリ制御装置およびメモリ制御方法を提供すること
である。

【００２８】

【課題を解決するための手段】本発明に係る第１の発明
は、それぞれキャッシュメモリを備える複数のプロセッ
サから共有メモリに対するメモリアクセスを制御する制
御手段を備えるメモリ制御装置であって、いずれかのプ
ロセッサがアクセスする前記共有メモリのページアドレ
スを保持する保持手段と、各自のプロセッサが要求する
前記共有メモリのページアドレスを検出する検出手段
と、前記検出手段が検出したページアドレスと前記保持
手段に保持されるページアドレスとが一致するかどうか
を判別する判別手段とをそれぞれ各プロセッサに対応し
てそれぞれ備え、前記制御手段は、いずれかの判別手段
が各ページアドレスが一致すると判別した場合に、デー
タ転送中のプロセッサからのアクセス要求に基づく前記
共有メモリアクセスを中断し、ページアドレスが一致す
るいずれかのキャッシュメモリに対するデータ転送を割
り込ませるものである。

【００２９】本発明に係る第２の発明は、それぞれキャ
ッシュメモリを備える複数のプロセッサから共有メモリ
に対するメモリアクセスを制御するメモリ制御方法であ
って、いずれかのプロセッサがアクセスする前記共有メ
モリのページアドレスをバッファメモリに保持し、各自
のプロセッサが要求する前記共有メモリのページアドレ
スを検出し、該検出したページアドレスとバッファメモ
リに保持されるページアドレスとが一致するかどうかを
判別し、各ページアドレスが一致すると判別した場合
に、データ転送中のプロセッサからのアクセス要求に基
づく前記共有メモリアクセスを中断し、ページアドレス
が一致するいずれかのキャッシュメモリに対するデータ
転送を割り込ませるものである。

【００３０】

【発明の実施の形態】図１は、本発明の一実施形態を示
すメモリ制御装置の構成を説明するブロック図であり、
例えば４つのプロセッサに各々キャッシュメモリを持つ
構成のマルチプロセッサシステムが構成される場合に対
応する。

【００３１】図１において、キャッシュメモリ制御部６
ａ〜６ｄは、共有メモリ部５に格納されるデータの一部
コピーをブロック単位でバッファメモリ（キャッシュメ
モリ）２ａ〜２ｄに保持する。キャッシュメモリ制御部
６ａ〜６ｄは、共有メモリ部５へのアクセスを要求し、
キャッシュメモリ制御部６ａ〜６ｄはアクセス要求に対
して、プロセッサ１ａ〜１ｄが所望するデータのコピー
がバッファメモリ２ａ〜２ｄ上に存在するか否かを判定
し、該判定した結果、バッファメモリ２ａ〜２ｄ上にコ
ピーが存在する（キャッシュヒットの）場合は、直ちに
該当するデータをバッファメモリ２ａ〜２ｄから読み出
し、所望のデータとしてプロセッサ１ａ〜１ｄに与え
る。

【００３２】また、コピーが存在しない（キャッシュミ
スヒットの）場合は、共有メモリ部５から所望データを
含むブロックの読み出し（キャッシュライン転送）を共
有メモリ制御部４に要求する。

【００３３】共有メモリ制御部４は、同時期に発生した
各キャッシュメモリ制御部からのアクセス要求との調停
を行い、共有メモリ部５に対するアクセス権を分配する
ことにより、共有メモリ部５から各バッファメモリ２ａ
〜２ｄへのデータ転送を指示する。

【００３４】共有メモリ制御部４により共有メモリ部５
へのアクセス権を与えられたいずれかのキャッシュメモ
リ制御部、例えばキャッシュメモリ制御部６ａはページ
（行）アドレス，列アドレスの順に所望データアドレス
を発生する。キャッシュメモリ制御部６ａ〜６ｄは前記
ページ（行）アドレスの発生時にこれを制御部６ａ〜６
ｄ内部にラッチまたはバッファメモリ２ａ〜２ｄ上に保
持する。

【００３５】一方、アクセス権が与えられないキャッシ
ュメモリ制御部６ａ以外のキャッシュメモリ制御部６ｂ
〜６ｄは前記ページ（行）アドレスを保持するバッファ
メモリ２ｂ〜２ｄにより保持されるページアドレスとア
クセス要求が所望するページアドレスが一致するか否か
を判別し、この判別結果を共有メモリ制御部４に通知す
る。

【００３６】共有メモリ制御部４は、前記判別結果の通
知により転送中の共有メモリアクセスのページアドレス
と、アクセス権を要求し待機する他のキャッシュメモリ
制御部６ｂ〜６ｄが転送を所望するアクセスのページア
ドレスの一致の有無を判定し、ページアドレスの一致を
検出した場合は、転送中のキャッシュメモリ制御部６ａ
に転送の中断を指示するとともに，ページアドレスの一
致を通知する待機中のキャッシュメモリ制御部６ｂ〜６
ｄのいずれかに割り込みアクセス権を与える。そして、
中断を指示されたキャッシュメモリ制御部６ａは、列ア
ドレスの発生を中断し、アクセス再開が指示されるまで
待機する。

【００３７】また、割り込みアクセス権を与えられたキ
ャッシュメモリ制御部６ｂは、ページ（行）アドレスの
発生を省略し、中断を指示されたキャッシュメモリ制御
部６ａに代わり、列アドレスの発生から転送を開始す
る。

【００３８】また、キャッシュメモリ制御部６ａおよび
キャッシュメモリ制御部６ｂ以外のキャッシュメモリ制
御部６ｃ，６ｄは待機状態を継続する。

【００３９】一方、アクセス再開を待機するキャッシュ
メモリ制御部６ａは、割り込みアクセス権を与えられた
キャッシュメモリ制御部６ｂのアクセス中断またはアク
セス終了により、アクセス再開の指示を受ける。

【００４０】これにより，アクセス再開の指示を与えら
れたキャッシュメモリ制御部６ａは前記割り込みアクセ
ス権を与えられたキャッシュメモリ制御部６ｂと同様に
アクセスを継続する。このように各キャッシュメモリ制
御部６ａ〜６ｄを制御することにより、ページモードを
一旦終了させることなく、それぞれのキャッシュメモリ
制御部６ａ〜６ｄへのデータ転送が可能になる。

【００４１】以下、本実施形態の特徴的構成について図
１等を参照して説明する。

【００４２】上記のように構成されたメモリ制御装置に
おいて、すなわち、それぞれキャッシュメモリを備える
複数のプロセッサ１ａ〜１ｄから共有メモリ部５に対す
るメモリアクセスを制御する制御手段（共有メモリ制御
部４）を備えるメモリ制御装置において、いずれかのプ
ロセッサがアクセスする前記共有メモリのページアドレ
スを保持する保持手段（キャッシュメモリ制御部６ａ〜
６ｄの各バッファメモリ）と、各自のプロセッサが要求
する前記共有メモリのページアドレスを検出する検出手
段（キャッシュメモリ制御部６ａ〜６ｄの機能処理によ
る）と、前記検出手段が検出したページアドレスと前記
保持手段に保持されるページアドレスとが一致するかど
うかを判別する判別手段（キャッシュメモリ制御部６ａ
〜６ｄの機能処理による）とをそれぞれ各プロセッサに
対応してそれぞれ備え、共有メモリ制御部４は、いずれ
かの判別手段が各ページアドレスが一致すると判別した
場合に、データ転送中のプロセッサからのアクセス要求
に基づく前記共有メモリアクセスを中断し、ページアド
レスが一致するいずれかのキャッシュメモリに対するデ
ータ転送を割り込ませることを特徴とする。

【００４３】具体的には、共通メモリバス３を通じた転
送における共有メモリ部５に対するページアドレスを保
持すると共に、転送状態にあるキャッシュメモリとは異
なるキャッシュメモリに対するアクセス要求が所望する
ところの共有メモリ部５に対するページアドレスを検出
し、転送中のページアドレスと、このアクセス要求が所
望するページアドレスが一致する場合において、キャッ
シュメモリに対するデータ転送中の共有メモリへのアク
セスを保持した状態でこのページアドレスの一致するキ
ャッシュメモリに対するデータ転送を割り込ませること
により、転送の中断，再開に伴うオーバヘッドによるメ
モリバスの転送効率低下を招くことなくアクセス競合に
よるプロセッサの待機時間の短縮が可能な並列キャッシ
ュメモリ制御装置を構成する。

【００４４】次に、図２に示すタイミングチャートによ
り本実施形態の特徴的なメモリアクセス制御方法につい
て説明する。

【００４５】図２は、図１に示したメモリ制御装置のメ
モリアクセスタイミングを説明するタイミングチャート
であり、図４と同様に４ワードをキャッシュラインとす
る転送において、キャッシュメモリＡによる第１のキャ
ッシュラインの２ワード目の転送終了時点で一旦転送を
中断させ、キャッシュメモリＢにより第２のキャッシュ
ラインを割り込ませてアクセスした様子を示している。

【００４６】図中の上段は、共有メモリ部５、中段はキ
ャッシュメモリＡ（例えばキャッシュメモリ２ａ）、下
段はキャッシュメモリＢ（例えばキャッシュメモリ２
ｂ）におけるメモリアクセスタイミングを示す。また、
図２では、キャッシュメモリＡおよびキャッシュメモリ
Ｂ用の２つのキャッシュメモリ制御部６ａ，６ｂからの
アクセス競合が発生した場合を例として本実施形態を説
明する。

【００４７】図２に示すように、キャッシュメモリＡお
よびキャッシュメモリＢによるアクセス競合において、
第１のキャッシュラインとしてキャッシュメモリＡに共
有メモリ部５に対する「アクセス許可」が与えられ、キ
ャッシュメモリＢに対しては「待機」を保持する。

【００４８】そして、「アクセス許可」が与えられたキ
ャッシュメモリＡは、共有メモリ部５のアクセスを開始
するために行アドレスＡを発生する。さらに、列アドレ
スを「Ａ０」から順次発生させ、共有メモリ部５より読
み出されたデータを列アドレスＡ０から順次バッファメ
モリ２ａに取り込んでいく。

【００４９】一方、「待機」を保持されるキャッシュメ
モリＢは、「アクセス許可」が与えられたキャッシュメ
モリＡの発する行アドレスＡを保持するとともに、アク
セスを要求しているアドレスとの比較を行い、比較結果
を共有メモリ制御部４に通知する。この時、前記比較結
果がページアドレスの一致を示す場合には、「アクセス
許可」が与えられていたキャッシュメモリＡに対しては
「アクセス中断」を与え、同時に「待機」を保持されて
いたキャッシュメモリＢに対しては「割り込み許可」を
与える。

【００５０】一方、「アクセス中断」を検出したキャッ
シュメモリＡは列アドレスの発生および共有メモリ部５
からの読み出しデータの取り込みを中断する。

【００５１】他方、「割り込み許可」を与えられたキャ
ッシュメモリＢは列アドレスをＢ０から順次発生させ、
共有メモリ部５より読み出されたデータをＢ０から順次
バッファメモリ２ｂに取り込んでいく。

【００５２】図２においては、キャッシュメモリＢの割
り込みアクセスが２ワード終了した時点で、再びアクセ
ス権はキャッシュメモリＡに与えられている。前記「ア
クセス中断」により保持されていたキャッシュメモリＡ
は「アクセス再開」を与えられ、中断していた列アドレ
スＡ２からアクセスを再開する。

【００５３】同時にキャッシュメモリＢに対しては「ア
クセス中断」が与えられ、前記キャッシュメモリＡに対
する中断処理と同様にアクセスを一時中断する。アクセ
スを再開したキャッシュメモリＡは規定のキャッシュラ
インに到達するとアクセスを終了し、同時に再度キャッ
シュメモリＢに対して「アクセス再開」が与えられる。
以降キャッシュメモリＡと同様に規定のキャッシュライ
ンサイズでアクセスを終了する。

【００５４】以上の説明から明らかなように、本実施形
態を示す図２に示す並列的なキャッシュメモリの制御方
法によれば、すなわち、いずれかのプロセッサがアクセ
スする前記共有メモリのページアドレスをバッファメモ
リに保持し、各自のプロセッサが要求する前記共有メモ
リのページアドレスを検出し、該検出したページアドレ
スとバッファメモリに保持されるページアドレスとが一
致するかどうかを判別し、各ページアドレスが一致する
と判別した場合に、データ転送中のプロセッサからのア
クセス要求に基づく前記共有メモリアクセスを中断し、
ページアドレスが一致するいずれかのキャッシュメモリ
に対するデータ転送を割り込ませることによれば図３，
図４に示したアクセスタイミングチャートのいずれと比
較しても、各プロセッサの所望のデータをいち早くバッ
ファメモリに取り込み、結果的にシステムトータルの処
理効率を向上することができる。

【００５５】

【発明の効果】以上説明したように、本発明に係るメモ
リ制御装置によれば、いずれかのプロセッサがアクセス
する前記共有メモリのページアドレスを保持する保持手
段と、各自のプロセッサが要求する前記共有メモリのペ
ージアドレスを検出する検出手段と、前記検出手段が検
出したページアドレスと前記保持手段に保持されるペー
ジアドレスとが一致するかどうかを判別する判別手段と
をそれぞれ各プロセッサに対応してそれぞれ備え、前記
制御手段は、いずれかの判別手段が各ページアドレスが
一致すると判別した場合に、データ転送中のプロセッサ
からのアクセス要求に基づく前記共有メモリアクセスを
中断し、ページアドレスが一致するいずれかのキャッシ
ュメモリに対するデータ転送を割り込ませるので、デー
タ転送の中断，再開に伴うオーバヘッドによるメモリバ
スの転送効率低下を招くことなく、アクセス競合時に発
生する各プロセッサの待機時間を短縮させてデータ転送
処理効率を向上できる。

【００５６】また、本発明に係るメモリ制御方法によれ
ば、それぞれキャッシュメモリを備える複数のプロセッ
サから共有メモリに対するメモリアクセスを制御するメ
モリ制御方法であって、いずれかのプロセッサがアクセ
スする前記共有メモリのページアドレスをバッファメモ
リに保持し、各自のプロセッサが要求する前記共有メモ
リのページアドレスを検出し、該検出したページアドレ
スとバッファメモリに保持されるページアドレスとが一
致するかどうかを判別し、各ページアドレスが一致する
と判別した場合に、データ転送中のプロセッサからのア
クセス要求に基づく前記共有メモリアクセスを中断し、
ページアドレスが一致するいずれかのキャッシュメモリ
に対するデータ転送を割り込ませるので、データ転送の
中断，再開に伴うオーバヘッドによるメモリバスの転送
効率低下を招くことなく、アクセス競合時に発生する各
プロセッサの待機時間を短縮させてデータ転送処理効率
を向上できる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すメモリ制御装置の構
成を説明するブロック図である。

【図２】図１に示したメモリ制御装置のメモリアクセス
タイミングを説明するタイミングチャートである。

【図３】従来のメモリ制御装置の動作を説明するタイミ
ングチャートである。

【図４】従来のメモリ制御装置の動作を説明するタイミ
ングチャートである。

【符号の説明】

１ａ プロセッサ １ｂ プロセッサ １ｃ プロセッサ １ｄ プロセッサ ２ａ キャッシュメモリ ２ｂ キャッシュメモリ ２ｃ キャッシュメモリ ２ｄ キャッシュメモリ ３ 共通メモリバス ４ 共有メモリ制御部 ５ 共有メモリ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれキャッシュメモリを備える複数
   のプロセッサから共有メモリに対するメモリアクセスを
   制御する制御手段を備えるメモリ制御装置であって、 いずれかのプロセッサがアクセスする前記共有メモリの
   ページアドレスを保持する保持手段と、 各自のプロセッサが要求する前記共有メモリのページア
   ドレスを検出する検出手段と、 前記検出手段が検出したページアドレスと前記保持手段
   に保持されるページアドレスとが一致するかどうかを判
   別する判別手段とをそれぞれ各プロセッサに対応してそ
   れぞれ備え、 前記制御手段は、いずれかの判別手段が各ページアドレ
   スが一致すると判別した場合に、データ転送中のプロセ
   ッサからのアクセス要求に基づく前記共有メモリアクセ
   スを中断し、 ページアドレスが一致するいずれかのキャッシュメモリ
   に対するデータ転送を割り込ませることを特徴とするメ
   モリ制御装置。
2. 【請求項２】 それぞれキャッシュメモリを備える複数
   のプロセッサから共有メモリに対するメモリアクセスを
   制御するメモリ制御方法であって、 いずれかのプロセッサがアクセスする前記共有メモリの
   ページアドレスをバッファメモリに保持し、 各自のプロセッサが要求する前記共有メモリのページア
   ドレスを検出し、該検出したページアドレスとバッファ
   メモリに保持されるページアドレスとが一致するかどう
   かを判別し、各ページアドレスが一致すると判別した場
   合に、データ転送中のプロセッサからのアクセス要求に
   基づく前記共有メモリアクセスを中断し、 ページアドレスが一致するいずれかのキャッシュメモリ
   に対するデータ転送を割り込ませることを特徴とするメ
   モリ制御方法。