JPH1022832A - 多段化可変長符号復号装置 - Google Patents
多段化可変長符号復号装置Info
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- JPH1022832A JPH1022832A JP17002696A JP17002696A JPH1022832A JP H1022832 A JPH1022832 A JP H1022832A JP 17002696 A JP17002696 A JP 17002696A JP 17002696 A JP17002696 A JP 17002696A JP H1022832 A JPH1022832 A JP H1022832A
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Abstract
(57)【要約】 (修正有)
【課題】 1マシンサイクル内で複数の可変長符号に対
する復号化処理を実行する。 【解決手段】 圧縮画像データの符号ビット列から可変
長符号を復号する可変長符号復号処理部は、N段の符号
長検出部62−1,−2と、それぞれ異なる可変長符号
を検出する可変長符号検出部60−1,−2を備える。
N=2とした場合、符号長検出部62−1で得られる符
号長LAに基づき、2段目可変長符号検出部60−2で
の符号ビット列に対する可変長符号の検出開始ビットが
決められる。加算器52が、符号長検出部62−1、−
2でそれぞれ検出される符号長LA,LBを加算し、得
られた値に基づいて、ビット位置処理部54が、次のマ
シンサイクルで符号格納レジスタ32に格納して復号処
理に供する符号ビット列のスタート位置を制御する。こ
れにより、1マシンサイクル内に、段数に応じた可変長
符号の復号データが各可変長符号検出手段より出力され
ることなる。
する復号化処理を実行する。 【解決手段】 圧縮画像データの符号ビット列から可変
長符号を復号する可変長符号復号処理部は、N段の符号
長検出部62−1,−2と、それぞれ異なる可変長符号
を検出する可変長符号検出部60−1,−2を備える。
N=2とした場合、符号長検出部62−1で得られる符
号長LAに基づき、2段目可変長符号検出部60−2で
の符号ビット列に対する可変長符号の検出開始ビットが
決められる。加算器52が、符号長検出部62−1、−
2でそれぞれ検出される符号長LA,LBを加算し、得
られた値に基づいて、ビット位置処理部54が、次のマ
シンサイクルで符号格納レジスタ32に格納して復号処
理に供する符号ビット列のスタート位置を制御する。こ
れにより、1マシンサイクル内に、段数に応じた可変長
符号の復号データが各可変長符号検出手段より出力され
ることなる。
Description
【0001】
【発明の属する技術分野】本発明は、画像圧縮データの
復号化装置、特に、可変長符号よりなる画像圧縮データ
の符号ビット列に基づいて可変長符号を復号する復号化
装置の構成に関する。
復号化装置、特に、可変長符号よりなる画像圧縮データ
の符号ビット列に基づいて可変長符号を復号する復号化
装置の構成に関する。
【0002】
【従来の技術】画像圧縮符号化方式として知られている
JPEG、MPEG1およびMPEG2規格などにおい
ては、離散コサイン変換(DCT)した静止画像データ
または動画像データを量子化し、得られた量子化DCT
係数に対して、さらにハフマン符号などを用いた可変長
符号化を行って圧縮データを得ている。
JPEG、MPEG1およびMPEG2規格などにおい
ては、離散コサイン変換(DCT)した静止画像データ
または動画像データを量子化し、得られた量子化DCT
係数に対して、さらにハフマン符号などを用いた可変長
符号化を行って圧縮データを得ている。
【0003】このようにして圧縮された画像データを復
号するための復号装置をLSIで構成した場合、圧縮画
像データを可変長符号復号する可変長符号復号部、復号
されたデータを逆量子化する逆量子化部、そして逆量子
化DCT係数を逆離散コサイン変換して画像データを得
る逆離散コサイン変換部を備え、また、MPEG1やM
PEG2の場合には、動画像圧縮を行っているために、
さらに逆離散コサイン変換により得られた画像データに
対して動き補償を行うための動き補償部を備えている。
号するための復号装置をLSIで構成した場合、圧縮画
像データを可変長符号復号する可変長符号復号部、復号
されたデータを逆量子化する逆量子化部、そして逆量子
化DCT係数を逆離散コサイン変換して画像データを得
る逆離散コサイン変換部を備え、また、MPEG1やM
PEG2の場合には、動画像圧縮を行っているために、
さらに逆離散コサイン変換により得られた画像データに
対して動き補償を行うための動き補償部を備えている。
【0004】このような圧縮画像復号装置では、受信や
蓄積メディアから得られた画像圧縮データを復号化し
て、復号表示画像を順次表示部に供給して表示させなけ
ればならないため、各復号部分をなす回路ブロックにお
いてその処理の高速化が求められており、逆量子化部や
逆離散コサイン変換部などについては、高速な回路が実
現されつつある。
蓄積メディアから得られた画像圧縮データを復号化し
て、復号表示画像を順次表示部に供給して表示させなけ
ればならないため、各復号部分をなす回路ブロックにお
いてその処理の高速化が求められており、逆量子化部や
逆離散コサイン変換部などについては、高速な回路が実
現されつつある。
【0005】また、可変長符号復号回路についても、他
の回路と同様に処理の高速化が求められている。ところ
が、可変長符号回路では、復号化の対象となる符号が可
変長であることから、ある可変長符号の復号が終了しな
ければ、次の可変長符号の開始ビットが特定できず、並
列処理による高速化が難しいとう特性を有する。
の回路と同様に処理の高速化が求められている。ところ
が、可変長符号回路では、復号化の対象となる符号が可
変長であることから、ある可変長符号の復号が終了しな
ければ、次の可変長符号の開始ビットが特定できず、並
列処理による高速化が難しいとう特性を有する。
【0006】そこで、例えば{信学技報 ICD94−
86(1994−08)「110MHz MPEG2
対応可変長符号の復号LSIの開発」}などには、可変
長復号処理の高速化を図るために、復号回路を分離して
パイプライン化するという構成が示されている。この構
成において、可変長符号復号回路は、可変長符号復号回
路を可変長符号の切り出し部や、可変長符号からのラン
・レベルの検出部などに分離されており、可変長符号の
切り出し部における処理中に、切り出し済みの可変長符
号に対してラン・レベル検出を行っている。なお、上記
レベル(level)は、与えられた1ブロックデータ
(量子化されたDCT係数)をジグザクスキャンして得
られた符号ビット列における”0”でないDCT係数を
示し、ラン(run)は、上記レベルに先行して連続す
る”0”の数を表している。
86(1994−08)「110MHz MPEG2
対応可変長符号の復号LSIの開発」}などには、可変
長復号処理の高速化を図るために、復号回路を分離して
パイプライン化するという構成が示されている。この構
成において、可変長符号復号回路は、可変長符号復号回
路を可変長符号の切り出し部や、可変長符号からのラン
・レベルの検出部などに分離されており、可変長符号の
切り出し部における処理中に、切り出し済みの可変長符
号に対してラン・レベル検出を行っている。なお、上記
レベル(level)は、与えられた1ブロックデータ
(量子化されたDCT係数)をジグザクスキャンして得
られた符号ビット列における”0”でないDCT係数を
示し、ラン(run)は、上記レベルに先行して連続す
る”0”の数を表している。
【0007】
【発明が解決しようとする課題】しかしながら、上述の
ような可変長符号復号回路の構成において、可変長符号
の切り出し処理自体は並列化されておらず、圧縮画像デ
ータの符号ビット列からの可変長符号の切り出しは1符
号/1サイクル(1マシンサイクル)であり、処理速度
の大幅な向上には至っていない。
ような可変長符号復号回路の構成において、可変長符号
の切り出し処理自体は並列化されておらず、圧縮画像デ
ータの符号ビット列からの可変長符号の切り出しは1符
号/1サイクル(1マシンサイクル)であり、処理速度
の大幅な向上には至っていない。
【0008】また、動画像の復号の場合、特に、1秒間
に復号表示されるピクチャの枚数(フレームレート)を
維持しつつ高解像度化に対応しなければならない。そこ
で、上記1サイクル、つまり回路の動作周波数を上げて
このような高解像度化に対応することが考えられる。こ
こで、デジタル・ビデオ・ディスクやデジタルTVなど
において使用される解像度は、720画素×480画素
であって、動作周波数の向上によりある程度対応するこ
とができる。しかし、更に高解像度の1440画素×1
080画素に対応する場合、回路の動作周波数を上げて
対応するには限界があった。
に復号表示されるピクチャの枚数(フレームレート)を
維持しつつ高解像度化に対応しなければならない。そこ
で、上記1サイクル、つまり回路の動作周波数を上げて
このような高解像度化に対応することが考えられる。こ
こで、デジタル・ビデオ・ディスクやデジタルTVなど
において使用される解像度は、720画素×480画素
であって、動作周波数の向上によりある程度対応するこ
とができる。しかし、更に高解像度の1440画素×1
080画素に対応する場合、回路の動作周波数を上げて
対応するには限界があった。
【0009】一方で、LSI回路における消費電力の低
減の要請に対応しなければらず、このためには、回路の
動作周波数を下げることが有効とされる。しかし、表示
画像の復号は上記フレームレートを維持しなければなら
ないため、フレームレートを維持しつつ動作周波数を下
げるためには、1符号/1サイクルの可変長符号の切り
出し速度では復号処理が追いつかないという問題があ
る。
減の要請に対応しなければらず、このためには、回路の
動作周波数を下げることが有効とされる。しかし、表示
画像の復号は上記フレームレートを維持しなければなら
ないため、フレームレートを維持しつつ動作周波数を下
げるためには、1符号/1サイクルの可変長符号の切り
出し速度では復号処理が追いつかないという問題があ
る。
【0010】本発明は、上記課題を解消するためになさ
れ、1マシンサイクル内で複数の可変長符号に対する復
号化処理可能な可変長符号復号装置を提供することを目
的とする。
れ、1マシンサイクル内で複数の可変長符号に対する復
号化処理可能な可変長符号復号装置を提供することを目
的とする。
【0011】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る可変長符号の復号化装置は以下のよう
な特徴を有する。
に、本発明に係る可変長符号の復号化装置は以下のよう
な特徴を有する。
【0012】即ち、可変長符号よりなるデータの符号ビ
ット列に対して復号化処理を行う可変長符号復号装置に
おいて、符号ビット列から前記可変長符号の符号長を検
出する複数段の符号長検出手段と、符号ビット列から前
記可変長符号を検出して対応する可変長符号復号データ
を出力する複数段の可変長符号検出手段と、を有する。
そして、上記複数段の符号長検出手段で検出された符号
長に基づき、各可変長符号検出手段での符号ビット列に
対する前記可変長符号の検出開始ビットを制御する。
ット列に対して復号化処理を行う可変長符号復号装置に
おいて、符号ビット列から前記可変長符号の符号長を検
出する複数段の符号長検出手段と、符号ビット列から前
記可変長符号を検出して対応する可変長符号復号データ
を出力する複数段の可変長符号検出手段と、を有する。
そして、上記複数段の符号長検出手段で検出された符号
長に基づき、各可変長符号検出手段での符号ビット列に
対する前記可変長符号の検出開始ビットを制御する。
【0013】このように、複数段(N段)の符号長検出
手段と可変長符号検出手段とが設けられ、符号長検出手
段がそれそれ検出する符号長に基づいて、各可変長符号
検出手段における符号ビット列に対する可変長符号の検
出開始ビットを制御する。
手段と可変長符号検出手段とが設けられ、符号長検出手
段がそれそれ検出する符号長に基づいて、各可変長符号
検出手段における符号ビット列に対する可変長符号の検
出開始ビットを制御する。
【0014】N=2とした場合を例にとると、1段目の
符号長検出手段において得られた符号長に基づいて、2
段目の可変長符号検出手段における符号ビット列に対す
る可変長符号の検出開始ビットが決められる。また、1
段目の符号長検出手段と2段目の符号長検出手段でそれ
ぞれ検出される符号長に基づいて、次のマシンサイクル
で処理する可変長符号の符号ビット列のスタート位置を
制御する。
符号長検出手段において得られた符号長に基づいて、2
段目の可変長符号検出手段における符号ビット列に対す
る可変長符号の検出開始ビットが決められる。また、1
段目の符号長検出手段と2段目の符号長検出手段でそれ
ぞれ検出される符号長に基づいて、次のマシンサイクル
で処理する可変長符号の符号ビット列のスタート位置を
制御する。
【0015】したがって、単位マシンサイクル期間内、
つまり1マシンサイクル内に、段数に応じた可変長符号
の復号データが各可変長符号検出手段より出力される。
つまり1マシンサイクル内に、段数に応じた可変長符号
の復号データが各可変長符号検出手段より出力される。
【0016】このように可変長符号の復号処理部を並列
化して、複数の可変長符号を1マシンサイクル内で復号
することにより、本発明では、復号処理速度の格段の高
速化を図ることが可能となる。
化して、複数の可変長符号を1マシンサイクル内で復号
することにより、本発明では、復号処理速度の格段の高
速化を図ることが可能となる。
【0017】また、上記構成に加え、検出開始ビット制
御手段(以下の実施の形態においては、ポイントセレク
タ)と、符号格納レジスタおよびビット位置制御部と有
する。そして、検出開始ビット制御手段が、所定段目ま
での符号長検出手段で検出された符号長に基づき、次段
の可変長符号検出手段での符号ビット列に対する可変長
符号の検出開始ビットを制御する。符号格納レジスタ
は、符号ビット列を単位マシンサイクル毎に順次格納し
て各可変長符号検出手段および各符号長検出手段に供給
し、ビット位置制御部が、各符号長検出手段でそれぞれ
検出された符号長の加算値に基づいて、次のマシンサイ
クルのタイミングにおける、前記符号格納レジスタに格
納する前記符号ビット列の格納開始ビット位置を制御す
る。
御手段(以下の実施の形態においては、ポイントセレク
タ)と、符号格納レジスタおよびビット位置制御部と有
する。そして、検出開始ビット制御手段が、所定段目ま
での符号長検出手段で検出された符号長に基づき、次段
の可変長符号検出手段での符号ビット列に対する可変長
符号の検出開始ビットを制御する。符号格納レジスタ
は、符号ビット列を単位マシンサイクル毎に順次格納し
て各可変長符号検出手段および各符号長検出手段に供給
し、ビット位置制御部が、各符号長検出手段でそれぞれ
検出された符号長の加算値に基づいて、次のマシンサイ
クルのタイミングにおける、前記符号格納レジスタに格
納する前記符号ビット列の格納開始ビット位置を制御す
る。
【0018】
【発明の実施の形態】以下、本発明の実施の形態(以
下、実施形態という)について図面を用いて説明する。
なお、既に説明した図面と対応する部分には同一符号を
付して説明を省略する。
下、実施形態という)について図面を用いて説明する。
なお、既に説明した図面と対応する部分には同一符号を
付して説明を省略する。
【0019】[圧縮画像データの復号装置の構成]図1
は、本実施形態に係る圧縮画像データの復号装置の概略
構成を示している。なお、本実施形態においては、動画
像圧縮データの復号装置を例にとって説明する。
は、本実施形態に係る圧縮画像データの復号装置の概略
構成を示している。なお、本実施形態においては、動画
像圧縮データの復号装置を例にとって説明する。
【0020】蓄積メディアなどや通信などによって得ら
れた動画像圧縮データの符号ビット列は、ヘッダ検出・
パラメータ分離部10に供給され、ここで、まず、階層
構造を有する符号ビット列から各層のヘッダが検出され
る。そして、検出された各層のヘッダに基づいて、パラ
メータ毎に分離、つまり、GOP(Group of Pictures
)、I,B,Pのピクチャ、各ピクチャを構成するマ
クロブロック(MB)、さらにマクロブロックを構成す
る8×8画素単位のブロックが分離される。
れた動画像圧縮データの符号ビット列は、ヘッダ検出・
パラメータ分離部10に供給され、ここで、まず、階層
構造を有する符号ビット列から各層のヘッダが検出され
る。そして、検出された各層のヘッダに基づいて、パラ
メータ毎に分離、つまり、GOP(Group of Pictures
)、I,B,Pのピクチャ、各ピクチャを構成するマ
クロブロック(MB)、さらにマクロブロックを構成す
る8×8画素単位のブロックが分離される。
【0021】本実施形態の特徴である可変長符号復号処
理部12は、このように単位ブロック毎に分離された可
変長符号ビット列から、後述するようにして、多数
(N)符号/1サイクルで、可変長符号を切り出してそ
の可変長符号に対応するラン・レベル出力、すなわち量
子化されたDCT係数符号列を出力する。
理部12は、このように単位ブロック毎に分離された可
変長符号ビット列から、後述するようにして、多数
(N)符号/1サイクルで、可変長符号を切り出してそ
の可変長符号に対応するラン・レベル出力、すなわち量
子化されたDCT係数符号列を出力する。
【0022】可変長符号復号処理部12からの量子化D
CT係数の符号列は、逆量子化部14に供給されて逆量
子化され、逆離散コサイン変換部16にてこの逆量子化
されたDCT係数がDCT変換前の画素毎のデータに逆
変換される。
CT係数の符号列は、逆量子化部14に供給されて逆量
子化され、逆離散コサイン変換部16にてこの逆量子化
されたDCT係数がDCT変換前の画素毎のデータに逆
変換される。
【0023】動き補償部18は、逆離散コサイン変換に
よって得られた画像データがIピクチャ(フレーム内符
号化画像)の場合、これを画像メモリ20の表示メモリ
26にそのまま出力し、また、Iピクチャ用のメモリ領
域22にも出力する。そして、このIピクチャ用のメモ
リ領域22には、Iピクチャのデータが参照画像1とし
て、次のIピクチャが得られるまで記憶される。
よって得られた画像データがIピクチャ(フレーム内符
号化画像)の場合、これを画像メモリ20の表示メモリ
26にそのまま出力し、また、Iピクチャ用のメモリ領
域22にも出力する。そして、このIピクチャ用のメモ
リ領域22には、Iピクチャのデータが参照画像1とし
て、次のIピクチャが得られるまで記憶される。
【0024】Pピクチャ(フレーム間順方向予測符号化
画像)の場合、動き補償部18は、Pピクチャデータを
Pピクチャ用のメモリ領域24に出力すると共に、Iピ
クチャデータをメモリ領域22から読み出してPピクチ
ャデータに加算して動き補償を行い、得られた復号表示
画像を表示メモリ26に一旦記憶させる。なお、上記P
ピクチャ用のメモリ領域24には、Iピクチャと同様
に、次のPピクチャが得られるまで参照画像2として記
憶される。
画像)の場合、動き補償部18は、Pピクチャデータを
Pピクチャ用のメモリ領域24に出力すると共に、Iピ
クチャデータをメモリ領域22から読み出してPピクチ
ャデータに加算して動き補償を行い、得られた復号表示
画像を表示メモリ26に一旦記憶させる。なお、上記P
ピクチャ用のメモリ領域24には、Iピクチャと同様
に、次のPピクチャが得られるまで参照画像2として記
憶される。
【0025】逆離散コサイン変換によって得られた画像
データが、Bピクチャ(双方向予測符号化画像)の場合
には、メモリ領域22、24にそれぞれ記憶されたIま
たはPピクチャデータがBピクチャデータに加算されて
動き補償が行われ、得られた復号表示画像が表示メモリ
26に一旦記憶される。
データが、Bピクチャ(双方向予測符号化画像)の場合
には、メモリ領域22、24にそれぞれ記憶されたIま
たはPピクチャデータがBピクチャデータに加算されて
動き補償が行われ、得られた復号表示画像が表示メモリ
26に一旦記憶される。
【0026】以上のようにIピクチャ、Pピクチャ、B
ピクチャに基づいて順次得られた動き補償後の復号表示
画像は、図示しないディスプレイに例えば[Iピクチ
ャ、Bピクチャ、Bピクチャ、Pピクチャ、Bピクチ
ャ、Bピクチャ、Pピクチャ・・・Iピクチャ]に対応
した順に表示される。
ピクチャに基づいて順次得られた動き補償後の復号表示
画像は、図示しないディスプレイに例えば[Iピクチ
ャ、Bピクチャ、Bピクチャ、Pピクチャ、Bピクチ
ャ、Bピクチャ、Pピクチャ・・・Iピクチャ]に対応
した順に表示される。
【0027】[可変長符号復号処理部の構成]次に、可
変符号検出部および符号長検出部を有する図1の可変長
符号復号処理部12の具体的構成について図2を用いて
説明する。
変符号検出部および符号長検出部を有する図1の可変長
符号復号処理部12の具体的構成について図2を用いて
説明する。
【0028】符号格納レジスタ32には、図1のヘッダ
検出・パラメータ分離部10より可変長符号ビット列が
供給される。符号格納レジスタ32には、ビット位置処
理部54の制御に基づいて、1マシンサイクル毎に、可
変長符号ビット列が所定ビット数分(具体的には、可変
長符号の最大ビット数×段数N)づつ格納される。ここ
で、図1のヘッダ検出・パラメータ分離部10から出力
される可変長符号ビット列が可変長符号A,B,C,D
・・の順であるとすると、本実施形態においては、段数
N=2としたので、符号格納レジスタ32には、最初の
1マシンサイクルで例えば2つの可変長符号A,Bのビ
ット列が格納されることとなる。
検出・パラメータ分離部10より可変長符号ビット列が
供給される。符号格納レジスタ32には、ビット位置処
理部54の制御に基づいて、1マシンサイクル毎に、可
変長符号ビット列が所定ビット数分(具体的には、可変
長符号の最大ビット数×段数N)づつ格納される。ここ
で、図1のヘッダ検出・パラメータ分離部10から出力
される可変長符号ビット列が可変長符号A,B,C,D
・・の順であるとすると、本実施形態においては、段数
N=2としたので、符号格納レジスタ32には、最初の
1マシンサイクルで例えば2つの可変長符号A,Bのビ
ット列が格納されることとなる。
【0029】符号格納レジスタ32から出力される可変
長符号ビット列は、それぞれ第1段目の可変長符号検出
部60−1および符号長検出部62−1に供給される。
また、この可変長符号ビット列は、ポイントセレクタ4
2に供給される。ポイントセレクタ42は、後述するよ
うに符号長検出部62−1にて検出される符号長LAに
基づき、後段の可変長符号検出部60−2および符号長
検出部62−2への可変長符号ビット列の供給開始ビッ
トポイント、つまり可変長符号Aに続く可変長符号Bの
スタートビットを指定する。よって、ポイントセレクタ
42からは、指定されたビットから可変長符号ビット
列、ここでは可変長符号Bのビット列が、第2段目の可
変長符号検出部60−2および符号長検出部62−2に
供給されることとなる。
長符号ビット列は、それぞれ第1段目の可変長符号検出
部60−1および符号長検出部62−1に供給される。
また、この可変長符号ビット列は、ポイントセレクタ4
2に供給される。ポイントセレクタ42は、後述するよ
うに符号長検出部62−1にて検出される符号長LAに
基づき、後段の可変長符号検出部60−2および符号長
検出部62−2への可変長符号ビット列の供給開始ビッ
トポイント、つまり可変長符号Aに続く可変長符号Bの
スタートビットを指定する。よって、ポイントセレクタ
42からは、指定されたビットから可変長符号ビット
列、ここでは可変長符号Bのビット列が、第2段目の可
変長符号検出部60−2および符号長検出部62−2に
供給されることとなる。
【0030】N段(N=2)の符号長検出部62−1、
62−2は、比較器38、48と、符号長テーブル4
0、50とをそれぞれ備え、符号長テーブル40、50
は、後述する図3のように、可変長符号の共通最小ビッ
ト列と符号長とが対応づけられて格納されている。そし
て、各比較器38、48は、それぞれに供給される可変
長符号ビット列と、符号長テーブル40、50に格納さ
れている共通最小ビット列とを比較して、共通最小ビッ
ト列を切り出し、対応する符号長LA,LBを出力す
る。
62−2は、比較器38、48と、符号長テーブル4
0、50とをそれぞれ備え、符号長テーブル40、50
は、後述する図3のように、可変長符号の共通最小ビッ
ト列と符号長とが対応づけられて格納されている。そし
て、各比較器38、48は、それぞれに供給される可変
長符号ビット列と、符号長テーブル40、50に格納さ
れている共通最小ビット列とを比較して、共通最小ビッ
ト列を切り出し、対応する符号長LA,LBを出力す
る。
【0031】1段目の符号長検出部62−1から出力さ
れる符号長LAは、上述のようにポイントセレクタ42
に供給されて、可変長符号ビット列の供給開始ビットポ
イントの指定に利用されると共に、加算器52にも供給
される。
れる符号長LAは、上述のようにポイントセレクタ42
に供給されて、可変長符号ビット列の供給開始ビットポ
イントの指定に利用されると共に、加算器52にも供給
される。
【0032】この加算器52には、上記符号長LAと、
2段目の符号長検出部62−2で検出される符号長LB
とが供給される。そして、加算器52はこれらに基づい
て符号長LAと符号長LBとの和を求め、演算結果をビ
ット位置処理部54に出力する。
2段目の符号長検出部62−2で検出される符号長LB
とが供給される。そして、加算器52はこれらに基づい
て符号長LAと符号長LBとの和を求め、演算結果をビ
ット位置処理部54に出力する。
【0033】ビット位置処理部54は、加算器52から
の符号長の和出力に基づき、可変長符号ビット列で可変
長符号A,Bの次に続く可変長符号Cの開始ビットを求
め、次のマシンサイクルにおける符号格納レジスタ32
への符号ビット列の読み込み開始位置を制御する。
の符号長の和出力に基づき、可変長符号ビット列で可変
長符号A,Bの次に続く可変長符号Cの開始ビットを求
め、次のマシンサイクルにおける符号格納レジスタ32
への符号ビット列の読み込み開始位置を制御する。
【0034】また、各可変長符号検出部60−1、60
−2は、比較器36、46と、可変長符号テーブル3
4、44(図4参照)とをそれぞれ備え、この可変長符
号テーブル34、44は、ハフマン符号などの標準の可
変長符号とこれに対応するラン・レベルとが対応づけら
れて格納されている。各比較器36、46は、それぞれ
供給される可変長符号ビット列と、図4の114通りの
可変長符号とを比較して、可変長符号ビット列から可変
長符号A、Bを切り出し、この可変長符号A,Bに対応
するラン・レベル出力A’、B’を出力する。
−2は、比較器36、46と、可変長符号テーブル3
4、44(図4参照)とをそれぞれ備え、この可変長符
号テーブル34、44は、ハフマン符号などの標準の可
変長符号とこれに対応するラン・レベルとが対応づけら
れて格納されている。各比較器36、46は、それぞれ
供給される可変長符号ビット列と、図4の114通りの
可変長符号とを比較して、可変長符号ビット列から可変
長符号A、Bを切り出し、この可変長符号A,Bに対応
するラン・レベル出力A’、B’を出力する。
【0035】[符号長検出部の構成]次に、本実施形態
の各符号長検出部62−1,62−2の構成、より具体
的には、符号長テーブル40、50の構成について図3
を用いて説明する。
の各符号長検出部62−1,62−2の構成、より具体
的には、符号長テーブル40、50の構成について図3
を用いて説明する。
【0036】図3に示される符号長テーブルは、可変長
符号の符号長を知るために必要な共通最小ビット列(符
号長検出エントリ)と、符号長とが対応づけられて格納
されている。このため、本実施形態の符号長検出部62
−1,62−2は、可変長符号自体を検出することなく
符号長を検出することが可能となっている。
符号の符号長を知るために必要な共通最小ビット列(符
号長検出エントリ)と、符号長とが対応づけられて格納
されている。このため、本実施形態の符号長検出部62
−1,62−2は、可変長符号自体を検出することなく
符号長を検出することが可能となっている。
【0037】可変長符号は、図4に示すようにラン・レ
ベルの発生確率に応じて固定的に割り当てられているた
め、可変長符号を特定して可変長符号の符号長を検出す
る場合には、例えば、現在規定されている114通りの
可変長符号の全てと、符号格納レジスタ32からの可変
長符号ビット列とを比較しなければならない。
ベルの発生確率に応じて固定的に割り当てられているた
め、可変長符号を特定して可変長符号の符号長を検出す
る場合には、例えば、現在規定されている114通りの
可変長符号の全てと、符号格納レジスタ32からの可変
長符号ビット列とを比較しなければならない。
【0038】ところが、可変長符号は、図4に示唆され
ているように114通りのなかのいずれであるかを特定
しなくても、その符号長を検出することが可能である。
例えば、図4において、符号長9の可変長符号は8種類
ある。つまり、符号ビット列として、例えば、[001
00110s]または[00100001s]のいずれ
が入力された場合であっても、その符号長は9である。
そして、これら符号長9の各可変長符号は、その最初の
5ビット[00100]が共通している。よって、図3
に示す符号長テーブルでは、このように同一符号長を有
する可変長符号の共通最小ビット列に対して、一定の符
号長が設定されており、例えば、共通最小ビット列[0
0100]に対し符号長9が設定されている。
ているように114通りのなかのいずれであるかを特定
しなくても、その符号長を検出することが可能である。
例えば、図4において、符号長9の可変長符号は8種類
ある。つまり、符号ビット列として、例えば、[001
00110s]または[00100001s]のいずれ
が入力された場合であっても、その符号長は9である。
そして、これら符号長9の各可変長符号は、その最初の
5ビット[00100]が共通している。よって、図3
に示す符号長テーブルでは、このように同一符号長を有
する可変長符号の共通最小ビット列に対して、一定の符
号長が設定されており、例えば、共通最小ビット列[0
0100]に対し符号長9が設定されている。
【0039】このように、共通最小ビット列を符号検出
エントリとして符号長テーブルを構成することにより、
可変長符号の最後のビットまで確認しなくても、その符
号長を検出することができる。
エントリとして符号長テーブルを構成することにより、
可変長符号の最後のビットまで確認しなくても、その符
号長を検出することができる。
【0040】また、可変長符号のビット数が多くなるに
つれて、同一符号長を有する可変長符号の種類は増大す
るが、符号長検出部62−1,62−2において可変長
符号自体を特定する必要がない。したがって、図3に示
すように符号長テーブルは、例えば計16個の共通最小
ビット列とこれに対応した符号長のみの構成となる。よ
って、可変長符号検出部において114通りの可変長符
号全てとの比較を行う場合と比べ、符号長検出部62−
1,62−2の各比較器38、48での比較数は格段に
少なくなり、符号長の検出はより迅速に行われることと
なる。
つれて、同一符号長を有する可変長符号の種類は増大す
るが、符号長検出部62−1,62−2において可変長
符号自体を特定する必要がない。したがって、図3に示
すように符号長テーブルは、例えば計16個の共通最小
ビット列とこれに対応した符号長のみの構成となる。よ
って、可変長符号検出部において114通りの可変長符
号全てとの比較を行う場合と比べ、符号長検出部62−
1,62−2の各比較器38、48での比較数は格段に
少なくなり、符号長の検出はより迅速に行われることと
なる。
【0041】なお、図3において、符号長検出エントリ
「11」に対しては、符号長「2」または「3」が対応
付けられている。そして、いずれの符号長であるかの特
定は、その符号ビット列がマクロブロックを構成するブ
ロックの先頭であるかどうかで行う。なお、ブロックの
先頭であるかどうかは、図1のヘッダ検出・パラメータ
分離部10から別途供給されるヘッダ検出信号と、図1
の可変長符号復号処理部12が備えるブロック先頭位置
検出手段によって知ることができる。
「11」に対しては、符号長「2」または「3」が対応
付けられている。そして、いずれの符号長であるかの特
定は、その符号ビット列がマクロブロックを構成するブ
ロックの先頭であるかどうかで行う。なお、ブロックの
先頭であるかどうかは、図1のヘッダ検出・パラメータ
分離部10から別途供給されるヘッダ検出信号と、図1
の可変長符号復号処理部12が備えるブロック先頭位置
検出手段によって知ることができる。
【0042】また、図中符号長検出エントリ「0000
01」に対応する符号長「Escape」は、画像圧縮
方式によって異なっており、例えばMPEG2の場合に
は、符号長は「24」である。
01」に対応する符号長「Escape」は、画像圧縮
方式によって異なっており、例えばMPEG2の場合に
は、符号長は「24」である。
【0043】以上説明したように、本実施形態におい
て、符号長検出部62−1、62−2を設けて符号長を
求めることにより、可変長符号検出の並列化が可能とな
り、1マシンサイクル内で段数Nに応じた数の可変長符
号がN個それぞれ切り出されて、対応するN個のランレ
ベル出力が得られることとなる。
て、符号長検出部62−1、62−2を設けて符号長を
求めることにより、可変長符号検出の並列化が可能とな
り、1マシンサイクル内で段数Nに応じた数の可変長符
号がN個それぞれ切り出されて、対応するN個のランレ
ベル出力が得られることとなる。
【0044】なお、図2に示す可変長符号復号処理部に
おいて、段数Nが2より大きい場合には、N=3を例に
とると、例えば次のような構成とすれば対応可能であ
る。
おいて、段数Nが2より大きい場合には、N=3を例に
とると、例えば次のような構成とすれば対応可能であ
る。
【0045】まず、1段目および2段目の可変長符号検
出部および符号長検出部の構成は、図2と同様とする。
そして、3段目の可変長符号検出部および符号長検出部
に対する符号ビット列の供給開始ビット位置について
は、増設されたポイントセレクタが、加算器52からの
符号長LAとLBの和出力に基づいて制御し、可変長符
号Cのビット列の最初からとする。
出部および符号長検出部の構成は、図2と同様とする。
そして、3段目の可変長符号検出部および符号長検出部
に対する符号ビット列の供給開始ビット位置について
は、増設されたポイントセレクタが、加算器52からの
符号長LAとLBの和出力に基づいて制御し、可変長符
号Cのビット列の最初からとする。
【0046】また、図2の加算器52からの符号長LA
とLBとの和出力と、3段目の符号長検出部が検出する
符号長LCとを増設した加算器に入力し、この加算器が
これら3つの和(LA+LB+LC)を求め、これを図
2のビット位置処理部54に出力する。
とLBとの和出力と、3段目の符号長検出部が検出する
符号長LCとを増設した加算器に入力し、この加算器が
これら3つの和(LA+LB+LC)を求め、これを図
2のビット位置処理部54に出力する。
【0047】そして、N>3の場合であっても、同様に
ポイントセレクタおよび加算器を増設すれば対応するこ
とができる。
ポイントセレクタおよび加算器を増設すれば対応するこ
とができる。
【0048】また、例えば、上述のように符号長検出部
62−1、62−2において可変長符号自体を切り出す
ことなく共通最小ビット列を切り出すれば、極めて短期
間でそれぞれ符号長LA、LBが検出される。このた
め、2段目の可変長符号検出部60−2において、より
早く可変長符号Bを切り出すことが可能となる。
62−1、62−2において可変長符号自体を切り出す
ことなく共通最小ビット列を切り出すれば、極めて短期
間でそれぞれ符号長LA、LBが検出される。このた
め、2段目の可変長符号検出部60−2において、より
早く可変長符号Bを切り出すことが可能となる。
【0049】さらに、加算器52には1マシンサイクル
が終了する前の比較的早い時期に符号長LA、LBのデ
ータが供給されるため、ビット位置処理部54は、この
符号長の和に基づいて次のマシンサイクルで符号格納レ
ジスタ32に格納すべき可変長符号ビット列のスタート
位置をより早く特定することができる。
が終了する前の比較的早い時期に符号長LA、LBのデ
ータが供給されるため、ビット位置処理部54は、この
符号長の和に基づいて次のマシンサイクルで符号格納レ
ジスタ32に格納すべき可変長符号ビット列のスタート
位置をより早く特定することができる。
【0050】
【発明の効果】以上説明したように、本発明の可変長符
号復号装置では、可変長符号検出手段とは別に各可変長
符号の符号長を検出する符号長検出手段を設け、各可変
長符号検出手段における符号ビット列に対する可変長符
号の検出開始ビットを制御することとした。したがっ
て、連続した可変長符号よりなる符号ビット列から、各
段の可変長符号検出手段が、それぞれ異なる可変長符号
を並列処理して検出し、対応する復号データを得ること
ができる。つまり、可変長符号の復号化処理において、
1マシンサイクル内で、複数の可変長符号を切り出すこ
とが可能となり、復号化処理の高速化を図ることができ
る。
号復号装置では、可変長符号検出手段とは別に各可変長
符号の符号長を検出する符号長検出手段を設け、各可変
長符号検出手段における符号ビット列に対する可変長符
号の検出開始ビットを制御することとした。したがっ
て、連続した可変長符号よりなる符号ビット列から、各
段の可変長符号検出手段が、それぞれ異なる可変長符号
を並列処理して検出し、対応する復号データを得ること
ができる。つまり、可変長符号の復号化処理において、
1マシンサイクル内で、複数の可変長符号を切り出すこ
とが可能となり、復号化処理の高速化を図ることができ
る。
【0051】また、1マシンサイクル内で複数の可変長
符号が検出できることから、可変長符号復号装置の動作
周波数を下げることができ、装置をLSI化した場合に
おける消費電力の低減が可能となる。
符号が検出できることから、可変長符号復号装置の動作
周波数を下げることができ、装置をLSI化した場合に
おける消費電力の低減が可能となる。
【0052】さらに、取り扱う画像データがより高解像
度となった場合、例えば、HDTVなどの高解像度シス
テムに本装置が用いられる場合にも、1マシンサイクル
内で複数の可変長符号が検出可能であるから、装置の動
作周波数を上げることなく、必要な可変長符号の復号化
処理速度を得ることができる。
度となった場合、例えば、HDTVなどの高解像度シス
テムに本装置が用いられる場合にも、1マシンサイクル
内で複数の可変長符号が検出可能であるから、装置の動
作周波数を上げることなく、必要な可変長符号の復号化
処理速度を得ることができる。
【図1】 本発明の実施形態に係る圧縮画像データの復
号装置の概略構成を示す図である。
号装置の概略構成を示す図である。
【図2】 図1の可変長符号復号処理部12の構成を示
す図である。
す図である。
【図3】 図2の符号長テーブルの構成を示す図であ
る。
る。
【図4】 可変長符号テーブルの構成を示す図である。
10 ヘッダ検出・パラメータ分離部、12 可変長符
号復号処理部、14逆量子化部、16 逆離散コサイン
変換部、18 動き補償部、20 画像メモリ、22
Iピクチャ用のメモリ領域、24 Pピクチャ用のメモ
リ領域、26表示メモリ、32 符号格納レジスタ、3
4,44 可変長符号テーブル、36,38,46,4
8 比較器、40,50 符号長テーブル、42 ポイ
ントセレクタ、52 加算器、54 ビット位置処理
部、60−1,60−2 可変長符号検出部、62−
1,62−2 符号長検出部。
号復号処理部、14逆量子化部、16 逆離散コサイン
変換部、18 動き補償部、20 画像メモリ、22
Iピクチャ用のメモリ領域、24 Pピクチャ用のメモ
リ領域、26表示メモリ、32 符号格納レジスタ、3
4,44 可変長符号テーブル、36,38,46,4
8 比較器、40,50 符号長テーブル、42 ポイ
ントセレクタ、52 加算器、54 ビット位置処理
部、60−1,60−2 可変長符号検出部、62−
1,62−2 符号長検出部。
Claims (3)
- 【請求項1】 可変長符号よりなるデータの符号ビット
列に対して復号化処理を行う可変長符号復号装置におい
て、 前記符号ビット列から前記可変長符号の符号長を検出す
る複数段の符号長検出手段と、 前記符号ビット列から前記可変長符号を検出して対応す
る可変長符号復号データを出力する複数段の可変長符号
検出手段と、を有し、 前記複数段の符号長検出手段で検出された前記符号長に
基づき、前記各可変長符号検出手段での符号ビット列に
対する前記可変長符号の検出開始ビットを制御すること
を特徴とする多段化可変長符号復号装置。 - 【請求項2】 請求項1に記載の多段化可変長符号復号
装置において、 所定段目までの符号長検出手段で検出された前記符号長
に基づき、次段の前記可変長符号検出手段における符号
ビット列に対する前記可変長符号の検出開始ビットを制
御する検出開始ビット制御手段と、 前記符号ビット列を単位マシンサイクル毎に順次格納し
て前記各可変長符号検出手段および前記各符号長検出手
段に供給する符号格納レジスタと、 前記各符号長検出手段でそれぞれ検出された前記符号長
の加算値に基づいて、次のマシンサイクルのタイミング
における、前記符号格納レジスタに格納する前記符号ビ
ット列の格納開始ビット位置を制御するビット位置制御
部と、 を有することを特徴とする多段化可変長符号復号装置。 - 【請求項3】 請求項1または2のいずれかに記載の多
段化可変長符号復号装置において、 単位マシンサイクル期間内に、前記各可変長符号検出手
段にてそれぞれ異なる可変長符号が検出され、対応する
複数の復号データが出力されることを特徴とする多段化
可変長符号復号装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17002696A JPH1022832A (ja) | 1996-06-28 | 1996-06-28 | 多段化可変長符号復号装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17002696A JPH1022832A (ja) | 1996-06-28 | 1996-06-28 | 多段化可変長符号復号装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1022832A true JPH1022832A (ja) | 1998-01-23 |
Family
ID=15897232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17002696A Pending JPH1022832A (ja) | 1996-06-28 | 1996-06-28 | 多段化可変長符号復号装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1022832A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007158698A (ja) * | 2005-12-05 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 画像復号装置及び画像復号方法 |
JP2010045485A (ja) * | 2008-08-11 | 2010-02-25 | Yamaha Corp | 可変長符号デコーダ |
JP2011139128A (ja) * | 2009-12-25 | 2011-07-14 | Samsung Electronics Co Ltd | 可変長符号復号装置 |
-
1996
- 1996-06-28 JP JP17002696A patent/JPH1022832A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007158698A (ja) * | 2005-12-05 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 画像復号装置及び画像復号方法 |
JP2010045485A (ja) * | 2008-08-11 | 2010-02-25 | Yamaha Corp | 可変長符号デコーダ |
JP2011139128A (ja) * | 2009-12-25 | 2011-07-14 | Samsung Electronics Co Ltd | 可変長符号復号装置 |
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