JPH1022832A - 多段化可変長符号復号装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 １マシンサイクル内で複数の可変長符号に対
する復号化処理を実行する。 【解決手段】 圧縮画像データの符号ビット列から可変
長符号を復号する可変長符号復号処理部は、Ｎ段の符号
長検出部６２−１，−２と、それぞれ異なる可変長符号
を検出する可変長符号検出部６０−１，−２を備える。
Ｎ＝２とした場合、符号長検出部６２−１で得られる符
号長ＬＡに基づき、２段目可変長符号検出部６０−２で
の符号ビット列に対する可変長符号の検出開始ビットが
決められる。加算器５２が、符号長検出部６２−１、−
２でそれぞれ検出される符号長ＬＡ，ＬＢを加算し、得
られた値に基づいて、ビット位置処理部５４が、次のマ
シンサイクルで符号格納レジスタ３２に格納して復号処
理に供する符号ビット列のスタート位置を制御する。こ
れにより、１マシンサイクル内に、段数に応じた可変長
符号の復号データが各可変長符号検出手段より出力され
ることなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像圧縮データの
復号化装置、特に、可変長符号よりなる画像圧縮データ
の符号ビット列に基づいて可変長符号を復号する復号化
装置の構成に関する。

【０００２】

【従来の技術】画像圧縮符号化方式として知られている
ＪＰＥＧ、ＭＰＥＧ１およびＭＰＥＧ２規格などにおい
ては、離散コサイン変換（ＤＣＴ）した静止画像データ
または動画像データを量子化し、得られた量子化ＤＣＴ
係数に対して、さらにハフマン符号などを用いた可変長
符号化を行って圧縮データを得ている。

【０００３】このようにして圧縮された画像データを復
号するための復号装置をＬＳＩで構成した場合、圧縮画
像データを可変長符号復号する可変長符号復号部、復号
されたデータを逆量子化する逆量子化部、そして逆量子
化ＤＣＴ係数を逆離散コサイン変換して画像データを得
る逆離散コサイン変換部を備え、また、ＭＰＥＧ１やＭ
ＰＥＧ２の場合には、動画像圧縮を行っているために、
さらに逆離散コサイン変換により得られた画像データに
対して動き補償を行うための動き補償部を備えている。

【０００４】このような圧縮画像復号装置では、受信や
蓄積メディアから得られた画像圧縮データを復号化し
て、復号表示画像を順次表示部に供給して表示させなけ
ればならないため、各復号部分をなす回路ブロックにお
いてその処理の高速化が求められており、逆量子化部や
逆離散コサイン変換部などについては、高速な回路が実
現されつつある。

【０００５】また、可変長符号復号回路についても、他
の回路と同様に処理の高速化が求められている。ところ
が、可変長符号回路では、復号化の対象となる符号が可
変長であることから、ある可変長符号の復号が終了しな
ければ、次の可変長符号の開始ビットが特定できず、並
列処理による高速化が難しいとう特性を有する。

【０００６】そこで、例えば｛信学技報 ＩＣＤ９４−
８６（１９９４−０８）「１１０ＭＨｚ ＭＰＥＧ２
対応可変長符号の復号ＬＳＩの開発」｝などには、可変
長復号処理の高速化を図るために、復号回路を分離して
パイプライン化するという構成が示されている。この構
成において、可変長符号復号回路は、可変長符号復号回
路を可変長符号の切り出し部や、可変長符号からのラン
・レベルの検出部などに分離されており、可変長符号の
切り出し部における処理中に、切り出し済みの可変長符
号に対してラン・レベル検出を行っている。なお、上記
レベル（ｌｅｖｅｌ）は、与えられた１ブロックデータ
（量子化されたＤＣＴ係数）をジグザクスキャンして得
られた符号ビット列における”０”でないＤＣＴ係数を
示し、ラン（ｒｕｎ）は、上記レベルに先行して連続す
る”０”の数を表している。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ような可変長符号復号回路の構成において、可変長符号
の切り出し処理自体は並列化されておらず、圧縮画像デ
ータの符号ビット列からの可変長符号の切り出しは１符
号／１サイクル（１マシンサイクル）であり、処理速度
の大幅な向上には至っていない。

【０００８】また、動画像の復号の場合、特に、１秒間
に復号表示されるピクチャの枚数（フレームレート）を
維持しつつ高解像度化に対応しなければならない。そこ
で、上記１サイクル、つまり回路の動作周波数を上げて
このような高解像度化に対応することが考えられる。こ
こで、デジタル・ビデオ・ディスクやデジタルＴＶなど
において使用される解像度は、７２０画素×４８０画素
であって、動作周波数の向上によりある程度対応するこ
とができる。しかし、更に高解像度の１４４０画素×１
０８０画素に対応する場合、回路の動作周波数を上げて
対応するには限界があった。

【０００９】一方で、ＬＳＩ回路における消費電力の低
減の要請に対応しなければらず、このためには、回路の
動作周波数を下げることが有効とされる。しかし、表示
画像の復号は上記フレームレートを維持しなければなら
ないため、フレームレートを維持しつつ動作周波数を下
げるためには、１符号／１サイクルの可変長符号の切り
出し速度では復号処理が追いつかないという問題があ
る。

【００１０】本発明は、上記課題を解消するためになさ
れ、１マシンサイクル内で複数の可変長符号に対する復
号化処理可能な可変長符号復号装置を提供することを目
的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る可変長符号の復号化装置は以下のよう
な特徴を有する。

【００１２】即ち、可変長符号よりなるデータの符号ビ
ット列に対して復号化処理を行う可変長符号復号装置に
おいて、符号ビット列から前記可変長符号の符号長を検
出する複数段の符号長検出手段と、符号ビット列から前
記可変長符号を検出して対応する可変長符号復号データ
を出力する複数段の可変長符号検出手段と、を有する。
そして、上記複数段の符号長検出手段で検出された符号
長に基づき、各可変長符号検出手段での符号ビット列に
対する前記可変長符号の検出開始ビットを制御する。

【００１３】このように、複数段（Ｎ段）の符号長検出
手段と可変長符号検出手段とが設けられ、符号長検出手
段がそれそれ検出する符号長に基づいて、各可変長符号
検出手段における符号ビット列に対する可変長符号の検
出開始ビットを制御する。

【００１４】Ｎ＝２とした場合を例にとると、１段目の
符号長検出手段において得られた符号長に基づいて、２
段目の可変長符号検出手段における符号ビット列に対す
る可変長符号の検出開始ビットが決められる。また、１
段目の符号長検出手段と２段目の符号長検出手段でそれ
ぞれ検出される符号長に基づいて、次のマシンサイクル
で処理する可変長符号の符号ビット列のスタート位置を
制御する。

【００１５】したがって、単位マシンサイクル期間内、
つまり１マシンサイクル内に、段数に応じた可変長符号
の復号データが各可変長符号検出手段より出力される。

【００１６】このように可変長符号の復号処理部を並列
化して、複数の可変長符号を１マシンサイクル内で復号
することにより、本発明では、復号処理速度の格段の高
速化を図ることが可能となる。

【００１７】また、上記構成に加え、検出開始ビット制
御手段（以下の実施の形態においては、ポイントセレク
タ）と、符号格納レジスタおよびビット位置制御部と有
する。そして、検出開始ビット制御手段が、所定段目ま
での符号長検出手段で検出された符号長に基づき、次段
の可変長符号検出手段での符号ビット列に対する可変長
符号の検出開始ビットを制御する。符号格納レジスタ
は、符号ビット列を単位マシンサイクル毎に順次格納し
て各可変長符号検出手段および各符号長検出手段に供給
し、ビット位置制御部が、各符号長検出手段でそれぞれ
検出された符号長の加算値に基づいて、次のマシンサイ
クルのタイミングにおける、前記符号格納レジスタに格
納する前記符号ビット列の格納開始ビット位置を制御す
る。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態（以
下、実施形態という）について図面を用いて説明する。
なお、既に説明した図面と対応する部分には同一符号を
付して説明を省略する。

【００１９】［圧縮画像データの復号装置の構成］図１
は、本実施形態に係る圧縮画像データの復号装置の概略
構成を示している。なお、本実施形態においては、動画
像圧縮データの復号装置を例にとって説明する。

【００２０】蓄積メディアなどや通信などによって得ら
れた動画像圧縮データの符号ビット列は、ヘッダ検出・
パラメータ分離部１０に供給され、ここで、まず、階層
構造を有する符号ビット列から各層のヘッダが検出され
る。そして、検出された各層のヘッダに基づいて、パラ
メータ毎に分離、つまり、ＧＯＰ（Group of Pictures
）、Ｉ，Ｂ，Ｐのピクチャ、各ピクチャを構成するマ
クロブロック（ＭＢ）、さらにマクロブロックを構成す
る８×８画素単位のブロックが分離される。

【００２１】本実施形態の特徴である可変長符号復号処
理部１２は、このように単位ブロック毎に分離された可
変長符号ビット列から、後述するようにして、多数
（Ｎ）符号／１サイクルで、可変長符号を切り出してそ
の可変長符号に対応するラン・レベル出力、すなわち量
子化されたＤＣＴ係数符号列を出力する。

【００２２】可変長符号復号処理部１２からの量子化Ｄ
ＣＴ係数の符号列は、逆量子化部１４に供給されて逆量
子化され、逆離散コサイン変換部１６にてこの逆量子化
されたＤＣＴ係数がＤＣＴ変換前の画素毎のデータに逆
変換される。

【００２３】動き補償部１８は、逆離散コサイン変換に
よって得られた画像データがＩピクチャ（フレーム内符
号化画像）の場合、これを画像メモリ２０の表示メモリ
２６にそのまま出力し、また、Ｉピクチャ用のメモリ領
域２２にも出力する。そして、このＩピクチャ用のメモ
リ領域２２には、Ｉピクチャのデータが参照画像１とし
て、次のＩピクチャが得られるまで記憶される。

【００２４】Ｐピクチャ（フレーム間順方向予測符号化
画像）の場合、動き補償部１８は、Ｐピクチャデータを
Ｐピクチャ用のメモリ領域２４に出力すると共に、Ｉピ
クチャデータをメモリ領域２２から読み出してＰピクチ
ャデータに加算して動き補償を行い、得られた復号表示
画像を表示メモリ２６に一旦記憶させる。なお、上記Ｐ
ピクチャ用のメモリ領域２４には、Ｉピクチャと同様
に、次のＰピクチャが得られるまで参照画像２として記
憶される。

【００２５】逆離散コサイン変換によって得られた画像
データが、Ｂピクチャ（双方向予測符号化画像）の場合
には、メモリ領域２２、２４にそれぞれ記憶されたＩま
たはＰピクチャデータがＢピクチャデータに加算されて
動き補償が行われ、得られた復号表示画像が表示メモリ
２６に一旦記憶される。

【００２６】以上のようにＩピクチャ、Ｐピクチャ、Ｂ
ピクチャに基づいて順次得られた動き補償後の復号表示
画像は、図示しないディスプレイに例えば［Ｉピクチ
ャ、Ｂピクチャ、Ｂピクチャ、Ｐピクチャ、Ｂピクチ
ャ、Ｂピクチャ、Ｐピクチャ・・・Ｉピクチャ］に対応
した順に表示される。

【００２７】［可変長符号復号処理部の構成］次に、可
変符号検出部および符号長検出部を有する図１の可変長
符号復号処理部１２の具体的構成について図２を用いて
説明する。

【００２８】符号格納レジスタ３２には、図１のヘッダ
検出・パラメータ分離部１０より可変長符号ビット列が
供給される。符号格納レジスタ３２には、ビット位置処
理部５４の制御に基づいて、１マシンサイクル毎に、可
変長符号ビット列が所定ビット数分（具体的には、可変
長符号の最大ビット数×段数Ｎ）づつ格納される。ここ
で、図１のヘッダ検出・パラメータ分離部１０から出力
される可変長符号ビット列が可変長符号Ａ，Ｂ，Ｃ，Ｄ
・・の順であるとすると、本実施形態においては、段数
Ｎ＝２としたので、符号格納レジスタ３２には、最初の
１マシンサイクルで例えば２つの可変長符号Ａ，Ｂのビ
ット列が格納されることとなる。

【００２９】符号格納レジスタ３２から出力される可変
長符号ビット列は、それぞれ第１段目の可変長符号検出
部６０−１および符号長検出部６２−１に供給される。
また、この可変長符号ビット列は、ポイントセレクタ４
２に供給される。ポイントセレクタ４２は、後述するよ
うに符号長検出部６２−１にて検出される符号長ＬＡに
基づき、後段の可変長符号検出部６０−２および符号長
検出部６２−２への可変長符号ビット列の供給開始ビッ
トポイント、つまり可変長符号Ａに続く可変長符号Ｂの
スタートビットを指定する。よって、ポイントセレクタ
４２からは、指定されたビットから可変長符号ビット
列、ここでは可変長符号Ｂのビット列が、第２段目の可
変長符号検出部６０−２および符号長検出部６２−２に
供給されることとなる。

【００３０】Ｎ段（Ｎ＝２）の符号長検出部６２−１、
６２−２は、比較器３８、４８と、符号長テーブル４
０、５０とをそれぞれ備え、符号長テーブル４０、５０
は、後述する図３のように、可変長符号の共通最小ビッ
ト列と符号長とが対応づけられて格納されている。そし
て、各比較器３８、４８は、それぞれに供給される可変
長符号ビット列と、符号長テーブル４０、５０に格納さ
れている共通最小ビット列とを比較して、共通最小ビッ
ト列を切り出し、対応する符号長ＬＡ，ＬＢを出力す
る。

【００３１】１段目の符号長検出部６２−１から出力さ
れる符号長ＬＡは、上述のようにポイントセレクタ４２
に供給されて、可変長符号ビット列の供給開始ビットポ
イントの指定に利用されると共に、加算器５２にも供給
される。

【００３２】この加算器５２には、上記符号長ＬＡと、
２段目の符号長検出部６２−２で検出される符号長ＬＢ
とが供給される。そして、加算器５２はこれらに基づい
て符号長ＬＡと符号長ＬＢとの和を求め、演算結果をビ
ット位置処理部５４に出力する。

【００３３】ビット位置処理部５４は、加算器５２から
の符号長の和出力に基づき、可変長符号ビット列で可変
長符号Ａ，Ｂの次に続く可変長符号Ｃの開始ビットを求
め、次のマシンサイクルにおける符号格納レジスタ３２
への符号ビット列の読み込み開始位置を制御する。

【００３４】また、各可変長符号検出部６０−１、６０
−２は、比較器３６、４６と、可変長符号テーブル３
４、４４（図４参照）とをそれぞれ備え、この可変長符
号テーブル３４、４４は、ハフマン符号などの標準の可
変長符号とこれに対応するラン・レベルとが対応づけら
れて格納されている。各比較器３６、４６は、それぞれ
供給される可変長符号ビット列と、図４の１１４通りの
可変長符号とを比較して、可変長符号ビット列から可変
長符号Ａ、Ｂを切り出し、この可変長符号Ａ，Ｂに対応
するラン・レベル出力Ａ’、Ｂ’を出力する。

【００３５】［符号長検出部の構成］次に、本実施形態
の各符号長検出部６２−１，６２−２の構成、より具体
的には、符号長テーブル４０、５０の構成について図３
を用いて説明する。

【００３６】図３に示される符号長テーブルは、可変長
符号の符号長を知るために必要な共通最小ビット列（符
号長検出エントリ）と、符号長とが対応づけられて格納
されている。このため、本実施形態の符号長検出部６２
−１，６２−２は、可変長符号自体を検出することなく
符号長を検出することが可能となっている。

【００３７】可変長符号は、図４に示すようにラン・レ
ベルの発生確率に応じて固定的に割り当てられているた
め、可変長符号を特定して可変長符号の符号長を検出す
る場合には、例えば、現在規定されている１１４通りの
可変長符号の全てと、符号格納レジスタ３２からの可変
長符号ビット列とを比較しなければならない。

【００３８】ところが、可変長符号は、図４に示唆され
ているように１１４通りのなかのいずれであるかを特定
しなくても、その符号長を検出することが可能である。
例えば、図４において、符号長９の可変長符号は８種類
ある。つまり、符号ビット列として、例えば、［００１
００１１０ｓ］または［００１００００１ｓ］のいずれ
が入力された場合であっても、その符号長は９である。
そして、これら符号長９の各可変長符号は、その最初の
５ビット［００１００］が共通している。よって、図３
に示す符号長テーブルでは、このように同一符号長を有
する可変長符号の共通最小ビット列に対して、一定の符
号長が設定されており、例えば、共通最小ビット列［０
０１００］に対し符号長９が設定されている。

【００３９】このように、共通最小ビット列を符号検出
エントリとして符号長テーブルを構成することにより、
可変長符号の最後のビットまで確認しなくても、その符
号長を検出することができる。

【００４０】また、可変長符号のビット数が多くなるに
つれて、同一符号長を有する可変長符号の種類は増大す
るが、符号長検出部６２−１，６２−２において可変長
符号自体を特定する必要がない。したがって、図３に示
すように符号長テーブルは、例えば計１６個の共通最小
ビット列とこれに対応した符号長のみの構成となる。よ
って、可変長符号検出部において１１４通りの可変長符
号全てとの比較を行う場合と比べ、符号長検出部６２−
１，６２−２の各比較器３８、４８での比較数は格段に
少なくなり、符号長の検出はより迅速に行われることと
なる。

【００４１】なお、図３において、符号長検出エントリ
「１１」に対しては、符号長「２」または「３」が対応
付けられている。そして、いずれの符号長であるかの特
定は、その符号ビット列がマクロブロックを構成するブ
ロックの先頭であるかどうかで行う。なお、ブロックの
先頭であるかどうかは、図１のヘッダ検出・パラメータ
分離部１０から別途供給されるヘッダ検出信号と、図１
の可変長符号復号処理部１２が備えるブロック先頭位置
検出手段によって知ることができる。

【００４２】また、図中符号長検出エントリ「００００
０１」に対応する符号長「Ｅｓｃａｐｅ」は、画像圧縮
方式によって異なっており、例えばＭＰＥＧ２の場合に
は、符号長は「２４」である。

【００４３】以上説明したように、本実施形態におい
て、符号長検出部６２−１、６２−２を設けて符号長を
求めることにより、可変長符号検出の並列化が可能とな
り、１マシンサイクル内で段数Ｎに応じた数の可変長符
号がＮ個それぞれ切り出されて、対応するＮ個のランレ
ベル出力が得られることとなる。

【００４４】なお、図２に示す可変長符号復号処理部に
おいて、段数Ｎが２より大きい場合には、Ｎ＝３を例に
とると、例えば次のような構成とすれば対応可能であ
る。

【００４５】まず、１段目および２段目の可変長符号検
出部および符号長検出部の構成は、図２と同様とする。
そして、３段目の可変長符号検出部および符号長検出部
に対する符号ビット列の供給開始ビット位置について
は、増設されたポイントセレクタが、加算器５２からの
符号長ＬＡとＬＢの和出力に基づいて制御し、可変長符
号Ｃのビット列の最初からとする。

【００４６】また、図２の加算器５２からの符号長ＬＡ
とＬＢとの和出力と、３段目の符号長検出部が検出する
符号長ＬＣとを増設した加算器に入力し、この加算器が
これら３つの和（ＬＡ＋ＬＢ＋ＬＣ）を求め、これを図
２のビット位置処理部５４に出力する。

【００４７】そして、Ｎ＞３の場合であっても、同様に
ポイントセレクタおよび加算器を増設すれば対応するこ
とができる。

【００４８】また、例えば、上述のように符号長検出部
６２−１、６２−２において可変長符号自体を切り出す
ことなく共通最小ビット列を切り出すれば、極めて短期
間でそれぞれ符号長ＬＡ、ＬＢが検出される。このた
め、２段目の可変長符号検出部６０−２において、より
早く可変長符号Ｂを切り出すことが可能となる。

【００４９】さらに、加算器５２には１マシンサイクル
が終了する前の比較的早い時期に符号長ＬＡ、ＬＢのデ
ータが供給されるため、ビット位置処理部５４は、この
符号長の和に基づいて次のマシンサイクルで符号格納レ
ジスタ３２に格納すべき可変長符号ビット列のスタート
位置をより早く特定することができる。

【００５０】

【発明の効果】以上説明したように、本発明の可変長符
号復号装置では、可変長符号検出手段とは別に各可変長
符号の符号長を検出する符号長検出手段を設け、各可変
長符号検出手段における符号ビット列に対する可変長符
号の検出開始ビットを制御することとした。したがっ
て、連続した可変長符号よりなる符号ビット列から、各
段の可変長符号検出手段が、それぞれ異なる可変長符号
を並列処理して検出し、対応する復号データを得ること
ができる。つまり、可変長符号の復号化処理において、
１マシンサイクル内で、複数の可変長符号を切り出すこ
とが可能となり、復号化処理の高速化を図ることができ
る。

【００５１】また、１マシンサイクル内で複数の可変長
符号が検出できることから、可変長符号復号装置の動作
周波数を下げることができ、装置をＬＳＩ化した場合に
おける消費電力の低減が可能となる。

【００５２】さらに、取り扱う画像データがより高解像
度となった場合、例えば、ＨＤＴＶなどの高解像度シス
テムに本装置が用いられる場合にも、１マシンサイクル
内で複数の可変長符号が検出可能であるから、装置の動
作周波数を上げることなく、必要な可変長符号の復号化
処理速度を得ることができる。

【図面の簡単な説明】

【図１】 本発明の実施形態に係る圧縮画像データの復
号装置の概略構成を示す図である。

【図２】 図１の可変長符号復号処理部１２の構成を示
す図である。

【図３】 図２の符号長テーブルの構成を示す図であ
る。

【図４】 可変長符号テーブルの構成を示す図である。

【符号の説明】

１０ ヘッダ検出・パラメータ分離部、１２ 可変長符
号復号処理部、１４逆量子化部、１６ 逆離散コサイン
変換部、１８ 動き補償部、２０ 画像メモリ、２２
Ｉピクチャ用のメモリ領域、２４ Ｐピクチャ用のメモ
リ領域、２６表示メモリ、３２ 符号格納レジスタ、３
４，４４ 可変長符号テーブル、３６，３８，４６，４
８ 比較器、４０，５０ 符号長テーブル、４２ ポイ
ントセレクタ、５２ 加算器、５４ ビット位置処理
部、６０−１，６０−２ 可変長符号検出部、６２−
１，６２−２ 符号長検出部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 可変長符号よりなるデータの符号ビット
   列に対して復号化処理を行う可変長符号復号装置におい
   て、 前記符号ビット列から前記可変長符号の符号長を検出す
   る複数段の符号長検出手段と、 前記符号ビット列から前記可変長符号を検出して対応す
   る可変長符号復号データを出力する複数段の可変長符号
   検出手段と、を有し、 前記複数段の符号長検出手段で検出された前記符号長に
   基づき、前記各可変長符号検出手段での符号ビット列に
   対する前記可変長符号の検出開始ビットを制御すること
   を特徴とする多段化可変長符号復号装置。
2. 【請求項２】 請求項１に記載の多段化可変長符号復号
   装置において、 所定段目までの符号長検出手段で検出された前記符号長
   に基づき、次段の前記可変長符号検出手段における符号
   ビット列に対する前記可変長符号の検出開始ビットを制
   御する検出開始ビット制御手段と、 前記符号ビット列を単位マシンサイクル毎に順次格納し
   て前記各可変長符号検出手段および前記各符号長検出手
   段に供給する符号格納レジスタと、 前記各符号長検出手段でそれぞれ検出された前記符号長
   の加算値に基づいて、次のマシンサイクルのタイミング
   における、前記符号格納レジスタに格納する前記符号ビ
   ット列の格納開始ビット位置を制御するビット位置制御
   部と、 を有することを特徴とする多段化可変長符号復号装置。
3. 【請求項３】 請求項１または２のいずれかに記載の多
   段化可変長符号復号装置において、 単位マシンサイクル期間内に、前記各可変長符号検出手
   段にてそれぞれ異なる可変長符号が検出され、対応する
   複数の復号データが出力されることを特徴とする多段化
   可変長符号復号装置。