JPH10227824A - Schedule processor for wire assembly and assembly side unit used therefor - Google Patents
Schedule processor for wire assembly and assembly side unit used thereforInfo
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- JPH10227824A JPH10227824A JP9032223A JP3222397A JPH10227824A JP H10227824 A JPH10227824 A JP H10227824A JP 9032223 A JP9032223 A JP 9032223A JP 3222397 A JP3222397 A JP 3222397A JP H10227824 A JPH10227824 A JP H10227824A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はワイヤアセンブリの
工程処理装置およびそれに用いられるアセンブリ側ユニ
ットに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a process apparatus for a wire assembly and an assembly unit used for the apparatus.
【0002】[0002]
【従来の技術】一般にワイヤーハーネスおよびワイヤー
ハーネスを構成するサブアセンブリ(以下、「ワイヤー
アセンブリ」と総称する)は、複数の電気回路を構成す
る電気配線システムであり、信号線を構成する多数の電
線と、電線に接続されたコネクタ等を備えている。その
ようなワイヤーアセンブリの工程処理の一態様として、
例えば、特開平6−258371号公報には、導通検査
時のサーチ時間を短縮するため、マスターユニットとコ
ネクタユニットとをシリアル信号線で接続し、処理対象
であるワイヤーアセンブリのコネクタにコネクタユニッ
トを接続するとともに、マスターユニットから検査指令
をシリアル通信によってコネクタユニットに行い、コネ
クタユニットから検出されたワイヤーアセンブリの検査
信号に基づいて、導通の良否を判別する装置が開示され
ている。2. Description of the Related Art Generally, a wire harness and a subassembly (hereinafter, collectively referred to as a "wire assembly") constituting the wire harness are an electric wiring system forming a plurality of electric circuits, and include a large number of electric wires forming signal lines. And a connector connected to the electric wire. As one aspect of such a wire assembly process,
For example, JP-A-6-258371 discloses that a master unit and a connector unit are connected by a serial signal line and a connector unit is connected to a connector of a wire assembly to be processed in order to reduce a search time in a continuity test. In addition, an apparatus is disclosed in which an inspection command is issued from a master unit to a connector unit by serial communication, and based on an inspection signal of a wire assembly detected from the connector unit, whether conduction is good or not is disclosed.
【0003】[0003]
【発明が解決しようとする課題】上述した装置では、マ
スターユニットとコネクタユニットの間での通信制御
は、専ら個々のユニットに設けられているCPUが行っ
ていた。この通信処理には例えば1バイト当たり30μ
Sの処理時間を要する。このため、導通検査のように、
1端子からの信号に対して数千端子(数百バイト)のデ
ータを読み込んで処理する場合には、1端子の検査だけ
で数mSの遅れとなり、全端子数が比較的少ない場合
(例えば1000個の場合)でも、数秒の遅れになる。
しかも、近年では、ワイヤアセンブリの端子数が増加す
る傾向にあり、通常は、数千端子(数百バイト)に達す
るものも少なくない。そのため多くの場合、CPUは、
リアルタイムでワイヤアセンブリを処理することができ
なかった。In the above-described apparatus, communication control between the master unit and the connector unit is exclusively performed by the CPU provided in each unit. For this communication process, for example, 30μ per byte
S processing time is required. Therefore, as in the continuity test,
When reading and processing data of several thousand terminals (hundreds of bytes) for a signal from one terminal, the inspection of only one terminal results in a delay of several milliseconds, and when the total number of terminals is relatively small (for example, 1000) ), A delay of a few seconds.
Moreover, in recent years, the number of terminals of the wire assembly has tended to increase, and usually, the number of terminals reaches several thousand (hundreds of bytes). Therefore, in many cases, the CPU
The wire assembly could not be processed in real time.
【0004】ところが、ワイヤアセンブリをリアルタイ
ムで処理する必要性は、作業と平行して検査を行い、独
立した検査工程を無くす目的から近年急増しており、そ
の改善が求められていた。本発明は上記不具合に鑑みて
なされたものであり、シリアル通信によってリアルタイ
ムでワイヤアセンブリの工程処理を行うことのできるワ
イヤアセンブリの工程処理装置およびそれに用いられる
アセンブリ側ユニットを提供することを課題としてい
る。However, the necessity of processing a wire assembly in real time has been increasing rapidly in recent years for the purpose of performing inspection in parallel with the work and eliminating an independent inspection process, and an improvement thereof has been demanded. The present invention has been made in view of the above problems, and has as its object to provide a wire assembly process processing apparatus capable of performing wire assembly process processing in real time by serial communication, and an assembly-side unit used for the same. .
【0005】[0005]
【課題を解決するための手段】上記課題を解決するため
に、本発明は、ワイヤーアセンブリのコネクタを介して
当該ワイヤアセンブリに接続可能に構成され、通信機能
を有するアセンブリ側ユニットと、アセンブリ側ユニッ
トを制御するマスターユニットと、マスターユニットと
アセンブリ側ユニットと通信可能に接続するシリアル通
信手段とを備え、マスターユニットから出力される指示
信号に基づいて、当該指示信号に設定されたワイヤアセ
ンブリの信号線にアセンブリ側ユニットから信号の受送
信を実行させることにより、所定の処理を行うととも
に、実行された処理の結果を示す処理結果信号をマスタ
ーユニットに伝送可能なワイヤーアセンブリの工程処理
装置であって、上記マスターユニットとアセンブリ側ユ
ニットとにそれぞれ設けられ、上記シリアル信号線を介
して受送信されたデータが同一に更新される共有メモリ
を設けていることを特徴とするワイヤアセンブリの工程
処理装置である。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides an assembly-side unit having a communication function and being connectable to a wire assembly via a connector of the wire assembly. And a serial communication unit communicably connected to the master unit and the assembly side unit, and based on an instruction signal output from the master unit, a signal line of the wire assembly set to the instruction signal By performing the reception and transmission of the signal from the assembly side unit, while performing a predetermined process, a wire assembly process processing device capable of transmitting a processing result signal indicating the result of the executed processing to the master unit, Each of the above master unit and assembly side unit Vignetting, it is a process apparatus of the wire assembly, characterized in that the serial signal line receiving and transmitting data via is provided a shared memory to be updated to the same.
【0006】この特定事項を含む発明では、マスターユ
ニットとアセンブリ側ユニットとの間でシリアル通信が
実行され、導通検査をはじめとする種々の工程処理がデ
ータの受送信を通してなされる。この際、工程処理を行
うためになされたデータの受送信により、共有メモリが
更新されて送信側のユニットと受信側のユニットとの間
でデータの内容が一致する。この結果、各ユニットは、
データの受送信と並行して種々の処理を行うことが可能
になる。シリアル通信手段としては、電気的な信号線の
他、光ケーブルや無線を採用することが可能である。[0006] In the invention including this specific matter, serial communication is performed between the master unit and the assembly-side unit, and various process processes such as a continuity test are performed through data transmission and reception. At this time, the shared memory is updated by the data transmission / reception performed for performing the process processing, and the contents of the data match between the transmitting unit and the receiving unit. As a result, each unit
Various processes can be performed in parallel with data transmission and reception. As the serial communication means, it is possible to use an optical cable or a radio as well as an electric signal line.
【0007】また、本発明の別の態様は、上記ワイヤア
センブリの工程処理装置に採用されるアセンブリ側ユニ
ットであって、処理対象となるワイヤアセンブリ毎に当
該ワイヤアセンブリの回路数に対応して増減可能なI/
Oポート部を有するビルディングブロック構成であるを
特徴とするアセンブリ側ユニットである。この特定事項
を含む発明では、処理対象となるワイヤアセンブリの種
類に応じてI/Oポート部を増減できるので、設置状態
を最適化することが可能になる。Another aspect of the present invention is an assembly-side unit employed in the above-described wire assembly process processing apparatus, wherein each of the wire assemblies to be processed increases or decreases in accordance with the number of circuits of the wire assembly. Possible I /
An assembly-side unit having a building block configuration having an O port portion. In the invention including this specific matter, the number of I / O ports can be increased or decreased according to the type of the wire assembly to be processed, so that the installation state can be optimized.
【0008】[0008]
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施の形態について説明する。図1は
本発明の実施の一形態における工程処理装置のブロック
図である。同図を参照して、この工程処理装置10は、
マスターユニット20とアセンブリ側ユニット30とを
配設し、例えばツイストペアケーブルや光通信ケーブ
ル、或いは無線等によるシリアル信号線14によって、
マスターユニット20とアセンブリ側ユニット30との
間で通信可能に接続し、時分割シリアル伝送システムを
構成しているものである。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
A preferred embodiment of the present invention will be described. FIG. 1 is a block diagram of a process apparatus according to an embodiment of the present invention. With reference to FIG.
The master unit 20 and the assembly-side unit 30 are provided, and are connected by, for example, a twisted pair cable, an optical communication cable, or a wireless serial signal line 14.
The master unit 20 and the assembly unit 30 are communicably connected to each other to form a time-division serial transmission system.
【0009】処理対象となるワイヤーアセンブリWA
は、ハーネス状に束ねられた複数の信号線Wと、個々の
信号線Wに接続されるコネクタCとによって所定の回路
を構成している電気配線システムであり、コネクタCに
は、個々の信号線Wが接続される端子金具Tが含まれて
いる。また、図示の例では、特定の信号線Wに電子ユニ
ットUが接続されており、上記回路内に含まれている。
また、上記電子ユニットには、CPUを含むコントロー
ラU1が内蔵されており、このコントローラU1には、
各種のプログラムが記憶されている。コントローラU1
に記憶されているプログラムとしては、所定の信号で立
ち上げ可能な自己診断プログラムや仕様決定プログラム
が含まれる。[0009] The wire assembly WA to be processed
Is an electric wiring system in which a predetermined circuit is constituted by a plurality of signal lines W bundled in a harness and a connector C connected to each signal line W. A terminal fitting T to which the wire W is connected is included. In the illustrated example, the electronic unit U is connected to a specific signal line W and is included in the circuit.
The electronic unit has a built-in controller U1 including a CPU.
Various programs are stored. Controller U1
Include a self-diagnosis program and a specification determination program that can be started by a predetermined signal.
【0010】マスターユニット20は、パーソナルコン
ピュータで具体化されたものであり、周知のように、C
PU21並びにCPU21に接続されるキーボード等の
操作部22、表示部23、およびローカルメモリ24を
備えている。ローカルメモリ24には、処理されるべき
ワイヤーアセンブリWAの品番毎にワイヤーアセンブリ
WAの処理データ(線番号やピン、ワイヤーアセンブリ
WAに接続されている電子ユニットの種類等、ワイヤー
アセンブリWAを処理するために必要なデータ)や、複
数の処理プログラムを含む情報が記憶されている。[0010] The master unit 20 is embodied by a personal computer.
An operation unit 22 such as a keyboard connected to the PU 21 and the CPU 21, a display unit 23, and a local memory 24 are provided. The local memory 24 stores processing data (wire numbers, pins, types of electronic units connected to the wire assembly WA, etc.) of the wire assembly WA for each product number of the wire assembly WA to be processed. ) And information including a plurality of processing programs.
【0011】他方、アセンブリ側ユニット30にもCP
U32が含まれており、このCPU32には、ローカル
メモリ33と、複数のI/Oブロック34とが接続され
ている。上記ローカルメモリ33には、CPU32を制
御するためのプログラムやデータ等が記憶されている。On the other hand, the assembly side unit 30 also has a CP.
U32 is included, and a local memory 33 and a plurality of I / O blocks 34 are connected to the CPU 32. The local memory 33 stores programs, data, and the like for controlling the CPU 32.
【0012】上記I/Oブロック34は、いわゆるビル
ディングブロック構造となっており、具体的には、複数
のI/Oポートを一単位としてボード化し、これに外筺
体を兼ねるケース(または外筺体の一部を兼ねるケース
部品)を取り付けることにより、一つのI/Oブロック
(I/Oモジュール)34を構成している。これらI/
Oブロック34は、互いに重ね合わせてねじ止めするだ
け(或いはねじ止め後にケーブルを接続することによっ
て)で電気的に接続可能になっており、それによってI
/Oブロック34の数を必要に応じて増減できるように
なっている。なお図では省略されているが、ワイヤアセ
ンブリWAの各コネクタCとI/Oブロック34とを接
続するに当たり、通常は、布線板と呼称される作業台の
上にワイヤアセンブリWAを布線し、上記布線板に配設
された配線装置を介して各コネクタCとI/Oブロック
34とが電気的に接続される。The I / O block 34 has a so-called building block structure. Specifically, a plurality of I / O ports are formed as a unit on a board, and a case also serving as an outer housing (or a case of the outer housing) is provided. One I / O block (I / O module) 34 is configured by attaching a case part that also serves as a part. These I /
The O-blocks 34 can be electrically connected simply by overlapping and screwing them together (or by connecting the cables after screwing).
The number of / O blocks 34 can be increased or decreased as necessary. Although not shown in the drawing, when connecting each connector C of the wire assembly WA to the I / O block 34, the wire assembly WA is usually wired on a work table called a wiring board. Each connector C is electrically connected to the I / O block 34 via a wiring device disposed on the wiring board.
【0013】また、図示の実施の形態では、各ユニット
20、30のCPU21、32が、通信線17によって
接続され、直接通信可能に構成されている。以上のよう
な構成において、上記マスターユニット20とアセンブ
リ側ユニット30とは、共有メモリシステム40を介し
てシリアル通信可能に接続されている。この共有メモリ
システム40は、マスターユニット20に拡張ボードと
して装着される共有メモリボード41と、アセンブリ側
ユニット30に拡張ボードとして装着される共有メモリ
ボード42とを含んでいる。各共有メモリボード41、
42には、シリアル通信用のシリアル通信制御部43、
44と、共有メモリ45、46が含まれており、各シリ
アル通信制御部43、44は、対応する共有メモリ4
5、46と接続されているとともに、各CPU21、3
2は、それぞれ対応する共有メモリ45、46を介して
通信されたデータの受送信を行うようになっている。従
って、マスターユニット20とアセンブリ側ユニット3
0とは、共有メモリシステム40の各シリアル通信制御
部43、44を介して時分割多重化されたシリアル信号
の受送信を行うことができるとともに、受送信されたデ
ータは、それぞれ共有メモリ45、46に記録され、C
PU21、32に制御されることなくデータ内容が更新
されるように構成されている。In the illustrated embodiment, the CPUs 21 and 32 of each of the units 20 and 30 are connected by a communication line 17 so as to enable direct communication. In the above configuration, the master unit 20 and the assembly-side unit 30 are connected via a shared memory system 40 so as to be able to perform serial communication. The shared memory system 40 includes a shared memory board 41 mounted on the master unit 20 as an expansion board, and a shared memory board 42 mounted on the assembly-side unit 30 as an expansion board. Each shared memory board 41,
42, a serial communication control unit 43 for serial communication;
44, and shared memories 45 and 46. Each serial communication control unit 43 and 44
5 and 46, and each CPU 21, 3
2 receives and transmits data communicated via the corresponding shared memories 45 and 46, respectively. Therefore, the master unit 20 and the assembly side unit 3
0 indicates that time-division multiplexed serial signals can be received and transmitted via the serial communication control units 43 and 44 of the shared memory system 40, and the received and transmitted data is transmitted to the shared memory 45, Recorded at 46, C
The data content is updated without being controlled by the PUs 21 and 32.
【0014】次に、上述のような工程処理装置10の基
本的な動作について、図2を参照しながら説明する。図
2は図1の工程処理装置10におけるマスターユニット
20およびアセンブリ側ユニット30の基本動作を互い
に関連付けて示すフローチャートである。図2の左側を
参照して、先ずマスターユニット20は、電源スイッチ
を操作して電源が投入されることにより、ステップA1
において、メモリ24や入出力を初めとする全体の初期
化を行なう。Next, the basic operation of the above-described process apparatus 10 will be described with reference to FIG. FIG. 2 is a flowchart showing the basic operations of the master unit 20 and the assembly-side unit 30 in the process apparatus 10 of FIG. Referring to the left side of FIG. 2, first, the master unit 20 operates the power switch to turn on the power, thereby performing step A1.
, The entire initialization including the memory 24 and input / output is performed.
【0015】次に、ステップA2において、表示部23
には、処理メニューが表示され、作業者に何れの処理を
行うべきか選択を促す。作業者は、操作部23を操作す
ることにより、必要な処理を選択する。次に、ステップ
A3において、表示部23には、ワイヤーアセンブリW
Aの品番選択メニューが表示され、品番選択作業が行わ
れる。この品番選択作業は、操作部22によって処理対
象となる品番を選択することにより、実現される。この
ステップA3の表示は、ステップA2の品番の表示と同
時に行われるようにしてもよい。Next, at step A2, the display unit 23
, A processing menu is displayed, prompting the operator to select which processing is to be performed. The operator selects necessary processing by operating the operation unit 23. Next, in step A3, the display unit 23 displays the wire assembly W
A part number selection menu of A is displayed, and a part number selection operation is performed. This part number selection operation is realized by selecting a part number to be processed by the operation unit 22. The display in step A3 may be performed simultaneously with the display of the product number in step A2.
【0016】次に、品番および作業の特定が終了する
と、ステップA4において、CPU21は、特定された
品番に係る特定された処理プログラムの処理データがメ
モリ21に記憶されているか否かを判別し、記憶されて
いない場合には、ステップA41において、入力工程に
移行する。この入力工程において作業者は、ティーチン
グ作業や、データ媒体(例えばフロッピーディスク)等
からのデータの入力、或いはキーボードからの入力等を
必要に応じて行なう。Next, when the specification of the part number and the work is completed, in step A4, the CPU 21 determines whether or not the processing data of the specified processing program related to the specified part number is stored in the memory 21. If not stored, the process proceeds to the input step in step A41. In this input step, the operator performs teaching work, data input from a data medium (for example, a floppy disk), or input from a keyboard, as necessary.
【0017】メモリ24にデータが入力されている場
合、ステップA5において、CPUは処理プログラムを
実行し、ステップA6において、共有メモリ45に必要
なデータを書き込む。その後、ステップA7において、
アセンブリ側ユニット30からの処理結果が共有メモリ
45に読み込まれたか否かが判別され、読み込まれた場
合には、ステップA8に移行する。ステップA8では、
全ての処理が終了したか否かが判別され、終了していな
い場合にはステップA6に戻り、終了している場合に
は、ステップA9の判定処理に移行する。If data has been input to the memory 24, the CPU executes a processing program in step A5, and writes necessary data to the shared memory 45 in step A6. Then, in step A7,
It is determined whether or not the processing result from the assembly-side unit 30 has been read into the shared memory 45. If the processing result has been read, the process proceeds to step A8. In step A8,
It is determined whether or not all the processes have been completed. If the processes have not been completed, the process returns to step A6. If the processes have been completed, the process proceeds to step A9.
【0018】ステップA9の判定処理においては、アセ
ンブリ側ユニット30からの処理結果に基づいて、ワイ
ヤアセンブリWAの良否が判定される。その後、ステッ
プA10において、判定結果に基づく合格・不合格の表
示等が行なわれ、処理を終了する。次に、図3を参照し
て、上述のようなプロセスに対応し、アセンブリ側ユニ
ット30においては、電源投入直後のステップB1にお
いて、全体の初期化が行なわれる。In the determination process of step A9, the quality of the wire assembly WA is determined based on the processing result from the assembly-side unit 30. Thereafter, in step A10, a pass / fail indication based on the determination result is displayed, and the process is terminated. Next, referring to FIG. 3, in the assembly-side unit 30, the entire initialization is performed in step B1 immediately after the power is turned on, corresponding to the above-described process.
【0019】ステップB2においては、マスターユニッ
ト20の処理プログラムを実行するために、共有メモリ
システム40の共有メモリ46からデータを読み込む。
読み込まれたデータは、ステップB3において、外部出
力、すなわちワイヤアセンブリWAに出力される。次い
で、ステップB4において、ワイヤアセンブリWAから
の信号を受信する。この過程では、例えば各端子金具T
に電圧を印加しておき、電圧降下があった場合にピン状
態が変化したものとして、マスターユニット20に状態
変化を送信するようになっている。無論、これとは逆に
電圧上昇を変化として捉える場合もある。In step B2, data is read from the shared memory 46 of the shared memory system 40 in order to execute the processing program of the master unit 20.
The read data is output to an external output, that is, the wire assembly WA in step B3. Next, in step B4, a signal from the wire assembly WA is received. In this process, for example, each terminal fitting T
, And a state change is transmitted to the master unit 20 assuming that the pin state has changed in the event of a voltage drop. Of course, on the contrary, the voltage rise may be regarded as a change.
【0020】アセンブリ側ユニット30のCPUは、ス
テップB5において、ワイヤアセンブリWAからのデー
タを得た時点で、判断・処理すべきものがあるか否かを
判別し、ある場合には、ステップB6において、必要な
判断・処理を行い、ない場合には、ステップB7に進
む。そして、ステップB7では、処理結果を再度、共有
メモリ46に書き込む。データを書き込むと、再度ステ
ップB2に戻って処理を繰り返す。At step B5, the CPU of the assembly-side unit 30 determines whether or not there is something to be determined and processed at the time when the data from the wire assembly WA is obtained. Necessary judgment and processing are performed, and if not, the process proceeds to step B7. Then, in step B7, the processing result is written into the shared memory 46 again. After writing the data, the process returns to step B2 to repeat the processing.
【0021】各ユニット20、30によって実行される
処理プログラムは、製造対象であるワイヤーアセンブリ
WAの製造過程時または検査時において、当該ワイヤー
アセンブリWAに行われる各処理を実行するための複数
のプログラムの総称であり、ワイヤーアセンブリ信号線
WをコネクタCに接続する際に、当該信号線Wの端子金
具Tが接続されるべき極を指示するための組立支援プロ
グラムや、組立られたワイヤーアセンブリWAの導通検
査を行うための導通検査プログラム、さらにはワイヤー
アセンブリWAのノイズ耐性評価や、信号伝達時間の測
定等、各種の信号評価処理が含まれる。A processing program executed by each of the units 20 and 30 includes a plurality of programs for executing each processing performed on the wire assembly WA during a manufacturing process or an inspection of the wire assembly WA to be manufactured. When connecting the wire assembly signal wire W to the connector C, the assembly support program for indicating the pole to which the terminal fitting T of the signal wire W is to be connected, the conduction of the assembled wire assembly WA, A continuity inspection program for performing an inspection, and various signal evaluation processes such as a noise resistance evaluation of the wire assembly WA and a measurement of a signal transmission time are included.
【0022】そして、図示の具体例において特徴とされ
るべき点は、各ユニット20、30がシリアル信号を受
送信する際(ステップA6、A8、B2、B7)に、共
有メモリ45、46を介してデータが交換され、常時、
データ内容が同一となるように更新される点である。図
3は図1の実施の形態における通信データ処理を示すフ
ローチャートであり、(A)は送信処理、(B)は受信
処理を示している。A feature of the illustrated embodiment is that each unit 20, 30 transmits and receives a serial signal (steps A6, A8, B2, B7) via the shared memory 45, 46. Data is exchanged at all times,
The point is that the data contents are updated so as to be the same. FIG. 3 is a flowchart showing communication data processing in the embodiment of FIG. 1, wherein (A) shows transmission processing and (B) shows reception processing.
【0023】図3(A)を参照して、上述した図2およ
び図3のプログラムを実行するに当たり、各ユニット2
0、30は頻繁にデータ信号の受送信を行うことになる
が、送信側のCPU21(32)は受信されるべきデー
タをローカルメモリ24(33)からロードし(ステッ
プM1)、対応する共有メモリ45(46)に入力する
だけでよい(ステップM2)。これにより送信側のCP
U21(32)は受信制御を行うことなく、データの受
信と並行して他の処理を行うことが可能になる。Referring to FIG. 3A, when executing the programs of FIGS. 2 and 3, each unit 2
0 and 30 frequently transmit and receive data signals, but the CPU 21 (32) on the transmitting side loads the data to be received from the local memory 24 (33) (step M1) and the corresponding shared memory. All that is necessary is to input the data to 45 (46) (step M2). As a result, the sending side CP
The U21 (32) can perform other processing in parallel with data reception without performing reception control.
【0024】他方、図3(B)受信側のユニット30
(20)では、共有メモリ46(45)のデータ内容が
CPU32(21)の制御によることなく自動的に更新
されるので、CPU32(21)は、専ら、共有メモリ
46(45)からデータをロードし(ステップM3)、
外部(受信側がマスターユニット20の場合には表示
部、アセンブリ側ユニット30の場合にはワイヤアセン
ブリWA)に出力するだけでよい(ステップM4)。こ
れにより、CPU32(21)は受信制御を行うことな
く、データの受信と並行して他の処理を行うことが可能
になる。On the other hand, FIG.
In (20), since the data content of the shared memory 46 (45) is automatically updated without being controlled by the CPU 32 (21), the CPU 32 (21) exclusively loads data from the shared memory 46 (45). (Step M3)
It is only necessary to output to the outside (the display unit when the receiving side is the master unit 20 and the wire assembly WA when the receiving side is the assembly side unit 30) (step M4). As a result, the CPU 32 (21) can perform other processing in parallel with data reception without performing reception control.
【0025】以上説明したように、上記実施の形態にお
いては共有メモリシステム40によって送信側のユニッ
トと受信側のユニットとの間で同一のデータを共有する
ことにより、各ユニット20、30は、データの受送信
と並行して種々の処理を行うことが可能になる。従っ
て、リアルタイムで処理対象となるワイヤアセンブリW
Aの工程処理を行うことができるという顕著な効果を奏
する。As described above, in the above embodiment, the same data is shared between the unit on the transmitting side and the unit on the receiving side by the shared memory system 40, so that each unit 20, 30 Various processes can be performed in parallel with the transmission and reception of the data. Therefore, the wire assembly W to be processed in real time
There is a remarkable effect that the step A can be performed.
【0026】特に、アセンブリ側ユニット30が、ビル
ディングブロック構成である場合には、設置状態を最適
化することにより、無駄な配線やスペースがなくなり、
効率よく設備を活用することができるという利点があ
る。上述した実施の形態は本発明の好ましい具体例を例
示したものに過ぎず、本発明は上述した実施の形態に限
定されない。本発明の特許請求の範囲内で種々の設計変
更が可能であることは云うまでもない。In particular, when the assembly-side unit 30 has a building block configuration, by optimizing the installation state, useless wiring and space are eliminated.
There is an advantage that the equipment can be used efficiently. The above-described embodiment is merely an example of a preferred specific example of the present invention, and the present invention is not limited to the above-described embodiment. It goes without saying that various design changes are possible within the scope of the claims of the present invention.
【0027】[0027]
【発明の効果】以上説明したように、本発明によれば、
共有メモリによって送信側のユニットと受信側のユニッ
トとの間で同一のデータを共有することにより、各ユニ
ットは、データの受送信と並行して種々の処理を行うこ
とが可能になるので、リアルタイムで処理対象となるワ
イヤアセンブリの工程処理を行うことができるという顕
著な効果を奏する。As described above, according to the present invention,
By sharing the same data between the transmitting unit and the receiving unit by using the shared memory, each unit can perform various processes in parallel with the reception and transmission of the data. Thus, there is a remarkable effect that it is possible to perform the process of the wire assembly to be processed.
【0028】特に、アセンブリ側ユニットが、ビルディ
ングブロック構成である場合には、設置状態を最適化す
ることにより、無駄な配線やスペースがなくなり、効率
よく設備を活用することができるという利点がある。In particular, when the assembly-side unit has a building block configuration, there is an advantage that by optimizing the installation state, useless wiring and space are eliminated, and the equipment can be used efficiently.
【図1】本発明の実施の一形態における工程処理装置の
ブロック図である。FIG. 1 is a block diagram of a process processing apparatus according to an embodiment of the present invention.
【図2】図1の工程処理装置におけるマスターユニット
およびアセンブリ側ユニットの基本動作を互いに関連付
けて示すフローチャートである。FIG. 2 is a flowchart showing basic operations of a master unit and an assembly-side unit in the process apparatus of FIG. 1 in association with each other.
【図3】図1の実施の形態における通信データ処理を示
すフローチャートであり、(A)は送信処理、(B)は
受信処理を示している。3 is a flowchart showing communication data processing in the embodiment of FIG. 1, wherein (A) shows a transmission processing and (B) shows a reception processing.
10 工程処理装置 14 シリアル信号線 20 マスターユニット 21 CPU 30 アセンブリ側ユニット 32 CPU 40 共有メモリシステム 45 共有メモリ 46 共有メモリ DESCRIPTION OF SYMBOLS 10 Process processing apparatus 14 Serial signal line 20 Master unit 21 CPU 30 Assembly side unit 32 CPU 40 Shared memory system 45 Shared memory 46 Shared memory
Claims (2)
該ワイヤアセンブリに接続可能に構成され、通信機能を
有するアセンブリ側ユニットと、アセンブリ側ユニット
を制御するマスターユニットと、マスターユニットとア
センブリ側ユニットと通信可能に接続するシリアル通信
手段とを備え、マスターユニットから出力される指示信
号に基づいて、当該指示信号に設定されたワイヤアセン
ブリの信号線にアセンブリ側ユニットから信号の受送信
を実行させることにより、所定の処理を行うとともに、
実行された処理の結果を示す処理結果信号をマスターユ
ニットに伝送可能なワイヤーアセンブリの工程処理装置
であって、 上記マスターユニットとアセンブリ側ユニットとにそれ
ぞれ設けられ、上記シリアル信号線を介して受送信され
たデータが同一に更新される共有メモリを設けているこ
とを特徴とするワイヤアセンブリの工程処理装置。An assembly unit having a communication function, a master unit for controlling the assembly unit, and a communication unit between the master unit and the assembly unit, the connection unit being configured to be connectable to the wire assembly via a connector of the wire assembly. And a serial communication unit connected to the master unit. Based on an instruction signal output from the master unit, a signal line of the wire assembly set in the instruction signal performs transmission and reception of a signal from the assembly side unit, thereby Process,
A wire assembly process processing device capable of transmitting a processing result signal indicating a result of the executed processing to a master unit, wherein the processing unit is provided in each of the master unit and the assembly-side unit, and receives and transmits via the serial signal line. A shared memory in which the same data is updated in the same manner.
理装置に採用されるアセンブリ側ユニットであって、 処理対象となるワイヤアセンブリ毎に当該ワイヤアセン
ブリの回路数に対応して増減可能なI/Oポート部を有
するビルディングブロック構成であるを特徴とするアセ
ンブリ側ユニット。2. An assembly side unit employed in the wire assembly processing apparatus according to claim 1, wherein the I / O can be increased / decreased in accordance with the number of circuits of the wire assembly for each wire assembly to be processed. An assembly-side unit having a building block configuration having an O port portion.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9032223A JPH10227824A (en) | 1997-02-17 | 1997-02-17 | Schedule processor for wire assembly and assembly side unit used therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9032223A JPH10227824A (en) | 1997-02-17 | 1997-02-17 | Schedule processor for wire assembly and assembly side unit used therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10227824A true JPH10227824A (en) | 1998-08-25 |
Family
ID=12352965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9032223A Abandoned JPH10227824A (en) | 1997-02-17 | 1997-02-17 | Schedule processor for wire assembly and assembly side unit used therefor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10227824A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002014133A (en) * | 2000-06-29 | 2002-01-18 | Yazaki Corp | Device for switching multiple item number |
-
1997
- 1997-02-17 JP JP9032223A patent/JPH10227824A/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002014133A (en) * | 2000-06-29 | 2002-01-18 | Yazaki Corp | Device for switching multiple item number |
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Date | Code | Title | Description |
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