JPH1022611A - Wiring flattening method, manufacture of multilayered wiring board which uses this method, and its multilayered wiring board - Google Patents

Abstract

PROBLEM TO BE SOLVED: To make wiring height on a board uniform, by arranging plates in which mechanical strength is larger than the material of a wiring layer and the surfaces are smooth, on the surfaces of the board, compressing the wiring layer between the plates in the vertical direction, and making the wiring height uniform. SOLUTION: Two stainless plates 102 are arranged on wiring layers 101 on both sides of a wiring board 100, and installed in a hydrostatic pressing equipment for forming an insulating layer. Crushing pressure is so applied that the wiring board 100 is vertically clamped by the stainless plates 102. Thereby the wiring height on the board can be made uniform. Only by the wet etching by the flattening process of an insulating layer, the whole of the upper part of a via wiring can be exposed, without polishing the insulating layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、多層配線基板の製
造に係り、特に、大型計算機，ワークステーション，パ
ーソナルコンピュータ，マルチメディアコンピュータ等
のコンピュータ、通信用ＡＴＭ交換機等に用いられる高
密度な多層配線基板やマルチチップモジュール基板の製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of multilayer wiring boards, and more particularly to high-density multilayer wiring used in computers such as large computers, workstations, personal computers, multimedia computers, etc., and ATM exchanges for communication. The present invention relates to a method for manufacturing a substrate or a multi-chip module substrate.

【０００２】[0002]

【従来の技術】ベース基板としてセラミック配線基板を
用いた従来の多層配線基板の製造方法を図５に示した工
程図を例として説明する。2. Description of the Related Art A conventional method for manufacturing a multilayer wiring board using a ceramic wiring board as a base substrate will be described with reference to the process chart shown in FIG.

【０００３】図５（ａ）に示すように、基板５００の上
面前面にわたって、めっきの電極となりうる下地金属層
５０１を形成し、その上面に図５（ｂ）に示すように、
所望の導体パターンの形状に穴開け加工されたレジスト
５０２を形成する。その後、露出した溝部分５０３の下
地金属層５０１を電極として電気めっきを行ない、図５
（ｃ）に示すように、レジスト５０２の溝部分５０３を
選択的に導体充填して、配線，ビア，グランド，電源等
の導体５０４を形成する。次いで、図５（ｄ）に示すよ
うに、レジスト５０２を除去して導体５０４を露出させ
た後、図５（ｅ）に示すように、導体５０４に対接する
部分以外の下地金属層５０１を除去する。次ぎに、図５
（ｆ）に示すように、基板５０１の上面全面に導体５０
４を包むようにポリマの絶縁層５０５を形成した後、図
５（ｇ）に示すように、研磨等により、導体５０４の上
面を露出させ、絶縁層５０５の表面を平面研磨する。こ
の工程を逐次複数回繰り返して多層配線基板を製造す
る。なお、導体パターンを形成する技術は、特開昭５７
−５０４８９号，特開昭５７−５０４９０号，特開昭５
７−５０４９１号公報等があり、また、絶縁層を形成す
る技術は特開昭５０−６４７６７号公報に記載がある。[0005] As shown in FIG. 5A, a base metal layer 501 which can be used as a plating electrode is formed over the front surface of the upper surface of a substrate 500, and as shown in FIG.
A resist 502 having a hole formed in a desired conductor pattern shape is formed. Thereafter, electroplating is performed using the underlying metal layer 501 in the exposed groove portion 503 as an electrode, and FIG.
As shown in (c), the groove portion 503 of the resist 502 is selectively filled with a conductor to form a conductor 504 such as a wiring, a via, a ground, and a power supply. Next, as shown in FIG. 5D, the resist 502 is removed to expose the conductor 504, and then, as shown in FIG. 5E, the base metal layer 501 other than the portion in contact with the conductor 504 is removed. I do. Next, FIG.
As shown in (f), the conductor 50 is formed on the entire upper surface of the substrate 501.
After the polymer insulating layer 505 is formed so as to surround the conductor 4, the upper surface of the conductor 504 is exposed by polishing or the like, and the surface of the insulating layer 505 is polished as shown in FIG. This process is sequentially repeated a plurality of times to manufacture a multilayer wiring board. The technique of forming a conductor pattern is disclosed in
-50489, JP-A-57-50490, JP-A-5-50490
Japanese Patent Application Laid-Open No. 50-64767 discloses a technique for forming an insulating layer.

【０００４】さらに、別の従来技術による多層配線基板
の製造方法を図６に示した工程図で説明する。Further, a method of manufacturing a multilayer wiring board according to another conventional technique will be described with reference to a process chart shown in FIG.

【０００５】図６（ａ），（ｂ）に示すように、基板６
００上に導電層６０１とコンタクトポストとしての導電
層６０２を形成して、これらの表面に図６（ｃ）に示す
エポキシ樹脂あるいは半硬化状態のポリイミド６０３を
被着する。次いで図６（ｄ）に示すように、これらの樹
脂層を押圧しながら硬化させてコンタクトポストの表面
６０４が露出した平坦な絶縁層６０５を形成する。次に
図６（ｅ）に示すように、この絶縁層上に露出したコン
タクトポストと接続した導電層６０６を形成して多層配
線基板を形成する。なお、多層配線基板の製造方法は特
公平４−３８１５７号，特公平４−３８１５８号，特公
平６−５７４５５号公報に記載がある。As shown in FIGS. 6A and 6B, the substrate 6
A conductive layer 601 and a conductive layer 602 as a contact post are formed on the substrate 00, and an epoxy resin or a semi-cured polyimide 603 shown in FIG. Next, as shown in FIG. 6D, these resin layers are cured while being pressed to form a flat insulating layer 605 with the surface 604 of the contact post exposed. Next, as shown in FIG. 6E, a conductive layer 606 connected to the contact posts exposed on the insulating layer is formed to form a multilayer wiring board. The manufacturing method of the multilayer wiring board is described in Japanese Patent Publication No. 4-38157, Japanese Patent Publication No. 4-38158 and Japanese Patent Publication No. 6-57445.

【０００６】ここで、配線層を形成するために必要な下
地導電膜を形成する方法は、一般的には、特開昭５７−
５０４８９号，特開昭５７−５０４９０号，特開昭５７
−５０４９１号公報に記載があるように、スパッタリン
グ法や蒸着法等のドライ成膜法が用いられる。Here, a method of forming a base conductive film necessary for forming a wiring layer is generally disclosed in
50489, JP-A-57-50490, JP-A-57-50490
As described in JP-A-50491, a dry film forming method such as a sputtering method or a vapor deposition method is used.

【０００７】さらにまた、二つの従来技術よりも、ビア
径は一般的に大きいが、工程が簡単な感光性ポリイミド
等の感光性絶縁材料を用いた多層配線基板の製造方法が
知られている。その例は、例えば、特公昭６２−４３５
４４号公報が挙げられる。Furthermore, there is known a method of manufacturing a multilayer wiring board using a photosensitive insulating material such as photosensitive polyimide, which has a via diameter generally larger than those of the two prior arts but has a simple process. For example, Japanese Patent Publication No. Sho 62-435
No. 44 gazette.

【０００８】一方、ベース基板としてプリント配線基板
を用いた従来の多層配線基板の構造を図７を例に説明す
る。On the other hand, a structure of a conventional multilayer wiring board using a printed wiring board as a base board will be described with reference to FIG.

【０００９】この多層配線基板の製造方法は、感光性ポ
リイミドを用いた多層配線基板の製造方法と同様の考え
方に基づくが、従来の貫通めっきスルーホールを用いて
層間接続を取る多層プリント配線基板に比べれば高密度
な多層プリント配線基板を提供する。この多層配線基板
の製造方法は、基本的には、表層導体がパターニングさ
れたプリント配線板の表層に感光性絶縁材料を成膜した
後、露光・現像によりビアホールを形成し、次いで、全
面に導体を形成した後、導体をパターニングし、さら
に、これを繰り返して多層化した後、最後に、貫通めっ
きスルーホールを形成する。このような多層配線基板の
製造方法はビルドアップ法と呼ばれ、この方法によれ
ば、図７に示すように、プリント配線板表層導体７０１
とビルドアップの導体層７０２及びビルドアップの導体
層同士の接続が、ドリリングによる貫通めっきスルーホ
ール７０４による接続でなく、コンフォーマルビア７０
３による接続であるため、従来の貫通めっきスルーホー
ルのみで層間接続をとるプリント配線板に比べると高密
度な多層プリント配線基板が得られる。また、配線層を
形成するために必要な下地導電膜を形成する方法は無電
解めっき法が一般的に用いられる。このようなビルドア
ップ法の例は特開平４−１４８５９０号公報が挙げられ
る。This method of manufacturing a multilayer wiring board is based on the same concept as the method of manufacturing a multilayer wiring board using photosensitive polyimide. A relatively high-density multilayer printed wiring board is provided. Basically, the method of manufacturing this multilayer wiring board is to form a photosensitive insulating material on a surface layer of a printed wiring board on which a surface layer conductor is patterned, form a via hole by exposure and development, and then form a conductor on the entire surface. Is formed, the conductor is patterned, and this is repeated to form a multilayer. Finally, a through-plated through hole is formed. Such a method for manufacturing a multilayer wiring board is called a build-up method. According to this method, as shown in FIG.
The connection between the conductive layer 702 of the build-up and the conductive layer of the build-up is not the connection by the through plating through hole 704 by drilling, but the conformal via 70.
3, a multilayer printed wiring board having a higher density can be obtained as compared with a conventional printed wiring board in which an interlayer connection is made using only through plated through holes. In addition, an electroless plating method is generally used as a method for forming a base conductive film necessary for forming a wiring layer. An example of such a build-up method is described in JP-A-4-148590.

【００１０】さらに、図８に示すように、層間接続のた
めにドリリングで形成しためっきスルーホールの穴を樹
脂充填し、上部にめっきスルーホールと接続する導体パ
ッドを形成してめっきスルーホールの面積を有効利用す
る多層プリント配線板の製造方法は、例えば、特開平４
−１６８７９４号公報に示される方法がある。Further, as shown in FIG. 8, a hole of a plated through hole formed by drilling for interlayer connection is filled with resin, and a conductive pad connected to the plated through hole is formed on the upper portion to form an area of the plated through hole. A method for manufacturing a multilayer printed wiring board that makes effective use of
There is a method disclosed in JP-A-168794.

【００１１】従来技術の困難な問題点の第１は絶縁膜形
成工程と平坦化工程にある。The first of the difficult problems of the prior art lies in an insulating film forming step and a planarizing step.

【００１２】図５（ｆ）の絶縁膜形成工程と図５（ｇ）
の平坦化工程で、絶縁層５０５を形成するポリマとして
汎用に用いられるポリイミド系材料は、熱硬化反応によ
り溶剤や水分が蒸発するので、ピンホールやボイドが発
生し易い。また、下地の凹凸に沿って収縮するので、基
板の凹凸に沿った絶縁膜が形成され、平坦性が著しく劣
る。そのため軟らかいポリイミドと硬い金属膜を研削，
研磨して平坦化する必要があり、その工程は長時間を要
する。また、研削粉，研磨粉の洗浄による異物排除が容
易でない。さらに、ポリイミド系材料はポリアミド酸溶
液あるいはポリイミド溶液にして塗布加熱するので、一
回塗りでは所要の膜厚が得られず、塗布乾燥等の工程数
が多いこと、またさらに、ポリイミドの硬化には、高
温，長時間を要することなどの問題点がある。これら多
くの問題により、この従来の多層配線基板の製造方法で
は、歩留が低く、工程数が多くてリードタイムが長く、
量産性に著しく劣るという欠点があった。FIG. 5F shows an insulating film forming step and FIG.
In the flattening step, a polyimide material generally used as a polymer for forming the insulating layer 505 is liable to generate pinholes and voids because a solvent and moisture are evaporated by a thermosetting reaction. In addition, since the insulating film shrinks along the irregularities of the base, an insulating film is formed along the irregularities of the substrate, and the flatness is extremely poor. Therefore, grinding soft polyimide and hard metal film,
It needs to be polished and flattened, and the process takes a long time. Further, it is not easy to remove foreign substances by washing the grinding powder and the polishing powder. Furthermore, since the polyimide-based material is formed into a polyamic acid solution or a polyimide solution and heated by application, a single coating does not provide a required film thickness, and the number of steps such as application / drying is large. , High temperature and long time. Due to these many problems, in this conventional method for manufacturing a multilayer wiring board, the yield is low, the number of steps is large, the lead time is long,
There is a drawback that mass productivity is extremely poor.

【００１３】また、図６に示した従来技術においては、
図６（ｃ）のエポキシ樹脂溶液あるいはポリアミド酸溶
液を塗布した後、溶剤を揮発させて、エポキシ樹脂ある
いはポリアミド酸を配線層に被着させると、硬化時に残
存溶剤の揮発によりボイドやピンホールが発生する。ま
た、ポリアミド酸の硬化による縮合水の揮発でもボイド
やピンホールが発生する。またさらに、無溶剤の状態で
塗布しても、配線層６０１，６０２と絶縁層６０３の間
に空気を巻き込み、隙間や気泡を残すので、これがまた
ボイドやピンホールの原因となる。これら絶縁膜中の欠
陥は、上層配線層の形成を困難にするばかりでなく、配
線形成時のめっきやエッチング等のウエットプロセスに
おける処理液を絶縁膜中に取り込み、絶縁不良を引き起
こす。このため、図６に示した方法を実施しようとする
と、無溶剤のエポキシ樹脂あるいは無溶剤のポリイミド
樹脂で、かつ、非常に粘度の低い材料が必要となるが、
そのような材料を使用すると配線が金型に強く押され
て、配線の変形や断線が起こる。また、逆に、粘度を高
くしていくと、配線間に樹脂を充填できないばかりか、
配線上面に樹脂が厚く残り、いずれにしても押圧時の条
件設定の幅は極めて狭くなる。この他にも、押圧だけの
圧力であるために、圧力が樹脂に均一にかからず、高い
圧力の絶縁層中心部と低い圧力の絶縁層周辺部で耐熱
性，熱膨張率，機械的強度等の物性に差が出たり、樹脂
が基板から漏れ出て、絶縁層周辺部の膜厚が薄くなった
り、さらに、漏れ出る際に巻き込む空気や樹脂中の溶存
空気、水分の揮発等に起因するボイド・ピンホールが絶
縁層周辺部に発生する。さらに、押圧条件の設定が難し
いため、実際には、配線上部に絶縁膜が相当量残り、配
線上面を露出させるために機械的な研削が必須となる。
これら多くの問題により、この従来の多層配線基板の製
造方法では、歩留が低いという欠点があった。In the prior art shown in FIG.
After applying the epoxy resin solution or polyamic acid solution of FIG. 6 (c), the solvent is volatilized, and the epoxy resin or polyamic acid is applied to the wiring layer. Occur. In addition, voids and pinholes are also generated by volatilization of condensed water due to curing of the polyamic acid. Further, even if the coating is performed in a solvent-free state, air is trapped between the wiring layers 601 and 602 and the insulating layer 603, leaving gaps and bubbles, which again cause voids and pinholes. These defects in the insulating film not only make it difficult to form the upper wiring layer, but also cause a processing solution in a wet process such as plating or etching at the time of forming the wiring into the insulating film to cause insulation failure. For this reason, when trying to carry out the method shown in FIG. 6, a non-solvent epoxy resin or a non-solvent polyimide resin, and a material having a very low viscosity is required,
When such a material is used, the wiring is strongly pressed by the mold, and the wiring is deformed or disconnected. Conversely, if the viscosity is increased, not only can the resin not be filled between the wirings,
Thick resin remains on the upper surface of the wiring, and in any case, the range of setting conditions at the time of pressing becomes extremely narrow. In addition, since the pressure is only pressing, the pressure is not evenly applied to the resin, and the heat resistance, coefficient of thermal expansion, and mechanical strength are high at the center of the high pressure insulating layer and at the periphery of the low pressure insulating layer. Due to differences in physical properties such as the above, resin leaks out of the substrate and the thickness around the insulating layer becomes thinner, and air entrained when leaking out, dissolved air in the resin, volatilization of moisture, etc. Void pinholes occur around the insulating layer. Furthermore, since it is difficult to set the pressing conditions, a considerable amount of the insulating film remains on the wiring, and mechanical grinding is essential to expose the upper surface of the wiring.
Due to these many problems, the conventional method for manufacturing a multilayer wiring board has a drawback that the yield is low.

【００１４】この他、プリント配線基板のビルドアップ
法では、感光性エポキシ材料等の感光性絶縁材料の解像
性の観点からコンフォーマルビア７０３底部の径は１０
０μｍ程度が限界であり、さらに、導体の段切れを防ぐ
ためにコンフォーマルビアはテーパ形状にする必要があ
る。このため、ランドを含めたビアの占める表面積は大
きく、ビア径をさらに小さくして高密度にすることは困
難である。また、コンフォーマルビアの上部には凹凸が
できるために、この上に次ぎにコンフォーマルビアまた
は配線導体を形成することができない。これは１層隔て
た薄膜多層配線層の接続に２ヶ所のビアを使うことにな
り、ビアの数をロスする結果となる。また、サーマルビ
アの形成もできない。さらにまた、導体は配線抵抗から
一定以上の断面積を必要とするが、薄い導体で長方形の
パターンを形成するよりは厚い導体で正方形のパターン
を形成する方が微細なパターンが形成できるにもかかわ
らず、導体を形成した後エッチングでパターニングする
ために、導体を厚くすると微細な配線パターンを形成で
きなくなる。一方、プリント配線板の内層導体との接続
あるいはプリント配線板利用面の接続は最終段階で形成
する貫通めっきスルーホール７０４による接続であるた
め、この分、配線密度がさらに低下する欠点がある。ま
た、ドリリングにより形成し、穴埋めされていない貫通
めっきスルーホールを有するプリント配線板上では、感
光性絶縁材料やレジスト等の液状材料を成膜できないた
め、ビルドアップ法による薄膜多層配線層を形成できな
い。さらに、層間接続のためにドリリングで形成しため
っきスルーホールの穴を樹脂充填し、上部にめっきスル
ーホールと接続する導体パッドを形成してめっきスルー
ホールの面積を有効利用する特開平４−１６８７９４の
方法は多層プリント配線板の隣接する２層の導体層（８
０１／８０２及び８０３／８０４）の接続には有効であ
るが、プリント配線板の両面あるいは、１層以上の導体
層を隔てた２層の導体層の接続には、やはり、最終段階
で形成する貫通めっきスルーホール８０５に頼らざるを
得ず、出来上がった多層プリント配線板には穴埋めされ
ていない貫通めっきスルーホールが残る。In addition, in the build-up method of the printed wiring board, the diameter of the bottom of the conformal via 703 is 10 from the viewpoint of the resolution of a photosensitive insulating material such as a photosensitive epoxy material.
The limit is about 0 μm, and the conformal via needs to be tapered in order to prevent disconnection of the conductor. For this reason, the surface area occupied by the via including the land is large, and it is difficult to further reduce the via diameter and increase the density. In addition, since the upper portion of the conformal via has irregularities, a conformal via or a wiring conductor cannot be formed next thereon. This means that two vias are used to connect the thin-film multilayer wiring layers separated by one layer, resulting in a loss of the number of vias. Also, thermal vias cannot be formed. Furthermore, conductors require a certain cross-sectional area due to wiring resistance, but forming a square pattern with a thicker conductor can produce a finer pattern than forming a rectangular pattern with a thinner conductor. However, since the conductor is formed and then patterned by etching, if the conductor is thickened, a fine wiring pattern cannot be formed. On the other hand, the connection with the inner layer conductor of the printed wiring board or the connection of the surface using the printed wiring board is connection by the through-plated through-hole 704 formed in the final stage, so that there is a drawback that the wiring density is further reduced. Further, on a printed wiring board formed by drilling and having a through-plated through hole that is not filled, a liquid material such as a photosensitive insulating material or a resist cannot be formed, so that a thin-film multilayer wiring layer cannot be formed by a build-up method. . Japanese Patent Laid-Open No. 168794/1992 discloses a method of filling a hole of a plated through hole formed by drilling for interlayer connection with a resin and forming a conductive pad on the upper portion to be connected to the plated through hole to effectively use the area of the plated through hole. The method uses two adjacent conductor layers (8
01/802 and 803/804), but it is also formed at the final stage for the connection of two conductor layers on both sides of the printed wiring board or one or more conductor layers. It is necessary to rely on the through-plated through-holes 805, and the completed multilayer printed wiring board has through-plated through-holes that are not filled.

【００１５】そこで、特開平６−３３４３４３号公報に
記載されているように、柱状の層間接続用配線を先に形
成した基板に対し、流動性高分子前駆体を無溶剤の状態
のまま用い、配線間隙を排気した後、静水圧を印加しな
がら前駆体を硬化させて絶縁層を形成することにより、
上述した各問題点を解決する製造方法が提案されてい
る。この方法は、歩留りが高く、また、工程数が少なく
てリードタイムが短く、量産性に優れ、低コストで高密
度多層配線基板を製造することができる。また、この方
法は、ベース基板としてセラミック配線基板を用いる場
合にも、プリント配線基板を用いる場合にも適用でき、
しかも、上述のような貫通めっきスルーホールの穴に起
因する問題も回避される。Therefore, as described in Japanese Patent Application Laid-Open No. 6-334343, a fluid polymer precursor is used in a solvent-free state on a substrate on which a columnar interlayer connection wiring is formed first. After exhausting the wiring gap, by curing the precursor while applying a hydrostatic pressure to form an insulating layer,
Manufacturing methods have been proposed to solve the above-mentioned problems. This method can produce a high-density multilayer wiring board with a high yield, a small number of steps, a short lead time, excellent mass productivity, and low cost. In addition, this method can be applied to a case where a ceramic wiring board is used as a base substrate and a case where a printed wiring board is used.
In addition, the problems caused by the through-plated through holes as described above are also avoided.

【００１６】[0016]

【発明が解決しようとする課題】特開平６−３３４３４
３号公報に記載のある、上層配線層との接続用の柱状ビ
ア配線層とこれと電気的に接続した水平配線層を形成し
た基板の配線層上に表面の平坦な板状の金型を配置し、
その金型と基板の間を排気しながら溶剤を含有しない絶
縁層用前駆体を配線間に充填し、静水圧下で熱硬化して
絶縁層を形成する工程を繰り返す多層配線基板の製造方
法では、配線層を電気あるいは無電解めっき法で基板全
面に形成するので、めっき速度の基板面内位置による部
分的な差により配線の高さにばらつきが発生する。した
がってビア配線上にはこのばらつきに起因する厚さの絶
縁膜が残る。この残膜は、高さ５０〜１００μｍ程度の
通常の配線層では最大で１０μｍ程度有り、２〜３μｍ
程度の研磨と絶縁層の粗化処理時のウエットエッチング
により完全に除去できるが、より高多層の配線基板を製
造する際には、実際には研磨後にも残る配線高さのばら
つきの累積が歩留り低下を招いたり、１層当たりの配線
高がさらに高い場合には高さばらつきも大きく、歩留り
に及ぼす影響も大きくなる。Problems to be Solved by the Invention Japanese Patent Laid-Open No. 6-33434
A flat plate-shaped metal mold having a flat surface is formed on a wiring layer of a substrate on which a columnar via wiring layer for connection to an upper wiring layer and a horizontal wiring layer electrically connected thereto are formed as described in Japanese Patent Publication No. Place,
In a method for manufacturing a multilayer wiring substrate, a process of filling a precursor for an insulating layer containing no solvent between wirings while evacuating between the mold and the substrate and repeating a process of forming an insulating layer by thermosetting under hydrostatic pressure is used. Since the wiring layer is formed on the entire surface of the substrate by electric or electroless plating, the wiring height varies due to a partial difference in plating speed depending on the position in the substrate surface. Therefore, an insulating film having a thickness caused by this variation remains on the via wiring. This residual film has a maximum of about 10 μm in a normal wiring layer having a height of about 50 to 100 μm, and has a thickness of about 2 to 3 μm.
Polishing to a certain degree and wet etching during the roughening treatment of the insulating layer can be completely removed, but when manufacturing a higher multilayer wiring board, the accumulation of wiring height variations that remain after polishing actually yields a higher yield. If the wiring height is reduced or the wiring height per layer is higher, the height variation is large and the effect on the yield is also large.

【００１７】本発明の目的は、基板上の配線高を均一に
する方法とこの方法で平坦化された配線を形成した基板
を使用する多層配線基板の製造方法とを提供することに
ある。An object of the present invention is to provide a method for making the wiring height uniform on a substrate and a method for manufacturing a multilayer wiring substrate using a substrate on which wiring flattened by this method is formed.

【００１８】[0018]

【課題を解決するための手段】目的を達成するため、本
発明では、少なくとも一方の面上に、水平配線導体およ
び／または垂直ビア導体からなる配線層を形成した基板
の両面に、前記配線層の材料より機械的強度が強く、表
面が平滑な板を配置し、前記板間で前記配線層を垂直方
向に圧縮して配線高を均一にする。In order to achieve the object, according to the present invention, the wiring layer is formed on at least one surface of a substrate having a wiring layer formed of a horizontal wiring conductor and / or a vertical via conductor formed on both surfaces thereof. A plate having a mechanical strength higher than that of the above material and having a smooth surface is arranged, and the wiring layer is compressed vertically between the plates to make the wiring height uniform.

【００１９】本方法において、配線層に印加する垂直方
向の圧縮圧力は、圧縮装置や配線上面総面積に応じて、
配線が塑性変形するものの破壊しない範囲から任意に選
ばれるが、１×１０~⁵〜８×１０⁴kgf/cm²であることが
望ましい。配線密度が極端に低く、圧縮圧力の制御が難
しい場合は、ダミーの配線を形成しても良い。このよう
な配線材料としてめっき法で形成した銅が好ましい。ま
た、この圧力を印加する板の表面粗さは、平坦化処理後
の配線ばらつきに直接影響するので最大高さで２μｍ以
下であることが望ましく、反り量は２０μｍ以下、板厚
分布も±１０μｍ以下であることが望ましい。なお、こ
の板は、一般的なプレス装置で配線層に圧力を印加する
場合には、装置の定盤部に代わりにすることができる。In the present method, the vertical compression pressure applied to the wiring layer depends on the compression device and the total area of the wiring upper surface.
The wiring is arbitrarily selected from a range in which the wiring is plastically deformed but is not destroyed, but is preferably 1 × 10 ⁵ to 8 × 10 ⁴ kgf / cm ² . If the wiring density is extremely low and it is difficult to control the compression pressure, a dummy wiring may be formed. As such a wiring material, copper formed by a plating method is preferable. The surface roughness of the plate to which this pressure is applied directly affects the wiring variation after the flattening treatment, so that the maximum height is desirably 2 μm or less, the amount of warpage is 20 μm or less, and the thickness distribution is ± 10 μm. It is desirable that: This plate can be used instead of the platen of the device when applying pressure to the wiring layer with a general press device.

【００２０】本方法では、配線層中の最高と最低配線高
の差を３μｍ以下にすることが望ましく、これにより絶
縁層を研磨すること無く、絶縁層の粗化処理によるウエ
ットエッチングのみでビア配線上部をすべて露出させる
ことができる。圧縮変形させる部分はビア配線導体だけ
あるいは水平配線導体だけでも良く、両者共でも良い。
また、この際に、配線形成部下の基板部を単独で、ある
いは、配線部と同時に変形させても良い。特に、基板が
プリント基板の場合には、圧縮の際に基板をそのガラス
転移点以上に加熱すれば、より低い圧力で配線下部の基
板部を変形させることができる。この他、基板は、セラ
ミック基板、シリコンウエハが使用可能で、それらの内
部に配線層を内蔵する多層配線基板でも良い。In the present method, the difference between the highest and lowest wiring heights in the wiring layer is desirably 3 μm or less, whereby the via wiring is formed only by wet etching by roughening the insulating layer without polishing the insulating layer. The entire top can be exposed. The portion to be compressed and deformed may be only the via wiring conductor or only the horizontal wiring conductor, or both may be used.
At this time, the substrate portion under the wiring forming portion may be deformed alone or simultaneously with the wiring portion. In particular, when the substrate is a printed circuit board, if the substrate is heated to a temperature equal to or higher than its glass transition point during compression, the substrate portion below the wiring can be deformed with lower pressure. In addition, the substrate may be a ceramic substrate or a silicon wafer, and may be a multilayer wiring substrate having a wiring layer built therein.

【００２１】さらに、本発明では、上記のような配線平
坦化法及び配線を平坦化した基板を利用した、従来より
絶縁膜厚が厚く、高多層の高密度多層配線基板が提供さ
れる。それは、（１）本発明の方法で水平配線導体およ
び／またはビア配線導体からなる配線層を平坦化したベ
ース基板を形成する工程、（２）前記ベース基板の配線
層側に表面の平坦な金型を設置し、前記ベース基板と前
記金型との間に溶剤を含まない流動性高分子前駆体を供
給する工程、（３）前記金型と前記ベース基板との間に
ある気体を排気する工程、（４）前記金型を前記ベース
基板方向へ移動させて前記溶剤を含まない流動性高分子
前駆体を前記ベース基板と前記金型の間に充填し、少な
くとも前記ベース基板上の隣接する導体間隙に前記溶剤
を含まない流動性高分子前駆体が充填されるようにする
工程、（５）前記溶剤を含まない流動性高分子前駆体に
所定の静水圧をかける工程、（６）前記静水圧下におい
て前記溶剤を含まない流動性高分子前駆体を硬化する工
程、（７）前記水平配線導体または前記垂直ビア導体の
上面を露出させる工程、（８）前記水平配線導体または
前記垂直ビア導体と接続する別の水平配線導体及び垂直
ビア導体の少なくとも一方から成る配線層を形成する工
程、の各工程を含み、（１）から（８）の工程をこの工
程順に繰返して多層化することにより製造できる。Further, according to the present invention, there is provided a high-density multilayer wiring board having a higher insulating film thickness and a higher multilayer thickness than the conventional one, using the above-described wiring flattening method and a substrate having flattened wiring. The method includes: (1) a step of forming a base substrate having a flattened wiring layer made of horizontal wiring conductors and / or via wiring conductors by the method of the present invention; and (2) flat gold on the wiring layer side of the base substrate. Setting a mold and supplying a fluid polymer precursor containing no solvent between the base substrate and the mold; and (3) exhausting gas between the mold and the base substrate. And (4) moving the mold in the direction of the base substrate so as to fill the flowable polymer precursor containing no solvent between the base substrate and the mold, and at least adjoin the base on the base substrate. (5) applying a predetermined hydrostatic pressure to the fluid polymer precursor containing no solvent, and (6) applying a predetermined hydrostatic pressure to the fluid polymer precursor containing no solvent. A stream containing no solvent under hydrostatic pressure Curing the conductive polymer precursor, (7) exposing the upper surface of the horizontal wiring conductor or the vertical via conductor, (8) another horizontal wiring conductor connected to the horizontal wiring conductor or the vertical via conductor, and And a step of forming a wiring layer composed of at least one of the vertical via conductors. The steps (1) to (8) are repeated in the order of the steps to form a multilayer.

【００２２】本発明では、少なくとも一方の面上に形成
した水平配線導体および／または垂直ビア導体からなる
配線層を、配線層材料より機械的強度が強く、平滑な板
で配線層を垂直方向に圧縮するので配線高を均一にする
ことができる。したがって、（１）本発明の方法で水平
配線導体および／またはビア配線導体からなる配線層を
平坦化したベース基板を形成する工程、（２）ベース基
板の配線層側に表面の平坦な金型を設置し、ベース基板
と金型との間に溶剤を含まない流動性高分子前駆体を供
給する工程、（３）金型とベース基板との間にある気体
を排気する工程、（４）金型をベース基板方向へ移動さ
せて溶剤を含まない流動性高分子前駆体をベース基板と
金型の間に充填し、少なくともベース基板上の隣接する
導体間隙に溶剤を含まない流動性高分子前駆体が充填さ
れるようにする工程、（５）溶剤を含まない流動性高分
子前駆体に所定の静水圧をかける工程、（６）静水圧下
において溶剤を含まない流動性高分子前駆体を硬化する
工程、（７）水平配線導体または垂直ビア導体の上面を
露出させる工程、（８）水平配線導体または垂直ビア導
体と接続する別の水平配線導体及び垂直ビア導体の少な
くとも一方から成る配線層を形成する工程、の各工程を
含み、（１）から（８）の工程をこの工程順に繰返すこ
とにより絶縁層中にボイド・ピンホールがなく、従来よ
り絶縁膜厚が厚く、高多層の高密度配線基板を高歩留り
すなわち低コストに製造することができる。また、工程
（７）では研磨工程が不要となり、ウエットエッチング
だけで導体上面の露出が可能となるので、リードタイ
ム，スループットも向上する。According to the present invention, the wiring layer formed of the horizontal wiring conductor and / or the vertical via conductor formed on at least one surface is formed by using a smooth plate having a mechanical strength higher than that of the wiring layer material and vertically extending the wiring layer. Since the compression is performed, the wiring height can be made uniform. Therefore, (1) a step of forming a base substrate in which a wiring layer made of a horizontal wiring conductor and / or a via wiring conductor is flattened by the method of the present invention, and (2) a mold having a flat surface on the wiring layer side of the base substrate. And supplying a fluid polymer precursor containing no solvent between the base substrate and the mold; (3) exhausting gas between the mold and the base substrate; and (4) The mold is moved in the direction of the base substrate, and the solvent-free fluid polymer precursor is filled between the base substrate and the mold, and the solvent-free fluid polymer is present at least in adjacent conductor gaps on the base substrate. A step of filling the precursor, (5) a step of applying a predetermined hydrostatic pressure to the solvent-free fluid polymer precursor, and (6) a solvent-free fluid polymer precursor under the hydrostatic pressure. (7) horizontal wiring conductor or Exposing the upper surface of the straight via conductor, and (8) forming a wiring layer composed of at least one of another horizontal wiring conductor and a vertical via conductor connected to the horizontal wiring conductor or the vertical via conductor. By repeating the steps (1) to (8) in this order, there are no voids and pinholes in the insulating layer, the insulating film is thicker than before, and a multi-layer, high-density wiring board is manufactured at a high yield, that is, at a low cost. can do. In the step (7), the polishing step is not required, and the upper surface of the conductor can be exposed only by wet etching, so that the lead time and the throughput are improved.

【００２３】さらに、本発明では、垂直ビア導体層を所
望の高さに精度良く形成できるので、所望の厚さの層間
絶縁膜を１度塗りでかつ膜厚ばらつきなく、精度良く形
成でき、したがって、搭載する電子デバイスに応じて、
特性インピーダンスが整合された多層配線基板が自在に
製造できる。Further, according to the present invention, since the vertical via conductor layer can be formed at a desired height with high precision, an interlayer insulating film having a desired thickness can be formed once with a uniform thickness without any variation in film thickness. , Depending on the electronic device to be mounted,
A multilayer wiring board with matched characteristic impedance can be manufactured freely.

【００２４】[0024]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

［実施例１］ベース基板としてプリント配線基板を用
い、実施例を説明するが、本発明はこれら実施例に限定
されるものではない。[Embodiment 1] Embodiments will be described using a printed wiring board as a base substrate, but the present invention is not limited to these embodiments.

【００２５】図４の基板の作製を例にして説明する。こ
の基板は両面プリント配線板の両表層導体を２種類の電
源層とし、この両面にＸＹ信号層２層とグランド兼キャ
ップ層を１層形成して成る多層配線基板であるが、両面
プリント配線板の内層にＸＹ信号層２層を入れた４層板
を用いても良く、特にこれらの層構成、層数に限定され
るものではない。また、両面プリント配線板の片面に薄
膜多層配線層を形成しても良い。A description will be given by taking the production of the substrate of FIG. 4 as an example. This substrate is a multilayer wiring board in which both surface conductors of a double-sided printed wiring board are used as two types of power supply layers, and two XY signal layers and one ground and cap layer are formed on both sides thereof. A four-layer plate having two XY signal layers in the inner layer may be used, and there is no particular limitation on the layer configuration and the number of layers. Further, a thin-film multilayer wiring layer may be formed on one side of the double-sided printed wiring board.

【００２６】まず、図３の構造の、層間接続スルーホー
ルの導体および／またはパターニングされた表層導体と
接続するビア導体が設けられた両面銅張ガラスエポキシ
プリント配線基板（ＦＲ−４材）の製造方法を説明す
る。First, manufacture of a double-sided copper-clad glass epoxy printed wiring board (FR-4 material) having a structure shown in FIG. 3 and provided with a conductor for an interlayer connection through-hole and / or a via conductor for connecting to a patterned surface layer conductor. The method will be described.

【００２７】貫通めっきスルーホールを有する両面銅張
ガラスエポキシプリント配線基板(銅箔厚４０μｍ）の
表面に、ドライフィルムレジスト（５０μｍ厚）をラミ
ネートし、所望の位置に抜きパターンを形成する。そし
て、レジストの抜きパターン内に硫酸銅水溶液を用いた
電気銅めっきにてビア導体（５０μｍ高見当）を充填
し、レジストを剥離する。次ぎに、形成したビア導体表
面、プリント基板の銅箔表面や貫通スルーホールのめっ
き表面に電着レジストを形成し、所望の位置に残しパタ
ーンを形成する。そして、塩化第２銅エッチャントによ
りビア導体を残すようにプリント基板の銅箔を所望の形
状にパターニングし、レジストを剥離した。A dry film resist (50 μm thick) is laminated on the surface of a double-sided copper-clad glass epoxy printed wiring board (thickness of copper foil: 40 μm) having a through plating through hole, and a punching pattern is formed at a desired position. Then, via conductors (50 μm high register) are filled in the resist removal pattern by electrolytic copper plating using an aqueous solution of copper sulfate, and the resist is peeled off. Next, an electrodeposition resist is formed on the formed via conductor surface, the copper foil surface of the printed circuit board, or the plating surface of the through-hole, and a pattern is formed at a desired position. Then, the copper foil on the printed circuit board was patterned into a desired shape by a cupric chloride etchant so as to leave the via conductor, and the resist was peeled off.

【００２８】以上のように作製した配線基板１００の両
側の配線層１０１（ビア配線上面総表面積：２０mm²）
上に、図１（ａ）に示すように、表面粗さが最大高さで
１．６μｍ、反り量が１０μｍ、板厚が１０±０．０１
mmのステンレス板（ＳＫＤ１１製）１０２を２枚配置
し、後述の絶縁層形成用の静水圧プレス装置（最大加圧
面積２５６cm²）に装着した。次いで、配線基板１００
がステンレス板１０２で上下から挾まれるように１．６
kgf/cm²の圧縮圧力を１０秒間かけ（図１(ｂ)）、図１
（ｃ）に示すような当初あった１１．１μｍの最高と最
低配線高さの差１０３が２．８μｍになった配線基板２
００を作製した。The wiring layers 101 on both sides of the wiring board 100 manufactured as described above (the total surface area of the upper surface of the via wiring: 20 mm ² )
As shown in FIG. 1A, the surface roughness is 1.6 μm at the maximum height, the amount of warpage is 10 μm, and the plate thickness is 10 ± 0.01.
Two mm stainless steel plates (manufactured by SKD11) 102 were placed and mounted on a hydrostatic press (maximum press area: 256 cm ² ) for forming an insulating layer described later. Next, the wiring board 100
1.6 so that it is sandwiched between the stainless steel plates 102 from above and below.
A compression pressure of kgf / cm ² was applied for 10 seconds (FIG. 1 (b)).
(C) The wiring board 2 in which the difference 103 between the highest and lowest wiring heights of 11.1 μm at the beginning becomes 2.8 μm as shown in FIG.
00 was produced.

【００２９】配線基板２００の両側の配線層２０１上
に、図２（ａ）に示すように、シリカフィラー（電気化
学工業（株）製ＦＢ−３Ｓ）４０体積％、エポキシ樹脂
（油化シェルエポキシ（株）製ＹＸ−４０００Ｈ）／フ
ェノール樹脂（大日本インキ化学工業（株）製バーカム
ＴＤ−２１３１）混合物６０体積％からなる溶剤を含ま
ない流動性高分子前駆体２０２を７０℃で溶融し、ディ
スペンサーで塗布したテフロンコーティング済み金型２
０３を配置し、静水圧プレス２０４中に装着した。そし
て、金型と基板の間２０５を吸排気口２０６から１０ｔ
ｏｒｒに排気し、金型の加熱を開始した。金型温度が６
０℃に達したところで、金型と基板間を大気圧に戻すと
同時に加圧口２０７と吸排気口２０６に圧縮空気を注入
して上下方向の圧縮圧力３kgf/cm²と横方向からの空気
圧２kgf/cm²をかけ、図２（ｂ）に示すように、組成物
２０２を導体間隙及び貫通めっきスルーホール内に充填
した。金型温度が１６０℃に達したところでそのままの
状態で３０分間組成物を硬化し、図２（ｃ）に示すよう
に、平坦でボイドやピンホールがなく、物性の均一な硬
化膜２０８を形成した。基板全域で配線上面２０９の光
沢が見えていたビア配線層は、次の１８０℃で１時間後
硬化した絶縁層のアルカリ性過マンガン酸カリウム系粗
化液による粗化処理（８０℃４５分）で完全に露出した
（図２（ｄ））。次いで、この基板上に無電解銅めっき
法により約０．５μｍの下地導電膜を成膜した後、厚さ
２５μｍのドライフィルムレジストを形成し、水平配線
導体用の所望の抜きパターンを形成した。次いで、レジ
ストの溝内に電気銅めっき法を用いてレジスト膜厚と同
程度の高さの水平配線導体を形成した。さらにこの上に
厚さ２５μｍのドライフィルムレジストを形成し、垂直
ビア導体用の所望の抜きパターンを形成し、次いで、レ
ジストの溝内に電気銅めっき法を用いてレジスト膜厚と
同程度の高さの垂直ビア導体を形成した。そして、水平
配線導体と垂直ビア導体の形成に使用した２層のレジス
トを剥離し、下地導電膜を塩化第２銅エッチャントによ
りエッチング除去して、水平配線導体２１０と垂直ビア
導体２１１形成した基板を得た。As shown in FIG. 2A, 40% by volume of silica filler (FB-3S manufactured by Denki Kagaku Kogyo Co., Ltd.) and epoxy resin (oiled shell epoxy) were formed on the wiring layers 201 on both sides of the wiring board 200. A solvent-free fluid polymer precursor 202 consisting of 60% by volume of a mixture of YX-4000H manufactured by Co., Ltd.) and phenolic resin (Barcam TD-2131 manufactured by Dainippon Ink and Chemicals, Inc.) was melted at 70 ° C. Teflon coated mold 2 applied with dispenser
03 was placed and mounted in an isostatic press 204. Then, the space 205 between the mold and the substrate is moved 10 to
The gas was exhausted to orr, and heating of the mold was started. Mold temperature is 6
When the temperature reaches 0 ° C., the pressure between the mold and the substrate is returned to the atmospheric pressure, and at the same time, compressed air is injected into the pressurizing port 207 and the suction / exhaust port 206 so that the compression pressure in the vertical direction is 3 kgf / cm ² and the air pressure in the lateral direction is 2 kgf / cm ² was applied, and as shown in FIG. 2B, the composition 202 was filled in the conductor gap and the through-plated through-hole. When the mold temperature reaches 160 ° C., the composition is cured for 30 minutes as it is, and as shown in FIG. 2C, a cured film 208 having a flat property without voids and pinholes and uniform physical properties is formed. did. The via wiring layer where the gloss of the wiring upper surface 209 was visible over the entire substrate was subjected to a roughening treatment (80 ° C. for 45 minutes) of an insulating layer hardened after 1 hour at 180 ° C. with an alkaline potassium permanganate-based roughening solution. It was completely exposed (FIG. 2 (d)). Next, a base conductive film having a thickness of about 0.5 μm was formed on the substrate by an electroless copper plating method, and then a dry film resist having a thickness of 25 μm was formed to form a desired punched pattern for a horizontal wiring conductor. Next, a horizontal wiring conductor having the same height as the resist film thickness was formed in the resist groove by using an electrolytic copper plating method. Further, a dry film resist having a thickness of 25 μm is formed thereon, and a desired punched pattern for a vertical via conductor is formed. Vertical via conductor was formed. Then, the two layers of resist used for forming the horizontal wiring conductor and the vertical via conductor are peeled off, and the underlying conductive film is removed by etching with a cupric chloride etchant. Obtained.

【００３０】次いで、配線平坦化工程から配線層形成工
程をもう一回繰り返し、最後に、配線平坦化工程の後、
最上層の水平配線導体を上記と同様の方法（使用した材
料及びプロセスは本質的には変わらない。異なるのは水
平配線導体と垂直ビア導体の２層ではなく、水平配線導
体の１層のみを形成する所にある。）で形成し、図４の
多層配線基板を作製した。なお、水平配線導体の最小導
体幅は５０μｍ、最小ピッチは１００μｍ、導体高は最
内層が８５±１．５μｍ、それ以外は５０±１μｍであ
り、垂直ビア導体の最小径は５０μｍφ、ビア上面総面
積は２０mm²である。Next, the wiring layer forming step is repeated once again from the wiring flattening step. Finally, after the wiring flattening step,
The uppermost horizontal wiring conductor was formed in the same manner as described above (the materials and processes used were essentially the same. Only one layer of the horizontal wiring conductor was used instead of the two layers of the horizontal wiring conductor and the vertical via conductor. 4) to produce the multilayer wiring board of FIG. The minimum conductor width of the horizontal wiring conductor is 50 μm, the minimum pitch is 100 μm, the conductor height is 85 ± 1.5 μm for the innermost layer, and 50 ± 1 μm for the other layers. The minimum diameter of the vertical via conductor is 50 μmφ, The area is 20 mm ² .

【００３１】［実施例２］実施例１において、表面粗さ
が最大高さで０．５μｍ、反り量が３μｍ、板厚が４±
０．０１mmのステンレス板（ＳＵＳ３０４製）を使用
し、圧縮圧力を１０．０kgf/cm²に変更し、他は同様に
して多層配線基板を製造した。この基板の水平配線導体
の最小導体幅は５０μｍ、最小ピッチは１００μｍ、導
体高は最内層が１０５±１μｍ、それ以外は７５±１μ
ｍであり、垂直ビア導体の最小径は５０μｍφ、ビア上
面総面積は１００mm²である。また、総層数は片面５層
（最上配線層を含む）の計１０層である。Example 2 In Example 1, the maximum surface roughness was 0.5 μm, the amount of warpage was 3 μm, and the plate thickness was 4 ± 4 mm.
A multilayer wiring board was manufactured in the same manner as above except that a 0.01 mm stainless steel plate (made of SUS304) was used and the compression pressure was changed to 10.0 kgf / cm ² . The minimum conductor width of the horizontal wiring conductor of this board is 50 μm, the minimum pitch is 100 μm, and the conductor height is 105 ± 1 μm for the innermost layer, and 75 ± 1 μm for the other layers.
m, the minimum diameter of the vertical via conductor is 50 μmφ, and the total area of the via upper surface is 100 mm ² . The total number of layers is five layers on one side (including the uppermost wiring layer), that is, a total of ten layers.

【００３２】［実施例３］実施例１において、表面粗さ
が最大高さで０．１μｍ、反り量が１０μｍ、板厚が５
±０．０１mmのガラス板（パイレックス）を使用し、圧
縮圧力を０．８kgf/cm²に変更し、他は同様にして多層
配線基板を製造した。この基板の水平配線導体の最小導
体幅は５０μｍ、最小ピッチは１００μｍ、導体高は最
内層が８０±１μｍ、それ以外は５０±１μｍであり、
垂直ビア導体の最小径は５０μｍφ、ビア上面総面積は
１０mm²である。また、総層数は片面６層（最上配線層
を含む）の計１２層である。Example 3 In Example 1, the maximum surface roughness was 0.1 μm, the amount of warpage was 10 μm, and the thickness was 5 μm.
Using a glass plate (Pyrex) of ± 0.01 mm, the compression pressure was changed to 0.8 kgf / cm ² , and a multilayer wiring board was manufactured in the same manner as described above. The minimum conductor width of the horizontal wiring conductor of this substrate is 50 μm, the minimum pitch is 100 μm, the conductor height is 80 ± 1 μm for the innermost layer, and 50 ± 1 μm for the other layers.
The minimum diameter of the vertical via conductor is 50 μmφ, and the total area of the upper surface of the via is 10 mm ² . In addition, the total number of layers is six layers on one side (including the uppermost wiring layer), that is, a total of 12 layers.

【００３３】［実施例４］実施例１において、基板を１
５０℃に加熱しながら、最内層用配線層は圧縮圧力１．
２kgf/cm²を３０秒間、次の層は６０秒間印加した以外
は同様にして、多層配線基板を製造した。Example 4 In Example 1, the substrate was
While heating to 50 ° C., the innermost wiring layer has a compression pressure of 1.
A multilayer wiring board was manufactured in the same manner except that ² kgf / cm ² was applied for 30 seconds and the next layer was applied for 60 seconds.

【００３４】［実施例５］実施例１において、内層を２
層内蔵し、貫通めっきスルーホールを有する両面銅張多
層ガラスエポキシプリント配線基板を用いた以外は同様
に行って、１０層配線基板（最上配線層を含む）を製造
した。Example 5 In Example 1, the inner layer was
A 10-layer wiring board (including the uppermost wiring layer) was manufactured in the same manner except that a double-sided copper-clad multilayer glass epoxy printed wiring board having a built-in layer and having a through plated through hole was used.

【００３５】[0035]

【発明の効果】本発明を用いれば、平坦化された配線層
内の配線間を、１度塗で形成した平坦でボイド・ピンホ
ールが無い絶縁層で、上層との接続用ビア配線の上面が
ほぼ露出した状態で絶縁できるので、この上に次ぎの上
層配線を形成する最には、上層配線の絶縁層に対する密
着強度を向上させるために行う絶縁層粗化処理時のウエ
ットエッチングだけで基板面上の平坦化を保ったままビ
ア配線上面の露出ができる。したがって、多層化に伴い
累積する各層の配線高さばらつき、絶縁膜厚ばらつきは
非常に軽微であり、高配線高すなわち絶縁膜厚の厚い高
多層な高密度配線基板を高歩留り、低コストで製造する
ことが可能となる。As described above, according to the present invention, the upper surface of the via wiring for connection with the upper layer is a flat insulating layer having no voids and pinholes formed by coating once between the wirings in the flattened wiring layer. Can be insulated in a state where it is almost exposed. Therefore, when forming the next upper layer wiring on this, the substrate should be formed only by wet etching at the time of roughening the insulating layer to improve the adhesion strength of the upper layer wiring to the insulating layer. The upper surface of the via wiring can be exposed while the surface is kept flat. Therefore, the variation in the wiring height and the thickness of the insulating film of each layer, which is accumulated with the increase in the number of layers, is very small, and the high wiring density, that is, the multilayered high-density wiring board with the thick insulating film is produced at a high yield and at a low cost. It is possible to do.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の配線の平坦化方法の一例を示す工程の
説明図。FIG. 1 is an explanatory view of a step showing an example of a method of flattening a wiring according to the present invention.

【図２】本発明の多層配線基板の製造方法の一例を示す
工程の説明図。FIG. 2 is an explanatory view of a step showing an example of a method for manufacturing a multilayer wiring board of the present invention.

【図３】本発明の配線基板の形態例を示す部分断面図。FIG. 3 is a partial cross-sectional view showing an embodiment of a wiring board according to the present invention.

【図４】本発明の多層プリント配線基板の一例を示す断
面図。FIG. 4 is a sectional view showing an example of a multilayer printed wiring board according to the present invention.

【図５】従来の多層配線基板の製造方法の一例を示す工
程の説明図。FIG. 5 is an explanatory view of a process showing an example of a conventional method for manufacturing a multilayer wiring board.

【図６】従来の多層配線基板の製造方法の一例を示す工
程の説明図。FIG. 6 is an explanatory view of a step showing an example of a conventional method for manufacturing a multilayer wiring board.

【図７】従来の多層プリント配線基板の一例を示す断面
図。FIG. 7 is a sectional view showing an example of a conventional multilayer printed wiring board.

【図８】従来の多層プリント配線基板の一例を示す断面
図。FIG. 8 is a sectional view showing an example of a conventional multilayer printed wiring board.

【符号の説明】[Explanation of symbols]

１００…配線基板、１０１…配線層、１０２…ステンレ
ス板，ガラス板、１０３…最高と最低配線の高さの差、
２００…配線層を平坦化した配線基板。100: wiring board, 101: wiring layer, 102: stainless steel plate, glass plate, 103: difference between the highest and lowest wiring height,
200: Wiring board with a flattened wiring layer.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 寿 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 (72)発明者 橋本 悟 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報通信事業部内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor, Hisashi Sugiyama 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside Hitachi, Ltd. Production Technology Research Institute (72) Inventor, Satoru Hashimoto 216, Totsuka-cho, Totsuka-ku, Yokohama, Kanagawa, Japan Hitachi, Ltd. Information and Communication Division

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】少なくとも一方の面上に、水平配線導体お
よび／または垂直ビア導体からなる配線層を形成した基
板の両面に、前記配線層の材料より機械的強度が強く、
表面が平滑な板を配置し、前記板間で前記配線層を垂直
方向に圧縮して配線高を均一にすることを特徴とする配
線平坦化方法。1. A substrate having a wiring layer made of a horizontal wiring conductor and / or a vertical via conductor formed on at least one surface thereof, has a mechanical strength higher than that of the material of the wiring layer on both surfaces of the substrate.
A wiring flattening method comprising arranging a plate having a smooth surface, and compressing the wiring layer between the plates in a vertical direction to make the wiring height uniform. 【請求項２】請求項１において、前記配線層に印加する
垂直方向の圧縮圧力が１×１０~⁵〜８×１０⁴kgf/cm²で
ある配線平坦化方法。 ^{2. The} wiring flattening method according to claim 1, wherein the vertical compression pressure applied to the wiring layer is 1 × 10 ⁵ to 8 × 10 ⁴ kgf / cm ² . 【請求項３】請求項１において、前記基板の両面に配置
する板の表面粗さが最大高さで２μｍ以下である配線平
坦化方法。3. The wiring flattening method according to claim 1, wherein a surface roughness of a plate disposed on both sides of the substrate is 2 μm or less in maximum height. 【請求項４】請求項１において、前記基板の両面に配置
する板の反り量が２０μｍ以下である配線平坦化方法。4. The wiring flattening method according to claim 1, wherein the amount of warpage of the plates disposed on both sides of the substrate is 20 μm or less. 【請求項５】請求項１において、前記基板の両面に配置
する板の板厚分布が±１０μｍ以下である配線平坦化方
法。5. The wiring flattening method according to claim 1, wherein the thickness distribution of the plates disposed on both sides of the substrate is ± 10 μm or less. 【請求項６】請求項１において、前記基板の両面に配置
する板がプレス装置の定盤部である配線平坦化方法。6. The wiring flattening method according to claim 1, wherein the plates disposed on both sides of the substrate are platens of a press device. 【請求項７】請求項１において、最大配線高と最低配線
高の差を３μｍ以下にする配線平坦化方法。7. The wiring flattening method according to claim 1, wherein the difference between the maximum wiring height and the minimum wiring height is 3 μm or less. 【請求項８】請求項１において、配線材料がめっき法に
より形成された銅である配線平坦化方法。8. The method according to claim 1, wherein the wiring material is copper formed by a plating method. 【請求項９】請求項１において、ビア配線導体および／
または水平配線導体および／または水平配線導体下部の
基板部を変形させる配線平坦化方法。9. The method according to claim 1, wherein the via wiring conductor and / or
Alternatively, a wiring flattening method for deforming a horizontal wiring conductor and / or a substrate portion below the horizontal wiring conductor. 【請求項１０】請求項８において、ビア配線導体および
／または水平配線導体および／または水平配線導体下部
の基板部を変形させる際に配線を形成した基板全体を１
００〜２００℃に加熱する配線平坦化方法。10. The substrate according to claim 8, wherein the wiring is formed when the via wiring conductor and / or the horizontal wiring conductor and / or the substrate under the horizontal wiring conductor is deformed.
A wiring flattening method of heating to 00 to 200 ° C. 【請求項１１】請求項１において、基板がプリント基
板，セラミック基板あるいはシリコンウエハである配線
平坦化方法。11. The method according to claim 1, wherein the substrate is a printed circuit board, a ceramic substrate or a silicon wafer. 【請求項１２】請求項１において、基板が多層配線基板
である配線平坦化方法。12. The wiring flattening method according to claim 1, wherein the substrate is a multilayer wiring substrate. 【請求項１３】請求項１に記載の方法で水平配線導体お
よび／またはビア配線導体からなる配線層を平坦化した
ベース基板を形成する工程、 前記ベース基板の配線層側に表面の平坦な金型を設置
し、前記ベース基板と前記金型との間に溶剤を含まない
流動性高分子前駆体を供給する工程、 前記金型と前記ベース基板との間にある気体を排気する
工程、 前記金型と前記ベース基板方向へ移動させて前記溶剤を
含まない流動性高分子前駆体を前記ベース基板と前記金
型の間に充填し、少なくとも前記ベース基板上の隣接す
る導体間隙に前記溶剤を含まない流動性高分子前駆体が
充填されるようにする工程、前記溶剤を含まない流動性
高分子前駆体に所定の静水圧をかける工程、 前記静水圧下において前記溶剤を含まない流動性高分子
前駆体を硬化する工程、前記水平配線導体または前記垂
直ビア導体の上面を露出させる工程、 前記水平配線導体または前記垂直ビア導体と接続する別
の水平配線導体及び垂直ビア導体の少なくとも一方から
成る配線層を形成する工程を含み、前記工程をこの工程
順に繰返して多層化する多層配線基板の製造方法。13. A step of forming a base substrate in which a wiring layer made of a horizontal wiring conductor and / or a via wiring conductor is flattened by the method according to claim 1, wherein a flat surface of gold is provided on the wiring layer side of the base substrate. Installing a mold, supplying a flowable polymer precursor containing no solvent between the base substrate and the mold, exhausting a gas between the mold and the base substrate, The fluid polymer precursor containing no solvent is moved between the mold and the base substrate and filled between the base substrate and the mold, and the solvent is filled into at least adjacent conductor gaps on the base substrate. A step of filling the flowable polymer precursor containing no solvent, a step of applying a predetermined hydrostatic pressure to the flowable polymer precursor containing no solvent, and a high flowability containing no solvent under the hydrostatic pressure. Hard molecular precursor Forming a wiring layer comprising at least one of another horizontal wiring conductor and a vertical via conductor connected to the horizontal wiring conductor or the vertical via conductor. And a step of repeating the above steps in this order to form a multilayer wiring board. 【請求項１４】層間絶縁膜の最大と最小膜厚の差が５μ
ｍ以下であり、基板がプリント基板である請求項１３に
記載の方法で製造した多層配線基板と電子部品を搭載し
た多層配線基板。14. The difference between the maximum and minimum film thickness of the interlayer insulating film is 5 μm.
and a printed circuit board, wherein the printed circuit board is a printed circuit board, and the printed circuit board is a printed circuit board.