JPH10223895A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH10223895A JPH10223895A JP2534897A JP2534897A JPH10223895A JP H10223895 A JPH10223895 A JP H10223895A JP 2534897 A JP2534897 A JP 2534897A JP 2534897 A JP2534897 A JP 2534897A JP H10223895 A JPH10223895 A JP H10223895A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、半導体基板の表面近傍に形成
され第1の導電型を有するウェル領域、ウェル領域に形
成され第2の導電型を有するドレイン領域及びソース領
域、ウェル領域上に形成されたゲート絶縁層、ドレイン
領域及びソース領域間のウェル領域の表面近傍内に形成
されたゲート領域、ゲート領域上にゲート絶縁層を介し
て形成されたゲート電極を有するnチャネルMOS F
ET、pチャネルMOS FET、又はこれらを用いた
CMOS等から成る半導体装置及びその製造方法に関す
る。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a well region formed near a surface of a semiconductor substrate and having a first conductivity type, and a second conductivity type formed in the well region. A drain region and a source region, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, formed on the gate region via the gate insulating layer N-channel MOS F having gate electrode
The present invention relates to a semiconductor device including an ET, a p-channel MOS FET, or a CMOS using the same, and a method of manufacturing the same.
【0002】[0002]
【従来の技術】図8は、従来の半導体装置(NMOS)
の一実施形態を説明するための素子構造断面図である。FIG. 8 shows a conventional semiconductor device (NMOS).
FIG. 2 is a sectional view of an element structure for explaining one embodiment.
【0003】従来この種の半導体装置としては、例え
ば、特開平1−155662号公報に示すようなものが
ある(図8参照)。As a conventional semiconductor device of this type, for example, there is one as shown in Japanese Patent Application Laid-Open No. 1-155662 (see FIG. 8).
【0004】すなわち、従来の半導体装置9は、第1の
導電型(p型)半導体基板7に、ソース領域6Aあるい
はドレイン領域6Bをなす複数個の第2の導電型(n
型)不純物領域が形成され、ソース領域6Aあるいはド
レイン領域6B間の半導体基板7上にゲート絶縁膜2を
介してゲート電極5Cが形成され、ソース領域6Aに隣
接し且つゲート電極5C下に延在しない第1の導電型
(p型)不純物領域4Aが形成され、第1の導電型(p
型)不純物領域4A及びソース領域6A上にソース電極
5Bが形成され、ドレイン領域6B上にドレイン電極5
Aが形成されたMOSトランジスタにおいて、ドレイン
領域6Bに隣接し且つゲート電極5C下に延在しない第
2の導電型(p型)不純物領域4Bが形成されてMOS
トランジスタを有して構成されていた。That is, in the conventional semiconductor device 9, a plurality of second conductivity type (n) forming a source region 6 A or a drain region 6 B are formed on a first conductivity type (p-type) semiconductor substrate 7.
(Type) An impurity region is formed, a gate electrode 5C is formed on the semiconductor substrate 7 between the source region 6A or the drain region 6B via the gate insulating film 2, and extends adjacent to the source region 6A and below the gate electrode 5C. A first conductivity type (p-type) impurity region 4A is formed, and the first conductivity type (p-type)
(Type) A source electrode 5B is formed on the impurity region 4A and the source region 6A, and the drain electrode 5B is formed on the drain region 6B.
In the MOS transistor in which A is formed, a second conductivity type (p-type) impurity region 4B which is adjacent to the drain region 6B and does not extend below the gate electrode 5C is formed.
It was configured with a transistor.
【0005】則ち、MOSトランジスタのドレイン領域
6Bに隣接させて、ドレイン領域6Bと逆導電型の不純
物領域4Bを形成することに依り、ドレイン領域6Bと
不純物領域4BとのPN接合部をツェナーダイオードの
PN接合として用いることが可能となり、MOSトラン
ジスタとツェナーダイオードとをほぼ1つの素子面積で
形成することができるようになるといった効果を奏する
ことが開示されている。In other words, by forming an impurity region 4B of the opposite conductivity type to the drain region 6B adjacent to the drain region 6B of the MOS transistor, a PN junction between the drain region 6B and the impurity region 4B is formed by a Zener diode. It is disclosed that the MOS transistor and the Zener diode can be formed with substantially one element area.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置9では、ツェナーダイオードのツ
ェナー接合耐圧が、第1の導電型(p型)半導体基板7
にソース領域6Aあるいはドレイン領域6Bをなす複数
個の第2の導電型(n型)不純物領域を形成する際の第
2の導電型(n型)不純物の濃度に基づいて一意的に決
定されてしまう結果、ツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御することが難しいという技
術的課題があった。However, in such a conventional semiconductor device 9, the Zener junction breakdown voltage of the Zener diode is reduced by the first conductivity type (p-type) semiconductor substrate 7.
Is uniquely determined based on the concentration of the second conductivity type (n-type) impurity when the plurality of second conductivity type (n-type) impurity regions forming the source region 6A or the drain region 6B are formed. As a result, there is a technical problem that it is difficult to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value.
【0007】実際には、ソース領域6Aあるいはドレイ
ン領域6Bとして第2の導電型(n型)不純物領域を用
いる際の半導体物性の制約上、高濃度の第2の導電型
(n型)不純物を用いて第2の導電型(n型)不純物領
域を形成する必要がある結果、ツェナー接合耐圧が一意
的に低い電圧に決定されてしまい、更にこの低いツェナ
ー接合耐圧を所望の電圧値に制御することが難しいとい
う技術的課題があった。In practice, a high concentration of the second conductivity type (n-type) impurity is used due to the limitation of the physical properties of the semiconductor when the second conductivity type (n-type) impurity region is used as the source region 6A or the drain region 6B. As a result, it is necessary to form the second conductivity type (n-type) impurity region by using the same, so that the Zener junction breakdown voltage is uniquely determined to be a low voltage, and the low Zener junction breakdown voltage is further controlled to a desired voltage value. There was a technical problem that it was difficult.
【0008】一方、ツェナー接合耐圧を所望の高い電圧
値に制御することを考えた場合、ソース領域6Aあるい
はドレイン領域6Bをなす複数個の第2の導電型(n
型)不純物領域を形成する際の第2の導電型(n型)不
純物の濃度を低くする必要がある。しかしながら、第2
の導電型(n型)不純物の濃度を低くすると、ソース領
域6Aあるいはドレイン領域6Bにおける第2の導電型
(n型)不純物の濃度も低くなる結果、ドレイン領域6
Bにおけるドレイン抵抗が大きくなってしまうという技
術的課題もあった。On the other hand, when considering the control of the Zener junction breakdown voltage to a desired high voltage value, a plurality of second conductivity type (n) forming the source region 6A or the drain region 6B are considered.
It is necessary to lower the concentration of the second conductivity type (n-type) impurity when forming the (type) impurity region. However, the second
Lowering the concentration of the second conductivity type (n-type) impurity in the source region 6A or the drain region 6B also lowers the concentration of the second conductivity type (n-type) impurity in the source region 6A or the drain region 6B.
There is also a technical problem that the drain resistance in B increases.
【0009】また、ドレイン領域6Bにおけるドレイン
抵抗が大きくなってしまうと、ドレイン電流が流れ難く
なってしまう結果、MOSトランジスタのON抵抗や相
互コンダクタンスgmが大きくなってしまうという技術
的課題もあった。Further, if the drain resistance in the drain region 6B is increased, it becomes difficult for the drain current to flow, resulting in a technical problem that the ON resistance and the transconductance gm of the MOS transistor are increased.
【0010】本発明は、このような従来の問題点を解決
することを課題としており、特に、半導体基板の表面近
傍に形成され第1の導電型を有するウェル領域、ウェル
領域に形成され第2の導電型を有するドレイン領域及び
ソース領域、ウェル領域上に形成されたゲート絶縁層、
ドレイン領域及びソース領域間のウェル領域の表面近傍
内に形成されたゲート領域、ゲート領域上にゲート絶縁
層を介して形成されたゲート電極を有する半導体装置に
おいて、第1の導電型を有する不純物を所定量だけウェ
ル領域に導入してツェナー電圧を設定すると共に、ウェ
ル領域をアノード領域として用いドレイン/ソース領域
をカソード領域として用いて形成されたツェナーダイオ
ードに依り、MOSトランジスタとツェナーダイオード
とをほぼ1つのMOSトランジスタ素子面積で形成する
と共に、MOSトランジスタのソース/ドレイン領域の
不純物の電気諸特性への影響を十分に低減した状態でツ
ェナーダイオードのツェナー接合耐圧を所望の電圧値に
制御することができる半導体装置及びその製造方法を提
供することを目的としている。An object of the present invention is to solve such a conventional problem. In particular, a well region formed in the vicinity of the surface of a semiconductor substrate and having a first conductivity type, and a second region formed in a well region and having a second conductivity type. Drain region and source region having a conductivity type of, a gate insulating layer formed on the well region,
In a semiconductor device having a gate region formed in the vicinity of the surface of a well region between a drain region and a source region, and a gate electrode formed on the gate region via a gate insulating layer, an impurity having a first conductivity type is removed. A Zener voltage is set by introducing a predetermined amount into the well region, and the MOS transistor and the Zener diode are almost one by a Zener diode formed using the well region as the anode region and the drain / source region as the cathode region. It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value while forming the MOS transistor element area and sufficiently reducing the influence of the impurities in the source / drain regions of the MOS transistor on the electrical characteristics. To provide a semiconductor device and a method for manufacturing the same It is.
【0011】具体的には、MOSトランジスタのドレイ
ン抵抗、ON抵抗、相互コンダクタンスgm等の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをMOSトランジスタの素子構造内に形成するこ
とができ、デバイス面積の有効利用を図ることができる
半導体装置及びその製造方法を提供することを目的とし
ている。Specifically, the Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, and the transconductance gm of the MOS transistor is sufficiently reduced. It is an object of the present invention to provide a semiconductor device in which a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of a MOS transistor, and a device area can be effectively used, and a method of manufacturing the same.
【0012】また、半導体基板の表面近傍に形成されp
形を有するpウェル領域、pウェル領域に形成されn形
を有するドレイン領域及びソース領域、pウェル領域上
に形成されたゲート絶縁層、ドレイン領域及びソース領
域間のpウェル領域の表面近傍内に形成されたゲート領
域、ゲート領域上にゲート絶縁層を介して形成されたゲ
ート電極、ドレイン領域に接続されたドレイン電極、ソ
ース領域に接続されたソース電極を有するnチャネルM
OS FETが形成されて成る半導体装置において、p
形を有する不純物を所定量だけpウェル領域に導入して
ツェナー電圧を設定すると共に、pウェル領域をアノー
ド領域として用いてアノード電極を形成し、ドレイン/
ソース領域をカソード領域として用いてドレイン/ソー
ス電極と共通化してカソード電極を形成したツェナーダ
イオードに依り、nチャネルMOS FETとツェナー
ダイオードとをほぼ1つのnチャネルMOS FET素
子面積で形成すると共に、nチャネルMOS FETの
ソース/ドレイン領域のn形不純物の濃度の電気諸特性
への影響を十分に低減した状態でツェナーダイオードの
ツェナー接合耐圧を所望の電圧値に制御することができ
る半導体装置及びその製造方法を提供することを目的と
している。In addition, p formed near the surface of the semiconductor substrate
A p-well region having a shape, a drain region and a source region having an n-type formed in the p-well region, a gate insulating layer formed on the p-well region, and a p-well region between the drain region and the source region. An n-channel M having a formed gate region, a gate electrode formed on the gate region via a gate insulating layer, a drain electrode connected to the drain region, and a source electrode connected to the source region.
In a semiconductor device in which an OS FET is formed, p
A zener voltage is set by introducing a predetermined amount of impurities having a shape into the p-well region, and an anode electrode is formed using the p-well region as an anode region.
According to the Zener diode in which the cathode electrode is formed in common with the drain / source electrode by using the source region as the cathode region, the n-channel MOS FET and the Zener diode are formed with substantially one n-channel MOS FET element area, and n Semiconductor device capable of controlling the Zener junction breakdown voltage of a Zener diode to a desired voltage value while sufficiently reducing the influence of the concentration of the n-type impurity in the source / drain regions of the channel MOS FET on the electrical characteristics, and manufacturing the same. It is intended to provide a way.
【0013】具体的には、nチャネルMOS FETの
ドレイン抵抗、ON抵抗、相互コンダクタンスgm等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをnチャネルMOS FETの素子構造内に
形成することができ、デバイス面積の有効利用を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的としている。More specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, and transconductance gm of the n-channel MOS FET is sufficiently reduced. In addition, a semiconductor device capable of forming a Zener diode having such a Zener junction breakdown voltage in an element structure of an n-channel MOS FET and effectively utilizing a device area, and a method of manufacturing the same are provided. The purpose is.
【0014】また、半導体基板の表面近傍に形成されn
形を有するnウェル領域、nウェル領域に形成されp形
を有するドレイン領域及びソース領域、nウェル領域上
に形成されたゲート絶縁層、ドレイン領域及びソース領
域間のnウェル領域の表面近傍内に形成されたゲート領
域、ゲート領域上にゲート絶縁層を介して形成されたゲ
ート電極、ドレイン領域に接続されたドレイン電極、ソ
ース領域に接続されたソース電極を有するpチャネルM
OS FETが形成されて成る半導体装置において、n
形を有する不純物を所定量だけnウェル領域に導入して
ツェナー電圧を設定すると共に、nウェル領域をカソー
ド領域として用いてカソード電極を形成し、ドレイン/
ソース領域をアノード領域として用いてドレイン/ソー
ス電極と共通化してアノード電極を形成したツェナーダ
イオードに依り、pチャネルMOS FETとツェナー
ダイオードとをほぼ1つのpチャネルMOS FET素
子面積で形成すると共に、pチャネルMOS FETの
ソース/ドレイン領域のp形不純物の濃度の電気諸特性
への影響を十分に低減した状態でツェナーダイオードの
ツェナー接合耐圧を所望の電圧値に制御することができ
る半導体装置及びその製造方法を提供することを目的と
している。Further, n formed near the surface of the semiconductor substrate
An n-well region having a shape, a drain region and a source region having a p-type formed in the n-well region, a gate insulating layer formed on the n-well region, and an n-well region between the drain region and the source region. A p-channel M having a formed gate region, a gate electrode formed on the gate region via a gate insulating layer, a drain electrode connected to the drain region, and a source electrode connected to the source region.
In a semiconductor device in which an OS FET is formed, n
A zener voltage is set by introducing a predetermined amount of impurities having a shape into the n-well region, and a cathode electrode is formed using the n-well region as a cathode region, and a drain / electrode is formed.
The p-channel MOS FET and the zener diode are formed with substantially one p-channel MOS FET element area by the Zener diode in which the anode electrode is formed in common with the drain / source electrode using the source region as the anode region. Semiconductor device capable of controlling the Zener junction breakdown voltage of a Zener diode to a desired voltage value while sufficiently reducing the influence of the concentration of the p-type impurity in the source / drain region of the channel MOS FET on various electrical characteristics, and manufacturing the same. It is intended to provide a way.
【0015】具体的には、pチャネルMOS FETの
ドレイン抵抗、ON抵抗、相互コンダクタンスgm等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをpチャネルMOS FETの素子構造内に
形成することができ、デバイス面積の有効利用を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的としている。More specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, and the transconductance gm of the p-channel MOS FET is sufficiently reduced. And a semiconductor device capable of forming a Zener diode having such a Zener junction withstand voltage in the element structure of a p-channel MOS FET and effectively utilizing a device area, and a method of manufacturing the same. The purpose is.
【0016】更に、半導体基板の表面近傍に形成されp
形を有するpウェル領域、pウェル領域に形成されn形
を有するドレイン領域及びソース領域、pウェル領域上
に形成され隣接素子との電気的絶縁を行うための素子分
離層、ドレイン領域及びソース領域間のpウェル領域の
表面近傍内に形成されたゲート領域、ゲート領域上に素
子分離層を介して形成されたゲート電極を有するnチャ
ネルMOS FETが形成され、半導体基板の表面近傍
に形成されn形を有するnウェル領域、nウェル領域に
形成されp形を有するドレイン領域及びソース領域、n
ウェル領域上に形成され隣接素子との電気的絶縁を行う
ための素子分離層、ドレイン領域及びソース領域間のn
ウェル領域の表面近傍内に形成されたゲート領域、ゲー
ト領域上に素子分離層を介して形成されたゲート電極を
有するpチャネルMOS FETが形成されて成る半導
体装置において、p形を有する不純物を所定量だけpウ
ェル領域に導入してツェナー電圧を設定すると共に、p
ウェル領域をアノード領域として用いてアノード電極を
形成し、ドレイン/ソース領域をカソード領域として用
いてドレイン/ソース電極と共通化してカソード電極を
形成したツェナーダイオード、又はn形を有する不純物
を所定量だけnウェル領域に導入してツェナー電圧を設
定すると共に、nウェル領域をカソード電極として用い
て形成されたツェナーダイオードの少なくとも何れかを
設けることに依り、pチャネルMOSFET又はnチャ
ネルMOS FETとツェナーダイオードとをほぼ1つ
のpチャネルMOS FET又はnチャネルMOS F
ET素子面積で形成すると共に、pチャネルMOS F
ET又はnチャネルMOS FETのソース/ドレイン
領域のp形不純物の濃度の電気諸特性への影響を十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御することができる半導体装置及び
その製造方法を提供することを目的としている。Further, p formed near the surface of the semiconductor substrate
A p-well region having a shape, a drain region and a source region formed in the p-well region and having an n-type, an element isolation layer formed on the p-well region for electrically insulating an adjacent device, a drain region and a source region An n-channel MOS FET having a gate region formed in the vicinity of the surface of the p-well region therebetween and a gate electrode formed on the gate region via an element isolation layer is formed, and formed in the vicinity of the surface of the semiconductor substrate. An n-well region having a shape, a drain region and a source region having a p-type formed in the n-well region, n
An element isolation layer formed on a well region for electrically insulating an adjacent element, and n between a drain region and a source region
In a semiconductor device in which a p-channel MOS FET having a gate region formed in the vicinity of the surface of a well region and a gate electrode formed on the gate region via an element isolation layer is formed, a p-type impurity is added. A fixed amount is introduced into the p well region to set the Zener voltage, and p
A Zener diode in which an anode electrode is formed using a well region as an anode region and a cathode electrode is formed in common with a drain / source electrode using a drain / source region as a cathode region, or a predetermined amount of n-type impurities. By setting the Zener voltage by introducing it into the n-well region and providing at least one of a Zener diode formed using the n-well region as a cathode electrode, a p-channel MOSFET or an n-channel MOSFET, a zener diode, Is approximately one p-channel MOS FET or n-channel MOS F
ET element area and p-channel MOS F
Semiconductor device capable of controlling the Zener junction breakdown voltage of a Zener diode to a desired voltage value in a state where the influence of the concentration of the p-type impurity in the source / drain region of the ET or n-channel MOS FET on the electrical characteristics is sufficiently reduced. And a method for producing the same.
【0017】具体的には、pチャネルMOS FET又
はnチャネルMOS FETのドレイン抵抗、ON抵
抗、相互コンダクタンスgm等の電気諸特性への影響を
十分に低減した状態でツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御すると共に、このようなツ
ェナー接合耐圧を有するツェナーダイオードをpチャネ
ルMOS FET又はnチャネルMOS FETの素子
構造内に形成することができ、デバイス面積の有効利用
を図ることができる半導体装置及びその製造方法を提供
することを目的としている。More specifically, it is desired that the Zener diode withstand voltage is sufficiently reduced in the p-channel MOSFET or the n-channel MOSFET in such a manner that the influence on the electrical characteristics such as the drain resistance, the ON resistance and the transconductance gm is sufficiently reduced. And a Zener diode having such a Zener junction withstand voltage can be formed in the element structure of the p-channel MOS FET or the n-channel MOS FET, so that the device area can be effectively used. It is an object to provide an apparatus and a method for manufacturing the same.
【0018】[0018]
【課題を解決するための手段】請求項1に記載の発明
は、半導体基板19の表面近傍に形成され第1の導電型
を有するウェル領域18(28)、ウェル領域18(2
8)に形成され第2の導電型を有するドレイン領域12
(22)及びソース領域14(24)、ウェル領域18
(28)上に形成されたゲート絶縁層15(25)、ド
レイン領域12(22)及びソース領域14(24)間
のウェル領域18(28)の表面近傍内に形成されたゲ
ート領域、ゲート領域上にゲート絶縁層15(25)を
介して形成されたゲート電極16(26)を有する半導
体装置において、前記第1の導電型を有する不純物を所
定量だけ前記ウェル領域18(28)に導入してツェナ
ー電圧を設定すると共に、当該ウェル領域18(28)
をカソード領域又はアノード領域として用いて形成され
たツェナーダイオードを有する、ことを特徴とする半導
体装置40である。According to a first aspect of the present invention, there is provided a well region having a first conductivity type formed near a surface of a semiconductor substrate and a well region having a first conductivity type.
8) Drain region 12 formed of second conductivity type
(22), source region 14 (24), well region 18
(28) A gate region and a gate region formed in the vicinity of the surface of the well region 18 (28) between the gate insulating layer 15 (25), the drain region 12 (22) and the source region 14 (24). In a semiconductor device having a gate electrode 16 (26) formed thereon via a gate insulating layer 15 (25), a predetermined amount of the impurity having the first conductivity type is introduced into the well region 18 (28). And the well region 18 (28)
A semiconductor device 40 having a Zener diode formed by using the as a cathode region or an anode region.
【0019】請求項1に記載の発明に依れば、MOSト
ランジスタ10(20,30)とツェナーダイオードと
をほぼ1つのMOSトランジスタ10(20,30)素
子面積で形成すると共に、ウェル領域18(28)の第
1の導電型を有する不純物の濃度を制御することに依
り、MOSトランジスタ10(20,30)のソース/
ドレイン領域12/14(22/24)の第2の導電型
を有する不純物の濃度の電気書特性への影響を十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御することができるようになるといっ
た効果を奏する。According to the first aspect of the present invention, the MOS transistor 10 (20, 30) and the Zener diode are formed with substantially one MOS transistor 10 (20, 30) element area, and the well region 18 (20, 30) is formed. 28) by controlling the concentration of the impurity having the first conductivity type, the source / source of the MOS transistor 10 (20, 30) is controlled.
Controlling the Zener diode breakdown voltage to a desired voltage value in a state where the influence of the concentration of the impurity having the second conductivity type of the drain region 12/14 (22/24) on the electric writing characteristics is sufficiently reduced. This has the effect of being able to perform.
【0020】具体的には、MOSトランジスタ10(2
0,30)のドレイン抵抗、ON抵抗、閾値電圧Vth、
相互コンダクタンスgm等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをMOSトラン
ジスタ10(20,30)の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。More specifically, the MOS transistor 10 (2
0, 30), drain resistance, ON resistance, threshold voltage Vth,
The Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and the Zener diode having such Zener junction withstand voltage is connected to the MOS transistor 10 (20). , 30) can be formed in the element structure, and the device area can be effectively used.
【0021】請求項2に記載の発明は、半導体基板19
の表面近傍に形成され第1の導電型を有するウェル領域
18(28)、ウェル領域18(28)に形成され第2
の導電型を有するドレイン領域12(22)及びソース
領域14(24)、ウェル領域18(28)上に形成さ
れたゲート絶縁層15(25)、ドレイン領域12(2
2)及びソース領域14(24)間のウェル領域18
(28)の表面近傍内に形成されたゲート領域、ゲート
領域上にゲート絶縁層15(25)を介して形成された
ゲート電極16(26)を有する半導体装置において、
前記第1の導電型を有する不純物を所定量だけ前記ウェ
ル領域18(28)に導入してツェナー電圧を設定する
と共に、当該ウェル領域18(28)をカソード領域と
して用い前記ドレイン/ソース領域14/12(24/
22)をアノード領域として用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置40
である。According to a second aspect of the present invention, the semiconductor substrate
Well region 18 (28) formed in the vicinity of the surface of the first conductivity type and formed in the well region 18 (28).
Drain region 12 (22), source region 14 (24), gate insulating layer 15 (25) formed on well region 18 (28), and drain region 12 (2
2) and well region 18 between source region 14 (24)
In a semiconductor device having a gate region formed in the vicinity of the surface of (28) and a gate electrode 16 (26) formed on the gate region via a gate insulating layer 15 (25),
The Zener voltage is set by introducing a predetermined amount of the impurity having the first conductivity type into the well region 18 (28), and the drain / source region 14/28 is formed using the well region 18 (28) as a cathode region. 12 (24 /
22) having a Zener diode formed by using 22) as an anode region.
It is.
【0022】請求項2に記載の発明に依れば、ウェル領
域18(28)をカソード領域としドレイン/ソース領
域14/12(24/22)をアノード領域として用い
て形成されたツェナーダイオードとMOSトランジスタ
10(20,30)とをほぼ1つのMOSトランジスタ
10(20,30)素子面積で形成すると共に、ウェル
領域18(28)の第1の導電型を有する不純物の濃度
を制御することに依り、MOSトランジスタ10(2
0,30)のソース/ドレイン領域12/14(22/
24)の第2の導電型を有する不純物の濃度の電気諸特
性への影響を十分に低減した状態でツェナーダイオード
のツェナー接合耐圧を所望の電圧値に制御することがで
きるようになるといった効果を奏する。According to the second aspect of the present invention, a Zener diode and a MOS formed using the well region 18 (28) as a cathode region and the drain / source region 14/12 (24/22) as an anode region. The transistor 10 (20, 30) is formed with substantially one MOS transistor 10 (20, 30) element area, and the concentration of the impurity having the first conductivity type in the well region 18 (28) is controlled. , MOS transistor 10 (2
(0, 30) source / drain regions 12/14 (22 /
24) The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence of the concentration of the impurity having the second conductivity type on the electrical characteristics is sufficiently reduced. Play.
【0023】具体的には、MOSトランジスタ10(2
0,30)のドレイン抵抗、ON抵抗、閾値電圧Vth、
相互コンダクタンスgm等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをMOSトラン
ジスタ10(20,30)の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。More specifically, the MOS transistor 10 (2
0, 30), drain resistance, ON resistance, threshold voltage Vth,
The Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and the Zener diode having such Zener junction withstand voltage is connected to the MOS transistor 10 (20). , 30) can be formed in the element structure, and the device area can be effectively used.
【0024】請求項3に記載の発明は、半導体基板19
の表面近傍に形成され第1の導電型を有するウェル領域
18(28)、ウェル領域18(28)に形成され第2
の導電型を有するドレイン領域12(22)及びソース
領域14(24)、ウェル領域18(28)上に形成さ
れたゲート絶縁層15(25)、ドレイン領域12(2
2)及びソース領域14(24)間のウェル領域18
(28)の表面近傍内に形成されたゲート領域、ゲート
領域上にゲート絶縁層15(25)を介して形成された
ゲート電極16(26)を有する半導体装置において、
前記第1の導電型を有する不純物を所定量だけ前記ウェ
ル領域18(28)に導入してツェナー電圧を設定する
と共に、当該ウェル領域18(28)をアノード領域と
して用い前記ドレイン/ソース領域14/12(24/
22)をカソード領域として用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置40
である。According to a third aspect of the present invention, there is provided the semiconductor substrate
Well region 18 (28) formed in the vicinity of the surface of the first conductivity type and formed in the well region 18 (28).
Drain region 12 (22), source region 14 (24), gate insulating layer 15 (25) formed on well region 18 (28), and drain region 12 (2
2) and well region 18 between source region 14 (24)
In a semiconductor device having a gate region formed in the vicinity of the surface of (28) and a gate electrode 16 (26) formed on the gate region via a gate insulating layer 15 (25),
The Zener voltage is set by introducing a predetermined amount of the impurity having the first conductivity type into the well region 18 (28), and the drain / source region 14 / 12 (24 /
22) having a Zener diode formed using the cathode region as a cathode region.
It is.
【0025】請求項3に記載の発明に依れば、ウェル領
域18(28)をアノード領域としドレイン/ソース領
域14/12(24/22)をカソード領域として用い
て形成されたツェナーダイオードとMOSトランジスタ
10(20,30)とをほぼ1つのMOSトランジスタ
10(20,30)素子面積で形成すると共に、ウェル
領域18(28)の第1の導電型を有する不純物の濃度
を制御することに依り、MOSトランジスタ10(2
0,30)のソース/ドレイン領域12/14(22/
24)の第2の導電型を有する不純物の濃度の電気諸特
性への影響を十分に低減した状態でツェナーダイオード
のツェナー接合耐圧を所望の電圧値に制御することがで
きるようになるといった効果を奏する。According to the third aspect of the present invention, a Zener diode and a MOS formed using the well region 18 (28) as an anode region and the drain / source region 14/12 (24/22) as a cathode region. The transistor 10 (20, 30) is formed with substantially one MOS transistor 10 (20, 30) element area, and the concentration of the impurity having the first conductivity type in the well region 18 (28) is controlled. , MOS transistor 10 (2
(0, 30) source / drain regions 12/14 (22 /
24) The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence of the concentration of the impurity having the second conductivity type on the electrical characteristics is sufficiently reduced. Play.
【0026】具体的には、MOSトランジスタ10(2
0,30)のドレイン抵抗、ON抵抗、閾値電圧Vth、
相互コンダクタンスgm等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをMOSトラン
ジスタ10(20,30)の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。More specifically, the MOS transistor 10 (2
0, 30), drain resistance, ON resistance, threshold voltage Vth,
The Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and the Zener diode having such Zener junction withstand voltage is connected to the MOS transistor 10 (20). , 30) can be formed in the element structure, and the device area can be effectively used.
【0027】請求項4に記載の発明は、半導体基板19
の表面近傍に形成されp形を有するpウェル領域18、
pウェル領域18に形成されn形を有するドレイン領域
12及びソース領域14、pウェル領域18上に形成さ
れたゲート絶縁層15、ドレイン領域12及びソース領
域14間のpウェル領域18の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層15を介して
形成されたゲート電極16を有するnチャネルMOS
FETが形成されて成る半導体装置において、前記p形
を有する不純物を所定量だけ前記pウェル領域18に導
入してツェナー電圧を設定すると共に、当該pウェル領
域18をアノード領域として用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置40
である。According to a fourth aspect of the present invention, there is provided a semiconductor device comprising:
A p-well region 18 formed near the surface of
In the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, the gate insulating layer 15 formed on the p-well region 18, and the drain region 12 and the source region 14 having the n-type formed in the p-well region 18. Channel region having a gate region formed over the gate region and a gate electrode 16 formed over the gate region with a gate insulating layer 15 interposed therebetween
In a semiconductor device in which an FET is formed, a predetermined amount of the p-type impurity is introduced into the p-well region 18 to set a Zener voltage, and the p-type impurity is formed using the p-well region 18 as an anode region. A semiconductor device 40 having a Zener diode.
It is.
【0028】請求項4に記載の発明に依れば、pウェル
領域18をアノード領域として用いて形成されたツェナ
ーダイオードとnチャネルMOS FET10とをほぼ
1つのnチャネルMOS FET10素子面積で形成す
ると共に、pウェル領域18のp形不純物濃度p+を制
御することに依り、nチャネルMOS FET10のソ
ース/ドレイン領域14/12のn形不純物の濃度n+
の電気諸特性への影響を十分に低減した状態でツェナー
ダイオードのツェナー接合耐圧を所望の電圧値に制御す
ることができるようになるといった効果を奏する。According to the fourth aspect of the present invention, the Zener diode and the n-channel MOS FET formed using the p-well region as the anode region are formed with substantially one n-channel MOS FET element area. By controlling the p-type impurity concentration p + of the p-well region 18, the n-type impurity concentration n + of the source / drain region 14/12 of the n-channel MOS FET 10 is controlled.
The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited.
【0029】具体的には、nチャネルMOS FET1
0のドレイン抵抗、ON抵抗、閾値電圧Vth、相互コン
ダクタンスgm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをnチャネルMOSFE
T10の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, an n-channel MOS FET 1
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with an n-channel MOSFET.
It can be formed in the element structure of T10, and has an effect that the device area can be effectively used.
【0030】請求項5に記載の発明は、半導体基板19
の表面近傍に形成されp形を有するpウェル領域18、
pウェル領域18に形成されn形を有するドレイン領域
12及びソース領域14、pウェル領域18上に形成さ
れたゲート絶縁層15、ドレイン領域12及びソース領
域14間のpウェル領域18の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層15を介して
形成されたゲート電極16、ドレイン領域12に接続さ
れたドレイン電極、ソース領域14に接続されたソース
電極を有するnチャネルMOS FETが形成されて成
る半導体装置において、前記p形を有する不純物を所定
量だけ前記pウェル領域18に導入してツェナー電圧を
設定すると共に、当該pウェル領域18をアノード領域
として用いてアノード電極13Cを形成し、前記ドレイ
ン/ソース領域12をカソード領域として用いて前記ド
レイン/ソース電極13Aと共通化してカソード電極を
形成したツェナーダイオードを有する、ことを特徴とす
る半導体装置40である。According to a fifth aspect of the present invention, the semiconductor substrate 19
A p-well region 18 formed near the surface of
In the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, the gate insulating layer 15 formed on the p-well region 18 and the gate insulating layer 15 formed on the p-well region 18 An n-channel MOS FET having a gate region formed on the gate region, a gate electrode 16 formed on the gate region via a gate insulating layer 15, a drain electrode connected to the drain region 12, and a source electrode connected to the source region 14. In the semiconductor device having the above structure, the Zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region 18, and the anode electrode 13C is formed using the p-well region 18 as an anode region. And forming the drain / source electrode using the drain / source region 12 as a cathode region. A semiconductor device 40 having a Zener diode in which a cathode electrode is formed in common with 13A.
【0031】請求項5に記載の発明に依れば、pウェル
領域18をアノード領域としドレイン/ソース領域12
/14をカソード領域として用いて形成されたツェナー
ダイオードとnチャネルMOS FET10とをほぼ1
つのnチャネルMOS FET10素子面積で形成する
と共に、pウェル領域18のp形不純物濃度p+を制御
することに依り、nチャネルMOS FET10のソー
ス/ドレイン領域14/12のn形不純物の濃度n+の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
ことができるようになるといった効果を奏する。According to the fifth aspect of the present invention, the drain / source region 12 is formed by using the p-well region 18 as an anode region.
/ 14 as a cathode region and an n-channel MOS FET 10 of approximately 1
By controlling the p-type impurity concentration p + of the p-well region 18 while controlling the p-type impurity concentration p + in the n-channel MOSFET 10, the n-type impurity concentration n + of the source / drain region 14/12 of the n-channel MOSFET 10 is formed. The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited.
【0032】具体的には、nチャネルMOS FET1
0のドレイン抵抗、ON抵抗、閾値電圧Vth、相互コン
ダクタンスgm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをnチャネルMOSFE
T10の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, an n-channel MOS FET 1
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with an n-channel MOSFET.
It can be formed in the element structure of T10, and has an effect that the device area can be effectively used.
【0033】請求項6に記載の発明は、半導体基板の表
面近傍に形成されn形を有するnウェル領域28、nウ
ェル領域28に形成されp形を有するドレイン領域22
及びソース領域24、nウェル領域28上に形成された
ゲート絶縁層25、ドレイン領域22及びソース領域2
4間のnウェル領域28の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層25を介して形成
されたゲート電極26を有するpチャネルMOSFET
が形成されて成る半導体装置において、前記n形を有す
る不純物を所定量だけ前記nウェル領域28に導入して
ツェナー電圧を設定すると共に、当該nウェル領域28
をアノード電極23Bとして用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置40
である。According to a sixth aspect of the present invention, there is provided an n-well region 28 formed near the surface of a semiconductor substrate and having an n-type, and a drain region 22 formed in the n-well region 28 and having a p-type.
And source region 24, gate insulating layer 25 formed on n-well region 28, drain region 22, and source region 2.
A p-channel MOSFET having a gate region formed in the vicinity of the surface of the n-well region 28 between the gate electrodes 4 and a gate electrode 26 formed on the gate region via a gate insulating layer 25
Is formed, a predetermined amount of the n-type impurity is introduced into the n-well region 28 to set a Zener voltage, and the n-well region 28
Semiconductor device 40 having a Zener diode formed by using as a anode electrode 23B.
It is.
【0034】請求項6に記載の発明に依れば、nウェル
領域28をカソード領域として用いて形成されたツェナ
ーダイオードとpチャネルMOS FET20とをほぼ
1つのpチャネルMOS FET20素子面積で形成す
ると共に、nウェル領域28のn形不純物濃度を制御す
ることに依り、pチャネルMOS FET20のソース
/ドレイン領域24/22のp形不純物の濃度p+の電
気諸特性への影響を十分に低減した状態でツェナーダイ
オードのツェナー接合耐圧を所望の電圧値に制御するこ
とができるようになるといった効果を奏する。According to the present invention, the Zener diode formed using the n-well region as a cathode region and the p-channel MOS FET are formed with substantially one p-channel MOS FET 20 element area. By controlling the n-type impurity concentration of n-well region 28, the effect of the p-type impurity concentration p + of source / drain regions 24/22 of p-channel MOS FET 20 on the electrical characteristics is sufficiently reduced. As a result, it is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value.
【0035】具体的には、pチャネルMOS FET2
0のドレイン抵抗、ON抵抗、閾値電圧Vth、相互コン
ダクタンスgm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをpチャネルMOSFE
T20の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, a p-channel MOS FET 2
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with a p-channel MOSFET.
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.
【0036】請求項7に記載の発明は、半導体基板の表
面近傍に形成されn形を有するnウェル領域28、nウ
ェル領域28に形成されp形を有するドレイン領域22
及びソース領域24、nウェル領域28上に形成された
ゲート絶縁層25、ドレイン領域22及びソース領域2
4間のnウェル領域28の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層25を介して形成
されたゲート電極26、ドレイン領域22に接続された
ドレイン電極23A、ソース領域24に接続されたソー
ス電極23Bを有するpチャネルMOS FETが形成
されて成る半導体装置において、前記n形を有する不純
物を所定量だけ前記nウェル領域28に導入してツェナ
ー電圧を設定すると共に、当該nウェル領域28をカソ
ード領域として用いてアノード電極23Bを形成し、前
記ドレイン/ソース領域22/24をアノード領域とし
て用いて前記ドレイン/ソース電極23Bと共通化して
カソード電極23Cを形成したツェナーダイオードを有
する、ことを特徴とする半導体装置40である。According to a seventh aspect of the present invention, there is provided an n-well region 28 formed near the surface of a semiconductor substrate and having an n-type, and a drain region 22 formed in the n-well region 28 and having a p-type.
And source region 24, gate insulating layer 25 formed on n-well region 28, drain region 22, and source region 2.
4, a gate region formed in the vicinity of the surface of the n-well region 28, a gate electrode 26 formed on the gate region via a gate insulating layer 25, a drain electrode 23A connected to the drain region 22, and a source region 24. In a semiconductor device in which a p-channel MOS FET having a source electrode 23B connected to the n-type region is formed, a predetermined amount of the n-type impurity is introduced into the n-well region 28 to set a Zener voltage, and An anode electrode 23B is formed by using the well region 28 as a cathode region, and a Zener diode is formed by using the drain / source region 22/24 as an anode region and forming a cathode electrode 23C in common with the drain / source electrode 23B. The semiconductor device 40 is characterized in that:
【0037】請求項7に記載の発明に依れば、nウェル
領域28をカソード領域としドレイン/ソース領域22
/24をアノード領域として用いて形成されたツェナー
ダイオードとpチャネルMOS FET20とをほぼ1
つのpチャネルMOS FET20素子面積で形成する
と共に、nウェル領域28のn形不純物濃度を制御する
ことに依り、pチャネルMOS FET20のソース/
ドレイン領域24/22のp形不純物の濃度p+の電気
諸特性への影響を十分に低減した状態でツェナーダイオ
ードのツェナー接合耐圧を所望の電圧値に制御すること
ができるようになるといった効果を奏する。According to the seventh aspect of the present invention, the drain / source region 22 is formed by using the n-well region 28 as a cathode region.
/ 24 as an anode region and a p-channel MOS FET 20 of approximately 1
By controlling the n-type impurity concentration of the n-well region 28 by forming the p-channel MOS FET 20 with an element area, the source / source of the p-channel MOS FET 20 is controlled.
The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of the p-type impurity concentration p + of the drain regions 24/22 on the electrical characteristics is sufficiently reduced is obtained. Play.
【0038】具体的には、pチャネルMOS FET2
0のドレイン抵抗、ON抵抗、閾値電圧Vth、相互コン
ダクタンスgm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをpチャネルMOSFE
T20の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, a p-channel MOS FET 2
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with a p-channel MOSFET.
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.
【0039】請求項8に記載の発明は、半導体基板19
の表面近傍に形成されp形を有するpウェル領域18、
pウェル領域18に形成されn形を有するドレイン領域
12及びソース領域14、pウェル領域18上に形成さ
れ隣接素子との電気的絶縁を行うための素子分離層3
2、ドレイン領域12及びソース領域14間のpウェル
領域18の表面近傍内に形成されたゲート領域、ゲート
領域上に素子分離層32を介して形成されたゲート電極
16を有するnチャネルMOS FET10が形成さ
れ、半導体基板19の表面近傍に形成されn形を有する
nウェル領域28、nウェル領域28に形成されp形を
有するドレイン領域及びソース領域24、nウェル領域
28上に形成され隣接素子との電気的絶縁を行うための
素子分離層32、ドレイン領域22及びソース領域24
間のnウェル領域28の表面近傍内に形成されたゲート
領域、ゲート領域上に素子分離層32を介して形成され
たゲート電極26を有するpチャネルMOS FET2
0が形成されて成る半導体装置において、前記p形を有
する不純物p+を所定量だけ前記pウェル領域18に導
入してツェナー電圧を設定すると共に、当該pウェル領
域18をアノード領域として用いて形成されたツェナー
ダイオード、又は前記n形を有する不純物n+を所定量
だけ前記nウェル領域28に導入してツェナー電圧を設
定すると共に、当該nウェル領域28をカソード電極2
3Cとして用いて形成されたツェナーダイオードの少な
くとも何れかを有する、ことを特徴とする半導体装置4
0である。The invention according to claim 8 is directed to the semiconductor substrate 19.
A p-well region 18 formed near the surface of
a drain region 12 and a source region 14 having an n-type and formed in a p-well region 18;
2. An n-channel MOS FET 10 having a gate region formed in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14 and a gate electrode 16 formed on the gate region via an element isolation layer 32 The n-well region 28 is formed near the surface of the semiconductor substrate 19 and has an n-type. The drain and source regions 24 are formed in the n-well region 28 and have a p-type. Isolation layer 32, drain region 22, and source region 24 for electrical insulation of
P-channel MOS FET 2 having a gate region formed in the vicinity of the surface of n-well region 28 between gates, and a gate electrode 26 formed on the gate region via element isolation layer 32
In the semiconductor device formed with 0, a predetermined amount of the p-type impurity p + is introduced into the p-well region 18 to set a Zener voltage and formed using the p-well region 18 as an anode region. The Zener diode or the impurity n + having the n-type is introduced into the n-well region 28 by a predetermined amount to set the Zener voltage, and the n-well region 28 is connected to the cathode electrode 2.
A semiconductor device 4 having at least one of a Zener diode formed as 3C.
0.
【0040】請求項8に記載の発明に依れば、nチャネ
ルMOS FET10において、pウェル領域18をア
ノード領域として用いて形成されたツェナーダイオード
とnチャネルMOS FET10とをほぼ1つのnチャ
ネルMOS FET10素子面積で形成すると共に、p
ウェル領域18のp形不純物濃度p+を制御することに
依り、nチャネルMOS FET10のソース/ドレイ
ン領域のn形不純物n+の濃度の電気諸特性への影響を
十分に低減した状態でツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御することができるようにな
るといった効果を奏する。具体的には、nチャネルMO
S FET10のドレイン抵抗、ON抵抗、閾値電圧V
th、相互コンダクタンスgm等の電気諸特性への影響を
十分に低減した状態でツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御すると共に、このようなツ
ェナー接合耐圧を有するツェナーダイオードをnチャネ
ルMOS FET10の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to the eighth aspect of the present invention, in the n-channel MOS FET, the Zener diode formed by using the p-well region as the anode region and the n-channel MOS FET are substantially one n-channel MOS FET. It is formed with the element area, and p
By controlling the p-type impurity concentration p + of the well region 18, the Zener diode can be formed in a state where the influence of the concentration of the n-type impurity n + on the source / drain regions of the n-channel MOS FET 10 on the electrical characteristics is sufficiently reduced. Has the effect that the Zener junction breakdown voltage can be controlled to a desired voltage value. Specifically, an n-channel MO
S FET10 drain resistance, ON resistance, threshold voltage V
In addition to controlling the Zener diode breakdown voltage of the Zener diode to a desired voltage value in a state in which the influence on electrical characteristics such as th and mutual conductance gm is sufficiently reduced, the Zener diode having such a Zener junction breakdown voltage is connected to an n-channel MOS. It can be formed in the element structure of the FET 10 and has an effect that the device area can be effectively used.
【0041】同様の主旨で、pチャネルMOS FET
20において、nウェル領域28をカソード領域として
用いて形成されたツェナーダイオードとpチャネルMO
SFET20とをほぼ1つのpチャネルMOS FET
20素子面積で形成すると共に、nウェル領域28のn
形不純物濃度n+を制御することに依り、pチャネルM
OS FET20のソース/ドレイン領域22のp形不
純物の濃度p+の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御することができるようになるといった効果
を奏する。具体的には、pチャネルMOS FET20
のドレイン抵抗、ON抵抗、閾値電圧Vth、相互コンダ
クタンスgm等の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御すると共に、このようなツェナー接合耐圧
を有するツェナーダイオードをpチャネルMOS FE
T20の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。For the same purpose, a p-channel MOS FET
20, a Zener diode formed using n-well region 28 as a cathode region and a p-channel MO
The SFET 20 and almost one p-channel MOS FET
20 element area and n-well region 28
By controlling the impurity concentration n +, the p-channel M
It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the concentration p + of the p-type impurity in the source / drain region 22 of the OS FET 20 on the electrical characteristics is sufficiently reduced. This has the effect. Specifically, the p-channel MOS FET 20
In a state in which the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm is sufficiently reduced, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value. A Zener diode having a withstand voltage is replaced with a p-channel MOS FE
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.
【0042】これに依り、ツェナーダイオードとCMO
S30とをほぼ1つの素子面積で形成すると共に、CM
OS30の電気諸特性への影響を十分に低減した状態で
ツェナーダイオードのツェナー接合耐圧を所望の電圧値
に制御することができるようになるといった効果を奏す
る。具体的には、CMOS30のドレイン抵抗、ON抵
抗、閾値電圧Vth、相互コンダクタンスgm等の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをCMOS30の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with almost one element area, and CM
The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the OS 30 is sufficiently reduced is exhibited. Specifically, the Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm of the CMOS 30 is sufficiently reduced. Thus, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the CMOS 30, and an effect that a device area can be effectively used can be achieved.
【0043】請求項9に記載の発明は、半導体基板19
の表面近傍に形成されp形を有するpウェル領域18、
pウェル領域18に形成されn形を有するドレイン領域
12及びソース領域14、pウェル領域18上に形成さ
れ隣接素子との電気的絶縁を行うための素子分離層3
2、ドレイン領域12及びソース領域14間のpウェル
領域18の表面近傍内に形成されたゲート領域、ゲート
領域上に素子分離層32を介して形成されたゲート電極
16を有するnチャネルMOS FET10が形成さ
れ、半導体基板19の表面近傍に形成されn形を有する
nウェル領域28、nウェル領域28に形成されp形を
有するドレイン領域22及びソース領域24、nウェル
領域28上に形成され隣接素子との電気的絶縁を行うた
めの素子分離層32、ドレイン領域22及びソース領域
24間のnウェル領域28の表面近傍内に形成されたゲ
ート領域、ゲート領域上に素子分離層32を介して形成
されたゲート電極26を有するpチャネルMOS FE
T20が形成されて成る半導体装置において、前記p形
を有する不純物p+を所定量だけ前記pウェル領域18
に導入してツェナー電圧を設定すると共に、当該pウェ
ル領域18をアノード領域として用いてアノード電極1
3Cを形成し、前記ドレイン/ソース領域12/14を
カソード領域13Bとして用いて前記ドレイン/ソース
電極13Bと共通化してカソード電極13Bを形成した
ツェナーダイオード、又は前記n形を有する不純物n+
を所定量だけ前記nウェル領域28に導入してツェナー
電圧を設定すると共に、当該nウェル領域28をカソー
ド電極23Cとして用いて形成されたツェナーダイオー
ドの少なくとも何れかを有する、ことを特徴とする半導
体装置40である。According to a ninth aspect of the present invention, the semiconductor substrate 19
A p-well region 18 formed near the surface of
a drain region 12 and a source region 14 having an n-type and formed in a p-well region 18;
2. An n-channel MOS FET 10 having a gate region formed in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14 and a gate electrode 16 formed on the gate region via an element isolation layer 32 An n-well region 28 formed in the vicinity of the surface of the semiconductor substrate 19 and having an n-type, a drain region 22 and a source region 24 formed in the n-well region 28 and having a p-type, and adjacent elements formed on the n-well region 28 An element isolation layer 32 for electrical insulation with the gate region formed in the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24, and formed on the gate region via the element isolation layer 32 P-channel MOS FE having a gate electrode 26
In the semiconductor device formed with T20, the p-well region 18 is doped with a predetermined amount of the p-type impurity p +.
To set the Zener voltage, and use the p-well region 18 as an anode region to form the anode electrode 1.
3C, the drain / source region 12/14 is used as the cathode region 13B and the cathode / electrode 13B is formed in common with the drain / source electrode 13B, or the n-type impurity n +
Is introduced into the n-well region 28 by a predetermined amount to set a Zener voltage, and at least one of a Zener diode formed by using the n-well region 28 as the cathode electrode 23C. The device 40.
【0044】請求項9に記載の発明に依れば、nチャネ
ルMOS FET10において、pウェル領域18をア
ノード領域としドレイン/ソース領域12/14をカソ
ード領域13Bとして用いて形成されたツェナーダイオ
ードとnチャネルMOS FET10とをほぼ1つのn
チャネルMOS FET10素子面積で形成すると共
に、pウェル領域18のp形不純物濃度を制御すること
に依り、nチャネルMOS FET10のソース/ドレ
イン領域のn形不純物の濃度の電気諸特性への影響を十
分に低減した状態でツェナーダイオードのツェナー接合
耐圧を所望の電圧値に制御することができるようになる
といった効果を奏する。具体的には、nチャネルMOS
FET10のドレイン抵抗、ON抵抗、閾値電圧Vt
h、相互コンダクタンスgm等の電気諸特性への影響を十
分に低減した状態でツェナーダイオードのツェナー接合
耐圧を所望の電圧値に制御すると共に、このようなツェ
ナー接合耐圧を有するツェナーダイオードをnチャネル
MOS FET10の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to the ninth aspect of the present invention, in the n-channel MOS FET 10, a Zener diode formed by using the p-well region 18 as an anode region and the drain / source regions 12/14 as a cathode region 13B, and an n-channel MOS FET. The channel MOS FET 10 and almost one n
By controlling the p-type impurity concentration in the p-well region 18 while controlling the n-type impurity concentration in the p-well region 18, the influence of the n-type impurity concentration on the source / drain region of the n-channel MOS FET 10 on the electrical characteristics can be sufficiently improved. In this state, it is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value. Specifically, an n-channel MOS
FET10 drain resistance, ON resistance, threshold voltage Vt
h, controlling the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and connecting the Zener diode having such a Zener junction breakdown voltage to an n-channel MOS transistor. It can be formed in the element structure of the FET 10, and has an effect that the device area can be effectively used.
【0045】同様の主旨で、pチャネルMOS FET
20において、nウェル領域28をカソード領域としド
レイン/ソース領域22/24をアノード領域として用
いて形成されたツェナーダイオードとpチャネルMOS
FET20とをほぼ1つのpチャネルMOS FET
20素子面積で形成すると共に、nウェル領域28のn
形不純物濃度n+を制御することに依り、pチャネルM
OS FET20のソース/ドレイン領域22のp形不
純物の濃度p+の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御することができるようになるといった効果
を奏する。具体的には、pチャネルMOS FET20
のドレイン抵抗、ON抵抗、閾値電圧Vth、相互コンダ
クタンスgm等の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御すると共に、このようなツェナー接合耐圧
を有するツェナーダイオードをpチャネルMOS FE
T20の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。For the same purpose, a p-channel MOS FET
At 20, a Zener diode and a p-channel MOS formed using the n-well region 28 as a cathode region and the drain / source region 22/24 as an anode region
FET 20 and almost one p-channel MOS FET
20 element area and n-well region 28
By controlling the impurity concentration n +, the p-channel M
It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the concentration p + of the p-type impurity in the source / drain region 22 of the OS FET 20 on the electrical characteristics is sufficiently reduced. This has the effect. Specifically, the p-channel MOS FET 20
In a state in which the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm is sufficiently reduced, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value. A Zener diode having a withstand voltage is replaced with a p-channel MOS FE
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.
【0046】これに依り、ツェナーダイオードとCMO
S30とをほぼ1つの素子面積で形成すると共に、CM
OS30の電気諸特性への影響を十分に低減した状態で
ツェナーダイオードのツェナー接合耐圧を所望の電圧値
に制御することができるようになるといった効果を奏す
る。具体的には、CMOS30のドレイン抵抗、ON抵
抗、閾値電圧Vth、相互コンダクタンスgm等の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをCMOS30の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with almost one element area, and CM
The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the OS 30 is sufficiently reduced is exhibited. Specifically, the Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm of the CMOS 30 is sufficiently reduced. Thus, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the CMOS 30, and an effect that a device area can be effectively used can be achieved.
【0047】請求項10に記載の発明は、請求項1から
9のいずれか一項に記載の半導体装置において、前記ツ
ェナーダイオードは、前記ウェル領域18(28)に所
定量だけ前記不純物がイオン注入されて前記ツェナー電
圧が設定される、ことを特徴とする半導体装置である。According to a tenth aspect of the present invention, in the semiconductor device according to any one of the first to ninth aspects, the Zener diode is formed by ion-implanting a predetermined amount of the impurity into the well region 18 (28). And the Zener voltage is set in the semiconductor device.
【0048】請求項10に記載の発明に依れば、請求項
1から9のいずれか一項に記載の効果に加えて、nチャ
ネルMOS FET10において、pウェル領域18を
アノード領域として用いて形成されたツェナーダイオー
ドとnチャネルMOS FET10とをほぼ1つのnチ
ャネルMOS FET10素子面積で形成し、制御性に
富み高精度の注入濃度プロファイルが得られるイオン注
入制御技術を流用してpウェル領域18作製の際にp形
不純物濃度p+を制御することに依り、pウェル領域1
8−ドレイン/ソース領域12/14間に良好な接合プ
ロファイルを有するpn接合を有するツェナーダイオー
ドを形成し、nチャネルMOS FET10のソース/
ドレイン領域14/12のn形不純物の濃度n+の電気
諸特性への影響を高精度で十分に低減した状態でツェナ
ーダイオードのツェナー接合耐圧を所望の電圧値に制御
良く且つ高精度に設定することができるようになるとい
った効果を奏する。具体的には、nチャネルMOS F
ET10のドレイン抵抗、ON抵抗、閾値電圧Vth、相
互コンダクタンスgm等の電気諸特性への影響を高精度
で十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御良く且つ高精度に設定
し、このようなツェナー接合耐圧を有するツェナーダイ
オードをnチャネルMOS FET10の素子構造内に
形成することができ、デバイス面積の有効利用を図るこ
とができるようになるといった効果を奏する。According to the tenth aspect of the present invention, in addition to the effect of any one of the first to ninth aspects, in the n-channel MOS FET 10, the p-well region 18 is formed as an anode region. The formed Zener diode and the n-channel MOS FET 10 are formed with approximately one n-channel MOS FET 10 element area, and the p-well region 18 is formed by utilizing the ion implantation control technique which is rich in controllability and obtains a highly accurate implantation concentration profile. The p-well region 1 is controlled by controlling the p-type impurity
A Zener diode having a pn junction having a good junction profile is formed between the 8-drain / source regions 12/14, and a source / source of the n-channel MOSFET 10 is formed.
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the influence of the concentration n + of the n-type impurity on the drain region 14/12 on the electrical characteristics is sufficiently reduced with high accuracy. The effect that it becomes possible to do it is produced. Specifically, the n-channel MOS F
Controls the Zener junction withstand voltage of the Zener diode to a desired voltage value with high precision and sufficiently reduced effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the ET10. , And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET 10, and an effect that the device area can be effectively used can be achieved.
【0049】同様の主旨で、pチャネルMOS FET
20において、nウェル領域28をカソード領域として
用いて形成されたツェナーダイオードとpチャネルMO
SFET20とをほぼ1つのpチャネルMOS FET
20素子面積で形成し、制御性に富み高精度の注入濃度
プロファイルが得られるイオン注入制御技術を流用して
nウェル領域28作製の際にn形不純物濃度n+を制御
することに依り、nウェル領域28−ドレイン/ソース
領域22/24間に良好な接合プロファイルを有するp
n接合を有するツェナーダイオードを形成し、pチャネ
ルMOS FET20のソース/ドレイン領域24/2
2のp形不純物の濃度p+の電気諸特性への影響を高精
度で十分に低減した状態でツェナーダイオードのツェナ
ー接合耐圧を所望の電圧値に制御良く且つ高精度に設定
することができるようになるといった効果を奏する。具
体的には、pチャネルMOS FET20のドレイン抵
抗、ON抵抗、閾値電圧Vth、相互コンダクタンスgm
等の電気諸特性への影響を高精度で十分に低減した状態
でツェナーダイオードのツェナー接合耐圧を所望の電圧
値に制御良く且つ高精度に設定し、このようなツェナー
接合耐圧を有するツェナーダイオードをpチャネルMO
S FET20の素子構造内に形成することができ、デ
バイス面積の有効利用を図ることができるようになると
いった効果を奏する。For the same purpose, p-channel MOS FET
20, a Zener diode formed using n-well region 28 as a cathode region and a p-channel MO
The SFET 20 and almost one p-channel MOS FET
By controlling the n-type impurity concentration n + during the fabrication of the n-well region 28 by using an ion implantation control technique which is formed with an area of 20 elements and provides a highly controllable and highly accurate implantation concentration profile, n P having a good junction profile between well region 28 and drain / source region 22/24
A zener diode having an n-junction is formed, and the source / drain region 24/2 of the p-channel MOSFET 20 is formed.
The zener junction breakdown voltage of the Zener diode can be set to a desired voltage value with good controllability and high accuracy in a state in which the influence of the p-type impurity concentration p + on the electrical characteristics is sufficiently reduced with high accuracy. It has the effect of becoming Specifically, the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm of the p-channel MOS FET 20
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the effects on the electrical characteristics such as are sufficiently reduced with high accuracy. p-channel MO
It can be formed in the element structure of the SFET 20 and has an effect that the device area can be effectively used.
【0050】これに依り、ツェナーダイオードとCMO
S30とをほぼ1つの素子面積で形成し、CMOS30
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するpn接合を有するツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。具体的には、CMOS30のドレ
イン抵抗、ON抵抗、閾値電圧Vth、相互コンダクタン
スgm等の電気諸特性への影響を高精度で十分に低減し
た状態で良好な接合プロファイルを有するpn接合を有
するツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御良く且つ高精度に設定し、このようなツェナ
ー接合耐圧を有するツェナーダイオードをCMOS30
の素子構造内に形成することができ、デバイス面積の有
効利用を図ることができるようになるといった効果を奏
する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
The Zener diode breakdown voltage of a Zener diode having a pn junction having a good junction profile can be set to a desired voltage value with good controllability and high accuracy while the influence on the electric characteristics of the pn junction is sufficiently reduced with high accuracy. It has the effect of becoming More specifically, a Zener diode having a pn junction having a good junction profile in a state where the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the CMOS 30 are sufficiently reduced with high accuracy. Is set to a desired voltage value with good controllability and high accuracy, and a Zener diode having such a Zener junction withstand voltage is set to CMOS30.
The device structure can be formed within the element structure, and the effect that the device area can be used effectively can be achieved.
【0051】請求項11に記載の発明は、請求項10に
記載の半導体装置において、前記イオン注入される前記
不純物のイオンドーズ量は、1.0E+13から1.0
E+15[atoms/cm2]の範囲で設定されてい
る、ことを特徴とする半導体装置である。According to an eleventh aspect of the present invention, in the semiconductor device of the tenth aspect, the ion dose of the impurity implanted is 1.0E + 13 to 1.0E + 13.
A semiconductor device characterized by being set in a range of E + 15 [atoms / cm 2].
【0052】請求項11に記載の発明に依れば、請求項
10に記載の効果に加えて、nチャネルMOS FET
10において、pウェル領域18をアノード領域として
用いて形成されたツェナーダイオードとnチャネルMO
S FET10とをほぼ1つのnチャネルMOS FE
T10素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てpウェル領域18作製の際にp形不純物のイオンドー
ズ量を1.0E+13から1.0E+15[atoms
/cm2]の範囲に制御することに依り、pウェル領域
18−ドレイン/ソース領域12/14間に良好な接合
プロファイルを有するpn接合を有するツェナーダイオ
ードを形成し、nチャネルMOS FET10のソース
/ドレイン領域14/12のn形不純物の濃度n+の電
気諸特性への影響を高精度で十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を4から9[V]程
度の範囲で制御良く且つ高精度に設定することができる
ようになるといった効果を奏する。具体的には、nチャ
ネルMOS FET10のドレイン抵抗、ON抵抗、閾
値電圧Vth、相互コンダクタンスgm等の電気諸特性へ
の影響を高精度で十分に低減した状態でツェナーダイオ
ードのツェナー接合耐圧を4から9[V]程度の範囲で
制御良く且つ高精度に設定し、このようなツェナー接合
耐圧を有するツェナーダイオードをnチャネルMOS
FET10の素子構造内に形成することができ、デバイ
ス面積の有効利用を図ることができるようになるといっ
た効果を奏する。According to the eleventh aspect of the present invention, in addition to the effect of the tenth aspect, an n-channel MOS FET
10, a Zener diode formed using the p-well region 18 as an anode region and an n-channel MO
S FET10 and almost one n-channel MOS FE
The ion dose of the p-type impurity is reduced from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm2], a Zener diode having a pn junction having a good junction profile is formed between the p-well region 18 and the drain / source region 12/14, and the source / drain of the n-channel MOSFET 10 is formed. In a state where the influence of the concentration n + of the n-type impurity in the region 14/12 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled and controlled within a range of about 4 to 9 [V]. This has the effect that the accuracy can be set. Specifically, the Zener junction breakdown voltage of the Zener diode is reduced from 4 while the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the n-channel MOS FET 10 are sufficiently reduced with high accuracy. A Zener diode having such a Zener junction breakdown voltage is set with good control and high accuracy in the range of about 9 [V], and an n-channel MOS
It can be formed in the element structure of the FET 10, and has an effect that the device area can be effectively used.
【0053】同様の主旨で、pチャネルMOS FET
20において、nウェル領域28をカソード領域として
用いて形成されたツェナーダイオードとpチャネルMO
SFET20とをほぼ1つのpチャネルMOS FET
20素子面積で形成し、制御性に富み高精度の注入濃度
プロファイルが得られるイオン注入制御技術を流用して
nウェル領域28作製の際にn形不純物のイオンドーズ
量を1.0E+13から1.0E+15[atoms/
cm2]の範囲に制御することに依り、nウェル領域2
8−ドレイン/ソース領域22/24間に良好な接合プ
ロファイルを有するpn接合を有するツェナーダイオー
ドを形成し、pチャネルMOS FET20のソース/
ドレイン領域24/22のp形不純物の濃度p+の電気
諸特性への影響を高精度で十分に低減した状態でツェナ
ーダイオードのツェナー接合耐圧を4から9[V]程度
の範囲で制御良く且つ高精度に設定することができるよ
うになるといった効果を奏する。具体的には、pチャネ
ルMOS FET20のドレイン抵抗、ON抵抗、閾値
電圧Vth、相互コンダクタンスgm等の電気諸特性への
影響を高精度で十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を4から9[V]程度の範囲で制
御良く且つ高精度に設定し、このようなツェナー接合耐
圧を有するツェナーダイオードをpチャネルMOS F
ET20の素子構造内に形成することができ、デバイス
面積の有効利用を図ることができるようになるといった
効果を奏する。For the same purpose, a p-channel MOS FET
20, a Zener diode formed using n-well region 28 as a cathode region and a p-channel MO
The SFET 20 and almost one p-channel MOS FET
When forming the n-well region 28, the ion dose amount of the n-type impurity is set to 1.0E + 13 to 1.0. 0E + 15 [atoms /
cm2], the n-well region 2
A Zener diode having a pn junction having a good junction profile is formed between the 8-drain / source region 22/24, and the source /
With the effect of the p-type impurity concentration p + of the drain regions 24/22 on the electrical characteristics being sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode can be controlled well in the range of about 4 to 9 [V]. There is an effect that the setting can be performed with high accuracy. Specifically, the Zener junction breakdown voltage of the Zener diode is reduced from 4 while the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the p-channel MOS FET 20 are sufficiently reduced with high accuracy. A Zener diode having such a Zener junction withstand voltage is set with good control and high accuracy in the range of about 9 [V], and a p-channel MOS F
The device can be formed in the element structure of the ET 20, and the effect of effectively utilizing the device area can be achieved.
【0054】これに依り、ツェナーダイオードとCMO
S30とをほぼ1つの素子面積で形成し、CMOS30
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するpn接合を有するツェ
ナーダイオードのツェナー接合耐圧を4から9[V]程
度の範囲で制御良く且つ高精度に設定することができる
ようになるといった効果を奏する。具体的には、CMO
S30のドレイン抵抗、ON抵抗、閾値電圧Vth、相互
コンダクタンスgm等の電気諸特性への影響を高精度で
十分に低減した状態で良好な接合プロファイルを有する
pn接合を有するツェナーダイオードのツェナー接合耐
圧を4から9[V]程度の範囲で制御良く且つ高精度に
設定し、このようなツェナー接合耐圧を有するツェナー
ダイオードをCMOS30の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
Of the Zener diode having a pn junction having a good junction profile in a state in which the influence on the electric characteristics of the pn junction is sufficiently reduced with high precision in a range of 4 to 9 [V] with good control and high accuracy. This has the effect of enabling setting. Specifically, CMO
The effect of the S30 on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm is sufficiently reduced with high accuracy and the Zener junction breakdown voltage of a Zener diode having a pn junction having a good junction profile is reduced. A Zener diode having such a Zener junction withstand voltage can be formed within the element structure of the CMOS 30 by setting it with good control and high accuracy in the range of about 4 to 9 [V], and effectively use the device area. This has the effect of being able to perform.
【0055】請求項12に記載の発明は、請求項1,
2,3,4,5,10から11のいずれか一項に記載の
半導体装置40の製造方法において、前記所定のイオン
ドーズ量の前記不純物p+をイオン注入して前記半導体
基板19の表面近傍にp形を有する前記pウェル領域1
8を形成する工程と、前記pウェル領域18上に前記ゲ
ート絶縁層15を形成する工程と、ゲート閾値電圧Vth
を設定するためのチャネルドープを前記ゲート絶縁層1
5を介して実行して前記ドレイン領域12及び前記ソー
ス領域14間の前記pウェル領域18の表面近傍内に前
記ゲート領域を形成する工程と、前ゲート領域上に前記
ゲート絶縁層15を介して前記ゲート電極を形成する工
程と、n形を有する前記ドレイン領域12及び前記ソー
ス領域14を前記pウェル領域18に形成して前記ツェ
ナーダイオードを形成する工程と、前記半導体基板19
の表面上にキャリアの活性化及びゲート耐圧の確保のた
めの絶縁層11を形成すると共に、前記ドレイン電極1
3A、前記ソース電極13B及び前記アノード電極13
Cを形成するためのコンタクト孔を各々形成する工程
と、前記各コンタクト孔を介して、前記ドレイン電極1
3A、前記ソース電極13B及び前記アノード電極13
Cを形成する工程と、前記ドレイン電極13A、前記ソ
ース電極13B及び前記アノード電極13Cを除く前記
絶縁層11上に保護層としてのオーバーコート層17を
形成する工程を有する、ことを特徴とする半導体装置4
0の製造方法である。The twelfth aspect of the present invention provides the first aspect.
12. The method of manufacturing the semiconductor device 40 according to any one of 2, 3, 4, 5, 10 to 11, wherein the impurity p @ + having the predetermined ion dose is ion-implanted in the vicinity of the surface of the semiconductor substrate 19. The p-well region 1 having a p-type
8; forming the gate insulating layer 15 on the p-well region 18;
Channel doping for setting the gate insulating layer 1
5 to form the gate region in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, and via the gate insulating layer 15 on the previous gate region Forming the gate electrode; forming the n-type drain region 12 and the source region 14 in the p-well region 18 to form the Zener diode;
An insulating layer 11 for activating carriers and securing a gate withstand voltage on the surface of the drain electrode 1;
3A, the source electrode 13B and the anode electrode 13
Forming contact holes for forming C, and forming the drain electrode 1 through each of the contact holes.
3A, the source electrode 13B and the anode electrode 13
A semiconductor comprising: a step of forming C; and a step of forming an overcoat layer 17 as a protective layer on the insulating layer 11 except for the drain electrode 13A, the source electrode 13B, and the anode electrode 13C. Device 4
0 manufacturing method.
【0056】請求項12に記載の発明に依れば、請求項
1,2,3,4,5,10から11のいずれか一項に記
載の効果と同様の効果を奏する。According to the twelfth aspect of the present invention, the same effects as those of any one of the first, second, third, fourth, fifth and tenth aspects are obtained.
【0057】請求項13に記載の発明は、請求項1,
2,3,6,7,10から11のいずれか一項に記載の
半導体装置の製造方法において、前記所定のイオンドー
ズ量の前記不純物n+をイオン注入して前記半導体基板
19の表面近傍にn形を有する前記nウェル領域28を
形成する工程と、前記nウェル領域28上に前記ゲート
絶縁層25を形成する工程と、ゲート閾値電圧Vthを設
定するためのチャネルドープを前記ゲート絶縁層25を
介して実行して前記ドレイン領域22及び前記ソース領
域24間の前記nウェル領域28の表面近傍内に前記ゲ
ート領域を形成する工程と、前ゲート領域上に前記ゲー
ト絶縁層25を介して前記ゲート電極26を形成する工
程と、p形を有する前記ドレイン領域22及び前記ソー
ス領域24を前記nウェル領域28に形成して前記ツェ
ナーダイオードを形成する工程と、前記半導体基板19
の表面上にキャリアの活性化及びゲート耐圧の確保のた
めの絶縁層21を形成すると共に、前記ドレイン電極2
3A、前記ソース電極23B及び前記カソード電極23
Cを形成するためのコンタクト孔を各々形成する工程
と、前記各コンタクト孔を介して、前記ドレイン電極2
3A、前記ソース電極23B及び前記カソード電極23
Cを形成する工程と、前記ドレイン電極23A、前記ソ
ース電極23B及び前記カソード電極23Cを除く前記
絶縁層21上に保護層としてのオーバーコート層27を
形成する工程を有する、ことを特徴とする半導体装置の
製造方法である。According to the thirteenth aspect of the present invention,
12. The method for manufacturing a semiconductor device according to any one of 2, 3, 6, 7, 10 to 11, wherein the predetermined ion dose of the impurity n + is ion-implanted into the vicinity of the surface of the semiconductor substrate 19. forming the n-well region 28 having an n-type, forming the gate insulating layer 25 on the n-well region 28, and channel-doping the gate insulating layer 25 to set a gate threshold voltage Vth. Forming the gate region in the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24; and forming the gate region on the previous gate region via the gate insulating layer 25. Forming a gate electrode 26 and forming the p-type drain region 22 and the source region 24 in the n-well region 28 to form the Zener diode. A step of the semiconductor substrate 19
An insulating layer 21 for activating carriers and ensuring gate breakdown voltage is formed on the surface of the drain electrode 2.
3A, the source electrode 23B and the cathode electrode 23
Forming contact holes for forming C, and forming the drain electrode 2 through each of the contact holes.
3A, the source electrode 23B and the cathode electrode 23
A semiconductor comprising: forming a C layer; and forming an overcoat layer 27 as a protective layer on the insulating layer 21 excluding the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C. It is a manufacturing method of an apparatus.
【0058】請求項13に記載の発明に依れば、請求項
1,2,3,6,7,10から11のいずれか一項に記
載の効果と同様の効果を奏する。According to the thirteenth aspect of the present invention, the same effect as any one of the first, second, third, sixth, seventh and tenth aspects is obtained.
【0059】請求項14に記載の発明は、請求項1,
2,3,8,9,10から11のいずれか一項に記載の
半導体装置40の製造方法において、前記所定のイオン
ドーズ量の前記不純物p+をイオン注入して前記半導体
基板19の表面近傍にp形を有する前記pウェル領域1
8を前記nチャネルMOSFET10側に形成する工
程、又は前記所定のイオンドーズ量の前記不純物n+を
イオン注入して前記半導体基板19の表面近傍にn形を
有する前記nウェル領域28を前記pチャネルMOS
FET20側に形成する工程と、前記pウェル領域18
上及び前記nウェル領域28上に前記素子分離層32を
形成する工程と、ゲート閾値電圧Vthを設定するための
チャネルドープを前記素子分離層32を介して実行して
前記ドレイン領域12及び前記ソース領域14間の前記
pウェル領域18の表面近傍内に前記nチャネルパワー
MOSFET10側の前記ゲート領域を形成し、ゲート
閾値電圧Vthを設定するためのチャネルドープを前記素
子分離層32を介して実行して前記ドレイン領域22及
び前記ソース領域24間の前記nウェル領域28の表面
近傍内に前記pチャネルMOS FET20側の前記ゲ
ート領域を形成する工程と、前ゲート領域上に前記素子
分離層32を介して前記nチャネルMOS FET10
側及び前記pチャネルMOS FET20側の前記ゲー
ト電極を形成する工程と、p形を有する前記ドレイン領
域22及び前記ソース領域24を前記nウェル領域28
に形成して、又はn形を有する前記ドレイン領域12及
び前記ソース領域14を前記pウェル領域18に形成し
て、前記nチャネルMOS FET10側又は前記pチ
ャネルMOS FET20側の少なくとも何れかに前記
ツェナーダイオードを形成する工程と、前記半導体基板
19の表面上にキャリアの活性化及びゲート耐圧の確保
のための絶縁層11,21を形成すると共に、前記nチ
ャネルMOS FET10側における前記ドレイン電極
13A、前記ソース電極13B及び前記アノード電極1
3Cを形成するためのコンタクト孔を各々形成し、前記
pチャネルMOS FET20側の前記ドレイン電極2
3A、前記ソース電極23B及び前記カソード電極23
Cを形成するためのコンタクト孔を各々形成する工程
と、前記各コンタクト孔を介して、前記nチャネルMO
S FET10側における前記ドレイン電極13A、前
記ソース電極13B及び前記アノード電極13Cを形成
し、前記各コンタクト孔を介して、前記pチャネルMO
S FET20側における前記ドレイン電極23A、前
記ソース電極23B及び前記カソード電極23Cを形成
する工程と、前記nチャネルMOS FET10の前記
ドレイン電極13A、前記ソース電極13B及び前記ア
ノード電極13Cを除く前記絶縁層11上に保護層とし
てのオーバーコート層17を形成し、前記pチャネルM
OS FET20の前記ドレイン電極23A、前記ソー
ス電極23B及び前記カソード電極23Cを除く前記絶
縁層21上に保護層としてのオーバーコート層27を形
成する工程を有する、ことを特徴とする半導体装置40
の製造方法である。According to the fourteenth aspect of the present invention,
12. The method of manufacturing the semiconductor device 40 according to any one of 2, 3, 8, 9, 10 to 11, wherein the impurity p + having the predetermined ion dose is ion-implanted and the vicinity of the surface of the semiconductor substrate 19 is provided. The p-well region 1 having a p-type
8 is formed on the side of the n-channel MOSFET 10 or the impurity n + is ion-implanted at the predetermined ion dose to form the n-well region 28 having an n-type near the surface of the semiconductor substrate 19 by the p-channel. MOS
Forming a step on the FET 20 side;
Forming the device isolation layer 32 on the n-well region 28 and above, and performing channel doping for setting a gate threshold voltage Vth through the device isolation layer 32 to form the drain region 12 and the source The gate region on the side of the n-channel power MOSFET 10 is formed in the vicinity of the surface of the p-well region 18 between the regions 14, and channel doping for setting a gate threshold voltage Vth is performed through the element isolation layer 32. Forming the gate region on the p-channel MOS FET 20 side in the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24 by way of the element isolation layer 32 on the previous gate region. The n-channel MOS FET 10
Forming the gate electrode on the side of the p-channel MOSFET 20 and the p-type drain region 22 and the source region 24 having the p-type.
Or the drain region 12 and the source region 14 having the n-type are formed in the p-well region 18, and the Zener is provided on at least one of the n-channel MOSFET 10 and the p-channel MOSFET 20. Forming a diode, forming insulating layers 11 and 21 for activating carriers and securing gate breakdown voltage on the surface of the semiconductor substrate 19, and forming the drain electrode 13A on the n-channel MOS FET 10 side; Source electrode 13B and anode electrode 1
A contact hole for forming 3C is formed, and the drain electrode 2 on the p-channel MOS FET 20 side is formed.
3A, the source electrode 23B and the cathode electrode 23
Forming contact holes for forming C, and forming the n-channel MO through each of the contact holes.
The drain electrode 13A, the source electrode 13B, and the anode electrode 13C on the side of the SFET 10 are formed, and the p-channel MOSFET is formed through the contact holes.
Forming the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C on the side of the SFET 20; An overcoat layer 17 as a protective layer is formed thereon, and the p-channel M
A semiconductor device 40 comprising a step of forming an overcoat layer 27 as a protective layer on the insulating layer 21 except for the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C of the OS FET 20.
It is a manufacturing method of.
【0060】請求項14に記載の発明に依れば、請求項
1,2,3,8,9,10から11のいずれか一項に記
載の効果と同様の効果を奏する。According to the fourteenth aspect of the invention, the same effect as any one of the first, second, third, eighth, ninth, and tenth to eleventh aspects can be obtained.
【0061】[0061]
【発明の実施の形態】図1は、本発明の半導体装置にか
かるnチャネルMOS FET(NMOS)10の一実
施形態を説明するための素子構造断面図である。FIG. 1 is a sectional view of an element structure for explaining an embodiment of an n-channel MOS FET (NMOS) 10 according to a semiconductor device of the present invention.
【0062】本半導体装置40は、n形半導体基板19
の表面近傍に形成されp形を有するpウェル領域18、
pウェル領域18に形成されn形を有するドレイン領域
12及びソース領域14、pウェル領域18上に形成さ
れたゲート絶縁層15、ドレイン領域12及びソース領
域14間のpウェル領域18の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層15を介して
形成されたゲート電極16を有するnチャネルMOS
FETが集積されて所定の回路を形成している集積回路
であり、具体的には、LSIチップやICチップの形態
を有している。The present semiconductor device 40 comprises an n-type semiconductor substrate 19
A p-well region 18 formed near the surface of
In the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, the gate insulating layer 15 formed on the p-well region 18, and the drain region 12 and the source region 14 having the n-type formed in the p-well region 18. Channel region having a gate region formed over the gate region and a gate electrode 16 formed over the gate region with a gate insulating layer 15 interposed therebetween
This is an integrated circuit in which FETs are integrated to form a predetermined circuit, and specifically has a form of an LSI chip or an IC chip.
【0063】ツェナーダイオードは、p形を有する不純
物を所定量だけpウェル領域18に導入してツェナー電
圧を設定し、pウェル領域18をアノード領域として用
いてアノード電極13Cを形成し、ドレイン/ソース領
域12をカソード領域として用いてドレイン/ソース電
極13Aと共通化してカソード電極13Bを形成するこ
とに依り作製することができる。The Zener diode sets a Zener voltage by introducing a predetermined amount of p-type impurities into the p-well region 18, forms an anode electrode 13C using the p-well region 18 as an anode region, and forms a drain / source It can be manufactured by forming the cathode electrode 13B in common with the drain / source electrode 13A using the region 12 as a cathode region.
【0064】この際、p形を有する不純物の導入をイオ
ン注入することに依りツェナー電圧を設定することが望
ましい。At this time, it is desirable to set the Zener voltage by ion-implanting the introduction of the p-type impurity.
【0065】これに依り、NMOS10において、pウ
ェル領域18をアノード領域として用いて形成されたツ
ェナーダイオードとNMOS10とをほぼ1つのNMO
S10素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てpウェル領域18作製の際にp形不純物濃度p+を制
御することができるようになるといった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
In order to control the p-type impurity concentration p + at the time of manufacturing the p-well region 18 by using an ion implantation control technique which is formed with an S10 element area and provides a highly controllable and highly accurate implantation concentration profile. It has the effect of becoming.
【0066】この結果、pウェル領域18−ドレイン/
ソース領域12/14間に良好な接合プロファイルを有
するpn接合を有するツェナーダイオードを形成し、N
MOS10のソース/ドレイン領域14/12のn形不
純物の濃度n+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御良く且つ高精度に設定することが
できるようになるといった効果を奏する。As a result, the p-well region 18-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 12/14,
In a state where the influence of the concentration n + of the n-type impurity in the source / drain regions 14/12 of the MOS 10 on the electric characteristics is sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good control. This has the effect that the accuracy can be set.
【0067】具体的には、NMOS10のドレイン抵
抗、ON抵抗、閾値電圧Vth、相互コンダクタンスgm
等の電気諸特性への影響を高精度で十分に低減した状態
でツェナーダイオードのツェナー接合耐圧を所望の電圧
値に制御良く且つ高精度に設定し、このようなツェナー
接合耐圧を有するツェナーダイオードをNMOS10の
素子構造内に形成することができ、デバイス面積の有効
利用を図ることができるようになるといった効果を奏す
る。Specifically, the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the NMOS 10
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the effects on the electrical characteristics such as are sufficiently reduced with high accuracy. Since it can be formed in the element structure of the NMOS 10, it is possible to effectively use the device area.
【0068】図3は、図1のnチャネルMOS FET
(NMOS)10のイオンドーズ量とツェナー電圧との
関係を説明するためのグラフである。FIG. 3 shows the n-channel MOS FET of FIG.
4 is a graph for explaining the relationship between the ion dose of the (NMOS) 10 and the Zener voltage.
【0069】ここで、イオン注入される不純物のイオン
ドーズ量は、図3に示すように、1.0E+13から
1.0E+15[atoms/cm2]の範囲で設定さ
れることが望ましい。Here, it is desirable that the ion dose of the impurity to be ion-implanted is set in the range of 1.0E + 13 to 1.0E + 15 [atoms / cm 2], as shown in FIG.
【0070】これに依り、NMOS10において、pウ
ェル領域18をアノード領域として用いて形成されたツ
ェナーダイオードとNMOS10とをほぼ1つのNMO
S10素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てpウェル領域18作製の際にp形不純物のイオンドー
ズ量を1.0E+13から1.0E+15[atoms
/cm2]の範囲に制御することができるようになると
いった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
The ion dose of the p-type impurity is adjusted from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm <2>].
【0071】この結果、pウェル領域18−ドレイン/
ソース領域12/14間に良好な接合プロファイルを有
するpn接合を有するツェナーダイオードを形成し、N
MOS10のソース/ドレイン領域14/12のn形不
純物の濃度n+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を、図3に示すように、4から9[V]程度の範囲で制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。As a result, the p-well region 18-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 12/14,
With the effect of the concentration n + of the n-type impurity in the source / drain regions 14/12 of the MOS 10 on the electrical characteristics being sufficiently reduced with high accuracy, the Zener junction breakdown voltage of the Zener diode is set to 4 as shown in FIG. From 9 to about 9 [V] with good control and high accuracy.
【0072】図4(a)は図1のnチャネルMOS F
ET(NMOS)10のイオンドーズ量とゲート閾値電
圧Vthとの関係を説明するためのグラフである。FIG. 4A shows the n-channel MOS F of FIG.
5 is a graph for explaining a relationship between an ion dose of an ET (NMOS) 10 and a gate threshold voltage Vth.
【0073】イオンドーズ量を1.0E+13から1.
0E+15[atoms/cm2]の範囲に設定するこ
とに依り、図4(a)に示すように、閾値電圧Vthや電
流増幅率β等の電気諸特性への影響を高精度で十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御良く且つ高精度に設定し、このよう
なツェナー接合耐圧を有するツェナーダイオードをNM
OS10の素子構造内に形成することができ、デバイス
面積の有効利用を図ることができるようになるといった
効果を奏する。The ion dose is adjusted from 1.0E + 13 to 1.
By setting the range of 0E + 15 [atoms / cm 2], as shown in FIG. 4A, a state in which the influence on the electrical characteristics such as the threshold voltage Vth and the current amplification factor β is sufficiently reduced with high precision. To set the Zener junction breakdown voltage of the Zener diode to a desired voltage value with good control and high accuracy.
It can be formed in the element structure of the OS 10, and has an effect that the device area can be effectively used.
【0074】続いて、第1実施形態の半導体装置40の
製造方法を説明する。Next, a method of manufacturing the semiconductor device 40 according to the first embodiment will be described.
【0075】図2(a)〜(e)は、図1のnチャネル
MOS FET(NMOS)10のプロセスシーケンス
を説明するための工程図である。第1に、図2(a)に
示すように、1.0E+13から1.0E+15[at
oms/cm2]の範囲のイオンドーズ量の不純物p+を
イオン注入してn形半導体基板19の表面近傍にp形を
有するpウェル領域18を形成する工程を実行する。FIGS. 2A to 2E are process diagrams for explaining a process sequence of the n-channel MOS FET (NMOS) 10 of FIG. First, as shown in FIG. 2A, 1.0E + 13 to 1.0E + 15 [at
oms / cm @ 2] to form a p-type p-well region 18 near the surface of the n-type semiconductor substrate 19 by ion-implanting an impurity p @ + at an ion dose in the range of oms / cm @ 2.
【0076】第2に、図2(b)に示すように、第1工
程に続いて、pウェル領域18上にゲート絶縁層15を
形成する工程と、ゲート閾値電圧Vthを設定するための
チャネルドープをゲート絶縁層15を介して実行してド
レイン領域12及びソース領域14間のpウェル領域1
8の表面近傍内にゲート領域を形成する工程と、ゲート
領域上にゲート絶縁層15を介してゲート電極16を形
成する工程を実行する。Second, as shown in FIG. 2B, following the first step, a step of forming the gate insulating layer 15 on the p-well region 18 and a channel for setting the gate threshold voltage Vth Doping is performed via the gate insulating layer 15 to form the p-well region 1 between the drain region 12 and the source region 14.
8 and a step of forming a gate electrode 16 on the gate region with a gate insulating layer 15 interposed therebetween.
【0077】第3に、図2(c)に示すように、第2工
程に続いて、n形を有するドレイン領域12及びソース
領域14をpウェル領域18に形成してツェナーダイオ
ードを形成する工程を実行する。Third, as shown in FIG. 2C, following the second step, a step of forming a drain region 12 and a source region 14 having n-type in the p-well region 18 to form a Zener diode Execute
【0078】第4に、図2(d)に示すように、第3工
程に続いて、n形半導体基板19の表面上にキャリアの
活性化及びゲート耐圧の確保のための絶縁層11を形成
し、ドレイン電極13A、ソース電極13B及びアノー
ド電極13Cを形成するためのコンタクト孔を各々形成
する工程と、各コンタクト孔を介して、ドレイン電極1
3A、ソース電極13B及びアノード電極13Cを形成
する工程を実行する。Fourth, as shown in FIG. 2D, an insulating layer 11 for activating carriers and ensuring gate breakdown voltage is formed on the surface of the n-type semiconductor substrate 19 following the third step. Forming a contact hole for forming the drain electrode 13A, the source electrode 13B, and the anode electrode 13C; and forming the drain electrode 1 through each contact hole.
The step of forming 3A, source electrode 13B and anode electrode 13C is performed.
【0079】第5に、図2(e)に示すように、第4工
程に続いて、ドレイン電極13A、ソース電極13B及
びアノード電極13Cを除く絶縁層11上に保護層とし
てのオーバーコート層17を形成する工程を実行する。Fifth, as shown in FIG. 2E, following the fourth step, an overcoat layer 17 as a protective layer is formed on the insulating layer 11 excluding the drain electrode 13A, the source electrode 13B and the anode electrode 13C. Is performed.
【0080】これに依り、第1実施形態の半導体装置4
0を作製することができる。According to this, the semiconductor device 4 of the first embodiment
0 can be produced.
【0081】次に、図面に基づき、半導体装置40の第
2実施形態を説明する。Next, a second embodiment of the semiconductor device 40 will be described with reference to the drawings.
【0082】図5は、本発明の半導体装置にかかるpチ
ャネルMOS FET(PMOS)20の一実施形態を
説明するための素子構造断面図である。なお、第1実施
形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。FIG. 5 is a sectional view of an element structure for explaining one embodiment of a p-channel MOS FET (PMOS) 20 according to the semiconductor device of the present invention. Note that the same parts as those already described in the first embodiment are denoted by the same reference numerals, and redundant description will be omitted.
【0083】本半導体装置40は、n形半導体基板19
の表面近傍に形成されn形を有するnウェル領域28、
nウェル領域28に形成されp形を有するドレイン領域
22及びソース領域24、nウェル領域28上に形成さ
れたゲート絶縁層25、ドレイン領域22及びソース領
域24間のnウェル領域28の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層25を介して
形成されたゲート電極26、ドレイン領域22に接続さ
れたドレイン電極23A、ソース領域24に接続された
ソース電極23Bを有するPMOS20が集積されて所
定の回路を形成している集積回路であり、具体的には、
LSIチップやICチップの形態を有している。The semiconductor device 40 includes the n-type semiconductor substrate 19
An n-well region 28 formed near the surface of
In the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24, the gate insulating layer 25 formed on the n-well region 28 and the gate insulating layer 25 formed on the n-well region 28 The PMOS 20 has a gate region formed on the gate region, a gate electrode 26 formed on the gate region via a gate insulating layer 25, a drain electrode 23A connected to the drain region 22, and a source electrode 23B connected to the source region 24. An integrated circuit that is integrated to form a predetermined circuit, specifically,
It has the form of an LSI chip or an IC chip.
【0084】ツェナーダイオードは、n形を有する不純
物を所定量だけnウェル領域28に導入してツェナー電
圧を設定し、nウェル領域28をカソード領域として用
いてアノード電極23Bを形成し、ドレイン/ソース領
域22/24をアノード領域として用いてドレイン/ソ
ース電極23Bと共通化してカソード電極23Cを形成
することに依り作製することができる。The Zener diode sets an Zener voltage by introducing a predetermined amount of n-type impurities into n-well region 28, forms anode electrode 23B using n-well region 28 as a cathode region, and forms a drain / source It can be manufactured by forming the cathode electrode 23C in common with the drain / source electrode 23B using the region 22/24 as the anode region.
【0085】この際、n形を有する不純物の導入をイオ
ン注入することに依りツェナー電圧を設定することが望
ましい。At this time, it is desirable to set the Zener voltage by ion implantation for introducing the n-type impurity.
【0086】これに依り、NMOS10において、pウ
ェル領域18をアノード領域として用いて形成されたツ
ェナーダイオードとNMOS10とをほぼ1つのNMO
S10素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てpウェル領域18作製の際にp形不純物濃度p+を制
御することができるようになるといった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
In order to control the p-type impurity concentration p + at the time of manufacturing the p-well region 18 by using an ion implantation control technique which is formed with an S10 element area and provides a highly controllable and highly accurate implantation concentration profile. It has the effect of becoming.
【0087】この結果、nウェル領域28−ドレイン/
ソース領域22/24間に良好な接合プロファイルを有
するpn接合を有するツェナーダイオードを形成し、P
MOS20のソース/ドレイン領域24/22のp形不
純物の濃度p+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御良く且つ高精度に設定することが
できるようになるといった効果を奏する。具体的には、
PMOS20のドレイン抵抗、ON抵抗、閾値電圧Vt
h、相互コンダクタンスgm等の電気諸特性への影響を高
精度で十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を所望の電圧値に制御良く且つ高精度に設
定し、このようなツェナー接合耐圧を有するツェナーダ
イオードをPMOS20の素子構造内に形成することが
でき、デバイス面積の有効利用を図ることができるよう
になるといった効果を奏する。As a result, the n-well region 28-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 22/24,
In a state in which the influence of the p-type impurity concentration p + of the source / drain regions 24/22 of the MOS 20 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good control. This has the effect that the accuracy can be set. In particular,
PMOS 20 drain resistance, ON resistance, threshold voltage Vt
h, the Zener diode breakdown voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced with high precision. Can be formed in the element structure of the PMOS 20, and the effect of effectively utilizing the device area can be obtained.
【0088】図3は、図5のPMOS200のイオンド
ーズ量とツェナー電圧との関係を説明するためのグラフ
である。FIG. 3 is a graph for explaining the relationship between the ion dose of the PMOS 200 of FIG. 5 and the Zener voltage.
【0089】ここで、イオン注入される不純物のイオン
ドーズ量は、図3に示すように、1.0E+13から
1.0E+15[atoms/cm2]の範囲で設定さ
れることが望ましい。Here, it is desirable that the ion dose of the impurity to be ion-implanted is set in the range of 1.0E + 13 to 1.0E + 15 [atoms / cm 2], as shown in FIG.
【0090】これに依り、PMOS20において、nウ
ェル領域28をカソード領域として用いて形成されたツ
ェナーダイオードとPMOS20とをほぼ1つのPMO
S20素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てnウェル領域28作製の際にn形不純物のイオンドー
ズ量を1.0E+13から1.0E+15[atoms
/cm2]の範囲に制御することができるようになると
いった効果を奏する。As a result, in the PMOS 20, a Zener diode formed by using the n-well region 28 as a cathode region and the PMOS 20 are substantially one PMOS transistor.
The ion dose of the n-type impurity is reduced from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm <2>].
【0091】この結果、nウェル領域28−ドレイン/
ソース領域22/24間に良好な接合プロファイルを有
するpn接合を有するツェナーダイオードを形成し、P
MOS20のソース/ドレイン領域24/22のp形不
純物の濃度p+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を4から9[V]程度の範囲で制御良く且つ高精度に設
定することができるようになるといった効果を奏する図
4(b)は図1のpチャネルMOS FET(PMOS
20)のイオンドーズ量とゲート閾値電圧Vthとの関係
を説明するためのグラフである。As a result, the n-well region 28-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 22/24,
With the effect of the p-type impurity concentration p + of the source / drain regions 24/22 of the MOS 20 on electrical characteristics being sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode is in the range of about 4 to 9 [V]. FIG. 4B, which has an effect that the setting can be performed with good control and high accuracy by the p-channel MOS FET (PMOS) shown in FIG.
20 is a graph for explaining the relationship between the ion dose amount and the gate threshold voltage Vth in 20).
【0092】また、イオンドーズ量を1.0E+13か
ら1.0E+15[atoms/cm2]の範囲に設定
することに依り、図4(b)に示すように、閾値電圧V
thや電流増幅率β等の電気諸特性への影響を高精度で十
分に低減した状態でツェナーダイオードのツェナー接合
耐圧を所望の電圧値に制御良く且つ高精度に設定し、こ
のようなツェナー接合耐圧を有するツェナーダイオード
をPMOS20の素子構造内に形成することができ、デ
バイス面積の有効利用を図ることができるようになると
いった効果を奏する。Further, by setting the ion dose in the range of 1.0E + 13 to 1.0E + 15 [atoms / cm 2], as shown in FIG.
The Zener junction withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the effects on the electrical characteristics such as th and current amplification factor β are sufficiently reduced with high accuracy. A Zener diode having a withstand voltage can be formed in the element structure of the PMOS 20, and an effect that the device area can be effectively used can be achieved.
【0093】次に、図面に基づき、半導体装置40の第
3実施形態を説明する。Next, a third embodiment of the semiconductor device 40 will be described with reference to the drawings.
【0094】図6は、本発明の半導体装置にかかるCM
OS30の一実施形態を説明するための素子構造断面図
である。なお、第1実施形態又は第2実施形態において
既に記述したものと同一の部分については、同一符号を
付し、重複した説明は省略する。FIG. 6 shows a CM according to the semiconductor device of the present invention.
FIG. 2 is a sectional view of an element structure for describing an embodiment of an OS 30. The same parts as those already described in the first embodiment or the second embodiment are denoted by the same reference numerals, and redundant description will be omitted.
【0095】本半導体装置40は、n形半導体基板19
の表面近傍に形成されp形を有するpウェル領域18、
pウェル領域18に形成されn形を有するドレイン領域
12及びソース領域14、pウェル領域18上に形成さ
れ隣接素子との電気的絶縁を行うための素子分離層3
2、ドレイン領域12及びソース領域14間のpウェル
領域18の表面近傍内に形成されたゲート領域、ゲート
領域上に素子分離層32を介して形成されたゲート電極
16を有するNMOS10が形成され、n形半導体基板
19の表面近傍に形成されn形を有するnウェル領域2
8、nウェル領域28に形成されp形を有するドレイン
領域22及びソース領域24、nウェル領域28上に形
成され隣接素子との電気的絶縁を行うための素子分離層
32、ドレイン領域22及びソース領域24間のnウェ
ル領域28の表面近傍内に形成されたゲート領域、ゲー
ト領域上に素子分離層32を介して形成されたゲート電
極26を有するPMOS20が集積されて所定の回路を
形成している集積回路であり、具体的には、LSIチッ
プやICチップの形態を有している。The present semiconductor device 40 comprises an n-type semiconductor substrate 19
A p-well region 18 formed near the surface of
a drain region 12 and a source region 14 having an n-type and formed in a p-well region 18;
2. an NMOS 10 having a gate region formed in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14 and a gate electrode 16 formed on the gate region via an element isolation layer 32; n-well region 2 formed near the surface of n-type semiconductor substrate 19 and having n-type
8, a drain region 22 and a source region 24 which are formed in the n-well region 28 and have a p-type, an element isolation layer 32 which is formed on the n-well region 28 and electrically insulates an adjacent element, a drain region 22 and a source A PMOS 20 having a gate region formed in the vicinity of the surface of the n-well region 28 between the regions 24 and a gate electrode 26 formed on the gate region via an element isolation layer 32 is integrated to form a predetermined circuit. The integrated circuit has a form of an LSI chip or an IC chip.
【0096】NMOS10側のツェナーダイオードは、
p形を有する不純物p+を所定量だけpウェル領域18
に導入してツェナー電圧を設定し、pウェル領域18を
アノード領域として用いてアノード電極13Cを形成
し、ドレイン/ソース領域12/14をカソード領域1
3Bとして用いてドレイン/ソース電極13Bと共通化
してカソード電極13Bを形成することに依り作製する
ことができる。The Zener diode on the NMOS 10 side is
A predetermined amount of p-type impurity p + is added to p well region 18.
, A zener voltage is set, an anode electrode 13C is formed using the p-well region 18 as an anode region, and the drain / source region 12/14 is
It can be manufactured by forming the cathode electrode 13B in common with the drain / source electrode 13B by using it as 3B.
【0097】同様に、PMOS20側のツェナーダイオ
ードは、n形を有する不純物n+を所定量だけnウェル
領域28に導入してツェナー電圧を設定し、nウェル領
域28をカソード電極23Cとして用いて形成すること
に依り作製することができる。Similarly, the Zener diode on the PMOS 20 side is formed by introducing a predetermined amount of n-type impurity n + into the n-well region 28 to set a zener voltage, and using the n-well region 28 as the cathode electrode 23C. It can be manufactured by doing.
【0098】この際、p形を有する不純物p+、n形を
有する不純物n+の導入をイオン注入することに依りツ
ェナー電圧を設定することが望ましい。At this time, it is desirable to set the Zener voltage by ion-implanting the p-type impurity p + and the n-type impurity n +.
【0099】これに依り、NMOS10において、pウ
ェル領域18をアノード領域として用いて形成されたツ
ェナーダイオードとNMOS10とをほぼ1つのNMO
S10素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てpウェル領域18作製の際にp形不純物濃度p+を制
御することに依り、pウェル領域18−ドレイン/ソー
ス領域12/14間に良好な接合プロファイルを有する
pn接合を有するツェナーダイオードを形成し、NMO
S10のソース/ドレイン領域14/12のn形不純物
の濃度n+の電気諸特性への影響を高精度で十分に低減
した状態でツェナーダイオードのツェナー接合耐圧を所
望の電圧値に制御良く且つ高精度に設定することができ
るようになるといった効果を奏する。具体的には、NM
OS10のドレイン抵抗、ON抵抗、閾値電圧Vth、相
互コンダクタンスgm等の電気諸特性への影響を高精度
で十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御良く且つ高精度に設定
し、このようなツェナー接合耐圧を有するツェナーダイ
オードをNMOS10の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
By controlling the p-type impurity concentration p + during the production of the p-well region 18 by using an ion implantation control technique formed with an S10 element area and providing a highly controllable and highly accurate implantation concentration profile, p Forming a Zener diode having a pn junction having a good junction profile between the well region 18 and the drain / source region 12/14,
In a state in which the influence of the concentration n + of the n-type impurity in the source / drain regions 14/12 of S10 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good control. This has the effect that the accuracy can be set. Specifically, NM
The Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good and high accuracy while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of OS10 is sufficiently reduced with high accuracy. , And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the NMOS 10, and an effect that the device area can be effectively used can be achieved.
【0100】同様の主旨で、PMOS20において、n
ウェル領域28をカソード領域として用いて形成された
ツェナーダイオードとPMOS20とをほぼ1つのPM
OS20素子面積で形成し、制御性に富み高精度の注入
濃度プロファイルが得られるイオン注入制御技術を流用
してnウェル領域28作製の際にn形不純物濃度n+を
制御することに依り、nウェル領域28−ドレイン/ソ
ース領域22/24間に良好な接合プロファイルを有す
るpn接合を有するツェナーダイオードを形成し、PM
OS20のソース/ドレイン領域24/22のp形不純
物の濃度p+の電気諸特性への影響を高精度で十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御良く且つ高精度に設定することがで
きるようになるといった効果を奏する。具体的には、P
MOS20のドレイン抵抗、ON抵抗、閾値電圧Vth、
相互コンダクタンスgm等の電気諸特性への影響を高精
度で十分に低減した状態でツェナーダイオードのツェナ
ー接合耐圧を所望の電圧値に制御良く且つ高精度に設定
し、このようなツェナー接合耐圧を有するツェナーダイ
オードをPMOS20の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。In the same manner, in the PMOS 20, n
A Zener diode formed using the well region 28 as a cathode region and the PMOS 20 are connected to almost one PM.
The n-type impurity concentration n + is controlled when the n-well region 28 is formed by using an ion implantation control technique formed with an OS20 element area and having a high controllability and a highly accurate implantation concentration profile. Forming a Zener diode having a pn junction with a good junction profile between the well region 28 and the drain / source region 22/24,
In a state where the influence of the p-type impurity concentration p + of the source / drain regions 24/22 of the OS 20 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with high control. This has the effect that the accuracy can be set. Specifically, P
The drain resistance, ON resistance, threshold voltage Vth,
The Zener diode breakdown voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced with high precision. The Zener diode can be formed in the element structure of the PMOS 20, and there is an effect that the device area can be effectively used.
【0101】これに依り、ツェナーダイオードとCMO
S30とをほぼ1つの素子面積で形成し、CMOS30
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するpn接合を有するツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。具体的には、CMOS30のドレ
イン抵抗、ON抵抗、閾値電圧Vth、相互コンダクタン
スgm等の電気諸特性への影響を高精度で十分に低減し
た状態で良好な接合プロファイルを有するpn接合を有
するツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御良く且つ高精度に設定し、このようなツェナ
ー接合耐圧を有するツェナーダイオードをCMOS30
の素子構造内に形成することができ、デバイス面積の有
効利用を図ることができるようになるといった効果を奏
する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
The Zener diode breakdown voltage of a Zener diode having a pn junction having a good junction profile can be set to a desired voltage value with good controllability and high accuracy while the influence on the electric characteristics of the pn junction is sufficiently reduced with high accuracy. It has the effect of becoming More specifically, a Zener diode having a pn junction having a good junction profile in a state where the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the CMOS 30 are sufficiently reduced with high accuracy. Is set to a desired voltage value with good controllability and high accuracy, and a Zener diode having such a Zener junction withstand voltage is set to CMOS30.
The device structure can be formed within the element structure, and the effect that the device area can be used effectively can be achieved.
【0102】図3は、図6のCMOS30におけるイオ
ンドーズ量とツェナー電圧との関係を説明するためのグ
ラフである。FIG. 3 is a graph for explaining the relationship between the ion dose and the Zener voltage in the CMOS 30 of FIG.
【0103】ここで、イオン注入されるNMOS10側
の不純物のイオンドーズ量又はPMOS20側の不純物
のイオンドーズ量は、図3に示すように、1.0E+1
3から1.0E+15[atoms/cm2]の範囲で
設定されることが望ましい。Here, the ion dose of the impurity on the NMOS 10 side or the ion dose of the impurity on the PMOS 20 side to be ion-implanted is 1.0E + 1, as shown in FIG.
It is desirable to set in the range of 3 to 1.0E + 15 [atoms / cm2].
【0104】これに依り、NMOS10において、pウ
ェル領域18をアノード領域として用いて形成されたツ
ェナーダイオードとNMOS10とをほぼ1つのNMO
S10素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てpウェル領域18作製の際にp形不純物のイオンドー
ズ量を1.0E+13から1.0E+15[atoms
/cm2]の範囲に制御することができるようになると
いった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
The ion dose of the p-type impurity is adjusted from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm <2>].
【0105】この結果、pウェル領域18−ドレイン/
ソース領域12/14間に良好な接合プロファイルを有
するpn接合を有するツェナーダイオードを形成し、N
MOS10のソース/ドレイン領域14/12のn形不
純物の濃度n+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を4から9[V]程度の範囲で制御良く且つ高精度に設
定することができるようになるといった効果を奏する。As a result, the p-well region 18-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 12/14,
With the effect of the concentration n + of the n-type impurity in the source / drain regions 14/12 of the MOS 10 on electrical characteristics being sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode is in the range of about 4 to 9 [V]. Thus, it is possible to set with good control and high accuracy.
【0106】同様の主旨で、PMOS20において、n
ウェル領域28をカソード領域として用いて形成された
ツェナーダイオードとPMOS20とをほぼ1つのPM
OS20素子面積で形成し、制御性に富み高精度の注入
濃度プロファイルが得られるイオン注入制御技術を流用
してnウェル領域28作製の際にn形不純物のイオンド
ーズ量を1.0E+13から1.0E+15[atom
s/cm2]の範囲に制御することができるようになる
といった効果を奏する。In the same manner, in the PMOS 20, n
A Zener diode formed using the well region 28 as a cathode region and the PMOS 20 are connected to almost one PM.
When the n-well region 28 is formed, the ion dose of the n-type impurity is increased from 1.0E + 13 to 1. 0E + 15 [atom
s / cm2].
【0107】この結果、nウェル領域28−ドレイン/
ソース領域22/24間に良好な接合プロファイルを有
するpn接合を有するツェナーダイオードを形成し、P
MOS20のソース/ドレイン領域24/22のp形不
純物の濃度p+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を4から9[V]程度の範囲で制御良く且つ高精度に設
定することができるようになるといった効果を奏する。As a result, the n-well region 28-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 22/24,
In a state where the influence of the p-type impurity concentration p + of the source / drain regions 24/22 of the MOS 20 on the electric characteristics is sufficiently reduced with high precision, the Zener diode withstand voltage of the Zener diode ranges from about 4 to 9 [V]. Thus, it is possible to set with good control and high accuracy.
【0108】これに依り、ツェナーダイオードとCMO
S30とをほぼ1つの素子面積で形成し、CMOS30
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するpn接合を有するツェ
ナーダイオードのツェナー接合耐圧を4から9[V]程
度の範囲で制御良く且つ高精度に設定することができる
ようになるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
Of the Zener diode having a pn junction having a good junction profile in a state in which the influence on the electric characteristics of the pn junction is sufficiently reduced with high precision in a range of 4 to 9 [V] with good control and high accuracy. This has the effect of enabling setting.
【0109】続いて、第3実施形態の半導体装置40
(CMOS30)の製造方法を説明する。Subsequently, the semiconductor device 40 of the third embodiment
(CMOS 30) will be described.
【0110】図7(a)〜(e)は、図6のCMOS3
0のプロセスシーケンスを説明するための工程図であ
る。FIGS. 7A to 7E show the CMOS 3 shown in FIG.
FIG. 7 is a process chart for describing a process sequence of No. 0;
【0111】第1に、図7(a)に示すように、1.0
E+13から1.0E+15[atoms/cm2]の
範囲のイオンドーズ量の不純物p+をイオン注入してn
形半導体基板19の表面近傍にp形を有するpウェル領
域18をNMOS10側に形成する工程、又は所定のイ
オンドーズ量の不純物n+をイオン注入してn形半導体
基板19の表面近傍にn形を有するnウェル領域28を
PMOS20側に形成する工程を実行する。First, as shown in FIG.
Impurity p + having an ion dose in the range of E + 13 to 1.0E + 15 [atoms / cm @ 2] is ion-implanted into n.
Forming a p-well region 18 having a p-type near the surface of the n-type semiconductor substrate 19 on the NMOS 10 side, or ion-implanting a predetermined ion dose of an impurity n + into the n-type semiconductor substrate 19 near the surface. Of forming an n-well region 28 having the following structure on the PMOS 20 side is performed.
【0112】第2に、図7(b)に示すように、第1工
程に続いて、pウェル領域18上及びnウェル領域28
上に素子分離層32を形成する工程と、ゲート閾値電圧
Vthを設定するためのチャネルドープを素子分離層32
を介して実行してドレイン領域12及びソース領域14
間のpウェル領域18の表面近傍内にnチャネルパワー
MOS FET10側のゲート領域を形成し、ゲート閾
値電圧Vthを設定するためのチャネルドープを素子分離
層32を介して実行してドレイン領域22及びソース領
域24間のnウェル領域28の表面近傍内にPMOS2
0側のゲート領域を形成する工程と、ゲート領域上に素
子分離層32を介してNMOS10側及びPMOS20
側のゲート電極を形成する工程を実行する。Second, as shown in FIG. 7B, following the first step, the p-well region 18 and the n-well region 28
Forming an element isolation layer 32 thereon; and performing channel doping for setting a gate threshold voltage Vth on the element isolation layer 32.
Through the drain region 12 and the source region 14
A gate region on the side of the n-channel power MOS FET 10 is formed in the vicinity of the surface of the p-well region 18 therebetween, and channel doping for setting the gate threshold voltage Vth is performed via the element isolation layer 32 to form the drain region 22 and PMOS2 is located in the vicinity of the surface of n-well region 28 between source regions 24.
Forming a gate region on the side of the NMOS 10 and the PMOS 20 via the element isolation layer 32 on the gate region.
The step of forming the side gate electrode.
【0113】第3に、図7(c)に示すように、第2工
程に続いて、p形を有するドレイン領域22及びソース
領域24をnウェル領域28に形成して、又はn形を有
するドレイン領域12及びソース領域14をpウェル領
域18に形成して、NMOS10側又はPMOS20側
の少なくとも何れかにツェナーダイオードを形成する工
程を実行する。Third, as shown in FIG. 7C, after the second step, the drain region 22 and the source region 24 having the p-type are formed in the n-well region 28 or have the n-type. A step of forming the drain region 12 and the source region 14 in the p-well region 18 and forming a Zener diode on at least one of the NMOS 10 and the PMOS 20 is performed.
【0114】第4に、図7(d)に示すように、第3工
程に続いて、n形半導体基板19の表面上にキャリアの
活性化及びゲート耐圧の確保のための絶縁層11,21
を形成し、NMOS10側におけるドレイン電極13
A、ソース電極13B及びアノード電極13Cを形成す
るためのコンタクト孔を各々形成し、PMOS20側の
ドレイン電極23A、ソース電極23B及びカソード電
極23Cを形成するためのコンタクト孔を各々形成する
工程と、各コンタクト孔を介して、NMOS10側にお
けるドレイン電極13A、ソース電極13B及びアノー
ド電極13Cを形成し、各コンタクト孔を介して、PM
OS20側におけるドレイン電極23A、ソース電極2
3B及びカソード電極23Cを形成する工程を実行す
る。Fourth, as shown in FIG. 7D, following the third step, insulating layers 11 and 21 for activating carriers and securing gate breakdown voltage are formed on the surface of the n-type semiconductor substrate 19.
Is formed, and the drain electrode 13 on the NMOS 10 side is formed.
A, forming contact holes for forming the source electrode 13B and the anode electrode 13C, and forming contact holes for forming the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C on the PMOS 20 side; A drain electrode 13A, a source electrode 13B, and an anode electrode 13C on the NMOS 10 side are formed through the contact holes, and PM is formed through each contact hole.
The drain electrode 23A and the source electrode 2 on the OS20 side
The step of forming 3B and the cathode electrode 23C is performed.
【0115】第5に、図7(e)に示すように、第4工
程に続いて、NMOS10のドレイン電極13A、ソー
ス電極13B及びアノード電極13Cを除く絶縁層11
上に保護層としてのオーバーコート層17を形成し、P
MOS20のドレイン電極23A、ソース電極23B及
びカソード電極23Cを除く絶縁層21上に保護層とし
てのオーバーコート層27を形成する工程を実行する。Fifth, as shown in FIG. 7E, following the fourth step, the insulating layer 11 excluding the drain electrode 13A, the source electrode 13B and the anode electrode 13C of the NMOS 10 is formed.
An overcoat layer 17 as a protective layer is formed on the
A step of forming an overcoat layer 27 as a protective layer on the insulating layer 21 excluding the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C of the MOS 20 is performed.
【0116】これに依り、第3実施形態の半導体装置4
0を作製することができる。Accordingly, the semiconductor device 4 of the third embodiment
0 can be produced.
【0117】[0117]
【発明の効果】請求項1に記載の発明に依れば、MOS
トランジスタとツェナーダイオードとをほぼ1つのMO
Sトランジスタ素子面積で形成すると共に、ウェル領域
の第1の導電型を有する不純物の濃度を制御することに
依り、MOSトランジスタのソース/ドレイン領域の第
2の導電型を有する不純物の濃度の電気諸特性への影響
を十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御することができるように
なるといった効果を奏する。According to the first aspect of the present invention, the MOS
Transistor and Zener diode are almost one MO
By controlling the concentration of the impurity having the first conductivity type in the well region and controlling the concentration of the impurity having the second conductivity type in the source / drain region of the MOS transistor, the electrical characteristics of the impurity having the second conductivity type are formed in the S transistor element area. This has the effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value while the influence on the characteristics is sufficiently reduced.
【0118】具体的には、MOSトランジスタのドレイ
ン抵抗、ON抵抗、閾値電圧、相互コンダクタンス等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをMOSトランジスタの素子構造内に形成す
ることができ、デバイス面積の有効利用を図ることがで
きるようになるといった効果を奏する。Specifically, the Zener junction breakdown voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the MOS transistor is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the MOS transistor, and the effect of effectively utilizing the device area can be obtained.
【0119】請求項2に記載の発明に依れば、ウェル領
域をカソード領域としドレイン/ソース領域をアノード
領域として用いて形成されたツェナーダイオードとMO
Sトランジスタとをほぼ1つのMOSトランジスタ素子
面積で形成すると共に、ウェル領域の第1の導電型を有
する不純物の濃度を制御することに依り、MOSトラン
ジスタのソース/ドレイン領域の第2の導電型を有する
不純物の濃度の電気諸特性への影響を十分に低減した状
態でツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御することができるようになるといった効果を
奏する。According to the second aspect of the present invention, a Zener diode and an MO formed using a well region as a cathode region and a drain / source region as an anode region are provided.
The S transistor and the MOS transistor are formed with substantially one MOS transistor element area, and the second conductivity type of the source / drain region of the MOS transistor is controlled by controlling the concentration of the impurity having the first conductivity type in the well region. The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of the impurity concentration on the electrical characteristics is sufficiently reduced is exhibited.
【0120】具体的には、MOSトランジスタのドレイ
ン抵抗、ON抵抗、閾値電圧、相互コンダクタンス等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをMOSトランジスタの素子構造内に形成す
ることができ、デバイス面積の有効利用を図ることがで
きるようになるといった効果を奏する。More specifically, the Zener junction breakdown voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the MOS transistor is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the MOS transistor, so that the device area can be effectively used.
【0121】請求項3に記載の発明に依れば、ウェル領
域をアノード領域としドレイン/ソース領域をカソード
領域として用いて形成されたツェナーダイオードとMO
Sトランジスタとをほぼ1つのMOSトランジスタ素子
面積で形成すると共に、ウェル領域の第1の導電型を有
する不純物の濃度を制御することに依り、MOSトラン
ジスタのソース/ドレイン領域の第2の導電型を有する
不純物の濃度の電気諸特性への影響を十分に低減した状
態でツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御することができるようになるといった効果を
奏する。According to the third aspect of the present invention, a Zener diode and an MO formed using a well region as an anode region and a drain / source region as a cathode region are formed.
The S transistor and the MOS transistor are formed with substantially one MOS transistor element area, and the second conductivity type of the source / drain region of the MOS transistor is controlled by controlling the concentration of the impurity having the first conductivity type in the well region. The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of the impurity concentration on the electrical characteristics is sufficiently reduced is exhibited.
【0122】具体的には、MOSトランジスタのドレイ
ン抵抗、ON抵抗、閾値電圧、相互コンダクタンス等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをMOSトランジスタの素子構造内に形成す
ることができ、デバイス面積の有効利用を図ることがで
きるようになるといった効果を奏する。Specifically, the Zener diode withstand voltage is controlled to a desired voltage value in a state in which the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the MOS transistor is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the MOS transistor, so that the device area can be effectively used.
【0123】請求項4に記載の発明に依れば、pウェル
領域をアノード領域として用いて形成されたツェナーダ
イオードとnチャネルMOS FETとをほぼ1つのn
チャネルMOS FET素子面積で形成すると共に、p
ウェル領域のp形不純物濃度p+を制御することに依
り、nチャネルMOS FETのソース/ドレイン領域
のn形不純物の濃度n+の電気諸特性への影響を十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御することができるようになるとい
った効果を奏する。According to the fourth aspect of the present invention, a Zener diode formed using a p-well region as an anode region and an n-channel MOS FET are substantially one n-channel MOS FET.
Channel MOS FET element area and p
By controlling the p-type impurity concentration p + in the well region, the effect of the concentration n + of the n-type impurity in the source / drain region of the n-channel MOS FET on the electrical characteristics is sufficiently reduced in a state where the effect is reduced sufficiently. There is an effect that the Zener junction breakdown voltage can be controlled to a desired voltage value.
【0124】具体的には、nチャネルMOS FETの
ドレイン抵抗、ON抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをnチャネルMOS FETの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。More specifically, the Zener junction withstand voltage of the Zener diode is set to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the n-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, so that the effect of effectively utilizing the device area can be achieved.
【0125】請求項5に記載の発明に依れば、pウェル
領域をアノード領域としドレイン/ソース領域をカソー
ド領域として用いて形成されたツェナーダイオードとn
チャネルMOS FETとをほぼ1つのnチャネルMO
S FET素子面積で形成すると共に、pウェル領域の
p形不純物濃度p+を制御することに依り、nチャネル
MOS FETのソース/ドレイン領域のn形不純物の
濃度n+の電気諸特性への影響を十分に低減した状態で
ツェナーダイオードのツェナー接合耐圧を所望の電圧値
に制御することができるようになるといった効果を奏す
る。According to the fifth aspect of the present invention, a Zener diode and an n-type diode formed using a p-well region as an anode region and a drain / source region as a cathode region are formed.
Channel MOS FET and almost one n-channel MO
The influence of the concentration n + of the n-type impurity in the source / drain region of the n-channel MOS FET on the electric characteristics by forming the SFET element area and controlling the p-type impurity concentration p + in the p-well region. In this state, the Zener diode breakdown voltage can be controlled to a desired voltage value in a state where is sufficiently reduced.
【0126】具体的には、nチャネルMOS FETの
ドレイン抵抗、ON抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをnチャネルMOS FETの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。Specifically, the Zener diode withstand voltage is set to a desired voltage value in a state where the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the n-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, so that the effect of effectively utilizing the device area can be achieved.
【0127】請求項6に記載の発明に依れば、nウェル
領域をカソード領域として用いて形成されたツェナーダ
イオードとpチャネルMOS FETとをほぼ1つのp
チャネルMOS FET素子面積で形成すると共に、n
ウェル領域のn形不純物濃度を制御することに依り、p
チャネルMOS FETのソース/ドレイン領域のp形
不純物の濃度p+の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御することができるようになるといった効
果を奏する。According to the sixth aspect of the present invention, a Zener diode formed using an n-well region as a cathode region and a p-channel MOS FET are substantially connected to one p-channel MOS FET.
A channel MOS FET is formed with an element area and n
By controlling the n-type impurity concentration in the well region, p
With the effect that the concentration p + of the p-type impurity in the source / drain region of the channel MOS FET on the electrical characteristics is sufficiently reduced, the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value. This has the effect.
【0128】具体的には、pチャネルMOS FETの
ドレイン抵抗、ON抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをpチャネルMOS FETの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。Specifically, the zener junction withstand voltage of the zener diode is set to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the p-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction withstand voltage can be formed in the element structure of the p-channel MOS FET, so that the device area can be effectively used.
【0129】請求項7に記載の発明に依れば、nウェル
領域をカソード領域としドレイン/ソース領域をアノー
ド領域として用いて形成されたツェナーダイオードとp
チャネルMOS FETとをほぼ1つのpチャネルMO
S FET素子面積で形成すると共に、nウェル領域の
n形不純物濃度を制御することに依り、pチャネルMO
S FETのソース/ドレイン領域のp形不純物の濃度
p+の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御することができるようになるといった効果を奏する。According to the seventh aspect of the present invention, a Zener diode formed using an n-well region as a cathode region and a drain / source region as an anode region, and a p-type Zener diode.
Channel MOS FET and almost one p-channel MO
By forming the SFET element area and controlling the n-type impurity concentration of the n-well region, the p-channel MO
It is possible to control the Zener diode breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the p-type impurity concentration p + of the source / drain region of the SFET on the electrical characteristics is sufficiently reduced. It works.
【0130】具体的には、pチャネルMOS FETの
ドレイン抵抗、ON抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをpチャネルMOS FETの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。More specifically, the zener junction withstand voltage of the Zener diode is reduced to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the p-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction withstand voltage can be formed in the element structure of the p-channel MOS FET, so that the device area can be effectively used.
【0131】請求項8に記載の発明に依れば、nチャネ
ルMOS FETにおいて、pウェル領域をアノード領
域として用いて形成されたツェナーダイオードとnチャ
ネルMOS FETとをほぼ1つのnチャネルMOS
FET素子面積で形成すると共に、pウェル領域のp形
不純物濃度p+を制御することに依り、nチャネルMO
S FETのソース/ドレイン領域のn形不純物n+の
濃度の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御することができるようになるといった効果を奏する。
具体的には、nチャネルMOS FETのドレイン抵
抗、ON抵抗、閾値電圧、相互コンダクタンス等の電気
諸特性への影響を十分に低減した状態でツェナーダイオ
ードのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをnチャネルMOS FETの素子構造内に形成
することができ、デバイス面積の有効利用を図ることが
できるようになるといった効果を奏する。According to the present invention, in the n-channel MOS FET, the Zener diode formed using the p-well region as the anode region and the n-channel MOS FET are substantially one n-channel MOS FET.
An n-channel MO is formed by controlling the p-type impurity concentration p + in the p-well region while forming the n-channel MO.
It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the concentration of the n-type impurity n + in the source / drain regions of the SFET on the electrical characteristics is sufficiently reduced. It works.
Specifically, the Zener diode withstand voltage is controlled to a desired voltage value in a state where the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the n-channel MOS FET is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, so that the effect of effectively utilizing the device area can be achieved.
【0132】同様の主旨で、pチャネルMOS FET
において、nウェル領域をカソード領域として用いて形
成されたツェナーダイオードとpチャネルMOS FE
Tとをほぼ1つのpチャネルMOS FET素子面積で
形成すると共に、nウェル領域のn形不純物濃度n+を
制御することに依り、pチャネルMOS FETのソー
ス/ドレイン領域22のp形不純物の濃度p+の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御することが
できるようになるといった効果を奏する。具体的には、
pチャネルMOS FETのドレイン抵抗、ON抵抗、
閾値電圧、相互コンダクタンス等の電気諸特性への影響
を十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御すると共に、このような
ツェナー接合耐圧を有するツェナーダイオードをpチャ
ネルMOS FETの素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。For the same purpose, p-channel MOS FET
, A Zener diode formed using an n-well region as a cathode region and a p-channel MOS FE
By forming T with substantially one p-channel MOS FET element area and controlling the n-type impurity concentration n + in the n-well region, the p-type impurity concentration in the source / drain region 22 of the p-channel MOS FET is controlled. The effect that the Zener diode withstand voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of p + on various electrical characteristics is sufficiently reduced is exhibited. In particular,
The drain resistance and ON resistance of the p-channel MOS FET,
Controlling the Zener diode breakdown voltage of the Zener diode to a desired voltage value while sufficiently reducing the influence on the electrical characteristics such as the threshold voltage and the mutual conductance, etc. The device can be formed in the element structure of the FET, and an effect that the device area can be effectively used can be achieved.
【0133】これに依り、ツェナーダイオードとCMO
Sとをほぼ1つの素子面積で形成すると共に、CMOS
の電気諸特性への影響を十分に低減した状態でツェナー
ダイオードのツェナー接合耐圧を所望の電圧値に制御す
ることができるようになるといった効果を奏する。具体
的には、CMOSのドレイン抵抗、ON抵抗、閾値電
圧、相互コンダクタンス等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをCMOSの素
子構造内に形成することができ、デバイス面積の有効利
用を図ることができるようになるといった効果を奏す
る。According to this, the Zener diode and the CMO
S is formed with almost one element area, and CMOS
The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited. Specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the CMOS is sufficiently reduced. A Zener diode having such a Zener junction withstand voltage can be formed in a CMOS device structure, and an effect that a device area can be effectively used can be achieved.
【0134】請求項9に記載の発明に依れば、nチャネ
ルMOS FETにおいて、pウェル領域をアノード領
域としドレイン/ソース領域をカソード領域として用い
て形成されたツェナーダイオードとnチャネルMOS
FETとをほぼ1つのnチャネルMOS FET素子面
積で形成すると共に、pウェル領域のp形不純物濃度を
制御することに依り、nチャネルMOS FETのソー
ス/ドレイン領域のn形不純物の濃度の電気諸特性への
影響を十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を所望の電圧値に制御することができるよ
うになるといった効果を奏する。具体的には、nチャネ
ルMOS FETのドレイン抵抗、ON抵抗、閾値電
圧、相互コンダクタンス等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをnチャネルM
OSFETの素子構造内に形成することができ、デバイ
ス面積の有効利用を図ることができるようになるといっ
た効果を奏する。According to the ninth aspect of the present invention, in an n-channel MOS FET, a Zener diode formed using a p-well region as an anode region and a drain / source region as a cathode region, and an n-channel MOS FET.
The FET is formed with approximately one n-channel MOS FET element area, and by controlling the p-type impurity concentration in the p-well region, the electric characteristics of the n-type impurity concentration in the source / drain regions of the n-channel MOS FET are controlled. This has the effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value while the influence on the characteristics is sufficiently reduced. Specifically, the Zener diode withstand voltage is controlled to a desired voltage value in a state where the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the n-channel MOS FET is sufficiently reduced. In addition, a Zener diode having such a Zener junction breakdown voltage is connected to an n-channel M
It can be formed in the element structure of the OSFET, and has an effect that the device area can be effectively used.
【0135】同様の主旨で、pチャネルMOS FET
において、nウェル領域をカソード領域としドレイン/
ソース領域をアノード領域として用いて形成されたツェ
ナーダイオードとpチャネルMOS FETとをほぼ1
つのpチャネルMOS FET素子面積で形成すると共
に、nウェル領域のn形不純物濃度n+を制御すること
に依り、pチャネルMOS FETのソース/ドレイン
領域22のp形不純物の濃度p+の電気諸特性への影響
を十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御することができるように
なるといった効果を奏する。具体的には、pチャネルM
OS FETのドレイン抵抗、ON抵抗、閾値電圧、相
互コンダクタンス等の電気諸特性への影響を十分に低減
した状態でツェナーダイオードのツェナー接合耐圧を所
望の電圧値に制御すると共に、このようなツェナー接合
耐圧を有するツェナーダイオードをpチャネルMOS
FETの素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。For the same purpose, p-channel MOS FET
, The n-well region is used as a cathode region and the drain /
A Zener diode formed using a source region as an anode region and a p-channel MOS FET are substantially 1
By controlling the n-type impurity concentration n + in the n-well region while controlling the p-type MOS FET element area, the electric characteristics of the p-type impurity concentration p + in the source / drain region 22 of the p-channel MOS FET are controlled. This has the effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value while the influence on the characteristics is sufficiently reduced. Specifically, p-channel M
Controlling the Zener junction breakdown voltage of the Zener diode to a desired voltage value while sufficiently reducing the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the OS FET, and controlling such a Zener junction Zener diode with breakdown voltage is replaced with p-channel MOS
The device can be formed in the element structure of the FET, and an effect that the device area can be effectively used can be achieved.
【0136】これに依り、ツェナーダイオードとCMO
Sとをほぼ1つの素子面積で形成すると共に、CMOS
の電気諸特性への影響を十分に低減した状態でツェナー
ダイオードのツェナー接合耐圧を所望の電圧値に制御す
ることができるようになるといった効果を奏する。具体
的には、CMOSのドレイン抵抗、ON抵抗、閾値電
圧、相互コンダクタンス等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをCMOSの素
子構造内に形成することができ、デバイス面積の有効利
用を図ることができるようになるといった効果を奏す
る。According to this, the Zener diode and the CMO
S is formed with almost one element area, and CMOS
The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited. Specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the CMOS is sufficiently reduced. A Zener diode having such a Zener junction withstand voltage can be formed in a CMOS device structure, and an effect that a device area can be effectively used can be achieved.
【0137】請求項10に記載の発明に依れば、請求項
1から9のいずれか一項に記載の効果に加えて、nチャ
ネルMOS FETにおいて、pウェル領域をアノード
領域として用いて形成されたツェナーダイオードとnチ
ャネルMOS FETとをほぼ1つのnチャネルMOS
FET素子面積で形成し、制御性に富み高精度の注入
濃度プロファイルが得られるイオン注入制御技術を流用
してpウェル領域作製の際にp形不純物濃度p+を制御
することに依り、pウェル領域−ドレイン/ソース領域
間に良好な接合プロファイルを有するpn接合を有する
ツェナーダイオードを形成し、nチャネルMOS FE
Tのソース/ドレイン領域のn形不純物の濃度n+の電
気諸特性への影響を高精度で十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。具体的には、nチャネルMOS
FETのドレイン抵抗、ON抵抗、閾値電圧、相互コン
ダクタンス等の電気諸特性への影響を高精度で十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御良く且つ高精度に設定し、このよう
なツェナー接合耐圧を有するツェナーダイオードをnチ
ャネルMOS FETの素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to the tenth aspect of the present invention, in addition to the effect of any one of the first to ninth aspects, in an n-channel MOS FET, the n-channel MOS FET is formed using a p-well region as an anode region. The Zener diode and the n-channel MOS FET to almost one n-channel MOS
By controlling the p-type impurity concentration p + during the production of the p-well region by utilizing the ion implantation control technology formed with the FET element area and providing a highly controllable and highly accurate implantation concentration profile, the p-well A Zener diode having a pn junction having a good junction profile between the region and the drain / source region is formed, and an n-channel MOS FE
The Zener diode breakdown voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the influence of the n-type impurity concentration n + of the T source / drain region on the electrical characteristics is sufficiently reduced with high accuracy. The effect that it becomes possible to do it is produced. Specifically, an n-channel MOS
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good control and high accuracy while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the FET is sufficiently reduced with high accuracy. However, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, and the effect of effectively utilizing the device area can be achieved.
【0138】同様の主旨で、pチャネルMOS FET
において、nウェル領域をカソード領域として用いて形
成されたツェナーダイオードとpチャネルMOS FE
Tとをほぼ1つのpチャネルMOS FET素子面積で
形成し、制御性に富み高精度の注入濃度プロファイルが
得られるイオン注入制御技術を流用してnウェル領域作
製の際にn形不純物濃度n+を制御することに依り、n
ウェル領域−ドレイン/ソース領域間に良好な接合プロ
ファイルを有するpn接合を有するツェナーダイオード
を形成し、pチャネルMOS FETのソース/ドレイ
ン領域のp形不純物の濃度p+の電気諸特性への影響を
高精度で十分に低減した状態でツェナーダイオードのツ
ェナー接合耐圧を所望の電圧値に制御良く且つ高精度に
設定することができるようになるといった効果を奏す
る。具体的には、pチャネルMOSFETのドレイン抵
抗、ON抵抗、閾値電圧、相互コンダクタンス等の電気
諸特性への影響を高精度で十分に低減した状態でツェナ
ーダイオードのツェナー接合耐圧を所望の電圧値に制御
良く且つ高精度に設定し、このようなツェナー接合耐圧
を有するツェナーダイオードをpチャネルMOS FE
Tの素子構造内に形成することができ、デバイス面積の
有効利用を図ることができるようになるといった効果を
奏する。For the same purpose, p-channel MOS FET
, A Zener diode formed using an n-well region as a cathode region and a p-channel MOS FE
T is formed with substantially one p-channel MOS FET element area, and an n-type impurity concentration n + is used for forming an n-well region by using an ion implantation control technique which is rich in controllability and provides a highly accurate implantation concentration profile. By controlling n
By forming a Zener diode having a pn junction having a good junction profile between the well region and the drain / source region, the influence of the concentration p + of the p-type impurity in the source / drain region of the p-channel MOS FET on the electrical characteristics is reduced. With a sufficiently reduced state with high accuracy, it is possible to set the Zener diode breakdown voltage of the Zener diode to a desired voltage value with good control and high accuracy. Specifically, the zener junction breakdown voltage of the zener diode is set to a desired voltage value while the effects on the electric characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the p-channel MOSFET are sufficiently reduced with high accuracy. A Zener diode that is set with good control and high accuracy and has such a Zener junction withstand voltage is a p-channel MOS FE
It can be formed in the element structure of T, and has an effect that the device area can be effectively used.
【0139】これに依り、ツェナーダイオードとCMO
Sとをほぼ1つの素子面積で形成し、CMOSの電気諸
特性への影響を高精度で十分に低減した状態で良好な接
合プロファイルを有するpn接合を有するツェナーダイ
オードのツェナー接合耐圧を所望の電圧値に制御良く且
つ高精度に設定することができるようになるといった効
果を奏する。具体的には、CMOSのドレイン抵抗、O
N抵抗、閾値電圧、相互コンダクタンス等の電気諸特性
への影響を高精度で十分に低減した状態で良好な接合プ
ロファイルを有するpn接合を有するツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御良く且つ高
精度に設定し、このようなツェナー接合耐圧を有するツ
ェナーダイオードをCMOSの素子構造内に形成するこ
とができ、デバイス面積の有効利用を図ることができる
ようになるといった効果を奏する。According to this, the Zener diode and the CMO
S is formed with almost one element area, and the Zener junction withstand voltage of a Zener diode having a pn junction having a good junction profile is sufficiently reduced with a high accuracy while the influence on the electrical characteristics of the CMOS is sufficiently reduced. There is an effect that the value can be set with good control and high accuracy. Specifically, the drain resistance of the CMOS, O
A good control of the Zener junction breakdown voltage of a Zener diode having a pn junction with a good junction profile to a desired voltage value while sufficiently reducing the effects on electrical characteristics such as N resistance, threshold voltage, and transconductance with high accuracy. In addition, it is possible to form a Zener diode having such a Zener junction withstand voltage set with high precision in the element structure of the CMOS, and to effectively utilize a device area.
【0140】請求項11に記載の発明に依れば、請求項
10に記載の効果に加えて、nチャネルMOS FET
において、pウェル領域をアノード領域として用いて形
成されたツェナーダイオードとnチャネルMOS FE
Tとをほぼ1つのnチャネルMOS FET素子面積で
形成し、制御性に富み高精度の注入濃度プロファイルが
得られるイオン注入制御技術を流用してpウェル領域作
製の際にp形不純物のイオンドーズ量を1.0E+13
から1.0E+15[atoms/cm2]の範囲に制
御することに依り、pウェル領域−ドレイン/ソース領
域間に良好な接合プロファイルを有するpn接合を有す
るツェナーダイオードを形成し、nチャネルMOS F
ETのソース/ドレイン領域のn形不純物の濃度n+の
電気諸特性への影響を高精度で十分に低減した状態でツ
ェナーダイオードのツェナー接合耐圧を4から9[V]
程度の範囲で制御良く且つ高精度に設定することができ
るようになるといった効果を奏する。具体的には、nチ
ャネルMOS FETのドレイン抵抗、ON抵抗、閾値
電圧、相互コンダクタンス等の電気諸特性への影響を高
精度で十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を4から9[V]程度の範囲で制御良く且
つ高精度に設定し、このようなツェナー接合耐圧を有す
るツェナーダイオードをnチャネルMOS FETの素
子構造内に形成することができ、デバイス面積の有効利
用を図ることができるようになるといった効果を奏す
る。According to the eleventh aspect of the present invention, in addition to the effect of the tenth aspect, an n-channel MOS FET
A Zener diode formed using a p-well region as an anode region and an n-channel MOS FE
T is formed with almost one n-channel MOS FET element area, and the ion dose of p-type impurities is used in forming a p-well region by using an ion implantation control technique which is rich in controllability and provides a highly accurate implantation concentration profile. 1.0E + 13
To a range of 1.0E + 15 [atoms / cm 2] to form a Zener diode having a pn junction having a good junction profile between the p-well region and the drain / source region, and to form an n-channel MOS FET.
With the effect of the concentration n + of the n-type impurity in the source / drain region of the ET on the electrical characteristics being sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode is 4 to 9 [V].
There is an effect that the control can be set with good control and high accuracy within the range of about. Specifically, the Zener diode breakdown voltage of the Zener diode is 4 to 9 [in a state where the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the n-channel MOS FET is sufficiently reduced with high accuracy. V], a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET with good control and high accuracy, and the device area can be effectively used. It has the effect of being able to do so.
【0141】同様の主旨で、pチャネルMOS FET
において、nウェル領域をカソード領域として用いて形
成されたツェナーダイオードとpチャネルMOS FE
Tとをほぼ1つのpチャネルMOS FET素子面積で
形成し、制御性に富み高精度の注入濃度プロファイルが
得られるイオン注入制御技術を流用してnウェル領域作
製の際にn形不純物のイオンドーズ量を1.0E+13
から1.0E+15[atoms/cm2]の範囲に制
御することに依り、nウェル領域−ドレイン/ソース領
域間に良好な接合プロファイルを有するpn接合を有す
るツェナーダイオードを形成し、pチャネルMOS F
ETのソース/ドレイン領域のp形不純物の濃度p+の
電気諸特性への影響を高精度で十分に低減した状態でツ
ェナーダイオードのツェナー接合耐圧を4から9[V]
程度の範囲で制御良く且つ高精度に設定することができ
るようになるといった効果を奏する。具体的には、pチ
ャネルMOS FETのドレイン抵抗、ON抵抗、閾値
電圧、相互コンダクタンス等の電気諸特性への影響を高
精度で十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を4から9[V]程度の範囲で制御良く且
つ高精度に設定し、このようなツェナー接合耐圧を有す
るツェナーダイオードをpチャネルMOSFETの素子
構造内に形成することができ、デバイス面積の有効利用
を図ることができるようになるといった効果を奏する。For the same purpose, p-channel MOS FET
, A Zener diode formed using an n-well region as a cathode region and a p-channel MOS FE
T is formed with substantially one p-channel MOS FET element area, and the ion dose of an n-type impurity is used in forming an n-well region by using an ion implantation control technique which is rich in controllability and provides a highly accurate implantation concentration profile. 1.0E + 13
To a range of 1.0E + 15 [atoms / cm 2] to form a Zener diode having a pn junction having a good junction profile between the n-well region and the drain / source region, and to form a p-channel MOS FET.
With the effect of the p-type impurity concentration p + in the source / drain regions of the ET on the electrical characteristics being sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode is 4 to 9 [V].
There is an effect that the control can be set with good control and high accuracy within the range of about. Specifically, the Zener diode breakdown voltage of the Zener diode is set to 4 to 9 in a state where the influence on the electric characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the p-channel MOS FET is sufficiently reduced with high accuracy. V], a Zener diode having such a Zener junction breakdown voltage can be formed within the element structure of the p-channel MOSFET with good control and high accuracy, and the device area can be effectively used. It has the effect of becoming
【0142】これに依り、ツェナーダイオードとCMO
Sとをほぼ1つの素子面積で形成し、CMOSの電気諸
特性への影響を高精度で十分に低減した状態で良好な接
合プロファイルを有するpn接合を有するツェナーダイ
オードのツェナー接合耐圧を4から9[V]程度の範囲
で制御良く且つ高精度に設定することができるようにな
るといった効果を奏する。具体的には、CMOSのドレ
イン抵抗、ON抵抗、閾値電圧、相互コンダクタンス等
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するpn接合を有するツェ
ナーダイオードのツェナー接合耐圧を4から9[V]程
度の範囲で制御良く且つ高精度に設定し、このようなツ
ェナー接合耐圧を有するツェナーダイオードをCMOS
の素子構造内に形成することができ、デバイス面積の有
効利用を図ることができるようになるといった効果を奏
する。According to this, the Zener diode and the CMO
S is formed with substantially one element area, and the Zener diode withstand voltage of a Zener diode having a pn junction having a good junction profile in a state where the influence on the electrical characteristics of the CMOS is sufficiently reduced with high precision is 4 to 9 There is an effect that the control can be set with good control and high accuracy in the range of about [V]. More specifically, the Zener of a Zener diode having a pn junction having a good junction profile in a state where the effects on various electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of CMOS are sufficiently reduced with high accuracy. The junction withstand voltage is set with good control and high accuracy in the range of about 4 to 9 [V], and a Zener diode having such a Zener junction withstand voltage is formed by CMOS
The device structure can be formed within the element structure, and the effect that the device area can be used effectively can be achieved.
【0143】請求項12に記載の発明に依れば、請求項
1,2,3,4,5,10から11のいずれか一項に記
載の効果と同様の効果を奏する。According to the twelfth aspect of the present invention, the same effect as any one of the first, second, third, fourth, fifth and tenth aspects is obtained.
【0144】請求項13に記載の発明に依れば、請求項
1,2,3,6,7,10から11のいずれか一項に記
載の効果と同様の効果を奏する。According to the thirteenth aspect of the present invention, the same effect as any one of the first, second, third, sixth, seventh and tenth aspects is obtained.
【0145】請求項14に記載の発明に依れば、請求項
1,2,3,8,9,10から11のいずれか一項に記
載の効果と同様の効果を奏する。According to the fourteenth aspect, the same effect as any one of the first, second, third, eighth, ninth and tenth aspects is obtained.
【図1】本発明の半導体装置にかかるnチャネルMOS
FET(NMOS)の一実施形態を説明するための素
子構造断面図である。FIG. 1 shows an n-channel MOS according to a semiconductor device of the present invention.
FIG. 2 is a sectional view of an element structure for explaining an embodiment of a FET (NMOS).
【図2】図1のnチャネルMOS FET(NMOS)
のプロセスシーケンスを説明するための工程図である。FIG. 2 is an n-channel MOS FET (NMOS) of FIG.
FIG. 5 is a process chart for describing the process sequence of FIG.
【図3】図1のNMOS,PMOS又はCMOSにおけ
るイオンドーズ量とツェナー電圧との関係を説明するた
めのグラフである。FIG. 3 is a graph for explaining a relationship between an ion dose and a Zener voltage in the NMOS, PMOS or CMOS of FIG. 1;
【図4】図4(a)は図1のnチャネルMOS FET
(NMOS)のイオンドーズ量とゲート閾値電圧との関
係を説明するためのグラフであり、図4(b)は図1の
pチャネルMOS FET(PMOS)のイオンドーズ
量とゲート閾値電圧との関係を説明するためのグラフで
ある。FIG. 4A is an n-channel MOS FET of FIG. 1;
FIG. 4B is a graph for explaining the relationship between the ion dose of (NMOS) and the gate threshold voltage. FIG. 4B is a graph showing the relationship between the ion dose and the gate threshold voltage of the p-channel MOS FET (PMOS) in FIG. 5 is a graph for explaining.
【図5】本発明の半導体装置にかかるpチャネルMOS
FET(PMOS)の一実施形態を説明するための素
子構造断面図である。FIG. 5 shows a p-channel MOS according to the semiconductor device of the present invention.
FIG. 2 is a sectional view of an element structure for explaining an embodiment of a FET (PMOS).
【図6】本発明の半導体装置にかかるCMOSの一実施
形態を説明するための素子構造断面図である。FIG. 6 is a sectional view of an element structure for explaining an embodiment of a CMOS according to the semiconductor device of the present invention.
【図7】図6のCMOSのプロセスシーケンスを説明す
るための工程図である。FIG. 7 is a process chart for describing a process sequence of the CMOS in FIG.
【図8】従来の半導体装置(NMOS)の一実施形態を
説明するための素子構造断面図である。FIG. 8 is a sectional view of an element structure for explaining an embodiment of a conventional semiconductor device (NMOS).
10 nチャネルMOS FET(NMOS) 11 絶縁層 12/14 ドレイン/ソース領域 13A ドレイン/ソース電極 13B ソース/ドレイン電極(カソード電極) 13C アノード電極 15 ゲート絶縁層 16 ゲート電極 17 オーバーコート層 18 pウェル領域 19 半導体基板(n形シリコン半導体基板) 20 pチャネルMOS FET(PMOS) 21 絶縁層 22/24 ドレイン/ソース領域 23A ドレイン/ソース電極 23B ソース/ドレイン電極(アノード電極) 23C カソード電極 25 ゲート絶縁層 26 ゲート電極 27 オーバーコート層 28 nウェル領域 30 CMOS 32 素子分離層 40 半導体装置 Reference Signs List 10 n-channel MOS FET (NMOS) 11 insulating layer 12/14 drain / source region 13A drain / source electrode 13B source / drain electrode (cathode electrode) 13C anode electrode 15 gate insulating layer 16 gate electrode 17 overcoat layer 18 p-well region Reference Signs List 19 semiconductor substrate (n-type silicon semiconductor substrate) 20 p-channel MOS FET (PMOS) 21 insulating layer 22/24 drain / source region 23A drain / source electrode 23B source / drain electrode (anode electrode) 23C cathode electrode 25 gate insulating layer 26 Gate electrode 27 overcoat layer 28 n-well region 30 CMOS 32 element isolation layer 40 semiconductor device
Claims (14)
導電型を有するウェル領域、ウェル領域に形成され第2
の導電型を有するドレイン領域及びソース領域、ウェル
領域上に形成されたゲート絶縁層、ドレイン領域及びソ
ース領域間のウェル領域の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層を介して形成され
たゲート電極を有する半導体装置において、 前記第1の導電型を有する不純物を所定量だけ前記ウェ
ル領域に導入してツェナー電圧を設定すると共に、当該
ウェル領域をカソード領域又はアノード領域として用い
て形成されたツェナーダイオードを有する、 ことを特徴とする半導体装置。A first conductivity type well region formed near a surface of the semiconductor substrate; a second conductivity type well region formed in the well region;
A drain region and a source region having a conductivity type of, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, and a gate insulating layer on the gate region. In a semiconductor device having a gate electrode formed through the first electrode, a Zener voltage is set by introducing a predetermined amount of impurities having the first conductivity type into the well region, and the well region is used as a cathode region or an anode region. A semiconductor device having a Zener diode formed by using the semiconductor device.
導電型を有するウェル領域、ウェル領域に形成され第2
の導電型を有するドレイン領域及びソース領域、ウェル
領域上に形成されたゲート絶縁層、ドレイン領域及びソ
ース領域間のウェル領域の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層を介して形成され
たゲート電極を有する半導体装置において、 前記第1の導電型を有する不純物を所定量だけ前記ウェ
ル領域に導入してツェナー電圧を設定すると共に、当該
ウェル領域をカソード領域として用い前記ドレイン/ソ
ース領域をアノード領域として用いて形成されたツェナ
ーダイオードを有する、 ことを特徴とする半導体装置。2. A well region formed in the vicinity of the surface of the semiconductor substrate and having a first conductivity type, and a second region formed in the well region.
A drain region and a source region having a conductivity type of, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, and a gate insulating layer on the gate region. A semiconductor device having a gate electrode formed therethrough, wherein a Zener voltage is set by introducing a predetermined amount of impurities having the first conductivity type into the well region, and the drain is formed by using the well region as a cathode region. / A semiconductor device having a Zener diode formed using a source region as an anode region.
導電型を有するウェル領域、ウェル領域に形成され第2
の導電型を有するドレイン領域及びソース領域、ウェル
領域上に形成されたゲート絶縁層、ドレイン領域及びソ
ース領域間のウェル領域の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層を介して形成され
たゲート電極を有する半導体装置において、 前記第1の導電型を有する不純物を所定量だけ前記ウェ
ル領域に導入してツェナー電圧を設定すると共に、当該
ウェル領域をアノード領域として用い前記ドレイン/ソ
ース領域をカソード領域として用いて形成されたツェナ
ーダイオードを有する、 ことを特徴とする半導体装置。3. A well region formed in the vicinity of the surface of the semiconductor substrate and having the first conductivity type, and a second region formed in the well region.
A drain region and a source region having a conductivity type of, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, and a gate insulating layer on the gate region. A semiconductor device having a gate electrode formed through the gate electrode, wherein a Zener voltage is set by introducing a predetermined amount of impurities having the first conductivity type into the well region, and the drain is formed by using the well region as an anode region. / A semiconductor device having a Zener diode formed using a source region as a cathode region.
有するpウェル領域、pウェル領域に形成されn形を有
するドレイン領域及びソース領域、pウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のpウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極を有するnチャネルMOS FETが形成されて成
る半導体装置において、 前記p形を有する不純物を所定量だけ前記pウェル領域
に導入してツェナー電圧を設定すると共に、当該pウェ
ル領域をアノード領域として用いて形成されたツェナー
ダイオードを有する、 ことを特徴とする半導体装置。4. A p-well region formed near the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, a gate insulating layer formed on the p-well region, and a drain A gate region formed in the vicinity of the surface of the p-well region between the region and the source region;
In a semiconductor device having an n-channel MOS FET having a gate electrode formed on a gate region with a gate insulating layer interposed therebetween, a Zener voltage is introduced by introducing a predetermined amount of the p-type impurity into the p-well region. And a Zener diode formed using the p-well region as an anode region.
有するpウェル領域、pウェル領域に形成されn形を有
するドレイン領域及びソース領域、pウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のpウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極、ドレイン領域に接続されたドレイン電極、ソース
領域に接続されたソース電極を有するnチャネルMOS
FETが形成されて成る半導体装置において、 前記p形を有する不純物を所定量だけ前記pウェル領域
に導入してツェナー電圧を設定すると共に、当該pウェ
ル領域をアノード領域として用いてアノード電極を形成
し、前記ドレイン/ソース領域をカソード領域として用
いて前記ドレイン/ソース電極と共通化してカソード電
極を形成したツェナーダイオードを有する、 ことを特徴とする半導体装置。5. A p-well region formed near the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, a gate insulating layer formed on the p-well region, and a drain A gate region formed in the vicinity of the surface of the p-well region between the region and the source region;
N-channel MOS having a gate electrode formed on a gate region via a gate insulating layer, a drain electrode connected to a drain region, and a source electrode connected to a source region
In a semiconductor device in which an FET is formed, a zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region, and an anode electrode is formed using the p-well region as an anode region. And a Zener diode having a cathode electrode formed in common with the drain / source electrode by using the drain / source region as a cathode region.
有するnウェル領域、nウェル領域に形成されp形を有
するドレイン領域及びソース領域、nウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のnウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極を有するpチャネルMOS FETが形成されて成
る半導体装置において、 前記n形を有する不純物を所定量だけ前記nウェル領域
に導入してツェナー電圧を設定すると共に、当該nウェ
ル領域をカソード電極として用いて形成されたツェナー
ダイオードを有する、 ことを特徴とする半導体装置。6. An n-well region having an n-type formed near a surface of a semiconductor substrate, a drain region and a source region having a p-type formed in the n-well region, a gate insulating layer formed on the n-well region, and a drain. A gate region formed in the vicinity of the surface of the n-well region between the region and the source region;
In a semiconductor device in which a p-channel MOS FET having a gate electrode formed on a gate region via a gate insulating layer is formed, a predetermined amount of the n-type impurity is introduced into the n-well region and a Zener voltage is applied. And a Zener diode formed using the n-well region as a cathode electrode.
有するnウェル領域、nウェル領域に形成されp形を有
するドレイン領域及びソース領域、nウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のnウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極、ドレイン領域に接続されたドレイン電極、ソース
領域に接続されたソース電極を有するpチャネルMOS
FETが形成されて成る半導体装置において、 前記n形を有する不純物を所定量だけ前記nウェル領域
に導入してツェナー電圧を設定すると共に、当該nウェ
ル領域をカソード領域として用いてカソード電極を形成
し、前記ドレイン/ソース領域をアノード領域として用
いて前記ドレイン/ソース電極と共通化してカソード電
極を形成したツェナーダイオードを有する、 ことを特徴とする半導体装置。7. An n-well region formed near the surface of the semiconductor substrate and having an n-type, a drain region and a source region formed in the n-well region and having a p-type, a gate insulating layer formed on the n-well region, and a drain A gate region formed in the vicinity of the surface of the n-well region between the region and the source region;
P-channel MOS having a gate electrode formed on a gate region via a gate insulating layer, a drain electrode connected to a drain region, and a source electrode connected to a source region
In a semiconductor device in which an FET is formed, a Zener voltage is set by introducing a predetermined amount of the n-type impurity into the n-well region, and a cathode electrode is formed using the n-well region as a cathode region. And a Zener diode having a cathode electrode formed in common with the drain / source electrode using the drain / source region as an anode region.
有するpウェル領域、pウェル領域に形成されn形を有
するドレイン領域及びソース領域、pウェル領域上に形
成され隣接素子との電気的絶縁を行うための素子分離
層、ドレイン領域及びソース領域間のpウェル領域の表
面近傍内に形成されたゲート領域、ゲート領域上に素子
分離層を介して形成されたゲート電極を有するnチャネ
ルMOSFETが形成され、半導体基板の表面近傍に形
成されn形を有するnウェル領域、nウェル領域に形成
されp形を有するドレイン領域及びソース領域、nウェ
ル領域上に形成され隣接素子との電気的絶縁を行うため
の素子分離層、ドレイン領域及びソース領域間のnウェ
ル領域の表面近傍内に形成されたゲート領域、ゲート領
域上に素子分離層を介して形成されたゲート電極を有す
るpチャネルMOS FETが形成されて成る半導体装
置において、 前記p形を有する不純物を所定量だけ前記pウェル領域
に導入してツェナー電圧を設定すると共に、当該pウェ
ル領域をアノード領域として用いて形成されたツェナー
ダイオード、又は前記n形を有する不純物を所定量だけ
前記nウェル領域に導入してツェナー電圧を設定すると
共に、当該nウェル領域をカソード電極として用いて形
成されたツェナーダイオードの少なくとも何れかを有す
る、ことを特徴とする半導体装置。8. A p-well region formed near the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, and formed on the p-well region and electrically connected to an adjacent element. An n-channel MOSFET having an element isolation layer for insulation, a gate region formed in the vicinity of the surface of the p-well region between the drain region and the source region, and a gate electrode formed on the gate region via the element isolation layer Is formed near the surface of the semiconductor substrate and has an n-type n-well region, a drain region and a source region having a p-type formed in the n-well region, and is formed on the n-well region and is electrically insulated from an adjacent element. , A gate region formed in the vicinity of the surface of the n-well region between the drain region and the source region, and an element isolation layer on the gate region. A p-channel MOS FET having a gate electrode formed as described above, wherein a zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region, and A zener diode formed using the region as an anode region, or a predetermined amount of the n-type impurity is introduced into the n-well region to set a Zener voltage, and formed using the n-well region as a cathode electrode. A semiconductor device comprising at least one of the above-mentioned Zener diodes.
有するpウェル領域、pウェル領域に形成されn形を有
するドレイン領域及びソース領域、pウェル領域上に形
成され隣接素子との電気的絶縁を行うための素子分離
層、ドレイン領域及びソース領域間のpウェル領域の表
面近傍内に形成されたゲート領域、ゲート領域上に素子
分離層を介して形成されたゲート電極を有するnチャネ
ルMOSFETが形成され、半導体基板の表面近傍に形
成されn形を有するnウェル領域、nウェル領域に形成
されp形を有するドレイン領域及びソース領域、nウェ
ル領域上に形成され隣接素子との電気的絶縁を行うため
の素子分離層、ドレイン領域及びソース領域間のnウェ
ル領域の表面近傍内に形成されたゲート領域、ゲート領
域上に素子分離層を介して形成されたゲート電極を有す
るpチャネルMOS FETが形成されて成る半導体装
置において、 前記p形を有する不純物を所定量だけ前記pウェル領域
に導入してツェナー電圧を設定すると共に、当該pウェ
ル領域をアノード領域として用いてアノード電極を形成
し、前記ドレイン/ソース領域をカソード領域として用
いて前記ドレイン/ソース電極と共通化してカソード電
極を形成したツェナーダイオード、又は前記n形を有す
る不純物を所定量だけ前記nウェル領域に導入してツェ
ナー電圧を設定すると共に、当該nウェル領域をカソー
ド電極として用いて形成されたツェナーダイオードの少
なくとも何れかを有する、 ことを特徴とする半導体装置。9. A p-well region formed in the vicinity of the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, and formed on the p-well region and electrically connected to an adjacent element. An n-channel MOSFET having an element isolation layer for insulation, a gate region formed in the vicinity of the surface of the p-well region between the drain region and the source region, and a gate electrode formed on the gate region via the element isolation layer Is formed near the surface of the semiconductor substrate and has an n-type n-well region, a drain region and a source region having a p-type formed in the n-well region, and is formed on the n-well region and is electrically insulated from an adjacent element. , A gate region formed in the vicinity of the surface of the n-well region between the drain region and the source region, and an element isolation layer on the gate region. A p-channel MOS FET having a gate electrode formed as described above, wherein a zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region, and A zener diode in which an anode electrode is formed by using the region as an anode region, and a cathode electrode is formed in common with the drain / source electrode by using the drain / source region as a cathode region; A semiconductor device having at least one of a Zener diode formed by introducing a fixed amount into the n-well region to set a zener voltage and using the n-well region as a cathode electrode.
ル領域に所定量だけ前記不純物がイオン注入されて前記
ツェナー電圧が設定される、 ことを特徴とする請求項1から9のいずれか一項に記載
の半導体装置。10. The Zener diode according to claim 1, wherein the impurity is ion-implanted by a predetermined amount into the well region, and the Zener voltage is set. Semiconductor device.
オンドーズ量は、1.0E+13から1.0E+15
[atoms/cm2]の範囲で設定されている、 ことを特徴とする請求項10に記載の半導体装置。11. An ion dose of the impurity implanted is 1.0E + 13 to 1.0E + 15.
The semiconductor device according to claim 10, wherein the value is set in a range of [atoms / cm 2].
物をイオン注入して前記半導体基板の表面近傍にp形を
有する前記pウェル領域を形成する工程と、 前記pウェル領域上に前記ゲート絶縁層を形成する工程
と、 ゲート閾値電圧を設定するためのチャネルドープを前記
ゲート絶縁層を介して実行して前記ドレイン領域及び前
記ソース領域間の前記pウェル領域の表面近傍内に前記
ゲート領域を形成する工程と、 前ゲート領域上に前記ゲート絶縁層を介して前記ゲート
電極を形成する工程と、 n形を有する前記ドレイン領域及び前記ソース領域を前
記pウェル領域に形成して前記ツェナーダイオードを形
成する工程と、 前記半導体基板の表面上にキャリアの活性化及びゲート
耐圧の確保のための絶縁層を形成すると共に、前記ドレ
イン電極、前記ソース電極及び前記アノード電極を形成
するためのコンタクト孔を各々形成する工程と、 前記各コンタクト孔を介して、前記ドレイン電極、前記
ソース電極及び前記アノード電極を形成する工程と、 前記ドレイン電極、前記ソース電極及び前記アノード電
極を除く前記絶縁層上に保護層としてのオーバーコート
層を形成する工程を有する、 ことを特徴とする請求項1,2,3,4,5,10から
11のいずれか一項に記載の半導体装置の製造方法。12. A step of forming the p-well region having a p-type near the surface of the semiconductor substrate by ion-implanting the impurity having the predetermined ion dose, and forming the gate insulating layer on the p-well region. Forming a gate region in the vicinity of the surface of the p-well region between the drain region and the source region by performing channel doping for setting a gate threshold voltage through the gate insulating layer. Forming the gate electrode on the front gate region via the gate insulating layer; forming the drain region and the source region having n-type in the p-well region to form the Zener diode Forming an insulating layer on the surface of the semiconductor substrate for activating carriers and securing a gate withstand voltage; Forming each of the contact holes for forming the source electrode and the anode electrode; forming the drain electrode, the source electrode, and the anode electrode through the contact holes; And forming an overcoat layer as a protective layer on the insulating layer except for the source electrode and the anode electrode. A method for manufacturing the semiconductor device according to claim 1.
物をイオン注入して前記半導体基板の表面近傍にn形を
有する前記nウェル領域を形成する工程と、 前記nウェル領域上に前記ゲート絶縁層を形成する工程
と、 ゲート閾値電圧を設定するためのチャネルドープを前記
ゲート絶縁層を介して実行して前記ドレイン領域及び前
記ソース領域間の前記nウェル領域の表面近傍内に前記
ゲート領域を形成する工程と、 前ゲート領域上に前記ゲート絶縁層を介して前記ゲート
電極を形成する工程と、 p形を有する前記ドレイン領域及び前記ソース領域を前
記nウェル領域に形成して前記ツェナーダイオードを形
成する工程と、 前記半導体基板の表面上にキャリアの活性化及びゲート
耐圧の確保のための絶縁層を形成すると共に、前記ドレ
イン電極、前記ソース電極及び前記カソード電極を形成
するためのコンタクト孔を各々形成する工程と、 前記各コンタクト孔を介して、前記ドレイン電極、前記
ソース電極及び前記カソード電極を形成する工程と、 前記ドレイン電極、前記ソース電極及び前記カソード電
極を除く前記絶縁層上に保護層としてのオーバーコート
層を形成する工程を有する、 ことを特徴とする請求項1,2,3,6,7,10から
11のいずれか一項に記載の半導体装置の製造方法。13. A step of forming the n-well region having an n-type near the surface of the semiconductor substrate by ion-implanting the impurity at the predetermined ion dose amount, and forming the gate insulating layer on the n-well region. Forming a gate region in the vicinity of the surface of the n-well region between the drain region and the source region by performing channel doping for setting a gate threshold voltage through the gate insulating layer. Forming the gate electrode on the previous gate region via the gate insulating layer; forming the drain region and the source region having p-type in the n-well region to form the Zener diode Forming an insulating layer on the surface of the semiconductor substrate for activating carriers and securing a gate withstand voltage; Forming a contact hole for forming the source electrode and the cathode electrode, forming the drain electrode, the source electrode, and the cathode electrode through the contact hole; And forming an overcoat layer as a protective layer on the insulating layer except for the source electrode and the cathode electrode. A method for manufacturing the semiconductor device according to claim 1.
物をイオン注入して前記半導体基板の表面近傍にp形を
有する前記pウェル領域を前記nチャネルMOS FE
T側に形成する工程、又は前記所定のイオンドーズ量の
前記不純物をイオン注入して前記半導体基板の表面近傍
にn形を有する前記nウェル領域を前記pチャネルMO
S FET側に形成する工程と、 前記pウェル領域上及び前記nウェル領域上に前記素子
分離層を形成する工程と、 ゲート閾値電圧を設定するためのチャネルドープを前記
素子分離層を介して実行して前記ドレイン領域及び前記
ソース領域間の前記pウェル領域の表面近傍内に前記n
チャネルパワーMOSFET側の前記ゲート領域を形成
し、ゲート閾値電圧を設定するためのチャネルドープを
前記素子分離層を介して実行して前記ドレイン領域及び
前記ソース領域間の前記nウェル領域の表面近傍内に前
記pチャネルMOS FET側の前記ゲート領域を形成
する工程と、 前ゲート領域上に前記素子分離層を介して前記nチャネ
ルMOS FET側及び前記pチャネルMOS FET
側の前記ゲート電極を形成する工程と、 p形を有する前記ドレイン領域及び前記ソース領域を前
記nウェル領域に形成して、又はn形を有する前記ドレ
イン領域及び前記ソース領域を前記pウェル領域に形成
して、前記nチャネルMOS FET側又は前記pチャ
ネルMOS FET側の少なくとも何れかに前記ツェナ
ーダイオードを形成する工程と、 前記半導体基板の表面上にキャリアの活性化及びゲート
耐圧の確保のための絶縁層を形成すると共に、前記nチ
ャネルMOS FET側における前記ドレイン電極、前
記ソース電極及び前記カソード電極を形成するためのコ
ンタクト孔を各々形成し、前記pチャネルMOS FE
T側の前記ドレイン電極、前記ソース電極及び前記カソ
ード電極を形成するためのコンタクト孔を各々形成する
工程と、 前記各コンタクト孔を介して、前記nチャネルMOS
FET側における前記ドレイン電極、前記ソース電極及
び前記カソード電極を形成し、前記各コンタクト孔を介
して、前記pチャネルMOS FET側における前記ド
レイン電極、前記ソース電極及び前記カソード電極を形
成する工程と、 前記nチャネルMOS FETの前記ドレイン電極、前
記ソース電極及び前記カソード電極を除く前記絶縁層上
に保護層としてのオーバーコート層を形成し、前記pチ
ャネルMOS FETの前記ドレイン電極、前記ソース
電極及び前記カソード電極を除く前記絶縁層上に保護層
としてのオーバーコート層を形成する工程を有する、 ことを特徴とする請求項1,2,3,8,9,10から
11のいずれか一項に記載の半導体装置の製造方法。14. An n-channel MOS FE in which a predetermined ion dose of the impurity is ion-implanted to form a p-type p-well region near a surface of the semiconductor substrate.
A step of forming the n-well region having an n-type near the surface of the semiconductor substrate by ion-implanting the impurity at the predetermined ion dose,
Forming on the SFET side, forming the device isolation layer on the p-well region and the n-well region, and performing channel doping for setting a gate threshold voltage through the device isolation layer The n region is located in the vicinity of the surface of the p well region between the drain region and the source region.
Forming the gate region on the channel power MOSFET side, and performing channel doping for setting a gate threshold voltage through the element isolation layer to form a gate dope in the vicinity of the surface of the n-well region between the drain region and the source region; Forming the gate region on the side of the p-channel MOS FET on the side of the n-channel MOSFET and the p-channel MOSFET on the front gate region via the element isolation layer.
Forming the p-type drain region and the source region in the n-well region, or forming the n-type drain region and the source region in the p-well region. Forming the Zener diode on at least one of the n-channel MOS FET side and the p-channel MOSFET side; and activating carriers on the surface of the semiconductor substrate and securing a gate breakdown voltage. Forming an insulating layer and forming contact holes for forming the drain electrode, the source electrode, and the cathode electrode on the n-channel MOS FET side, and forming the p-channel MOS FE;
Forming contact holes for forming the drain electrode, the source electrode, and the cathode electrode on the T side; and forming the n-channel MOS through the contact holes.
Forming the drain electrode, the source electrode, and the cathode electrode on the FET side, and forming the drain electrode, the source electrode, and the cathode electrode on the p-channel MOS FET side through the contact holes; An overcoat layer as a protective layer is formed on the insulating layer except for the drain electrode, the source electrode, and the cathode electrode of the n-channel MOS FET, and the drain electrode, the source electrode, and the The method according to claim 1, further comprising: forming an overcoat layer as a protective layer on the insulating layer except for a cathode electrode. 13. Of manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2534897A JPH10223895A (en) | 1997-02-07 | 1997-02-07 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2534897A JPH10223895A (en) | 1997-02-07 | 1997-02-07 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10223895A true JPH10223895A (en) | 1998-08-21 |
Family
ID=12163382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2534897A Withdrawn JPH10223895A (en) | 1997-02-07 | 1997-02-07 | Semiconductor device and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10223895A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100739861B1 (en) | 2005-07-19 | 2007-07-16 | 미쓰비시덴키 가부시키가이샤 | Zener diode |
-
1997
- 1997-02-07 JP JP2534897A patent/JPH10223895A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100739861B1 (en) | 2005-07-19 | 2007-07-16 | 미쓰비시덴키 가부시키가이샤 | Zener diode |
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Date | Code | Title | Description |
---|---|---|---|
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