JPH10223895A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

Info

Publication number
JPH10223895A
JPH10223895A JP2534897A JP2534897A JPH10223895A JP H10223895 A JPH10223895 A JP H10223895A JP 2534897 A JP2534897 A JP 2534897A JP 2534897 A JP2534897 A JP 2534897A JP H10223895 A JPH10223895 A JP H10223895A
Authority
JP
Japan
Prior art keywords
region
well region
drain
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2534897A
Other languages
Japanese (ja)
Inventor
Tatsuo Sunayama
竜男 砂山
Naoko Akiyama
尚子 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yazaki Corp
Original Assignee
Yazaki Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yazaki Corp filed Critical Yazaki Corp
Priority to JP2534897A priority Critical patent/JPH10223895A/en
Publication of JPH10223895A publication Critical patent/JPH10223895A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PROBLEM TO BE SOLVED: To control the Zener junction withstand voltage of a Zener diode to a desired voltage value by forming an MOS transistor and Zener diode at approximately one MOS transistor element area and controlling the concn. of a first conductivity type impurity in a well region. SOLUTION: A Zener diode formed, using a p-well region as an anode region, and NNOS 10 are formed at approximately one NMOS element area. Using the ion implanting technique capable of obtaining a highly controllable high- accuracy implanting concn. profile, the p-type impurity concn. p<+> is controllable at forming of the well region 18. In the condition that the influence on various electric characteristics of the NMOS 10 such as drain resistance, on-resistance, threshold voltage Vth, mutual conductance gm, etc., is reduced at a high accuracy, the junction withstand voltage of the Zener diode can be well controlled to a desired value and set at a high accuracy.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、半導体基板の表面近傍に形成
され第１の導電型を有するウェル領域、ウェル領域に形
成され第２の導電型を有するドレイン領域及びソース領
域、ウェル領域上に形成されたゲート絶縁層、ドレイン
領域及びソース領域間のウェル領域の表面近傍内に形成
されたゲート領域、ゲート領域上にゲート絶縁層を介し
て形成されたゲート電極を有するｎチャネルＭＯＳ Ｆ
ＥＴ、ｐチャネルＭＯＳ ＦＥＴ、又はこれらを用いた
ＣＭＯＳ等から成る半導体装置及びその製造方法に関す
る。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a well region formed near a surface of a semiconductor substrate and having a first conductivity type, and a second conductivity type formed in the well region. A drain region and a source region, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, formed on the gate region via the gate insulating layer N-channel MOS F having gate electrode
The present invention relates to a semiconductor device including an ET, a p-channel MOS FET, or a CMOS using the same, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】図８は、従来の半導体装置（ＮＭＯＳ）
の一実施形態を説明するための素子構造断面図である。FIG. 8 shows a conventional semiconductor device (NMOS).
FIG. 2 is a sectional view of an element structure for explaining one embodiment.

【０００３】従来この種の半導体装置としては、例え
ば、特開平１−１５５６６２号公報に示すようなものが
ある（図８参照）。As a conventional semiconductor device of this type, for example, there is one as shown in Japanese Patent Application Laid-Open No. 1-155662 (see FIG. 8).

【０００４】すなわち、従来の半導体装置９は、第１の
導電型（ｐ型）半導体基板７に、ソース領域６Ａあるい
はドレイン領域６Ｂをなす複数個の第２の導電型（ｎ
型）不純物領域が形成され、ソース領域６Ａあるいはド
レイン領域６Ｂ間の半導体基板７上にゲート絶縁膜２を
介してゲート電極５Ｃが形成され、ソース領域６Ａに隣
接し且つゲート電極５Ｃ下に延在しない第１の導電型
（ｐ型）不純物領域４Ａが形成され、第１の導電型（ｐ
型）不純物領域４Ａ及びソース領域６Ａ上にソース電極
５Ｂが形成され、ドレイン領域６Ｂ上にドレイン電極５
Ａが形成されたＭＯＳトランジスタにおいて、ドレイン
領域６Ｂに隣接し且つゲート電極５Ｃ下に延在しない第
２の導電型（ｐ型）不純物領域４Ｂが形成されてＭＯＳ
トランジスタを有して構成されていた。That is, in the conventional semiconductor device 9, a plurality of second conductivity type (n) forming a source region 6 A or a drain region 6 B are formed on a first conductivity type (p-type) semiconductor substrate 7.
(Type) An impurity region is formed, a gate electrode 5C is formed on the semiconductor substrate 7 between the source region 6A or the drain region 6B via the gate insulating film 2, and extends adjacent to the source region 6A and below the gate electrode 5C. A first conductivity type (p-type) impurity region 4A is formed, and the first conductivity type (p-type)
(Type) A source electrode 5B is formed on the impurity region 4A and the source region 6A, and the drain electrode 5B is formed on the drain region 6B.
In the MOS transistor in which A is formed, a second conductivity type (p-type) impurity region 4B which is adjacent to the drain region 6B and does not extend below the gate electrode 5C is formed.
It was configured with a transistor.

【０００５】則ち、ＭＯＳトランジスタのドレイン領域
６Ｂに隣接させて、ドレイン領域６Ｂと逆導電型の不純
物領域４Ｂを形成することに依り、ドレイン領域６Ｂと
不純物領域４ＢとのＰＮ接合部をツェナーダイオードの
ＰＮ接合として用いることが可能となり、ＭＯＳトラン
ジスタとツェナーダイオードとをほぼ１つの素子面積で
形成することができるようになるといった効果を奏する
ことが開示されている。In other words, by forming an impurity region 4B of the opposite conductivity type to the drain region 6B adjacent to the drain region 6B of the MOS transistor, a PN junction between the drain region 6B and the impurity region 4B is formed by a Zener diode. It is disclosed that the MOS transistor and the Zener diode can be formed with substantially one element area.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置９では、ツェナーダイオードのツ
ェナー接合耐圧が、第１の導電型（ｐ型）半導体基板７
にソース領域６Ａあるいはドレイン領域６Ｂをなす複数
個の第２の導電型（ｎ型）不純物領域を形成する際の第
２の導電型（ｎ型）不純物の濃度に基づいて一意的に決
定されてしまう結果、ツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御することが難しいという技
術的課題があった。However, in such a conventional semiconductor device 9, the Zener junction breakdown voltage of the Zener diode is reduced by the first conductivity type (p-type) semiconductor substrate 7.
Is uniquely determined based on the concentration of the second conductivity type (n-type) impurity when the plurality of second conductivity type (n-type) impurity regions forming the source region 6A or the drain region 6B are formed. As a result, there is a technical problem that it is difficult to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value.

【０００７】実際には、ソース領域６Ａあるいはドレイ
ン領域６Ｂとして第２の導電型（ｎ型）不純物領域を用
いる際の半導体物性の制約上、高濃度の第２の導電型
（ｎ型）不純物を用いて第２の導電型（ｎ型）不純物領
域を形成する必要がある結果、ツェナー接合耐圧が一意
的に低い電圧に決定されてしまい、更にこの低いツェナ
ー接合耐圧を所望の電圧値に制御することが難しいとい
う技術的課題があった。In practice, a high concentration of the second conductivity type (n-type) impurity is used due to the limitation of the physical properties of the semiconductor when the second conductivity type (n-type) impurity region is used as the source region 6A or the drain region 6B. As a result, it is necessary to form the second conductivity type (n-type) impurity region by using the same, so that the Zener junction breakdown voltage is uniquely determined to be a low voltage, and the low Zener junction breakdown voltage is further controlled to a desired voltage value. There was a technical problem that it was difficult.

【０００８】一方、ツェナー接合耐圧を所望の高い電圧
値に制御することを考えた場合、ソース領域６Ａあるい
はドレイン領域６Ｂをなす複数個の第２の導電型（ｎ
型）不純物領域を形成する際の第２の導電型（ｎ型）不
純物の濃度を低くする必要がある。しかしながら、第２
の導電型（ｎ型）不純物の濃度を低くすると、ソース領
域６Ａあるいはドレイン領域６Ｂにおける第２の導電型
（ｎ型）不純物の濃度も低くなる結果、ドレイン領域６
Ｂにおけるドレイン抵抗が大きくなってしまうという技
術的課題もあった。On the other hand, when considering the control of the Zener junction breakdown voltage to a desired high voltage value, a plurality of second conductivity type (n) forming the source region 6A or the drain region 6B are considered.
It is necessary to lower the concentration of the second conductivity type (n-type) impurity when forming the (type) impurity region. However, the second
Lowering the concentration of the second conductivity type (n-type) impurity in the source region 6A or the drain region 6B also lowers the concentration of the second conductivity type (n-type) impurity in the source region 6A or the drain region 6B.
There is also a technical problem that the drain resistance in B increases.

【０００９】また、ドレイン領域６Ｂにおけるドレイン
抵抗が大きくなってしまうと、ドレイン電流が流れ難く
なってしまう結果、ＭＯＳトランジスタのＯＮ抵抗や相
互コンダクタンスｇmが大きくなってしまうという技術
的課題もあった。Further, if the drain resistance in the drain region 6B is increased, it becomes difficult for the drain current to flow, resulting in a technical problem that the ON resistance and the transconductance gm of the MOS transistor are increased.

【００１０】本発明は、このような従来の問題点を解決
することを課題としており、特に、半導体基板の表面近
傍に形成され第１の導電型を有するウェル領域、ウェル
領域に形成され第２の導電型を有するドレイン領域及び
ソース領域、ウェル領域上に形成されたゲート絶縁層、
ドレイン領域及びソース領域間のウェル領域の表面近傍
内に形成されたゲート領域、ゲート領域上にゲート絶縁
層を介して形成されたゲート電極を有する半導体装置に
おいて、第１の導電型を有する不純物を所定量だけウェ
ル領域に導入してツェナー電圧を設定すると共に、ウェ
ル領域をアノード領域として用いドレイン／ソース領域
をカソード領域として用いて形成されたツェナーダイオ
ードに依り、ＭＯＳトランジスタとツェナーダイオード
とをほぼ１つのＭＯＳトランジスタ素子面積で形成する
と共に、ＭＯＳトランジスタのソース／ドレイン領域の
不純物の電気諸特性への影響を十分に低減した状態でツ
ェナーダイオードのツェナー接合耐圧を所望の電圧値に
制御することができる半導体装置及びその製造方法を提
供することを目的としている。An object of the present invention is to solve such a conventional problem. In particular, a well region formed in the vicinity of the surface of a semiconductor substrate and having a first conductivity type, and a second region formed in a well region and having a second conductivity type. Drain region and source region having a conductivity type of, a gate insulating layer formed on the well region,
In a semiconductor device having a gate region formed in the vicinity of the surface of a well region between a drain region and a source region, and a gate electrode formed on the gate region via a gate insulating layer, an impurity having a first conductivity type is removed. A Zener voltage is set by introducing a predetermined amount into the well region, and the MOS transistor and the Zener diode are almost one by a Zener diode formed using the well region as the anode region and the drain / source region as the cathode region. It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value while forming the MOS transistor element area and sufficiently reducing the influence of the impurities in the source / drain regions of the MOS transistor on the electrical characteristics. To provide a semiconductor device and a method for manufacturing the same It is.

【００１１】具体的には、ＭＯＳトランジスタのドレイ
ン抵抗、ＯＮ抵抗、相互コンダクタンスｇm等の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをＭＯＳトランジスタの素子構造内に形成するこ
とができ、デバイス面積の有効利用を図ることができる
半導体装置及びその製造方法を提供することを目的とし
ている。Specifically, the Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, and the transconductance gm of the MOS transistor is sufficiently reduced. It is an object of the present invention to provide a semiconductor device in which a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of a MOS transistor, and a device area can be effectively used, and a method of manufacturing the same.

【００１２】また、半導体基板の表面近傍に形成されｐ
形を有するｐウェル領域、ｐウェル領域に形成されｎ形
を有するドレイン領域及びソース領域、ｐウェル領域上
に形成されたゲート絶縁層、ドレイン領域及びソース領
域間のｐウェル領域の表面近傍内に形成されたゲート領
域、ゲート領域上にゲート絶縁層を介して形成されたゲ
ート電極、ドレイン領域に接続されたドレイン電極、ソ
ース領域に接続されたソース電極を有するｎチャネルＭ
ＯＳ ＦＥＴが形成されて成る半導体装置において、ｐ
形を有する不純物を所定量だけｐウェル領域に導入して
ツェナー電圧を設定すると共に、ｐウェル領域をアノー
ド領域として用いてアノード電極を形成し、ドレイン／
ソース領域をカソード領域として用いてドレイン／ソー
ス電極と共通化してカソード電極を形成したツェナーダ
イオードに依り、ｎチャネルＭＯＳ ＦＥＴとツェナー
ダイオードとをほぼ１つのｎチャネルＭＯＳ ＦＥＴ素
子面積で形成すると共に、ｎチャネルＭＯＳ ＦＥＴの
ソース／ドレイン領域のｎ形不純物の濃度の電気諸特性
への影響を十分に低減した状態でツェナーダイオードの
ツェナー接合耐圧を所望の電圧値に制御することができ
る半導体装置及びその製造方法を提供することを目的と
している。In addition, p formed near the surface of the semiconductor substrate
A p-well region having a shape, a drain region and a source region having an n-type formed in the p-well region, a gate insulating layer formed on the p-well region, and a p-well region between the drain region and the source region. An n-channel M having a formed gate region, a gate electrode formed on the gate region via a gate insulating layer, a drain electrode connected to the drain region, and a source electrode connected to the source region.
In a semiconductor device in which an OS FET is formed, p
A zener voltage is set by introducing a predetermined amount of impurities having a shape into the p-well region, and an anode electrode is formed using the p-well region as an anode region.
According to the Zener diode in which the cathode electrode is formed in common with the drain / source electrode by using the source region as the cathode region, the n-channel MOS FET and the Zener diode are formed with substantially one n-channel MOS FET element area, and n Semiconductor device capable of controlling the Zener junction breakdown voltage of a Zener diode to a desired voltage value while sufficiently reducing the influence of the concentration of the n-type impurity in the source / drain regions of the channel MOS FET on the electrical characteristics, and manufacturing the same. It is intended to provide a way.

【００１３】具体的には、ｎチャネルＭＯＳ ＦＥＴの
ドレイン抵抗、ＯＮ抵抗、相互コンダクタンスｇm等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをｎチャネルＭＯＳ ＦＥＴの素子構造内に
形成することができ、デバイス面積の有効利用を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的としている。More specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, and transconductance gm of the n-channel MOS FET is sufficiently reduced. In addition, a semiconductor device capable of forming a Zener diode having such a Zener junction breakdown voltage in an element structure of an n-channel MOS FET and effectively utilizing a device area, and a method of manufacturing the same are provided. The purpose is.

【００１４】また、半導体基板の表面近傍に形成されｎ
形を有するｎウェル領域、ｎウェル領域に形成されｐ形
を有するドレイン領域及びソース領域、ｎウェル領域上
に形成されたゲート絶縁層、ドレイン領域及びソース領
域間のｎウェル領域の表面近傍内に形成されたゲート領
域、ゲート領域上にゲート絶縁層を介して形成されたゲ
ート電極、ドレイン領域に接続されたドレイン電極、ソ
ース領域に接続されたソース電極を有するｐチャネルＭ
ＯＳ ＦＥＴが形成されて成る半導体装置において、ｎ
形を有する不純物を所定量だけｎウェル領域に導入して
ツェナー電圧を設定すると共に、ｎウェル領域をカソー
ド領域として用いてカソード電極を形成し、ドレイン／
ソース領域をアノード領域として用いてドレイン／ソー
ス電極と共通化してアノード電極を形成したツェナーダ
イオードに依り、ｐチャネルＭＯＳ ＦＥＴとツェナー
ダイオードとをほぼ１つのｐチャネルＭＯＳ ＦＥＴ素
子面積で形成すると共に、ｐチャネルＭＯＳ ＦＥＴの
ソース／ドレイン領域のｐ形不純物の濃度の電気諸特性
への影響を十分に低減した状態でツェナーダイオードの
ツェナー接合耐圧を所望の電圧値に制御することができ
る半導体装置及びその製造方法を提供することを目的と
している。Further, n formed near the surface of the semiconductor substrate
An n-well region having a shape, a drain region and a source region having a p-type formed in the n-well region, a gate insulating layer formed on the n-well region, and an n-well region between the drain region and the source region. A p-channel M having a formed gate region, a gate electrode formed on the gate region via a gate insulating layer, a drain electrode connected to the drain region, and a source electrode connected to the source region.
In a semiconductor device in which an OS FET is formed, n
A zener voltage is set by introducing a predetermined amount of impurities having a shape into the n-well region, and a cathode electrode is formed using the n-well region as a cathode region, and a drain / electrode is formed.
The p-channel MOS FET and the zener diode are formed with substantially one p-channel MOS FET element area by the Zener diode in which the anode electrode is formed in common with the drain / source electrode using the source region as the anode region. Semiconductor device capable of controlling the Zener junction breakdown voltage of a Zener diode to a desired voltage value while sufficiently reducing the influence of the concentration of the p-type impurity in the source / drain region of the channel MOS FET on various electrical characteristics, and manufacturing the same. It is intended to provide a way.

【００１５】具体的には、ｐチャネルＭＯＳ ＦＥＴの
ドレイン抵抗、ＯＮ抵抗、相互コンダクタンスｇm等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをｐチャネルＭＯＳ ＦＥＴの素子構造内に
形成することができ、デバイス面積の有効利用を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的としている。More specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, and the transconductance gm of the p-channel MOS FET is sufficiently reduced. And a semiconductor device capable of forming a Zener diode having such a Zener junction withstand voltage in the element structure of a p-channel MOS FET and effectively utilizing a device area, and a method of manufacturing the same. The purpose is.

【００１６】更に、半導体基板の表面近傍に形成されｐ
形を有するｐウェル領域、ｐウェル領域に形成されｎ形
を有するドレイン領域及びソース領域、ｐウェル領域上
に形成され隣接素子との電気的絶縁を行うための素子分
離層、ドレイン領域及びソース領域間のｐウェル領域の
表面近傍内に形成されたゲート領域、ゲート領域上に素
子分離層を介して形成されたゲート電極を有するｎチャ
ネルＭＯＳ ＦＥＴが形成され、半導体基板の表面近傍
に形成されｎ形を有するｎウェル領域、ｎウェル領域に
形成されｐ形を有するドレイン領域及びソース領域、ｎ
ウェル領域上に形成され隣接素子との電気的絶縁を行う
ための素子分離層、ドレイン領域及びソース領域間のｎ
ウェル領域の表面近傍内に形成されたゲート領域、ゲー
ト領域上に素子分離層を介して形成されたゲート電極を
有するｐチャネルＭＯＳ ＦＥＴが形成されて成る半導
体装置において、ｐ形を有する不純物を所定量だけｐウ
ェル領域に導入してツェナー電圧を設定すると共に、ｐ
ウェル領域をアノード領域として用いてアノード電極を
形成し、ドレイン／ソース領域をカソード領域として用
いてドレイン／ソース電極と共通化してカソード電極を
形成したツェナーダイオード、又はｎ形を有する不純物
を所定量だけｎウェル領域に導入してツェナー電圧を設
定すると共に、ｎウェル領域をカソード電極として用い
て形成されたツェナーダイオードの少なくとも何れかを
設けることに依り、ｐチャネルＭＯＳＦＥＴ又はｎチャ
ネルＭＯＳ ＦＥＴとツェナーダイオードとをほぼ１つ
のｐチャネルＭＯＳ ＦＥＴ又はｎチャネルＭＯＳ Ｆ
ＥＴ素子面積で形成すると共に、ｐチャネルＭＯＳ Ｆ
ＥＴ又はｎチャネルＭＯＳ ＦＥＴのソース／ドレイン
領域のｐ形不純物の濃度の電気諸特性への影響を十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御することができる半導体装置及び
その製造方法を提供することを目的としている。Further, p formed near the surface of the semiconductor substrate
A p-well region having a shape, a drain region and a source region formed in the p-well region and having an n-type, an element isolation layer formed on the p-well region for electrically insulating an adjacent device, a drain region and a source region An n-channel MOS FET having a gate region formed in the vicinity of the surface of the p-well region therebetween and a gate electrode formed on the gate region via an element isolation layer is formed, and formed in the vicinity of the surface of the semiconductor substrate. An n-well region having a shape, a drain region and a source region having a p-type formed in the n-well region, n
An element isolation layer formed on a well region for electrically insulating an adjacent element, and n between a drain region and a source region
In a semiconductor device in which a p-channel MOS FET having a gate region formed in the vicinity of the surface of a well region and a gate electrode formed on the gate region via an element isolation layer is formed, a p-type impurity is added. A fixed amount is introduced into the p well region to set the Zener voltage, and p
A Zener diode in which an anode electrode is formed using a well region as an anode region and a cathode electrode is formed in common with a drain / source electrode using a drain / source region as a cathode region, or a predetermined amount of n-type impurities. By setting the Zener voltage by introducing it into the n-well region and providing at least one of a Zener diode formed using the n-well region as a cathode electrode, a p-channel MOSFET or an n-channel MOSFET, a zener diode, Is approximately one p-channel MOS FET or n-channel MOS F
ET element area and p-channel MOS F
Semiconductor device capable of controlling the Zener junction breakdown voltage of a Zener diode to a desired voltage value in a state where the influence of the concentration of the p-type impurity in the source / drain region of the ET or n-channel MOS FET on the electrical characteristics is sufficiently reduced. And a method for producing the same.

【００１７】具体的には、ｐチャネルＭＯＳ ＦＥＴ又
はｎチャネルＭＯＳ ＦＥＴのドレイン抵抗、ＯＮ抵
抗、相互コンダクタンスｇm等の電気諸特性への影響を
十分に低減した状態でツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御すると共に、このようなツ
ェナー接合耐圧を有するツェナーダイオードをｐチャネ
ルＭＯＳ ＦＥＴ又はｎチャネルＭＯＳ ＦＥＴの素子
構造内に形成することができ、デバイス面積の有効利用
を図ることができる半導体装置及びその製造方法を提供
することを目的としている。More specifically, it is desired that the Zener diode withstand voltage is sufficiently reduced in the p-channel MOSFET or the n-channel MOSFET in such a manner that the influence on the electrical characteristics such as the drain resistance, the ON resistance and the transconductance gm is sufficiently reduced. And a Zener diode having such a Zener junction withstand voltage can be formed in the element structure of the p-channel MOS FET or the n-channel MOS FET, so that the device area can be effectively used. It is an object to provide an apparatus and a method for manufacturing the same.

【００１８】[0018]

【課題を解決するための手段】請求項１に記載の発明
は、半導体基板１９の表面近傍に形成され第１の導電型
を有するウェル領域１８（２８）、ウェル領域１８（２
８）に形成され第２の導電型を有するドレイン領域１２
（２２）及びソース領域１４（２４）、ウェル領域１８
（２８）上に形成されたゲート絶縁層１５（２５）、ド
レイン領域１２（２２）及びソース領域１４（２４）間
のウェル領域１８（２８）の表面近傍内に形成されたゲ
ート領域、ゲート領域上にゲート絶縁層１５（２５）を
介して形成されたゲート電極１６（２６）を有する半導
体装置において、前記第１の導電型を有する不純物を所
定量だけ前記ウェル領域１８（２８）に導入してツェナ
ー電圧を設定すると共に、当該ウェル領域１８（２８）
をカソード領域又はアノード領域として用いて形成され
たツェナーダイオードを有する、ことを特徴とする半導
体装置４０である。According to a first aspect of the present invention, there is provided a well region having a first conductivity type formed near a surface of a semiconductor substrate and a well region having a first conductivity type.
8) Drain region 12 formed of second conductivity type
(22), source region 14 (24), well region 18
(28) A gate region and a gate region formed in the vicinity of the surface of the well region 18 (28) between the gate insulating layer 15 (25), the drain region 12 (22) and the source region 14 (24). In a semiconductor device having a gate electrode 16 (26) formed thereon via a gate insulating layer 15 (25), a predetermined amount of the impurity having the first conductivity type is introduced into the well region 18 (28). And the well region 18 (28)
A semiconductor device 40 having a Zener diode formed by using the as a cathode region or an anode region.

【００１９】請求項１に記載の発明に依れば、ＭＯＳト
ランジスタ１０（２０，３０）とツェナーダイオードと
をほぼ１つのＭＯＳトランジスタ１０（２０，３０）素
子面積で形成すると共に、ウェル領域１８（２８）の第
１の導電型を有する不純物の濃度を制御することに依
り、ＭＯＳトランジスタ１０（２０，３０）のソース／
ドレイン領域１２／１４（２２／２４）の第２の導電型
を有する不純物の濃度の電気書特性への影響を十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御することができるようになるといっ
た効果を奏する。According to the first aspect of the present invention, the MOS transistor 10 (20, 30) and the Zener diode are formed with substantially one MOS transistor 10 (20, 30) element area, and the well region 18 (20, 30) is formed. 28) by controlling the concentration of the impurity having the first conductivity type, the source / source of the MOS transistor 10 (20, 30) is controlled.
Controlling the Zener diode breakdown voltage to a desired voltage value in a state where the influence of the concentration of the impurity having the second conductivity type of the drain region 12/14 (22/24) on the electric writing characteristics is sufficiently reduced. This has the effect of being able to perform.

【００２０】具体的には、ＭＯＳトランジスタ１０（２
０，３０）のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、
相互コンダクタンスｇm等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをＭＯＳトラン
ジスタ１０（２０，３０）の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。More specifically, the MOS transistor 10 (2
0, 30), drain resistance, ON resistance, threshold voltage Vth,
The Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and the Zener diode having such Zener junction withstand voltage is connected to the MOS transistor 10 (20). , 30) can be formed in the element structure, and the device area can be effectively used.

【００２１】請求項２に記載の発明は、半導体基板１９
の表面近傍に形成され第１の導電型を有するウェル領域
１８（２８）、ウェル領域１８（２８）に形成され第２
の導電型を有するドレイン領域１２（２２）及びソース
領域１４（２４）、ウェル領域１８（２８）上に形成さ
れたゲート絶縁層１５（２５）、ドレイン領域１２（２
２）及びソース領域１４（２４）間のウェル領域１８
（２８）の表面近傍内に形成されたゲート領域、ゲート
領域上にゲート絶縁層１５（２５）を介して形成された
ゲート電極１６（２６）を有する半導体装置において、
前記第１の導電型を有する不純物を所定量だけ前記ウェ
ル領域１８（２８）に導入してツェナー電圧を設定する
と共に、当該ウェル領域１８（２８）をカソード領域と
して用い前記ドレイン／ソース領域１４／１２（２４／
２２）をアノード領域として用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置４０
である。According to a second aspect of the present invention, the semiconductor substrate
Well region 18 (28) formed in the vicinity of the surface of the first conductivity type and formed in the well region 18 (28).
Drain region 12 (22), source region 14 (24), gate insulating layer 15 (25) formed on well region 18 (28), and drain region 12 (2
2) and well region 18 between source region 14 (24)
In a semiconductor device having a gate region formed in the vicinity of the surface of (28) and a gate electrode 16 (26) formed on the gate region via a gate insulating layer 15 (25),
The Zener voltage is set by introducing a predetermined amount of the impurity having the first conductivity type into the well region 18 (28), and the drain / source region 14/28 is formed using the well region 18 (28) as a cathode region. 12 (24 /
22) having a Zener diode formed by using 22) as an anode region.
It is.

【００２２】請求項２に記載の発明に依れば、ウェル領
域１８（２８）をカソード領域としドレイン／ソース領
域１４／１２（２４／２２）をアノード領域として用い
て形成されたツェナーダイオードとＭＯＳトランジスタ
１０（２０，３０）とをほぼ１つのＭＯＳトランジスタ
１０（２０，３０）素子面積で形成すると共に、ウェル
領域１８（２８）の第１の導電型を有する不純物の濃度
を制御することに依り、ＭＯＳトランジスタ１０（２
０，３０）のソース／ドレイン領域１２／１４（２２／
２４）の第２の導電型を有する不純物の濃度の電気諸特
性への影響を十分に低減した状態でツェナーダイオード
のツェナー接合耐圧を所望の電圧値に制御することがで
きるようになるといった効果を奏する。According to the second aspect of the present invention, a Zener diode and a MOS formed using the well region 18 (28) as a cathode region and the drain / source region 14/12 (24/22) as an anode region. The transistor 10 (20, 30) is formed with substantially one MOS transistor 10 (20, 30) element area, and the concentration of the impurity having the first conductivity type in the well region 18 (28) is controlled. , MOS transistor 10 (2
(0, 30) source / drain regions 12/14 (22 /
24) The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence of the concentration of the impurity having the second conductivity type on the electrical characteristics is sufficiently reduced. Play.

【００２３】具体的には、ＭＯＳトランジスタ１０（２
０，３０）のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、
相互コンダクタンスｇm等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをＭＯＳトラン
ジスタ１０（２０，３０）の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。More specifically, the MOS transistor 10 (2
0, 30), drain resistance, ON resistance, threshold voltage Vth,
The Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and the Zener diode having such Zener junction withstand voltage is connected to the MOS transistor 10 (20). , 30) can be formed in the element structure, and the device area can be effectively used.

【００２４】請求項３に記載の発明は、半導体基板１９
の表面近傍に形成され第１の導電型を有するウェル領域
１８（２８）、ウェル領域１８（２８）に形成され第２
の導電型を有するドレイン領域１２（２２）及びソース
領域１４（２４）、ウェル領域１８（２８）上に形成さ
れたゲート絶縁層１５（２５）、ドレイン領域１２（２
２）及びソース領域１４（２４）間のウェル領域１８
（２８）の表面近傍内に形成されたゲート領域、ゲート
領域上にゲート絶縁層１５（２５）を介して形成された
ゲート電極１６（２６）を有する半導体装置において、
前記第１の導電型を有する不純物を所定量だけ前記ウェ
ル領域１８（２８）に導入してツェナー電圧を設定する
と共に、当該ウェル領域１８（２８）をアノード領域と
して用い前記ドレイン／ソース領域１４／１２（２４／
２２）をカソード領域として用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置４０
である。According to a third aspect of the present invention, there is provided the semiconductor substrate
Well region 18 (28) formed in the vicinity of the surface of the first conductivity type and formed in the well region 18 (28).
Drain region 12 (22), source region 14 (24), gate insulating layer 15 (25) formed on well region 18 (28), and drain region 12 (2
2) and well region 18 between source region 14 (24)
In a semiconductor device having a gate region formed in the vicinity of the surface of (28) and a gate electrode 16 (26) formed on the gate region via a gate insulating layer 15 (25),
The Zener voltage is set by introducing a predetermined amount of the impurity having the first conductivity type into the well region 18 (28), and the drain / source region 14 / 12 (24 /
22) having a Zener diode formed using the cathode region as a cathode region.
It is.

【００２５】請求項３に記載の発明に依れば、ウェル領
域１８（２８）をアノード領域としドレイン／ソース領
域１４／１２（２４／２２）をカソード領域として用い
て形成されたツェナーダイオードとＭＯＳトランジスタ
１０（２０，３０）とをほぼ１つのＭＯＳトランジスタ
１０（２０，３０）素子面積で形成すると共に、ウェル
領域１８（２８）の第１の導電型を有する不純物の濃度
を制御することに依り、ＭＯＳトランジスタ１０（２
０，３０）のソース／ドレイン領域１２／１４（２２／
２４）の第２の導電型を有する不純物の濃度の電気諸特
性への影響を十分に低減した状態でツェナーダイオード
のツェナー接合耐圧を所望の電圧値に制御することがで
きるようになるといった効果を奏する。According to the third aspect of the present invention, a Zener diode and a MOS formed using the well region 18 (28) as an anode region and the drain / source region 14/12 (24/22) as a cathode region. The transistor 10 (20, 30) is formed with substantially one MOS transistor 10 (20, 30) element area, and the concentration of the impurity having the first conductivity type in the well region 18 (28) is controlled. , MOS transistor 10 (2
(0, 30) source / drain regions 12/14 (22 /
24) The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence of the concentration of the impurity having the second conductivity type on the electrical characteristics is sufficiently reduced. Play.

【００２６】具体的には、ＭＯＳトランジスタ１０（２
０，３０）のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、
相互コンダクタンスｇm等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをＭＯＳトラン
ジスタ１０（２０，３０）の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。More specifically, the MOS transistor 10 (2
0, 30), drain resistance, ON resistance, threshold voltage Vth,
The Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and the Zener diode having such Zener junction withstand voltage is connected to the MOS transistor 10 (20). , 30) can be formed in the element structure, and the device area can be effectively used.

【００２７】請求項４に記載の発明は、半導体基板１９
の表面近傍に形成されｐ形を有するｐウェル領域１８、
ｐウェル領域１８に形成されｎ形を有するドレイン領域
１２及びソース領域１４、ｐウェル領域１８上に形成さ
れたゲート絶縁層１５、ドレイン領域１２及びソース領
域１４間のｐウェル領域１８の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層１５を介して
形成されたゲート電極１６を有するｎチャネルＭＯＳ
ＦＥＴが形成されて成る半導体装置において、前記ｐ形
を有する不純物を所定量だけ前記ｐウェル領域１８に導
入してツェナー電圧を設定すると共に、当該ｐウェル領
域１８をアノード領域として用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置４０
である。According to a fourth aspect of the present invention, there is provided a semiconductor device comprising:
A p-well region 18 formed near the surface of
In the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, the gate insulating layer 15 formed on the p-well region 18, and the drain region 12 and the source region 14 having the n-type formed in the p-well region 18. Channel region having a gate region formed over the gate region and a gate electrode 16 formed over the gate region with a gate insulating layer 15 interposed therebetween
In a semiconductor device in which an FET is formed, a predetermined amount of the p-type impurity is introduced into the p-well region 18 to set a Zener voltage, and the p-type impurity is formed using the p-well region 18 as an anode region. A semiconductor device 40 having a Zener diode.
It is.

【００２８】請求項４に記載の発明に依れば、ｐウェル
領域１８をアノード領域として用いて形成されたツェナ
ーダイオードとｎチャネルＭＯＳ ＦＥＴ１０とをほぼ
１つのｎチャネルＭＯＳ ＦＥＴ１０素子面積で形成す
ると共に、ｐウェル領域１８のｐ形不純物濃度ｐ+を制
御することに依り、ｎチャネルＭＯＳ ＦＥＴ１０のソ
ース／ドレイン領域１４／１２のｎ形不純物の濃度ｎ+
の電気諸特性への影響を十分に低減した状態でツェナー
ダイオードのツェナー接合耐圧を所望の電圧値に制御す
ることができるようになるといった効果を奏する。According to the fourth aspect of the present invention, the Zener diode and the n-channel MOS FET formed using the p-well region as the anode region are formed with substantially one n-channel MOS FET element area. By controlling the p-type impurity concentration p + of the p-well region 18, the n-type impurity concentration n + of the source / drain region 14/12 of the n-channel MOS FET 10 is controlled.
The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited.

【００２９】具体的には、ｎチャネルＭＯＳ ＦＥＴ１
０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コン
ダクタンスｇm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをｎチャネルＭＯＳＦＥ
Ｔ１０の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, an n-channel MOS FET 1
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with an n-channel MOSFET.
It can be formed in the element structure of T10, and has an effect that the device area can be effectively used.

【００３０】請求項５に記載の発明は、半導体基板１９
の表面近傍に形成されｐ形を有するｐウェル領域１８、
ｐウェル領域１８に形成されｎ形を有するドレイン領域
１２及びソース領域１４、ｐウェル領域１８上に形成さ
れたゲート絶縁層１５、ドレイン領域１２及びソース領
域１４間のｐウェル領域１８の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層１５を介して
形成されたゲート電極１６、ドレイン領域１２に接続さ
れたドレイン電極、ソース領域１４に接続されたソース
電極を有するｎチャネルＭＯＳ ＦＥＴが形成されて成
る半導体装置において、前記ｐ形を有する不純物を所定
量だけ前記ｐウェル領域１８に導入してツェナー電圧を
設定すると共に、当該ｐウェル領域１８をアノード領域
として用いてアノード電極１３Ｃを形成し、前記ドレイ
ン／ソース領域１２をカソード領域として用いて前記ド
レイン／ソース電極１３Ａと共通化してカソード電極を
形成したツェナーダイオードを有する、ことを特徴とす
る半導体装置４０である。According to a fifth aspect of the present invention, the semiconductor substrate 19
A p-well region 18 formed near the surface of
In the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, the gate insulating layer 15 formed on the p-well region 18 and the gate insulating layer 15 formed on the p-well region 18 An n-channel MOS FET having a gate region formed on the gate region, a gate electrode 16 formed on the gate region via a gate insulating layer 15, a drain electrode connected to the drain region 12, and a source electrode connected to the source region 14. In the semiconductor device having the above structure, the Zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region 18, and the anode electrode 13C is formed using the p-well region 18 as an anode region. And forming the drain / source electrode using the drain / source region 12 as a cathode region. A semiconductor device 40 having a Zener diode in which a cathode electrode is formed in common with 13A.

【００３１】請求項５に記載の発明に依れば、ｐウェル
領域１８をアノード領域としドレイン／ソース領域１２
／１４をカソード領域として用いて形成されたツェナー
ダイオードとｎチャネルＭＯＳ ＦＥＴ１０とをほぼ１
つのｎチャネルＭＯＳ ＦＥＴ１０素子面積で形成する
と共に、ｐウェル領域１８のｐ形不純物濃度ｐ+を制御
することに依り、ｎチャネルＭＯＳ ＦＥＴ１０のソー
ス／ドレイン領域１４／１２のｎ形不純物の濃度ｎ+の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
ことができるようになるといった効果を奏する。According to the fifth aspect of the present invention, the drain / source region 12 is formed by using the p-well region 18 as an anode region.
/ 14 as a cathode region and an n-channel MOS FET 10 of approximately 1
By controlling the p-type impurity concentration p + of the p-well region 18 while controlling the p-type impurity concentration p + in the n-channel MOSFET 10, the n-type impurity concentration n + of the source / drain region 14/12 of the n-channel MOSFET 10 is formed. The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited.

【００３２】具体的には、ｎチャネルＭＯＳ ＦＥＴ１
０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コン
ダクタンスｇm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをｎチャネルＭＯＳＦＥ
Ｔ１０の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, an n-channel MOS FET 1
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with an n-channel MOSFET.
It can be formed in the element structure of T10, and has an effect that the device area can be effectively used.

【００３３】請求項６に記載の発明は、半導体基板の表
面近傍に形成されｎ形を有するｎウェル領域２８、ｎウ
ェル領域２８に形成されｐ形を有するドレイン領域２２
及びソース領域２４、ｎウェル領域２８上に形成された
ゲート絶縁層２５、ドレイン領域２２及びソース領域２
４間のｎウェル領域２８の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層２５を介して形成
されたゲート電極２６を有するｐチャネルＭＯＳＦＥＴ
が形成されて成る半導体装置において、前記ｎ形を有す
る不純物を所定量だけ前記ｎウェル領域２８に導入して
ツェナー電圧を設定すると共に、当該ｎウェル領域２８
をアノード電極２３Ｂとして用いて形成されたツェナー
ダイオードを有する、ことを特徴とする半導体装置４０
である。According to a sixth aspect of the present invention, there is provided an n-well region 28 formed near the surface of a semiconductor substrate and having an n-type, and a drain region 22 formed in the n-well region 28 and having a p-type.
And source region 24, gate insulating layer 25 formed on n-well region 28, drain region 22, and source region 2.
A p-channel MOSFET having a gate region formed in the vicinity of the surface of the n-well region 28 between the gate electrodes 4 and a gate electrode 26 formed on the gate region via a gate insulating layer 25
Is formed, a predetermined amount of the n-type impurity is introduced into the n-well region 28 to set a Zener voltage, and the n-well region 28
Semiconductor device 40 having a Zener diode formed by using as a anode electrode 23B.
It is.

【００３４】請求項６に記載の発明に依れば、ｎウェル
領域２８をカソード領域として用いて形成されたツェナ
ーダイオードとｐチャネルＭＯＳ ＦＥＴ２０とをほぼ
１つのｐチャネルＭＯＳ ＦＥＴ２０素子面積で形成す
ると共に、ｎウェル領域２８のｎ形不純物濃度を制御す
ることに依り、ｐチャネルＭＯＳ ＦＥＴ２０のソース
／ドレイン領域２４／２２のｐ形不純物の濃度ｐ+の電
気諸特性への影響を十分に低減した状態でツェナーダイ
オードのツェナー接合耐圧を所望の電圧値に制御するこ
とができるようになるといった効果を奏する。According to the present invention, the Zener diode formed using the n-well region as a cathode region and the p-channel MOS FET are formed with substantially one p-channel MOS FET 20 element area. By controlling the n-type impurity concentration of n-well region 28, the effect of the p-type impurity concentration p + of source / drain regions 24/22 of p-channel MOS FET 20 on the electrical characteristics is sufficiently reduced. As a result, it is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value.

【００３５】具体的には、ｐチャネルＭＯＳ ＦＥＴ２
０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コン
ダクタンスｇm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをｐチャネルＭＯＳＦＥ
Ｔ２０の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, a p-channel MOS FET 2
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with a p-channel MOSFET.
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.

【００３６】請求項７に記載の発明は、半導体基板の表
面近傍に形成されｎ形を有するｎウェル領域２８、ｎウ
ェル領域２８に形成されｐ形を有するドレイン領域２２
及びソース領域２４、ｎウェル領域２８上に形成された
ゲート絶縁層２５、ドレイン領域２２及びソース領域２
４間のｎウェル領域２８の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層２５を介して形成
されたゲート電極２６、ドレイン領域２２に接続された
ドレイン電極２３Ａ、ソース領域２４に接続されたソー
ス電極２３Ｂを有するｐチャネルＭＯＳ ＦＥＴが形成
されて成る半導体装置において、前記ｎ形を有する不純
物を所定量だけ前記ｎウェル領域２８に導入してツェナ
ー電圧を設定すると共に、当該ｎウェル領域２８をカソ
ード領域として用いてアノード電極２３Ｂを形成し、前
記ドレイン／ソース領域２２／２４をアノード領域とし
て用いて前記ドレイン／ソース電極２３Ｂと共通化して
カソード電極２３Ｃを形成したツェナーダイオードを有
する、ことを特徴とする半導体装置４０である。According to a seventh aspect of the present invention, there is provided an n-well region 28 formed near the surface of a semiconductor substrate and having an n-type, and a drain region 22 formed in the n-well region 28 and having a p-type.
And source region 24, gate insulating layer 25 formed on n-well region 28, drain region 22, and source region 2.
4, a gate region formed in the vicinity of the surface of the n-well region 28, a gate electrode 26 formed on the gate region via a gate insulating layer 25, a drain electrode 23A connected to the drain region 22, and a source region 24. In a semiconductor device in which a p-channel MOS FET having a source electrode 23B connected to the n-type region is formed, a predetermined amount of the n-type impurity is introduced into the n-well region 28 to set a Zener voltage, and An anode electrode 23B is formed by using the well region 28 as a cathode region, and a Zener diode is formed by using the drain / source region 22/24 as an anode region and forming a cathode electrode 23C in common with the drain / source electrode 23B. The semiconductor device 40 is characterized in that:

【００３７】請求項７に記載の発明に依れば、ｎウェル
領域２８をカソード領域としドレイン／ソース領域２２
／２４をアノード領域として用いて形成されたツェナー
ダイオードとｐチャネルＭＯＳ ＦＥＴ２０とをほぼ１
つのｐチャネルＭＯＳ ＦＥＴ２０素子面積で形成する
と共に、ｎウェル領域２８のｎ形不純物濃度を制御する
ことに依り、ｐチャネルＭＯＳ ＦＥＴ２０のソース／
ドレイン領域２４／２２のｐ形不純物の濃度ｐ+の電気
諸特性への影響を十分に低減した状態でツェナーダイオ
ードのツェナー接合耐圧を所望の電圧値に制御すること
ができるようになるといった効果を奏する。According to the seventh aspect of the present invention, the drain / source region 22 is formed by using the n-well region 28 as a cathode region.
/ 24 as an anode region and a p-channel MOS FET 20 of approximately 1
By controlling the n-type impurity concentration of the n-well region 28 by forming the p-channel MOS FET 20 with an element area, the source / source of the p-channel MOS FET 20 is controlled.
The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of the p-type impurity concentration p + of the drain regions 24/22 on the electrical characteristics is sufficiently reduced is obtained. Play.

【００３８】具体的には、ｐチャネルＭＯＳ ＦＥＴ２
０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コン
ダクタンスｇm等の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御すると共に、このようなツェナー接合耐
圧を有するツェナーダイオードをｐチャネルＭＯＳＦＥ
Ｔ２０の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。More specifically, a p-channel MOS FET 2
In addition to controlling the Zener diode withstand voltage to a desired voltage value while sufficiently reducing the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of 0, such a Zener diode can be controlled. A Zener diode having a junction breakdown voltage is replaced with a p-channel MOSFET.
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.

【００３９】請求項８に記載の発明は、半導体基板１９
の表面近傍に形成されｐ形を有するｐウェル領域１８、
ｐウェル領域１８に形成されｎ形を有するドレイン領域
１２及びソース領域１４、ｐウェル領域１８上に形成さ
れ隣接素子との電気的絶縁を行うための素子分離層３
２、ドレイン領域１２及びソース領域１４間のｐウェル
領域１８の表面近傍内に形成されたゲート領域、ゲート
領域上に素子分離層３２を介して形成されたゲート電極
１６を有するｎチャネルＭＯＳ ＦＥＴ１０が形成さ
れ、半導体基板１９の表面近傍に形成されｎ形を有する
ｎウェル領域２８、ｎウェル領域２８に形成されｐ形を
有するドレイン領域及びソース領域２４、ｎウェル領域
２８上に形成され隣接素子との電気的絶縁を行うための
素子分離層３２、ドレイン領域２２及びソース領域２４
間のｎウェル領域２８の表面近傍内に形成されたゲート
領域、ゲート領域上に素子分離層３２を介して形成され
たゲート電極２６を有するｐチャネルＭＯＳ ＦＥＴ２
０が形成されて成る半導体装置において、前記ｐ形を有
する不純物ｐ+を所定量だけ前記ｐウェル領域１８に導
入してツェナー電圧を設定すると共に、当該ｐウェル領
域１８をアノード領域として用いて形成されたツェナー
ダイオード、又は前記ｎ形を有する不純物ｎ+を所定量
だけ前記ｎウェル領域２８に導入してツェナー電圧を設
定すると共に、当該ｎウェル領域２８をカソード電極２
３Ｃとして用いて形成されたツェナーダイオードの少な
くとも何れかを有する、ことを特徴とする半導体装置４
０である。The invention according to claim 8 is directed to the semiconductor substrate 19.
A p-well region 18 formed near the surface of
a drain region 12 and a source region 14 having an n-type and formed in a p-well region 18;
2. An n-channel MOS FET 10 having a gate region formed in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14 and a gate electrode 16 formed on the gate region via an element isolation layer 32 The n-well region 28 is formed near the surface of the semiconductor substrate 19 and has an n-type. The drain and source regions 24 are formed in the n-well region 28 and have a p-type. Isolation layer 32, drain region 22, and source region 24 for electrical insulation of
P-channel MOS FET 2 having a gate region formed in the vicinity of the surface of n-well region 28 between gates, and a gate electrode 26 formed on the gate region via element isolation layer 32
In the semiconductor device formed with 0, a predetermined amount of the p-type impurity p + is introduced into the p-well region 18 to set a Zener voltage and formed using the p-well region 18 as an anode region. The Zener diode or the impurity n + having the n-type is introduced into the n-well region 28 by a predetermined amount to set the Zener voltage, and the n-well region 28 is connected to the cathode electrode 2.
A semiconductor device 4 having at least one of a Zener diode formed as 3C.
0.

【００４０】請求項８に記載の発明に依れば、ｎチャネ
ルＭＯＳ ＦＥＴ１０において、ｐウェル領域１８をア
ノード領域として用いて形成されたツェナーダイオード
とｎチャネルＭＯＳ ＦＥＴ１０とをほぼ１つのｎチャ
ネルＭＯＳ ＦＥＴ１０素子面積で形成すると共に、ｐ
ウェル領域１８のｐ形不純物濃度ｐ+を制御することに
依り、ｎチャネルＭＯＳ ＦＥＴ１０のソース／ドレイ
ン領域のｎ形不純物ｎ+の濃度の電気諸特性への影響を
十分に低減した状態でツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御することができるようにな
るといった効果を奏する。具体的には、ｎチャネルＭＯ
Ｓ ＦＥＴ１０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖ
th、相互コンダクタンスｇm等の電気諸特性への影響を
十分に低減した状態でツェナーダイオードのツェナー接
合耐圧を所望の電圧値に制御すると共に、このようなツ
ェナー接合耐圧を有するツェナーダイオードをｎチャネ
ルＭＯＳ ＦＥＴ１０の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to the eighth aspect of the present invention, in the n-channel MOS FET, the Zener diode formed by using the p-well region as the anode region and the n-channel MOS FET are substantially one n-channel MOS FET. It is formed with the element area, and p
By controlling the p-type impurity concentration p + of the well region 18, the Zener diode can be formed in a state where the influence of the concentration of the n-type impurity n + on the source / drain regions of the n-channel MOS FET 10 on the electrical characteristics is sufficiently reduced. Has the effect that the Zener junction breakdown voltage can be controlled to a desired voltage value. Specifically, an n-channel MO
S FET10 drain resistance, ON resistance, threshold voltage V
In addition to controlling the Zener diode breakdown voltage of the Zener diode to a desired voltage value in a state in which the influence on electrical characteristics such as th and mutual conductance gm is sufficiently reduced, the Zener diode having such a Zener junction breakdown voltage is connected to an n-channel MOS. It can be formed in the element structure of the FET 10 and has an effect that the device area can be effectively used.

【００４１】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
２０において、ｎウェル領域２８をカソード領域として
用いて形成されたツェナーダイオードとｐチャネルＭＯ
ＳＦＥＴ２０とをほぼ１つのｐチャネルＭＯＳ ＦＥＴ
２０素子面積で形成すると共に、ｎウェル領域２８のｎ
形不純物濃度ｎ+を制御することに依り、ｐチャネルＭ
ＯＳ ＦＥＴ２０のソース／ドレイン領域２２のｐ形不
純物の濃度ｐ+の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御することができるようになるといった効果
を奏する。具体的には、ｐチャネルＭＯＳ ＦＥＴ２０
のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コンダ
クタンスｇm等の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御すると共に、このようなツェナー接合耐圧
を有するツェナーダイオードをｐチャネルＭＯＳ ＦＥ
Ｔ２０の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。For the same purpose, a p-channel MOS FET
20, a Zener diode formed using n-well region 28 as a cathode region and a p-channel MO
The SFET 20 and almost one p-channel MOS FET
20 element area and n-well region 28
By controlling the impurity concentration n +, the p-channel M
It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the concentration p + of the p-type impurity in the source / drain region 22 of the OS FET 20 on the electrical characteristics is sufficiently reduced. This has the effect. Specifically, the p-channel MOS FET 20
In a state in which the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm is sufficiently reduced, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value. A Zener diode having a withstand voltage is replaced with a p-channel MOS FE
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.

【００４２】これに依り、ツェナーダイオードとＣＭＯ
Ｓ３０とをほぼ１つの素子面積で形成すると共に、ＣＭ
ＯＳ３０の電気諸特性への影響を十分に低減した状態で
ツェナーダイオードのツェナー接合耐圧を所望の電圧値
に制御することができるようになるといった効果を奏す
る。具体的には、ＣＭＯＳ３０のドレイン抵抗、ＯＮ抵
抗、閾値電圧Ｖth、相互コンダクタンスｇm等の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをＣＭＯＳ３０の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with almost one element area, and CM
The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the OS 30 is sufficiently reduced is exhibited. Specifically, the Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm of the CMOS 30 is sufficiently reduced. Thus, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the CMOS 30, and an effect that a device area can be effectively used can be achieved.

【００４３】請求項９に記載の発明は、半導体基板１９
の表面近傍に形成されｐ形を有するｐウェル領域１８、
ｐウェル領域１８に形成されｎ形を有するドレイン領域
１２及びソース領域１４、ｐウェル領域１８上に形成さ
れ隣接素子との電気的絶縁を行うための素子分離層３
２、ドレイン領域１２及びソース領域１４間のｐウェル
領域１８の表面近傍内に形成されたゲート領域、ゲート
領域上に素子分離層３２を介して形成されたゲート電極
１６を有するｎチャネルＭＯＳ ＦＥＴ１０が形成さ
れ、半導体基板１９の表面近傍に形成されｎ形を有する
ｎウェル領域２８、ｎウェル領域２８に形成されｐ形を
有するドレイン領域２２及びソース領域２４、ｎウェル
領域２８上に形成され隣接素子との電気的絶縁を行うた
めの素子分離層３２、ドレイン領域２２及びソース領域
２４間のｎウェル領域２８の表面近傍内に形成されたゲ
ート領域、ゲート領域上に素子分離層３２を介して形成
されたゲート電極２６を有するｐチャネルＭＯＳ ＦＥ
Ｔ２０が形成されて成る半導体装置において、前記ｐ形
を有する不純物ｐ+を所定量だけ前記ｐウェル領域１８
に導入してツェナー電圧を設定すると共に、当該ｐウェ
ル領域１８をアノード領域として用いてアノード電極１
３Ｃを形成し、前記ドレイン／ソース領域１２／１４を
カソード領域１３Ｂとして用いて前記ドレイン／ソース
電極１３Ｂと共通化してカソード電極１３Ｂを形成した
ツェナーダイオード、又は前記ｎ形を有する不純物ｎ+
を所定量だけ前記ｎウェル領域２８に導入してツェナー
電圧を設定すると共に、当該ｎウェル領域２８をカソー
ド電極２３Ｃとして用いて形成されたツェナーダイオー
ドの少なくとも何れかを有する、ことを特徴とする半導
体装置４０である。According to a ninth aspect of the present invention, the semiconductor substrate 19
A p-well region 18 formed near the surface of
a drain region 12 and a source region 14 having an n-type and formed in a p-well region 18;
2. An n-channel MOS FET 10 having a gate region formed in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14 and a gate electrode 16 formed on the gate region via an element isolation layer 32 An n-well region 28 formed in the vicinity of the surface of the semiconductor substrate 19 and having an n-type, a drain region 22 and a source region 24 formed in the n-well region 28 and having a p-type, and adjacent elements formed on the n-well region 28 An element isolation layer 32 for electrical insulation with the gate region formed in the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24, and formed on the gate region via the element isolation layer 32 P-channel MOS FE having a gate electrode 26
In the semiconductor device formed with T20, the p-well region 18 is doped with a predetermined amount of the p-type impurity p +.
To set the Zener voltage, and use the p-well region 18 as an anode region to form the anode electrode 1.
3C, the drain / source region 12/14 is used as the cathode region 13B and the cathode / electrode 13B is formed in common with the drain / source electrode 13B, or the n-type impurity n +
Is introduced into the n-well region 28 by a predetermined amount to set a Zener voltage, and at least one of a Zener diode formed by using the n-well region 28 as the cathode electrode 23C. The device 40.

【００４４】請求項９に記載の発明に依れば、ｎチャネ
ルＭＯＳ ＦＥＴ１０において、ｐウェル領域１８をア
ノード領域としドレイン／ソース領域１２／１４をカソ
ード領域１３Ｂとして用いて形成されたツェナーダイオ
ードとｎチャネルＭＯＳ ＦＥＴ１０とをほぼ１つのｎ
チャネルＭＯＳ ＦＥＴ１０素子面積で形成すると共
に、ｐウェル領域１８のｐ形不純物濃度を制御すること
に依り、ｎチャネルＭＯＳ ＦＥＴ１０のソース／ドレ
イン領域のｎ形不純物の濃度の電気諸特性への影響を十
分に低減した状態でツェナーダイオードのツェナー接合
耐圧を所望の電圧値に制御することができるようになる
といった効果を奏する。具体的には、ｎチャネルＭＯＳ
ＦＥＴ１０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖt
h、相互コンダクタンスｇm等の電気諸特性への影響を十
分に低減した状態でツェナーダイオードのツェナー接合
耐圧を所望の電圧値に制御すると共に、このようなツェ
ナー接合耐圧を有するツェナーダイオードをｎチャネル
ＭＯＳ ＦＥＴ１０の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to the ninth aspect of the present invention, in the n-channel MOS FET 10, a Zener diode formed by using the p-well region 18 as an anode region and the drain / source regions 12/14 as a cathode region 13B, and an n-channel MOS FET. The channel MOS FET 10 and almost one n
By controlling the p-type impurity concentration in the p-well region 18 while controlling the n-type impurity concentration in the p-well region 18, the influence of the n-type impurity concentration on the source / drain region of the n-channel MOS FET 10 on the electrical characteristics can be sufficiently improved. In this state, it is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value. Specifically, an n-channel MOS
FET10 drain resistance, ON resistance, threshold voltage Vt
h, controlling the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced, and connecting the Zener diode having such a Zener junction breakdown voltage to an n-channel MOS transistor. It can be formed in the element structure of the FET 10, and has an effect that the device area can be effectively used.

【００４５】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
２０において、ｎウェル領域２８をカソード領域としド
レイン／ソース領域２２／２４をアノード領域として用
いて形成されたツェナーダイオードとｐチャネルＭＯＳ
ＦＥＴ２０とをほぼ１つのｐチャネルＭＯＳ ＦＥＴ
２０素子面積で形成すると共に、ｎウェル領域２８のｎ
形不純物濃度ｎ+を制御することに依り、ｐチャネルＭ
ＯＳ ＦＥＴ２０のソース／ドレイン領域２２のｐ形不
純物の濃度ｐ+の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御することができるようになるといった効果
を奏する。具体的には、ｐチャネルＭＯＳ ＦＥＴ２０
のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コンダ
クタンスｇm等の電気諸特性への影響を十分に低減した
状態でツェナーダイオードのツェナー接合耐圧を所望の
電圧値に制御すると共に、このようなツェナー接合耐圧
を有するツェナーダイオードをｐチャネルＭＯＳ ＦＥ
Ｔ２０の素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。For the same purpose, a p-channel MOS FET
At 20, a Zener diode and a p-channel MOS formed using the n-well region 28 as a cathode region and the drain / source region 22/24 as an anode region
FET 20 and almost one p-channel MOS FET
20 element area and n-well region 28
By controlling the impurity concentration n +, the p-channel M
It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the concentration p + of the p-type impurity in the source / drain region 22 of the OS FET 20 on the electrical characteristics is sufficiently reduced. This has the effect. Specifically, the p-channel MOS FET 20
In a state in which the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm is sufficiently reduced, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value. A Zener diode having a withstand voltage is replaced with a p-channel MOS FE
It can be formed in the element structure of T20, and has an effect that the device area can be effectively used.

【００４６】これに依り、ツェナーダイオードとＣＭＯ
Ｓ３０とをほぼ１つの素子面積で形成すると共に、ＣＭ
ＯＳ３０の電気諸特性への影響を十分に低減した状態で
ツェナーダイオードのツェナー接合耐圧を所望の電圧値
に制御することができるようになるといった効果を奏す
る。具体的には、ＣＭＯＳ３０のドレイン抵抗、ＯＮ抵
抗、閾値電圧Ｖth、相互コンダクタンスｇm等の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをＣＭＯＳ３０の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with almost one element area, and CM
The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the OS 30 is sufficiently reduced is exhibited. Specifically, the Zener diode withstand voltage is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm of the CMOS 30 is sufficiently reduced. Thus, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the CMOS 30, and an effect that a device area can be effectively used can be achieved.

【００４７】請求項１０に記載の発明は、請求項１から
９のいずれか一項に記載の半導体装置において、前記ツ
ェナーダイオードは、前記ウェル領域１８（２８）に所
定量だけ前記不純物がイオン注入されて前記ツェナー電
圧が設定される、ことを特徴とする半導体装置である。According to a tenth aspect of the present invention, in the semiconductor device according to any one of the first to ninth aspects, the Zener diode is formed by ion-implanting a predetermined amount of the impurity into the well region 18 (28). And the Zener voltage is set in the semiconductor device.

【００４８】請求項１０に記載の発明に依れば、請求項
１から９のいずれか一項に記載の効果に加えて、ｎチャ
ネルＭＯＳ ＦＥＴ１０において、ｐウェル領域１８を
アノード領域として用いて形成されたツェナーダイオー
ドとｎチャネルＭＯＳ ＦＥＴ１０とをほぼ１つのｎチ
ャネルＭＯＳ ＦＥＴ１０素子面積で形成し、制御性に
富み高精度の注入濃度プロファイルが得られるイオン注
入制御技術を流用してｐウェル領域１８作製の際にｐ形
不純物濃度ｐ+を制御することに依り、ｐウェル領域１
８−ドレイン／ソース領域１２／１４間に良好な接合プ
ロファイルを有するｐｎ接合を有するツェナーダイオー
ドを形成し、ｎチャネルＭＯＳ ＦＥＴ１０のソース／
ドレイン領域１４／１２のｎ形不純物の濃度ｎ+の電気
諸特性への影響を高精度で十分に低減した状態でツェナ
ーダイオードのツェナー接合耐圧を所望の電圧値に制御
良く且つ高精度に設定することができるようになるとい
った効果を奏する。具体的には、ｎチャネルＭＯＳ Ｆ
ＥＴ１０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相
互コンダクタンスｇm等の電気諸特性への影響を高精度
で十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御良く且つ高精度に設定
し、このようなツェナー接合耐圧を有するツェナーダイ
オードをｎチャネルＭＯＳ ＦＥＴ１０の素子構造内に
形成することができ、デバイス面積の有効利用を図るこ
とができるようになるといった効果を奏する。According to the tenth aspect of the present invention, in addition to the effect of any one of the first to ninth aspects, in the n-channel MOS FET 10, the p-well region 18 is formed as an anode region. The formed Zener diode and the n-channel MOS FET 10 are formed with approximately one n-channel MOS FET 10 element area, and the p-well region 18 is formed by utilizing the ion implantation control technique which is rich in controllability and obtains a highly accurate implantation concentration profile. The p-well region 1 is controlled by controlling the p-type impurity
A Zener diode having a pn junction having a good junction profile is formed between the 8-drain / source regions 12/14, and a source / source of the n-channel MOSFET 10 is formed.
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the influence of the concentration n + of the n-type impurity on the drain region 14/12 on the electrical characteristics is sufficiently reduced with high accuracy. The effect that it becomes possible to do it is produced. Specifically, the n-channel MOS F
Controls the Zener junction withstand voltage of the Zener diode to a desired voltage value with high precision and sufficiently reduced effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the ET10. , And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET 10, and an effect that the device area can be effectively used can be achieved.

【００４９】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
２０において、ｎウェル領域２８をカソード領域として
用いて形成されたツェナーダイオードとｐチャネルＭＯ
ＳＦＥＴ２０とをほぼ１つのｐチャネルＭＯＳ ＦＥＴ
２０素子面積で形成し、制御性に富み高精度の注入濃度
プロファイルが得られるイオン注入制御技術を流用して
ｎウェル領域２８作製の際にｎ形不純物濃度ｎ+を制御
することに依り、ｎウェル領域２８−ドレイン／ソース
領域２２／２４間に良好な接合プロファイルを有するｐ
ｎ接合を有するツェナーダイオードを形成し、ｐチャネ
ルＭＯＳ ＦＥＴ２０のソース／ドレイン領域２４／２
２のｐ形不純物の濃度ｐ+の電気諸特性への影響を高精
度で十分に低減した状態でツェナーダイオードのツェナ
ー接合耐圧を所望の電圧値に制御良く且つ高精度に設定
することができるようになるといった効果を奏する。具
体的には、ｐチャネルＭＯＳ ＦＥＴ２０のドレイン抵
抗、ＯＮ抵抗、閾値電圧Ｖth、相互コンダクタンスｇm
等の電気諸特性への影響を高精度で十分に低減した状態
でツェナーダイオードのツェナー接合耐圧を所望の電圧
値に制御良く且つ高精度に設定し、このようなツェナー
接合耐圧を有するツェナーダイオードをｐチャネルＭＯ
Ｓ ＦＥＴ２０の素子構造内に形成することができ、デ
バイス面積の有効利用を図ることができるようになると
いった効果を奏する。For the same purpose, p-channel MOS FET
20, a Zener diode formed using n-well region 28 as a cathode region and a p-channel MO
The SFET 20 and almost one p-channel MOS FET
By controlling the n-type impurity concentration n + during the fabrication of the n-well region 28 by using an ion implantation control technique which is formed with an area of 20 elements and provides a highly controllable and highly accurate implantation concentration profile, n P having a good junction profile between well region 28 and drain / source region 22/24
A zener diode having an n-junction is formed, and the source / drain region 24/2 of the p-channel MOSFET 20 is formed.
The zener junction breakdown voltage of the Zener diode can be set to a desired voltage value with good controllability and high accuracy in a state in which the influence of the p-type impurity concentration p + on the electrical characteristics is sufficiently reduced with high accuracy. It has the effect of becoming Specifically, the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm of the p-channel MOS FET 20
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the effects on the electrical characteristics such as are sufficiently reduced with high accuracy. p-channel MO
It can be formed in the element structure of the SFET 20 and has an effect that the device area can be effectively used.

【００５０】これに依り、ツェナーダイオードとＣＭＯ
Ｓ３０とをほぼ１つの素子面積で形成し、ＣＭＯＳ３０
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するｐｎ接合を有するツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。具体的には、ＣＭＯＳ３０のドレ
イン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コンダクタン
スｇm等の電気諸特性への影響を高精度で十分に低減し
た状態で良好な接合プロファイルを有するｐｎ接合を有
するツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御良く且つ高精度に設定し、このようなツェナ
ー接合耐圧を有するツェナーダイオードをＣＭＯＳ３０
の素子構造内に形成することができ、デバイス面積の有
効利用を図ることができるようになるといった効果を奏
する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
The Zener diode breakdown voltage of a Zener diode having a pn junction having a good junction profile can be set to a desired voltage value with good controllability and high accuracy while the influence on the electric characteristics of the pn junction is sufficiently reduced with high accuracy. It has the effect of becoming More specifically, a Zener diode having a pn junction having a good junction profile in a state where the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the CMOS 30 are sufficiently reduced with high accuracy. Is set to a desired voltage value with good controllability and high accuracy, and a Zener diode having such a Zener junction withstand voltage is set to CMOS30.
The device structure can be formed within the element structure, and the effect that the device area can be used effectively can be achieved.

【００５１】請求項１１に記載の発明は、請求項１０に
記載の半導体装置において、前記イオン注入される前記
不純物のイオンドーズ量は、１．０Ｅ＋１３から１．０
Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲で設定されてい
る、ことを特徴とする半導体装置である。According to an eleventh aspect of the present invention, in the semiconductor device of the tenth aspect, the ion dose of the impurity implanted is 1.0E + 13 to 1.0E + 13.
A semiconductor device characterized by being set in a range of E + 15 [atoms / cm 2].

【００５２】請求項１１に記載の発明に依れば、請求項
１０に記載の効果に加えて、ｎチャネルＭＯＳ ＦＥＴ
１０において、ｐウェル領域１８をアノード領域として
用いて形成されたツェナーダイオードとｎチャネルＭＯ
Ｓ ＦＥＴ１０とをほぼ１つのｎチャネルＭＯＳ ＦＥ
Ｔ１０素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てｐウェル領域１８作製の際にｐ形不純物のイオンドー
ズ量を１．０Ｅ＋１３から１．０Ｅ＋１５［ａｔｏｍｓ
／ｃｍ2］の範囲に制御することに依り、ｐウェル領域
１８−ドレイン／ソース領域１２／１４間に良好な接合
プロファイルを有するｐｎ接合を有するツェナーダイオ
ードを形成し、ｎチャネルＭＯＳ ＦＥＴ１０のソース
／ドレイン領域１４／１２のｎ形不純物の濃度ｎ+の電
気諸特性への影響を高精度で十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を４から９［Ｖ］程
度の範囲で制御良く且つ高精度に設定することができる
ようになるといった効果を奏する。具体的には、ｎチャ
ネルＭＯＳ ＦＥＴ１０のドレイン抵抗、ＯＮ抵抗、閾
値電圧Ｖth、相互コンダクタンスｇm等の電気諸特性へ
の影響を高精度で十分に低減した状態でツェナーダイオ
ードのツェナー接合耐圧を４から９［Ｖ］程度の範囲で
制御良く且つ高精度に設定し、このようなツェナー接合
耐圧を有するツェナーダイオードをｎチャネルＭＯＳ
ＦＥＴ１０の素子構造内に形成することができ、デバイ
ス面積の有効利用を図ることができるようになるといっ
た効果を奏する。According to the eleventh aspect of the present invention, in addition to the effect of the tenth aspect, an n-channel MOS FET
10, a Zener diode formed using the p-well region 18 as an anode region and an n-channel MO
S FET10 and almost one n-channel MOS FE
The ion dose of the p-type impurity is reduced from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm2], a Zener diode having a pn junction having a good junction profile is formed between the p-well region 18 and the drain / source region 12/14, and the source / drain of the n-channel MOSFET 10 is formed. In a state where the influence of the concentration n + of the n-type impurity in the region 14/12 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled and controlled within a range of about 4 to 9 [V]. This has the effect that the accuracy can be set. Specifically, the Zener junction breakdown voltage of the Zener diode is reduced from 4 while the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the n-channel MOS FET 10 are sufficiently reduced with high accuracy. A Zener diode having such a Zener junction breakdown voltage is set with good control and high accuracy in the range of about 9 [V], and an n-channel MOS
It can be formed in the element structure of the FET 10, and has an effect that the device area can be effectively used.

【００５３】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
２０において、ｎウェル領域２８をカソード領域として
用いて形成されたツェナーダイオードとｐチャネルＭＯ
ＳＦＥＴ２０とをほぼ１つのｐチャネルＭＯＳ ＦＥＴ
２０素子面積で形成し、制御性に富み高精度の注入濃度
プロファイルが得られるイオン注入制御技術を流用して
ｎウェル領域２８作製の際にｎ形不純物のイオンドーズ
量を１．０Ｅ＋１３から１．０Ｅ＋１５［ａｔｏｍｓ／
ｃｍ2］の範囲に制御することに依り、ｎウェル領域２
８−ドレイン／ソース領域２２／２４間に良好な接合プ
ロファイルを有するｐｎ接合を有するツェナーダイオー
ドを形成し、ｐチャネルＭＯＳ ＦＥＴ２０のソース／
ドレイン領域２４／２２のｐ形不純物の濃度ｐ+の電気
諸特性への影響を高精度で十分に低減した状態でツェナ
ーダイオードのツェナー接合耐圧を４から９［Ｖ］程度
の範囲で制御良く且つ高精度に設定することができるよ
うになるといった効果を奏する。具体的には、ｐチャネ
ルＭＯＳ ＦＥＴ２０のドレイン抵抗、ＯＮ抵抗、閾値
電圧Ｖth、相互コンダクタンスｇm等の電気諸特性への
影響を高精度で十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を４から９［Ｖ］程度の範囲で制
御良く且つ高精度に設定し、このようなツェナー接合耐
圧を有するツェナーダイオードをｐチャネルＭＯＳ Ｆ
ＥＴ２０の素子構造内に形成することができ、デバイス
面積の有効利用を図ることができるようになるといった
効果を奏する。For the same purpose, a p-channel MOS FET
20, a Zener diode formed using n-well region 28 as a cathode region and a p-channel MO
The SFET 20 and almost one p-channel MOS FET
When forming the n-well region 28, the ion dose amount of the n-type impurity is set to 1.0E + 13 to 1.0. 0E + 15 [atoms /
cm2], the n-well region 2
A Zener diode having a pn junction having a good junction profile is formed between the 8-drain / source region 22/24, and the source /
With the effect of the p-type impurity concentration p + of the drain regions 24/22 on the electrical characteristics being sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode can be controlled well in the range of about 4 to 9 [V]. There is an effect that the setting can be performed with high accuracy. Specifically, the Zener junction breakdown voltage of the Zener diode is reduced from 4 while the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the p-channel MOS FET 20 are sufficiently reduced with high accuracy. A Zener diode having such a Zener junction withstand voltage is set with good control and high accuracy in the range of about 9 [V], and a p-channel MOS F
The device can be formed in the element structure of the ET 20, and the effect of effectively utilizing the device area can be achieved.

【００５４】これに依り、ツェナーダイオードとＣＭＯ
Ｓ３０とをほぼ１つの素子面積で形成し、ＣＭＯＳ３０
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するｐｎ接合を有するツェ
ナーダイオードのツェナー接合耐圧を４から９［Ｖ］程
度の範囲で制御良く且つ高精度に設定することができる
ようになるといった効果を奏する。具体的には、ＣＭＯ
Ｓ３０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互
コンダクタンスｇm等の電気諸特性への影響を高精度で
十分に低減した状態で良好な接合プロファイルを有する
ｐｎ接合を有するツェナーダイオードのツェナー接合耐
圧を４から９［Ｖ］程度の範囲で制御良く且つ高精度に
設定し、このようなツェナー接合耐圧を有するツェナー
ダイオードをＣＭＯＳ３０の素子構造内に形成すること
ができ、デバイス面積の有効利用を図ることができるよ
うになるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
Of the Zener diode having a pn junction having a good junction profile in a state in which the influence on the electric characteristics of the pn junction is sufficiently reduced with high precision in a range of 4 to 9 [V] with good control and high accuracy. This has the effect of enabling setting. Specifically, CMO
The effect of the S30 on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage Vth, and the transconductance gm is sufficiently reduced with high accuracy and the Zener junction breakdown voltage of a Zener diode having a pn junction having a good junction profile is reduced. A Zener diode having such a Zener junction withstand voltage can be formed within the element structure of the CMOS 30 by setting it with good control and high accuracy in the range of about 4 to 9 [V], and effectively use the device area. This has the effect of being able to perform.

【００５５】請求項１２に記載の発明は、請求項１，
２，３，４，５，１０から１１のいずれか一項に記載の
半導体装置４０の製造方法において、前記所定のイオン
ドーズ量の前記不純物ｐ+をイオン注入して前記半導体
基板１９の表面近傍にｐ形を有する前記ｐウェル領域１
８を形成する工程と、前記ｐウェル領域１８上に前記ゲ
ート絶縁層１５を形成する工程と、ゲート閾値電圧Ｖth
を設定するためのチャネルドープを前記ゲート絶縁層１
５を介して実行して前記ドレイン領域１２及び前記ソー
ス領域１４間の前記ｐウェル領域１８の表面近傍内に前
記ゲート領域を形成する工程と、前ゲート領域上に前記
ゲート絶縁層１５を介して前記ゲート電極を形成する工
程と、ｎ形を有する前記ドレイン領域１２及び前記ソー
ス領域１４を前記ｐウェル領域１８に形成して前記ツェ
ナーダイオードを形成する工程と、前記半導体基板１９
の表面上にキャリアの活性化及びゲート耐圧の確保のた
めの絶縁層１１を形成すると共に、前記ドレイン電極１
３Ａ、前記ソース電極１３Ｂ及び前記アノード電極１３
Ｃを形成するためのコンタクト孔を各々形成する工程
と、前記各コンタクト孔を介して、前記ドレイン電極１
３Ａ、前記ソース電極１３Ｂ及び前記アノード電極１３
Ｃを形成する工程と、前記ドレイン電極１３Ａ、前記ソ
ース電極１３Ｂ及び前記アノード電極１３Ｃを除く前記
絶縁層１１上に保護層としてのオーバーコート層１７を
形成する工程を有する、ことを特徴とする半導体装置４
０の製造方法である。The twelfth aspect of the present invention provides the first aspect.
12. The method of manufacturing the semiconductor device 40 according to any one of 2, 3, 4, 5, 10 to 11, wherein the impurity p @ + having the predetermined ion dose is ion-implanted in the vicinity of the surface of the semiconductor substrate 19. The p-well region 1 having a p-type
8; forming the gate insulating layer 15 on the p-well region 18;
Channel doping for setting the gate insulating layer 1
5 to form the gate region in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, and via the gate insulating layer 15 on the previous gate region Forming the gate electrode; forming the n-type drain region 12 and the source region 14 in the p-well region 18 to form the Zener diode;
An insulating layer 11 for activating carriers and securing a gate withstand voltage on the surface of the drain electrode 1;
3A, the source electrode 13B and the anode electrode 13
Forming contact holes for forming C, and forming the drain electrode 1 through each of the contact holes.
3A, the source electrode 13B and the anode electrode 13
A semiconductor comprising: a step of forming C; and a step of forming an overcoat layer 17 as a protective layer on the insulating layer 11 except for the drain electrode 13A, the source electrode 13B, and the anode electrode 13C. Device 4
0 manufacturing method.

【００５６】請求項１２に記載の発明に依れば、請求項
１，２，３，４，５，１０から１１のいずれか一項に記
載の効果と同様の効果を奏する。According to the twelfth aspect of the present invention, the same effects as those of any one of the first, second, third, fourth, fifth and tenth aspects are obtained.

【００５７】請求項１３に記載の発明は、請求項１，
２，３，６，７，１０から１１のいずれか一項に記載の
半導体装置の製造方法において、前記所定のイオンドー
ズ量の前記不純物ｎ+をイオン注入して前記半導体基板
１９の表面近傍にｎ形を有する前記ｎウェル領域２８を
形成する工程と、前記ｎウェル領域２８上に前記ゲート
絶縁層２５を形成する工程と、ゲート閾値電圧Ｖthを設
定するためのチャネルドープを前記ゲート絶縁層２５を
介して実行して前記ドレイン領域２２及び前記ソース領
域２４間の前記ｎウェル領域２８の表面近傍内に前記ゲ
ート領域を形成する工程と、前ゲート領域上に前記ゲー
ト絶縁層２５を介して前記ゲート電極２６を形成する工
程と、ｐ形を有する前記ドレイン領域２２及び前記ソー
ス領域２４を前記ｎウェル領域２８に形成して前記ツェ
ナーダイオードを形成する工程と、前記半導体基板１９
の表面上にキャリアの活性化及びゲート耐圧の確保のた
めの絶縁層２１を形成すると共に、前記ドレイン電極２
３Ａ、前記ソース電極２３Ｂ及び前記カソード電極２３
Ｃを形成するためのコンタクト孔を各々形成する工程
と、前記各コンタクト孔を介して、前記ドレイン電極２
３Ａ、前記ソース電極２３Ｂ及び前記カソード電極２３
Ｃを形成する工程と、前記ドレイン電極２３Ａ、前記ソ
ース電極２３Ｂ及び前記カソード電極２３Ｃを除く前記
絶縁層２１上に保護層としてのオーバーコート層２７を
形成する工程を有する、ことを特徴とする半導体装置の
製造方法である。According to the thirteenth aspect of the present invention,
12. The method for manufacturing a semiconductor device according to any one of 2, 3, 6, 7, 10 to 11, wherein the predetermined ion dose of the impurity n + is ion-implanted into the vicinity of the surface of the semiconductor substrate 19. forming the n-well region 28 having an n-type, forming the gate insulating layer 25 on the n-well region 28, and channel-doping the gate insulating layer 25 to set a gate threshold voltage Vth. Forming the gate region in the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24; and forming the gate region on the previous gate region via the gate insulating layer 25. Forming a gate electrode 26 and forming the p-type drain region 22 and the source region 24 in the n-well region 28 to form the Zener diode. A step of the semiconductor substrate 19
An insulating layer 21 for activating carriers and ensuring gate breakdown voltage is formed on the surface of the drain electrode 2.
3A, the source electrode 23B and the cathode electrode 23
Forming contact holes for forming C, and forming the drain electrode 2 through each of the contact holes.
3A, the source electrode 23B and the cathode electrode 23
A semiconductor comprising: forming a C layer; and forming an overcoat layer 27 as a protective layer on the insulating layer 21 excluding the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C. It is a manufacturing method of an apparatus.

【００５８】請求項１３に記載の発明に依れば、請求項
１，２，３，６，７，１０から１１のいずれか一項に記
載の効果と同様の効果を奏する。According to the thirteenth aspect of the present invention, the same effect as any one of the first, second, third, sixth, seventh and tenth aspects is obtained.

【００５９】請求項１４に記載の発明は、請求項１，
２，３，８，９，１０から１１のいずれか一項に記載の
半導体装置４０の製造方法において、前記所定のイオン
ドーズ量の前記不純物ｐ+をイオン注入して前記半導体
基板１９の表面近傍にｐ形を有する前記ｐウェル領域１
８を前記ｎチャネルＭＯＳＦＥＴ１０側に形成する工
程、又は前記所定のイオンドーズ量の前記不純物ｎ+を
イオン注入して前記半導体基板１９の表面近傍にｎ形を
有する前記ｎウェル領域２８を前記ｐチャネルＭＯＳ
ＦＥＴ２０側に形成する工程と、前記ｐウェル領域１８
上及び前記ｎウェル領域２８上に前記素子分離層３２を
形成する工程と、ゲート閾値電圧Ｖthを設定するための
チャネルドープを前記素子分離層３２を介して実行して
前記ドレイン領域１２及び前記ソース領域１４間の前記
ｐウェル領域１８の表面近傍内に前記ｎチャネルパワー
ＭＯＳＦＥＴ１０側の前記ゲート領域を形成し、ゲート
閾値電圧Ｖthを設定するためのチャネルドープを前記素
子分離層３２を介して実行して前記ドレイン領域２２及
び前記ソース領域２４間の前記ｎウェル領域２８の表面
近傍内に前記ｐチャネルＭＯＳ ＦＥＴ２０側の前記ゲ
ート領域を形成する工程と、前ゲート領域上に前記素子
分離層３２を介して前記ｎチャネルＭＯＳ ＦＥＴ１０
側及び前記ｐチャネルＭＯＳ ＦＥＴ２０側の前記ゲー
ト電極を形成する工程と、ｐ形を有する前記ドレイン領
域２２及び前記ソース領域２４を前記ｎウェル領域２８
に形成して、又はｎ形を有する前記ドレイン領域１２及
び前記ソース領域１４を前記ｐウェル領域１８に形成し
て、前記ｎチャネルＭＯＳ ＦＥＴ１０側又は前記ｐチ
ャネルＭＯＳ ＦＥＴ２０側の少なくとも何れかに前記
ツェナーダイオードを形成する工程と、前記半導体基板
１９の表面上にキャリアの活性化及びゲート耐圧の確保
のための絶縁層１１，２１を形成すると共に、前記ｎチ
ャネルＭＯＳ ＦＥＴ１０側における前記ドレイン電極
１３Ａ、前記ソース電極１３Ｂ及び前記アノード電極１
３Ｃを形成するためのコンタクト孔を各々形成し、前記
ｐチャネルＭＯＳ ＦＥＴ２０側の前記ドレイン電極２
３Ａ、前記ソース電極２３Ｂ及び前記カソード電極２３
Ｃを形成するためのコンタクト孔を各々形成する工程
と、前記各コンタクト孔を介して、前記ｎチャネルＭＯ
Ｓ ＦＥＴ１０側における前記ドレイン電極１３Ａ、前
記ソース電極１３Ｂ及び前記アノード電極１３Ｃを形成
し、前記各コンタクト孔を介して、前記ｐチャネルＭＯ
Ｓ ＦＥＴ２０側における前記ドレイン電極２３Ａ、前
記ソース電極２３Ｂ及び前記カソード電極２３Ｃを形成
する工程と、前記ｎチャネルＭＯＳ ＦＥＴ１０の前記
ドレイン電極１３Ａ、前記ソース電極１３Ｂ及び前記ア
ノード電極１３Ｃを除く前記絶縁層１１上に保護層とし
てのオーバーコート層１７を形成し、前記ｐチャネルＭ
ＯＳ ＦＥＴ２０の前記ドレイン電極２３Ａ、前記ソー
ス電極２３Ｂ及び前記カソード電極２３Ｃを除く前記絶
縁層２１上に保護層としてのオーバーコート層２７を形
成する工程を有する、ことを特徴とする半導体装置４０
の製造方法である。According to the fourteenth aspect of the present invention,
12. The method of manufacturing the semiconductor device 40 according to any one of 2, 3, 8, 9, 10 to 11, wherein the impurity p + having the predetermined ion dose is ion-implanted and the vicinity of the surface of the semiconductor substrate 19 is provided. The p-well region 1 having a p-type
8 is formed on the side of the n-channel MOSFET 10 or the impurity n + is ion-implanted at the predetermined ion dose to form the n-well region 28 having an n-type near the surface of the semiconductor substrate 19 by the p-channel. MOS
Forming a step on the FET 20 side;
Forming the device isolation layer 32 on the n-well region 28 and above, and performing channel doping for setting a gate threshold voltage Vth through the device isolation layer 32 to form the drain region 12 and the source The gate region on the side of the n-channel power MOSFET 10 is formed in the vicinity of the surface of the p-well region 18 between the regions 14, and channel doping for setting a gate threshold voltage Vth is performed through the element isolation layer 32. Forming the gate region on the p-channel MOS FET 20 side in the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24 by way of the element isolation layer 32 on the previous gate region. The n-channel MOS FET 10
Forming the gate electrode on the side of the p-channel MOSFET 20 and the p-type drain region 22 and the source region 24 having the p-type.
Or the drain region 12 and the source region 14 having the n-type are formed in the p-well region 18, and the Zener is provided on at least one of the n-channel MOSFET 10 and the p-channel MOSFET 20. Forming a diode, forming insulating layers 11 and 21 for activating carriers and securing gate breakdown voltage on the surface of the semiconductor substrate 19, and forming the drain electrode 13A on the n-channel MOS FET 10 side; Source electrode 13B and anode electrode 1
A contact hole for forming 3C is formed, and the drain electrode 2 on the p-channel MOS FET 20 side is formed.
3A, the source electrode 23B and the cathode electrode 23
Forming contact holes for forming C, and forming the n-channel MO through each of the contact holes.
The drain electrode 13A, the source electrode 13B, and the anode electrode 13C on the side of the SFET 10 are formed, and the p-channel MOSFET is formed through the contact holes.
Forming the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C on the side of the SFET 20; An overcoat layer 17 as a protective layer is formed thereon, and the p-channel M
A semiconductor device 40 comprising a step of forming an overcoat layer 27 as a protective layer on the insulating layer 21 except for the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C of the OS FET 20.
It is a manufacturing method of.

【００６０】請求項１４に記載の発明に依れば、請求項
１，２，３，８，９，１０から１１のいずれか一項に記
載の効果と同様の効果を奏する。According to the fourteenth aspect of the invention, the same effect as any one of the first, second, third, eighth, ninth, and tenth to eleventh aspects can be obtained.

【００６１】[0061]

【発明の実施の形態】図１は、本発明の半導体装置にか
かるｎチャネルＭＯＳ ＦＥＴ（ＮＭＯＳ）１０の一実
施形態を説明するための素子構造断面図である。FIG. 1 is a sectional view of an element structure for explaining an embodiment of an n-channel MOS FET (NMOS) 10 according to a semiconductor device of the present invention.

【００６２】本半導体装置４０は、ｎ形半導体基板１９
の表面近傍に形成されｐ形を有するｐウェル領域１８、
ｐウェル領域１８に形成されｎ形を有するドレイン領域
１２及びソース領域１４、ｐウェル領域１８上に形成さ
れたゲート絶縁層１５、ドレイン領域１２及びソース領
域１４間のｐウェル領域１８の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層１５を介して
形成されたゲート電極１６を有するｎチャネルＭＯＳ
ＦＥＴが集積されて所定の回路を形成している集積回路
であり、具体的には、ＬＳＩチップやＩＣチップの形態
を有している。The present semiconductor device 40 comprises an n-type semiconductor substrate 19
A p-well region 18 formed near the surface of
In the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14, the gate insulating layer 15 formed on the p-well region 18, and the drain region 12 and the source region 14 having the n-type formed in the p-well region 18. Channel region having a gate region formed over the gate region and a gate electrode 16 formed over the gate region with a gate insulating layer 15 interposed therebetween
This is an integrated circuit in which FETs are integrated to form a predetermined circuit, and specifically has a form of an LSI chip or an IC chip.

【００６３】ツェナーダイオードは、ｐ形を有する不純
物を所定量だけｐウェル領域１８に導入してツェナー電
圧を設定し、ｐウェル領域１８をアノード領域として用
いてアノード電極１３Ｃを形成し、ドレイン／ソース領
域１２をカソード領域として用いてドレイン／ソース電
極１３Ａと共通化してカソード電極１３Ｂを形成するこ
とに依り作製することができる。The Zener diode sets a Zener voltage by introducing a predetermined amount of p-type impurities into the p-well region 18, forms an anode electrode 13C using the p-well region 18 as an anode region, and forms a drain / source It can be manufactured by forming the cathode electrode 13B in common with the drain / source electrode 13A using the region 12 as a cathode region.

【００６４】この際、ｐ形を有する不純物の導入をイオ
ン注入することに依りツェナー電圧を設定することが望
ましい。At this time, it is desirable to set the Zener voltage by ion-implanting the introduction of the p-type impurity.

【００６５】これに依り、ＮＭＯＳ１０において、ｐウ
ェル領域１８をアノード領域として用いて形成されたツ
ェナーダイオードとＮＭＯＳ１０とをほぼ１つのＮＭＯ
Ｓ１０素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てｐウェル領域１８作製の際にｐ形不純物濃度ｐ+を制
御することができるようになるといった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
In order to control the p-type impurity concentration p + at the time of manufacturing the p-well region 18 by using an ion implantation control technique which is formed with an S10 element area and provides a highly controllable and highly accurate implantation concentration profile. It has the effect of becoming.

【００６６】この結果、ｐウェル領域１８−ドレイン／
ソース領域１２／１４間に良好な接合プロファイルを有
するｐｎ接合を有するツェナーダイオードを形成し、Ｎ
ＭＯＳ１０のソース／ドレイン領域１４／１２のｎ形不
純物の濃度ｎ+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御良く且つ高精度に設定することが
できるようになるといった効果を奏する。As a result, the p-well region 18-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 12/14,
In a state where the influence of the concentration n + of the n-type impurity in the source / drain regions 14/12 of the MOS 10 on the electric characteristics is sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good control. This has the effect that the accuracy can be set.

【００６７】具体的には、ＮＭＯＳ１０のドレイン抵
抗、ＯＮ抵抗、閾値電圧Ｖth、相互コンダクタンスｇm
等の電気諸特性への影響を高精度で十分に低減した状態
でツェナーダイオードのツェナー接合耐圧を所望の電圧
値に制御良く且つ高精度に設定し、このようなツェナー
接合耐圧を有するツェナーダイオードをＮＭＯＳ１０の
素子構造内に形成することができ、デバイス面積の有効
利用を図ることができるようになるといった効果を奏す
る。Specifically, the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the NMOS 10
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the effects on the electrical characteristics such as are sufficiently reduced with high accuracy. Since it can be formed in the element structure of the NMOS 10, it is possible to effectively use the device area.

【００６８】図３は、図１のｎチャネルＭＯＳ ＦＥＴ
（ＮＭＯＳ）１０のイオンドーズ量とツェナー電圧との
関係を説明するためのグラフである。FIG. 3 shows the n-channel MOS FET of FIG.
4 is a graph for explaining the relationship between the ion dose of the (NMOS) 10 and the Zener voltage.

【００６９】ここで、イオン注入される不純物のイオン
ドーズ量は、図３に示すように、１．０Ｅ＋１３から
１．０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲で設定さ
れることが望ましい。Here, it is desirable that the ion dose of the impurity to be ion-implanted is set in the range of 1.0E + 13 to 1.0E + 15 [atoms / cm 2], as shown in FIG.

【００７０】これに依り、ＮＭＯＳ１０において、ｐウ
ェル領域１８をアノード領域として用いて形成されたツ
ェナーダイオードとＮＭＯＳ１０とをほぼ１つのＮＭＯ
Ｓ１０素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てｐウェル領域１８作製の際にｐ形不純物のイオンドー
ズ量を１．０Ｅ＋１３から１．０Ｅ＋１５［ａｔｏｍｓ
／ｃｍ2］の範囲に制御することができるようになると
いった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
The ion dose of the p-type impurity is adjusted from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm <2>].

【００７１】この結果、ｐウェル領域１８−ドレイン／
ソース領域１２／１４間に良好な接合プロファイルを有
するｐｎ接合を有するツェナーダイオードを形成し、Ｎ
ＭＯＳ１０のソース／ドレイン領域１４／１２のｎ形不
純物の濃度ｎ+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を、図３に示すように、４から９［Ｖ］程度の範囲で制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。As a result, the p-well region 18-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 12/14,
With the effect of the concentration n + of the n-type impurity in the source / drain regions 14/12 of the MOS 10 on the electrical characteristics being sufficiently reduced with high accuracy, the Zener junction breakdown voltage of the Zener diode is set to 4 as shown in FIG. From 9 to about 9 [V] with good control and high accuracy.

【００７２】図４（ａ）は図１のｎチャネルＭＯＳ Ｆ
ＥＴ（ＮＭＯＳ）１０のイオンドーズ量とゲート閾値電
圧Ｖthとの関係を説明するためのグラフである。FIG. 4A shows the n-channel MOS F of FIG.
5 is a graph for explaining a relationship between an ion dose of an ET (NMOS) 10 and a gate threshold voltage Vth.

【００７３】イオンドーズ量を１．０Ｅ＋１３から１．
０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲に設定するこ
とに依り、図４（ａ）に示すように、閾値電圧Ｖthや電
流増幅率β等の電気諸特性への影響を高精度で十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御良く且つ高精度に設定し、このよう
なツェナー接合耐圧を有するツェナーダイオードをＮＭ
ＯＳ１０の素子構造内に形成することができ、デバイス
面積の有効利用を図ることができるようになるといった
効果を奏する。The ion dose is adjusted from 1.0E + 13 to 1.
By setting the range of 0E + 15 [atoms / cm 2], as shown in FIG. 4A, a state in which the influence on the electrical characteristics such as the threshold voltage Vth and the current amplification factor β is sufficiently reduced with high precision. To set the Zener junction breakdown voltage of the Zener diode to a desired voltage value with good control and high accuracy.
It can be formed in the element structure of the OS 10, and has an effect that the device area can be effectively used.

【００７４】続いて、第１実施形態の半導体装置４０の
製造方法を説明する。Next, a method of manufacturing the semiconductor device 40 according to the first embodiment will be described.

【００７５】図２（ａ）〜（ｅ）は、図１のｎチャネル
ＭＯＳ ＦＥＴ（ＮＭＯＳ）１０のプロセスシーケンス
を説明するための工程図である。第１に、図２（ａ）に
示すように、１．０Ｅ＋１３から１．０Ｅ＋１５［ａｔ
ｏｍｓ／ｃｍ2］の範囲のイオンドーズ量の不純物ｐ+を
イオン注入してｎ形半導体基板１９の表面近傍にｐ形を
有するｐウェル領域１８を形成する工程を実行する。FIGS. 2A to 2E are process diagrams for explaining a process sequence of the n-channel MOS FET (NMOS) 10 of FIG. First, as shown in FIG. 2A, 1.0E + 13 to 1.0E + 15 [at
oms / cm @ 2] to form a p-type p-well region 18 near the surface of the n-type semiconductor substrate 19 by ion-implanting an impurity p @ + at an ion dose in the range of oms / cm @ 2.

【００７６】第２に、図２（ｂ）に示すように、第１工
程に続いて、ｐウェル領域１８上にゲート絶縁層１５を
形成する工程と、ゲート閾値電圧Ｖthを設定するための
チャネルドープをゲート絶縁層１５を介して実行してド
レイン領域１２及びソース領域１４間のｐウェル領域１
８の表面近傍内にゲート領域を形成する工程と、ゲート
領域上にゲート絶縁層１５を介してゲート電極１６を形
成する工程を実行する。Second, as shown in FIG. 2B, following the first step, a step of forming the gate insulating layer 15 on the p-well region 18 and a channel for setting the gate threshold voltage Vth Doping is performed via the gate insulating layer 15 to form the p-well region 1 between the drain region 12 and the source region 14.
8 and a step of forming a gate electrode 16 on the gate region with a gate insulating layer 15 interposed therebetween.

【００７７】第３に、図２（ｃ）に示すように、第２工
程に続いて、ｎ形を有するドレイン領域１２及びソース
領域１４をｐウェル領域１８に形成してツェナーダイオ
ードを形成する工程を実行する。Third, as shown in FIG. 2C, following the second step, a step of forming a drain region 12 and a source region 14 having n-type in the p-well region 18 to form a Zener diode Execute

【００７８】第４に、図２（ｄ）に示すように、第３工
程に続いて、ｎ形半導体基板１９の表面上にキャリアの
活性化及びゲート耐圧の確保のための絶縁層１１を形成
し、ドレイン電極１３Ａ、ソース電極１３Ｂ及びアノー
ド電極１３Ｃを形成するためのコンタクト孔を各々形成
する工程と、各コンタクト孔を介して、ドレイン電極１
３Ａ、ソース電極１３Ｂ及びアノード電極１３Ｃを形成
する工程を実行する。Fourth, as shown in FIG. 2D, an insulating layer 11 for activating carriers and ensuring gate breakdown voltage is formed on the surface of the n-type semiconductor substrate 19 following the third step. Forming a contact hole for forming the drain electrode 13A, the source electrode 13B, and the anode electrode 13C; and forming the drain electrode 1 through each contact hole.
The step of forming 3A, source electrode 13B and anode electrode 13C is performed.

【００７９】第５に、図２（ｅ）に示すように、第４工
程に続いて、ドレイン電極１３Ａ、ソース電極１３Ｂ及
びアノード電極１３Ｃを除く絶縁層１１上に保護層とし
てのオーバーコート層１７を形成する工程を実行する。Fifth, as shown in FIG. 2E, following the fourth step, an overcoat layer 17 as a protective layer is formed on the insulating layer 11 excluding the drain electrode 13A, the source electrode 13B and the anode electrode 13C. Is performed.

【００８０】これに依り、第１実施形態の半導体装置４
０を作製することができる。According to this, the semiconductor device 4 of the first embodiment
0 can be produced.

【００８１】次に、図面に基づき、半導体装置４０の第
２実施形態を説明する。Next, a second embodiment of the semiconductor device 40 will be described with reference to the drawings.

【００８２】図５は、本発明の半導体装置にかかるｐチ
ャネルＭＯＳ ＦＥＴ（ＰＭＯＳ）２０の一実施形態を
説明するための素子構造断面図である。なお、第１実施
形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。FIG. 5 is a sectional view of an element structure for explaining one embodiment of a p-channel MOS FET (PMOS) 20 according to the semiconductor device of the present invention. Note that the same parts as those already described in the first embodiment are denoted by the same reference numerals, and redundant description will be omitted.

【００８３】本半導体装置４０は、ｎ形半導体基板１９
の表面近傍に形成されｎ形を有するｎウェル領域２８、
ｎウェル領域２８に形成されｐ形を有するドレイン領域
２２及びソース領域２４、ｎウェル領域２８上に形成さ
れたゲート絶縁層２５、ドレイン領域２２及びソース領
域２４間のｎウェル領域２８の表面近傍内に形成された
ゲート領域、ゲート領域上にゲート絶縁層２５を介して
形成されたゲート電極２６、ドレイン領域２２に接続さ
れたドレイン電極２３Ａ、ソース領域２４に接続された
ソース電極２３Ｂを有するＰＭＯＳ２０が集積されて所
定の回路を形成している集積回路であり、具体的には、
ＬＳＩチップやＩＣチップの形態を有している。The semiconductor device 40 includes the n-type semiconductor substrate 19
An n-well region 28 formed near the surface of
In the vicinity of the surface of the n-well region 28 between the drain region 22 and the source region 24, the gate insulating layer 25 formed on the n-well region 28 and the gate insulating layer 25 formed on the n-well region 28 The PMOS 20 has a gate region formed on the gate region, a gate electrode 26 formed on the gate region via a gate insulating layer 25, a drain electrode 23A connected to the drain region 22, and a source electrode 23B connected to the source region 24. An integrated circuit that is integrated to form a predetermined circuit, specifically,
It has the form of an LSI chip or an IC chip.

【００８４】ツェナーダイオードは、ｎ形を有する不純
物を所定量だけｎウェル領域２８に導入してツェナー電
圧を設定し、ｎウェル領域２８をカソード領域として用
いてアノード電極２３Ｂを形成し、ドレイン／ソース領
域２２／２４をアノード領域として用いてドレイン／ソ
ース電極２３Ｂと共通化してカソード電極２３Ｃを形成
することに依り作製することができる。The Zener diode sets an Zener voltage by introducing a predetermined amount of n-type impurities into n-well region 28, forms anode electrode 23B using n-well region 28 as a cathode region, and forms a drain / source It can be manufactured by forming the cathode electrode 23C in common with the drain / source electrode 23B using the region 22/24 as the anode region.

【００８５】この際、ｎ形を有する不純物の導入をイオ
ン注入することに依りツェナー電圧を設定することが望
ましい。At this time, it is desirable to set the Zener voltage by ion implantation for introducing the n-type impurity.

【００８６】これに依り、ＮＭＯＳ１０において、ｐウ
ェル領域１８をアノード領域として用いて形成されたツ
ェナーダイオードとＮＭＯＳ１０とをほぼ１つのＮＭＯ
Ｓ１０素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てｐウェル領域１８作製の際にｐ形不純物濃度ｐ+を制
御することができるようになるといった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
In order to control the p-type impurity concentration p + at the time of manufacturing the p-well region 18 by using an ion implantation control technique which is formed with an S10 element area and provides a highly controllable and highly accurate implantation concentration profile. It has the effect of becoming.

【００８７】この結果、ｎウェル領域２８−ドレイン／
ソース領域２２／２４間に良好な接合プロファイルを有
するｐｎ接合を有するツェナーダイオードを形成し、Ｐ
ＭＯＳ２０のソース／ドレイン領域２４／２２のｐ形不
純物の濃度ｐ+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御良く且つ高精度に設定することが
できるようになるといった効果を奏する。具体的には、
ＰＭＯＳ２０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖt
h、相互コンダクタンスｇm等の電気諸特性への影響を高
精度で十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を所望の電圧値に制御良く且つ高精度に設
定し、このようなツェナー接合耐圧を有するツェナーダ
イオードをＰＭＯＳ２０の素子構造内に形成することが
でき、デバイス面積の有効利用を図ることができるよう
になるといった効果を奏する。As a result, the n-well region 28-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 22/24,
In a state in which the influence of the p-type impurity concentration p + of the source / drain regions 24/22 of the MOS 20 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good control. This has the effect that the accuracy can be set. In particular,
PMOS 20 drain resistance, ON resistance, threshold voltage Vt
h, the Zener diode breakdown voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced with high precision. Can be formed in the element structure of the PMOS 20, and the effect of effectively utilizing the device area can be obtained.

【００８８】図３は、図５のＰＭＯＳ２００のイオンド
ーズ量とツェナー電圧との関係を説明するためのグラフ
である。FIG. 3 is a graph for explaining the relationship between the ion dose of the PMOS 200 of FIG. 5 and the Zener voltage.

【００８９】ここで、イオン注入される不純物のイオン
ドーズ量は、図３に示すように、１．０Ｅ＋１３から
１．０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲で設定さ
れることが望ましい。Here, it is desirable that the ion dose of the impurity to be ion-implanted is set in the range of 1.0E + 13 to 1.0E + 15 [atoms / cm 2], as shown in FIG.

【００９０】これに依り、ＰＭＯＳ２０において、ｎウ
ェル領域２８をカソード領域として用いて形成されたツ
ェナーダイオードとＰＭＯＳ２０とをほぼ１つのＰＭＯ
Ｓ２０素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てｎウェル領域２８作製の際にｎ形不純物のイオンドー
ズ量を１．０Ｅ＋１３から１．０Ｅ＋１５［ａｔｏｍｓ
／ｃｍ2］の範囲に制御することができるようになると
いった効果を奏する。As a result, in the PMOS 20, a Zener diode formed by using the n-well region 28 as a cathode region and the PMOS 20 are substantially one PMOS transistor.
The ion dose of the n-type impurity is reduced from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm <2>].

【００９１】この結果、ｎウェル領域２８−ドレイン／
ソース領域２２／２４間に良好な接合プロファイルを有
するｐｎ接合を有するツェナーダイオードを形成し、Ｐ
ＭＯＳ２０のソース／ドレイン領域２４／２２のｐ形不
純物の濃度ｐ+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を４から９［Ｖ］程度の範囲で制御良く且つ高精度に設
定することができるようになるといった効果を奏する図
４（ｂ）は図１のｐチャネルＭＯＳ ＦＥＴ（ＰＭＯＳ
２０）のイオンドーズ量とゲート閾値電圧Ｖthとの関係
を説明するためのグラフである。As a result, the n-well region 28-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 22/24,
With the effect of the p-type impurity concentration p + of the source / drain regions 24/22 of the MOS 20 on electrical characteristics being sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode is in the range of about 4 to 9 [V]. FIG. 4B, which has an effect that the setting can be performed with good control and high accuracy by the p-channel MOS FET (PMOS) shown in FIG.
20 is a graph for explaining the relationship between the ion dose amount and the gate threshold voltage Vth in 20).

【００９２】また、イオンドーズ量を１．０Ｅ＋１３か
ら１．０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲に設定
することに依り、図４（ｂ）に示すように、閾値電圧Ｖ
thや電流増幅率β等の電気諸特性への影響を高精度で十
分に低減した状態でツェナーダイオードのツェナー接合
耐圧を所望の電圧値に制御良く且つ高精度に設定し、こ
のようなツェナー接合耐圧を有するツェナーダイオード
をＰＭＯＳ２０の素子構造内に形成することができ、デ
バイス面積の有効利用を図ることができるようになると
いった効果を奏する。Further, by setting the ion dose in the range of 1.0E + 13 to 1.0E + 15 [atoms / cm 2], as shown in FIG.
The Zener junction withstand voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the effects on the electrical characteristics such as th and current amplification factor β are sufficiently reduced with high accuracy. A Zener diode having a withstand voltage can be formed in the element structure of the PMOS 20, and an effect that the device area can be effectively used can be achieved.

【００９３】次に、図面に基づき、半導体装置４０の第
３実施形態を説明する。Next, a third embodiment of the semiconductor device 40 will be described with reference to the drawings.

【００９４】図６は、本発明の半導体装置にかかるＣＭ
ＯＳ３０の一実施形態を説明するための素子構造断面図
である。なお、第１実施形態又は第２実施形態において
既に記述したものと同一の部分については、同一符号を
付し、重複した説明は省略する。FIG. 6 shows a CM according to the semiconductor device of the present invention.
FIG. 2 is a sectional view of an element structure for describing an embodiment of an OS 30. The same parts as those already described in the first embodiment or the second embodiment are denoted by the same reference numerals, and redundant description will be omitted.

【００９５】本半導体装置４０は、ｎ形半導体基板１９
の表面近傍に形成されｐ形を有するｐウェル領域１８、
ｐウェル領域１８に形成されｎ形を有するドレイン領域
１２及びソース領域１４、ｐウェル領域１８上に形成さ
れ隣接素子との電気的絶縁を行うための素子分離層３
２、ドレイン領域１２及びソース領域１４間のｐウェル
領域１８の表面近傍内に形成されたゲート領域、ゲート
領域上に素子分離層３２を介して形成されたゲート電極
１６を有するＮＭＯＳ１０が形成され、ｎ形半導体基板
１９の表面近傍に形成されｎ形を有するｎウェル領域２
８、ｎウェル領域２８に形成されｐ形を有するドレイン
領域２２及びソース領域２４、ｎウェル領域２８上に形
成され隣接素子との電気的絶縁を行うための素子分離層
３２、ドレイン領域２２及びソース領域２４間のｎウェ
ル領域２８の表面近傍内に形成されたゲート領域、ゲー
ト領域上に素子分離層３２を介して形成されたゲート電
極２６を有するＰＭＯＳ２０が集積されて所定の回路を
形成している集積回路であり、具体的には、ＬＳＩチッ
プやＩＣチップの形態を有している。The present semiconductor device 40 comprises an n-type semiconductor substrate 19
A p-well region 18 formed near the surface of
a drain region 12 and a source region 14 having an n-type and formed in a p-well region 18;
2. an NMOS 10 having a gate region formed in the vicinity of the surface of the p-well region 18 between the drain region 12 and the source region 14 and a gate electrode 16 formed on the gate region via an element isolation layer 32; n-well region 2 formed near the surface of n-type semiconductor substrate 19 and having n-type
8, a drain region 22 and a source region 24 which are formed in the n-well region 28 and have a p-type, an element isolation layer 32 which is formed on the n-well region 28 and electrically insulates an adjacent element, a drain region 22 and a source A PMOS 20 having a gate region formed in the vicinity of the surface of the n-well region 28 between the regions 24 and a gate electrode 26 formed on the gate region via an element isolation layer 32 is integrated to form a predetermined circuit. The integrated circuit has a form of an LSI chip or an IC chip.

【００９６】ＮＭＯＳ１０側のツェナーダイオードは、
ｐ形を有する不純物ｐ+を所定量だけｐウェル領域１８
に導入してツェナー電圧を設定し、ｐウェル領域１８を
アノード領域として用いてアノード電極１３Ｃを形成
し、ドレイン／ソース領域１２／１４をカソード領域１
３Ｂとして用いてドレイン／ソース電極１３Ｂと共通化
してカソード電極１３Ｂを形成することに依り作製する
ことができる。The Zener diode on the NMOS 10 side is
A predetermined amount of p-type impurity p + is added to p well region 18.
, A zener voltage is set, an anode electrode 13C is formed using the p-well region 18 as an anode region, and the drain / source region 12/14 is
It can be manufactured by forming the cathode electrode 13B in common with the drain / source electrode 13B by using it as 3B.

【００９７】同様に、ＰＭＯＳ２０側のツェナーダイオ
ードは、ｎ形を有する不純物ｎ+を所定量だけｎウェル
領域２８に導入してツェナー電圧を設定し、ｎウェル領
域２８をカソード電極２３Ｃとして用いて形成すること
に依り作製することができる。Similarly, the Zener diode on the PMOS 20 side is formed by introducing a predetermined amount of n-type impurity n + into the n-well region 28 to set a zener voltage, and using the n-well region 28 as the cathode electrode 23C. It can be manufactured by doing.

【００９８】この際、ｐ形を有する不純物ｐ+、ｎ形を
有する不純物ｎ+の導入をイオン注入することに依りツ
ェナー電圧を設定することが望ましい。At this time, it is desirable to set the Zener voltage by ion-implanting the p-type impurity p + and the n-type impurity n +.

【００９９】これに依り、ＮＭＯＳ１０において、ｐウ
ェル領域１８をアノード領域として用いて形成されたツ
ェナーダイオードとＮＭＯＳ１０とをほぼ１つのＮＭＯ
Ｓ１０素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てｐウェル領域１８作製の際にｐ形不純物濃度ｐ+を制
御することに依り、ｐウェル領域１８−ドレイン／ソー
ス領域１２／１４間に良好な接合プロファイルを有する
ｐｎ接合を有するツェナーダイオードを形成し、ＮＭＯ
Ｓ１０のソース／ドレイン領域１４／１２のｎ形不純物
の濃度ｎ+の電気諸特性への影響を高精度で十分に低減
した状態でツェナーダイオードのツェナー接合耐圧を所
望の電圧値に制御良く且つ高精度に設定することができ
るようになるといった効果を奏する。具体的には、ＮＭ
ＯＳ１０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相
互コンダクタンスｇm等の電気諸特性への影響を高精度
で十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御良く且つ高精度に設定
し、このようなツェナー接合耐圧を有するツェナーダイ
オードをＮＭＯＳ１０の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
By controlling the p-type impurity concentration p + during the production of the p-well region 18 by using an ion implantation control technique formed with an S10 element area and providing a highly controllable and highly accurate implantation concentration profile, p Forming a Zener diode having a pn junction having a good junction profile between the well region 18 and the drain / source region 12/14,
In a state in which the influence of the concentration n + of the n-type impurity in the source / drain regions 14/12 of S10 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good control. This has the effect that the accuracy can be set. Specifically, NM
The Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with good and high accuracy while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of OS10 is sufficiently reduced with high accuracy. , And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the NMOS 10, and an effect that the device area can be effectively used can be achieved.

【０１００】同様の主旨で、ＰＭＯＳ２０において、ｎ
ウェル領域２８をカソード領域として用いて形成された
ツェナーダイオードとＰＭＯＳ２０とをほぼ１つのＰＭ
ＯＳ２０素子面積で形成し、制御性に富み高精度の注入
濃度プロファイルが得られるイオン注入制御技術を流用
してｎウェル領域２８作製の際にｎ形不純物濃度ｎ+を
制御することに依り、ｎウェル領域２８−ドレイン／ソ
ース領域２２／２４間に良好な接合プロファイルを有す
るｐｎ接合を有するツェナーダイオードを形成し、ＰＭ
ＯＳ２０のソース／ドレイン領域２４／２２のｐ形不純
物の濃度ｐ+の電気諸特性への影響を高精度で十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御良く且つ高精度に設定することがで
きるようになるといった効果を奏する。具体的には、Ｐ
ＭＯＳ２０のドレイン抵抗、ＯＮ抵抗、閾値電圧Ｖth、
相互コンダクタンスｇm等の電気諸特性への影響を高精
度で十分に低減した状態でツェナーダイオードのツェナ
ー接合耐圧を所望の電圧値に制御良く且つ高精度に設定
し、このようなツェナー接合耐圧を有するツェナーダイ
オードをＰＭＯＳ２０の素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。In the same manner, in the PMOS 20, n
A Zener diode formed using the well region 28 as a cathode region and the PMOS 20 are connected to almost one PM.
The n-type impurity concentration n + is controlled when the n-well region 28 is formed by using an ion implantation control technique formed with an OS20 element area and having a high controllability and a highly accurate implantation concentration profile. Forming a Zener diode having a pn junction with a good junction profile between the well region 28 and the drain / source region 22/24,
In a state where the influence of the p-type impurity concentration p + of the source / drain regions 24/22 of the OS 20 on the electrical characteristics is sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode can be controlled to a desired voltage value with high control. This has the effect that the accuracy can be set. Specifically, P
The drain resistance, ON resistance, threshold voltage Vth,
The Zener diode breakdown voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy while the influence on the electrical characteristics such as the mutual conductance gm is sufficiently reduced with high precision. The Zener diode can be formed in the element structure of the PMOS 20, and there is an effect that the device area can be effectively used.

【０１０１】これに依り、ツェナーダイオードとＣＭＯ
Ｓ３０とをほぼ１つの素子面積で形成し、ＣＭＯＳ３０
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するｐｎ接合を有するツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。具体的には、ＣＭＯＳ３０のドレ
イン抵抗、ＯＮ抵抗、閾値電圧Ｖth、相互コンダクタン
スｇm等の電気諸特性への影響を高精度で十分に低減し
た状態で良好な接合プロファイルを有するｐｎ接合を有
するツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御良く且つ高精度に設定し、このようなツェナ
ー接合耐圧を有するツェナーダイオードをＣＭＯＳ３０
の素子構造内に形成することができ、デバイス面積の有
効利用を図ることができるようになるといった効果を奏
する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
The Zener diode breakdown voltage of a Zener diode having a pn junction having a good junction profile can be set to a desired voltage value with good controllability and high accuracy while the influence on the electric characteristics of the pn junction is sufficiently reduced with high accuracy. It has the effect of becoming More specifically, a Zener diode having a pn junction having a good junction profile in a state where the effects on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage Vth, and transconductance gm of the CMOS 30 are sufficiently reduced with high accuracy. Is set to a desired voltage value with good controllability and high accuracy, and a Zener diode having such a Zener junction withstand voltage is set to CMOS30.
The device structure can be formed within the element structure, and the effect that the device area can be used effectively can be achieved.

【０１０２】図３は、図６のＣＭＯＳ３０におけるイオ
ンドーズ量とツェナー電圧との関係を説明するためのグ
ラフである。FIG. 3 is a graph for explaining the relationship between the ion dose and the Zener voltage in the CMOS 30 of FIG.

【０１０３】ここで、イオン注入されるＮＭＯＳ１０側
の不純物のイオンドーズ量又はＰＭＯＳ２０側の不純物
のイオンドーズ量は、図３に示すように、１．０Ｅ＋１
３から１．０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲で
設定されることが望ましい。Here, the ion dose of the impurity on the NMOS 10 side or the ion dose of the impurity on the PMOS 20 side to be ion-implanted is 1.0E + 1, as shown in FIG.
It is desirable to set in the range of 3 to 1.0E + 15 [atoms / cm2].

【０１０４】これに依り、ＮＭＯＳ１０において、ｐウ
ェル領域１８をアノード領域として用いて形成されたツ
ェナーダイオードとＮＭＯＳ１０とをほぼ１つのＮＭＯ
Ｓ１０素子面積で形成し、制御性に富み高精度の注入濃
度プロファイルが得られるイオン注入制御技術を流用し
てｐウェル領域１８作製の際にｐ形不純物のイオンドー
ズ量を１．０Ｅ＋１３から１．０Ｅ＋１５［ａｔｏｍｓ
／ｃｍ2］の範囲に制御することができるようになると
いった効果を奏する。According to this, in the NMOS 10, the Zener diode formed using the p-well region 18 as the anode region and the NMOS 10 are almost one NMO.
The ion dose of the p-type impurity is adjusted from 1.0E + 13 to 1. 0E + 15 [atoms
/ Cm <2>].

【０１０５】この結果、ｐウェル領域１８−ドレイン／
ソース領域１２／１４間に良好な接合プロファイルを有
するｐｎ接合を有するツェナーダイオードを形成し、Ｎ
ＭＯＳ１０のソース／ドレイン領域１４／１２のｎ形不
純物の濃度ｎ+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を４から９［Ｖ］程度の範囲で制御良く且つ高精度に設
定することができるようになるといった効果を奏する。As a result, the p-well region 18-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 12/14,
With the effect of the concentration n + of the n-type impurity in the source / drain regions 14/12 of the MOS 10 on electrical characteristics being sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode is in the range of about 4 to 9 [V]. Thus, it is possible to set with good control and high accuracy.

【０１０６】同様の主旨で、ＰＭＯＳ２０において、ｎ
ウェル領域２８をカソード領域として用いて形成された
ツェナーダイオードとＰＭＯＳ２０とをほぼ１つのＰＭ
ＯＳ２０素子面積で形成し、制御性に富み高精度の注入
濃度プロファイルが得られるイオン注入制御技術を流用
してｎウェル領域２８作製の際にｎ形不純物のイオンド
ーズ量を１．０Ｅ＋１３から１．０Ｅ＋１５［ａｔｏｍ
ｓ／ｃｍ2］の範囲に制御することができるようになる
といった効果を奏する。In the same manner, in the PMOS 20, n
A Zener diode formed using the well region 28 as a cathode region and the PMOS 20 are connected to almost one PM.
When the n-well region 28 is formed, the ion dose of the n-type impurity is increased from 1.0E + 13 to 1. 0E + 15 [atom
s / cm2].

【０１０７】この結果、ｎウェル領域２８−ドレイン／
ソース領域２２／２４間に良好な接合プロファイルを有
するｐｎ接合を有するツェナーダイオードを形成し、Ｐ
ＭＯＳ２０のソース／ドレイン領域２４／２２のｐ形不
純物の濃度ｐ+の電気諸特性への影響を高精度で十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を４から９［Ｖ］程度の範囲で制御良く且つ高精度に設
定することができるようになるといった効果を奏する。As a result, the n-well region 28-drain /
Forming a Zener diode having a pn junction with a good junction profile between source regions 22/24,
In a state where the influence of the p-type impurity concentration p + of the source / drain regions 24/22 of the MOS 20 on the electric characteristics is sufficiently reduced with high precision, the Zener diode withstand voltage of the Zener diode ranges from about 4 to 9 [V]. Thus, it is possible to set with good control and high accuracy.

【０１０８】これに依り、ツェナーダイオードとＣＭＯ
Ｓ３０とをほぼ１つの素子面積で形成し、ＣＭＯＳ３０
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するｐｎ接合を有するツェ
ナーダイオードのツェナー接合耐圧を４から９［Ｖ］程
度の範囲で制御良く且つ高精度に設定することができる
ようになるといった効果を奏する。According to this, the Zener diode and the CMO
S30 is formed with substantially one element area, and CMOS 30 is formed.
Of the Zener diode having a pn junction having a good junction profile in a state in which the influence on the electric characteristics of the pn junction is sufficiently reduced with high precision in a range of 4 to 9 [V] with good control and high accuracy. This has the effect of enabling setting.

【０１０９】続いて、第３実施形態の半導体装置４０
（ＣＭＯＳ３０）の製造方法を説明する。Subsequently, the semiconductor device 40 of the third embodiment
(CMOS 30) will be described.

【０１１０】図７（ａ）〜（ｅ）は、図６のＣＭＯＳ３
０のプロセスシーケンスを説明するための工程図であ
る。FIGS. 7A to 7E show the CMOS 3 shown in FIG.
FIG. 7 is a process chart for describing a process sequence of No. 0;

【０１１１】第１に、図７（ａ）に示すように、１．０
Ｅ＋１３から１．０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の
範囲のイオンドーズ量の不純物ｐ+をイオン注入してｎ
形半導体基板１９の表面近傍にｐ形を有するｐウェル領
域１８をＮＭＯＳ１０側に形成する工程、又は所定のイ
オンドーズ量の不純物ｎ+をイオン注入してｎ形半導体
基板１９の表面近傍にｎ形を有するｎウェル領域２８を
ＰＭＯＳ２０側に形成する工程を実行する。First, as shown in FIG.
Impurity p + having an ion dose in the range of E + 13 to 1.0E + 15 [atoms / cm @ 2] is ion-implanted into n.
Forming a p-well region 18 having a p-type near the surface of the n-type semiconductor substrate 19 on the NMOS 10 side, or ion-implanting a predetermined ion dose of an impurity n + into the n-type semiconductor substrate 19 near the surface. Of forming an n-well region 28 having the following structure on the PMOS 20 side is performed.

【０１１２】第２に、図７（ｂ）に示すように、第１工
程に続いて、ｐウェル領域１８上及びｎウェル領域２８
上に素子分離層３２を形成する工程と、ゲート閾値電圧
Ｖthを設定するためのチャネルドープを素子分離層３２
を介して実行してドレイン領域１２及びソース領域１４
間のｐウェル領域１８の表面近傍内にｎチャネルパワー
ＭＯＳ ＦＥＴ１０側のゲート領域を形成し、ゲート閾
値電圧Ｖthを設定するためのチャネルドープを素子分離
層３２を介して実行してドレイン領域２２及びソース領
域２４間のｎウェル領域２８の表面近傍内にＰＭＯＳ２
０側のゲート領域を形成する工程と、ゲート領域上に素
子分離層３２を介してＮＭＯＳ１０側及びＰＭＯＳ２０
側のゲート電極を形成する工程を実行する。Second, as shown in FIG. 7B, following the first step, the p-well region 18 and the n-well region 28
Forming an element isolation layer 32 thereon; and performing channel doping for setting a gate threshold voltage Vth on the element isolation layer 32.
Through the drain region 12 and the source region 14
A gate region on the side of the n-channel power MOS FET 10 is formed in the vicinity of the surface of the p-well region 18 therebetween, and channel doping for setting the gate threshold voltage Vth is performed via the element isolation layer 32 to form the drain region 22 and PMOS2 is located in the vicinity of the surface of n-well region 28 between source regions 24.
Forming a gate region on the side of the NMOS 10 and the PMOS 20 via the element isolation layer 32 on the gate region.
The step of forming the side gate electrode.

【０１１３】第３に、図７（ｃ）に示すように、第２工
程に続いて、ｐ形を有するドレイン領域２２及びソース
領域２４をｎウェル領域２８に形成して、又はｎ形を有
するドレイン領域１２及びソース領域１４をｐウェル領
域１８に形成して、ＮＭＯＳ１０側又はＰＭＯＳ２０側
の少なくとも何れかにツェナーダイオードを形成する工
程を実行する。Third, as shown in FIG. 7C, after the second step, the drain region 22 and the source region 24 having the p-type are formed in the n-well region 28 or have the n-type. A step of forming the drain region 12 and the source region 14 in the p-well region 18 and forming a Zener diode on at least one of the NMOS 10 and the PMOS 20 is performed.

【０１１４】第４に、図７（ｄ）に示すように、第３工
程に続いて、ｎ形半導体基板１９の表面上にキャリアの
活性化及びゲート耐圧の確保のための絶縁層１１，２１
を形成し、ＮＭＯＳ１０側におけるドレイン電極１３
Ａ、ソース電極１３Ｂ及びアノード電極１３Ｃを形成す
るためのコンタクト孔を各々形成し、ＰＭＯＳ２０側の
ドレイン電極２３Ａ、ソース電極２３Ｂ及びカソード電
極２３Ｃを形成するためのコンタクト孔を各々形成する
工程と、各コンタクト孔を介して、ＮＭＯＳ１０側にお
けるドレイン電極１３Ａ、ソース電極１３Ｂ及びアノー
ド電極１３Ｃを形成し、各コンタクト孔を介して、ＰＭ
ＯＳ２０側におけるドレイン電極２３Ａ、ソース電極２
３Ｂ及びカソード電極２３Ｃを形成する工程を実行す
る。Fourth, as shown in FIG. 7D, following the third step, insulating layers 11 and 21 for activating carriers and securing gate breakdown voltage are formed on the surface of the n-type semiconductor substrate 19.
Is formed, and the drain electrode 13 on the NMOS 10 side is formed.
A, forming contact holes for forming the source electrode 13B and the anode electrode 13C, and forming contact holes for forming the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C on the PMOS 20 side; A drain electrode 13A, a source electrode 13B, and an anode electrode 13C on the NMOS 10 side are formed through the contact holes, and PM is formed through each contact hole.
The drain electrode 23A and the source electrode 2 on the OS20 side
The step of forming 3B and the cathode electrode 23C is performed.

【０１１５】第５に、図７（ｅ）に示すように、第４工
程に続いて、ＮＭＯＳ１０のドレイン電極１３Ａ、ソー
ス電極１３Ｂ及びアノード電極１３Ｃを除く絶縁層１１
上に保護層としてのオーバーコート層１７を形成し、Ｐ
ＭＯＳ２０のドレイン電極２３Ａ、ソース電極２３Ｂ及
びカソード電極２３Ｃを除く絶縁層２１上に保護層とし
てのオーバーコート層２７を形成する工程を実行する。Fifth, as shown in FIG. 7E, following the fourth step, the insulating layer 11 excluding the drain electrode 13A, the source electrode 13B and the anode electrode 13C of the NMOS 10 is formed.
An overcoat layer 17 as a protective layer is formed on the
A step of forming an overcoat layer 27 as a protective layer on the insulating layer 21 excluding the drain electrode 23A, the source electrode 23B, and the cathode electrode 23C of the MOS 20 is performed.

【０１１６】これに依り、第３実施形態の半導体装置４
０を作製することができる。Accordingly, the semiconductor device 4 of the third embodiment
0 can be produced.

【０１１７】[0117]

【発明の効果】請求項１に記載の発明に依れば、ＭＯＳ
トランジスタとツェナーダイオードとをほぼ１つのＭＯ
Ｓトランジスタ素子面積で形成すると共に、ウェル領域
の第１の導電型を有する不純物の濃度を制御することに
依り、ＭＯＳトランジスタのソース／ドレイン領域の第
２の導電型を有する不純物の濃度の電気諸特性への影響
を十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御することができるように
なるといった効果を奏する。According to the first aspect of the present invention, the MOS
Transistor and Zener diode are almost one MO
By controlling the concentration of the impurity having the first conductivity type in the well region and controlling the concentration of the impurity having the second conductivity type in the source / drain region of the MOS transistor, the electrical characteristics of the impurity having the second conductivity type are formed in the S transistor element area. This has the effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value while the influence on the characteristics is sufficiently reduced.

【０１１８】具体的には、ＭＯＳトランジスタのドレイ
ン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタンス等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをＭＯＳトランジスタの素子構造内に形成す
ることができ、デバイス面積の有効利用を図ることがで
きるようになるといった効果を奏する。Specifically, the Zener junction breakdown voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the MOS transistor is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the MOS transistor, and the effect of effectively utilizing the device area can be obtained.

【０１１９】請求項２に記載の発明に依れば、ウェル領
域をカソード領域としドレイン／ソース領域をアノード
領域として用いて形成されたツェナーダイオードとＭＯ
Ｓトランジスタとをほぼ１つのＭＯＳトランジスタ素子
面積で形成すると共に、ウェル領域の第１の導電型を有
する不純物の濃度を制御することに依り、ＭＯＳトラン
ジスタのソース／ドレイン領域の第２の導電型を有する
不純物の濃度の電気諸特性への影響を十分に低減した状
態でツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御することができるようになるといった効果を
奏する。According to the second aspect of the present invention, a Zener diode and an MO formed using a well region as a cathode region and a drain / source region as an anode region are provided.
The S transistor and the MOS transistor are formed with substantially one MOS transistor element area, and the second conductivity type of the source / drain region of the MOS transistor is controlled by controlling the concentration of the impurity having the first conductivity type in the well region. The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of the impurity concentration on the electrical characteristics is sufficiently reduced is exhibited.

【０１２０】具体的には、ＭＯＳトランジスタのドレイ
ン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタンス等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをＭＯＳトランジスタの素子構造内に形成す
ることができ、デバイス面積の有効利用を図ることがで
きるようになるといった効果を奏する。More specifically, the Zener junction breakdown voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the MOS transistor is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the MOS transistor, so that the device area can be effectively used.

【０１２１】請求項３に記載の発明に依れば、ウェル領
域をアノード領域としドレイン／ソース領域をカソード
領域として用いて形成されたツェナーダイオードとＭＯ
Ｓトランジスタとをほぼ１つのＭＯＳトランジスタ素子
面積で形成すると共に、ウェル領域の第１の導電型を有
する不純物の濃度を制御することに依り、ＭＯＳトラン
ジスタのソース／ドレイン領域の第２の導電型を有する
不純物の濃度の電気諸特性への影響を十分に低減した状
態でツェナーダイオードのツェナー接合耐圧を所望の電
圧値に制御することができるようになるといった効果を
奏する。According to the third aspect of the present invention, a Zener diode and an MO formed using a well region as an anode region and a drain / source region as a cathode region are formed.
The S transistor and the MOS transistor are formed with substantially one MOS transistor element area, and the second conductivity type of the source / drain region of the MOS transistor is controlled by controlling the concentration of the impurity having the first conductivity type in the well region. The effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of the impurity concentration on the electrical characteristics is sufficiently reduced is exhibited.

【０１２２】具体的には、ＭＯＳトランジスタのドレイ
ン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタンス等の
電気諸特性への影響を十分に低減した状態でツェナーダ
イオードのツェナー接合耐圧を所望の電圧値に制御する
と共に、このようなツェナー接合耐圧を有するツェナー
ダイオードをＭＯＳトランジスタの素子構造内に形成す
ることができ、デバイス面積の有効利用を図ることがで
きるようになるといった効果を奏する。Specifically, the Zener diode withstand voltage is controlled to a desired voltage value in a state in which the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the MOS transistor is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the MOS transistor, so that the device area can be effectively used.

【０１２３】請求項４に記載の発明に依れば、ｐウェル
領域をアノード領域として用いて形成されたツェナーダ
イオードとｎチャネルＭＯＳ ＦＥＴとをほぼ１つのｎ
チャネルＭＯＳ ＦＥＴ素子面積で形成すると共に、ｐ
ウェル領域のｐ形不純物濃度ｐ+を制御することに依
り、ｎチャネルＭＯＳ ＦＥＴのソース／ドレイン領域
のｎ形不純物の濃度ｎ+の電気諸特性への影響を十分に
低減した状態でツェナーダイオードのツェナー接合耐圧
を所望の電圧値に制御することができるようになるとい
った効果を奏する。According to the fourth aspect of the present invention, a Zener diode formed using a p-well region as an anode region and an n-channel MOS FET are substantially one n-channel MOS FET.
Channel MOS FET element area and p
By controlling the p-type impurity concentration p + in the well region, the effect of the concentration n + of the n-type impurity in the source / drain region of the n-channel MOS FET on the electrical characteristics is sufficiently reduced in a state where the effect is reduced sufficiently. There is an effect that the Zener junction breakdown voltage can be controlled to a desired voltage value.

【０１２４】具体的には、ｎチャネルＭＯＳ ＦＥＴの
ドレイン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをｎチャネルＭＯＳ ＦＥＴの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。More specifically, the Zener junction withstand voltage of the Zener diode is set to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the n-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, so that the effect of effectively utilizing the device area can be achieved.

【０１２５】請求項５に記載の発明に依れば、ｐウェル
領域をアノード領域としドレイン／ソース領域をカソー
ド領域として用いて形成されたツェナーダイオードとｎ
チャネルＭＯＳ ＦＥＴとをほぼ１つのｎチャネルＭＯ
Ｓ ＦＥＴ素子面積で形成すると共に、ｐウェル領域の
ｐ形不純物濃度ｐ+を制御することに依り、ｎチャネル
ＭＯＳ ＦＥＴのソース／ドレイン領域のｎ形不純物の
濃度ｎ+の電気諸特性への影響を十分に低減した状態で
ツェナーダイオードのツェナー接合耐圧を所望の電圧値
に制御することができるようになるといった効果を奏す
る。According to the fifth aspect of the present invention, a Zener diode and an n-type diode formed using a p-well region as an anode region and a drain / source region as a cathode region are formed.
Channel MOS FET and almost one n-channel MO
The influence of the concentration n + of the n-type impurity in the source / drain region of the n-channel MOS FET on the electric characteristics by forming the SFET element area and controlling the p-type impurity concentration p + in the p-well region. In this state, the Zener diode breakdown voltage can be controlled to a desired voltage value in a state where is sufficiently reduced.

【０１２６】具体的には、ｎチャネルＭＯＳ ＦＥＴの
ドレイン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをｎチャネルＭＯＳ ＦＥＴの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。Specifically, the Zener diode withstand voltage is set to a desired voltage value in a state where the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the n-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, so that the effect of effectively utilizing the device area can be achieved.

【０１２７】請求項６に記載の発明に依れば、ｎウェル
領域をカソード領域として用いて形成されたツェナーダ
イオードとｐチャネルＭＯＳ ＦＥＴとをほぼ１つのｐ
チャネルＭＯＳ ＦＥＴ素子面積で形成すると共に、ｎ
ウェル領域のｎ形不純物濃度を制御することに依り、ｐ
チャネルＭＯＳ ＦＥＴのソース／ドレイン領域のｐ形
不純物の濃度ｐ+の電気諸特性への影響を十分に低減し
た状態でツェナーダイオードのツェナー接合耐圧を所望
の電圧値に制御することができるようになるといった効
果を奏する。According to the sixth aspect of the present invention, a Zener diode formed using an n-well region as a cathode region and a p-channel MOS FET are substantially connected to one p-channel MOS FET.
A channel MOS FET is formed with an element area and n
By controlling the n-type impurity concentration in the well region, p
With the effect that the concentration p + of the p-type impurity in the source / drain region of the channel MOS FET on the electrical characteristics is sufficiently reduced, the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value. This has the effect.

【０１２８】具体的には、ｐチャネルＭＯＳ ＦＥＴの
ドレイン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをｐチャネルＭＯＳ ＦＥＴの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。Specifically, the zener junction withstand voltage of the zener diode is set to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the p-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction withstand voltage can be formed in the element structure of the p-channel MOS FET, so that the device area can be effectively used.

【０１２９】請求項７に記載の発明に依れば、ｎウェル
領域をカソード領域としドレイン／ソース領域をアノー
ド領域として用いて形成されたツェナーダイオードとｐ
チャネルＭＯＳ ＦＥＴとをほぼ１つのｐチャネルＭＯ
Ｓ ＦＥＴ素子面積で形成すると共に、ｎウェル領域の
ｎ形不純物濃度を制御することに依り、ｐチャネルＭＯ
Ｓ ＦＥＴのソース／ドレイン領域のｐ形不純物の濃度
ｐ+の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御することができるようになるといった効果を奏する。According to the seventh aspect of the present invention, a Zener diode formed using an n-well region as a cathode region and a drain / source region as an anode region, and a p-type Zener diode.
Channel MOS FET and almost one p-channel MO
By forming the SFET element area and controlling the n-type impurity concentration of the n-well region, the p-channel MO
It is possible to control the Zener diode breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the p-type impurity concentration p + of the source / drain region of the SFET on the electrical characteristics is sufficiently reduced. It works.

【０１３０】具体的には、ｐチャネルＭＯＳ ＦＥＴの
ドレイン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタン
ス等の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御すると共に、このようなツェナー接合耐圧を有するツ
ェナーダイオードをｐチャネルＭＯＳ ＦＥＴの素子構
造内に形成することができ、デバイス面積の有効利用を
図ることができるようになるといった効果を奏する。More specifically, the zener junction withstand voltage of the Zener diode is reduced to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and mutual conductance of the p-channel MOS FET is sufficiently reduced. And a Zener diode having such a Zener junction withstand voltage can be formed in the element structure of the p-channel MOS FET, so that the device area can be effectively used.

【０１３１】請求項８に記載の発明に依れば、ｎチャネ
ルＭＯＳ ＦＥＴにおいて、ｐウェル領域をアノード領
域として用いて形成されたツェナーダイオードとｎチャ
ネルＭＯＳ ＦＥＴとをほぼ１つのｎチャネルＭＯＳ
ＦＥＴ素子面積で形成すると共に、ｐウェル領域のｐ形
不純物濃度ｐ+を制御することに依り、ｎチャネルＭＯ
Ｓ ＦＥＴのソース／ドレイン領域のｎ形不純物ｎ+の
濃度の電気諸特性への影響を十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御することができるようになるといった効果を奏する。
具体的には、ｎチャネルＭＯＳ ＦＥＴのドレイン抵
抗、ＯＮ抵抗、閾値電圧、相互コンダクタンス等の電気
諸特性への影響を十分に低減した状態でツェナーダイオ
ードのツェナー接合耐圧を所望の電圧値に制御すると共
に、このようなツェナー接合耐圧を有するツェナーダイ
オードをｎチャネルＭＯＳ ＦＥＴの素子構造内に形成
することができ、デバイス面積の有効利用を図ることが
できるようになるといった効果を奏する。According to the present invention, in the n-channel MOS FET, the Zener diode formed using the p-well region as the anode region and the n-channel MOS FET are substantially one n-channel MOS FET.
An n-channel MO is formed by controlling the p-type impurity concentration p + in the p-well region while forming the n-channel MO.
It is possible to control the Zener junction breakdown voltage of the Zener diode to a desired voltage value in a state where the influence of the concentration of the n-type impurity n + in the source / drain regions of the SFET on the electrical characteristics is sufficiently reduced. It works.
Specifically, the Zener diode withstand voltage is controlled to a desired voltage value in a state where the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the n-channel MOS FET is sufficiently reduced. At the same time, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, so that the effect of effectively utilizing the device area can be achieved.

【０１３２】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
において、ｎウェル領域をカソード領域として用いて形
成されたツェナーダイオードとｐチャネルＭＯＳ ＦＥ
Ｔとをほぼ１つのｐチャネルＭＯＳ ＦＥＴ素子面積で
形成すると共に、ｎウェル領域のｎ形不純物濃度ｎ+を
制御することに依り、ｐチャネルＭＯＳ ＦＥＴのソー
ス／ドレイン領域２２のｐ形不純物の濃度ｐ+の電気諸
特性への影響を十分に低減した状態でツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御することが
できるようになるといった効果を奏する。具体的には、
ｐチャネルＭＯＳ ＦＥＴのドレイン抵抗、ＯＮ抵抗、
閾値電圧、相互コンダクタンス等の電気諸特性への影響
を十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御すると共に、このような
ツェナー接合耐圧を有するツェナーダイオードをｐチャ
ネルＭＯＳ ＦＥＴの素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。For the same purpose, p-channel MOS FET
, A Zener diode formed using an n-well region as a cathode region and a p-channel MOS FE
By forming T with substantially one p-channel MOS FET element area and controlling the n-type impurity concentration n + in the n-well region, the p-type impurity concentration in the source / drain region 22 of the p-channel MOS FET is controlled. The effect that the Zener diode withstand voltage of the Zener diode can be controlled to a desired voltage value in a state where the influence of p + on various electrical characteristics is sufficiently reduced is exhibited. In particular,
The drain resistance and ON resistance of the p-channel MOS FET,
Controlling the Zener diode breakdown voltage of the Zener diode to a desired voltage value while sufficiently reducing the influence on the electrical characteristics such as the threshold voltage and the mutual conductance, etc. The device can be formed in the element structure of the FET, and an effect that the device area can be effectively used can be achieved.

【０１３３】これに依り、ツェナーダイオードとＣＭＯ
Ｓとをほぼ１つの素子面積で形成すると共に、ＣＭＯＳ
の電気諸特性への影響を十分に低減した状態でツェナー
ダイオードのツェナー接合耐圧を所望の電圧値に制御す
ることができるようになるといった効果を奏する。具体
的には、ＣＭＯＳのドレイン抵抗、ＯＮ抵抗、閾値電
圧、相互コンダクタンス等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをＣＭＯＳの素
子構造内に形成することができ、デバイス面積の有効利
用を図ることができるようになるといった効果を奏す
る。According to this, the Zener diode and the CMO
S is formed with almost one element area, and CMOS
The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited. Specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the CMOS is sufficiently reduced. A Zener diode having such a Zener junction withstand voltage can be formed in a CMOS device structure, and an effect that a device area can be effectively used can be achieved.

【０１３４】請求項９に記載の発明に依れば、ｎチャネ
ルＭＯＳ ＦＥＴにおいて、ｐウェル領域をアノード領
域としドレイン／ソース領域をカソード領域として用い
て形成されたツェナーダイオードとｎチャネルＭＯＳ
ＦＥＴとをほぼ１つのｎチャネルＭＯＳ ＦＥＴ素子面
積で形成すると共に、ｐウェル領域のｐ形不純物濃度を
制御することに依り、ｎチャネルＭＯＳ ＦＥＴのソー
ス／ドレイン領域のｎ形不純物の濃度の電気諸特性への
影響を十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を所望の電圧値に制御することができるよ
うになるといった効果を奏する。具体的には、ｎチャネ
ルＭＯＳ ＦＥＴのドレイン抵抗、ＯＮ抵抗、閾値電
圧、相互コンダクタンス等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをｎチャネルＭ
ＯＳＦＥＴの素子構造内に形成することができ、デバイ
ス面積の有効利用を図ることができるようになるといっ
た効果を奏する。According to the ninth aspect of the present invention, in an n-channel MOS FET, a Zener diode formed using a p-well region as an anode region and a drain / source region as a cathode region, and an n-channel MOS FET.
The FET is formed with approximately one n-channel MOS FET element area, and by controlling the p-type impurity concentration in the p-well region, the electric characteristics of the n-type impurity concentration in the source / drain regions of the n-channel MOS FET are controlled. This has the effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value while the influence on the characteristics is sufficiently reduced. Specifically, the Zener diode withstand voltage is controlled to a desired voltage value in a state where the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the n-channel MOS FET is sufficiently reduced. In addition, a Zener diode having such a Zener junction breakdown voltage is connected to an n-channel M
It can be formed in the element structure of the OSFET, and has an effect that the device area can be effectively used.

【０１３５】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
において、ｎウェル領域をカソード領域としドレイン／
ソース領域をアノード領域として用いて形成されたツェ
ナーダイオードとｐチャネルＭＯＳ ＦＥＴとをほぼ１
つのｐチャネルＭＯＳ ＦＥＴ素子面積で形成すると共
に、ｎウェル領域のｎ形不純物濃度ｎ+を制御すること
に依り、ｐチャネルＭＯＳ ＦＥＴのソース／ドレイン
領域２２のｐ形不純物の濃度ｐ+の電気諸特性への影響
を十分に低減した状態でツェナーダイオードのツェナー
接合耐圧を所望の電圧値に制御することができるように
なるといった効果を奏する。具体的には、ｐチャネルＭ
ＯＳ ＦＥＴのドレイン抵抗、ＯＮ抵抗、閾値電圧、相
互コンダクタンス等の電気諸特性への影響を十分に低減
した状態でツェナーダイオードのツェナー接合耐圧を所
望の電圧値に制御すると共に、このようなツェナー接合
耐圧を有するツェナーダイオードをｐチャネルＭＯＳ
ＦＥＴの素子構造内に形成することができ、デバイス面
積の有効利用を図ることができるようになるといった効
果を奏する。For the same purpose, p-channel MOS FET
, The n-well region is used as a cathode region and the drain /
A Zener diode formed using a source region as an anode region and a p-channel MOS FET are substantially 1
By controlling the n-type impurity concentration n + in the n-well region while controlling the p-type MOS FET element area, the electric characteristics of the p-type impurity concentration p + in the source / drain region 22 of the p-channel MOS FET are controlled. This has the effect that the Zener junction breakdown voltage of the Zener diode can be controlled to a desired voltage value while the influence on the characteristics is sufficiently reduced. Specifically, p-channel M
Controlling the Zener junction breakdown voltage of the Zener diode to a desired voltage value while sufficiently reducing the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the OS FET, and controlling such a Zener junction Zener diode with breakdown voltage is replaced with p-channel MOS
The device can be formed in the element structure of the FET, and an effect that the device area can be effectively used can be achieved.

【０１３６】これに依り、ツェナーダイオードとＣＭＯ
Ｓとをほぼ１つの素子面積で形成すると共に、ＣＭＯＳ
の電気諸特性への影響を十分に低減した状態でツェナー
ダイオードのツェナー接合耐圧を所望の電圧値に制御す
ることができるようになるといった効果を奏する。具体
的には、ＣＭＯＳのドレイン抵抗、ＯＮ抵抗、閾値電
圧、相互コンダクタンス等の電気諸特性への影響を十分
に低減した状態でツェナーダイオードのツェナー接合耐
圧を所望の電圧値に制御すると共に、このようなツェナ
ー接合耐圧を有するツェナーダイオードをＣＭＯＳの素
子構造内に形成することができ、デバイス面積の有効利
用を図ることができるようになるといった効果を奏す
る。According to this, the Zener diode and the CMO
S is formed with almost one element area, and CMOS
The effect that the Zener diode withstand voltage can be controlled to a desired voltage value in a state where the influence on the electrical characteristics of the Zener diode is sufficiently reduced is exhibited. Specifically, the Zener junction withstand voltage of the Zener diode is controlled to a desired voltage value while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the CMOS is sufficiently reduced. A Zener diode having such a Zener junction withstand voltage can be formed in a CMOS device structure, and an effect that a device area can be effectively used can be achieved.

【０１３７】請求項１０に記載の発明に依れば、請求項
１から９のいずれか一項に記載の効果に加えて、ｎチャ
ネルＭＯＳ ＦＥＴにおいて、ｐウェル領域をアノード
領域として用いて形成されたツェナーダイオードとｎチ
ャネルＭＯＳ ＦＥＴとをほぼ１つのｎチャネルＭＯＳ
ＦＥＴ素子面積で形成し、制御性に富み高精度の注入
濃度プロファイルが得られるイオン注入制御技術を流用
してｐウェル領域作製の際にｐ形不純物濃度ｐ+を制御
することに依り、ｐウェル領域−ドレイン／ソース領域
間に良好な接合プロファイルを有するｐｎ接合を有する
ツェナーダイオードを形成し、ｎチャネルＭＯＳ ＦＥ
Ｔのソース／ドレイン領域のｎ形不純物の濃度ｎ+の電
気諸特性への影響を高精度で十分に低減した状態でツェ
ナーダイオードのツェナー接合耐圧を所望の電圧値に制
御良く且つ高精度に設定することができるようになると
いった効果を奏する。具体的には、ｎチャネルＭＯＳ
ＦＥＴのドレイン抵抗、ＯＮ抵抗、閾値電圧、相互コン
ダクタンス等の電気諸特性への影響を高精度で十分に低
減した状態でツェナーダイオードのツェナー接合耐圧を
所望の電圧値に制御良く且つ高精度に設定し、このよう
なツェナー接合耐圧を有するツェナーダイオードをｎチ
ャネルＭＯＳ ＦＥＴの素子構造内に形成することがで
き、デバイス面積の有効利用を図ることができるように
なるといった効果を奏する。According to the tenth aspect of the present invention, in addition to the effect of any one of the first to ninth aspects, in an n-channel MOS FET, the n-channel MOS FET is formed using a p-well region as an anode region. The Zener diode and the n-channel MOS FET to almost one n-channel MOS
By controlling the p-type impurity concentration p + during the production of the p-well region by utilizing the ion implantation control technology formed with the FET element area and providing a highly controllable and highly accurate implantation concentration profile, the p-well A Zener diode having a pn junction having a good junction profile between the region and the drain / source region is formed, and an n-channel MOS FE
The Zener diode breakdown voltage of the Zener diode is set to a desired voltage value with good controllability and high accuracy in a state where the influence of the n-type impurity concentration n + of the T source / drain region on the electrical characteristics is sufficiently reduced with high accuracy. The effect that it becomes possible to do it is produced. Specifically, an n-channel MOS
The Zener diode withstand voltage of the Zener diode is set to a desired voltage value with good control and high accuracy while the influence on the electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of the FET is sufficiently reduced with high accuracy. However, a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET, and the effect of effectively utilizing the device area can be achieved.

【０１３８】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
において、ｎウェル領域をカソード領域として用いて形
成されたツェナーダイオードとｐチャネルＭＯＳ ＦＥ
Ｔとをほぼ１つのｐチャネルＭＯＳ ＦＥＴ素子面積で
形成し、制御性に富み高精度の注入濃度プロファイルが
得られるイオン注入制御技術を流用してｎウェル領域作
製の際にｎ形不純物濃度ｎ+を制御することに依り、ｎ
ウェル領域−ドレイン／ソース領域間に良好な接合プロ
ファイルを有するｐｎ接合を有するツェナーダイオード
を形成し、ｐチャネルＭＯＳ ＦＥＴのソース／ドレイ
ン領域のｐ形不純物の濃度ｐ+の電気諸特性への影響を
高精度で十分に低減した状態でツェナーダイオードのツ
ェナー接合耐圧を所望の電圧値に制御良く且つ高精度に
設定することができるようになるといった効果を奏す
る。具体的には、ｐチャネルＭＯＳＦＥＴのドレイン抵
抗、ＯＮ抵抗、閾値電圧、相互コンダクタンス等の電気
諸特性への影響を高精度で十分に低減した状態でツェナ
ーダイオードのツェナー接合耐圧を所望の電圧値に制御
良く且つ高精度に設定し、このようなツェナー接合耐圧
を有するツェナーダイオードをｐチャネルＭＯＳ ＦＥ
Ｔの素子構造内に形成することができ、デバイス面積の
有効利用を図ることができるようになるといった効果を
奏する。For the same purpose, p-channel MOS FET
, A Zener diode formed using an n-well region as a cathode region and a p-channel MOS FE
T is formed with substantially one p-channel MOS FET element area, and an n-type impurity concentration n + is used for forming an n-well region by using an ion implantation control technique which is rich in controllability and provides a highly accurate implantation concentration profile. By controlling n
By forming a Zener diode having a pn junction having a good junction profile between the well region and the drain / source region, the influence of the concentration p + of the p-type impurity in the source / drain region of the p-channel MOS FET on the electrical characteristics is reduced. With a sufficiently reduced state with high accuracy, it is possible to set the Zener diode breakdown voltage of the Zener diode to a desired voltage value with good control and high accuracy. Specifically, the zener junction breakdown voltage of the zener diode is set to a desired voltage value while the effects on the electric characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the p-channel MOSFET are sufficiently reduced with high accuracy. A Zener diode that is set with good control and high accuracy and has such a Zener junction withstand voltage is a p-channel MOS FE
It can be formed in the element structure of T, and has an effect that the device area can be effectively used.

【０１３９】これに依り、ツェナーダイオードとＣＭＯ
Ｓとをほぼ１つの素子面積で形成し、ＣＭＯＳの電気諸
特性への影響を高精度で十分に低減した状態で良好な接
合プロファイルを有するｐｎ接合を有するツェナーダイ
オードのツェナー接合耐圧を所望の電圧値に制御良く且
つ高精度に設定することができるようになるといった効
果を奏する。具体的には、ＣＭＯＳのドレイン抵抗、Ｏ
Ｎ抵抗、閾値電圧、相互コンダクタンス等の電気諸特性
への影響を高精度で十分に低減した状態で良好な接合プ
ロファイルを有するｐｎ接合を有するツェナーダイオー
ドのツェナー接合耐圧を所望の電圧値に制御良く且つ高
精度に設定し、このようなツェナー接合耐圧を有するツ
ェナーダイオードをＣＭＯＳの素子構造内に形成するこ
とができ、デバイス面積の有効利用を図ることができる
ようになるといった効果を奏する。According to this, the Zener diode and the CMO
S is formed with almost one element area, and the Zener junction withstand voltage of a Zener diode having a pn junction having a good junction profile is sufficiently reduced with a high accuracy while the influence on the electrical characteristics of the CMOS is sufficiently reduced. There is an effect that the value can be set with good control and high accuracy. Specifically, the drain resistance of the CMOS, O
A good control of the Zener junction breakdown voltage of a Zener diode having a pn junction with a good junction profile to a desired voltage value while sufficiently reducing the effects on electrical characteristics such as N resistance, threshold voltage, and transconductance with high accuracy. In addition, it is possible to form a Zener diode having such a Zener junction withstand voltage set with high precision in the element structure of the CMOS, and to effectively utilize a device area.

【０１４０】請求項１１に記載の発明に依れば、請求項
１０に記載の効果に加えて、ｎチャネルＭＯＳ ＦＥＴ
において、ｐウェル領域をアノード領域として用いて形
成されたツェナーダイオードとｎチャネルＭＯＳ ＦＥ
Ｔとをほぼ１つのｎチャネルＭＯＳ ＦＥＴ素子面積で
形成し、制御性に富み高精度の注入濃度プロファイルが
得られるイオン注入制御技術を流用してｐウェル領域作
製の際にｐ形不純物のイオンドーズ量を１．０Ｅ＋１３
から１．０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲に制
御することに依り、ｐウェル領域−ドレイン／ソース領
域間に良好な接合プロファイルを有するｐｎ接合を有す
るツェナーダイオードを形成し、ｎチャネルＭＯＳ Ｆ
ＥＴのソース／ドレイン領域のｎ形不純物の濃度ｎ+の
電気諸特性への影響を高精度で十分に低減した状態でツ
ェナーダイオードのツェナー接合耐圧を４から９［Ｖ］
程度の範囲で制御良く且つ高精度に設定することができ
るようになるといった効果を奏する。具体的には、ｎチ
ャネルＭＯＳ ＦＥＴのドレイン抵抗、ＯＮ抵抗、閾値
電圧、相互コンダクタンス等の電気諸特性への影響を高
精度で十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を４から９［Ｖ］程度の範囲で制御良く且
つ高精度に設定し、このようなツェナー接合耐圧を有す
るツェナーダイオードをｎチャネルＭＯＳ ＦＥＴの素
子構造内に形成することができ、デバイス面積の有効利
用を図ることができるようになるといった効果を奏す
る。According to the eleventh aspect of the present invention, in addition to the effect of the tenth aspect, an n-channel MOS FET
A Zener diode formed using a p-well region as an anode region and an n-channel MOS FE
T is formed with almost one n-channel MOS FET element area, and the ion dose of p-type impurities is used in forming a p-well region by using an ion implantation control technique which is rich in controllability and provides a highly accurate implantation concentration profile. 1.0E + 13
To a range of 1.0E + 15 [atoms / cm 2] to form a Zener diode having a pn junction having a good junction profile between the p-well region and the drain / source region, and to form an n-channel MOS FET.
With the effect of the concentration n + of the n-type impurity in the source / drain region of the ET on the electrical characteristics being sufficiently reduced with high precision, the Zener diode breakdown voltage of the Zener diode is 4 to 9 [V].
There is an effect that the control can be set with good control and high accuracy within the range of about. Specifically, the Zener diode breakdown voltage of the Zener diode is 4 to 9 [in a state where the influence on the electrical characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the n-channel MOS FET is sufficiently reduced with high accuracy. V], a Zener diode having such a Zener junction breakdown voltage can be formed in the element structure of the n-channel MOS FET with good control and high accuracy, and the device area can be effectively used. It has the effect of being able to do so.

【０１４１】同様の主旨で、ｐチャネルＭＯＳ ＦＥＴ
において、ｎウェル領域をカソード領域として用いて形
成されたツェナーダイオードとｐチャネルＭＯＳ ＦＥ
Ｔとをほぼ１つのｐチャネルＭＯＳ ＦＥＴ素子面積で
形成し、制御性に富み高精度の注入濃度プロファイルが
得られるイオン注入制御技術を流用してｎウェル領域作
製の際にｎ形不純物のイオンドーズ量を１．０Ｅ＋１３
から１．０Ｅ＋１５［ａｔｏｍｓ／ｃｍ2］の範囲に制
御することに依り、ｎウェル領域−ドレイン／ソース領
域間に良好な接合プロファイルを有するｐｎ接合を有す
るツェナーダイオードを形成し、ｐチャネルＭＯＳ Ｆ
ＥＴのソース／ドレイン領域のｐ形不純物の濃度ｐ+の
電気諸特性への影響を高精度で十分に低減した状態でツ
ェナーダイオードのツェナー接合耐圧を４から９［Ｖ］
程度の範囲で制御良く且つ高精度に設定することができ
るようになるといった効果を奏する。具体的には、ｐチ
ャネルＭＯＳ ＦＥＴのドレイン抵抗、ＯＮ抵抗、閾値
電圧、相互コンダクタンス等の電気諸特性への影響を高
精度で十分に低減した状態でツェナーダイオードのツェ
ナー接合耐圧を４から９［Ｖ］程度の範囲で制御良く且
つ高精度に設定し、このようなツェナー接合耐圧を有す
るツェナーダイオードをｐチャネルＭＯＳＦＥＴの素子
構造内に形成することができ、デバイス面積の有効利用
を図ることができるようになるといった効果を奏する。For the same purpose, p-channel MOS FET
, A Zener diode formed using an n-well region as a cathode region and a p-channel MOS FE
T is formed with substantially one p-channel MOS FET element area, and the ion dose of an n-type impurity is used in forming an n-well region by using an ion implantation control technique which is rich in controllability and provides a highly accurate implantation concentration profile. 1.0E + 13
To a range of 1.0E + 15 [atoms / cm 2] to form a Zener diode having a pn junction having a good junction profile between the n-well region and the drain / source region, and to form a p-channel MOS FET.
With the effect of the p-type impurity concentration p + in the source / drain regions of the ET on the electrical characteristics being sufficiently reduced with high accuracy, the Zener diode breakdown voltage of the Zener diode is 4 to 9 [V].
There is an effect that the control can be set with good control and high accuracy within the range of about. Specifically, the Zener diode breakdown voltage of the Zener diode is set to 4 to 9 in a state where the influence on the electric characteristics such as the drain resistance, the ON resistance, the threshold voltage, and the transconductance of the p-channel MOS FET is sufficiently reduced with high accuracy. V], a Zener diode having such a Zener junction breakdown voltage can be formed within the element structure of the p-channel MOSFET with good control and high accuracy, and the device area can be effectively used. It has the effect of becoming

【０１４２】これに依り、ツェナーダイオードとＣＭＯ
Ｓとをほぼ１つの素子面積で形成し、ＣＭＯＳの電気諸
特性への影響を高精度で十分に低減した状態で良好な接
合プロファイルを有するｐｎ接合を有するツェナーダイ
オードのツェナー接合耐圧を４から９［Ｖ］程度の範囲
で制御良く且つ高精度に設定することができるようにな
るといった効果を奏する。具体的には、ＣＭＯＳのドレ
イン抵抗、ＯＮ抵抗、閾値電圧、相互コンダクタンス等
の電気諸特性への影響を高精度で十分に低減した状態で
良好な接合プロファイルを有するｐｎ接合を有するツェ
ナーダイオードのツェナー接合耐圧を４から９［Ｖ］程
度の範囲で制御良く且つ高精度に設定し、このようなツ
ェナー接合耐圧を有するツェナーダイオードをＣＭＯＳ
の素子構造内に形成することができ、デバイス面積の有
効利用を図ることができるようになるといった効果を奏
する。According to this, the Zener diode and the CMO
S is formed with substantially one element area, and the Zener diode withstand voltage of a Zener diode having a pn junction having a good junction profile in a state where the influence on the electrical characteristics of the CMOS is sufficiently reduced with high precision is 4 to 9 There is an effect that the control can be set with good control and high accuracy in the range of about [V]. More specifically, the Zener of a Zener diode having a pn junction having a good junction profile in a state where the effects on various electrical characteristics such as the drain resistance, ON resistance, threshold voltage, and transconductance of CMOS are sufficiently reduced with high accuracy. The junction withstand voltage is set with good control and high accuracy in the range of about 4 to 9 [V], and a Zener diode having such a Zener junction withstand voltage is formed by CMOS
The device structure can be formed within the element structure, and the effect that the device area can be used effectively can be achieved.

【０１４３】請求項１２に記載の発明に依れば、請求項
１，２，３，４，５，１０から１１のいずれか一項に記
載の効果と同様の効果を奏する。According to the twelfth aspect of the present invention, the same effect as any one of the first, second, third, fourth, fifth and tenth aspects is obtained.

【０１４４】請求項１３に記載の発明に依れば、請求項
１，２，３，６，７，１０から１１のいずれか一項に記
載の効果と同様の効果を奏する。According to the thirteenth aspect of the present invention, the same effect as any one of the first, second, third, sixth, seventh and tenth aspects is obtained.

【０１４５】請求項１４に記載の発明に依れば、請求項
１，２，３，８，９，１０から１１のいずれか一項に記
載の効果と同様の効果を奏する。According to the fourteenth aspect, the same effect as any one of the first, second, third, eighth, ninth and tenth aspects is obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置にかかるｎチャネルＭＯＳ
ＦＥＴ（ＮＭＯＳ）の一実施形態を説明するための素
子構造断面図である。FIG. 1 shows an n-channel MOS according to a semiconductor device of the present invention.
FIG. 2 is a sectional view of an element structure for explaining an embodiment of a FET (NMOS).

【図２】図１のｎチャネルＭＯＳ ＦＥＴ（ＮＭＯＳ）
のプロセスシーケンスを説明するための工程図である。FIG. 2 is an n-channel MOS FET (NMOS) of FIG.
FIG. 5 is a process chart for describing the process sequence of FIG.

【図３】図１のＮＭＯＳ，ＰＭＯＳ又はＣＭＯＳにおけ
るイオンドーズ量とツェナー電圧との関係を説明するた
めのグラフである。FIG. 3 is a graph for explaining a relationship between an ion dose and a Zener voltage in the NMOS, PMOS or CMOS of FIG. 1;

【図４】図４（ａ）は図１のｎチャネルＭＯＳ ＦＥＴ
（ＮＭＯＳ）のイオンドーズ量とゲート閾値電圧との関
係を説明するためのグラフであり、図４（ｂ）は図１の
ｐチャネルＭＯＳ ＦＥＴ（ＰＭＯＳ）のイオンドーズ
量とゲート閾値電圧との関係を説明するためのグラフで
ある。FIG. 4A is an n-channel MOS FET of FIG. 1;
FIG. 4B is a graph for explaining the relationship between the ion dose of (NMOS) and the gate threshold voltage. FIG. 4B is a graph showing the relationship between the ion dose and the gate threshold voltage of the p-channel MOS FET (PMOS) in FIG. 5 is a graph for explaining.

【図５】本発明の半導体装置にかかるｐチャネルＭＯＳ
ＦＥＴ（ＰＭＯＳ）の一実施形態を説明するための素
子構造断面図である。FIG. 5 shows a p-channel MOS according to the semiconductor device of the present invention.
FIG. 2 is a sectional view of an element structure for explaining an embodiment of a FET (PMOS).

【図６】本発明の半導体装置にかかるＣＭＯＳの一実施
形態を説明するための素子構造断面図である。FIG. 6 is a sectional view of an element structure for explaining an embodiment of a CMOS according to the semiconductor device of the present invention.

【図７】図６のＣＭＯＳのプロセスシーケンスを説明す
るための工程図である。FIG. 7 is a process chart for describing a process sequence of the CMOS in FIG.

【図８】従来の半導体装置（ＮＭＯＳ）の一実施形態を
説明するための素子構造断面図である。FIG. 8 is a sectional view of an element structure for explaining an embodiment of a conventional semiconductor device (NMOS).

【符号の説明】[Explanation of symbols]

１０ ｎチャネルＭＯＳ ＦＥＴ（ＮＭＯＳ） １１ 絶縁層 １２／１４ ドレイン／ソース領域 １３Ａ ドレイン／ソース電極 １３Ｂ ソース／ドレイン電極（カソード電極） １３Ｃ アノード電極 １５ ゲート絶縁層 １６ ゲート電極 １７ オーバーコート層 １８ ｐウェル領域 １９ 半導体基板（ｎ形シリコン半導体基板） ２０ ｐチャネルＭＯＳ ＦＥＴ（ＰＭＯＳ） ２１ 絶縁層 ２２／２４ ドレイン／ソース領域 ２３Ａ ドレイン／ソース電極 ２３Ｂ ソース／ドレイン電極（アノード電極） ２３Ｃ カソード電極 ２５ ゲート絶縁層 ２６ ゲート電極 ２７ オーバーコート層 ２８ ｎウェル領域 ３０ ＣＭＯＳ ３２ 素子分離層 ４０ 半導体装置 Reference Signs List 10 n-channel MOS FET (NMOS) 11 insulating layer 12/14 drain / source region 13A drain / source electrode 13B source / drain electrode (cathode electrode) 13C anode electrode 15 gate insulating layer 16 gate electrode 17 overcoat layer 18 p-well region Reference Signs List 19 semiconductor substrate (n-type silicon semiconductor substrate) 20 p-channel MOS FET (PMOS) 21 insulating layer 22/24 drain / source region 23A drain / source electrode 23B source / drain electrode (anode electrode) 23C cathode electrode 25 gate insulating layer 26 Gate electrode 27 overcoat layer 28 n-well region 30 CMOS 32 element isolation layer 40 semiconductor device

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板の表面近傍に形成され第１の
導電型を有するウェル領域、ウェル領域に形成され第２
の導電型を有するドレイン領域及びソース領域、ウェル
領域上に形成されたゲート絶縁層、ドレイン領域及びソ
ース領域間のウェル領域の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層を介して形成され
たゲート電極を有する半導体装置において、 前記第１の導電型を有する不純物を所定量だけ前記ウェ
ル領域に導入してツェナー電圧を設定すると共に、当該
ウェル領域をカソード領域又はアノード領域として用い
て形成されたツェナーダイオードを有する、 ことを特徴とする半導体装置。A first conductivity type well region formed near a surface of the semiconductor substrate; a second conductivity type well region formed in the well region;
A drain region and a source region having a conductivity type of, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, and a gate insulating layer on the gate region. In a semiconductor device having a gate electrode formed through the first electrode, a Zener voltage is set by introducing a predetermined amount of impurities having the first conductivity type into the well region, and the well region is used as a cathode region or an anode region. A semiconductor device having a Zener diode formed by using the semiconductor device. 【請求項２】 半導体基板の表面近傍に形成され第１の
導電型を有するウェル領域、ウェル領域に形成され第２
の導電型を有するドレイン領域及びソース領域、ウェル
領域上に形成されたゲート絶縁層、ドレイン領域及びソ
ース領域間のウェル領域の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層を介して形成され
たゲート電極を有する半導体装置において、 前記第１の導電型を有する不純物を所定量だけ前記ウェ
ル領域に導入してツェナー電圧を設定すると共に、当該
ウェル領域をカソード領域として用い前記ドレイン／ソ
ース領域をアノード領域として用いて形成されたツェナ
ーダイオードを有する、 ことを特徴とする半導体装置。2. A well region formed in the vicinity of the surface of the semiconductor substrate and having a first conductivity type, and a second region formed in the well region.
A drain region and a source region having a conductivity type of, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, and a gate insulating layer on the gate region. A semiconductor device having a gate electrode formed therethrough, wherein a Zener voltage is set by introducing a predetermined amount of impurities having the first conductivity type into the well region, and the drain is formed by using the well region as a cathode region. / A semiconductor device having a Zener diode formed using a source region as an anode region. 【請求項３】 半導体基板の表面近傍に形成され第１の
導電型を有するウェル領域、ウェル領域に形成され第２
の導電型を有するドレイン領域及びソース領域、ウェル
領域上に形成されたゲート絶縁層、ドレイン領域及びソ
ース領域間のウェル領域の表面近傍内に形成されたゲー
ト領域、ゲート領域上にゲート絶縁層を介して形成され
たゲート電極を有する半導体装置において、 前記第１の導電型を有する不純物を所定量だけ前記ウェ
ル領域に導入してツェナー電圧を設定すると共に、当該
ウェル領域をアノード領域として用い前記ドレイン／ソ
ース領域をカソード領域として用いて形成されたツェナ
ーダイオードを有する、 ことを特徴とする半導体装置。3. A well region formed in the vicinity of the surface of the semiconductor substrate and having the first conductivity type, and a second region formed in the well region.
A drain region and a source region having a conductivity type of, a gate insulating layer formed on the well region, a gate region formed in the vicinity of the surface of the well region between the drain region and the source region, and a gate insulating layer on the gate region. A semiconductor device having a gate electrode formed through the gate electrode, wherein a Zener voltage is set by introducing a predetermined amount of impurities having the first conductivity type into the well region, and the drain is formed by using the well region as an anode region. / A semiconductor device having a Zener diode formed using a source region as a cathode region. 【請求項４】 半導体基板の表面近傍に形成されｐ形を
有するｐウェル領域、ｐウェル領域に形成されｎ形を有
するドレイン領域及びソース領域、ｐウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のｐウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極を有するｎチャネルＭＯＳ ＦＥＴが形成されて成
る半導体装置において、 前記ｐ形を有する不純物を所定量だけ前記ｐウェル領域
に導入してツェナー電圧を設定すると共に、当該ｐウェ
ル領域をアノード領域として用いて形成されたツェナー
ダイオードを有する、 ことを特徴とする半導体装置。4. A p-well region formed near the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, a gate insulating layer formed on the p-well region, and a drain A gate region formed in the vicinity of the surface of the p-well region between the region and the source region;
In a semiconductor device having an n-channel MOS FET having a gate electrode formed on a gate region with a gate insulating layer interposed therebetween, a Zener voltage is introduced by introducing a predetermined amount of the p-type impurity into the p-well region. And a Zener diode formed using the p-well region as an anode region. 【請求項５】 半導体基板の表面近傍に形成されｐ形を
有するｐウェル領域、ｐウェル領域に形成されｎ形を有
するドレイン領域及びソース領域、ｐウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のｐウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極、ドレイン領域に接続されたドレイン電極、ソース
領域に接続されたソース電極を有するｎチャネルＭＯＳ
ＦＥＴが形成されて成る半導体装置において、 前記ｐ形を有する不純物を所定量だけ前記ｐウェル領域
に導入してツェナー電圧を設定すると共に、当該ｐウェ
ル領域をアノード領域として用いてアノード電極を形成
し、前記ドレイン／ソース領域をカソード領域として用
いて前記ドレイン／ソース電極と共通化してカソード電
極を形成したツェナーダイオードを有する、 ことを特徴とする半導体装置。5. A p-well region formed near the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, a gate insulating layer formed on the p-well region, and a drain A gate region formed in the vicinity of the surface of the p-well region between the region and the source region;
N-channel MOS having a gate electrode formed on a gate region via a gate insulating layer, a drain electrode connected to a drain region, and a source electrode connected to a source region
In a semiconductor device in which an FET is formed, a zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region, and an anode electrode is formed using the p-well region as an anode region. And a Zener diode having a cathode electrode formed in common with the drain / source electrode by using the drain / source region as a cathode region. 【請求項６】 半導体基板の表面近傍に形成されｎ形を
有するｎウェル領域、ｎウェル領域に形成されｐ形を有
するドレイン領域及びソース領域、ｎウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のｎウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極を有するｐチャネルＭＯＳ ＦＥＴが形成されて成
る半導体装置において、 前記ｎ形を有する不純物を所定量だけ前記ｎウェル領域
に導入してツェナー電圧を設定すると共に、当該ｎウェ
ル領域をカソード電極として用いて形成されたツェナー
ダイオードを有する、 ことを特徴とする半導体装置。6. An n-well region having an n-type formed near a surface of a semiconductor substrate, a drain region and a source region having a p-type formed in the n-well region, a gate insulating layer formed on the n-well region, and a drain. A gate region formed in the vicinity of the surface of the n-well region between the region and the source region;
In a semiconductor device in which a p-channel MOS FET having a gate electrode formed on a gate region via a gate insulating layer is formed, a predetermined amount of the n-type impurity is introduced into the n-well region and a Zener voltage is applied. And a Zener diode formed using the n-well region as a cathode electrode. 【請求項７】 半導体基板の表面近傍に形成されｎ形を
有するｎウェル領域、ｎウェル領域に形成されｐ形を有
するドレイン領域及びソース領域、ｎウェル領域上に形
成されたゲート絶縁層、ドレイン領域及びソース領域間
のｎウェル領域の表面近傍内に形成されたゲート領域、
ゲート領域上にゲート絶縁層を介して形成されたゲート
電極、ドレイン領域に接続されたドレイン電極、ソース
領域に接続されたソース電極を有するｐチャネルＭＯＳ
ＦＥＴが形成されて成る半導体装置において、 前記ｎ形を有する不純物を所定量だけ前記ｎウェル領域
に導入してツェナー電圧を設定すると共に、当該ｎウェ
ル領域をカソード領域として用いてカソード電極を形成
し、前記ドレイン／ソース領域をアノード領域として用
いて前記ドレイン／ソース電極と共通化してカソード電
極を形成したツェナーダイオードを有する、 ことを特徴とする半導体装置。7. An n-well region formed near the surface of the semiconductor substrate and having an n-type, a drain region and a source region formed in the n-well region and having a p-type, a gate insulating layer formed on the n-well region, and a drain A gate region formed in the vicinity of the surface of the n-well region between the region and the source region;
P-channel MOS having a gate electrode formed on a gate region via a gate insulating layer, a drain electrode connected to a drain region, and a source electrode connected to a source region
In a semiconductor device in which an FET is formed, a Zener voltage is set by introducing a predetermined amount of the n-type impurity into the n-well region, and a cathode electrode is formed using the n-well region as a cathode region. And a Zener diode having a cathode electrode formed in common with the drain / source electrode using the drain / source region as an anode region. 【請求項８】 半導体基板の表面近傍に形成されｐ形を
有するｐウェル領域、ｐウェル領域に形成されｎ形を有
するドレイン領域及びソース領域、ｐウェル領域上に形
成され隣接素子との電気的絶縁を行うための素子分離
層、ドレイン領域及びソース領域間のｐウェル領域の表
面近傍内に形成されたゲート領域、ゲート領域上に素子
分離層を介して形成されたゲート電極を有するｎチャネ
ルＭＯＳＦＥＴが形成され、半導体基板の表面近傍に形
成されｎ形を有するｎウェル領域、ｎウェル領域に形成
されｐ形を有するドレイン領域及びソース領域、ｎウェ
ル領域上に形成され隣接素子との電気的絶縁を行うため
の素子分離層、ドレイン領域及びソース領域間のｎウェ
ル領域の表面近傍内に形成されたゲート領域、ゲート領
域上に素子分離層を介して形成されたゲート電極を有す
るｐチャネルＭＯＳ ＦＥＴが形成されて成る半導体装
置において、 前記ｐ形を有する不純物を所定量だけ前記ｐウェル領域
に導入してツェナー電圧を設定すると共に、当該ｐウェ
ル領域をアノード領域として用いて形成されたツェナー
ダイオード、又は前記ｎ形を有する不純物を所定量だけ
前記ｎウェル領域に導入してツェナー電圧を設定すると
共に、当該ｎウェル領域をカソード電極として用いて形
成されたツェナーダイオードの少なくとも何れかを有す
る、ことを特徴とする半導体装置。8. A p-well region formed near the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, and formed on the p-well region and electrically connected to an adjacent element. An n-channel MOSFET having an element isolation layer for insulation, a gate region formed in the vicinity of the surface of the p-well region between the drain region and the source region, and a gate electrode formed on the gate region via the element isolation layer Is formed near the surface of the semiconductor substrate and has an n-type n-well region, a drain region and a source region having a p-type formed in the n-well region, and is formed on the n-well region and is electrically insulated from an adjacent element. , A gate region formed in the vicinity of the surface of the n-well region between the drain region and the source region, and an element isolation layer on the gate region. A p-channel MOS FET having a gate electrode formed as described above, wherein a zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region, and A zener diode formed using the region as an anode region, or a predetermined amount of the n-type impurity is introduced into the n-well region to set a Zener voltage, and formed using the n-well region as a cathode electrode. A semiconductor device comprising at least one of the above-mentioned Zener diodes. 【請求項９】 半導体基板の表面近傍に形成されｐ形を
有するｐウェル領域、ｐウェル領域に形成されｎ形を有
するドレイン領域及びソース領域、ｐウェル領域上に形
成され隣接素子との電気的絶縁を行うための素子分離
層、ドレイン領域及びソース領域間のｐウェル領域の表
面近傍内に形成されたゲート領域、ゲート領域上に素子
分離層を介して形成されたゲート電極を有するｎチャネ
ルＭＯＳＦＥＴが形成され、半導体基板の表面近傍に形
成されｎ形を有するｎウェル領域、ｎウェル領域に形成
されｐ形を有するドレイン領域及びソース領域、ｎウェ
ル領域上に形成され隣接素子との電気的絶縁を行うため
の素子分離層、ドレイン領域及びソース領域間のｎウェ
ル領域の表面近傍内に形成されたゲート領域、ゲート領
域上に素子分離層を介して形成されたゲート電極を有す
るｐチャネルＭＯＳ ＦＥＴが形成されて成る半導体装
置において、 前記ｐ形を有する不純物を所定量だけ前記ｐウェル領域
に導入してツェナー電圧を設定すると共に、当該ｐウェ
ル領域をアノード領域として用いてアノード電極を形成
し、前記ドレイン／ソース領域をカソード領域として用
いて前記ドレイン／ソース電極と共通化してカソード電
極を形成したツェナーダイオード、又は前記ｎ形を有す
る不純物を所定量だけ前記ｎウェル領域に導入してツェ
ナー電圧を設定すると共に、当該ｎウェル領域をカソー
ド電極として用いて形成されたツェナーダイオードの少
なくとも何れかを有する、 ことを特徴とする半導体装置。9. A p-well region formed in the vicinity of the surface of the semiconductor substrate and having a p-type, a drain region and a source region formed in the p-well region and having an n-type, and formed on the p-well region and electrically connected to an adjacent element. An n-channel MOSFET having an element isolation layer for insulation, a gate region formed in the vicinity of the surface of the p-well region between the drain region and the source region, and a gate electrode formed on the gate region via the element isolation layer Is formed near the surface of the semiconductor substrate and has an n-type n-well region, a drain region and a source region having a p-type formed in the n-well region, and is formed on the n-well region and is electrically insulated from an adjacent element. , A gate region formed in the vicinity of the surface of the n-well region between the drain region and the source region, and an element isolation layer on the gate region. A p-channel MOS FET having a gate electrode formed as described above, wherein a zener voltage is set by introducing a predetermined amount of the p-type impurity into the p-well region, and A zener diode in which an anode electrode is formed by using the region as an anode region, and a cathode electrode is formed in common with the drain / source electrode by using the drain / source region as a cathode region; A semiconductor device having at least one of a Zener diode formed by introducing a fixed amount into the n-well region to set a zener voltage and using the n-well region as a cathode electrode. 【請求項１０】 前記ツェナーダイオードは、前記ウェ
ル領域に所定量だけ前記不純物がイオン注入されて前記
ツェナー電圧が設定される、 ことを特徴とする請求項１から９のいずれか一項に記載
の半導体装置。10. The Zener diode according to claim 1, wherein the impurity is ion-implanted by a predetermined amount into the well region, and the Zener voltage is set. Semiconductor device. 【請求項１１】 前記イオン注入される前記不純物のイ
オンドーズ量は、１．０Ｅ＋１３から１．０Ｅ＋１５
［ａｔｏｍｓ／ｃｍ2］の範囲で設定されている、 ことを特徴とする請求項１０に記載の半導体装置。11. An ion dose of the impurity implanted is 1.0E + 13 to 1.0E + 15.
The semiconductor device according to claim 10, wherein the value is set in a range of [atoms / cm 2]. 【請求項１２】 前記所定のイオンドーズ量の前記不純
物をイオン注入して前記半導体基板の表面近傍にｐ形を
有する前記ｐウェル領域を形成する工程と、 前記ｐウェル領域上に前記ゲート絶縁層を形成する工程
と、 ゲート閾値電圧を設定するためのチャネルドープを前記
ゲート絶縁層を介して実行して前記ドレイン領域及び前
記ソース領域間の前記ｐウェル領域の表面近傍内に前記
ゲート領域を形成する工程と、 前ゲート領域上に前記ゲート絶縁層を介して前記ゲート
電極を形成する工程と、 ｎ形を有する前記ドレイン領域及び前記ソース領域を前
記ｐウェル領域に形成して前記ツェナーダイオードを形
成する工程と、 前記半導体基板の表面上にキャリアの活性化及びゲート
耐圧の確保のための絶縁層を形成すると共に、前記ドレ
イン電極、前記ソース電極及び前記アノード電極を形成
するためのコンタクト孔を各々形成する工程と、 前記各コンタクト孔を介して、前記ドレイン電極、前記
ソース電極及び前記アノード電極を形成する工程と、 前記ドレイン電極、前記ソース電極及び前記アノード電
極を除く前記絶縁層上に保護層としてのオーバーコート
層を形成する工程を有する、 ことを特徴とする請求項１，２，３，４，５，１０から
１１のいずれか一項に記載の半導体装置の製造方法。12. A step of forming the p-well region having a p-type near the surface of the semiconductor substrate by ion-implanting the impurity having the predetermined ion dose, and forming the gate insulating layer on the p-well region. Forming a gate region in the vicinity of the surface of the p-well region between the drain region and the source region by performing channel doping for setting a gate threshold voltage through the gate insulating layer. Forming the gate electrode on the front gate region via the gate insulating layer; forming the drain region and the source region having n-type in the p-well region to form the Zener diode Forming an insulating layer on the surface of the semiconductor substrate for activating carriers and securing a gate withstand voltage; Forming each of the contact holes for forming the source electrode and the anode electrode; forming the drain electrode, the source electrode, and the anode electrode through the contact holes; And forming an overcoat layer as a protective layer on the insulating layer except for the source electrode and the anode electrode. A method for manufacturing the semiconductor device according to claim 1. 【請求項１３】 前記所定のイオンドーズ量の前記不純
物をイオン注入して前記半導体基板の表面近傍にｎ形を
有する前記ｎウェル領域を形成する工程と、 前記ｎウェル領域上に前記ゲート絶縁層を形成する工程
と、 ゲート閾値電圧を設定するためのチャネルドープを前記
ゲート絶縁層を介して実行して前記ドレイン領域及び前
記ソース領域間の前記ｎウェル領域の表面近傍内に前記
ゲート領域を形成する工程と、 前ゲート領域上に前記ゲート絶縁層を介して前記ゲート
電極を形成する工程と、 ｐ形を有する前記ドレイン領域及び前記ソース領域を前
記ｎウェル領域に形成して前記ツェナーダイオードを形
成する工程と、 前記半導体基板の表面上にキャリアの活性化及びゲート
耐圧の確保のための絶縁層を形成すると共に、前記ドレ
イン電極、前記ソース電極及び前記カソード電極を形成
するためのコンタクト孔を各々形成する工程と、 前記各コンタクト孔を介して、前記ドレイン電極、前記
ソース電極及び前記カソード電極を形成する工程と、 前記ドレイン電極、前記ソース電極及び前記カソード電
極を除く前記絶縁層上に保護層としてのオーバーコート
層を形成する工程を有する、 ことを特徴とする請求項１，２，３，６，７，１０から
１１のいずれか一項に記載の半導体装置の製造方法。13. A step of forming the n-well region having an n-type near the surface of the semiconductor substrate by ion-implanting the impurity at the predetermined ion dose amount, and forming the gate insulating layer on the n-well region. Forming a gate region in the vicinity of the surface of the n-well region between the drain region and the source region by performing channel doping for setting a gate threshold voltage through the gate insulating layer. Forming the gate electrode on the previous gate region via the gate insulating layer; forming the drain region and the source region having p-type in the n-well region to form the Zener diode Forming an insulating layer on the surface of the semiconductor substrate for activating carriers and securing a gate withstand voltage; Forming a contact hole for forming the source electrode and the cathode electrode, forming the drain electrode, the source electrode, and the cathode electrode through the contact hole; And forming an overcoat layer as a protective layer on the insulating layer except for the source electrode and the cathode electrode. A method for manufacturing the semiconductor device according to claim 1. 【請求項１４】 前記所定のイオンドーズ量の前記不純
物をイオン注入して前記半導体基板の表面近傍にｐ形を
有する前記ｐウェル領域を前記ｎチャネルＭＯＳ ＦＥ
Ｔ側に形成する工程、又は前記所定のイオンドーズ量の
前記不純物をイオン注入して前記半導体基板の表面近傍
にｎ形を有する前記ｎウェル領域を前記ｐチャネルＭＯ
Ｓ ＦＥＴ側に形成する工程と、 前記ｐウェル領域上及び前記ｎウェル領域上に前記素子
分離層を形成する工程と、 ゲート閾値電圧を設定するためのチャネルドープを前記
素子分離層を介して実行して前記ドレイン領域及び前記
ソース領域間の前記ｐウェル領域の表面近傍内に前記ｎ
チャネルパワーＭＯＳＦＥＴ側の前記ゲート領域を形成
し、ゲート閾値電圧を設定するためのチャネルドープを
前記素子分離層を介して実行して前記ドレイン領域及び
前記ソース領域間の前記ｎウェル領域の表面近傍内に前
記ｐチャネルＭＯＳ ＦＥＴ側の前記ゲート領域を形成
する工程と、 前ゲート領域上に前記素子分離層を介して前記ｎチャネ
ルＭＯＳ ＦＥＴ側及び前記ｐチャネルＭＯＳ ＦＥＴ
側の前記ゲート電極を形成する工程と、 ｐ形を有する前記ドレイン領域及び前記ソース領域を前
記ｎウェル領域に形成して、又はｎ形を有する前記ドレ
イン領域及び前記ソース領域を前記ｐウェル領域に形成
して、前記ｎチャネルＭＯＳ ＦＥＴ側又は前記ｐチャ
ネルＭＯＳ ＦＥＴ側の少なくとも何れかに前記ツェナ
ーダイオードを形成する工程と、 前記半導体基板の表面上にキャリアの活性化及びゲート
耐圧の確保のための絶縁層を形成すると共に、前記ｎチ
ャネルＭＯＳ ＦＥＴ側における前記ドレイン電極、前
記ソース電極及び前記カソード電極を形成するためのコ
ンタクト孔を各々形成し、前記ｐチャネルＭＯＳ ＦＥ
Ｔ側の前記ドレイン電極、前記ソース電極及び前記カソ
ード電極を形成するためのコンタクト孔を各々形成する
工程と、 前記各コンタクト孔を介して、前記ｎチャネルＭＯＳ
ＦＥＴ側における前記ドレイン電極、前記ソース電極及
び前記カソード電極を形成し、前記各コンタクト孔を介
して、前記ｐチャネルＭＯＳ ＦＥＴ側における前記ド
レイン電極、前記ソース電極及び前記カソード電極を形
成する工程と、 前記ｎチャネルＭＯＳ ＦＥＴの前記ドレイン電極、前
記ソース電極及び前記カソード電極を除く前記絶縁層上
に保護層としてのオーバーコート層を形成し、前記ｐチ
ャネルＭＯＳ ＦＥＴの前記ドレイン電極、前記ソース
電極及び前記カソード電極を除く前記絶縁層上に保護層
としてのオーバーコート層を形成する工程を有する、 ことを特徴とする請求項１，２，３，８，９，１０から
１１のいずれか一項に記載の半導体装置の製造方法。14. An n-channel MOS FE in which a predetermined ion dose of the impurity is ion-implanted to form a p-type p-well region near a surface of the semiconductor substrate.
A step of forming the n-well region having an n-type near the surface of the semiconductor substrate by ion-implanting the impurity at the predetermined ion dose,
Forming on the SFET side, forming the device isolation layer on the p-well region and the n-well region, and performing channel doping for setting a gate threshold voltage through the device isolation layer The n region is located in the vicinity of the surface of the p well region between the drain region and the source region.
Forming the gate region on the channel power MOSFET side, and performing channel doping for setting a gate threshold voltage through the element isolation layer to form a gate dope in the vicinity of the surface of the n-well region between the drain region and the source region; Forming the gate region on the side of the p-channel MOS FET on the side of the n-channel MOSFET and the p-channel MOSFET on the front gate region via the element isolation layer.
Forming the p-type drain region and the source region in the n-well region, or forming the n-type drain region and the source region in the p-well region. Forming the Zener diode on at least one of the n-channel MOS FET side and the p-channel MOSFET side; and activating carriers on the surface of the semiconductor substrate and securing a gate breakdown voltage. Forming an insulating layer and forming contact holes for forming the drain electrode, the source electrode, and the cathode electrode on the n-channel MOS FET side, and forming the p-channel MOS FE;
Forming contact holes for forming the drain electrode, the source electrode, and the cathode electrode on the T side; and forming the n-channel MOS through the contact holes.
Forming the drain electrode, the source electrode, and the cathode electrode on the FET side, and forming the drain electrode, the source electrode, and the cathode electrode on the p-channel MOS FET side through the contact holes; An overcoat layer as a protective layer is formed on the insulating layer except for the drain electrode, the source electrode, and the cathode electrode of the n-channel MOS FET, and the drain electrode, the source electrode, and the The method according to claim 1, further comprising: forming an overcoat layer as a protective layer on the insulating layer except for a cathode electrode. 13. Of manufacturing a semiconductor device.
JP2534897A 1997-02-07 1997-02-07 Semiconductor device and its manufacture Withdrawn JPH10223895A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2534897A JPH10223895A (en) 1997-02-07 1997-02-07 Semiconductor device and its manufacture

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2534897A JPH10223895A (en) 1997-02-07 1997-02-07 Semiconductor device and its manufacture

Publications (1)

Publication Number Publication Date
JPH10223895A true JPH10223895A (en) 1998-08-21

Family

ID=12163382

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2534897A Withdrawn JPH10223895A (en) 1997-02-07 1997-02-07 Semiconductor device and its manufacture

Country Status (1)

Country Link
JP (1) JPH10223895A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739861B1 (en) 2005-07-19 2007-07-16 미쓰비시덴키 가부시키가이샤 Zener diode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100739861B1 (en) 2005-07-19 2007-07-16 미쓰비시덴키 가부시키가이샤 Zener diode

Similar Documents

Publication Publication Date Title
KR100495023B1 (en) A semiconductor device and manufacturing method thereof
JPH04345064A (en) Semiconductor integrated circuit device and its manufacture
US7923787B2 (en) MOSFET with isolation structure and fabrication method thereof
TW530421B (en) Semiconductor apparatus including CMOS circuits and method for fabricating the same
JPH0846069A (en) Preparation of semiconductor device with embedded joining
JPH09162417A (en) Cmos integrated circuit formed on silicon-on-insulator substrate, and its forming method
US8318559B2 (en) Method of fabricating CMOS transistor
US20070298574A1 (en) Method of fabricating different semiconductor device types with reduced sets of pattern levels
JPH10135349A (en) Cmos type semiconductor device and its manufacturing method
EP1225626B1 (en) Semiconductor integrated circuit device and manufacture method therefor
JP3424694B2 (en) High breakdown voltage insulated gate field effect transistor and semiconductor integrated circuit device
JPH10223895A (en) Semiconductor device and its manufacture
JP4091895B2 (en) Semiconductor device and manufacturing method thereof
US9035381B2 (en) Semiconductor device and method of fabricating the same
US7566604B2 (en) Method of fabricating a dual-gate structure that prevents cut-through and lowered mobility
JPH061826B2 (en) Solid-state imaging device
US20110097860A1 (en) Method of manufacturing semiconductor device
JP3479066B2 (en) Semiconductor device having SOI structure and method of manufacturing the same
JPS6046544B2 (en) Method for manufacturing semiconductor integrated circuit device
JP2004146740A (en) Manufacturing method for semiconductor device
JPS6235667A (en) Manufacture of semiconductor device
JP3347650B2 (en) Semiconductor device and manufacturing method thereof
US7847365B2 (en) MOSFET with isolation structure for monolithic integration and fabrication method thereof
JP2000260983A (en) Semiconductor device and manufacture thereof
JP2953915B2 (en) Semiconductor integrated circuit device and method of manufacturing the same

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20040511