JPH1022385A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 上下層間を接続するコンタクトが精度良く、
容易に作れ、コンタクトと他の配線との間のショートが
防止できる半導体装置およびその製造方法を得る。 【解決手段】 コンタクト形成部には不純物をドープし
たシリコン酸化膜４４を、そして、その他の部分には不
純物をドープしないシリコン酸化膜４２，４３，４５を
形成し、気相ＨＦ処理により、シリコン酸化膜４４を除
去してコンタクトホールを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は上下層間を接続す
るコンタクトを備えた半導体装置およびその製造方法に
関するものである。

【０００２】

【従来の技術】近年、例えば半導体記憶装置は、コンピ
ュータなどの情報機器のめざましい発展、普及によりそ
の需要が急速に拡大している。機能的には、大きな記憶
容量を有するものが要求されている。これに伴って半導
体記憶装置の高集積化および高信頼化に関する技術開発
が進められている。半導体記憶装置の中では、記憶情報
のランダムな入出力が可能なものとして、ＤＲＡＭがよ
く知られている。一般に、ＤＲＡＭは、多数の記憶情報
を蓄積する記憶領域であるメモリセルアレイと、外部と
の入出力に必要な周辺回路とから構成されている。

【０００３】図１０は一般的なＤＲＡＭの構成を示すブ
ロック図である。図において、ＤＲＡＭ１は、記憶情報
のデータ信号を蓄積するためのメモリセルアレイ２と、
記憶回路を構成するメモリセルを選択するためのアドレ
ス信号を外部から受けるロウアンドカラムアドレスバッ
ファ３とそのアドレス信号を解読することによってメモ
リセルを指定するためのロウデコーダ４およびカラムデ
コーダ５と、指定されたメモリセルに蓄積された信号を
増幅して読み出すセンスリフレッシュアンプ６と、デー
タ入出力のためのデータインバッファ７およびデータア
ウトバッファ８、およびクロック信号を発生するクロッ
クジェネレータ９を含んでいる。

【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ２の中では、記憶情報を蓄積するためのメ
モリセルが、マトリクス状に複数個配列して設けられて
いる。図１１は、メモリセルアレイを構成するメモリセ
ルの４ビット分を示す等価回路図である。図示されたメ
モリセルは、１個のＭＯＳトランジスタ１１と、これに
接続された１個のキャパシタ１２とから１ビット分が構
成される、いわゆる１トランジスタ１キャパシタ型のメ
モリセルである。ＭＯＳトランジスタ１１のゲートはワ
ード線１３に接続され、ソース・ドレインの一方はビッ
ト線１４に、そして他方はキャパシタ１２に接続されて
いる。このタイプのメモリセルは、構造が簡単なため、
メモリセルアレイの集積度を向上させることが容易であ
り、大容量を必要とするＤＲＡＭによく用いられてい
る。

【０００５】図１２〜図１５は従来の典型的なスタック
トキャパシタを有するメモリセルの製造工程を示す断面
図であり、２ビット分を示す。まず、図１２を参照し
て、シリコン基板２１上に分離酸化膜２２を形成した
後、ゲート酸化絶縁膜２３、リン等をドープしたポリシ
リコン膜２４、シリコン酸化膜２５を形成し、ポリシリ
コン膜２４、シリコン酸化膜２５にワード線１３のパタ
ーニングを施す。そしてリン等の不純物をイオン注入し
て、ソース・ドレイン領域２６を形成する。トランスフ
ァーゲートトランジスタ（ＴＧ）はシリコン基板２１上
にゲート酸化絶縁膜２３を介して形成されたワード線１
３と、その両側でシリコン基板２１上に形成された一対
のソース・ドレイン領域２６を備える。

【０００６】次に、シリコン基板２１上全面にシリコン
酸化膜を堆積して、異方性エッチングを行い、ワード線
１３の側壁にサイドウォール２７を形成する。そして、
シリコン基板２１上にシリコン酸化膜２８を堆積し、さ
らにその上にフォトレジスト２９を塗布した後、ビット
線とソース・ドレイン領域２６を接続するための第１の
コンタクトホール３０用のパターニングをフォトレジス
ト２９に対して行い、続いてこのフォトレジスト２９を
マスクにして異方性ドライエッチングを行い、第１のコ
ンタクトホール３０を形成して図１２に示したようにな
り、フォトレジスト２９を除去する。

【０００７】次に、図１３を参照して、リン等をドープ
したポリシリコン膜を堆積して第１のコンタクト３１を
形成した後、これをパターニングしてビット線１４を形
成する。次に、図１４を参照して、シリコン酸化膜３２
を堆積した後、ストレージノードとソース・ドレイン領
域２６を接続するための第２のコンタクトホール３３
を、第１のコンタクトホール３０と同様にして形成す
る。次に、図１５を参照して、ポリシリコン膜を堆積し
て第２のコンタクト３４を形成し、パターニングしてス
トレージノード１５を形成する。続いてキャパシタ絶縁
膜３５、セルプレート電極１６を形成し、これらでキャ
パシタ１２を構成する。

【０００８】

【発明が解決しようとする課題】今後もＤＲＡＭの更な
る高集積化、大容量化のために、メモリセルの微細化を
行わなくてはならない。したがって、従来技術をそのま
ま採用していては第１のコンタクト３１とワード線１３
とのマージン、第２のコンタクト３４とワード線１３お
よびビット線１４とのマージンが厳しくならざるを得な
い。そのため、第１、第２のコンタクト３１、３４とワ
ード線１３とビット線１４とのショートによる不良が発
生する。これを防止するためにコンタクトホール径を縮
小すれば、レジスト解像が厳しくなって、コンタクトホ
ールの開口不良が発生する。

【０００９】以上の問題を解決するために、例えば、特
開平３−１８３１６２号公報に示された製造方法がある
が、そこでは層間膜にシリコン窒化膜を用いている。シ
リコン窒化膜は応力が大きいため層間膜に割れ（クラッ
ク）や隙間（ボイド）が発生しやすく、製造工程におい
て支障をきたす。また、コンタクトホールのドライエッ
チングにおいては、シリコン酸化膜／窒化膜の選択比
が、膜の傾斜部も含めると、１０以下であり、制御性が
厳しく、配線のショートを起こしやすい。

【００１０】この発明は上記のような問題を解決するた
めになされたもので、コンタクト部分でのショートなど
の配線不良を防止できる半導体装置およびその製造方法
を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法においては、コンタクト形成部に不純物を
ドープしたシリコン酸化膜を形成する工程と、それ以外
の部分に、不純物をドープしないシリコン酸化膜を形成
する工程と、上記不純物をドープしたシリコン酸化膜を
気相ＨＦ処理により除去してコンタクトホールを形成す
る工程と、このコンタクトホールに導電性材料を埋め込
んでコンタクトを形成する工程とを含むものである。

【００１２】さらに、シリコン基板上にゲート酸化膜、
第１の導電膜、不純物をドープしない第１のシリコン酸
化膜を順次形成してワード線のパターニングを行い、こ
のワード線の両側にソース・ドレイン領域を形成すると
ともに、ワード線の側壁に不純物をドープしないシリコ
ン酸化膜で第１のサイドウォールを形成する工程と、不
純物をドープした第２のシリコン酸化膜を堆積し、第
１、第２のコンタクト形成部以外の部分の第２のシリコ
ン酸化膜を除去する工程と、不純物をドープしない第３
のシリコン酸化膜を堆積した後、第２のシリコン酸化膜
が露出するまでエッチバックする工程と、フォトレジス
トを塗布し、第１のコンタクト形成部上のフォトレジス
トを除去する工程と、第１のコンタクト形成部の第２の
シリコン酸化膜を気相ＨＦ処理により除去して第１のコ
ンタクトホールを形成し、フォトレジストを除去する工
程と、第２の導電膜を堆積し、第１のコンタクトホール
を埋め込んで第１のコンタクトを形成し、その上に不純
物をドープしない第４のシリコン酸化膜を堆積した後、
ビット線のパターニングを行い、側壁に不純物をドープ
しないシリコン酸化膜で第２のサイドウォールを形成す
る工程と、第２のコンタクト形成部の第２のシリコン酸
化膜を気相ＨＦ処理により除去して第２のコンタクトホ
ールを形成する工程と、第３の導電膜を堆積し、第２の
コンタクトホールを埋め込んで、第２のコンタクトを形
成する工程とを含むものである。

【００１３】さらに、第１、第２のシリコン酸化膜およ
び第１のサイドウォールを、ともに同一特性を有する同
一膜種としたものである。

【００１４】また、この発明に係る半導体装置は、第１
の導電膜、その上に形成された絶縁膜、その上に形成さ
れた第２の導電膜、第１の導電膜の側壁に形成されたサ
イドウォール、および、上記第１の導電膜の側方にサイ
ドウォールを介して形成されて、第２の導電膜と下方の
導電部とを接続するコンタクトを備えた半導体装置にお
いて、絶縁膜およびサイドウォールは不純物をドープし
ないシリコン酸化膜で形成され、かつ、絶縁膜が第２の
導電膜と接する部分に段部が形成されたものである。

【００１５】さらに、絶縁膜とサイドウォールがともに
同一特性を持つ同一膜種としたものである。さらに、第
１の導電膜はワード線であり、第２の導電膜はビット線
であり、導電部はソース・ドレイン領域であるＤＲＡＭ
としたものである。また、第１の導電膜はワード線であ
り、第２の導電膜は互いに絶縁されたビット線とストレ
ージノードであり、導電部は２つのソース・ドレイン領
域であるＤＲＡＭとしたものである。

【００１６】

【発明の実施の形態】

実施の形態１．図１〜図６はこの発明の実施の形態１で
ある半導体装置の製造方法を示す断面図であり、ＤＲＡ
Ｍのメモリセルに適用した場合について示す。図は２ビ
ット分を示す。まず、図１を参照して、シリコン基板２
１上に不純物をドープしない分離酸化膜４１を選択的酸
化により形成した後、ゲート酸化絶縁膜２３、第１の導
電膜としてのリン等をドープした第１のポリシリコン膜
２４、不純物をドープしない第１のシリコン酸化膜４２
を順次形成する。不純物をドープしない第１のシリコン
酸化膜４２は減圧ＴＥＯＳ ＣＶＤにより形成する（後
述の第３、第４のシリコン酸化膜、第１、第２のサイド
ウォールも同様方法で形成する）。第１のポリシリコン
膜２４、第１のシリコン酸化膜４２にワード線１３（図
１１参照）のパターニングを施す。そしてリン等の不純
物をイオン注入して、ソース・ドレイン領域２６をワー
ド線１３の両側（図ではワード線１３が２本あるので、
その中間と両端側）に形成する。次にシリコン基板２１
のこれらの上全面に不純物をドープしないシリコン酸化
膜を堆積した後、異方性エッチングを行い、ワード線１
３の側壁に第１のサイドウォール４３を形成する。

【００１７】続いて、図２を参照して、シリコン基板２
１のこれらの上全面に不純物をドープした第２のシリコ
ン酸化膜４４を堆積し、後述の第１、第２のコンタクト
形成部以外の部分の第２のシリコン酸化膜４４を、写真
製版とエッチングにより除去する。不純物をドープした
第２のシリコン酸化膜４４の堆積は常圧ＢＰＳＧ ＣＶ
Ｄで行う。この工程のエッチングでは、下地の第１のシ
リコン酸化膜４２との界面で止める必要がなく、十分に
オーバーエッチングをかけ、第１のポリシリコン膜２４
をストッパーとして用いればよい。第２のシリコン酸化
膜４４にドライエッチングを行う場合、第１のポリシリ
コン膜２４との選択比は４０以上確保することができ
る。また、ここではゲート電極を第１のポリシリコン膜
２４単層としたが、これに代えてＷ、ＷＳｉ等の高融点
金属、シリサイド、ポリサイドを用いれば、選択比はポ
リシリコン膜単層のとき以上の値を確保することができ
る。この工程では、各コンタクト形成部に残る第２のシ
リコン酸化膜４４が互いに分離、孤立するまで、オーバ
ーエッチングをかけることが重要である。このとき、分
離酸化膜４１が削られてもよく、また、シリコン基板２
１が露出しても構わない。

【００１８】次に、図３を参照して、不純物を含まない
第３のシリコン酸化膜４５を堆積した後、孤立した第２
のシリコン酸化膜４４の島の上面がすべて露出するまで
エッチバックする。このとき、異方性ドライエッチング
によりエッチバックしてもよいし、ＣＭＰ（Chemical M
echanical Polishing）法を使ってエッチバックしても
よい。

【００１９】次に、図４を参照して、フォトレジスト４
６を塗布した後、ビット線１４（図１１参照）とソース
・ドレイン領域２６を接続するための第１のコンタクト
４７（図５参照）形成部上のフォトレジスト４６を除去
する。このときのマスク、マスク合わせは、第１のコン
タクト４７形成部以外の第２のシリコン酸化膜４４が露
出しなければよいので、精度は特に必要ない。そして、
フォトレジスト４６除去部の第２のシリコン酸化膜４４
を、気相ＨＦ処理により除去して第１のコンタクトホー
ル４８を形成し、図４に示すようになり、残りのフォト
レジスト４６を除去する。特開平６−１９６６４９号公
報にも記載されているが、気相ＨＦ処理では、不純物を
ドープしたシリコン酸化膜のエッチング速度が、不純物
をドープしない酸化膜に対して１０００倍程速いので、
選択的に第１のコンタクト４７形成部の第２のシリコン
酸化膜４４を除去することができ、第１のコンタクトホ
ール４８が形成される。

【００２０】次に、図５を参照して、第２の導電膜とし
ての第２のポリシリコン膜４９、および不純物をドープ
しない第４のシリコン酸化膜５０を堆積した後、ビット
線１４のパターニングを行う。第２のポリシリコン膜４
９は第１のコンタクトホール４８を埋め込み、第１のコ
ンタクト４７を形成する。この第１のコンタクト４７に
よりビット線１４がソース・ドレイン領域２６と接続さ
れる。続いて、これら全面上に不純物をドープしないシ
リコン酸化膜を堆積し、異方性ドライエッチングによ
り、第２のシリコン酸化膜４４が露出するまで全面エッ
チバックし、第２のサイドウォール５１を形成して、図
５のようになる。以上のようにして、第１、第３のシリ
コン酸化膜４２、４５を形成すれば段部Ａができる。換
言すれば、第１のポリシリコン膜２４上の絶縁膜が第２
のポリシリコン膜と接する部分に段部Ａが形成された構
造を採用することにより、上述の工程を適用することが
できる。

【００２１】次に、図６を参照して、気相ＨＦ処理によ
り、第２のシリコン酸化膜４４を選択的に除去して、第
２のコンタクトホール５２を形成する。このときは、図
４に示すときと異なり、フォトレジストは必要ない。続
いて、ポリシリコン膜を堆積し、第２のコンタクトホー
ル５２を埋め込んで第２のコンタクト５３を形成すると
ともに、パターニングを行ってストレージノード１５
（図１１参照）を形成する。このときも、第１のポリシ
リコン膜２４上の第１、第３のシリコン酸化膜４２、４
５により段部Ｂが形成される。第２のコンタクト５３は
ストレージノード１５とソース・ドレイン領域２６を接
続する。ストレージノード１５上にキャパシタ絶縁膜５
４を形成し、さらにその上にセルプレート電極１６（図
１１参照）を形成する。ストレージノード１５、キャパ
シタ絶縁膜５４、セルプレート電極１６によりキャパシ
タ１２（図１１参照）を構成する。

【００２２】以上のように、第１、第２のコンタクトホ
ール４８、５２が自己整合的に形成されるので、精度良
く、簡単に形成することができ、写真製版技術を用いた
工程では工程が容易になる。また、コンタクトホール径
を縮小することなく、コンタクトと他の配線の間でショ
ートする不良を防止できる。なお、この実施の形態にお
いては、第１、第３のシリコン酸化膜および第１のサイ
ドウォールを同一特性の同一膜種で構成したので、後工
程でのドライエッチング、ウェットエッチングまたは熱
処理においても、エッチレートや、リフロー温度の違い
による形状変化をひき起こすことがなく、また、エッチ
ング量の制御がしやすい。

【００２３】実施の形態２．実施の形態１ではビット線
コンタクトホール（第１のコンタクトホール４８）とス
トレージノードコンタクトホール（第２のコンタクトホ
ール５２）の両方に気相ＨＦ処理によるコンタクトホー
ル形成を適用したが、実施の形態２ではビット線コンタ
クトホールのみに適用した例を示す。図７〜図９は実施
の形態２の半導体装置の製造方法を示す断面図であり、
ＤＲＡＭのメモリセルの場合を示す。

【００２４】まず、図７を参照して、実施の形態１で説
明したのと同様にして、シリコン基板２１上に分離酸化
膜４１、ゲート酸化絶縁膜２３、第１の導電膜としての
第１のポリシリコン膜２４、第１のシリコン酸化膜４
２、ソース・ドレイン領域２６、第１のサイドウォール
４３を形成する。これらの上全面に、常圧ＢＰＳＧ Ｃ
ＶＤにより不純物をドープした第２のシリコン酸化膜６
１を堆積する（この後、７００〜１０００℃のＮ₂アニ
ールを行い、この第２のシリコン酸化膜６１をリフロー
して平坦化してもよい）。続いて、第１のコンタクトホ
ール６４（図８参照）を形成するために、フォトレジス
ト６２を塗布した後、写真製版を行い、第１のコンタク
トホール６４形成部以外のフォトレジスト６２を除去し
て、図７に示したようになる。

【００２５】次に、図８を参照して、フォトレジスト６
２をマスクにして第２の酸化膜６１をエッチングした
後、フォトレジスト６２を除去する。続いて、不純物を
ドープしない第３のシリコン酸化膜６３を、減圧ＴＥＯ
Ｓ ＣＶＤにより堆積後、エッチバックして図８に示し
たようになる。続いて、気相ＨＦ処理を行い、選択的に
第２のシリコン酸化膜６１を除去して第１のコンタクト
ホール６４を形成する。

【００２６】次に、図９を参照して、第２の導電膜とし
ての第２のポリシリコン膜６５を堆積して第１のコンタ
クトホール６４を埋め込み第１のコンタクト６６を形成
するとともに、パターニングを行ってビット線１４を形
成する。このとき、第１のポリシリコン膜２４上で第
１、第３のシリコン酸化膜４２，６３が第２のポリシリ
コン膜と接する部分に段部Ｃが形成される。第１のコン
タクト６６はビット線１４とソース・ドレイン領域２６
を接続する。

【００２７】続いて、これらの上全面に第４のシリコン
酸化膜６７を堆積した後、ストレージノード１５とソー
ス・ドレイン領域２６を接続するための第２のコンタク
トホール６８を、写真製版と異方性ドライエッチングに
より形成する。その上にポリシリコン膜を堆積して第２
のコンタクトホール６８を埋め込み第２のコンタクト６
９を形成するとともに、パターニングを行ってストレー
ジノード１５を形成する。以下、実施の形態１と同様に
キャパシタ絶縁５４セルプレート電極１６を形成し、キ
ャパシタ１２（図１１参照）を構成する。以上のよう
に、第１のコンタクトホール６４が実施の形態１の場合
と同様に自己整合的に形成される。

【００２８】なお、以上の実施の形態では第１のシリコ
ン酸化膜４２、第３のシリコン酸化膜４５，６３、第４
のシリコン酸化膜５０、第１のサイドウォール４３、第
２のサイドウォール５１をＴＥＯＳ酸化膜で構成した
が、不純物をドープしないシリコン酸化膜であれば、他
の酸化膜を用いてもよい。また、上記ではＤＲＡＭに適
用した例を説明したが、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、ロジックデバイス等、他のデバイスにも適用す
ることができ、同様の効果を奏する。

【００２９】

【発明の効果】この発明による半導体装置の製造方法は
コンタクトホール形成部に不純物をドープしたシリコン
酸化膜を形成した後、気相ＨＦ処理によりこの不純物を
ドープしたシリコン酸化膜を除去することによりコンタ
クトホールを形成するので、自己整合的にコンタクトホ
ールを形成することができる。したがって、コンタクト
ホールが精度良く、容易に形成でき、コンタクトと他の
配線との間のショートを防止でき、高集積化が容易とな
る。さらに、不純物をドープしないシリコン酸化膜とし
て用いる酸化膜を、同一特性の同一膜種とすることによ
り、後工程でのエッチングや熱処理における形状変化が
防止され、エッチング量の制御が容易となる。

【００３０】また、この発明による半導体装置は、第１
の導電膜上の絶縁膜とサイドウォールを、不純物をドー
プしないシリコン酸化膜で形成するとともに、この絶縁
膜に段部を形成したので、製造工程中において不純物を
ドープしたシリコン酸化膜を用いてこれに気相ＨＦ処理
を行うことにより、コンタクトホールを自己整合的に形
成することができ、したがって、コンタクトホールが精
度良く、容易に形成できて、コンタクトと他の配線間の
ショートが防止できる。さらに、上記絶縁膜とサイドウ
ォールを同一特性の同一膜種とすることにより、後工程
での形状変化が防止でき、エッチング量の制御が容易と
なる。さらに、ＤＲＡＭに適用することにより、ＤＲＡ
Ｍの高集積化ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。

【図２】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。

【図３】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。

【図４】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。

【図５】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。

【図６】 この発明の実施の形態１における半導体装置
の製造方法を示す断面図である。

【図７】 この発明の実施の形態２における半導体装置
の製造方法を示す断面図である。

【図８】 この発明の実施の形態２における半導体装置
の製造方法を示す断面図である。

【図９】 この発明の実施の形態２における半導体装置
の製造方法を示す断面図である。

【図１０】 ＤＲＡＭの構成を示すブロック図である。

【図１１】 メモリセルの等価回路図である。

【図１２】 従来の半導体装置の製造方法を示す断面図
である。

【図１３】 従来の半導体装置の製造方法を示す断面図
である。

【図１４】 従来の半導体装置の製造方法を示す断面図
である。

【図１５】 従来の半導体装置の製造方法を示す断面図
である。

【符号の説明】

１３ ワード線、１４ ビット線、２４ 第１のポリシ
リコン膜、４２ 第１のシリコン酸化膜、４３ 第１の
サイドウォール、４４ 第２のシリコン酸化膜、４５
第３のシリコン酸化膜、４６ フォトレジスト、４７
第１のコンタクト、４８ 第１のコンタクトホール、４
９ 第２のポリシリコン膜、５０ 第４のシリコン酸化
膜、５１ 第２のサイドウォール、５２ 第２のコンタ
クトホール、５３ 第２のコンタクト、６１ 第２のシ
リコン酸化膜、６３ 第３のシリコン酸化膜、６４ 第
１のコンタクトホール、６５ 第２のポリシリコン膜、
６６ 第１のコンタクト。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 上下層間を接続するコンタクトを備えた
   半導体装置の製造方法において、コンタクト形成部に不
   純物をドープしたシリコン酸化膜を形成する工程と、上
   記不純物をドープしたシリコン酸化膜を形成した部分以
   外の部分に、不純物をドープしないシリコン酸化膜を形
   成する工程と、上記不純物をドープしたシリコン酸化膜
   を気相ＨＦ処理により除去してコンタクトホールを形成
   する工程と、このコンタクトホールに導電性材料を埋め
   込んでコンタクトを形成する工程とを含むことを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 ビット線とソース・ドレイン領域の一方
   とを接続する第１のコンタクト、およびストレージノー
   ドと上記ソース・ドレイン領域の他方とを接続する第２
   のコンタクトを備えた半導体装置の製造方法において、
   シリコン基板上にゲート酸化膜、第１の導電膜、不純物
   をドープしない第１のシリコン酸化膜を順次形成してワ
   ード線のパターニングを行い、このワード線の両側の上
   記シリコン基板に不純物を注入して上記ソース・ドレイ
   ン領域を形成し、上記ワード線の側壁に不純物をドープ
   しないシリコン酸化膜で第１のサイドウォールを形成す
   る工程と、その後、不純物をドープした第２のシリコン
   酸化膜を堆積し、上記第１、第２のコンタクト形成部以
   外の部分の上記第２のシリコン酸化膜を除去する工程
   と、その後、不純物をドープしない第３のシリコン酸化
   膜を堆積した後、上記第２のシリコン酸化膜が露出する
   までエッチバックする工程と、その後、フォトレジスト
   を塗布し、上記第１のコンタクト形成部上の上記フォト
   レジストを除去する工程と、その後、上記第１のコンタ
   クト形成部の上記第２のシリコン酸化膜を気相ＨＦ処理
   により除去して第１のコンタクトホールを形成した後、
   上記フォトレジストを除去する工程と、その後、第２の
   導電膜を堆積し、上記第１のコンタクトホールを埋め込
   んで第１のコンタクトを形成し、その上に不純物をドー
   プしない第４のシリコン酸化膜を堆積した後、ビット線
   のパターニングを行い、側壁に不純物をドープしないシ
   リコン酸化膜で第２のサイドウォールを形成する工程
   と、その後、上記第２のコンタクト形成部の第２のシリ
   コン酸化膜を気相ＨＦ処理により除去して第２のコンタ
   クトホールを形成する工程と、その後、第３の導電膜を
   堆積し、上記第２のコンタクトホールを埋め込んで第２
   のコンタクトを形成する工程とを含むことを特徴とする
   請求項１記載の半導体装置の製造方法。
3. 【請求項３】 第１、第３のシリコン酸化膜および第１
   のサイドウォールは、ともに同一特性を有する同一膜種
   であることを特徴とする請求項２記載の半導体装置の製
   造方法。
4. 【請求項４】 第１の導電膜、この第１の導電膜上に形
   成された絶縁膜、この絶縁膜上に形成された第２の導電
   膜、上記第１の導電膜の側壁に形成されたサイドウォー
   ル、および、上記第１の導電膜の側方に上記サイドウォ
   ールを介して形成されて、上記第２の導電膜と下方に形
   成された導電部とを接続するコンタクトを備えた半導体
   装置において、上記絶縁膜およびサイドウォールは不純
   物をドープしないシリコン酸化膜で形成され、かつ、上
   記絶縁膜が上記第２の導電膜と接する部分に段部が形成
   されたことを特徴とする半導体装置。
5. 【請求項５】 絶縁膜とサイドウォールがともに同一特
   性を持つ同一膜種であることを特徴とする請求項４記載
   の半導体装置。
6. 【請求項６】 第１の導電膜はワード線であり、第２の
   導電膜はビット線であり、導電部はソース・ドレイン領
   域であるメモリセルを備えたＤＲＡＭであることを特徴
   とする請求項４または５記載の半導体装置。
7. 【請求項７】 第１の導電膜はワード線であり、第２の
   導電膜は互いに絶縁されたビット線とストレージノード
   であり、導電部は２つのソース・ドレイン領域であり、
   ２つのコンタクトによりそれぞれ上記ビット線とソース
   ・ドレイン領域の一方、および上記ストレージノードと
   ソース・ドレイン領域の他方を接続するとともに、絶縁
   膜がビット線と接する部分、およびストレージノードと
   接する部分にそれぞれ段部が形成されたことを特徴とす
   る請求項４または５記載の半導体装置。