JPH10223560A

JPH10223560A - 半導体装置及びその製造方法

Info

Publication number: JPH10223560A
Application number: JP2347097A
Authority: JP
Inventors: Akira Sato; 佐藤　　明; Natsuki Yokoyama; 夏樹横山; Masakazu Kono; 正和河野; Yoshiaki Yuyama; 芳章湯山; Katsunori Obata; 勝則小畑
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1997-02-06
Filing date: 1997-02-06
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】サリサイド構造を有するトランジスターのブリ
ッジング抑制と共に、細線部における金属シリサイド膜
の細線効果を抑制する。さらに微細コンタクトホールに
おける配線の信頼性を向上できる半導体装置及びその製
造方法を提供する。【解決手段】ＣＶＤ法を用いたＴｉ膜の形成と同時に、
基板加熱によるＴｉのシリサイド化反応を行う。さら
に、大気に暴露することなくアンモニア或いは窒素を反
応性ガスとしてＣＶＤ法に用いているガスに追加するこ
とにより、ＣＶＤ−ＴｉＮ膜を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の特に化
学気相成長（ＣＶＤ）法を用いた金属シリサイド膜の形
成方法とそれを用いた半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来のサリサイド構造を有する半導体装
置は、スパッタリング法を用いて金属薄膜を形成し、そ
の金属薄膜とシリコンの熱反応を利用して金属シリサイ
ド膜を形成していた。その金属サリサイドプロセスは、
金属薄膜を形成した後、第１アニールを行うことによっ
て金属薄膜とシリコンの界面にのみ金属シリサイド膜を
形成し、次いで、酸化膜上の未反応金属薄膜をウェット
エッチングにより除去した後、第２アニールを行って構
造的に安定な低抵抗の金属シリサイド膜を形成してい
た。上記の従来方法による金属シリサイド膜は、ゲート
幅の縮小に伴ってゲート抵抗が急激に増加するといった
細線効果が現われ、問題となっていた。

【０００３】例えば、「大黒他，Ｔｉ及びＮｉシリサ
イドの細線化における抵抗異常の解析，第４１回応用物
理学関係連合講演会講演予稿集,２９ｐ−ＺＧ−１３(19
94)」では、Ｔｉシリサイドのグレインサイズが０.１μ
ｍであり、且つ、グレインバウンダリに異なる層が存
在している。そのため、ゲート幅がこのグレインサイズ
と同程度に狭くなると、グレインバウンダリに存在する
層がゲートを横切るようになり、その層が細線効果をも
たらすと述べている。これは、Ｔｉ膜をスパッタリング
法で形成した後、通常のサリサイドプロセスでＴｉシリ
サイド膜を形成したものであることから、グレインバウ
ンダリに存在する層は、通常のＴｉサリサイドプロセス
の途中で混入した不純物がＴｉシリサイド膜の結晶成長
の際に結晶粒界に析出してできたものと考えられる。

【０００４】また、「大内他，細線拡散層上ＴｉＳｉ
₂ の相転移，第４１回応用物理学関係連合講演会講演予
稿集，３０ａ−ＺＨ−３（１９９４）」では、Ｔｉシリ
サイドの線幅が細くなるのに伴い、配線端部における応
力の影響が大きくなり、Ｃ49構造からＣ５４構造への相
転移温度が上昇すると報告しており、配線端部における
応力緩和が細線効果の抑制につながることを意図してい
る。

【０００５】さらに、「井上他，Ｗ／Ｔｉ積層構造に
よるサリサイドプロセスの検討，第４１回応用物理学関
係連合講演会講演予稿集，３０ａ−ＺＨ−８（１９９
４）」では、Ｗ／Ｔｉの積層膜を形成した後、Ｎ₂ 雰囲
気中でシリサイド化の第１アニールを行っている。この
Ｔｉ膜上のＷ膜が第１アニール時のバリア層として働
き、厚いシリサイド膜が形成できるため細線効果を抑制
できると報告している。しかしこの方法はＷ／Ｔｉ積層
構造を用いているため、アニール温度の制御が困難で、
Ｗ，Ｔｉ，Ｓｉの３元系のシリサイド膜が形成されて表
面モホロジーが著しく劣化する可能性が高い。

【０００６】また、「石上他，減圧Ｎ₂ ＲＴＡを用い
たＴｉサリサイドプロセスの検討，第４２回応用物理学
関係連合講演会講演予稿集，２８ｐ−Ｋ−１３(１９９
５)」では、Ｔｉ膜厚の薄い方が細い線幅までシリサイ
ドが形成されるため、層抵抗上昇の抑制にはＴｉの薄膜
化が必要であることを報告している。しかしこの方法は
Ｔｉ膜厚が薄いため、Ｎ₂ 第１アニール時におけるＴｉ
の窒化反応とＴｉのシリサイド反応の制御が困難である
といった問題がある。

【０００７】

【発明が解決しようとする課題】１９９４年第４１回応
用物理学関係連合講演会講演予稿集２９ｐ−ＺＧ−１３
に記載のグレインバウンダリに存在する層は、通常のＴ
ｉサリサイドプロセス（Ｔｉ膜形成，第１アニール，Ｔ
ｉＮ及び未反応Ｔｉ膜の除去，第２アニール）の途中で
混入した不純物がＴｉシリサイドの結晶粒界に析出して
できたものと考えられる。

【０００８】本発明による方法では、ＣＶＤ−Ｔｉ膜形
成と同時にＴｉシリサイド膜を形成させ、上記不純物の
混入を防ぐ。また、その不純物による細線効果を抑制す
る。

【０００９】また、１９９４年第４１回応用物理学関係
連合講演会講演予稿集３０ａ−ＺＨ−３記載では、Ｔｉ
シリサイドの線幅が細くなるのに伴い、配線端部におけ
る応力の影響が大きくなり、それが細線効果に影響を及
ぼしていることを示している。これも前記と同様、Ｔｉ
膜をスパッタリング法で形成した後、通常のＴｉサリサ
イドプロセスでＴｉシリサイド膜を形成しているため、
細線部における応力緩和が困難である。

【００１０】本発明による方法では、ＣＶＤ−Ｔｉ膜形
成の際にＴｉシリサイド膜を僅かずつ形成させ、細線端
部における局所的な応力集中を避ける。

【００１１】前記１９９４年第４１回応用物理学関係連
合講演会講演予稿集３０ａ−ＺＨ−８の記載では、Ｔｉ
シリサイドの膜厚の厚い方が、一方、１９９５年第４２
回応用物理学関係連合講演会講演予稿集２８ｐ−Ｋ−１
３記載ではＴｉシリサイドの膜厚の薄い方が細線効果の
抑制に効果があることを示している。両者は相反する結
果であるが、Ｔｉの膜質，シリサイド化のアニール条
件、あるいは下地Ｓｉの状態の違いによってこのような
結果が得られることは考えられる。いずれの場合におい
てもＴｉシリサイドの膜厚が細線効果に大きな影響を及
ぼしていることは確実である。

【００１２】本発明による方法は、Ｔｉシリサイドの膜
厚を容易に制御することを可能とし、Ｔｉシリサイド膜
厚の最適化によって細線効果を抑制する。

【００１３】すなわち、本発明の目的は、サリサイドプ
ロセスにおける細線効果の抑制にある。また、本発明の
他の目的は、サリサイドプロセスにおけるブリッジング
を解消し、信頼性の高いサリサイドプロセスを確立する
ことにある。さらに本発明の目的は、通常のサリサイド
プロセスに比べて工程数を低減し、プロセス中に混入す
る不純物の低減を可能とすることにある。

【００１４】

【課題を解決するための手段】上記目的は以下の構成に
より達成される。

【００１５】（１）半導体装置の製造方法で、化学気相
成長（ＣＶＤ）法を用いて試料全面に金属薄膜を形成す
る際、ポリシリコン，非晶質シリコン、あるいはＳｉ基
板上のみに金属シリサイド膜を選択的に形成することを
特徴とする半導体装置の製造方法。

【００１６】（２）半導体装置で、化学気相成長（ＣＶ
Ｄ）法を用いて試料全面に金属薄膜を形成する際、ゲー
ト電極上、ソース・ドレイン上に選択的に形成された金
属シリサイド膜を有することを特徴とする半導体装置。

【００１７】（３）半導体装置の製造方法で、ゲート電
極がポリシリコン、あるいはポリサイド構造の最上層が
ポリシリコン又は非晶質シリコンから成るゲート電極に
CVD法による金属薄膜を試料全面に形成し、上記ゲート
電極と上記金属薄膜との界面のみに金属シリサイド膜を
形成することを特徴とする半導体装置の製造方法。

【００１８】（４）半導体装置の製造方法で、ソース・
ドレインから成る拡散層上にＣＶＤ法による金属薄膜を
試料全面に形成し、上記拡散層と上記金属薄膜の界面の
みに金属シリサイド膜を形成することを特徴とする半導
体装置の製造方法。

【００１９】（５）半導体装置の製造方法で、ＣＶＤ法
による金属薄膜を試料全面に形成する際、ポリシリコン
あるいはポリサイド構造の最上層がポリシリコン又は非
晶質シリコンから成るゲート電極と上記金属薄膜との界
面、及びソース・ドレインから成る拡散層と上記金属薄
膜との界面に同時に金属シリサイド膜を形成することを
特徴とする半導体装置の製造方法。

【００２０】（６）半導体装置の製造方法で、ソース・
ドレインから成る拡散層を形成する工程と、ポリシリコ
ンあるいはポリサイド構造における最上層がポリシリコ
ン又は非晶質シリコンであるゲート電極を形成する工程
と、ＣＶＤ法による金属薄膜を形成する工程を有し、且
つ、ＣＶＤ法による金属薄膜を形成する際、上記拡散層
と上記金属薄膜の界面、及び上記ゲート電極と上記金属
薄膜の界面に金属シリサイド膜を形成することを特徴と
する半導体装置の製造方法。

【００２１】（７）上記（２),（３),（５),（６）記載
の半導体装置及び半導体装置の製造方法で、ゲート電極
幅が０.５μｍ以下で発生する細線効果を抑制する。

【００２２】

【発明の実施の形態】本発明は化学気相成長（ＣＶＤ）
法により金属膜を試料全面に堆積する際に、シリコン上
に選択的に形成される金属シリサイド膜を利用したもの
である。その原理を図１を用いて説明する。

【００２３】Ｓｉ基板１にLOCOS2を形成し、熱酸化によ
りゲート酸化膜３を形成する。次いでポリシリコン膜を
堆積させた後、レジストをマスクとしてポリシリコン膜
とゲート酸化膜３を一括エッチングし、ポリシリコンゲ
ート４及びゲート酸化膜３を所望のゲートパターンに加
工する。さらにＣＶＤ法を用いて酸化膜を堆積し、その
酸化膜を全面エッチバックすることによってサイドウォ
ールスペーサ５を形成する。次いで不純物イオンの注入
と活性化アニールを行うことによって拡散層６を形成す
る（図１（ａ））。尚、ポリシリコンゲート４は単層膜
でも良いし、積層膜の場合はその最上層がポリシリコン
膜あるいは非晶質シリコン膜であれば良い。

【００２４】試料に対し、プラズマＣＶＤ法を用いて試
料全面にＣＶＤ−Ｔｉ膜７を形成する。この時、ＣＶＤ
−Ｔｉ膜７を形成するための原料ソースとシリコンが反
応し、拡散層６上及びポリシリコンゲート４上に各々Ｔ
ｉＳｉ₂ 膜８，９が選択的に形成される（図１
（ｂ））。これはＴｉを主成分とする無機系ソースとシ
リコンとの反応を利用したものであるため、LOCOS2、及
びサイドウォールスペーサ５等の酸化膜上にはＴｉＳｉ
₂ 膜は形成されない。尚、ＣＶＤ−Ｔｉ膜７の形成条件
は基板温度を６００℃で一定とし、無機系ソースのＴｉ
Ｃｌ₄ を１０sccm、Ｈ₂を５０sccm、反応槽内の圧力を
０.０５Torr として膜形成を行った後、さらにアンモニ
アガスを追加してＴｉＮ膜形成を行った。

【００２５】次に、過酸化水素水とアンモニア水の混合
液でＣＶＤ−Ｔｉ膜７をウェットエッチングにより除去
した後、８００℃の温度で１分のＲＴＡ（Ｒapid Ｔher
malＡnnealing）処理を行い、ＴｉＳｉ₂ 膜を低抵抗な
安定した膜とした(図１(ｃ))。尚、ＣＶＤ−Ｔｉ膜７の
ウェットエッチングはＲＴＡ処理後に行っても構わな
い。

【００２６】従来、シリサイド化反応によりＴｉＳｉ₂
膜を形成する場合、図２（ａ）の試料に対してスパッタ
リング法を用いて試料全面にスパッタＴｉ膜１１を形成
する（図２（ｂ））。次いで第１アニールとして６００
℃から７５０℃の温度範囲内で３０秒から３０分の熱処
理を行っていた。拡散層６上及びポリシリコンゲート４
上のスパッタＴｉ膜１１はこの熱処理で界面にＴｉＳｉ
_x 膜１２，１３を形成する（Ｘ≦２）。このとき同時に
スパッタＴｉ膜１１が拡散層６のＳｉ原子を吸い上げる
ことによってサイドウォールスペーサ５上にＴｉＳｉ_x
ブリッジ１４が形成される（図３（ａ））。このサイド
ウォールスペーサ５上のＴｉＳｉ_x ブリッジ１４が原因
でポリシリコンゲート４と拡散層６の間でショートが多
発していた。

【００２７】次にウェットエッチングでスパッタＴｉ膜
１１を除去した後、第２アニールとして８００℃から８
５０℃の温度範囲で熱処理を行うことによってＴｉＳｉ
_x 膜１２，１３は各々安定したＴｉＳｉ₂ 膜１５，１６
となる（図３（ｂ））。但し、ＴｉＳｉ₂ 膜１５，１６
を残してサイドウォールスペーサ５上のＴｉＳｉ_x ブリ
ッジ１４のみを除去することは極めて困難であり、ショ
ートの問題を解決するには至っていない。

【００２８】また、図４に示すようにゲート電極の幅を
ｄとした場合、従来のサリサイドプロセスではゲート電
極の幅ｄが狭くなるに従ってゲートのシート抵抗が増加
する。特に、ゲート幅が０.５μｍ以下の狭い領域にな
ると、ゲートのシート抵抗上昇率が極端に増加する（図
５）。これは、スパッタＴｉ膜とポリシリコンゲート４
がシリサイド反応によってＴｉＳｉ₂ 膜を形成する際、
ゲート電極幅が狭い領域ではＴｉＳｉ₂ の結晶成長が阻
害されるためである。

【００２９】本発明では、ＣＶＤ−Ｔｉ膜７を形成して
いくと同時にポリシリコンゲート４上でシリサイド反応
が起こるため、図３（ｂ）で示したポリシリコンゲート
４と拡散層６間でのショート、及び図５で示した０.５
μｍ以下の狭ゲート電極幅での極端なシート抵抗上昇
を抑制することができる。

【００３０】次に、本発明の一実施例を図６を用いて説
明する。まず図１（ｃ）で作製した試料に対して層間絶
縁膜２１を形成し、レジストをマスクとして層間絶縁膜
２１をドライエッチングして所望のコンタクトホール２
２を開孔した後、レジストを除去する（図６（ａ））。
次いで、ＣＶＤ−ＴｉＮ膜２３を形成した(図６(ｂ))。
更に第１配線層２４としてＣＶＤ−Ｗ膜を形成し、レジ
ストをマスクとして第１配線層２４とＣＶＤ−ＴｉＮ膜
２３を一括でドライエッチングし、所望のパターンとし
た（図６（ｃ））。これによって、拡散層６と第１配線
層２４との接触抵抗を低減することができ、低コンタク
ト抵抗を得ることができた。また、ポリシリコンゲート
４上にＴｉＳｉ₂ 膜９が形成されているため、ゲート抵
抗を低減することが可能となった。

【００３１】また、図６（ａ）の試料に対し、選択ＣＶ
Ｄ法を用いてＷプラグ３１，３２を形成することもでき
る（図７（ａ））。この場合、ポリシリコンゲート４上
の深さの浅いビアホールにＷプラグの膜厚を設定する
と、拡散層６上のコンタクトホールをＷプラグで完全に
埋め込むことはできないが、拡散層６上のコンタクトホ
ールの実質的なアスペクト比低減につながり、配線の信
頼性確保に有効である。次いで、バリアメタル３３と第
１配線層３４を形成した後、レジストをマスクとして第
１配線層３４とバリアメタル３３を一括ドライエッチン
グして所望のパターンとする（図７（ｂ））。尚、この
ときのバリアメタル３３は、スパッタ法によるＴｉＮ膜
を用いることもできるが、膜被覆性を考慮するとＣＶＤ
−ＴｉＮ膜を用いることが望ましい。

【００３２】さらに、図６（ａ）の試料に対し、選択Ｃ
ＶＤ法を用いてＷプラグ４１，４２を形成する際、最も
深いコンタクトホールにＷプラグの膜厚を設定すると、
深さの浅いゲート上のビアホールではＷプラグ４２が異
常成長してしまう(図８(ａ))。このようなＷプラグ４２
の異常成長は、配線間あるいは配線層間のショートの原
因となるため、Ｗプラグ４２の突起部分を削除すること
が必要となる。そこで、化学機械研磨（ＣＭＰ＝Ｃhemi
cal Ｍechanical Ｐolishing）を用いてＷプラグの突起
部分を削除し、平坦化を行う（図８（ｂ））。尚、Ｗプ
ラグの突起部分の削除方法としては、ＣＭＰ以外にもエ
ッチバック法を用いることもできる。次に、バリアメタ
ル４５及び第１配線層４６を形成し、レジストをマスク
として第１配線層４６とバリアメタル４５を一括ドライ
エッチングして所望のパターンとする（図８（ｃ））。
これにより、配線間及び配線層間のショートが解消さ
れ、試料の平坦化が可能となる。

【００３３】さらに、本発明の一実施例を図９を用いて
説明する。図１（ｃ）で作製した試料に対して層間絶縁
膜２１を形成し、レジストをマスクとして層間絶縁膜２
１をドライエッチングして所望のコンタクトホール５
１，５２を開孔した後、レジストを除去する。このと
き、層間絶縁膜２１に対するＴｉＳｉ₂ 膜８，９のドラ
イエッチング選択比が小さい場合、ＴｉＳｉ₂ 膜８，９
の突き抜けが発生する（図９（ａ））。この構造に対し
て通常の配線工程を施すと、配線金属膜とポリシリコン
ゲート４及び拡散層６との間で接触抵抗が極端に上昇す
ることが考えられる。

【００３４】そこで、図９（ａ）に示す構造に対して、
ＣＶＤ−Ｔｉ膜５３を形成することにより、ＴｉＳｉ₂
膜８，９が突き抜けて露出した拡散層６及びポリシリコ
ンゲート４とＣＶＤ−Ｔｉ膜５３の界面にＴｉＳｉ₂ 膜
５４，５５を形成することができる。次いで、ＣＶＤ−
ＴｉＮ膜と第１配線層５６を形成した後、レジストをマ
スクとして第１配線層５６とＣＶＤ−ＴｉＮ膜及びＣＶ
Ｄ−Ｔｉ膜５３を一括ドライエッチングして所望のパタ
ーンとする（図９（ｂ））。これにより、第１配線層５
６とポリシリコンゲート４及び拡散層６との間の接触抵
抗を低減することができる。

【００３５】さらに、図９（ａ）に示す構造に対して、
ＣＶＤ−Ｔｉ膜５３を形成する（図１０（ａ））。その
際、ＴｉＳｉ₂ 膜８，９が突き抜けて露出した拡散層６
及びポリシリコンゲート４とＣＶＤ−Ｔｉ膜５３との界
面には選択的にＴｉＳｉ₂ 膜５４，５５が形成されてい
る。次に、過酸化水素水とアンモニア水の混合液によっ
てＣＶＤ−Ｔｉ膜５３を除去する（図１０（ｂ））。

【００３６】次いで、図１０（ｂ）に示す構造に対して
選択ＣＶＤ法を用いてＷプラグ６１，６２を形成する。
この場合、図７と同様、ポリシリコンゲート４上の深さ
の浅いビアホールにＷプラグの膜厚を設定すると、拡散
層６上のコンタクトホールをＷプラグで完全に埋め込む
ことはできないが、拡散層６上のコンタクトホールの実
質的なアスペクト比低減につながり、配線の信頼性確保
に有効である。次いで、バリアメタル６３と第１配線層
６４を形成した後、レジストをマスクとして第１配線層
６４とバリアメタル６３を一括ドライエッチングして所
望のパターンとする（図１１）。尚、このときのバリア
メタル６３は、スパッタ法によるＴｉＮ膜を用いること
もできるが、膜被覆性を考慮するとＣＶＤ−ＴｉＮ膜を
用いることが望ましい。

【００３７】また、図１０（ｂ）に示す構造に対して、
図８（ｂ）と同様の方法を用いてＷプラグ６５，６６を
形成する。尚、このＷプラグ６５，６６は化学機械研磨
（ＣＭＰ）によって異常成長したＷプラグの突起部分を
削除し、試料の平坦化を行ったものである。これによっ
て、配線間及び配線層間のショートを解消することがで
きる。次に、バリアメタル６７と第１配線層６８を形成
し、レジストをマスクとして第１配線層６８とバリアメ
タル６７を一括ドライエッチングして所望のパターンと
する（図１２）。尚、このときのバリアメタル６７は、
試料が平坦化されていることからスパッタ法によるＴｉ
Ｎ膜を用いても、ＣＶＤ−ＴｉＮ膜を用いても特性上の
優位性はない。

【００３８】次に、従来の金属サリサイドプロセス後の
問題点を図１３及び図１４を用いて説明する。拡散層６
上及びポリシリコンゲート４上に各々ＴｉＳｉ₂ 膜８，
９を形成した後、層間絶縁膜１１を形成し、レジストを
マスクとして層間絶縁膜１１をドライエッチングしてコ
ンタクトホール７１，７２を開孔し、その後レジストを
除去する（図１３（ａ））。この層間絶縁膜１１のドラ
イエッチングの際、層間絶縁膜１１に対するＴｉＳｉ₂
膜８，９のドライエッチング選択比が小さい場合、図１
３（ａ）に示すようにＴｉＳｉ₂ 膜８，９の突き抜けが
発生する。

【００３９】このＴｉＳｉ₂ 膜８，９が突き抜けた拡散
層６とポリシリコンゲート４上に更にＴｉＳｉ₂ 膜を形
成しようとすると、従来はスパッタ法を用いてＴｉ（ス
パッタＴｉ）膜を形成しなければならなかった（図１３
（ｂ））。しかし、スパッタＴｉ膜７３を形成した場
合、図１３（ｂ）に示すように、孔径の小さなコンタク
トホール７１底部でのＴｉ膜と孔径の大きなコンタクト
ホール７２底部でのＴｉ膜に大きな膜厚差が生じてしま
う。

【００４０】図１３（ｂ）に示す試料に対して、シリサ
イド化のための熱処理を行ってＴｉＳｉ₂ 膜７４，７５
を形成した後、未反応のスパッタＴｉ膜７３をウェット
エッチングにより除去する（図１４）。このような方法
で形成したＴｉＳｉ₂ 膜７４，７５の膜厚はコンタクト
ホールの径に依存し、コンタクトホール径の縮小に伴っ
てＴｉＳｉ₂ 膜厚は薄くなる。このため、径の大きなコ
ンタクトホール７２でのＴｉＳｉ₂ 膜７５を目標の膜厚
にすると、ＴｉＳｉ₂ 膜７４の膜厚は極端に薄くなり、
後に形成する配線金属膜との接触抵抗を低減することが
できなくなる。一方、径の小さなコンタクトホール７１
でのＴｉＳｉ₂ 膜７４を目標の膜厚にすると、ＴｉＳｉ
₂ 膜７５の膜厚は厚くなり、ＴｉＳｉ₂ 膜７５が拡散層
６を突き抜け、拡散層リーク電流増大の原因となる。こ
のように、従来方法によってコンタクトホール開孔後に
ＴｉＳｉ₂ 膜を形成する場合、コンタクトホール径に依
存した不良の発生確率が高くなる。

【００４１】さらに、従来の金属サリサイドプロセス後
の問題点を図１５を用いて説明する。図９（ａ）に示す
ようなＴｉＳｉ₂ 膜８，９に突き抜けが発生している試
料に対して配線層を形成する場合、バリアメタル８３の
形成が必要である。このバリアメタル８３を形成する前
に、コンタクトホール８１，８２底部の自然酸化膜を除
去するためのウェットエッチングが必要である。このウ
ェットエッチングによって、コンタクトホール８１，８
２側壁部に露出しているＴｉＳｉ₂ 膜８，９にサイドエ
ッチが生じ、コンタクトホール８１，８２底部ではオー
バーハングの形状となる。尚、ＴｉＳｉ₂ 膜８，９が突
き抜けていない場合（図６（ａ））でも、同様にウェッ
トエッチングの際、ＴｉＳｉ₂ 膜８，９が等方的にエッ
チングされ、コンタクトホール８１，８２底部ではオー
バーハングの形状となってしまう。底部がオーバーハン
グ形状となっているコンタクトホール８１，８２にバリ
アメタル８３を形成すると、バリアメタル８３と拡散層
６の間、及びバリアメタル８３とポリシリコンゲート４
の間で各々断線が顕著に現われる(図１５(ａ))。

【００４２】図１５（ａ）のような断面形状の試料に対
して第１配線層８４を形成し、第１配線層８４とバリア
メタル８３を一括ドライエッチングして所望のパターン
とする（図１５（ｂ））。この場合、バリアメタル８３
と第１配線層８４をスパッタリング法で形成するため、
コンタクトホール８１，８２の底部における配線層のカ
バレジ不足が発生し、断線を回避することは困難であ
る。

【００４３】一方、同様に、コンタクトホール８１，８
２底部でオーバーハングが発生しても、ＣＶＤ−Ｔｉ膜
９１を用いることにより、オーバーハング部をＣＶＤ−
Ｔｉ膜９１で埋め込むことができる（図１６（ａ））。
次いでＣＶＤ−ＴｉＮ膜とＣＶＤ法による第１配線層９
２を形成し、所望のパターンにエッチングする（図１６
（ｂ））。これにより、コンタクトホール８１，８２を
完全に金属膜で埋め込むことができ、低コンタクト抵
抗、且つ、高信頼度化が可能となる。

【００４４】

【発明の効果】本発明によれば、ＣＶＤ−Ｔｉ膜堆積と
同時にＴｉのシリサイド化を行うため、通常のＴｉサリ
サイドプロセスで問題となるソース・ドレインとゲート
間に発生するブリッジングを解消することができる。

【００４５】また、通常のＴｉサリサイドプロセスでは
ゲート幅が狭くなるのに伴ってゲート抵抗が急激に増大
するといった細線効果が発生するが、本発明によれば細
線部における応力緩和が可能であり、且つ、Ｔｉシリサ
イドの膜厚を容易に制御することができるので、細線効
果を抑制することができる。

【００４６】さらに、微細コンタクトホール部で、良好
な配線金属膜カバレジが得られることから、信頼性の高
い配線を形成することができる。

【図面の簡単な説明】

【図１】本発明の原理を示す断面図。

【図２】従来のサリサイドプロセスを示す断面図。

【図３】従来のサリサイドプロセスを示す断面図。

【図４】従来のゲート電極幅とシート抵抗の関係を示す
ための断面図。

【図５】従来のゲート電極幅とシート抵抗の関係を示す
説明図。

【図６】本発明による一実施例のプロセス工程を示す断
面図。

【図７】本発明による第二実施例のプロセス工程を示す
断面図。

【図８】本発明による第三実施例のプロセス工程を示す
断面図。

【図９】本発明による第四実施例のプロセス工程を示す
断面図。

【図１０】本発明による第五実施例のプロセス工程を示
す断面図。

【図１１】本発明による第六実施例のプロセス工程を示
す断面図。

【図１２】本発明による第七実施例のプロセス工程を示
す断面図。

【図１３】従来の金属サリサイドプロセス後の問題点を
示す断面図。

【図１４】従来の金属サリサイドプロセス後の問題点を
示す断面図。

【図１５】従来の金属サリサイドプロセス後の問題点を
示す断面図。

【図１６】従来の金属サリサイドプロセス後の問題点を
解決する本発明の一実施例の断面図。

【符号の説明】

１…Ｓｉ基板、２…ＬＯＣＯＳ、３…ゲート酸化膜、４
…ポリシリコンゲート、５…サイドウォールスペーサ、
６…拡散層、７…ＣＶＤ−Ｔｉ膜、８，９…ＴｉＳｉ₂
膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者横山夏樹東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者河野正和東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者湯山芳章東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者小畑勝則東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】半導体装置の製造方法において、化学気相
成長法を用いて試料全面に金属薄膜を形成する際、ポリ
シリコン，非晶質シリコン、あるいはＳｉ基板上のみに
金属シリサイド膜を選択的に形成することを特徴とする
半導体装置の製造方法。
【請求項２】半導体装置において、化学気相成長法を用
いて試料全面に金属薄膜を形成する際、ゲート電極上，
ソース・ドレイン上に選択的に形成された金属シリサイ
ド膜を有することを特徴とする半導体装置。
【請求項３】半導体装置の製造方法において、ゲート電
極がポリシリコン、あるいはポリサイド構造の最上層が
ポリシリコン又は非晶質シリコンから成るゲート電極に
化学気相成長法による金属薄膜を試料全面に形成し、上
記ゲート電極と上記金属薄膜との界面のみに金属シリサ
イド膜を形成することを特徴とする半導体装置の製造方
法。
【請求項４】半導体装置の製造方法において、ソース・
ドレインから成る拡散層上に化学気相成長法による金属
薄膜を試料全面に形成し、上記拡散層と上記金属薄膜の
界面のみに金属シリサイド膜を形成することを特徴とす
る半導体装置の製造方法。
【請求項５】半導体装置の製造方法において、化学気相
成長法による金属薄膜を試料全面に形成する際、ポリシ
リコンあるいはポリサイド構造の最上層がポリシリコン
又は非晶質シリコンから成るゲート電極と上記金属薄膜
との界面、及びソース・ドレインから成る拡散層と上記
金属薄膜との界面に同時に金属シリサイド膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】半導体装置の製造方法において、ソース・
ドレインから成る拡散層を形成する工程と、ポリシリコ
ンあるいはポリサイド構造における最上層がポリシリコ
ン又は非晶質シリコンであるゲート電極を形成する工程
と、化学気相成長法による金属薄膜を形成する工程を有
し、化学気相成長法による金属薄膜を形成する際、上記
拡散層と上記金属薄膜の界面、及び上記ゲート電極と上
記金属薄膜の界面に金属シリサイド膜を形成することを
特徴とする半導体装置の製造方法。
【請求項７】請求項３，５または６において、ゲート電
極幅が０.５μｍ以下で発生する細線効果を抑制する半
導体装置。