JPH1022270A - Manufacture of semiconductor device - Google Patents
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- JPH1022270A JPH1022270A JP17637396A JP17637396A JPH1022270A JP H1022270 A JPH1022270 A JP H1022270A JP 17637396 A JP17637396 A JP 17637396A JP 17637396 A JP17637396 A JP 17637396A JP H1022270 A JPH1022270 A JP H1022270A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、ドライエッチング技術に関する。[0001] The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a dry etching technique.
【０００２】[0002]
【従来の技術】近年、半導体装置の微細化・高集積化に
伴って、光リソグラフィ技術と共にドライエッチング技
術がますます重要視されつつある。現在、一般的に用い
られているドライエッチング装置は、例えば、特開平４
−９６２２１号公報（Ｈ０１Ｌ２１／３０２）（図４参
照）に示されているようなプラズマエッチング装置であ
る。2. Description of the Related Art In recent years, with the miniaturization and high integration of semiconductor devices, dry etching technology as well as optical lithography technology has been increasingly regarded as important. At present, a commonly used dry etching apparatus is disclosed in, for example,
This is a plasma etching apparatus as disclosed in Japanese Patent Application Publication No. 96221 / H01L21 / 302 (see FIG. 4).
【０００３】図４において、処理室５１内に、一対の電
極板５２、５３を設け、一方の電極板５２に半導体基板
５４が設置された後に直流電圧源５５から直流電圧が電
極板５４に印加される。次に、ガスボンベ５６からエッ
チングガスが処理室５１内に導入されると共に、高周波
電圧源５７から高周波電圧が電極板５４に印加される
と、プラズマが発生してエッチングが始まる。そして、
高周波電圧の印加を止めると、プラズマが消滅してエッ
チングが終了する。室内のエッチングガスは排気バルブ
５８を介して排気される。In FIG. 4, a pair of electrode plates 52 and 53 are provided in a processing chamber 51, and after a semiconductor substrate 54 is installed on one of the electrode plates 52, a DC voltage is applied to the electrode plate 54 from a DC voltage source 55. Is done. Next, when an etching gas is introduced into the processing chamber 51 from the gas cylinder 56 and a high-frequency voltage is applied to the electrode plate 54 from the high-frequency voltage source 57, plasma is generated and etching starts. And
When the application of the high frequency voltage is stopped, the plasma is extinguished and the etching is completed. The etching gas in the room is exhausted through an exhaust valve 58.
【０００４】また、近年、処理室５１内での荷電粒子同
士の衝突をできるだけ低減して加工寸法の制御性を高め
るために、ＥＣＲ(Electron Cycrotoron Resonannce)や
磁場封じ込め(Magneticaly Enhanced Plasma)などの低
圧力下で高密度のプラズマが得られるプラズマ源の開発
が行われている。例えば、ＥＣＲプラズマ技術は、コイ
ルを用いて所定の強さの磁場が印加された処理室内に、
マイクロ波発生器によりマイクロ波を導入し、電子サイ
クロトロン共鳴現象を起こし、電子とエッチングガスと
の衝突確率を高めて、高密度のプラズマを生成する。In recent years, in order to reduce the collision of charged particles in the processing chamber 51 as much as possible and to enhance the controllability of the processing dimensions, low-frequency devices such as ECR (Electron Cycrotoron Resonannce) and magnetic field containment (Magneticy Enhanced Plasma) have been used. A plasma source capable of obtaining a high-density plasma under pressure has been developed. For example, ECR plasma technology uses a coil to apply a magnetic field of a predetermined strength to a processing chamber.
Microwaves are introduced by a microwave generator to cause an electron cyclotron resonance phenomenon, thereby increasing the probability of collision between electrons and an etching gas to generate high-density plasma.
【０００５】[0005]
【発明が解決しようとする課題】従来例のように高密度
プラズマを用いた場合、プラズマ中ではＥ×Ｂ運動など
により、電子温度Ｔｅと電子密度Ｎｅとが共に高くな
る。図５に示すように、ドライエッチングのマスクパタ
ーン５９は、一般に絶縁物質である有機系のフォトレジ
ストによって形成される。そして、電子温度Ｔｅが高い
と、電子がイオン（正電荷）に比べて広範囲に移動しや
すくなって、レジストパターン５９底部に達するまで
に、レジストの表面や側壁に衝突してトラップされてし
う。When a high-density plasma is used as in the conventional example, the electron temperature Te and the electron density Ne both increase in the plasma due to E × B motion and the like. As shown in FIG. 5, the mask pattern 59 for dry etching is generally formed of an organic photoresist which is an insulating material. If the electron temperature Te is high, the electrons are more likely to move in a wider range than ions (positive charges), and may hit the surface or side wall of the resist and be trapped before reaching the bottom of the resist pattern 59. .
【０００６】一方、イオンは加速されて方向性が良いた
め、レジストパターンの底部に比較的容易に到達する。
通常、パターン底部に、電子とイオンとがほぼ同数到達
すれば、両者が中和されるが、このようにパターン底部
に到達するイオンの量が電子の量に比べて多くなると、
パターン底部が正に帯電することになる。On the other hand, since the ions are accelerated and have good directionality, they reach the bottom of the resist pattern relatively easily.
Normally, when electrons and ions reach almost the same number at the bottom of the pattern, they are neutralized.However, when the amount of ions reaching the bottom of the pattern becomes larger than the amount of electrons,
The pattern bottom will be positively charged.
【０００７】例えば、図５に示すテストデバイスのよう
に、ゲート電極６０上にフォトレジストによるマスクパ
ターン５９を形成し、これにプラズマを照射すると、プ
ラズマ照射面となるゲート電極６０が正に帯電し、チャ
ージアップによりゲート絶縁膜６１が破壊される問題が
ある。特に、素子の微細化に伴い、ゲート絶縁膜も薄膜
化する方向にあり、チャージアップに関する問題はます
ます深刻化する。For example, as shown in a test device shown in FIG. 5, a mask pattern 59 made of a photoresist is formed on a gate electrode 60 and is irradiated with plasma. In addition, there is a problem that the gate insulating film 61 is broken by charge-up. In particular, with the miniaturization of elements, the thickness of the gate insulating film is also becoming thinner, and the problem related to charge-up becomes more serious.
【０００８】本発明はこのような問題点に鑑み、簡単な
工程で、チャージアップによる絶縁膜破壊を防止するこ
とを目的とする。The present invention has been made in view of the above problems, and has as its object to prevent the insulating film from being damaged by charge-up in a simple process.
【０００９】[0009]
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、ドライエッチングの際に用いられる絶縁マ
スクパターンの少なくとも表面に導電層を形成した後に
エッチングを行うものである。また、請求項２の半導体
装置の製造方法は、基板上に形成された導電膜の上に絶
縁マスクパターンを形成する工程と、前記絶縁マスクパ
ターンの少なくとも表面に導電層を形成する工程と、前
記絶縁マスクパターンをマスクとして前記導電膜をドラ
イエッチングする工程とを含むものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a conductive layer on at least a surface of an insulating mask pattern used in dry etching; The method of manufacturing a semiconductor device according to claim 2, further comprising: forming an insulating mask pattern on the conductive film formed on the substrate; forming a conductive layer on at least a surface of the insulating mask pattern; Dry etching the conductive film using the insulating mask pattern as a mask.
【００１０】また、請求項３の半導体装置の製造方法
は、前記導電膜が、ＩＧＦＥＴのゲート電極となる膜又
はゲート電極に電気的に通じる金属配線となる膜である
ものである。また、請求項４の半導体装置の製造方法
は、基板上に形成された導電膜の上に絶縁膜を形成する
工程と、 前記絶縁膜の上に絶縁マスクパターンを形成
する工程と、前記絶縁マスクパターンの少なくとも表面
に導電層を形成する工程と、前記絶縁マスクパターンを
マスクとして前記絶縁膜をドライエッチングする工程と
を含むものである。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device, the conductive film is a film serving as a gate electrode of an IGFET or a film serving as a metal wiring electrically connected to the gate electrode. The method of manufacturing a semiconductor device according to claim 4, further comprising: forming an insulating film on the conductive film formed on the substrate; forming an insulating mask pattern on the insulating film; Forming a conductive layer on at least the surface of the pattern; and dry-etching the insulating film using the insulating mask pattern as a mask.
【００１１】また、請求項５の半導体装置の製造方法
は、前記導電膜が、ＩＧＦＥＴのゲート電極又はこのゲ
ート電極に電気的に通じる金属配線であるものである。
また、請求項６の半導体装置の製造方法は、ドライエッ
チングとして、プラズマエッチング法を用いたものであ
る。また、請求項７の半導体装置の製造方法は、前記絶
縁マスクパターンの少なくとも表面に導電層を形成する
工程は、マスクパターンの少なくとも表面に運動エネル
ギーを有する不純物を注入することにより行うものであ
る。According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device, the conductive film is a gate electrode of an IGFET or a metal wiring electrically connected to the gate electrode.
The method of manufacturing a semiconductor device according to claim 6 uses a plasma etching method as dry etching. In the method of manufacturing a semiconductor device according to a seventh aspect, the step of forming a conductive layer on at least the surface of the insulating mask pattern is performed by implanting an impurity having kinetic energy into at least the surface of the mask pattern.
【００１２】すなわち、絶縁マスクパターンの少なくと
も表面に導電層を形成することにより、プラズマエッチ
ングの際に、電子がマスクの表面にトラップされても、
導電層を介してイオンが下地の導電膜（ゲート電極、配
線）に到達し、最終的にイオンと中和される。また、導
電層は、イオンのような運動エネルギーを有する不純物
を注入するだけの簡単な工程で形成できる。That is, by forming a conductive layer on at least the surface of the insulating mask pattern, even if electrons are trapped on the surface of the mask during plasma etching,
The ions reach the underlying conductive film (gate electrode, wiring) through the conductive layer, and are finally neutralized with the ions. Further, the conductive layer can be formed by a simple process of only implanting impurities having kinetic energy such as ions.
【００１３】[0013]
【発明の実施の形態】本発明の実施形態を図面に基づい
て説明する。図１及び図２は本発明の具体化した処理手
法を説明するための半導体テストデバイスの断面図であ
る。図１において、ｎ型シリコン基板１上にＬＯＣＯＳ
法により素子分離領域２を形成した後、ウェット雰囲気
で膜厚１５ｎｍのシリコン酸化膜を成長させ、その上に
膜厚２００ｎｍのドープドポリシリコン膜を堆積して、
これらを所定形状にエッチング加工することにより、ゲ
ート酸化膜３及びポリシリコン電極４を形成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described with reference to the drawings. 1 and 2 are cross-sectional views of a semiconductor test device for explaining a processing method embodying the present invention. In FIG. 1, LOCOS is formed on an n-type silicon substrate 1.
After forming the element isolation region 2 by a method, a silicon oxide film having a thickness of 15 nm is grown in a wet atmosphere, and a 200 nm-thick doped polysilicon film is deposited thereon.
These are etched into a predetermined shape to form a gate oxide film 3 and a polysilicon electrode 4.
【００１４】更にその上に、フォトレジストマスクパタ
ーン５を形成する。このレジストマスクパターン５を形
成するには、まず、ノボラック系のポジ型フォトレジス
ト（膜厚２μｍ）をスピン塗布した後、ｉ線ステッパを
用いた露光、ＴＭＡＨ（Tetramethyl anmonium hydrid
e）溶液を用いた現像作業を経て、パターニングする。Further, a photoresist mask pattern 5 is formed thereon. In order to form the resist mask pattern 5, first, a novolak-based positive photoresist (film thickness: 2 μm) is spin-coated, then exposed using an i-line stepper, and TMAH (Tetramethyl anmonium hydrid).
e) Patterning is performed through a developing operation using a solution.
【００１５】この実施形態における特徴は、次の手法に
ある。すなわち、図１に示すように、レジストマスクパ
ターン５を形成したデバイス全面に、イオン注入法によ
り、加速エネルギーを５０ＫｅＶ、ドーズ量を１．０×
１０16ｃｍ-2の条件で、燐イオン（Ｐ+）を注入する。
これにより レジストマスクパターン５の表面に約２０
０ｎｍの膜厚の導電層６が形成される。The feature of this embodiment lies in the following method. That is, as shown in FIG. 1, the entire surface of the device on which the resist mask pattern 5 has been formed is accelerated with an energy of 50 KeV and a dose of 1.0 × by ion implantation.
Phosphorus ions (P + ) are implanted under the condition of 10 16 cm -2 .
As a result, about 20
A conductive layer 6 having a thickness of 0 nm is formed.
【００１６】このとき、レジストマスクパターン５の上
面だけでなく側面にも導電層６を形成する必要がある。
これは、レジストマスクパターン５の側面に上方に向け
て広がるテーパーが形成されるように露光・現像するこ
とで、垂直方向からのイオン注入によってもこの側面に
イオンを注入することができる。また、側面にテーパー
が形成されていない場合、又は、きわめて微小なテーパ
ーでイオン注入することが困難である場合には、２方向
からの斜めイオン注入により、側面にイオンを注入す
る。At this time, it is necessary to form the conductive layer 6 not only on the upper surface but also on the side surfaces of the resist mask pattern 5.
This is because, by performing exposure and development so as to form a taper that spreads upward on the side surface of the resist mask pattern 5, ions can be implanted into this side surface also by ion implantation in the vertical direction. When the side surface is not tapered, or when it is difficult to perform ion implantation with a very small taper, ions are implanted into the side surface by oblique ion implantation from two directions.
【００１７】こうしてレジストマスクパターン５に形成
された導電層６は、導電性を有するだけでなく、他の部
分よりも硬化して、エッチングの選択性が良好になる。
そして、図２に示すように、レジストマスクパターン６
をマスクとして、ゲート電極４にプラズマを照射する。
このプラズマ照射は、プラズマエッチングと同等の条件
で行う。すなわち、ＥＣＲプラズマエッチング装置を用
い、圧力：５ｍＴｏｒｒ、使用ガス：Ｃ4Ｆ8／Ｏ2＝２
５／１４ｓｃｃｍ、マイクロ波パワー：１．７ＫＷ、基
板バイアス：７００Ｗという条件で行う。The conductive layer 6 thus formed on the resist mask pattern 5 not only has conductivity, but also hardens more than other portions, thereby improving the etching selectivity.
Then, as shown in FIG.
Is used as a mask to irradiate the gate electrode 4 with plasma.
This plasma irradiation is performed under the same conditions as the plasma etching. That is, using an ECR plasma etching apparatus, pressure: 5 mTorr, gas used: C 4 F 8 / O 2 = 2
It is performed under the conditions of 5/14 sccm, microwave power: 1.7 KW, and substrate bias: 700 W.
【００１８】このとき、レジストマスクパターン５に導
電層６が形成してあるため、プラズマ中の電子がレジス
トマスクパターン５にトラップされることなく、イオン
と共に最終面であるゲート電極４に到達する。従って、
イオンは電子によって中和され、ゲート電極４の表面が
正に帯電することが防止される。以上のように、本実施
形態にあっては、レジストマスクパターン５に導電層６
を形成することにより、レジスト下の電極（配線）が正
に帯電することを防止できる。At this time, since the conductive layer 6 is formed on the resist mask pattern 5, the electrons in the plasma reach the gate electrode 4 as the final surface together with the ions without being trapped by the resist mask pattern 5. Therefore,
The ions are neutralized by the electrons, and the surface of the gate electrode 4 is prevented from being positively charged. As described above, in the present embodiment, the conductive layer 6
Is formed, it is possible to prevent the electrode (wiring) under the resist from being positively charged.
【００１９】ところで、ゲート酸化膜のような絶縁膜
は、ある一定の電圧又は電流を印加し続けると、ある時
間が経過した後、絶縁破壊を生じる。この絶縁破壊に至
る時間は絶縁膜に加えられる電界強度の関数である。こ
れが経時的絶縁破壊現象、すなわち、ＴＤＤＢ(Time-De
pendent Dielectric Breakdown)と呼ばれる。Ｑbd（破
壊に至るまでに酸化膜を流れた電荷量）は、イオン照射
されたゲート電極に定電流ストレスを印加したＴＤＤＢ
測定から３０％破壊に至るまでの時間を求め、次式を用
いて計算する。By the way, when an insulating film such as a gate oxide film is continuously applied with a certain voltage or current, a dielectric breakdown occurs after a certain period of time. The time to this dielectric breakdown is a function of the electric field strength applied to the insulating film. This is a phenomenon of dielectric breakdown over time, that is, TDDB (Time-De-
pendent Dielectric Breakdown). Qbd (the amount of charge flowing through the oxide film up to the destruction) is the TDDB obtained by applying a constant current stress to the ion-irradiated gate electrode.
The time from measurement to 30% destruction is determined and calculated using the following equation.
【００２０】Ｑbd＝ist × tdb ここで、istはストレス電流、tdbは３０％破壊に至る時
間である。尚、ストレス電流は１０ｍＡ／ｃｍ2とす
る。図３は図１に示すようなテストデバイスにおいて、
レジストマスクパターン５のレジストの無い部分をホー
ル状とし、プラズマ照射時、このホール径を変化させた
ときのＱbdを、導電層６を形成した場合(P+-implanted)
及び導電層６が無い場合(Unimplanted)について測定し
たものである。Qbd = ist × tdb where ist is the stress current and tdb is the time to 30% destruction. Note that the stress current is 10 mA / cm 2 . FIG. 3 shows a test device as shown in FIG.
When the portion of the resist mask pattern 5 where there is no resist is formed in a hole shape, the Qbd when the diameter of the hole is changed during plasma irradiation is the case where the conductive layer 6 is formed (P + -implanted).
And the case where there is no conductive layer 6 (Unimplanted).
【００２１】導電層６を形成した場合、ゲート酸化膜３
の寿命が、ホール径にほぼ関係なく長くなっていること
が分かる。一方、導電層６が無い場合は、ホール径が小
さい程、電子がホール側壁にトラップされて、ゲート電
極４が正に帯電する度合いが大きくなって、結果、ゲー
ト酸化膜３の寿命も短いことが分かる。尚、ホール径が
約０．９μｍを越えると両者の寿命が逆転しているが、
これは、導電層６を形成するためにレジストに注入した
イオンが、ゲート電極４を通過してゲート酸化膜３まで
到達し、物理的なダメージを与えたためと考えられる。
但し、実際の半導体デバイスでは、ゲート電極上には層
間絶縁膜が堆積されているので、イオンがゲート電極を
通過してゲート酸化膜まで到達するケースはない。When the conductive layer 6 is formed, the gate oxide film 3
It can be seen that the life of the sample is longer regardless of the hole diameter. On the other hand, when the conductive layer 6 is not provided, the smaller the hole diameter is, the more the electrons are trapped on the side wall of the hole, and the more positively the gate electrode 4 is charged. As a result, the life of the gate oxide film 3 is short. I understand. When the hole diameter exceeds about 0.9 μm, the lifespans of both are reversed,
This is probably because the ions implanted into the resist for forming the conductive layer 6 passed through the gate electrode 4 and reached the gate oxide film 3 and caused physical damage.
However, in an actual semiconductor device, since an interlayer insulating film is deposited on the gate electrode, there is no case where ions pass through the gate electrode and reach the gate oxide film.
【００２２】図１のテストデバイスでは、ゲート電極４
上にレジストマスクパターン５を形成し、これにプラズ
マを照射するようにしたが、これは実際の半導体デバイ
スの製造プロセスにおいては、例えば、導電膜上にレジ
ストマスクパターンを直接形成して、これをマスクとし
てゲート電極をエッチング加工するケースが相当する。
半導体デバイスの製造プロセスにおいて、このケース以
外に導電層６が形成されたレジストマスクパターン５が
活用されるのは、以下のケースが想定される。In the test device shown in FIG.
Although a resist mask pattern 5 is formed thereon and plasma is irradiated to the resist mask pattern, this is performed in an actual semiconductor device manufacturing process. For example, a resist mask pattern is formed directly on a conductive film and this is formed. This corresponds to a case where a gate electrode is etched as a mask.
In the semiconductor device manufacturing process, the following cases are assumed to utilize the resist mask pattern 5 on which the conductive layer 6 is formed in addition to this case.
【００２３】ゲート電極上に層間絶縁膜を堆積して、
この層間絶縁膜に、ゲート電極に通じるコンタクトホー
ル（ビアホール）を形成するためのエッチングプロセ
ス。 ゲート電極上に電気的に連通する配線上に層間絶縁膜
を堆積して、この層間絶縁膜に、ゲート電極に通じるコ
ンタクトホール（ビアホール）を形成するためのエッチ
ングプロセス。Depositing an interlayer insulating film on the gate electrode,
An etching process for forming a contact hole (via hole) leading to the gate electrode in this interlayer insulating film. An etching process for depositing an interlayer insulating film on a wiring electrically connected to a gate electrode and forming a contact hole (via hole) in the interlayer insulating film leading to the gate electrode.
【００２４】ゲート電極に電気的に連通するように形
成された金属膜などを配線として加工するためのエッチ
ングプロセス。上記実施形態は以下のように変更しても
よく、その場合でも同様の作用及び効果を得ることがで
きる。 １）イオンとして、燐イオン（Ｐ+）に代えて、ヒ素イ
オン（Ａｓ+）、ホウ素イオン（Ｂ+）、フッ素イオン
（Ｆ+）、アルゴンイオン（Ａｒ+）、シリコン（Ｓ
ｉ+）のうち１種以上を用いる。An etching process for processing a metal film or the like formed so as to be electrically connected to the gate electrode as a wiring. The above embodiment may be modified as follows, and the same operation and effect can be obtained in such a case. 1) As ions, arsenic ion (As + ), boron ion (B + ), fluorine ion (F + ), argon ion (Ar + ), silicon (S + ) instead of phosphorus ion (P + ).
i + ) is used.
【００２５】２）プラズマ照射手段として、ＥＣＲプラ
ズマエッチング法を用いたが、プラズマＲＩＥ法、ヘリ
コン波プラズマエッチング法、ＩＣＰプラズマエッチン
グ法などの各種プラズマ源を用いたエッチング法を行っ
ても同様の効果を得ることができる。2) Although the ECR plasma etching method is used as the plasma irradiation means, the same effect can be obtained by performing an etching method using various plasma sources such as a plasma RIE method, a helicon wave plasma etching method, and an ICP plasma etching method. Can be obtained.
【００２６】[0026]
【発明の効果】本発明の半導体装置の製造方法にあって
は、簡単な工程で、チャージアップによる絶縁膜破壊を
防止することができる。According to the method of manufacturing a semiconductor device of the present invention, it is possible to prevent breakdown of an insulating film due to charge-up with a simple process.
【図１】本発明の実施形態におけるテストデバイスの断
面図である。FIG. 1 is a cross-sectional view of a test device according to an embodiment of the present invention.
【図２】本発明の実施形態におけるテストデバイスの断
面図である。FIG. 2 is a cross-sectional view of the test device according to the embodiment of the present invention.
【図３】本発明の実施形態を説明するための特性図であ
る。FIG. 3 is a characteristic diagram for explaining the embodiment of the present invention.
【図４】プラズマエッチング装置の簡略化した断面図で
ある。FIG. 4 is a simplified sectional view of a plasma etching apparatus.
【図５】従来例におけるプラズマ照射による弊害を説明
するためのデバイスの断面図である。FIG. 5 is a cross-sectional view of a device for explaining a problem caused by plasma irradiation in a conventional example.
１ シリコン基板 ３ ゲート酸化膜（絶縁膜） ４ ゲート電極（導電膜） ５ レジストマスクパターン ６ 導電層 Reference Signs List 1 silicon substrate 3 gate oxide film (insulating film) 4 gate electrode (conductive film) 5 resist mask pattern 6 conductive layer
Claims (7)
マスクパターンの少なくとも表面に導電層を形成した後
にエッチングを行うことを特徴とする半導体装置の製造
方法。2. A method of manufacturing a semiconductor device, comprising: forming a conductive layer on at least a surface of an insulating mask pattern used in dry etching;
スクパターンを形成する工程と、 前記絶縁マスクパターンの少なくとも表面に導電層を形
成する工程と、 前記絶縁マスクパターンをマスクとして前記導電膜をド
ライエッチングする工程と、を含むことを特徴とした半
導体装置の製造方法。A step of forming an insulating mask pattern on a conductive film formed on a substrate; a step of forming a conductive layer on at least a surface of the insulating mask pattern; A method of manufacturing a semiconductor device, comprising: a step of dry-etching a film.
となる膜又はゲート電極に電気的に通じる金属配線とな
る膜であることを特徴とした請求項２に記載の半導体装
置の製造方法。3. The method according to claim 2, wherein the conductive film is a film serving as a gate electrode of an IGFET or a film serving as a metal wiring electrically connected to the gate electrode.
を形成する工程と、 前記絶縁膜の上に絶縁マスクパターンを形成する工程
と、 前記絶縁マスクパターンの少なくとも表面に導電層を形
成する工程と、 前記絶縁マスクパターンをマスクとして前記絶縁膜をド
ライエッチングする工程と、を含むことを特徴とした半
導体装置の製造方法。A step of forming an insulating film on the conductive film formed on the substrate; a step of forming an insulating mask pattern on the insulating film; and forming a conductive layer on at least a surface of the insulating mask pattern. A method of manufacturing a semiconductor device, comprising: a step of forming; and a step of dry-etching the insulating film using the insulating mask pattern as a mask.
又はこのゲート電極に電気的に通じる金属配線であるこ
とを特徴とした請求項４に記載の半導体装置の製造方
法。5. The method according to claim 4, wherein the conductive film is a gate electrode of an IGFET or a metal wiring electrically connected to the gate electrode.
チングであることを特徴とした請求項１乃至５のいずれ
か１項に記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein said dry etching is plasma etching.
面に導電層を形成する工程は、マスクパターンの少なく
とも表面に運動エネルギーを有する不純物を注入するこ
とにより行うことを特徴とした請求項１乃至６のいずれ
か１項に記載の半導体装置の製造方法。7. The method according to claim 1, wherein the step of forming a conductive layer on at least the surface of the insulating mask pattern is performed by implanting an impurity having kinetic energy into at least the surface of the mask pattern. 9. The method for manufacturing a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17637396A JPH1022270A (en) | 1996-07-05 | 1996-07-05 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17637396A JPH1022270A (en) | 1996-07-05 | 1996-07-05 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022270A true JPH1022270A (en) | 1998-01-23 |
Family
ID=16012500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17637396A Pending JPH1022270A (en) | 1996-07-05 | 1996-07-05 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022270A (en) |
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