JPH10214488A

JPH10214488A - Readout method of ferroelectric memory device and ferroelectric memory device

Info

Publication number: JPH10214488A
Application number: JP9016616A
Authority: JP
Inventors: Toshiyuki Honda; 利行本多
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1997-01-30
Filing date: 1997-01-30
Publication date: 1998-08-11
Anticipated expiration: 2017-01-30
Also published as: JP4044985B2

Abstract

PROBLEM TO BE SOLVED: To prevent noise from being mingled with readout data, make the readout operation faster, save power consumption at the time of readout, reduce the layout area of the screening circuit, facilitate control, and to make the expectation of data of the memory cell unnecessary at the time of screening. SOLUTION: In the case where this device is provided with a bit line pair BL, /BL connected to a memory cell 200 in the row direction of a memory cell array, a cell plate line CPL connected to the memory cell array 200, and a sense amplifier 300 which amplifies the potential difference arising in the bit line pair BL, /BL, the potential of the bit line pair BL, /BL and that of the cell plate line CPL are brought to the ground potential before activating the sense amplifier 300 at the time of readout operation. Thereby, the data held by the memory cell 200 is read out.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、低ノイズ化を図る
と共にスクリーニング用セルの小型化及び制御容易化を
図る強誘電体メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory device for reducing noise and reducing the size and control of screening cells.

【０００２】[0002]

【従来の技術】近年、ＤＲＡＭと同様に高集積化が可能
で且つ不揮発性という特性を有するメモリである強誘電
体メモリが注目されてきている。強誘電体メモリセルの
読み出し動作又は書き込み動作は、強誘電体のヒステリ
シス特性を利用しているため、これまでのデバイスであ
るＤＲＡＭ、ＳＲＡＭ又はＲＯＭにはない特殊な制御方
法が用いられる。以下、従来の強誘電体メモリを有する
メモリセルの読み出し動作を説明する。2. Description of the Related Art In recent years, a ferroelectric memory, which is a memory that can be highly integrated like a DRAM and has non-volatile characteristics, has attracted attention. Since the read operation or the write operation of the ferroelectric memory cell utilizes the hysteresis characteristics of the ferroelectric, a special control method not used in the conventional devices such as DRAM, SRAM or ROM is used. Hereinafter, a read operation of a memory cell having a conventional ferroelectric memory will be described.

【０００３】（第１の従来例）まず、図１に強誘電体キ
ャパシタのヒステリシス特性を示す。強誘電体キャパシ
タに電界を印加することにより、強誘電体キャパシタの
状態は図１に示すように順に、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、
Ｆ、Ｇ、Ｈ、Ａと変化する。強誘電体メモリは、強誘電
体キャパシタの状態が点Ａ又は点Ｅのいずれかの位置に
おいて所望のデータを記憶する。FIG. 1 shows a hysteresis characteristic of a ferroelectric capacitor. By applying an electric field to the ferroelectric capacitor, the state of the ferroelectric capacitor changes in order of A, B, C, D, E, as shown in FIG.
F, G, H, and A change. The ferroelectric memory stores desired data at a position where the state of the ferroelectric capacitor is point A or point E.

【０００４】図１５は従来の強誘電体メモリ装置のメモ
リセル及び周辺回路の回路図である。図１５において、
２００は行列状に配置され、１ビットのデータを記憶す
るメモリセルであって、説明の都合上、ビット線ＢＬ及
びビット相補線／ＢＬよりなるビット線対に接続されて
いる列方向の１列分のみを表わしている。FIG. 15 is a circuit diagram of a memory cell and peripheral circuits of a conventional ferroelectric memory device. In FIG.
Reference numeral 200 denotes a memory cell which is arranged in a matrix and stores 1-bit data. For convenience of explanation, one column in the column direction connected to a bit line pair consisting of a bit line BL and a bit complementary line / BL Only minutes are shown.

【０００５】ビット線対ＢＬ，／ＢＬはメモリセル２０
０に保持されているデータの読み出し動作時や、書き込
み動作時に使用され、これらの動作時には互いに相補的
に動作する。ビット線ＢＬには、該ビット線ＢＬをロウ
レベルに設定するためのＮチャンネルＭＯＳ型トランジ
スタよりなる第１のスイッチトランジスタ１０３を介し
て接地され、ビット相補線／ＢＬには、該ビット相補線
／ＢＬをロウレベルに設定するためのＮチャンネルＭＯ
Ｓ型トランジスタよりなる第２のスイッチトランジスタ
１０４を介して接地されている。さらに、ビット線対Ｂ
Ｌ，／ＢＬには、該ビット線対ＢＬ，／ＢＬの電位差を
解消するためのＮチャンネルＭＯＳ型トランジスタより
なる第３のスイッチトランジスタ１０５が接続されてい
る。第１〜第３のスイッチトランジスタ１０３〜１０５
のゲート電極にはこれらのスイッチトランジスタを制御
するビット線プリチャージ線ｐＢＬが接続されている。The bit line pair BL, / BL is connected to the memory cell 20
It is used at the time of reading operation and writing operation of data held at 0, and at the time of these operations, they operate complementarily to each other. The bit line BL is grounded via a first switch transistor 103 composed of an N-channel MOS transistor for setting the bit line BL to a low level. The bit complementary line / BL is connected to the bit complementary line / BL. N-channel MO for setting to low level
It is grounded via a second switch transistor 104 composed of an S-type transistor. Further, the bit line pair B
L and / BL are connected to a third switch transistor 105 composed of an N-channel MOS transistor for eliminating the potential difference between the bit line pair BL and / BL. First to third switch transistors 103 to 105
Is connected to a bit line precharge line pBL for controlling these switch transistors.

【０００６】メモリセル２００はビット線ＢＬとビット
相補線／ＢＬとの間に順に直列接続された第１のＮチャ
ンネルＭＯＳ型トランジスタ２０１と、第１の強誘電体
キャパシタ２０２と、第２の強誘電体キャパシタ２０３
と、第２のＮチャンネルＭＯＳ型トランジスタ２０４と
から構成されている。また、第１及び第２の強誘電体キ
ャパシタ２０２，２０３の容量はその状態によって２種
類あり、その関係は図１に示すヒステリシス曲線におけ
る点Ｄと点Ａとを結ぶ直線の傾きＣＨと、点Ｄと点Ｅと
を結ぶ直線の傾きＣＬとにより表わされ、ＣＨの値がＣ
Ｌよりも大きい。ここで、ビット線ＢＬやビット相補線
／ＢＬの容量をＣＢとすると、ＣＢの値はＣＨの値やＣ
Ｌの値の数倍程度である。さらに、第１のＮチャンネル
ＭＯＳ型トランジスタ２０１と第２のＮチャンネルＭＯ
Ｓ型トランジスタ２０４とのそれぞれのゲート電極は、
メモリセル２００のデータを読み出したり書き込んだり
する際にハイレベルに印加されるワード線ＷＬに接続さ
れている。A memory cell 200 includes a first N-channel MOS transistor 201, a first ferroelectric capacitor 202, and a second ferroelectric capacitor 202 connected in series between a bit line BL and a bit complementary line / BL. Dielectric capacitor 203
And a second N-channel MOS transistor 204. The capacitances of the first and second ferroelectric capacitors 202 and 203 have two types depending on the state, and the relationship is represented by the slope CH of the straight line connecting the points D and A in the hysteresis curve shown in FIG. The value of CH is represented by the slope CL of a straight line connecting D and point E,
It is larger than L. Here, assuming that the capacitance of the bit line BL or the bit complementary line / BL is CB, the value of CB is the value of CH or C
It is several times the value of L. Further, a first N-channel MOS transistor 201 and a second N-channel MOS
Each gate electrode of the S-type transistor 204 is
The memory cell 200 is connected to a word line WL applied to a high level when data is read or written.

【０００７】各メモリセル２００には、メモリセル２０
０のデータの読み出し又は書き込みに用いるセルプレー
ト線ＣＰＬが第１の強誘電体キャパシタ２０２と第２の
強誘電体キャパシタ２０３とにそれぞれ接続されてい
る。セルプレート線ＣＰＬの容量ＣＰは非常に大きく、
ビット線の容量ＣＢに比べて１０倍以上であるため、セ
ルプレート線ＣＰＬを駆動するのに時間がかかったり、
また、その駆動時間の短縮を図りその駆動速度を上げる
ためにドライバ回路を大きくすることにより電源電圧が
低下し、周辺回路に誤動作等が発生したりする。Each memory cell 200 has a memory cell 20
A cell plate line CPL used for reading or writing 0 data is connected to the first ferroelectric capacitor 202 and the second ferroelectric capacitor 203, respectively. The capacitance CP of the cell plate line CPL is very large,
Since it is ten times or more as large as the capacitance CB of the bit line, it takes time to drive the cell plate line CPL,
In addition, by enlarging the driver circuit in order to shorten the driving time and increase the driving speed, the power supply voltage is reduced, and a malfunction or the like occurs in peripheral circuits.

【０００８】ＳＮはメモリセル２００内の第１のＮチャ
ンネルＭＯＳ型トランジスタ２０１と第１の強誘電体キ
ャパシタ２０２との間の、データの電位を保持するスト
レージノードであり、／ＳＮはメモリセル２００内の第
２のＮチャンネルＭＯＳ型トランジスタ２０４と第２の
強誘電体キャパシタ２０３との間のストレージ相補ノー
ドである。[0008] SN is a storage node between the first N-channel MOS transistor 201 and the first ferroelectric capacitor 202 in the memory cell 200 for holding the data potential, and / SN is the memory node 200 And a storage complementary node between the second N-channel MOS transistor 204 and the second ferroelectric capacitor 203.

【０００９】３００はメモリセル２００のデータを読み
出すセンスアンプである。センスアンプ３００は、第１
のＰチャンネルＭＯＳ型トランジスタ３０１及び第１の
ＮチャンネルＭＯＳ型トランジスタ３０２よりなる第１
のインバータと、第２のＰチャンネルＭＯＳ型トランジ
スタ３０３及び第２のＮチャンネルＭＯＳ型トランジス
タ３０４よりなる第２のインバータとがフリップフロッ
プ接続されてなり、第１のインバータの出力ノードはビ
ット線ＢＬ及び第２のインバータの入力ノードに接続さ
れ、第２のインバータの出力ノードはビット相補線／Ｂ
Ｌ及び第１のインバータの入力ノードに接続されてい
る。第１及び第２のＰチャンネルＭＯＳ型トランジスタ
３０１，３０３の共通ソース電極は第３のＰチャンネル
ＭＯＳ型トランジスタ３０５を介してハイデータを生成
する電源電位が印加される電源端子１０１に接続されて
おり、第１及び第２のＮチャンネルＭＯＳ型トランジス
タ３０２，３０４の共通ソース電極は第３のＮチャンネ
ルＭＯＳ型トランジスタ３０６を介してロウデータを生
成する接地電位が印加される接地端子１０２に接続され
ている。第３のＮチャンネルＭＯＳ型トランジスタ３０
６のゲート電極にはセンスアンプ３００を活性化するセ
ンスアンプイネーブル線ＳＥが接続されていると共に、
第３のＰチャンネルＭＯＳ型トランジスタ３０５のゲー
ト電極にはセンスアンプイネーブル線ＳＥの相補値であ
り同じくセンスアンプ３００を活性化するセンスアンプ
イネーブル相補線／ＳＥが接続されている。Reference numeral 300 denotes a sense amplifier for reading data from the memory cell 200. The sense amplifier 300 has a first
Of a P-channel MOS transistor 301 and a first N-channel MOS transistor 302
And a second inverter including a second P-channel MOS transistor 303 and a second N-channel MOS transistor 304 are flip-flop connected, and the output node of the first inverter is connected to the bit line BL and Connected to the input node of the second inverter, and the output node of the second inverter is connected to the bit complementary line / B
L and the input node of the first inverter. A common source electrode of the first and second P-channel MOS transistors 301 and 303 is connected via a third P-channel MOS transistor 305 to a power supply terminal 101 to which a power supply potential for generating high data is applied. , A common source electrode of the first and second N-channel MOS transistors 302 and 304 is connected via a third N-channel MOS transistor 306 to a ground terminal 102 to which a ground potential for generating row data is applied. I have. Third N-channel MOS transistor 30
The gate electrode 6 is connected to a sense amplifier enable line SE for activating the sense amplifier 300,
The gate electrode of the third P-channel MOS transistor 305 is connected to a sense amplifier enable complementary line / SE which is a complementary value of the sense amplifier enable line SE and also activates the sense amplifier 300.

【００１０】以下、前記のように構成された強誘電体メ
モリ装置の動作を図面に基づいて説明する。図１６は従
来の強誘電体メモリ装置の動作を表わすタイミング図で
ある。まず、初期状態として、ワード線ＷＬ、セルプレ
ート線ＣＰＬ及びセンスアンプイネーブル線ＳＥをロウ
レベルに設定し、ビット線プリチャージ線ｐＢＬ及びセ
ンスアンプイネーブル相補線／ＳＥをハイレベルに設定
する。初期状態時、第１〜第３のスイッチトランジスタ
１０３〜１０５はそれぞれ導通状態となっており、ビッ
ト線ＢＬとビット相補線／ＢＬとは互いにロウレベルに
なっている。また、ストレージノードＳＮ及びストレー
ジ相補ノード／ＳＮもロウレベルなので、第１の強誘電
体キャパシタ２０２と第２の強誘電体キャパシタ２０３
とには電界が印加されていない。このとき、図１に示す
ヒステリシス特性図において、第１の強誘電体キャパシ
タ２０２の状態を点Ａ、第２の強誘電体キャパシタ２０
３の状態を点Ｅであるとする。Hereinafter, the operation of the ferroelectric memory device configured as described above will be described with reference to the drawings. FIG. 16 is a timing chart showing the operation of the conventional ferroelectric memory device. First, as an initial state, the word line WL, the cell plate line CPL, and the sense amplifier enable line SE are set to low level, and the bit line precharge line pBL and the sense amplifier enable complementary line / SE are set to high level. In the initial state, the first to third switch transistors 103 to 105 are conducting, respectively, and the bit line BL and the bit complementary line / BL are at a low level with each other. Since the storage node SN and the storage complementary node / SN are also at the low level, the first ferroelectric capacitor 202 and the second ferroelectric capacitor 203
And no electric field is applied to them. At this time, in the hysteresis characteristic diagram shown in FIG. 1, the state of the first ferroelectric
Let the state of 3 be point E.

【００１１】次に、読み出し動作を説明する。Next, the read operation will be described.

【００１２】まず、ビット線プリチャージ線ｐＢＬをロ
ウレベルに遷移させ、第１〜第３のスイッチトランジス
タ１０３〜１０５をそれぞれ非導通状態にして、ビット
線対ＢＬ，／ＢＬをハイインピーダンス状態にする。そ
の後、ワード線ＷＬ及びセルプレート線ＣＰＬをほぼ同
時にハイレベルに遷移させて、第１の強誘電体キャパシ
タ２０２に蓄えられている電荷を導通状態となった第１
のＮチャンネルＭＯＳ型トランジスタ２０１を介してビ
ット線ＢＬに流入させると共に、第２の強誘電体キャパ
シタ２０３に蓄えられている電荷を導通状態となった第
２のＮチャンネルＭＯＳ型トランジスタ２０４を介して
ビット相補線／ＢＬに流入させることにより、該ビット
線ＢＬとビット相補線／ＢＬとの電位を第１の強誘電体
キャパシタ２０２と第２の強誘電体キャパシタ２０３と
に蓄えられていた電荷に応じてそれぞれ上昇させる。First, the bit line precharge line pBL is changed to a low level, the first to third switch transistors 103 to 105 are turned off, and the bit line pair BL, / BL is set to a high impedance state. After that, the word line WL and the cell plate line CPL are transitioned to the high level almost simultaneously, and the electric charge stored in the first ferroelectric capacitor 202 becomes the first conductive state.
Flows into the bit line BL via the N-channel MOS-type transistor 201, and the electric charge stored in the second ferroelectric capacitor 203 is passed through the second N-channel MOS-type transistor 204 which has become conductive. By flowing into the bit complementary line / BL, the potentials of the bit line BL and the bit complementary line / BL are converted into the electric charges stored in the first ferroelectric capacitor 202 and the second ferroelectric capacitor 203. Raise each accordingly.

【００１３】このときには、第１の強誘電体キャパシタ
２０２の状態は点Ａから順に点Ｂ、Ｃ、Ｄと変化し、第
２の強誘電体キャパシタ２０３の状態は点Ｅから点Ｄに
変化する。つまり、第１の強誘電体キャパシタ２０２の
方が第２の強誘電体キャパシタ２０３よりも多くの電荷
を放出するので、ビット線ＢＬの方がビット相補線／Ｂ
Ｌよりも電位が高くなる。具体的には、電荷量保存の法
則からビット線ＢＬの電位はハイレベル電位の（ＣＨ／
ＣＨ＋ＣＢ）倍になり、ビット相補線／ＢＬの電位はハ
イレベル電位の（ＣＬ／ＣＬ＋ＣＢ）倍になる。At this time, the state of the first ferroelectric capacitor 202 changes from point A to points B, C, and D in order, and the state of the second ferroelectric capacitor 203 changes from point E to point D. . In other words, the first ferroelectric capacitor 202 emits more charge than the second ferroelectric capacitor 203, so that the bit line BL is
The potential becomes higher than L. Specifically, the potential of the bit line BL is set to a high level potential (CH /
CH + CB), and the potential of the bit complementary line / BL becomes (CL / CL + CB) times the high-level potential.

【００１４】その後、センスアンプイネーブル線ＳＥを
ハイレベルに遷移させると共にセンスアンプイネーブル
相補線／ＳＥをロウレベルに遷移させることにより、セ
ンスアンプ３００を活性化させて、ビット線ＢＬとビッ
ト相補線／ＢＬとの間に生じる微小な電位差を増幅しビ
ット線ＢＬ側をハイレベルとし、ビット相補線／ＢＬ側
をロウレベルにしてメモリセル２００のデータを読み出
す。Thereafter, the sense amplifier enable line SE is changed to a high level and the sense amplifier enable complementary line / SE is changed to a low level, so that the sense amplifier 300 is activated, and the bit line BL and the bit complementary line / BL are activated. And a small potential difference generated between the bit line BL and the bit complementary line / BL is set to a high level and the bit complementary line / BL is set to a low level to read data from the memory cell 200.

【００１５】ここで、図１６に示すように、ビット線Ｂ
Ｌとビット相補線／ＢＬとはその容量が大きいため、十
分にハイレベル・ロウレベルに達するにはｔsense の時
間を必要とする。ビット線ＢＬとビット相補線／ＢＬと
を充放電する第１及び第２のＰチャンネルＭＯＳ型トラ
ンジスタ３０１，３０３並びに第１及び第２のＮチャン
ネルＭＯＳ型トランジスタ３０２，３０４は、センスア
ンプ３００を兼ねているのでセンスアンプ３００の感度
を保つためにこれら第１及び第２のＰチャンネルＭＯＳ
型トランジスタ３０１，３０３並びに第１及び第２のＮ
チャンネルＭＯＳ型トランジスタ３０２，３０４の各電
流能力を上げることはできない。Here, as shown in FIG.
Since L and the bit complementary line / BL have large capacitances, it takes a time tsense to reach a sufficiently high or low level. First and second P-channel MOS transistors 301 and 303 and first and second N-channel MOS transistors 302 and 304 for charging and discharging the bit line BL and the bit complementary line / BL also serve as the sense amplifier 300. In order to maintain the sensitivity of the sense amplifier 300, the first and second P-channel MOS
Transistors 301 and 303 and first and second N
The current capability of each of the channel MOS transistors 302 and 304 cannot be increased.

【００１６】また、このｔsense の間、センスアンプ３
００内の第１及び第２のＰチャンネルＭＯＳ型トランジ
スタ３０１，３０３並びに第１及び第２のＮチャンネル
ＭＯＳ型トランジスタ３０２，３０４の各ゲート電極が
ハイレベル、ロウレベルの中間電位であるため、電流が
流れたままとなるので消費電流も大きい。During this tsense, the sense amplifier 3
Since the respective gate electrodes of the first and second P-channel MOS transistors 301 and 303 and the first and second N-channel MOS transistors 302 and 304 in 00 are at an intermediate potential between a high level and a low level, the current is reduced. Since the current flows, the current consumption is large.

【００１７】このときには、第１の強誘電体キャパシタ
２０２の状態は点Ｄから点Ｅに変化し、第２の強誘電体
キャパシタ２０３の状態は点Ｄのままである。At this time, the state of the first ferroelectric capacitor 202 changes from the point D to the point E, and the state of the second ferroelectric capacitor 203 remains at the point D.

【００１８】次に、メモリセル２００には、引き続きデ
ータを再書き込みする必要があるので、その再書き込み
動作を説明する。Next, since it is necessary to continuously rewrite data in the memory cell 200, the rewriting operation will be described.

【００１９】まず、図１６に示すように、セルプレート
線ＣＰＬをロウレベルに遷移させることによって、第１
の強誘電体キャパシタ２０２の状態を点Ｅから点Ｆ、
Ｇ、Ｈへ変化させると共に第２の強誘電体キャパシタ２
０３の状態を点Ｄから点Ｅへと変化させる。次に、セン
スアンプイネーブル線ＳＥをロウレベルに遷移させると
共にセンスアンプイネーブル相補線／ＳＥ及びビット線
プリチャージ線ｐＢＬをハイレベルに遷移させて、導通
状態となった第１〜第３のスイッチトランジスタ１０３
〜１０５を介してビット線ＢＬとビット相補線／ＢＬと
をロウレベルにする。このとき、図１に示すように、第
１の強誘電体キャパシタ２０２の状態は点Ｈから点Ａに
変化し、第２の強誘電体キャパシタ２０３の状態は点Ｅ
のままである。このようにして再書き込みが行なわれ
る。次に、ワード線ＷＬをロウレベルに遷移させ初期状
態に戻して一連の動作を終了する。First, as shown in FIG. 16, the cell plate line CPL is shifted to a low level, thereby causing the first
From the point E to the point F,
G, H and the second ferroelectric capacitor 2
The state of 03 is changed from point D to point E. Next, the sense amplifier enable line SE is changed to a low level, and the sense amplifier enable complementary line / SE and the bit line precharge line pBL are changed to a high level.
The bit line BL and the bit complementary line / BL are set to the low level via. At this time, as shown in FIG. 1, the state of the first ferroelectric capacitor 202 changes from point H to point A, and the state of the second ferroelectric capacitor 203 changes to point E.
Remains. Rewriting is performed in this manner. Next, the word line WL is changed to the low level to return to the initial state, and a series of operations is completed.

【００２０】（第２の従来例）以下、第２の従来例につ
いて説明する。第２の従来例は強誘電体メモリセルのス
クリーニングに関するものである。図１７は特開平８−
２２６９２号に開示されている従来の強誘電体メモリセ
ルをスクリーニング用の回路図であり、図１８は図１７
に示す従来の強誘電体メモリセルにおけるスクリーニン
グの特性図である。(Second Conventional Example) Hereinafter, a second conventional example will be described. The second conventional example relates to screening of a ferroelectric memory cell. FIG.
FIG. 18 is a circuit diagram for screening a conventional ferroelectric memory cell disclosed in U.S. Pat.
FIG. 11 is a characteristic diagram of screening in the conventional ferroelectric memory cell shown in FIG.

【００２１】[0021]

【発明が解決しようとする課題】しかしながら、第１の
従来例に示す強誘電体メモリ装置は以下に示すようにい
くつかの問題を有している。However, the ferroelectric memory device shown in the first conventional example has several problems as described below.

【００２２】まず、第１に、メモリセル２００のデータ
を読み出す際にセルプレート線ＣＰＬを駆動する必要が
あり、この際にビット線ＢＬ及びビット相補線／ＢＬに
ノイズが混入するため、誤読み出しの原因になるという
問題を有している。First, when reading data from the memory cell 200, it is necessary to drive the cell plate line CPL. At this time, noise is mixed into the bit line BL and the bit complementary line / BL. Have the problem of causing

【００２３】また、第２に、容量が大きなビット線ＢＬ
及びビット相補線／ＢＬをセンスアンプ３００の第１及
び第２のＰチャンネルＭＯＳ型トランジスタ３０１，３
０３をそれぞれ介して充電しなくてはならないため、図
１６に示すｔsense の時間を要するという問題を有して
いる。Second, the bit line BL having a large capacity is used.
And the bit complementary line / BL to the first and second P-channel MOS transistors 301 and 3 of the sense amplifier 300.
Since it is necessary to charge the battery through each of the transistors 03, the time tsense shown in FIG. 16 is required.

【００２４】また、第３に、第２の問題と同様に容量が
大きなビット線ＢＬ及びビット相補線／ＢＬをセンスア
ンプ３００の第１及び第２のＰチャンネルＭＯＳ型トラ
ンジスタ３０１，３０３を介して充電している間はセン
スアンプ３００において貫通電流が流れ続けるため、消
費電流が大きいという問題を有している。Third, similarly to the second problem, the bit line BL and the complementary bit line / BL having a large capacity are connected via the first and second P-channel MOS transistors 301 and 303 of the sense amplifier 300. Since the through current continues to flow in the sense amplifier 300 during charging, there is a problem that the current consumption is large.

【００２５】また、第２の従来例に示す強誘電体メモリ
装置も以下に示すようにいくつかの問題を有している。The ferroelectric memory device shown in the second conventional example also has some problems as described below.

【００２６】まず、第１に、リファレンスセルを複数
個、すなわち、通常の読み出し用、ハイレベルのスクリ
ーニング時の読み出し用及びロウレベルのスクリーニン
グ時の読み出し用の少なくとも６個のリファレンスセル
を設ける必要があるため、レイアウト面積が大きくなる
という問題を有している。First, it is necessary to provide a plurality of reference cells, that is, at least six reference cells for normal reading, reading for high-level screening, and reading for low-level screening. Therefore, there is a problem that the layout area becomes large.

【００２７】また、第２に、制御線が複数本、すなわ
ち、ワード線２本とセルプレート線３本の少なくとも５
本の制御線を設ける必要があり、制御が複雑になるとい
う問題を有している。Second, there are a plurality of control lines, that is, at least five control lines of two word lines and three cell plate lines.
It is necessary to provide the number of control lines, and there is a problem that control becomes complicated.

【００２８】また、第３に、スクリーニングのためにメ
モリセルのデータの期待値を必要とするという問題を有
している。Third, there is a problem that an expected value of data of a memory cell is required for screening.

【００２９】本発明は、前記従来の諸問題を解決するも
ので、読み出しデータにノイズが混入しないようにする
ことを第１の目的とし、読み出し動作の高速化を図るこ
とを第２の目的とし、読み出し時の低消費電力化を図る
ことを第３の目的とし、スクリーニングのための回路の
レイアウト面積を小さくし且つ制御が容易になるように
することを第４の目的とし、スクリーニングにおけるメ
モリセルのデータの期待値を必要としないようにするこ
とを第５の目的とするものである。The first object of the present invention is to solve the above-mentioned conventional problems, and has a first object to prevent noise from being mixed in read data and a second object to speed up a read operation. A third object is to reduce power consumption at the time of reading, and a fourth object is to reduce a layout area of a circuit for screening and facilitate control thereof, It is a fifth object of the present invention to eliminate the need for the expected value of the data.

【００３０】[0030]

【課題を解決するための手段】請求項１の発明は前記第
１の目的を達成し、その解決手段は、強誘電体メモリよ
りなる複数のメモリセルが行列状に設けられてなるメモ
リセルアレイと、前記複数のメモリセルに接続されたセ
ルプレート線と、前記複数のメモリセルのうち前記メモ
リセルアレイの列方向に位置するメモリセルに接続され
たビット線対と、前記ビット線対に接続され、該ビット
線対の間に生じる電位差を増幅するセンスアンプとを備
えた強誘電体メモリ装置の読み出し方法を対象とし、読
み出し動作時に、前記センスアンプを活性化する前に前
記ビット線対の電位と前記セルプレート線の電位とを同
電位に設定する同電位設定工程と、前記センスアンプを
活性化してメモリセルが保持するデータを読み出す読み
出し工程とを備えている構成とするものである。According to the first aspect of the present invention, there is provided a memory cell array comprising a plurality of memory cells formed of a ferroelectric memory arranged in a matrix. A cell plate line connected to the plurality of memory cells, a bit line pair connected to a memory cell located in a column direction of the memory cell array among the plurality of memory cells, and a bit line pair connected to the bit line pair; The present invention is directed to a read method of a ferroelectric memory device including a sense amplifier for amplifying a potential difference generated between the bit line pair. A potential setting step of setting the potential of the cell plate line to the same potential; and a reading step of activating the sense amplifier and reading data held in the memory cell. It is an configuration you are.

【００３１】請求項１の構成により、読み出し動作時
に、センスアンプを活性化する前にビット線対の電位と
セルプレート線の電位とを同電位にするため、すなわ
ち、センスアンプが活性化されるまではセルプレート線
とビット線とは同電位であるため、セルプレート線から
ビット線に対してノイズが混入することがない。According to the first aspect of the present invention, during the read operation, the potential of the bit line pair and the potential of the cell plate line are made equal before activating the sense amplifier, that is, the sense amplifier is activated. Until the above, the cell plate line and the bit line have the same potential, so that no noise is mixed from the cell plate line to the bit line.

【００３２】請求項２の発明は、請求項１の構成に、前
記同電位設定工程は、前記ビット線対の電位と前記セル
プレート線の電位とを共に接地電位とする工程を含む構
成を付加するものである。According to a second aspect of the present invention, in addition to the first aspect, the same potential setting step includes a step of setting both the potential of the bit line pair and the potential of the cell plate line to the ground potential. Is what you do.

【００３３】請求項３の発明は前記第２又は第３の目的
を達成し、その解決手段は、強誘電体メモリよりなる複
数のメモリセルが行列状に設けられてなるメモリセルア
レイと、前記複数のメモリセルのうち前記メモリセルア
レイの列方向に位置するメモリセルにそれぞれ接続され
たビット線及びビット相補線よりなるビット線対と、第
１の電界効果型トランジスタ及び第２の電界効果型トラ
ンジスタを有し、前記ビット線対の間に生じる電位差を
増幅するセンスアンプとを備え、前記第１の前記電界効
果型トランジスタのゲート電極が前記ビット線に接続さ
れ、前記第２の電界効果型トランジスタのゲート電極が
前記ビット相補線に接続されている構成とするものであ
る。According to a third aspect of the present invention, there is provided a memory cell array in which a plurality of memory cells made of a ferroelectric memory are provided in a matrix. A bit line pair consisting of a bit line and a bit complementary line respectively connected to the memory cells located in the column direction of the memory cell array, and a first field-effect transistor and a second field-effect transistor. A sense amplifier for amplifying a potential difference generated between the bit line pair, wherein a gate electrode of the first field effect transistor is connected to the bit line, and a sense amplifier of the second field effect transistor is provided. The gate electrode is connected to the bit complementary line.

【００３４】請求項３の構成により、センスアンプを構
成する少なくとも第１の電界効果型トランジスタのゲー
ト電極がビット線に接続され、第２の電界効果型トラン
ジスタのゲート電極がビット相補線に接続されているた
め、センスアンプとビット線対とは高インピーダンスで
接続されることになる。According to the third aspect of the present invention, at least the gate electrode of the first field effect transistor constituting the sense amplifier is connected to the bit line, and the gate electrode of the second field effect transistor is connected to the bit complementary line. Therefore, the sense amplifier and the bit line pair are connected with high impedance.

【００３５】請求項４の発明は、請求項３の構成に、前
記ビット線及びビット相補線に接続され、前記ビット線
の電位と前記ビット相補線の電位とを同時に変化させる
ビット線チャージ回路をさらに備えている構成を付加す
るものである。According to a fourth aspect of the present invention, in the configuration of the third aspect, there is provided a bit line charging circuit connected to the bit line and the bit complementary line, and configured to simultaneously change the potential of the bit line and the potential of the bit complementary line. The additional configuration is added.

【００３６】請求項５の発明は、請求項３又は４の構成
に、出力端子が前記ビット線に接続され、入力端子が前
記第１の電界効果型トランジスタのドレイン電極に接続
された第１のインバータと、出力端子が前記ビット相補
線に接続され、入力端子が前記第２の電界効果型トラン
ジスタのドレイン電極に接続された第２のインバータと
を有するセンスバッファ回路をさらに備えている構成を
付加するものである。According to a fifth aspect of the present invention, in the configuration of the third or fourth aspect, the first terminal has an output terminal connected to the bit line and an input terminal connected to a drain electrode of the first field effect transistor. A configuration is further provided that further includes a sense buffer circuit having an inverter and a second inverter having an output terminal connected to the bit complementary line and an input terminal connected to the drain electrode of the second field-effect transistor. Is what you do.

【００３７】請求項６の発明は前記第４の目的を達成
し、その解決手段は、強誘電体メモリ装置を、強誘電体
メモリよりなる複数のメモリセルが行列状に設けられて
なるメモリセルアレイと、前記複数のメモリセルのうち
前記メモリセルアレイの列方向に位置するメモリセルに
それぞれ接続されたビット線及びビット相補線よりなる
ビット線対と、前記ビット線対に接続され、スクリーニ
ング時に前記ビット線対に生じる電位差を変化させるス
クリーニングセルとを備え、前記スクリーニングセルは
常誘電体よりなるキャパシタを有している構成とするも
のである。According to a sixth aspect of the present invention, there is provided a ferroelectric memory device comprising: a memory cell array in which a plurality of memory cells each comprising a ferroelectric memory are provided in a matrix; And a bit line pair consisting of a bit line and a bit complementary line connected to the memory cells located in the column direction of the memory cell array among the plurality of memory cells; and A screening cell for changing a potential difference generated in the line pair, wherein the screening cell has a capacitor made of a paraelectric substance.

【００３８】請求項６の構成により、スクリーニングセ
ルが常誘電体よりなるキャパシタを有しているため、常
誘電体よりなるキャパシタの容量は強誘電体メモリを構
成する強誘電体キャパシタの容量とは異なる。従って、
強誘電体メモリよりなるメモリセルを複数設ける必要が
なく、また、複数の強誘電体キャパシタの容量を制御す
る必要もない。According to the sixth aspect of the present invention, since the screening cell has a capacitor made of a paraelectric, the capacitance of the capacitor made of a paraelectric is equal to the capacitance of the ferroelectric capacitor constituting the ferroelectric memory. different. Therefore,
There is no need to provide a plurality of memory cells made of a ferroelectric memory, and there is no need to control the capacitance of a plurality of ferroelectric capacitors.

【００３９】請求項７の発明は、請求項６の構成に、前
記スクリーニングセルは前記メモリセルと同一の回路構
成である構成を付加するものである。According to a seventh aspect of the present invention, in the configuration of the sixth aspect, a configuration in which the screening cell has the same circuit configuration as the memory cell is added.

【００４０】請求項８の発明は、請求項６又は７の構成
に、前記スクリーニングセルに接続されている前記セル
プレート線は接地されている構成を付加するものであ
る。According to an eighth aspect of the present invention, in addition to the configuration of the sixth or seventh aspect, a configuration in which the cell plate line connected to the screening cell is grounded is added.

【００４１】請求項９の発明は前記第５の目的を達成
し、その解決手段は、強誘電体メモリ装置を、強誘電体
メモリよりなる複数のメモリセルが行列状に設けられて
なるメモリセルアレイと、前記複数のメモリセルのうち
前記メモリセルアレイの列方向に位置するメモリセルに
それぞれ接続されたビット線及びビット相補線と、前記
ビット線及びビット相補線に接続され、前記ビット線及
び前記ビット相補線とを互いに接続する高抵抗のイコラ
イズ回路とを備えている構成とするものである。According to a ninth aspect of the present invention, there is provided a ferroelectric memory device comprising: a memory cell array in which a plurality of memory cells each comprising a ferroelectric memory are provided in a matrix; A bit line and a bit complementary line respectively connected to memory cells of the plurality of memory cells positioned in a column direction of the memory cell array; and the bit line and the bit line connected to the bit line and the bit complementary line. And a high-resistance equalizing circuit for connecting the complementary lines to each other.

【００４２】請求項９の構成により、ビット線対に接続
され、該ビット線対を高抵抗で互いに接続するイコライ
ズ回路を備えているため、ビット線対間のインピーダン
スを低下させることができる。According to the ninth aspect of the present invention, since there is provided an equalizing circuit connected to the bit line pair and connecting the bit line pair with each other with high resistance, the impedance between the bit line pair can be reduced.

【００４３】[0043]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

（第１の実施形態）本発明の第１の実施形態を図面に基
づいて説明する。(First Embodiment) A first embodiment of the present invention will be described with reference to the drawings.

【００４４】図２は本発明の第１の実施形態に係る強誘
電体メモリ装置の回路図である。図２に示す強誘電体メ
モリ装置は図１５に示す従来の強誘電体メモリ装置と同
一の構成である。従って、同一の構成要素には同一の符
号を付すことにより説明を省略する。FIG. 2 is a circuit diagram of the ferroelectric memory device according to the first embodiment of the present invention. The ferroelectric memory device shown in FIG. 2 has the same configuration as the conventional ferroelectric memory device shown in FIG. Therefore, the same components will be denoted by the same reference numerals and description thereof will be omitted.

【００４５】以下、前記のように構成された強誘電体メ
モリ装置の動作を図面に基づいて説明する。図３は本発
明の第１の実施形態に係る強誘電体メモリ装置の動作を
表わすタイミング図である。まず、初期状態として、ワ
ード線ＷＬ、セルプレート線ＣＰＬ及びセンスアンプイ
ネーブル線ＳＥをロウレベルに設定し、ビット線プリチ
ャージ線ｐＢＬ及びセンスアンプイネーブル相補線／Ｓ
Ｅをハイレベルに設定する。初期状態時、第１〜第３の
スイッチトランジスタ１０３〜１０５はそれぞれ導通状
態となっており、ビット線ＢＬとビット相補線／ＢＬは
互いにロウレベルになっている。また、ストレージノー
ドＳＮ及びストレージ相補ノード／ＳＮもロウレベルな
ので、第１の強誘電体キャパシタ２０２と第２の強誘電
体キャパシタ２０３とには電界が印加されていない。こ
のとき、図１に示すヒステリシス特性図において、第１
の強誘電体キャパシタ２０２の状態を点Ａ、第２の強誘
電体キャパシタ２０３の状態を点Ｅであるとする。Hereinafter, the operation of the ferroelectric memory device configured as described above will be described with reference to the drawings. FIG. 3 is a timing chart showing the operation of the ferroelectric memory device according to the first embodiment of the present invention. First, as an initial state, the word line WL, the cell plate line CPL, and the sense amplifier enable line SE are set to low level, and the bit line precharge line pBL and the sense amplifier enable complementary line / S
Set E to high level. In the initial state, the first to third switch transistors 103 to 105 are conducting, respectively, and the bit line BL and the bit complementary line / BL are at a low level with each other. Since the storage node SN and the storage complementary node / SN are also at the low level, no electric field is applied to the first ferroelectric capacitor 202 and the second ferroelectric capacitor 203. At this time, in the hysteresis characteristic diagram shown in FIG.
The state of the ferroelectric capacitor 202 is point A, and the state of the second ferroelectric capacitor 203 is point E.

【００４６】次に、読み出し動作を説明する。Next, the read operation will be described.

【００４７】まず、図３に示すように、ビット線プリチ
ャージ線ｐＢＬをロウレベルに遷移させ、第１〜第３の
スイッチトランジスタ１０３〜１０５をそれぞれ非導通
状態にして、ビット線対ＢＬ，／ＢＬをハイインピーダ
ンス状態にする。その後、ワード線ＷＬをハイレベルに
遷移させて、センスアンプイネーブル線ＳＥをハイレベ
ルに遷移させると共にセンスアンプイネーブル相補線／
ＳＥをロウレベルに遷移させる。その結果、センスアン
プ３００の第３のＮチャンネルＭＯＳ型トランジスタ３
０６及び第３のＰチャンネルＭＯＳ型トランジスタ３０
５は共に導通状態になり、また、ゲート電極がそれぞれ
ビット線ＢＬ又はビット相補線／ＢＬに接続されている
第１のＰチャンネルＭＯＳ型トランジスタ３０１と第２
のＰチャンネルＭＯＳ型トランジスタ３０３も導通状態
になり、これらの第３のＰチャンネルＭＯＳ型トランジ
スタ３０５、第１のＰチャンネルＭＯＳ型トランジスタ
３０１及び第２のＰチャンネルＭＯＳ型トランジスタ３
０３を介してビット線ＢＬとビット相補線／ＢＬとの電
位がそれぞれ上昇する。First, as shown in FIG. 3, the bit line precharge line pBL is transited to a low level, the first to third switch transistors 103 to 105 are turned off, and the bit line pair BL, / BL To a high impedance state. Thereafter, the word line WL is changed to a high level, the sense amplifier enable line SE is changed to a high level, and the sense amplifier enable complementary line /
The SE is transited to the low level. As a result, the third N-channel MOS transistor 3 of the sense amplifier 300
06 and third P-channel MOS transistor 30
5 are both conductive, and the first P-channel MOS transistor 301 and the second P-channel MOS transistor 301 whose gate electrodes are connected to the bit line BL or the bit complementary line / BL, respectively.
Of the third P-channel MOS transistor 305, the first P-channel MOS transistor 301, and the second P-channel MOS transistor 3.
The potential of the bit line BL and the potential of the bit complementary line / BL rise through the respective circuits 03.

【００４８】また、このとき導通状態であるメモリセル
２００の第１のＮチャンネルＭＯＳ型トランジスタ２０
１と第２のＮチャンネルＭＯＳ型トランジスタ２０４と
をそれぞれ介して、ストレージノードＳＮの電位とスト
レージ相補ノード／ＳＮの電位とはビット線ＢＬ、ビッ
ト相補線／ＢＬとにそれぞれ対応して上昇する。At this time, the first N-channel MOS transistor 20 of the memory cell 200 which is conducting
Via the first and second N-channel MOS transistors 204, the potential of the storage node SN and the potential of the storage complementary node / SN rise corresponding to the bit line BL and the bit complementary line / BL, respectively.

【００４９】これにより、図１に示すように、第１の強
誘電体キャパシタ２０２の状態は点Ａから点Ｈに変化す
ると共に、第２の強誘電体キャパシタ２０３の状態は点
Ｅから点Ｆ、Ｇに変化する。図１における直線の傾きは
容量を表わすため、第１の強誘電体キャパシタ２０２の
状態が点Ａから点Ｈに変化するときの容量ＣＬは、第２
の強誘電体キャパシタ２０３の状態が点Ｅから点Ｆ、Ｇ
に変化する時の容量ＣＨに比べて小さい。すなわち、ビ
ット線ＢＬと第１の強誘電体キャパシタ２０２との合成
容量（ＣＢ＋ＣＬ）の方がビット相補線／ＢＬと第２の
強誘電体キャパシタ２０３との合成容量（ＣＢ＋ＣＨ）
よりも小さいので、ビット線ＢＬとストレージノードＳ
Ｎとの電位がビット相補線／ＢＬとストレージ相補ノー
ド／ＳＮとの電位よりも高くなる。As a result, as shown in FIG. 1, the state of the first ferroelectric capacitor 202 changes from the point A to the point H, and the state of the second ferroelectric capacitor 203 changes from the point E to the point F. , G. Since the slope of the straight line in FIG. 1 represents the capacitance, the capacitance CL when the state of the first ferroelectric capacitor 202 changes from the point A to the point H is the second.
From the point E to the points F and G
Is smaller than the capacitance CH at the time of the change. That is, the combined capacitance (CB + CL) of the bit line BL and the first ferroelectric capacitor 202 is greater than the combined capacitance (CB + CH) of the bit complementary line / BL and the second ferroelectric capacitor 203.
Smaller than the bit line BL and the storage node S
The potential at N becomes higher than the potential at bit complementary line / BL and storage complementary node / SN.

【００５０】このとき、センスアンプ３００は活性化状
態にあるため、ビット線ＢＬの電位がセンスアンプ３０
０の第２のＮチャンネルＭＯＳ型トランジスタ３０４の
しきい値電圧を超えたところで、該第２のＮチャンネル
ＭＯＳ型トランジスタ３０４が導通状態となり、ビット
相補線／ＢＬの電位が低下する。最終的にはビット相補
線／ＢＬとストレージ相補ノード／ＳＮとはロウレベル
になり、ビット線ＢＬとストレージノードＳＮとはハイ
レベルになってメモリセル２００のデータを読み出すこ
とができる。このときの第１の強誘電体キャパシタ２０
２の状態は点Ｈであり、第２の強誘電体キャパシタ２０
３の状態は点Ｇから点Ａに変化する。At this time, since the sense amplifier 300 is in the activated state, the potential of the bit line BL becomes
When the threshold voltage of the second N-channel MOS transistor 304 is exceeded, the second N-channel MOS transistor 304 becomes conductive, and the potential of the bit complementary line / BL decreases. Eventually, the bit complementary line / BL and the storage complementary node / SN become low level, and the bit line BL and the storage node SN become high level, so that data in the memory cell 200 can be read. At this time, the first ferroelectric capacitor 20
The state of the second ferroelectric capacitor 20 is point H.
The state of 3 changes from point G to point A.

【００５１】このように、読み出し動作時にセルプレー
ト線ＣＰＬはロウレベルのまま固定されているため、従
来のように周辺回路にノイズを混入させるという不具合
を発生させることがない。As described above, since the cell plate line CPL is fixed at the low level at the time of the read operation, there is no problem that noise is mixed into the peripheral circuit as in the related art.

【００５２】以下、メモリセル２００に読み出されたデ
ータを再書き込みする動作を説明する。Hereinafter, the operation of rewriting the data read into the memory cell 200 will be described.

【００５３】まず、図３に示すように、セルプレート線
ＣＰＬをハイレベルに遷移させて、第１の強誘電体キャ
パシタ２０２の状態を点Ｈから点Ａに遷移させると共
に、第２の強誘電体キャパシタ２０３の状態を順に点Ａ
から点Ｂ、Ｃ、Ｄに遷移させる。次に、セルプレート線
ＣＰＬをロウレベルに遷移させて、第１の強誘電体キャ
パシタ２０２の状態を点Ａから点Ｈに遷移させると共
に、第２の強誘電体キャパシタ２０３の状態を点Ｄから
点Ｅに変化させる。First, as shown in FIG. 3, the state of the first ferroelectric capacitor 202 is changed from the point H to the point A by changing the cell plate line CPL to the high level, and the second ferroelectric capacitor is changed to the second ferroelectric capacitor. The state of the body capacitor 203 is point A in order.
To points B, C, and D. Next, the state of the first ferroelectric capacitor 202 is changed from the point A to the point H by changing the cell plate line CPL to a low level, and the state of the second ferroelectric capacitor 203 is changed from the point D to the point D. Change to E.

【００５４】次に、センスアンプイネーブル線ＳＥをロ
ウレベルに遷移させる一方、センスアンプイネーブル相
補線／ＳＥとビット線プリチャージ線ｐＢＬとをハイレ
ベルに遷移させて、それぞれ導通状態に変化する第１〜
第３のスイッチトランジスタ１０３〜１０５を介してビ
ット線対ＢＬ，／ＢＬを共にロウレベルにする。Next, while the sense amplifier enable line SE is changed to a low level, the sense amplifier enable complementary line / SE and the bit line precharge line pBL are changed to a high level, and each of the first to the first is changed to a conductive state.
The bit line pairs BL and / BL are both set to low level via the third switch transistors 103 to 105.

【００５５】このとき、第１の強誘電体キャパシタ２０
２の状態は点Ｈから点Ａに変化し、第２の強誘電体キャ
パシタ２０３の状態は点Ｅのままである。次に、ワード
線ＷＬをロウレベルに遷移させて初期状態に戻し、再書
き込みを完了する。At this time, the first ferroelectric capacitor 20
The state of 2 changes from point H to point A, and the state of the second ferroelectric capacitor 203 remains at point E. Next, the word line WL is changed to the low level to return to the initial state, and the rewriting is completed.

【００５６】以上説明したように、本実施形態による
と、メモリセル２００のデータを読み出す際にセルプレ
ート線ＣＰＬを全く駆動しないため、従来のようにセル
プレート線ＣＰＬ駆動時のノイズ等が発生しない。従っ
て、強誘電体メモリよりなるメモリセル２００のデータ
を確実に読み出すことができる。As described above, according to the present embodiment, the cell plate line CPL is not driven at all when reading data from the memory cell 200, so that noise or the like does not occur at the time of driving the cell plate line CPL unlike the related art. . Therefore, data in the memory cell 200 composed of a ferroelectric memory can be reliably read.

【００５７】（第２の実施形態）以下、本発明の第２の
実施形態を図面に基づいて説明する。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.

【００５８】図４は本発明の第２の実施形態に係る強誘
電体メモリ装置の回路図である。図４において、１１は
ハイレベルを供給するための電源電位が印加される電源
端子、１２はロウレベルを供給するための接地電位が印
加される接地端子である。ビット線ＢＬ及びビット相補
線／ＢＬはメモリセルのデータを読み出す際や、メモリ
セルのデータを書き込む際に使用される制御線であっ
て、読み出し動作時又は書き込動作時に互いに相補的に
動作する。なお、説明の都合上、図４には１対のビット
線対ＢＬ，／ＢＬのみを表わすことにする。FIG. 4 is a circuit diagram of a ferroelectric memory device according to a second embodiment of the present invention. In FIG. 4, reference numeral 11 denotes a power supply terminal to which a power supply potential for supplying a high level is applied, and reference numeral 12 denotes a ground terminal to which a ground potential for supplying a low level is applied. The bit line BL and the bit complementary line / BL are control lines used when reading data from a memory cell or when writing data into a memory cell, and operate complementarily to each other during a read operation or a write operation. . For convenience of description, FIG. 4 shows only one pair of bit lines BL and / BL.

【００５９】ビット線チャージ回路２０は、ソース電極
が電源端子１１に接続され、ドレイン電極がビット線Ｂ
Ｌに接続されている第１のＰチャンネルＭＯＳ型トラン
ジスタ２１と、ソース電極が電源端子１１に接続され、
ドレイン電極ビット相補線／ＢＬに接続されている第２
のＰチャンネルＭＯＳ型トランジスタ２２とよりなり、
その共通のゲート電極はビット線チャージ線ｃＢＬに接
続されている。The bit line charge circuit 20 has a source electrode connected to the power supply terminal 11 and a drain electrode connected to the bit line B.
A first P-channel MOS transistor 21 connected to L; a source electrode connected to the power supply terminal 11;
The second connected to the drain electrode bit complementary line / BL
And a P-channel MOS transistor 22 of
The common gate electrode is connected to the bit line charge line cBL.

【００６０】センスアンプ３０は、第１のＰチャンネル
ＭＯＳ型トランジスタ３１と第１のＮチャンネルＭＯＳ
型トランジスタ３２とが直列接続されており、また、第
２のＰチャンネルＭＯＳ型トランジスタ３３と第２のＮ
チャンネルＭＯＳ型トランジスタ３４とが直列接続され
ている。ここで、第１のＮチャンネルＭＯＳ型トランジ
スタ３２のゲート電極はビット線ＢＬに接続され、第２
のＮチャンネルＭＯＳ型トランジスタ３４のゲート電極
はビット相補線／ＢＬに接続されている。また、第１の
ＰチャンネルＭＯＳ型トランジスタ３１及び第２のＰチ
ャンネルＭＯＳ型トランジスタ３３の共通ソース電極
は、センスアンプ３０を活性化するセンスアンプイネー
ブル線ＳＥの相補値により制御されるセンスアンプイネ
ーブル相補線／ＳＥがゲート電極に接続されている第３
のＰチャンネルＭＯＳ型トランジスタ３５のドレイン電
極に接続されている。第１のＮチャンネルＭＯＳ型トラ
ンジスタ３２及び第２のＮチャンネルＭＯＳ型トランジ
スタ３４の共通ソース電極は、センスアンプを活性化す
るセンスアンプイネーブル線ＳＥがゲート電極に接続さ
れている第３のＮチャンネルＭＯＳ型トランジスタ３６
のドレイン電極に接続されている。また、第２のＰチャ
ンネルＭＯＳ型トランジスタ３３のゲート電極は、第１
のＰチャンネルＭＯＳ型トランジスタ３１と第１のＮチ
ャンネルＭＯＳ型トランジスタ３２との共通ドレイン電
極である第１の内部ノードＮ１に接続されていると共
に、第１のＰチャンネルＭＯＳ型トランジスタ３１のゲ
ート電極は、第２のＰチャンネルＭＯＳ型トランジスタ
３３と第２のＮチャンネルＭＯＳ型トランジスタ３４と
の共通ドレイン電極である第２の内部ノードＮ２に接続
されている。また、第３のＰチャンネルＭＯＳ型トラン
ジスタ３５のソース電極は電源端子１１に接続され、第
３のＮチャンネルＭＯＳ型トランジスタ３６のソース電
極は接地端子１２に接続されている。The sense amplifier 30 includes a first P-channel MOS transistor 31 and a first N-channel MOS
And a second P-channel MOS transistor 33 and a second N-channel MOS transistor 33 are connected in series.
A channel MOS transistor 34 is connected in series. Here, the gate electrode of the first N-channel MOS transistor 32 is connected to the bit line BL,
The gate electrode of N-channel MOS transistor 34 is connected to bit complementary line / BL. Further, a common source electrode of the first P-channel MOS transistor 31 and the second P-channel MOS transistor 33 has a sense amplifier enable complement controlled by a complementary value of a sense amplifier enable line SE for activating the sense amplifier 30. Line / SE is connected to the gate electrode
Is connected to the drain electrode of the P-channel MOS transistor 35. A common source electrode of the first N-channel MOS transistor 32 and the second N-channel MOS transistor 34 is a third N-channel MOS transistor having a gate electrode connected to a sense amplifier enable line SE for activating a sense amplifier. Type transistor 36
Is connected to the drain electrode of The gate electrode of the second P-channel MOS transistor 33 is connected to the first
Is connected to a first internal node N1 which is a common drain electrode of the P-channel MOS transistor 31 and the first N-channel MOS transistor 32, and the gate electrode of the first P-channel MOS transistor 31 is , Is connected to a second internal node N2 which is a common drain electrode of the second P-channel MOS transistor 33 and the second N-channel MOS transistor. The source electrode of the third P-channel MOS transistor 35 is connected to the power supply terminal 11, and the source electrode of the third N-channel MOS transistor 36 is connected to the ground terminal 12.

【００６１】センスバッファ回路４０は、第１のＰチャ
ンネルＭＯＳ型トランジスタ４１Ｐ及び第１のＮチャン
ネルＭＯＳ型トランジスタ４１Ｎとよりなる第１のイン
バータ４１と、第２のＰチャンネルＭＯＳ型トランジス
タ４２Ｐ及び第２のＮチャンネルＭＯＳ型トランジスタ
４２Ｎとよりなる第２のインバータ４２とから構成され
ている。第１のインバータ４１の出力ノードはビット線
ＢＬに接続されており、第２のインバータ４２の出力ノ
ードはビット相補線／ＢＬに接続されている。また、第
１のインバータ４１の入力ノードにはセンスアンプ３０
の第１の内部ノードＮ１が接続され、第２のインバータ
の入力ノード４２にはセンスアンプ３０の第２の内部ノ
ードＮ２が接続されている。また、第１のＰチャンネル
ＭＯＳ型トランジスタ４１Ｐ及び第２のＰチャンネルＭ
ＯＳ型トランジスタ４２Ｐの共通ソース電極は、センス
アンプイネーブル相補線／ＳＥがゲート電極に接続され
ている第３のＰチャンネルＭＯＳ型トランジスタ４５の
ドレイン電極に接続されている。第１のＮチャンネルＭ
ＯＳ型トランジスタ４１Ｎ及び第２のＮチャンネルＭＯ
Ｓ型トランジスタ４２Ｎの共通ソース電極は、センスア
ンプイネーブル線ＳＥがゲート電極に接続されている第
３のＮチャンネルＭＯＳ型トランジスタ４６のドレイン
電極に接続されている。第３のＰチャンネルＭＯＳ型ト
ランジスタ４５のソース電極は電源端子１１に接続さ
れ、第３のＮチャンネルＭＯＳ型トランジスタ４６のソ
ース電極は接地端子１２に接続されている。The sense buffer circuit 40 includes a first inverter 41 composed of a first P-channel MOS transistor 41P and a first N-channel MOS transistor 41N, and a second P-channel MOS transistor 42P and a second P-channel MOS transistor 42P. And a second inverter 42 comprising an N-channel MOS transistor 42N. The output node of first inverter 41 is connected to bit line BL, and the output node of second inverter 42 is connected to bit complementary line / BL. The input node of the first inverter 41 is connected to the sense amplifier 30.
The first internal node N1 of the sense amplifier 30 is connected to the input node 42 of the second inverter. The first P-channel MOS transistor 41P and the second P-channel M
The common source electrode of the OS transistor 42P is connected to the drain electrode of the third P-channel MOS transistor 45 whose sense amplifier enable complementary line / SE is connected to the gate electrode. First N channel M
OS-type transistor 41N and second N-channel MO
The common source electrode of the S-type transistor 42N is connected to the drain electrode of the third N-channel MOS transistor 46 whose sense amplifier enable line SE is connected to the gate electrode. The source electrode of the third P-channel MOS transistor 45 is connected to the power supply terminal 11, and the source electrode of the third N-channel MOS transistor 46 is connected to the ground terminal 12.

【００６２】メモリセル５０はビット線ＢＬとビット相
補線／ＢＬとの間に順に直列接続された第１のＮチャン
ネルＭＯＳ型トランジスタ５１と、第１の強誘電体キャ
パシタ５２と、第２の強誘電体キャパシタ５３と、第２
のＮチャンネルＭＯＳ型トランジスタ５４とから構成さ
れている。また、第１のＮチャンネルＭＯＳ型トランジ
スタ５１と第２のＮチャンネルＭＯＳ型トランジスタ５
４とのそれぞれのゲート電極は、メモリセル５０のデー
タを読み出したり書き込んだりする際にハイレベルに印
加されるワード線ＷＬに接続されている。The memory cell 50 includes a first N-channel MOS transistor 51, a first ferroelectric capacitor 52, and a second ferroelectric capacitor 52 connected in series between a bit line BL and a bit complementary line / BL in order. A dielectric capacitor 53;
And an N-channel MOS transistor 54. In addition, the first N-channel MOS transistor 51 and the second N-channel MOS transistor 5
Each of the gate electrodes 4 is connected to a word line WL which is applied at a high level when reading or writing data in the memory cell 50.

【００６３】各メモリセル５０には、メモリセル５０の
データの読み出し又は書き込みに用いるセルプレート線
ＣＰＬが第１の強誘電体キャパシタ５２と第２の強誘電
体キャパシタ５３とにそれぞれ接続されている。ＳＮは
メモリセル５０の第１のＮチャンネルＭＯＳ型トランジ
スタ５１と第１の強誘電体キャパシタ５２との間の、デ
ータの電位を保持するストレージノードであり、／ＳＮ
はメモリセル５０の第２のＮチャンネルＭＯＳ型トラン
ジスタ５４と第２の強誘電体キャパシタ５３との間のス
トレージ相補ノードである。In each memory cell 50, a cell plate line CPL used for reading or writing data of the memory cell 50 is connected to a first ferroelectric capacitor 52 and a second ferroelectric capacitor 53, respectively. . SN is a storage node between the first N-channel MOS transistor 51 of the memory cell 50 and the first ferroelectric capacitor 52 for holding the data potential, and / SN
Is a storage complementary node between the second N-channel MOS transistor 54 of the memory cell 50 and the second ferroelectric capacitor 53.

【００６４】以下、前記のように構成された強誘電体メ
モリ装置の動作を図面に基づいて説明する。図５は本発
明の第２の実施形態に係る強誘電体メモリ装置の動作を
表わすタイミング図である。まず、初期状態として、ワ
ード線ＷＬ、セルプレート線ＣＰＬ、センスアンプイネ
ーブル線ＳＥ及びビット線対ＢＬ，／ＢＬをロウレベル
に設定し、ビット線チャージ線ｃＢＬ、センスアンプイ
ネーブル相補線／ＳＥをハイレベルに設定する。Hereinafter, the operation of the ferroelectric memory device configured as described above will be described with reference to the drawings. FIG. 5 is a timing chart showing the operation of the ferroelectric memory device according to the second embodiment of the present invention. First, as an initial state, the word line WL, the cell plate line CPL, the sense amplifier enable line SE and the bit line pair BL, / BL are set to low level, and the bit line charge line cBL and the sense amplifier enable complementary line / SE are set to high level. Set to.

【００６５】最初に、読み出し動作を説明する。まず、
ビット線チャージ線ｃＢＬにロウレベルのパルスを印加
してビット線対ＢＬ，／ＢＬの電位を共に上昇させる。
その際に、図５に示すように、ビット線ＢＬとビット相
補線／ＢＬとには、メモリセル５０のデータの保持状態
によって微小な電位差が発生する。その後、センスアン
プイネーブル線ＳＥをハイレベルに遷移させ、センスア
ンプイネーブル相補線／ＳＥをロウレベルに遷移させて
センスアンプ３０を活性化する。センスアンプ３０が活
性化されて、例えば、ビット線ＢＬがビット相補線／Ｂ
Ｌよりも電位が高くなったとする。この場合に、センス
アンプ３０の第１のＮチャンネルＭＯＳ型トランジスタ
３２とセンスアンプ３０の第２のＮチャンネルＭＯＳ型
トランジスタ３４とを比較すると、第１のＮチャンネル
ＭＯＳ型トランジスタ３２のゲート電極の方が電位が高
いため、第１のＮチャンネルＭＯＳ型トランジスタ３２
は第２のＮチャンネルＭＯＳ型トランジスタ３４よりも
速く活性化する。その結果、第１の内部ノードＮ１が接
地電位となるため、該第１の内部ノードＮ１に接続され
ているセンスバッファ回路４０の第１のＰチャンネルＭ
ＯＳ型トランジスタ４１Ｐが活性化され、ビット線ＢＬ
は電源電位に印加されることになる。逆に、ビット相補
線／ＢＬは接地電位に印加される。このように、ビット
線ＢＬとビット相補線／ＢＬとの電位差が増幅されるこ
とにより、それぞれハイレベルとロウレベルのデータと
してメモリセル５０のデータを読み出すことができる。First, the read operation will be described. First,
A low-level pulse is applied to the bit line charge line cBL to raise both the potentials of the bit line pair BL and / BL.
At this time, as shown in FIG. 5, a small potential difference is generated between the bit line BL and the bit complementary line / BL depending on the data holding state of the memory cell 50. After that, the sense amplifier enable line SE is changed to a high level, and the sense amplifier enable complementary line / SE is changed to a low level to activate the sense amplifier 30. When the sense amplifier 30 is activated, for example, the bit line BL becomes the bit complementary line / B
It is assumed that the potential has become higher than L. In this case, comparing the first N-channel MOS transistor 32 of the sense amplifier 30 with the second N-channel MOS transistor 34 of the sense amplifier 30, the gate electrode of the first N-channel MOS transistor 32 Has a high potential, the first N-channel MOS transistor 32
Are activated faster than the second N-channel MOS transistor 34. As a result, the first internal node N1 is at the ground potential, so that the first P channel M of the sense buffer circuit 40 connected to the first internal node N1 is attained.
The OS type transistor 41P is activated, and the bit line BL
Will be applied to the power supply potential. Conversely, bit complementary line / BL is applied to the ground potential. As described above, by amplifying the potential difference between the bit line BL and the bit complementary line / BL, data in the memory cell 50 can be read as high-level data and low-level data, respectively.

【００６６】センスアンプ３０は、ビット線ＢＬと第１
のＮチャンネルＭＯＳ型トランジスタ４１Ｎのゲート電
極により接続され、ビット相補線／ＢＬと第２のＮチャ
ンネルＭＯＳ型トランジスタ４２Ｎのゲート電極により
接続されているため、このときにセンスアンプ３０にお
いて消費される電流は全て第３のＮチャンネルＭＯＳ型
トランジスタ３６を流れるので、第３のＮチャンネルＭ
ＯＳ型トランジスタ３６のＯＮ抵抗を制御することによ
り、センスアンプ３０における消費電流を制限すること
ができる。また、センスバッファ回路４０をセンスアン
プ３０とは別に設けているため、ビット線ＢＬとビット
相補線／ＢＬとを充放電する各トランジスタの能力をそ
れぞれ最適化できる。The sense amplifier 30 is connected to the bit line BL and the first
Is connected by the gate electrode of the N-channel MOS transistor 41N, and is connected to the bit complementary line / BL by the gate electrode of the second N-channel MOS transistor 42N. All flow through the third N-channel MOS transistor 36, so that the third N-channel M
By controlling the ON resistance of the OS-type transistor 36, the current consumption in the sense amplifier 30 can be limited. Further, since the sense buffer circuit 40 is provided separately from the sense amplifier 30, the ability of each transistor for charging and discharging the bit line BL and the bit complementary line / BL can be optimized.

【００６７】そのため、ビット線ＢＬ及びビット相補線
／ＢＬが十分にハイレベル又はロウレベルに遷移するの
に要する時間は、図５に示すように従来よりも短いｔse
nseとなる。従って、短時間に遷移するため、消費電流
も少なくなる。Therefore, the time required for the bit line BL and the bit complementary line / BL to sufficiently transition to the high level or the low level is shorter than the conventional time tse as shown in FIG.
nse. Therefore, since the transition is performed in a short time, the current consumption is reduced.

【００６８】このように、本実施形態によると、読み出
し動作開始時にセンスアンプ３０を活性化する前に、ビ
ット線対ＢＬ，／ＢＬを短時間のみハイレベルに強制的
に昇圧し、強誘電体キャパシタが保持する電荷量に応じ
てビット線対ＢＬ，／ＢＬに電位差を生じさせるため、
センスアンプが感知するのが速くなるので、ハイレベル
及びロウレベルに増幅されるのに要する時間が短縮され
る。As described above, according to the present embodiment, before activating the sense amplifier 30 at the start of the read operation, the bit line pair BL, / BL is forcibly boosted to a high level only for a short time, and the ferroelectric In order to cause a potential difference between the pair of bit lines BL and / BL according to the amount of charge held by the capacitor,
Since the sense amplifier senses faster, the time required to be amplified to high level and low level is reduced.

【００６９】従来は、ビット線対ＢＬ，／ＢＬはロウレ
ベルにプリチャージされており、セルプレート線ＣＰＬ
をハイレベルに昇圧し、強誘電体キャパシタが保持する
電荷量に応じてのみビット線対ＢＬ，／ＢＬに電位差を
生じさせている。その結果、ロウレベルに印加されてい
たビット線対ＢＬ，／ＢＬが、センスアンプが感知でき
る程度に昇圧されるのに時間を要していた。Conventionally, bit line pair BL, / BL is precharged to low level, and cell plate line CPL
Is raised to a high level to generate a potential difference between the pair of bit lines BL and / BL only in accordance with the amount of charge held by the ferroelectric capacitor. As a result, it takes time for the bit line pair BL, / BL, which has been applied to the low level, to be boosted to such an extent that the sense amplifier can sense it.

【００７０】また、本実施形態に係るセンスアンプ３０
は活性化状態にある場合に、該センスアンプ３０はビッ
ト線対ＢＬ，／ＢＬとはゲート電極でのみ接続されてい
るため、両者はハイインピーダンスで接続されており、
また、センスバッファ回路４０を設けているため、セン
スバッファ回路４０における、ビット線対ＢＬ，／ＢＬ
を充放電する各トランジスタの能力をそれぞれ最適化で
きるので、消費電力を減らすことができる。The sense amplifier 30 according to the present embodiment
Is in the activated state, the sense amplifier 30 is connected to the bit line pair BL, / BL only by the gate electrode, and both are connected with high impedance.
Further, since the sense buffer circuit 40 is provided, the bit line pair BL, / BL in the sense buffer circuit 40 is provided.
Since the ability of each transistor to charge and discharge the power can be optimized, power consumption can be reduced.

【００７１】（第３の実施形態）以下、本発明の第３の
実施形態を図面に基づいて説明する。(Third Embodiment) Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.

【００７２】図６は本発明の第３の実施形態に係る強誘
電体メモリ装置の回路図である。図６において、ビット
線ＢＬ及びビット相補線／ＢＬはメモリセルのデータを
読み出す際や、メモリセルのデータを書き込む際に使用
される制御線であって、読み出し動作時又は書き込動作
時に互いに相補的に動作する。なお、説明の都合上、図
６には１対のビット線対ＢＬ，／ＢＬのみを表わすこと
にする。図６に示すように、第１のメモリセル６１はビ
ット線ＢＬに接続され、第１のワード線ＷＬ1がゲート
電極に接続されるＮチャンネルＭＯＳ型トランジスタと
強誘電体キャパシタとが直列接続されてなり、第２のメ
モリセル６２はビット相補線／ＢＬに接続され、第２の
ワード線ＷＬ2 がゲート電極に接続されるＮチャンネル
ＭＯＳ型トランジスタと強誘電体キャパシタとが直列接
続されてなる。第１のメモリセル６１の強誘電体キャパ
シタと第２のメモリセル６２の強誘電体キャパシタとの
共通電極はセルプレート線ＣＰＬに接続されている。FIG. 6 is a circuit diagram of a ferroelectric memory device according to the third embodiment of the present invention. In FIG. 6, a bit line BL and a bit complement line / BL are control lines used when reading data from a memory cell or when writing data into a memory cell, and are complementary to each other during a read operation or a write operation. Works. For convenience of description, FIG. 6 shows only one pair of bit lines BL and / BL. As shown in FIG. 6, a first memory cell 61 is connected to a bit line BL, and an N-channel MOS transistor in which a first word line WL1 is connected to a gate electrode and a ferroelectric capacitor are connected in series. The second memory cell 62 is connected to a bit complementary line / BL, and an N-channel MOS transistor whose second word line WL2 is connected to a gate electrode and a ferroelectric capacitor are connected in series. The common electrode of the ferroelectric capacitor of the first memory cell 61 and the ferroelectric capacitor of the second memory cell 62 is connected to the cell plate line CPL.

【００７３】第１のリファレンスセル７１はビット線Ｂ
Ｌに接続され、第１のリファレンスワード線ＲＷＬ1 が
ゲート電極に接続されるＮチャンネルＭＯＳ型トランジ
スタと強誘電体キャパシタとが直列接続されてなり、第
２のリファレンスセル７２はビット相補線／ＢＬに接続
され、第２のリファレンスワード線ＲＷＬ2 がゲート電
極に接続されるＮチャンネルＭＯＳ型トランジスタと強
誘電体キャパシタとが直列接続されてなる。第１のリフ
ァレンスセル７１の強誘電体キャパシタと第２のリファ
レンスセル７２の強誘電体キャパシタとの共通電極はリ
ファレンスセルプレート線ＲＣＰＬに接続されている。The first reference cell 71 is a bit line B
L, a first reference word line RWL1 is connected to a gate electrode, and an N-channel MOS transistor and a ferroelectric capacitor are connected in series. A second reference cell 72 is connected to a bit complementary line / BL. An N-channel MOS transistor and a ferroelectric capacitor are connected in series, and the second reference word line RWL2 is connected to the gate electrode. The common electrode of the ferroelectric capacitor of the first reference cell 71 and the ferroelectric capacitor of the second reference cell 72 is connected to the reference cell plate line RCPL.

【００７４】第１のスクリーニングセル８１はビット線
ＢＬに接続され、第１のスクリーニングワード線ＳＷＬ
1 がゲート電極に接続されるＮチャンネルＭＯＳ型トラ
ンジスタと常誘電体キャパシタとが直列接続されてな
り、第２のスクリーニングセル８２はビット相補線／Ｂ
Ｌに接続され、第２のスクリーニングワード線ＳＷＬ2
がゲート電極に接続されるＮチャンネルＭＯＳ型トラン
ジスタと常誘電体キャパシタとが直列接続されてなる。
第１のスクリーニングセル８１の常誘電体キャパシタと
第２のスクリーニングセル８２の常誘電体キャパシタと
の共通電極はスクリーニングセルプレート線ＳＣＰＬに
接続されている。The first screening cell 81 is connected to the bit line BL, and the first screening word line SWL
1 is connected in series with an N-channel MOS transistor having a gate electrode connected thereto and a paraelectric capacitor, and the second screening cell 82 has a bit complementary line / B
L, and the second screening word line SWL2
Are connected in series with an N-channel MOS type transistor connected to the gate electrode and a paraelectric capacitor.
The common electrode of the paraelectric capacitor of the first screening cell 81 and the paraelectric capacitor of the second screening cell 82 is connected to the screening cell plate line SCPL.

【００７５】センスアンプ９０は、ビット線ＢＬ及びビ
ット相補線／ＢＬに接続され、ビット線対ＢＬ，／ＢＬ
に生じる電位差を増幅する。The sense amplifier 90 is connected to the bit line BL and the bit complementary line / BL, and connects the bit line pair BL, / BL
To amplify the potential difference that occurs.

【００７６】以下、前記のように構成された強誘電体メ
モリ装置の動作を図面に基づいて説明する。図７は本発
明の第３の実施形態に係る強誘電体メモリ装置における
通常読み出し時とスクリーニング読み出し時とのビット
線の電位を表わしている。Hereinafter, the operation of the ferroelectric memory device configured as described above will be described with reference to the drawings. FIG. 7 shows bit line potentials during normal reading and screening reading in the ferroelectric memory device according to the third embodiment of the present invention.

【００７７】図６において、第１のメモリセル６１のデ
ータを読み出す際には、第１のワード線ＷＬ1 及びセル
プレート線ＣＰＬを共にハイレベルに遷移させて、ビッ
ト線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０
で増幅して読み出す。このときのビット線ＢＬの電位は
第１のメモリセル６１の状態によって、図７に示す曲線
１で表わされるデータ”１”又は曲線２で表わされるデ
ータ”０”となる。In FIG. 6, when reading data from the first memory cell 61, both the first word line WL1 and the cell plate line CPL are transitioned to the high level, and the data is generated in the bit line pair BL, / BL. Sense amplifier 90
Amplify and read. At this time, the potential of the bit line BL becomes data "1" represented by the curve 1 or data "0" represented by the curve 2 depending on the state of the first memory cell 61.

【００７８】まず、通常の読み出し時には、読み出しの
対象とする第１のメモリセル６１が接続されているビッ
ト線ＢＬとは逆のビット相補線／ＢＬに接続されている
第２のリファレンスセル７２を用いるため、第２のリフ
ァレンスワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同
時にハイレベルに遷移させると共に、リファレンスセル
プレート線ＲＣＰＬをセルプレート線ＣＰＬと同時にハ
イレベルに遷移させる。その結果、図７の通常読み出し
曲線３に示すように、ビット相補線／ＢＬに生じる電位
が、曲線１で表わされるデータ”１”と曲線２で表わさ
れるデータ”０”との間になるように、第２のリファレ
ンスセル７２のキャパシタ電極の面積が設定されてい
る。このときの第１及び第２のスクリーニングワード線
ＳＷＬ1 ，ＳＷＬ2 とスクリーニングセルプレート線Ｓ
ＣＰＬとはロウレベルのままである。First, at the time of normal reading, the second reference cell 72 connected to the bit complementary line / BL opposite to the bit line BL to which the first memory cell 61 to be read is connected. For use, the second reference word line RWL2 is changed to the high level simultaneously with the first word line WL1, and the reference cell plate line RCPL is changed to the high level simultaneously with the cell plate line CPL. As a result, as shown in the normal read curve 3 of FIG. 7, the potential generated on the bit complementary line / BL is set between the data "1" represented by the curve 1 and the data "0" represented by the curve 2. In addition, the area of the capacitor electrode of the second reference cell 72 is set. At this time, the first and second screening word lines SWL1, SWL2 and the screening cell plate line S
CPL remains at the low level.

【００７９】次に、スクリーニング読み出し時には、通
常の読み出し動作に加えて、読み出しの対象とする第１
のメモリセル６１が接続されているビット線ＢＬとは逆
のビット相補線／ＢＬに接続されている第２のスクリー
ニングセル８２を用いる。第２のスクリーニングワード
線ＳＷＬ2 を第１のワード線ＷＬ1 と同時にハイレベル
に遷移させると共に、第１のメモリセル６１の期待値
が”１”のときにはスクリーニングセルプレート線ＳＣ
ＰＬをセルプレート線ＣＰＬと同時にハイレベルに遷移
させる。その結果、ビット相補線／ＢＬに生じる電位
は、図７に示す曲線４のようになる。一方、第１のメモ
リセル６１の期待値が”０”のときにはスクリーニング
セルプレート線ＳＣＰＬの電位をロウレベルのままとす
る。その結果、ビット相補線／ＢＬに生じる電位は、図
７に示す曲線５のようになる。Next, at the time of screening read, in addition to the normal read operation, the first read target to be read is set.
The second screening cell 82 connected to a bit complementary line / BL opposite to the bit line BL connected to the memory cell 61 is used. The second screening word line SWL2 is changed to the high level simultaneously with the first word line WL1, and when the expected value of the first memory cell 61 is "1", the screening cell plate line SC
PL is changed to the high level simultaneously with the cell plate line CPL. As a result, the potential generated on bit complementary line / BL is as shown by curve 4 in FIG. On the other hand, when the expected value of the first memory cell 61 is “0”, the potential of the screening cell plate line SCPL remains at the low level. As a result, the potential generated on bit complementary line / BL is as shown by curve 5 in FIG.

【００８０】このように、ビット線ＢＬとビット相補線
／ＢＬとに生じる電位差が通常の読み出し時に比べて小
さくなり、第１のメモリセル６１のスクリーニングを行
なえることがわかる。As described above, the potential difference between the bit line BL and the bit complementary line / BL becomes smaller than that in the normal reading, and it can be seen that the first memory cell 61 can be screened.

【００８１】以上説明したように、本実施形態による
と、スクリーニング動作を行なう上で、スクリーニング
用に設ける素子数が少なくてすむため、レイアウト面積
を小さくできる。また、制御信号線も少なくなるので制
御が容易になる。As described above, according to the present embodiment, the number of elements provided for screening in performing the screening operation can be reduced, and the layout area can be reduced. Further, the number of control signal lines is reduced, so that control is facilitated.

【００８２】なお、図８に示すように、メモリセル６３
が２つの強誘電体キャパシタにより構成され、該メモリ
セル６３が相補型のデータを記憶する強誘電体メモリ装
置の場合は、リファレンスセルを設けなくても、スクリ
ーニングセル８３のセルプレート線をスクリーニングセ
ルプレート線ＳＣＰＬとスクリーニングセルプレート相
補線／ＳＣＰＬとの２本に分割する構成とすることによ
りスクリーニングが可能である。Note that, as shown in FIG.
Is composed of two ferroelectric capacitors, and in the case where the memory cell 63 is a ferroelectric memory device storing complementary data, the cell plate line of the screening cell 83 can be connected to the screening cell without providing a reference cell. Screening is possible by adopting a configuration in which the plate line SCPL and the screening cell plate complementary line / SCPL are divided into two.

【００８３】（第４の実施形態）以下、本発明の第４の
実施形態を図面に基づいて説明する。(Fourth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings.

【００８４】図９は本発明の第４の実施形態に係る強誘
電体メモリ装置の回路図である。図９において、第３の
実施形態における図６に示した同一の構成要素には同一
の符号を付すことにより説明を省略する。図９に示すよ
うに、本実施形態においては、第１のスクリーニングセ
ル８１の常誘電体キャパシタと第２のスクリーニングセ
ル８２の常誘電体キャパシタとの共通電極は接地端子１
２に接続されていることが特徴である。FIG. 9 is a circuit diagram of a ferroelectric memory device according to a fourth embodiment of the present invention. In FIG. 9, the same components as those of the third embodiment shown in FIG. As shown in FIG. 9, in the present embodiment, the common electrode of the paraelectric capacitor of the first screening cell 81 and the paraelectric capacitor of the second screening cell 82 is connected to the ground terminal 1.
2 is connected.

【００８５】以下、前記のように構成された強誘電体メ
モリ装置の動作を図面に基づいて説明する。図１０は本
発明の第４の実施形態に係る強誘電体メモリ装置におけ
る通常読み出し時とスクリーニング読み出し時とのビッ
ト線の電位を表わしている。Hereinafter, the operation of the ferroelectric memory device configured as described above will be described with reference to the drawings. FIG. 10 shows the potentials of the bit lines in the normal read operation and the screening read operation in the ferroelectric memory device according to the fourth embodiment of the present invention.

【００８６】図９において、第１のメモリセル６１のデ
ータを読み出す際には、第１のワード線ＷＬ1 及びセル
プレート線ＣＰＬを共にハイレベルに遷移させて、ビッ
ト線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９０
で増幅して読み出す。このときのビット線ＢＬの電位は
第１のメモリセル６１の状態によって、図１０に示す曲
線１で表わされるデータ”１”又は曲線２で表わされる
データ”０”となる。In FIG. 9, when reading data from the first memory cell 61, both the first word line WL1 and the cell plate line CPL are transitioned to the high level, and the data is generated on the bit line pair BL, / BL. Sense amplifier 90
Amplify and read. At this time, the potential of the bit line BL becomes data "1" represented by the curve 1 or data "0" represented by the curve 2 depending on the state of the first memory cell 61.

【００８７】まず、通常の読み出し時には、読み出し対
象の第１のメモリセル６１が接続されているビット線Ｂ
Ｌとは逆のビット相補線／ＢＬに接続されている第２の
リファレンスセル７２を用いるため、第２のリファレン
スワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハ
イレベルに遷移させると共に、リファレンスセルプレー
ト線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベ
ルに遷移させる。その結果、図７の通常読み出し曲線３
に示すように、ビット相補線／ＢＬに生じる電位が、曲
線１で表わされるデータ”１”と曲線２で表わされるデ
ータ”０”との間になるように、第２のリファレンスセ
ル７２のキャパシタ電極の面積が設定されている。この
ときの第１及び第２のスクリーニングワード線ＳＷＬ1
，ＳＷＬ2 とスクリーニングセルプレート線ＳＣＰＬ
とはロウレベルのままである。First, at the time of normal reading, the bit line B connected to the first memory cell 61 to be read is connected.
Since the second reference cell 72 connected to the bit complementary line / BL opposite to L is used, the second reference word line RWL2 is changed to the high level simultaneously with the first word line WL1, and the reference cell The plate line RCPL is changed to the high level simultaneously with the cell plate line CPL. As a result, the normal read curve 3 in FIG.
, The capacitor of the second reference cell 72 is set so that the potential generated on the bit complementary line / BL falls between the data “1” represented by the curve 1 and the data “0” represented by the curve 2. The area of the electrode is set. At this time, the first and second screening word lines SWL1
, SWL2 and screening cell plate line SCPL
Remains at the low level.

【００８８】次に、スクリーニング読み出し時には、第
１のメモリセル６１の期待値が”１”の場合には、通常
の読み出し動作に加えて、読み出し対象の第１のメモリ
セル６１が接続されているビット線ＢＬに接続されてい
る第１のスクリーニングセル８１を用いる。第１のスク
リーニングワード線ＳＷＬ1 を第１のワード線ＷＬ1と
同時にハイレベルに遷移させると、ビット相補線／ＢＬ
に生じる電位は、図１０に示す曲線４のようになる。一
方、第１のメモリセル６１の期待値が”０”の場合に
は、通常の読み出しに動作に加えて、読み出し対象とす
る第１のメモリセル６１が接続されているビット線ＢＬ
とは逆のビット相補線／ＢＬに接続されている第２のス
クリーニングセル８２を用いる。第２のスクリーニング
ワード線ＳＷＬ2 を第１のワード線ＷＬ1 と同時にハイ
レベルに遷移させると、ビット相補線／ＢＬに生じる電
位は、図１０に示す曲線５のようになる。Next, at the time of screening read, if the expected value of the first memory cell 61 is "1", the first memory cell 61 to be read is connected in addition to the normal read operation. The first screening cell 81 connected to the bit line BL is used. When the first screening word line SWL1 transitions to the high level simultaneously with the first word line WL1, the bit complementary line / BL
Is as shown by a curve 4 shown in FIG. On the other hand, when the expected value of the first memory cell 61 is “0”, in addition to the normal read operation, the bit line BL to which the first memory cell 61 to be read is connected is connected.
The second screening cell 82 connected to the complementary bit line / BL is used. When the second screening word line SWL2 is changed to the high level simultaneously with the first word line WL1, the potential generated on the bit complementary line / BL is as shown by a curve 5 in FIG.

【００８９】このように、ビット線ＢＬとビット相補線
／ＢＬとに生じる電位差が通常の読み出し時に比べて小
さくなり、第１のメモリセル６１のスクリーニングを行
なえることがわかる。As described above, the potential difference between the bit line BL and the bit complementary line / BL becomes smaller than that in the normal read operation, and it can be seen that the first memory cell 61 can be screened.

【００９０】以上説明したように、本発明の強誘電体メ
モリ装置によると、従来の装置に比べて素子数が少な
く、従って、レイアウト面積も小さくなる。また、スク
リーニングセルプレート線ＳＣＰＬを接地電位に固定し
ているため、制御信号線も少なくなるので、さらに制御
が容易になる。As described above, according to the ferroelectric memory device of the present invention, the number of elements is smaller and the layout area is smaller than that of the conventional device. Further, since the screening cell plate line SCPL is fixed to the ground potential, the number of control signal lines is reduced, so that control is further facilitated.

【００９１】なお、図１１に示すように、メモリセル６
３が２つの強誘電体キャパシタにより構成され、該メモ
リセル６３が相補型のデータを記憶する強誘電体メモリ
装置の場合は、リファレンスセルを設けなくても、スク
リーニングセル８３のワード線を、スクリーニングワー
ド線ＳＷＬとスクリーニングワード相補線／ＳＷＬとの
２本に分割された構成とすることにより、スクリーニン
グが可能である。Note that, as shown in FIG.
3 is composed of two ferroelectric capacitors, and when the memory cell 63 is a ferroelectric memory device storing complementary data, the word line of the screening cell 83 can be screened without providing a reference cell. Screening is possible by adopting a configuration in which the word line SWL and the screening word complementary line / SWL are divided into two.

【００９２】（第５の実施形態）以下、本発明の第５の
実施形態を図面に基づいて説明する。(Fifth Embodiment) Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings.

【００９３】図１２は本発明の第５の実施形態に係る強
誘電体メモリ装置の回路図である。図１２において、第
３の実施形態における図６に示した同一の構成要素には
同一の符号を付すことにより説明を省略する。本実施形
態においては、図１２に示すように、ビット線ＢＬとビ
ット相補線／ＢＬとに接続され、このビット線対ＢＬ，
／ＢＬを導通状態にするスイッチトランジスタＳＷが設
けられている。スイッチトランジスタＳＷのゲート電極
には該スイッチトランジスタＳＷを制御する制御線であ
るイコライズ線ＥＱが接続されている。FIG. 12 is a circuit diagram of a ferroelectric memory device according to the fifth embodiment of the present invention. In FIG. 12, the same components as those of the third embodiment shown in FIG. In the present embodiment, as shown in FIG. 12, the bit line pair is connected to a bit line BL and a bit complementary line / BL.
A switch transistor SW for making / BL conductive is provided. The equalizing line EQ, which is a control line for controlling the switch transistor SW, is connected to the gate electrode of the switch transistor SW.

【００９４】以下、前記のように構成された強誘電体メ
モリ装置の動作を図面に基づいて説明する。図１３は本
発明の第５の実施形態に係る強誘電体メモリ装置におけ
る通常読み出し時とスクリーニング読み出し時とのビッ
ト線の電位を表わしている。Hereinafter, the operation of the ferroelectric memory device configured as described above will be described with reference to the drawings. FIG. 13 shows the potentials of the bit lines during normal reading and screening reading in the ferroelectric memory device according to the fifth embodiment of the present invention.

【００９５】図１２において、第１のメモリセル６１の
データを読み出す際には、第１のワード線ＷＬ1 及びセ
ルプレート線ＣＰＬを共にハイレベルに遷移させて、ビ
ット線対ＢＬ，／ＢＬに生じる電位差をセンスアンプ９
０で増幅して読み出す。このときのビット線ＢＬの電位
は、第１のメモリセル６１の状態によって、図１３に示
す曲線１で表わされるデータ”１”又は曲線２で表わさ
れるデータ”０”となる。In FIG. 12, when reading data from the first memory cell 61, both the first word line WL1 and the cell plate line CPL are transitioned to the high level, and the data is generated on the bit line pair BL, / BL. Sense amplifier 9
It is amplified and read at 0. At this time, the potential of the bit line BL becomes data “1” represented by the curve 1 shown in FIG. 13 or data “0” represented by the curve 2 depending on the state of the first memory cell 61.

【００９６】まず、通常の読み出し時には、読み出し対
象の第１のメモリセル６１が接続されているビット線Ｂ
Ｌとは逆のビット相補線／ＢＬに接続されている第２の
リファレンスセル７２を用いるため、第２のリファレン
スワード線ＲＷＬ2 を第１のワード線ＷＬ1 と同時にハ
イレベルに遷移させると共に、リファレンスセルプレー
ト線ＲＣＰＬをセルプレート線ＣＰＬと同時にハイレベ
ルに遷移させる。その結果、図１３の通常読み出し曲線
３に示すように、ビット相補線／ＢＬに生じる電位が、
曲線１で表わされるデータ”１”と曲線２で表わされる
データ”０”との間になるように、第２のリファレンス
セル７２のキャパシタ電極の面積が設定されている。こ
のときのイコライズ線ＥＱはロウレベルのままである。First, at the time of normal reading, the bit line B connected to the first memory cell 61 to be read is connected.
Since the second reference cell 72 connected to the bit complementary line / BL opposite to L is used, the second reference word line RWL2 is changed to the high level simultaneously with the first word line WL1, and the reference cell The plate line RCPL is changed to the high level simultaneously with the cell plate line CPL. As a result, as shown in the normal read curve 3 in FIG.
The area of the capacitor electrode of the second reference cell 72 is set so as to be between the data "1" represented by the curve 1 and the data "0" represented by the curve 2. At this time, the equalizing line EQ remains at the low level.

【００９７】次に、スクリーニング読み出し時には、通
常の読み出し動作に加えて、イコライズ線をハイレベル
に遷移させる。その結果、ビット線ＢＬとビット相補線
／ＢＬとが高抵抗で接続されるため、ビット線対ＢＬ，
／ＢＬの互いの電位が接近するので、ビット線ＢＬとビ
ット相補線／ＢＬに生じる電位は図１３に示すように、
第１のメモリセル６１のデータが”１”の場合には曲線
４Ａ又は４Ｂとなり、第１のメモリセル６１のデータ
が”０”の場合には曲線５Ａ又は５Ｂとなる。Next, at the time of the screening read, in addition to the normal read operation, the equalize line is shifted to the high level. As a result, bit line BL and bit complementary line / BL are connected with a high resistance, so that bit line pair BL,
/ BL approach each other, the potentials generated on the bit line BL and the bit complementary line / BL become as shown in FIG.
When the data of the first memory cell 61 is "1", the curve becomes 4A or 4B, and when the data of the first memory cell 61 is "0", the curve becomes 5A or 5B.

【００９８】このように、、ビット線ＢＬとビット相補
線／ＢＬとに生じる電位差が通常の読み出し時に比べて
小さくなるため、メモリセルのデータの期待値を用いる
ことなく第１のメモリセル６１のスクリーニングを行な
えることが分かる。As described above, since the potential difference between the bit line BL and the bit complementary line / BL is smaller than that during normal reading, the first memory cell 61 can be used without using the expected value of the memory cell data. It turns out that screening can be performed.

【００９９】また、従来の装置に比べて素子数が少なく
て済むため、レイアウト面積が小さくなると共に、制御
信号線も少なくなるため、制御が容易になる。Further, since the number of elements can be reduced as compared with the conventional device, the layout area can be reduced, and the number of control signal lines can be reduced, so that control becomes easy.

【０１００】なお、図１４に示すように、メモリセル６
３が２つの強誘電体キャパシタにより構成され、該メモ
リセル６３が相補型のデータを記憶する強誘電体メモリ
装置の場合は、リファレンスセルを設けなくても、スク
リーニングが可能である。Note that, as shown in FIG.
In the case where the memory cell 3 is composed of two ferroelectric capacitors and the memory cell 63 is a ferroelectric memory device storing complementary data, screening can be performed without providing a reference cell.

【０１０１】[0101]

【発明の効果】請求項１の発明に係る強誘電体メモリ装
置の読み出し方法によると、センスアンプが活性化され
るまではセルプレート線とビット線とが同電位に設定さ
れているため、セルプレート線からビット線に対してノ
イズが混入することがない。従って、読み出し時にノイ
ズが発生しないため、強誘電体メモリが保持するデータ
を正確に読み出すことができる。According to the reading method of the ferroelectric memory device according to the first aspect of the present invention, the cell plate line and the bit line are set to the same potential until the sense amplifier is activated. No noise is mixed from the plate line to the bit line. Therefore, since no noise is generated at the time of reading, the data held by the ferroelectric memory can be read accurately.

【０１０２】請求項２の発明に係る強誘電体メモリ装置
の読み出し方法によると、ビット線とセルプレート線と
の同電位は接地電位であるため、該同電位を容易に且つ
確実に得られるので、ノイズが確実に生じなくなる。According to the reading method of the ferroelectric memory device according to the second aspect of the present invention, since the same potential of the bit line and the cell plate line is the ground potential, the same potential can be obtained easily and reliably. , Noise does not occur.

【０１０３】請求項３の発明に係る強誘電体メモリ装置
によると、センスアンプにおいて、少なくとも第１の電
界効果型トランジスタのゲート電極がビット線に接続さ
れ、第２の電界効果型トランジスタのゲート電極がビッ
ト相補線に接続されているため、センスアンプとビット
線対とは高インピーダンスで接続されることになるの
で、読み出し時にセンスアンプを介してビット線対に電
流が流れなくなり、その結果、消費電力が低減すること
になる。According to the ferroelectric memory device of the third aspect, in the sense amplifier, at least the gate electrode of the first field-effect transistor is connected to the bit line, and the gate electrode of the second field-effect transistor is connected. Is connected to the complementary bit line, the sense amplifier and the bit line pair are connected with high impedance, so that no current flows through the bit line pair via the sense amplifier at the time of reading, and as a result, The power will be reduced.

【０１０４】請求項４の発明に係る強誘電体メモリ装置
によると、ビット線及びビット相補線に接続され、該ビ
ット線の電位とビット相補線の電位とを同時に変化させ
るビット線チャージ回路をさらに備えているため、読み
出し動作開始直後で且つセンスアンプを活性化する直前
に、ビット線対をパルス状に一瞬の間ハイレベルに遷移
させると、メモリセルが保持するデータに応じてビット
線とビット相補線との間に微小な電位差が生じる。これ
により、センスアンプが活性化された時には、ビット線
対には既に電位差が発生しているため、センスアンプは
この電位差を増幅して所望のデータを読み出すことがで
きるので、読み出し動作を高速にすることができる。According to the ferroelectric memory device of the present invention, there is further provided a bit line charging circuit connected to the bit line and the bit complementary line and simultaneously changing the potential of the bit line and the potential of the bit complementary line. Therefore, if the bit line pair is made to transition to a high level for a moment immediately after the start of the read operation and immediately before the sense amplifier is activated, the bit line and the bit line are changed according to the data held in the memory cell. A minute potential difference is generated between the complementary lines. As a result, when the sense amplifier is activated, a potential difference has already occurred in the bit line pair, and the sense amplifier can amplify this potential difference and read out desired data. can do.

【０１０５】請求項５の発明に係る強誘電体メモリ装置
によると、センスアンプに接続されたセンスバッファ回
路をさらに備えており、該センスバッファ回路を構成す
る第１のインバータは、その出力端子が前記ビット線に
接続され、その入力端子が第１の電界効果型トランジス
タのドレイン電極に接続されており、また、センスバッ
ファ回路を構成する第２のインバータは、その出力端子
が前記ビット相補線に接続され、その入力端子が第２の
電界効果型トランジスタのドレイン電極に接続されてい
るため、センスアンプの内部ノードの電位差を確実にビ
ット線対に出力することができる。According to the ferroelectric memory device according to the fifth aspect of the present invention, the device further comprises a sense buffer circuit connected to the sense amplifier, and the first inverter constituting the sense buffer circuit has an output terminal. The input terminal is connected to the bit line, the input terminal is connected to the drain electrode of the first field-effect transistor, and the output terminal of the second inverter forming the sense buffer circuit is connected to the bit complementary line. And the input terminal thereof is connected to the drain electrode of the second field-effect transistor, so that the potential difference of the internal node of the sense amplifier can be reliably output to the bit line pair.

【０１０６】請求項６の発明に係る強誘電体メモリ装置
によると、常誘電体よりなるキャパシタの容量は強誘電
体メモリを構成する強誘電体キャパシタの容量とは異な
るため、強誘電体メモリよりなるメモリセルを複数設け
る必要がなく、また、複数の強誘電体キャパシタの容量
を制御する必要もない。従って、スクリーニングセルの
レイアウト面積を縮小できると共に、該スクリーニング
セルが簡素化されるため、スクリーニングセルの制御が
容易になる。According to the ferroelectric memory device of the present invention, the capacitance of the capacitor made of paraelectric is different from the capacitance of the ferroelectric capacitor constituting the ferroelectric memory. There is no need to provide a plurality of memory cells, and it is not necessary to control the capacitance of the plurality of ferroelectric capacitors. Therefore, the layout area of the screening cell can be reduced, and the screening cell is simplified, so that the control of the screening cell is facilitated.

【０１０７】請求項７の発明に係る強誘電体メモリ装置
によると、スクリーニングセルとメモリセルとは同一の
回路構成であるため、スクリーニングセルのレイアウト
面積を確実に縮小できると共に、該スクリーニングセル
の制御も確実に容易になる。According to the ferroelectric memory device of the present invention, since the screening cell and the memory cell have the same circuit configuration, the layout area of the screening cell can be reliably reduced, and the screening cell can be controlled. Will also be easier.

【０１０８】請求項８の発明に係る強誘電体メモリ装置
によると、スクリーニングセルに接続されているセルプ
レート線は接地されているため、制御線の数が確実に減
るので、一層その制御が容易になる。According to the ferroelectric memory device of the present invention, since the cell plate line connected to the screening cell is grounded, the number of control lines is surely reduced, so that the control is further facilitated. become.

【０１０９】請求項９の発明に係る強誘電体メモリ装置
によると、請求項６の発明に係る強誘電体メモリ装置の
効果が得られる上に、高抵抗のイコライズ回路がビット
線対間のインピーダンスを低下させるため、該ビット線
対間の電位差が小さくなるので、メモリセルのデータの
期待値を用いることなくスクリーニングを行なうことが
できる。According to the ferroelectric memory device of the ninth aspect, the effect of the ferroelectric memory device of the sixth aspect can be obtained, and the high-resistance equalizing circuit can reduce the impedance between the bit line pairs. , The potential difference between the bit line pair is reduced, so that screening can be performed without using the expected value of the data in the memory cell.

【図面の簡単な説明】[Brief description of the drawings]

【図１】強誘電体キャパシタのヒステリシス特性を示す
グラフである。FIG. 1 is a graph showing a hysteresis characteristic of a ferroelectric capacitor.

【図２】本発明の第１の実施形態に係る強誘電体メモリ
装置の回路図である。FIG. 2 is a circuit diagram of the ferroelectric memory device according to the first embodiment of the present invention.

【図３】本発明の第１の実施形態に係る強誘電体メモリ
装置の動作を表わすタイミング図である。FIG. 3 is a timing chart illustrating an operation of the ferroelectric memory device according to the first embodiment of the present invention.

【図４】本発明の第２の実施形態に係る強誘電体メモリ
装置の回路図である。FIG. 4 is a circuit diagram of a ferroelectric memory device according to a second embodiment of the present invention.

【図５】本発明の第２の実施形態に係る強誘電体メモリ
装置の動作を表わすタイミング図である。FIG. 5 is a timing chart illustrating an operation of the ferroelectric memory device according to the second embodiment of the present invention.

【図６】本発明の第３の実施形態に係る強誘電体メモリ
装置の回路図である。FIG. 6 is a circuit diagram of a ferroelectric memory device according to a third embodiment of the present invention.

【図７】本発明の第３の実施形態に係る強誘電体メモリ
装置における通常読み出し時とスクリーニング読み出し
時とのビット線の電位を表わすグラフである。FIG. 7 is a graph showing bit line potentials during normal reading and screening reading in a ferroelectric memory device according to a third embodiment of the present invention.

【図８】本発明の第３の実施形態の変形例に係る強誘電
体メモリ装置の回路図である。FIG. 8 is a circuit diagram of a ferroelectric memory device according to a modification of the third embodiment of the present invention.

【図９】本発明の第４の実施形態に係る強誘電体メモリ
装置の回路図である。FIG. 9 is a circuit diagram of a ferroelectric memory device according to a fourth embodiment of the present invention.

【図１０】本発明の第４の実施形態に係る強誘電体メモ
リ装置における通常読み出し時とスクリーニング読み出
し時とのビット線の電位を表わすグラフである。FIG. 10 is a graph showing bit line potentials at the time of normal reading and at the time of screening reading in the ferroelectric memory device according to the fourth embodiment of the present invention.

【図１１】本発明の第４の実施形態の変形例に係る強誘
電体メモリ装置の回路図である。FIG. 11 is a circuit diagram of a ferroelectric memory device according to a modification of the fourth embodiment of the present invention.

【図１２】本発明の第５の実施形態に係る強誘電体メモ
リ装置の回路図である。FIG. 12 is a circuit diagram of a ferroelectric memory device according to a fifth embodiment of the present invention.

【図１３】本発明の第５の実施形態に係る強誘電体メモ
リ装置における通常読み出し時とスクリーニング読み出
し時とのビット線の電位を表わすグラフである。FIG. 13 is a graph showing bit line potentials during normal reading and screening reading in a ferroelectric memory device according to a fifth embodiment of the present invention.

【図１４】本発明の第５の実施形態の変形例に係る強誘
電体メモリ装置の回路図である。FIG. 14 is a circuit diagram of a ferroelectric memory device according to a modification of the fifth embodiment of the present invention.

【図１５】従来の強誘電体メモリ装置のメモリセル及び
周辺回路の回路図である。FIG. 15 is a circuit diagram of a memory cell and peripheral circuits of a conventional ferroelectric memory device.

【図１６】従来の強誘電体メモリ装置の動作を表わすタ
イミング図である。FIG. 16 is a timing chart showing an operation of a conventional ferroelectric memory device.

【図１７】従来の強誘電体メモリセルをスクリーニング
用の回路図でる。FIG. 17 is a circuit diagram for screening a conventional ferroelectric memory cell.

【図１８】従来の強誘電体メモリセルにおけるスクリー
ニングの特性図である。FIG. 18 is a characteristic diagram of screening in a conventional ferroelectric memory cell.

【符号の説明】[Explanation of symbols]

ｐＢＬビット線プリチャージ線ＢＬビット線／ＢＬビット相補線ＷＬワード線ＣＰＬセルプレート線ＳＮストレージノード／ＳＮストレージ相補ノードＳＥセンスアンプイネーブル線／ＳＥセンスアンプイネーブル相補線１１電源端子１２接地端子ｃＢＬビット線チャージ線２０ビット線チャージ回路２１第１のＰチャンネルＭＯＳ型トランジスタ２
１２２第２のＰチャンネルＭＯＳ型トランジスタ２
２３０センスアンプＮ１第１の内部ノードＮ２第２の内部ノード３１第１のＰチャンネルＭＯＳ型トランジスタ３２第１のＮチャンネルＭＯＳ型トランジスタ３３第２のＰチャンネルＭＯＳ型トランジスタ３４第２のＮチャンネルＭＯＳ型トランジスタ３５第３のＰチャンネルＭＯＳ型トランジスタ３６第３のＮチャンネルＭＯＳ型トランジスタ４０センスバッファ回路４１第１のインバータ４１Ｐ第１のＰチャンネルＭＯＳ型トランジスタ４１Ｎ第１のＮチャンネルＭＯＳ型トランジスタ４２第２のインバータ４２Ｐ第２のＰチャンネルＭＯＳ型トランジスタ４２Ｎ第２のＮチャンネルＭＯＳ型トランジスタ４５第３のＰチャンネルＭＯＳ型トランジスタ４６第３のＮチャンネルＭＯＳ型トランジスタ５０メモリセル５１第１のＮチャンネルＭＯＳ型トランジスタ５２第１の強誘電体キャパシタ５３第２の強誘電体キャパシタ５４第２のＮチャンネルＭＯＳ型トランジスタＷＬ1 第１のワード線ＷＬ2 第２のワード線ＲＷＬ1 第１のリファレンスワード線ＲＷＬ2 第２のリファレンスワード線ＲＣＰＬリファレンスセルプレート線ＳＷＬ1 第１のスクリーニングワード線ＳＷＬ2 第２のスクリーニングワード線ＳＣＰＬスクリーニングセルプレート線６１第１のメモリセル６２第２のメモリセル６３メモリセル７１第１のリファレンスセル７２第２のリファレンスセル８１第１のスクリーニングセル８２第２のスクリーニングセル８３スクリーニングセル９０センスアンプＥＱイコライズ線ＳＷスイッチトランジスタ１０１電源端子１０２接地端子１０３第１のスイッチトランジスタ１０４第２のスイッチトランジスタ１０５第３のスイッチトランジスタ２００メモリセル２０１第１のＮチャンネルＭＯＳ型トランジスタ２０２第１の強誘電体キャパシタ２０３第２の強誘電体キャパシタ２０４第２のＮチャンネルＭＯＳ型トランジスタ３００センスアンプ３０１第１のＰチャンネルＭＯＳ型トランジスタ３
０１３０２第１のＮチャンネルＭＯＳ型トランジスタ３０３第２のＰチャンネルＭＯＳ型トランジスタ３０４第２のＮチャンネルＭＯＳ型トランジスタ３０５第３のＰチャンネルＭＯＳ型トランジスタ３０６第３のＮチャンネルＭＯＳ型トランジスタpBL bit line precharge line BL bit line / BL bit complementary line WL word line CPL cell plate line SN storage node / SN storage complementary node SE sense amplifier enable line / SE sense amplifier enable complementary line 11 power supply terminal 12 ground terminal cBL bit line Charge line 20 Bit line charge circuit 21 First P-channel MOS transistor 2
122 Second P-channel MOS transistor 2
2 30 sense amplifier N1 first internal node N2 second internal node 31 first P-channel MOS transistor 32 first N-channel MOS transistor 33 second P-channel MOS transistor 34 second N-channel MOS Type transistor 35 Third P-channel MOS transistor 36 Third N-channel MOS transistor 40 Sense buffer circuit 41 First inverter 41P First P-channel MOS transistor 41N First N-channel MOS transistor 42 Second Inverter 42P Second P-channel MOS transistor 42N Second N-channel MOS transistor 45 Third P-channel MOS transistor 46 Third N-channel MOS transistor 50 Note Cell 51 First N-channel MOS transistor 52 First ferroelectric capacitor 53 Second ferroelectric capacitor 54 Second N-channel MOS transistor WL1 First word line WL2 Second word line RWL1 First Reference word line RWL2 second reference word line RCPL reference cell plate line SWL1 first screening word line SWL2 second screening word line SCPL screening cell plate line 61 first memory cell 62 second memory cell 63 memory cell 71 first reference cell 72 second reference cell 81 first screening cell 82 second screening cell 83 screening cell 90 sense amplifier EQ equalize line SW switch transistor 101 Source terminal 102 Ground terminal 103 First switch transistor 104 Second switch transistor 105 Third switch transistor 200 Memory cell 201 First N-channel MOS transistor 202 First ferroelectric capacitor 203 Second ferroelectric Capacitor 204 Second N-channel MOS transistor 300 Sense amplifier 301 First P-channel MOS transistor 3
01 302 First N-channel MOS transistor 303 Second P-channel MOS transistor 304 Second N-channel MOS transistor 305 Third P-channel MOS transistor 306 Third N-channel MOS transistor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792 ──────────────────────────────────────────────────続き Continued on front page (51) Int.Cl. ⁶ Identification code FI H01L 29/792

Claims

【特許請求の範囲】[Claims]

【請求項１】強誘電体メモリよりなる複数のメモリセ
ルが行列状に設けられてなるメモリセルアレイと、前記
複数のメモリセルに接続されたセルプレート線と、前記
複数のメモリセルのうち前記メモリセルアレイの列方向
に位置するメモリセルに接続されたビット線対と、前記
ビット線対に接続され、該ビット線対の間に生じる電位
差を増幅するセンスアンプとを備えた強誘電体メモリ装
置の読み出し方法であって、読み出し動作時に、前記センスアンプを活性化する前に
前記ビット線対の電位と前記セルプレート線の電位とを
同電位に設定する同電位設定工程と、前記センスアンプを活性化してメモリセルが保持するデ
ータを読み出す読み出し工程とを備えていることを特徴
とする強誘電体メモリ装置の読み出し方法。1. A memory cell array in which a plurality of memory cells made of a ferroelectric memory are provided in a matrix, a cell plate line connected to the plurality of memory cells, and the memory out of the plurality of memory cells. A ferroelectric memory device comprising: a bit line pair connected to a memory cell positioned in a column direction of a cell array; and a sense amplifier connected to the bit line pair and amplifying a potential difference generated between the bit line pair. A read method, wherein during a read operation, the same potential setting step of setting the potential of the bit line pair and the potential of the cell plate line to the same potential before activating the sense amplifier; A reading step of reading data held in the memory cell after being converted.

【請求項２】前記同電位設定工程は、前記ビット線対
の電位と前記セルプレート線の電位とを共に接地電位と
する工程を含むことを特徴とする請求項１に記載の強誘
電体メモリ装置の読み出し方法。2. The ferroelectric memory according to claim 1, wherein the same potential setting step includes a step of setting both the potential of the bit line pair and the potential of the cell plate line to a ground potential. How to read the device.

【請求項３】強誘電体メモリよりなる複数のメモリセ
ルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列
方向に位置するメモリセルにそれぞれ接続されたビット
線及びビット相補線よりなるビット線対と、第１の電界効果型トランジスタ及び第２の電界効果型ト
ランジスタを有し、前記ビット線対の間に生じる電位差
を増幅するセンスアンプとを備え、前記第１の前記電界効果型トランジスタのゲート電極が
前記ビット線に接続され、前記第２の電界効果型トラン
ジスタのゲート電極が前記ビット相補線に接続されてい
ることを特徴とする強誘電体メモリ装置。3. A memory cell array in which a plurality of memory cells made of a ferroelectric memory are provided in a matrix, and each of the plurality of memory cells is connected to a memory cell located in a column direction of the memory cell array. A bit line pair consisting of a bit line and a bit complementary line; and a sense amplifier having a first field-effect transistor and a second field-effect transistor, and amplifying a potential difference generated between the bit line pair, A gate electrode of the first field-effect transistor is connected to the bit line, and a gate electrode of the second field-effect transistor is connected to the bit complementary line. apparatus.

【請求項４】前記ビット線及びビット相補線に接続さ
れ、前記ビット線の電位と前記ビット相補線の電位とを
同時に変化させるビット線チャージ回路をさらに備えて
いることを特徴とする請求項３に記載の強誘電体メモリ
装置。4. The semiconductor device according to claim 3, further comprising a bit line charging circuit connected to the bit line and the bit complementary line, for simultaneously changing a potential of the bit line and a potential of the bit complementary line. 3. The ferroelectric memory device according to 1.

【請求項５】出力端子が前記ビット線に接続され、入
力端子が前記第１の電界効果型トランジスタのドレイン
電極に接続された第１のインバータと、出力端子が前記ビット相補線に接続され、入力端子が前
記第２の電界効果型トランジスタのドレイン電極に接続
された第２のインバータとを有するセンスバッファ回路
をさらに備えていることを特徴とする請求項３又は４に
記載の強誘電体メモリ装置。5. A first inverter having an output terminal connected to the bit line, an input terminal connected to a drain electrode of the first field-effect transistor, and an output terminal connected to the bit complementary line, 5. The ferroelectric memory according to claim 3, further comprising a sense buffer circuit having an input terminal and a second inverter connected to a drain electrode of the second field-effect transistor. apparatus.

【請求項６】強誘電体メモリよりなる複数のメモリセ
ルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列
方向に位置する前記メモリセルにそれぞれ接続されたビ
ット線及びビット相補線よりなるビット線対と、前記ビット線対に接続され、スクリーニング時に前記ビ
ット線対に生じる電位差を変化させるスクリーニングセ
ルとを備え、前記スクリーニングセルは常誘電体よりなるキャパシタ
を有していることを特徴とする強誘電体メモリ装置。6. A memory cell array in which a plurality of memory cells made of a ferroelectric memory are provided in a matrix, and each of the plurality of memory cells is connected to the memory cell located in a column direction of the memory cell array. A bit line pair comprising a bit line and a bit complementary line, and a screening cell connected to the bit line pair and changing a potential difference generated in the bit line pair during screening, wherein the screening cell is a capacitor made of a paraelectric material. A ferroelectric memory device comprising:

【請求項７】前記スクリーニングセルは前記メモリセ
ルと同一の回路構成であることを特徴とする請求項６に
記載の強誘電体メモリ装置。7. The ferroelectric memory device according to claim 6, wherein the screening cell has the same circuit configuration as the memory cell.

【請求項８】前記スクリーニングセルに接続されてい
るセルプレート線は接地されていることを特徴とする請
求項６又は７に記載の強誘電体メモリ装置。8. The ferroelectric memory device according to claim 6, wherein a cell plate line connected to the screening cell is grounded.

【請求項９】強誘電体メモリよりなる複数のメモリセ
ルが行列状に設けられてなるメモリセルアレイと、前記複数のメモリセルのうち前記メモリセルアレイの列
方向に位置する前記メモリセルにそれぞれ接続されたビ
ット線及びビット相補線と、前記ビット線及びビット相補線に接続され、前記ビット
線と前記ビット相補線とを互いに接続する高抵抗のイコ
ライズ回路とを備えていることを特徴とする強誘電体メ
モリ装置。9. A memory cell array in which a plurality of memory cells made of a ferroelectric memory are provided in a matrix, and each of the plurality of memory cells is connected to the memory cell located in a column direction of the memory cell array. And a high-resistance equalizing circuit connected to the bit line and the bit complementary line and connecting the bit line and the bit complementary line to each other. Body memory device.