JPH10209813A - Unbalanced/balanced conversion circuit - Google Patents
Unbalanced/balanced conversion circuitInfo
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- JPH10209813A JPH10209813A JP1142397A JP1142397A JPH10209813A JP H10209813 A JPH10209813 A JP H10209813A JP 1142397 A JP1142397 A JP 1142397A JP 1142397 A JP1142397 A JP 1142397A JP H10209813 A JPH10209813 A JP H10209813A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不平衡−平衡変換
回路、特に直交変調器に用いられる不平衡−平衡変換回
路に関する。The present invention relates to an unbalanced-balanced conversion circuit, and more particularly to an unbalanced-balanced conversion circuit used for a quadrature modulator.
【０００２】[0002]
【従来の技術】図４に、従来の不平衡−平衡変換回路の
例を示す。図４において、不平衡−平衡変換回路１０
は、差動増幅回路の平衡入力端子の一方を高周波的に接
地したもので、不平衡信号入力端子１１、平衡信号出力
端子１２および１３、電源端子１４、バイアス端子１
５、能動素子であるＦＥＴＱ１１、Ｑ１２およびＱ１
３、コンデンサＣ１１、Ｃ１２、Ｃ１３およびＣ１４、
抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５およびＲ
１６で構成される。2. Description of the Related Art FIG. 4 shows an example of a conventional unbalanced-balanced conversion circuit. In FIG. 4, the unbalanced-balanced conversion circuit 10
Is one in which one of the balanced input terminals of the differential amplifier circuit is grounded at a high frequency. The unbalanced signal input terminal 11, the balanced signal output terminals 12 and 13, the power supply terminal 14, and the bias terminal 1
5. FETs Q11, Q12 and Q1 as active elements
3, capacitors C11, C12, C13 and C14,
Resistors R11, R12, R13, R14, R15 and R
16.
【０００３】電源端子１４は、２つに分けられ、それぞ
れ抵抗Ｒ１１およびＲ１２を介してＦＥＴＱ１１および
Ｑ１２の直流電流が流入する第１の端子であるドレイン
に接続され、ＦＥＴＱ１１およびＱ１２の直流電流が流
出する第２の端子であるソースは、ともにＦＥＴＱ１３
のドレインに接続されている。ＦＥＴＱ１３のソースお
よび直流電流を制御する第３の端子であるゲートは、そ
れぞれ抵抗Ｒ１３およびＲ１４を介して接地されてい
る。不平衡信号入力端子１１はコンデンサＣ１１を介し
てＦＥＴＱ１１のゲートに接続され、またバイアス端子
１５も抵抗Ｒ１５を介してＦＥＴＱ１１のゲートに接続
されている。ＦＥＴＱ１１のゲートは抵抗Ｒ１６を介し
てＦＥＴＱ１２のゲートに接続され、ＦＥＴＱ１２のゲ
ートはコンデンサＣ１４を介して接地されている。そし
て、ＦＥＴＱ１１およびＱ１２のドレインは、それぞれ
コンデンサＣ１２およびＣ１３を介して平衡信号出力端
子１２および１３に接続されている。The power supply terminal 14 is divided into two, and is connected to the drain, which is the first terminal into which the DC current of the FETs Q11 and Q12 flows, through the resistors R11 and R12, respectively, and the DC current of the FETs Q11 and Q12 flows out. The source, which is the second terminal, is connected to the FET Q13
Connected to the drain of The source of the FET Q13 and the gate which is the third terminal for controlling the DC current are grounded via the resistors R13 and R14, respectively. The unbalanced signal input terminal 11 is connected to the gate of the FET Q11 via a capacitor C11, and the bias terminal 15 is also connected to the gate of the FET Q11 via a resistor R15. The gate of the FET Q11 is connected to the gate of the FET Q12 via a resistor R16, and the gate of the FET Q12 is grounded via a capacitor C14. The drains of the FETs Q11 and Q12 are connected to balanced signal output terminals 12 and 13 via capacitors C12 and C13, respectively.
【０００４】このように構成された不平衡−平衡変換回
路１０において、ＦＥＴＱ１３と抵抗Ｒ１３、Ｒ１４は
定電流回路を構成している。そのため、ＦＥＴＱ１３を
流れる電流、すなわちＦＥＴＱ１１とＱ１２を流れる電
流の和は一定になる。In the thus-configured unbalanced-balanced conversion circuit 10, the FET Q13 and the resistors R13 and R14 form a constant current circuit. Therefore, the current flowing through the FET Q13, that is, the sum of the currents flowing through the FETs Q11 and Q12 becomes constant.
【０００５】ここで、不平衡信号入力端子１１からコン
デンサＣ１１を介してＦＥＴＱ１１に不平衡信号が入力
されると、不平衡信号の振幅に応じた電流が、電源端子
１４から抵抗Ｒ１１およびＦＥＴＱ１１を通ってＦＥＴ
Ｑ１３に流れ込む。この時、電源端子１４から抵抗Ｒ１
２およびＦＥＴＱ１２を通っても、電流がＦＥＴＱ１３
に流れ込むが、ＦＥＴＱ１３に流れ込む電流の和は一定
なので、抵抗Ｒ１２およびＦＥＴＱ１２に流れる電流
は、抵抗Ｒ１１およびＦＥＴＱ１１に流れる電流が大き
い時には小さく、逆に小さい時には大きい、互いに逆相
の関係になる。この結果、ＦＥＴＱ１１とＱ１２のドレ
インの電圧も互いに逆相の関係になり、それぞれコンデ
ンサＣ１２およびＣ１３を介して平衡信号として平衡信
号出力端子１２および１３に出力される。ここで、平衡
信号出力端子１２から出力される平衡信号は、入力され
た不平衡信号と逆相で、平衡信号出力端子１３から出力
される平衡信号は入力された不平衡信号と同相になる。When an unbalanced signal is input from the unbalanced signal input terminal 11 to the FET Q11 via the capacitor C11, a current corresponding to the amplitude of the unbalanced signal flows from the power supply terminal 14 through the resistor R11 and the FET Q11. Fet
Flow into Q13. At this time, the resistor R1
2 and FET Q12, the current is
However, since the sum of the currents flowing into the FET Q13 is constant, the currents flowing through the resistors R12 and Q12 are small when the currents flowing through the resistors R11 and Q11 are large, and large when the currents flowing through the resistors R11 and Q11 are small. As a result, the voltages at the drains of the FETs Q11 and Q12 also have an opposite phase relationship, and are output to the balanced signal output terminals 12 and 13 as balanced signals via the capacitors C12 and C13, respectively. Here, the balanced signal output from the balanced signal output terminal 12 has a phase opposite to that of the input unbalanced signal, and the balanced signal output from the balanced signal output terminal 13 has the same phase as the input unbalanced signal.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、図４に
示した従来例においては、出力端子１２はＦＥＴＱ１１
のソースとグランドとの間に、ＦＥＴＱ１１のソース端
子からＦＥＴＱ１２やＦＥＴＱ１３側を見たインピーダ
ンスが挿入されたソース接地回路の出力とみなすことが
でき、一方、出力端子１３はＦＥＴＱ１１のソースホロ
ワ回路とＦＥＴＱ１２のゲート接地回路の直接結合回路
の出力とみなすことができる。不平衡信号の周波数が低
い場合は上記の２つの回路の利得は等しくなるため問題
はないが、不平衡信号の周波数が高くなるにつれてＦＥ
ＴＱ１１やＱ１２の内部やその周辺回路の浮遊容量など
の寄生成分の影響が大きくなり、両者の利得が変化し、
その結果、２つの平衡信号出力端子から出力される平衡
信号の位相のバランス（平衡度）が劣化するという問題
がある。これは不平衡−平衡変換回路としては致命的な
問題となる。However, in the conventional example shown in FIG. 4, the output terminal 12 is connected to the FET Q11.
Between the source of the FET Q11 and the FET Q12 or the FET Q13 from the source terminal of the FET Q11. It can be regarded as the output of the direct coupling circuit of the common gate circuit. When the frequency of the unbalanced signal is low, there is no problem because the gains of the two circuits are equal, but as the frequency of the unbalanced signal increases, the FE increases.
The influence of parasitic components such as the stray capacitance of the inside of TQ11 and Q12 and its peripheral circuit increases, and the gain of both changes.
As a result, there is a problem that the phase balance (degree of balance) of the balanced signals output from the two balanced signal output terminals is deteriorated. This is a fatal problem for an unbalanced-balanced conversion circuit.
【０００７】本発明は上記問題点を解決することを目的
とするもので、高い周波数においても平衡信号の平衡度
の劣化の少ない不平衡−平衡変換回路を提供する。SUMMARY OF THE INVENTION An object of the present invention is to provide an unbalanced-balanced conversion circuit in which the balance of a balanced signal is hardly degraded even at a high frequency.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明の不平衡−平衡変換回路は、直流電流が流入
する第１の端子と、前記直流電流が流出する第２の端子
と、前記直流電流を制御する第３の端子を有する能動素
子を使用する不平衡−平衡変換回路において、前記能動
素子の前記第３の端子を入力端子とし、前記第１の端子
と前記第２の端子を平衡出力端子として構成したアクテ
ィブバランと、前記第３の端子を差動入力端子とした２
つの前記能動素子の前記第２の端子と、定電流源として
働く１つの前記能動素子の前記第１の端子を互いに接続
して構成した差動増幅回路からなり、前記アクティブバ
ランの２つの前記平衡出力端子を、前記差動増幅回路の
２つの前記差動入力端子に接続したことを特徴とする。In order to achieve the above object, an unbalanced-balanced conversion circuit according to the present invention comprises a first terminal into which a DC current flows, and a second terminal through which the DC current flows. An unbalanced-balanced conversion circuit using an active element having a third terminal for controlling the direct current, wherein the third terminal of the active element is an input terminal, and the first terminal and the second terminal An active balun having terminals as balanced output terminals, and an active balun having the third terminals as differential input terminals.
A differential amplifier circuit configured by connecting the second terminals of the two active elements and the first terminals of the one active element acting as a constant current source to each other; An output terminal is connected to the two differential input terminals of the differential amplifier circuit.
【０００９】このように構成することにより、本発明の
不平衡−平衡変換回路によれば、高い周波数においても
出力される平衡信号の平衡度を良くすることができる。With this configuration, according to the unbalanced-balanced conversion circuit of the present invention, it is possible to improve the balance of the balanced signal output even at a high frequency.
【００１０】[0010]
【発明の実施の形態】図１に、本発明の不平衡−平衡変
換回路の一実施例を示す。図１において、不平衡−平衡
変換回路１は、不平衡信号入力端子２、平衡信号出力端
子３および４、電源端子５、バイアス端子６、能動素子
であるＦＥＴＱ１、Ｑ２およびＱ３、コンデンサＣ１、
Ｃ２、Ｃ３、Ｃ４およびＣ５、抵抗Ｒ１、Ｒ２、Ｒ３、
Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８およびＲ９で構成され
る。FIG. 1 shows an embodiment of an unbalanced-balanced conversion circuit according to the present invention. In FIG. 1, an unbalanced-balanced conversion circuit 1 includes an unbalanced signal input terminal 2, balanced signal output terminals 3 and 4, a power supply terminal 5, a bias terminal 6, FETs Q1, Q2 and Q3 as active elements, a capacitor C1,
C2, C3, C4 and C5, resistors R1, R2, R3,
It is composed of R4, R5, R6, R7, R8 and R9.
【００１１】電源端子５は３つに分けられ、その１つは
抵抗Ｒ１を介してＦＥＴＱ１の直流電流が流入する第１
の端子であるドレインに接続され、ＦＥＴＱ１の直流電
流が流出する第２の端子であるソースは抵抗Ｒ２を介し
て接地されている。ＦＥＴＱ１の直流電流を制御する第
３の端子であるゲートはコンデンサＣ１を介して不平衡
信号入力端子２に接続され、また抵抗Ｒ３を介して接地
されている。そして、ＦＥＴＱ１のドレインとソース
は、それぞれコンデンサＣ２およびＣ３を介して、ＦＥ
ＴＱ２およびＱ３のゲートに接続されている。The power supply terminal 5 is divided into three, one of which is a first terminal into which a direct current of the FET Q1 flows via a resistor R1.
The source, which is the second terminal from which the direct current of the FET Q1 flows out, is grounded via the resistor R2. The gate, which is the third terminal for controlling the direct current of the FET Q1, is connected to the unbalanced signal input terminal 2 via the capacitor C1, and is grounded via the resistor R3. The drain and source of the FET Q1 are connected to the FE via the capacitors C2 and C3, respectively.
Connected to the gates of TQ2 and Q3.
【００１２】電源端子５を３つに分けた残りの２つは、
それぞれ抵抗Ｒ６およびＲ７を介してＦＥＴＱ２および
Ｑ３のドレインに接続され、ＦＥＴＱ２およびＱ３のソ
ースは、ともにＦＥＴＱ４のドレインに接続されてい
る。ＦＥＴＱ４のソースおよびゲートは、それぞれ抵抗
Ｒ８およびＲ９を介して接地されている。ＦＥＴＱ２お
よびＱ３のゲートは、それぞれ抵抗Ｒ４およびＲ５を介
してバイアス端子６に接続されている。そして、ＦＥＴ
Ｑ２およびＱ３のドレインは、それぞれコンデンサＣ４
およびＣ５を介して平衡信号出力端子３および４に接続
されている。The remaining two power supply terminals 5 divided into three are:
FETs Q2 and Q3 are connected to the drains of FETs Q2 and Q3 via resistors R6 and R7, respectively, and the sources of FETs Q2 and Q3 are both connected to the drain of FET Q4. The source and gate of FET Q4 are grounded via resistors R8 and R9, respectively. The gates of the FETs Q2 and Q3 are connected to the bias terminal 6 via the resistors R4 and R5, respectively. And FET
The drains of Q2 and Q3 are respectively connected to a capacitor C4
And C5 are connected to the balanced signal output terminals 3 and 4.
【００１３】ここで、ＦＥＴＱ１、コンデンサＣ１、Ｃ
２およびＣ３、抵抗Ｒ１、Ｒ２およびＲ３は、１つの能
動素子を使った不平衡−平衡変換回路であるアクティブ
バラン７を構成している。また、ＦＥＴＱ２およびＱ
３、コンデンサＣ２、Ｃ３、Ｃ４およびＣ５、抵抗Ｒ
４、Ｒ５、Ｒ６、Ｒ７、Ｒ８およびＲ９は差動増幅回路
８を構成している。このうち、Ｃ２およびＣ３は両者で
共有している。Here, the FET Q1, the capacitors C1, C
2 and C3, and resistors R1, R2 and R3 constitute an active balun 7 which is an unbalanced-balanced conversion circuit using one active element. FETs Q2 and Q2
3, capacitors C2, C3, C4 and C5, resistor R
4, R5, R6, R7, R8 and R9 constitute a differential amplifier circuit 8. Among them, C2 and C3 are shared by both.
【００１４】このように構成された不平衡−平衡変換回
路１において、ＦＥＴＱ４と抵抗Ｒ８、Ｒ９は定電流回
路を構成している。そのため、ＦＥＴＱ４を流れる電
流、すなわちＦＥＴＱ２とＱ３を流れる電流の和は一定
になる。In the unbalanced-balanced conversion circuit 1 configured as described above, the FET Q4 and the resistors R8 and R9 constitute a constant current circuit. Therefore, the current flowing through the FET Q4, that is, the sum of the currents flowing through the FETs Q2 and Q3 becomes constant.
【００１５】ここで、不平衡信号入力端子２からアクテ
ィブバラン７に不平衡信号が入力されると、不平衡信号
と逆相の信号がコンデンサＣ２を介して差動増幅回路８
のＦＥＴＱ２のゲートに、不平衡信号と同相の信号がコ
ンデンサＣ３を介して差動増幅回路８のＦＥＴＱ３のゲ
ートにそれぞれ入力される。Here, when an unbalanced signal is input from the unbalanced signal input terminal 2 to the active balun 7, a signal having a phase opposite to that of the unbalanced signal is supplied to the differential amplifier circuit 8 via the capacitor C2.
, A signal in phase with the unbalanced signal is input to the gate of the FET Q3 of the differential amplifier circuit 8 via the capacitor C3.
【００１６】差動増幅回路８のＦＥＴＱ２に不平衡信号
と逆相の平衡信号が入力されると、平衡信号の振幅に応
じた電流が、電源端子５から抵抗Ｒ６およびＦＥＴＱ２
を通ってＦＥＴＱ４に流れ込む。また、差動増幅回路８
のＦＥＴＱ３に不平衡信号と同相の平衡信号が入力され
ると、同様に平衡信号の振幅に応じた電流が、電源端子
５から抵抗Ｒ７およびＦＥＴＱ３を通ってＦＥＴＱ４に
流れ込む。When a balanced signal having an opposite phase to the unbalanced signal is input to the FET Q2 of the differential amplifier circuit 8, a current corresponding to the amplitude of the balanced signal is supplied from the power supply terminal 5 to the resistor R6 and the FET Q2.
Through the FET Q4. Also, the differential amplifier circuit 8
When a balanced signal having the same phase as the unbalanced signal is input to the FET Q3, a current corresponding to the amplitude of the balanced signal similarly flows into the FET Q4 from the power supply terminal 5 through the resistor R7 and the FET Q3.
【００１７】このとき、ＦＥＴＱ２とＦＥＴＱ３には互
いに逆相の信号が入力されているので、そこに流れる電
流も交流成分は互いに逆相の関係になり、またともにＦ
ＥＴＱ４で構成される定電流回路に流れ込むので、その
和は常に一定の値になる。この結果、ＦＥＴＱ２とＱ３
のドレインの電圧も互いに逆相の関係になり、それぞれ
コンデンサＣ４およびＣ５を介して平衡信号として平衡
信号出力端子３および４に出力される。ここで、平衡信
号出力端子３から出力される平衡信号は、入力された不
平衡信号と同相で、平衡信号出力端子４から出力される
平衡信号は入力された不平衡信号と逆相となる。At this time, since signals having phases opposite to each other are input to the FETs Q2 and Q3, the current flowing therethrough also has an AC component having a phase relationship opposite to each other.
Since the current flows into the constant current circuit constituted by the ETQ4, the sum always becomes a constant value. As a result, FETs Q2 and Q3
Have the opposite phase relationships to each other, and are output to balanced signal output terminals 3 and 4 as balanced signals via capacitors C4 and C5, respectively. Here, the balanced signal output from the balanced signal output terminal 3 has the same phase as the input unbalanced signal, and the balanced signal output from the balanced signal output terminal 4 has the opposite phase to the input unbalanced signal.
【００１８】このように、差動増幅回路８の２つのＦＥ
ＴＱ２とＱ３は従来例とは異なって同じ動作条件とな
り、しかもそのゲートには常に互いに逆相の信号が入力
される。このため、不平衡信号の周波数が高くなって寄
生成分の影響が大きくなっても、両者のバランスが崩れ
ることなく、安定して不平衡−平衡変換回路として動作
することができる。As described above, the two FEs of the differential amplifier circuit 8
TQ2 and Q3 have the same operating conditions different from the conventional example, and signals having phases opposite to each other are always input to the gates. For this reason, even if the frequency of the unbalanced signal increases and the influence of the parasitic component increases, it is possible to stably operate as an unbalanced-balanced conversion circuit without disturbing the balance between the two.
【００１９】図２および図３に、本発明の不平衡−平衡
変換回路１と従来の不平衡−平衡変換回路１０におけ
る、平衡信号のレベル差と位相差の周波数特性を示す。
図２において、ａはデジタル携帯電話などの使用周波数
である１．５ＧＨｚで動作する従来の不平衡−平衡変換
回路１０の、ｂは同じく本発明の不平衡−平衡変換回路
１の２つの平衡信号のレベル差の周波数特性を示してい
る。また図３において、ｃは従来の不平衡−平衡変換回
路１０の、ｄは本発明の不平衡−平衡変換回路１の２つ
の平衡信号の位相差の周波数特性を示している。FIGS. 2 and 3 show the frequency characteristics of the level difference and the phase difference of the balanced signal in the unbalanced-balanced conversion circuit 1 of the present invention and the conventional unbalanced-balanced conversion circuit 10, respectively.
In FIG. 2, a is a conventional unbalanced-balanced conversion circuit 10 operating at 1.5 GHz, which is the operating frequency of a digital mobile phone, and b is two balanced signals of the unbalanced-balanced conversion circuit 1 of the present invention. 2 shows the frequency characteristic of the level difference. In FIG. 3, c indicates the frequency characteristic of the conventional unbalanced-balanced conversion circuit 10, and d indicates the frequency characteristic of the phase difference between the two balanced signals of the unbalanced-balanced conversion circuit 1 of the present invention.
【００２０】図２および図３から、従来の不平衡−平衡
変換回路１０では使用周波数の２倍の周波数である３Ｇ
Ｈｚで最大の約２ｄＢのレベルのずれが生じているのに
対して、本発明の不平衡−平衡変換回路１ではずれが最
大となる３ＧＨｚでもほとんどレベルはずれていない。
また位相に関しても、従来の不平衡−平衡変換回路１０
ではずれが最大となる約１．７ＧＨｚで約４度のずれが
生じているのに対して、本発明の不平衡−平衡変換回路
１では、同じ１．７ＧＨｚではほとんどずれはなく、ず
れが最大となる３ＧＨｚでも約３度程度のずれに収まっ
ていることが分かる。2 and 3, the conventional unbalanced-balanced conversion circuit 10 has a frequency of 3G which is twice the operating frequency.
While the maximum level shift of about 2 dB occurs at Hz, the level does not deviate even at 3 GHz where the shift is maximum in the unbalanced-balanced conversion circuit 1 of the present invention.
Also, regarding the phase, the conventional unbalanced-balanced conversion circuit 10
In the unbalanced-balanced conversion circuit 1 of the present invention, there is almost no shift at the same 1.7 GHz, and the shift is the largest. It can be seen that the deviation is about 3 degrees even at 3 GHz.
【００２１】なお、以上の説明においては能動素子とし
てＦＥＴを用いたが、これは真空管やバイポーラトラン
ジスタなどの別の能動素子を用いても同様の作用・効果
が得られる。In the above description, an FET is used as an active element, but the same operation and effect can be obtained by using another active element such as a vacuum tube or a bipolar transistor.
【００２２】[0022]
【発明の効果】本発明の不平衡−平衡変換回路によれ
ば、アクティブバランと差動増幅回路を組み合わせ、ア
クティブバランの２つの平衡信号を、差動増幅回路の差
動入力とすることにより、高い周波数においても平衡信
号の平衡度の劣化が少ない不平衡−平衡変換回路を構成
することができる。According to the unbalanced-balanced conversion circuit of the present invention, an active balun and a differential amplifier circuit are combined, and two balanced signals of the active balun are used as differential inputs of the differential amplifier circuit. Even at a high frequency, an unbalanced-balanced conversion circuit with little deterioration of the balance of the balanced signal can be configured.
【図１】本発明の不平衡−平衡変換回路の一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing one embodiment of an unbalanced-balanced conversion circuit according to the present invention.
【図２】図１の実施例と図４の従来例における、不平衡
−平衡変換回路の平衡信号のレベル差を示す図である。2 is a diagram showing a level difference of a balanced signal of an unbalanced-balanced conversion circuit in the embodiment of FIG. 1 and the conventional example of FIG. 4;
【図３】図１の実施例と図４の従来例における、不平衡
−平衡変換回路の平衡信号の位相差を示す図である。FIG. 3 is a diagram showing a phase difference between balanced signals of an unbalanced-balanced conversion circuit in the embodiment of FIG. 1 and the conventional example of FIG. 4;
【図４】従来の不平衡−平衡変換回路の例を示す回路図
である。FIG. 4 is a circuit diagram showing an example of a conventional unbalanced-balanced conversion circuit.
１…不平衡−平衡変換回路 ２…不平衡信号入力端子 ３、４…平衡信号出力端子 ５…電源端子 ６…バイアス端子 ７…アクティブバラン ８…差動増幅回路 Ｑ１、Ｑ２、Ｑ３、Ｑ４…ＦＥＴ Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５…コンデンサ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ
９…抵抗DESCRIPTION OF SYMBOLS 1 ... Unbalanced-balanced conversion circuit 2 ... Unbalanced signal input terminal 3, 4 ... Balanced signal output terminal 5 ... Power supply terminal 6 ... Bias terminal 7 ... Active balun 8 ... Differential amplifier circuit Q1, Q2, Q3, Q4 ... FET C1, C2, C3, C4, C5 ... capacitors R1, R2, R3, R4, R5, R6, R7, R8, R
9 ... resistance
Claims (1)
直流電流が流出する第２の端子と、前記直流電流を制御
する第３の端子を有する能動素子を使用する不平衡−平
衡変換回路において、 前記能動素子の前記第３の端子を入力端子とし、前記第
１の端子と前記第２の端子を平衡出力端子として構成し
たアクティブバランと、 前記第３の端子を差動入力端子とした２つの前記能動素
子の前記第２の端子と、定電流源として働く１つの前記
能動素子の前記第１の端子を互いに接続して構成した差
動増幅回路からなり、 前記アクティブバランの２つの前記平衡出力端子を、前
記差動増幅回路の２つの前記差動入力端子に接続したこ
とを特徴とする不平衡−平衡変換回路。1. An unbalanced-balanced conversion using an active element having a first terminal into which a direct current flows, a second terminal through which the direct current flows, and a third terminal for controlling the direct current. In the circuit, an active balun having the third terminal of the active element as an input terminal, the first terminal and the second terminal configured as balanced output terminals, and the third terminal as a differential input terminal And a differential amplifier circuit configured by connecting the second terminals of the two active elements to each other and the first terminal of one of the active elements serving as a constant current source. An unbalanced-balanced conversion circuit, wherein the balanced output terminal is connected to two differential input terminals of the differential amplifier circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142397A JPH10209813A (en) | 1997-01-24 | 1997-01-24 | Unbalanced/balanced conversion circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1142397A JPH10209813A (en) | 1997-01-24 | 1997-01-24 | Unbalanced/balanced conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209813A true JPH10209813A (en) | 1998-08-07 |
Family
ID=11777661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP1142397A Pending JPH10209813A (en) | 1997-01-24 | 1997-01-24 | Unbalanced/balanced conversion circuit |
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- 1997-01-24 JP JP1142397A patent/JPH10209813A/en active Pending
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