JPH1020959A - 低消費電力マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッサ内部の各機能ブロックの
動作及び停止をパイプライン制御によりダイナミックに
制御して、マイクロプロセッサの動作に必要な機能ブロ
ックのみを動作させ、低消費電力化を図る。 【解決手段】 パイプライン制御により動作するマイク
ロプロセッサの命令セットを構成する各命令コードの内
部に電力制御フラグＬＰ(1:0) を設ける。この電力制御
フラグＬＰ(1:0) はデコーダ３０１により解読され、３
個のパイプラインレジスタ３０２、３０３、３０４によ
り、各々、実行ステージのパイプライン制御信号ＬＰ＿
Ｅ、メモリステージのパイプライン制御信号ＬＰ＿Ｍ、
及び格納ステージのパイプライン制御信号ＬＰ＿Ｗが生
成される。これ等のパイプライン制御信号は、各々、マ
イクロプロセッサ内の図示しない演算実行部、メモリ、
及び汎用レジスタに出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低消費電力マイク
ロプロセッサ、特に、内部の複数の機能ブロックのうち
動作に関与する機能ブロックのみを動作させて、低消費
電力を図るものの改良に関する。

【０００２】

【従来の技術】従来、低消費電力プロセッサとして、例
えば特開平４ー１２７２１０号公報に開示されるよう
に、命令プログラムのコードをデコードして、動作に関
与する回路ブロックを判別し、この動作に関与する回路
ブロックのみに対してクロック信号の供給を行うことに
より、低消費電力化を可能にしたものが知られている。

【０００３】

【発明が解決しようとする課題】前記従来の低消費電力
プロセッサでは、プロセッサの命令セットを構成する各
命令コード毎に、パイプライン制御の各々のステージに
対応する回路ブロックの動作と停止とを、パイプライン
制御によりダイナミックに制御して、消費電力を低減す
ることが要求される。

【０００４】本発明の目的は、各命令コード毎に、各々
のパイプラインステージに対応する機能ブロックの動作
と停止とを指令制御できる構成を採用して、前記要求に
応えることにある。

【０００５】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、各々の命令コードの内部に、機能ブロ
ックの動作及び停止を制御するための情報として電力制
御フラグを設け、この電力制御フラグを解読して、その
解読信号により、マイクロプロセッサ内部の機能ブロッ
クの動作及び停止をダイナミックに制御するように構成
する。

【０００６】すなわち、請求項１記載の発明の低消費電
力マイクロプロセッサは、複数の命令コードから構成さ
れる命令セットを有し、前記各命令コードは、マイクロ
プロセッサ内部の各機能ブロックの動作及び停止を制御
するための情報としての電力制御フラグと、命令処理操
作を指定するためのオペコードと、オペランド等を指定
するための拡張部とから構成されることを特徴とする。

【０００７】また、請求項２記載の発明は、前記請求項
１記載の低消費電力マイクロプロセッサにおいて、マイ
クロプロセッサはパイプライン制御により動作し、命令
コード内の電力制御フラグを解読するデコーダと、前記
デコーダの解読結果を受け、各パイプラインステージに
対応するパイプライン制御信号としての複数の電力制御
フラグ解読信号を生成する複数個のパイプラインレジス
タとを備え、前記各パイプラインレジスタの電力制御フ
ラグ解読信号により、マイクロプロセッサ内部の各機能
ブロックの動作及び停止を制御することを特徴とする。

【０００８】更に、請求項３記載の発明は、前記請求項
２記載の低消費電力マイクロプロセッサにおいて、パイ
プライン制御のステージ段数は、命令フェッチ、デコー
ド、実行、メモリ及び格納の５ステージであり、複数個
のパイプラインレジスタは、前記実行ステージを示す電
力制御フラグ解読信号を生成するパイプラインレジスタ
と、前記メモリステージを示す電力制御フラグ解読信号
を生成するパイプラインレジスタと、前記格納ステージ
を示す電力制御フラグ解読信号を生成するパイプライン
レジスタとから成ることを特徴とする。

【０００９】加えて、請求項４記載の発明は、前記請求
項２又は請求項３記載の低消費電力マイクロプロセッサ
において、マイクロプロセッサ内部の機能ブロックとし
て、プログラム等を格納する命令メモリと、データ等を
格納するデータメモリと、プログラムを実行するために
前記命令メモリから命令を取り出す命令フェッチ部と、
前記電力制御フラグを解読するデコーダ及び電力制御フ
ラグ解読信号を生成する複数個のパイプラインレジスタ
を含み、前記命令フェッチ部から発行された命令コード
を解読する命令デコーダと、アドレス計算及び算術論理
演算等を行なう演算実行部と、演算実行結果及び前記デ
ータメモリからロードされたデータを格納する汎用レジ
スタと、タイマ・カウンタ、シリアルインターフェー
ス、割り込み制御回路等の周辺回路と、内部バスコント
ローラ及び外部バスコントローラとを有し、前記命令デ
コーダからの実行ステージを示す電力制御フラグ解読信
号は前記演算実行部に出力され、前記命令デコーダから
のメモリステージを示す電力制御フラグ解読信号は前記
命令メモリ、前記データメモリ、前記周辺回路並びに前
記内部バスコントローラ及び外部バスコントローラに各
々出力され、前記命令デコーダからの格納ステージを示
す前記電力制御フラグ解読信号は前記汎用レジスタに出
力され、各命令コード毎のパイプライン制御に従い、マ
イクロプロセッサ内部の各機能ブロックの動作及び停止
を制御することを特徴とする。

【００１０】以上の構成により、本発明では、マイクロ
プロセッサ内部の各機能ブロックの動作及び停止がパイ
プライン制御によりダイナミックに制御されて、マイク
ロプロセッサの動作に必要な機能ブロックのみが動作す
るので、消費電力を低減することができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図１ないし図５に基いて説明する。

【００１２】図１は、パイプライン制御により動作する
マイクロプロセッサにおいて、命令セットを構成する１
つの命令コードを示す。この命令コードは、先頭から順
に、電力制御フラグ１０１、オペコード１０２、及び拡
張部１０３から構成される。前記電力制御フラグ１０１
は、マイクロプロセッサ内部の各機能ブロックの動作及
び停止を制御するための情報を符号化したものである。
また、前記オペコード１０２は、命令処理操作を指定す
るものであり、前記拡張部１０３は、オペランド等を指
定するためのものである。前記電力制御フラグ１０１
は、オペコード１０２毎にマイクロプロセッサの各命令
に対応して機能ブロックの動作及び停止を制御して低電
力化を図る（以下、電力制御という）ためのフラグであ
って、命令コード内部のフラグ情報として割り当てられ
る。

【００１３】尚、電力制御フラグ１０１は、フラグ情報
として、命令コード内部の任意のビット幅を備えること
が可能であり、例えば、細かい電力制御を行なう場合に
は、多数のビット幅の電力制御フラグ情報を割り当てる
ことができる。

【００１４】また、図１では、電力制御フラグ１０１の
位置は、命令コードの先頭である場合を示しているが、
オペコード１０２と拡張部１０３との間、又は命令コー
ドの後部に位置させることもできる。従って、命令コー
ドのビット位置を任意に選択できるので、命令デコーダ
（後述）の制御論理の設計自由度を増すことが可能であ
る。

【００１５】図２は電力制御信号生成回路の内部構成を
示し、この電力制御信号生成回路は、マイクロプロセッ
サの命令コード毎に符号化されて割り当てられた前記電
力制御フラグ１０１を解読して、各パイプラインステー
ジに対応する機能ブロックの動作及び停止を制御するた
めの電力制御フラグ解読信号を生成する。

【００１６】尚、本実施の形態では、電力制御フラグ１
０１のビット幅を２ビットとし、マイクロプロセッサの
パイプライン制御のステージ段数を５段（命令フェッ
チ、デコード、実行、メモリ、格納の各ステージ）とし
た場合を考える。

【００１７】図２において、デコーダ３０１は、電力制
御フラグＬＰ(1:0) （前記図１の電力制御フラグ１０
１）を解読する。このデコーダ３０１の制御論理は、前
記電力制御フラグＬＰ(1:0) を解読した電力制御フラグ
解読信号ＬＰ＿Ｅ、ＬＰ＿Ｍ、ＬＰ＿Ｗを生成する論理
である。また、３０２、３０３、３０４は、各々、前記
電力制御フラグ解読信号ＬＰ＿Ｅ、ＬＰ＿Ｍ、ＬＰ＿Ｗ
を生成するためのパイプラインレジスタである。パイプ
ラインレジスタ３０２は、電力制御フラグ解読信号ＬＰ
＿Ｅを、実行ステージを示すパイプライン制御信号とし
て生成し、パイプラインレジスタ３０３は、電力制御フ
ラグ解読信号ＬＰ＿Ｍを、メモリステージを示すパイプ
ライン制御信号として生成し、パイプラインレジスタ３
０４は、電力制御フラグ解読信号ＬＰ＿Ｗを、格納ステ
ージを示すパイプライン制御信号として生成する。

【００１８】図３は、デコーダ３０１の制御論理に関す
る真理値表である。符号化されて命令コードに割り当て
られた電力制御フラグＬＰ(1:0) は、マイクロプロセッ
サの電力制御を行なうための電力制御フラグ解読信号Ｌ
Ｐ＿Ｅ、ＬＰ＿Ｍ、ＬＰ＿Ｗの論理がコード化されてい
る。電力制御フラグ解読信号ＬＰ＿Ｅが「１」の場合
は、実行ステージを担当するマイクロプロセッサの機能
ブロックを動作させ、この解読信号ＬＰ＿Ｅが「０」の
場合は、停止させる。同様に、電力制御フラグ解読信号
ＬＰ＿Ｍが「１」の場合は、メモリステージを担当する
マイクロプロセッサの機能ブロックを動作させ、この解
読信号ＬＰ＿Ｍが「０」の場合は、停止させる。電力制
御フラグ解読信号ＬＰ＿Ｗが「１」の場合は、格納ステ
ージを担当するマイクロプロセッサの機能ブロックを動
作させ、この解読信号ＬＰ＿Ｗが「０」の場合は、停止
させる。一例として、メモリステージの動作を伴わない
命令コードの場合は、電力制御フラグＬＰ(1:0) が「１
０」の場合に対応し、ＬＰ＿Ｅ＝１、ＬＰ＿Ｍ＝０、Ｌ
Ｐ＿Ｗ＝１となる。従って、メモリステージを担当する
マイクロプロセッサの機能ブロックを停止させることが
できる。

【００１９】マイクロプロセッサの機能ブロック毎の電
力制御には、各機能ブロック毎に電源供給を制御する方
法と、各機能ブロック毎にクロック信号の供給を制御す
る方法がある。

【００２０】図４は、本実施の形態の低消費電力マイク
ロプロセッサのシステム構成図を示す。同図において、
命令メモリ２０６は、プログラム等を格納するための記
憶装置であって、ＲＯＭ又はＲＡＭで構成され、このＲ
ＯＭはマスクＲＯＭやプログラマブルＲＯＭ等を実装
し、ＲＡＭはＳＲＡＭやＤＲＡＭ等を実装し、又は連想
メモリであるキャッシュメモリを実装して構成される。
データメモリ２０７は、データ等を格納するための記憶
装置であって、ＲＡＭで構成され、このＲＡＭはＳＲＡ
ＭやＤＲＡＭ等を実装し、又は連想メモリであるキャッ
シュメモリを実装して構成される。命令フェッチ部２０
３は、プログラムを実行するために前記命令メモリ２０
６から命令を取り出す。

【００２１】また、同図において、命令デコーダ２０１
は、電力制御フラグ解読信号を生成するための前記図２
に示したデコーダ３０１及びパイプラインレジスタ３０
２〜３０４を含んだ電力制御信号生成回路を有し、前記
命令フェッチ部２０３から発行された命令コードを解読
する。演算実行部２０２は、アドレス計算、算術論理演
算等を行なう。汎用レジスタ２０４は、演算実行結果、
データメモリ２０７からロードされたデータを格納し、
演算実行に必要なデータ、データメモリ２０７にストア
するためのデータを読み出す。周辺回路２０８は、タイ
マ・カウンタ、シリアルインターフェース、割り込み制
御回路等より成る。内部バスコントローラ２０５は、命
令フェッチ時、演算実行時及びロード／ストア時のデー
タ転送を制御する。外部バスコントローラ２０９は、チ
ップ内部のメモリ又はレジスタとチップ外部のメモリ又
はレジスタとの間のデータ転送を制御する。

【００２２】前記命令デコーダ２０１において、実行ス
テージを示す前記電力制御フラグ解読信号ＬＰ＿Ｅはパ
イプラインレジスタ３０２から前記演算実行部２０２に
出力され、メモリステージを示す前記電力制御フラグ解
読信号ＬＰ＿Ｍはパイプラインレジスタ３０３から前記
命令メモリ２０６、前記データメモリ２０７、前記周辺
回路２０８、前記内部及び外部のバスコントローラ２０
５、２０９に各々出力され、格納ステージを示す前記電
力制御フラグ解読信号ＬＰ＿Ｗはパイプラインレジスタ
３０４から前記汎用レジスタ２０４に出力されて、各命
令毎のパイプライン制御に従ってマイクロプロセッサ内
部の機能ブロックの動作及び停止を制御する。

【００２３】図５は、前記図４に示した低消費電力マイ
クロプロセッサのパイプライン制御のタイミング図を示
す。同図では、以上の説明と同様に、マイクロプロセッ
サのパイプライン制御のステージ段数は５段（命令フェ
ッチ、デコード、実行、メモリ、及び格納の５ステー
ジ）として説明する。

【００２４】同図において、ＣＫは、マイクロプロセッ
サの動作を同期化させるためのシステムクロックであ
る。ＩＦは、命令フェッチステージを示す信号であり、
命令メモリ２０６からフェッチする命令コード、制御信
号等を示す。ＤＥＣは、デコードステージを示す信号で
あって、命令フェッチ部２０３から発行された命令コー
ドを解読した制御信号等を示す。ＥＸＥは、実行ステー
ジを示す信号であって、演算実行に関するアドレス、デ
ータ及び制御信号等を示す。ＭＥＭは、メモリステージ
を示す信号であって、データメモリ２０７にアクセスす
るアドレス、データ及び制御信号等を示す。ＷＢは、格
納ステージを示す信号であって、演算実行結果、データ
メモリ２０７からロードされたデータ及び制御信号等を
示す。電力制御フラグＬＰ(1:0) は、命令コード内に含
まれる図１に示した電力制御フラグを示す。ＬＰ＿Ｅ
は、電力制御フラグＬＰ(1:0) を解読した電力制御フラ
グ解読信号であって、実行ステージのパイプライン制御
信号を示し、ＬＰ＿Ｍは、同様に解読したメモリステー
ジのパイプライン制御信号を示し、ＬＰ＿Ｗは、格納ス
テージのパイプライン制御信号を示す。

【００２５】図５のパイプライン制御のタイミング図で
は、時系列に従った３つの命令コードＮ−１、Ｎ、Ｎ＋
１のパイプライン制御の動作を示している。先ず、命令
コードＮに着目して説明する。この命令コードＮはメモ
リステージの動作を伴わない命令であって、図３の電力
制御フラグＬＰ(1:0) が「１０」の場合に対応し、ＬＰ
＿Ｅ＝１でＯＮ、ＬＰ＿Ｍ＝０でＯＦＦ、ＬＰ＿Ｗ＝１
でＯＮとなる。従って、メモリステージを担当するマイ
クロプロセッサの機能ブロックを停止させることができ
る。他の２つの命令コードＮ−１、Ｎ＋１の場合も、電
力制御フラグ解読信号ＬＰ＿Ｅ＝１の場合は、実行ステ
ージを担当するマイクロプロセッサの機能ブロックを動
作させ、ＬＰ＿Ｅ＝０の場合は、停止させる。同様に、
電力制御フラグ解読信号ＬＰ＿Ｍ＝１の場合は、メモリ
ステージを担当するマイクロプロセッサの機能ブロック
を動作させ、ＬＰ＿Ｍ＝０の場合は、停止させる。電力
制御フラグ解読信号ＬＰ＿Ｗ＝１の場合は、格納ステー
ジを担当するマイクロプロセッサの機能ブロックを動作
させ、ＬＰ＿Ｗ＝０の場合は、停止させる。

【００２６】次に、本実施の形態の効果を説明する。マ
イクロプロセッサを機能ブロック毎に電力制御して低消
費電力化を図る方法には、機能ブロック毎に電源供給を
停止する方法と、機能ブロック毎にクロック信号の供給
を停止する方法とがある。命令セットの各命令コードの
使用頻度が同一であり且つ各パイプラインステージに属
する機能ブロックの消費電力が同一であると仮定した場
合に、図３の実行ステージを示す電力制御フラグ解読信
号ＬＰ＿Ｅの論理「０」の全体に対する割合より、マイ
クロプロセッサの機能ブロックを停止させる割合は２５
％であり、従って２５％の低消費電力化が可能である。
同様に、メモリステージを示す電力制御フラグ解読信号
ＬＰ＿Ｍの論理「０」の全体に対する割合より、マイク
ロプロセッサの機能ブロックを停止させる割合は２５％
であり、従って２５％の低消費電力化が可能である。同
様に、格納ステージを示す電力制御フラグ解読信号ＬＰ
＿Ｗの論理「０」の全体に対する割合より、マイクロプ
ロセッサの機能ブロックを停止させる割合は５０％であ
り、５０％の低消費電力化が可能である。一方、命令フ
ェッチステージ及びデコードステージの２ステージで
は、マイクロプロセッサの機能ブロックを停止させな
い。従って、パイプラインステージに対応するマイクロ
プロセッサの機能ブロックを停止させる割合は、平均す
ると、２０％となり、２０％の低消費電力化が期待でき
る。

【００２７】尚、以上の説明では、電力制御フラグＬＰ
(1:0) を２ビットとし、マイクロプロセッサのパイプラ
イン制御のステージ段数を５段（命令フェッチ、デコー
ド、実行、メモリ及び格納の５ステージ）として説明し
たが、本発明はこれに限定されない。例えば、マイクロ
プロセッサの高性能化に対応して高速処理を行なうよう
にパイプライン制御のステージ段数を増加させる場合に
は、命令コードに含まれる電力制御フラグのビット数を
増加させると共に、パイプライン制御のステージ段数に
対応して、電力制御フラグ解読信号生成用のパイプライ
ンレジスタを増加させれば、細かな消費電力制御を行な
うことができる。

【００２８】また、前記実施の形態では、パイプライン
制御により動作するマイクロプロセッサを例に挙げて説
明したが、パイプライン制御によらないマイクロプロセ
ッサに対して図１に示す命令コードを用いた場合であっ
ても、同様に、低消費電力化を図ることができるという
本発明の効果が得られるのは勿論である。

【００２９】

【発明の効果】以上説明したように、本発明の低消費電
力マイクロプロセッサによれば、マイクロプロセッサ内
部の各機能ブロックの動作及び停止を制御するための情
報として、命令コード内に電力制御フラグを設け、この
電力制御フラグを解読して、各機能ブロックの動作及び
停止を制御したので、マイクロプロセッサの動作に必要
な機能ブロックのみを動作させて、低消費電力化を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である低消費電力マイク
ロプロセッサの命令コードを示す図である。

【図２】本発明の一実施の形態である低消費電力マイク
ロプロセッサの電力制御信号生成回路を示す図である。

【図３】本発明の一実施の形態である低消費電力マイク
ロプロセッサのデコーダの真理値表を示す図である。

【図４】本発明の一実施の形態である低消費電力マイク
ロプロセッサのシステム構成を示す図である。

【図５】本発明の一実施の形態である低消費電力マイク
ロプロセッサのパイプライン制御動作のタイミングを示
す図である。

【符号の説明】

１０１ 電力制御フラグ １０２ オペコード １０３ 拡張部 ２０１ 命令デコーダ ２０２ 演算実行部 ２０３ 命令フェッチ部 ２０４ 汎用レジスタ ２０５ 内部バスコントローラ ２０６ 命令メモリ ２０７ データメモリ ２０８ 周辺回路 ２０９ 外部バスコントローラ ３０１ デコーダ ３０２、３０３、３０４ パイプラインレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の命令コードから構成される命令セ
   ットを有し、 前記各命令コードは、 マイクロプロセッサ内部の各機能ブロックの動作及び停
   止を制御するための情報としての電力制御フラグと、 命令処理操作を指定するためのオペコードと、 オペランド等を指定するための拡張部とから構成される
   ことを特徴とする低消費電力マイクロプロセッサ。
2. 【請求項２】 マイクロプロセッサはパイプライン制御
   により動作し、 命令コード内の電力制御フラグを解読するデコーダと、 前記デコーダの解読結果を受け、各パイプラインステー
   ジに対応するパイプライン制御信号としての複数の電力
   制御フラグ解読信号を生成する複数個のパイプラインレ
   ジスタとを備え、 前記各パイプラインレジスタの電力制御フラグ解読信号
   により、マイクロプロセッサ内部の各機能ブロックの動
   作及び停止を制御することを特徴とする請求項１記載の
   低消費電力マイクロプロセッサ。
3. 【請求項３】 パイプライン制御のステージ段数は、命
   令フェッチ、デコード、実行、メモリ及び格納の５ステ
   ージであり、 複数個のパイプラインレジスタは、前記実行ステージを
   示す電力制御フラグ解読信号を生成するパイプラインレ
   ジスタと、前記メモリステージを示す電力制御フラグ解
   読信号を生成するパイプラインレジスタと、前記格納ス
   テージを示す電力制御フラグ解読信号を生成するパイプ
   ラインレジスタとから成ることを特徴とする請求項２記
   載の低消費電力マイクロプロセッサ。
4. 【請求項４】 マイクロプロセッサ内部の機能ブロック
   として、 プログラム等を格納する命令メモリと、 データ等を格納するデータメモリと、 プログラムを実行するために前記命令メモリから命令を
   取り出す命令フェッチ部と、 前記電力制御フラグを解読するデコーダ及び電力制御フ
   ラグ解読信号を生成する複数個のパイプラインレジスタ
   を含み、前記命令フェッチ部から発行された命令コード
   を解読する命令デコーダと、 アドレス計算及び算術論理演算等を行なう演算実行部
   と、 演算実行結果及び前記データメモリからロードされたデ
   ータを格納する汎用レジスタと、 タイマ・カウンタ、シリアルインターフェース、割り込
   み制御回路等の周辺回路と、 内部バスコントローラ及び外部バスコントローラとを有
   し、 前記命令デコーダからの実行ステージを示す電力制御フ
   ラグ解読信号は前記演算実行部に出力され、 前記命令デコーダからのメモリステージを示す電力制御
   フラグ解読信号は前記命令メモリ、前記データメモリ、
   前記周辺回路並びに前記内部バスコントローラ及び外部
   バスコントローラに各々出力され、 前記命令デコーダからの格納ステージを示す前記電力制
   御フラグ解読信号は前記汎用レジスタに出力され、 各命令コード毎のパイプライン制御に従い、マイクロプ
   ロセッサ内部の各機能ブロックの動作及び停止を制御す
   ることを特徴とする請求項２又は請求項３記載の低消費
   電力マイクロプロセッサ。