JPH1020959A - 低消費電力マイクロプロセッサ - Google Patents
低消費電力マイクロプロセッサInfo
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- JPH1020959A JPH1020959A JP8170917A JP17091796A JPH1020959A JP H1020959 A JPH1020959 A JP H1020959A JP 8170917 A JP8170917 A JP 8170917A JP 17091796 A JP17091796 A JP 17091796A JP H1020959 A JPH1020959 A JP H1020959A
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- 230000002093 peripheral effect Effects 0.000 claims description 7
- 230000006870 function Effects 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】
【課題】 マイクロプロセッサ内部の各機能ブロックの
動作及び停止をパイプライン制御によりダイナミックに
制御して、マイクロプロセッサの動作に必要な機能ブロ
ックのみを動作させ、低消費電力化を図る。 【解決手段】 パイプライン制御により動作するマイク
ロプロセッサの命令セットを構成する各命令コードの内
部に電力制御フラグLP(1:0) を設ける。この電力制御
フラグLP(1:0) はデコーダ301により解読され、3
個のパイプラインレジスタ302、303、304によ
り、各々、実行ステージのパイプライン制御信号LP_
E、メモリステージのパイプライン制御信号LP_M、
及び格納ステージのパイプライン制御信号LP_Wが生
成される。これ等のパイプライン制御信号は、各々、マ
イクロプロセッサ内の図示しない演算実行部、メモリ、
及び汎用レジスタに出力される。
動作及び停止をパイプライン制御によりダイナミックに
制御して、マイクロプロセッサの動作に必要な機能ブロ
ックのみを動作させ、低消費電力化を図る。 【解決手段】 パイプライン制御により動作するマイク
ロプロセッサの命令セットを構成する各命令コードの内
部に電力制御フラグLP(1:0) を設ける。この電力制御
フラグLP(1:0) はデコーダ301により解読され、3
個のパイプラインレジスタ302、303、304によ
り、各々、実行ステージのパイプライン制御信号LP_
E、メモリステージのパイプライン制御信号LP_M、
及び格納ステージのパイプライン制御信号LP_Wが生
成される。これ等のパイプライン制御信号は、各々、マ
イクロプロセッサ内の図示しない演算実行部、メモリ、
及び汎用レジスタに出力される。
Description
【0001】
【発明の属する技術分野】本発明は、低消費電力マイク
ロプロセッサ、特に、内部の複数の機能ブロックのうち
動作に関与する機能ブロックのみを動作させて、低消費
電力を図るものの改良に関する。
ロプロセッサ、特に、内部の複数の機能ブロックのうち
動作に関与する機能ブロックのみを動作させて、低消費
電力を図るものの改良に関する。
【0002】
【従来の技術】従来、低消費電力プロセッサとして、例
えば特開平4ー127210号公報に開示されるよう
に、命令プログラムのコードをデコードして、動作に関
与する回路ブロックを判別し、この動作に関与する回路
ブロックのみに対してクロック信号の供給を行うことに
より、低消費電力化を可能にしたものが知られている。
えば特開平4ー127210号公報に開示されるよう
に、命令プログラムのコードをデコードして、動作に関
与する回路ブロックを判別し、この動作に関与する回路
ブロックのみに対してクロック信号の供給を行うことに
より、低消費電力化を可能にしたものが知られている。
【0003】
【発明が解決しようとする課題】前記従来の低消費電力
プロセッサでは、プロセッサの命令セットを構成する各
命令コード毎に、パイプライン制御の各々のステージに
対応する回路ブロックの動作と停止とを、パイプライン
制御によりダイナミックに制御して、消費電力を低減す
ることが要求される。
プロセッサでは、プロセッサの命令セットを構成する各
命令コード毎に、パイプライン制御の各々のステージに
対応する回路ブロックの動作と停止とを、パイプライン
制御によりダイナミックに制御して、消費電力を低減す
ることが要求される。
【0004】本発明の目的は、各命令コード毎に、各々
のパイプラインステージに対応する機能ブロックの動作
と停止とを指令制御できる構成を採用して、前記要求に
応えることにある。
のパイプラインステージに対応する機能ブロックの動作
と停止とを指令制御できる構成を採用して、前記要求に
応えることにある。
【0005】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、各々の命令コードの内部に、機能ブロ
ックの動作及び停止を制御するための情報として電力制
御フラグを設け、この電力制御フラグを解読して、その
解読信号により、マイクロプロセッサ内部の機能ブロッ
クの動作及び停止をダイナミックに制御するように構成
する。
め、本発明では、各々の命令コードの内部に、機能ブロ
ックの動作及び停止を制御するための情報として電力制
御フラグを設け、この電力制御フラグを解読して、その
解読信号により、マイクロプロセッサ内部の機能ブロッ
クの動作及び停止をダイナミックに制御するように構成
する。
【0006】すなわち、請求項1記載の発明の低消費電
力マイクロプロセッサは、複数の命令コードから構成さ
れる命令セットを有し、前記各命令コードは、マイクロ
プロセッサ内部の各機能ブロックの動作及び停止を制御
するための情報としての電力制御フラグと、命令処理操
作を指定するためのオペコードと、オペランド等を指定
するための拡張部とから構成されることを特徴とする。
力マイクロプロセッサは、複数の命令コードから構成さ
れる命令セットを有し、前記各命令コードは、マイクロ
プロセッサ内部の各機能ブロックの動作及び停止を制御
するための情報としての電力制御フラグと、命令処理操
作を指定するためのオペコードと、オペランド等を指定
するための拡張部とから構成されることを特徴とする。
【0007】また、請求項2記載の発明は、前記請求項
1記載の低消費電力マイクロプロセッサにおいて、マイ
クロプロセッサはパイプライン制御により動作し、命令
コード内の電力制御フラグを解読するデコーダと、前記
デコーダの解読結果を受け、各パイプラインステージに
対応するパイプライン制御信号としての複数の電力制御
フラグ解読信号を生成する複数個のパイプラインレジス
タとを備え、前記各パイプラインレジスタの電力制御フ
ラグ解読信号により、マイクロプロセッサ内部の各機能
ブロックの動作及び停止を制御することを特徴とする。
1記載の低消費電力マイクロプロセッサにおいて、マイ
クロプロセッサはパイプライン制御により動作し、命令
コード内の電力制御フラグを解読するデコーダと、前記
デコーダの解読結果を受け、各パイプラインステージに
対応するパイプライン制御信号としての複数の電力制御
フラグ解読信号を生成する複数個のパイプラインレジス
タとを備え、前記各パイプラインレジスタの電力制御フ
ラグ解読信号により、マイクロプロセッサ内部の各機能
ブロックの動作及び停止を制御することを特徴とする。
【0008】更に、請求項3記載の発明は、前記請求項
2記載の低消費電力マイクロプロセッサにおいて、パイ
プライン制御のステージ段数は、命令フェッチ、デコー
ド、実行、メモリ及び格納の5ステージであり、複数個
のパイプラインレジスタは、前記実行ステージを示す電
力制御フラグ解読信号を生成するパイプラインレジスタ
と、前記メモリステージを示す電力制御フラグ解読信号
を生成するパイプラインレジスタと、前記格納ステージ
を示す電力制御フラグ解読信号を生成するパイプライン
レジスタとから成ることを特徴とする。
2記載の低消費電力マイクロプロセッサにおいて、パイ
プライン制御のステージ段数は、命令フェッチ、デコー
ド、実行、メモリ及び格納の5ステージであり、複数個
のパイプラインレジスタは、前記実行ステージを示す電
力制御フラグ解読信号を生成するパイプラインレジスタ
と、前記メモリステージを示す電力制御フラグ解読信号
を生成するパイプラインレジスタと、前記格納ステージ
を示す電力制御フラグ解読信号を生成するパイプライン
レジスタとから成ることを特徴とする。
【0009】加えて、請求項4記載の発明は、前記請求
項2又は請求項3記載の低消費電力マイクロプロセッサ
において、マイクロプロセッサ内部の機能ブロックとし
て、プログラム等を格納する命令メモリと、データ等を
格納するデータメモリと、プログラムを実行するために
前記命令メモリから命令を取り出す命令フェッチ部と、
前記電力制御フラグを解読するデコーダ及び電力制御フ
ラグ解読信号を生成する複数個のパイプラインレジスタ
を含み、前記命令フェッチ部から発行された命令コード
を解読する命令デコーダと、アドレス計算及び算術論理
演算等を行なう演算実行部と、演算実行結果及び前記デ
ータメモリからロードされたデータを格納する汎用レジ
スタと、タイマ・カウンタ、シリアルインターフェー
ス、割り込み制御回路等の周辺回路と、内部バスコント
ローラ及び外部バスコントローラとを有し、前記命令デ
コーダからの実行ステージを示す電力制御フラグ解読信
号は前記演算実行部に出力され、前記命令デコーダから
のメモリステージを示す電力制御フラグ解読信号は前記
命令メモリ、前記データメモリ、前記周辺回路並びに前
記内部バスコントローラ及び外部バスコントローラに各
々出力され、前記命令デコーダからの格納ステージを示
す前記電力制御フラグ解読信号は前記汎用レジスタに出
力され、各命令コード毎のパイプライン制御に従い、マ
イクロプロセッサ内部の各機能ブロックの動作及び停止
を制御することを特徴とする。
項2又は請求項3記載の低消費電力マイクロプロセッサ
において、マイクロプロセッサ内部の機能ブロックとし
て、プログラム等を格納する命令メモリと、データ等を
格納するデータメモリと、プログラムを実行するために
前記命令メモリから命令を取り出す命令フェッチ部と、
前記電力制御フラグを解読するデコーダ及び電力制御フ
ラグ解読信号を生成する複数個のパイプラインレジスタ
を含み、前記命令フェッチ部から発行された命令コード
を解読する命令デコーダと、アドレス計算及び算術論理
演算等を行なう演算実行部と、演算実行結果及び前記デ
ータメモリからロードされたデータを格納する汎用レジ
スタと、タイマ・カウンタ、シリアルインターフェー
ス、割り込み制御回路等の周辺回路と、内部バスコント
ローラ及び外部バスコントローラとを有し、前記命令デ
コーダからの実行ステージを示す電力制御フラグ解読信
号は前記演算実行部に出力され、前記命令デコーダから
のメモリステージを示す電力制御フラグ解読信号は前記
命令メモリ、前記データメモリ、前記周辺回路並びに前
記内部バスコントローラ及び外部バスコントローラに各
々出力され、前記命令デコーダからの格納ステージを示
す前記電力制御フラグ解読信号は前記汎用レジスタに出
力され、各命令コード毎のパイプライン制御に従い、マ
イクロプロセッサ内部の各機能ブロックの動作及び停止
を制御することを特徴とする。
【0010】以上の構成により、本発明では、マイクロ
プロセッサ内部の各機能ブロックの動作及び停止がパイ
プライン制御によりダイナミックに制御されて、マイク
ロプロセッサの動作に必要な機能ブロックのみが動作す
るので、消費電力を低減することができる。
プロセッサ内部の各機能ブロックの動作及び停止がパイ
プライン制御によりダイナミックに制御されて、マイク
ロプロセッサの動作に必要な機能ブロックのみが動作す
るので、消費電力を低減することができる。
【0011】
【発明の実施の形態】以下、本発明の実施の形態につい
て図1ないし図5に基いて説明する。
て図1ないし図5に基いて説明する。
【0012】図1は、パイプライン制御により動作する
マイクロプロセッサにおいて、命令セットを構成する1
つの命令コードを示す。この命令コードは、先頭から順
に、電力制御フラグ101、オペコード102、及び拡
張部103から構成される。前記電力制御フラグ101
は、マイクロプロセッサ内部の各機能ブロックの動作及
び停止を制御するための情報を符号化したものである。
また、前記オペコード102は、命令処理操作を指定す
るものであり、前記拡張部103は、オペランド等を指
定するためのものである。前記電力制御フラグ101
は、オペコード102毎にマイクロプロセッサの各命令
に対応して機能ブロックの動作及び停止を制御して低電
力化を図る(以下、電力制御という)ためのフラグであ
って、命令コード内部のフラグ情報として割り当てられ
る。
マイクロプロセッサにおいて、命令セットを構成する1
つの命令コードを示す。この命令コードは、先頭から順
に、電力制御フラグ101、オペコード102、及び拡
張部103から構成される。前記電力制御フラグ101
は、マイクロプロセッサ内部の各機能ブロックの動作及
び停止を制御するための情報を符号化したものである。
また、前記オペコード102は、命令処理操作を指定す
るものであり、前記拡張部103は、オペランド等を指
定するためのものである。前記電力制御フラグ101
は、オペコード102毎にマイクロプロセッサの各命令
に対応して機能ブロックの動作及び停止を制御して低電
力化を図る(以下、電力制御という)ためのフラグであ
って、命令コード内部のフラグ情報として割り当てられ
る。
【0013】尚、電力制御フラグ101は、フラグ情報
として、命令コード内部の任意のビット幅を備えること
が可能であり、例えば、細かい電力制御を行なう場合に
は、多数のビット幅の電力制御フラグ情報を割り当てる
ことができる。
として、命令コード内部の任意のビット幅を備えること
が可能であり、例えば、細かい電力制御を行なう場合に
は、多数のビット幅の電力制御フラグ情報を割り当てる
ことができる。
【0014】また、図1では、電力制御フラグ101の
位置は、命令コードの先頭である場合を示しているが、
オペコード102と拡張部103との間、又は命令コー
ドの後部に位置させることもできる。従って、命令コー
ドのビット位置を任意に選択できるので、命令デコーダ
(後述)の制御論理の設計自由度を増すことが可能であ
る。
位置は、命令コードの先頭である場合を示しているが、
オペコード102と拡張部103との間、又は命令コー
ドの後部に位置させることもできる。従って、命令コー
ドのビット位置を任意に選択できるので、命令デコーダ
(後述)の制御論理の設計自由度を増すことが可能であ
る。
【0015】図2は電力制御信号生成回路の内部構成を
示し、この電力制御信号生成回路は、マイクロプロセッ
サの命令コード毎に符号化されて割り当てられた前記電
力制御フラグ101を解読して、各パイプラインステー
ジに対応する機能ブロックの動作及び停止を制御するた
めの電力制御フラグ解読信号を生成する。
示し、この電力制御信号生成回路は、マイクロプロセッ
サの命令コード毎に符号化されて割り当てられた前記電
力制御フラグ101を解読して、各パイプラインステー
ジに対応する機能ブロックの動作及び停止を制御するた
めの電力制御フラグ解読信号を生成する。
【0016】尚、本実施の形態では、電力制御フラグ1
01のビット幅を2ビットとし、マイクロプロセッサの
パイプライン制御のステージ段数を5段(命令フェッ
チ、デコード、実行、メモリ、格納の各ステージ)とし
た場合を考える。
01のビット幅を2ビットとし、マイクロプロセッサの
パイプライン制御のステージ段数を5段(命令フェッ
チ、デコード、実行、メモリ、格納の各ステージ)とし
た場合を考える。
【0017】図2において、デコーダ301は、電力制
御フラグLP(1:0) (前記図1の電力制御フラグ10
1)を解読する。このデコーダ301の制御論理は、前
記電力制御フラグLP(1:0) を解読した電力制御フラグ
解読信号LP_E、LP_M、LP_Wを生成する論理
である。また、302、303、304は、各々、前記
電力制御フラグ解読信号LP_E、LP_M、LP_W
を生成するためのパイプラインレジスタである。パイプ
ラインレジスタ302は、電力制御フラグ解読信号LP
_Eを、実行ステージを示すパイプライン制御信号とし
て生成し、パイプラインレジスタ303は、電力制御フ
ラグ解読信号LP_Mを、メモリステージを示すパイプ
ライン制御信号として生成し、パイプラインレジスタ3
04は、電力制御フラグ解読信号LP_Wを、格納ステ
ージを示すパイプライン制御信号として生成する。
御フラグLP(1:0) (前記図1の電力制御フラグ10
1)を解読する。このデコーダ301の制御論理は、前
記電力制御フラグLP(1:0) を解読した電力制御フラグ
解読信号LP_E、LP_M、LP_Wを生成する論理
である。また、302、303、304は、各々、前記
電力制御フラグ解読信号LP_E、LP_M、LP_W
を生成するためのパイプラインレジスタである。パイプ
ラインレジスタ302は、電力制御フラグ解読信号LP
_Eを、実行ステージを示すパイプライン制御信号とし
て生成し、パイプラインレジスタ303は、電力制御フ
ラグ解読信号LP_Mを、メモリステージを示すパイプ
ライン制御信号として生成し、パイプラインレジスタ3
04は、電力制御フラグ解読信号LP_Wを、格納ステ
ージを示すパイプライン制御信号として生成する。
【0018】図3は、デコーダ301の制御論理に関す
る真理値表である。符号化されて命令コードに割り当て
られた電力制御フラグLP(1:0) は、マイクロプロセッ
サの電力制御を行なうための電力制御フラグ解読信号L
P_E、LP_M、LP_Wの論理がコード化されてい
る。電力制御フラグ解読信号LP_Eが「1」の場合
は、実行ステージを担当するマイクロプロセッサの機能
ブロックを動作させ、この解読信号LP_Eが「0」の
場合は、停止させる。同様に、電力制御フラグ解読信号
LP_Mが「1」の場合は、メモリステージを担当する
マイクロプロセッサの機能ブロックを動作させ、この解
読信号LP_Mが「0」の場合は、停止させる。電力制
御フラグ解読信号LP_Wが「1」の場合は、格納ステ
ージを担当するマイクロプロセッサの機能ブロックを動
作させ、この解読信号LP_Wが「0」の場合は、停止
させる。一例として、メモリステージの動作を伴わない
命令コードの場合は、電力制御フラグLP(1:0) が「1
0」の場合に対応し、LP_E=1、LP_M=0、L
P_W=1となる。従って、メモリステージを担当する
マイクロプロセッサの機能ブロックを停止させることが
できる。
る真理値表である。符号化されて命令コードに割り当て
られた電力制御フラグLP(1:0) は、マイクロプロセッ
サの電力制御を行なうための電力制御フラグ解読信号L
P_E、LP_M、LP_Wの論理がコード化されてい
る。電力制御フラグ解読信号LP_Eが「1」の場合
は、実行ステージを担当するマイクロプロセッサの機能
ブロックを動作させ、この解読信号LP_Eが「0」の
場合は、停止させる。同様に、電力制御フラグ解読信号
LP_Mが「1」の場合は、メモリステージを担当する
マイクロプロセッサの機能ブロックを動作させ、この解
読信号LP_Mが「0」の場合は、停止させる。電力制
御フラグ解読信号LP_Wが「1」の場合は、格納ステ
ージを担当するマイクロプロセッサの機能ブロックを動
作させ、この解読信号LP_Wが「0」の場合は、停止
させる。一例として、メモリステージの動作を伴わない
命令コードの場合は、電力制御フラグLP(1:0) が「1
0」の場合に対応し、LP_E=1、LP_M=0、L
P_W=1となる。従って、メモリステージを担当する
マイクロプロセッサの機能ブロックを停止させることが
できる。
【0019】マイクロプロセッサの機能ブロック毎の電
力制御には、各機能ブロック毎に電源供給を制御する方
法と、各機能ブロック毎にクロック信号の供給を制御す
る方法がある。
力制御には、各機能ブロック毎に電源供給を制御する方
法と、各機能ブロック毎にクロック信号の供給を制御す
る方法がある。
【0020】図4は、本実施の形態の低消費電力マイク
ロプロセッサのシステム構成図を示す。同図において、
命令メモリ206は、プログラム等を格納するための記
憶装置であって、ROM又はRAMで構成され、このR
OMはマスクROMやプログラマブルROM等を実装
し、RAMはSRAMやDRAM等を実装し、又は連想
メモリであるキャッシュメモリを実装して構成される。
データメモリ207は、データ等を格納するための記憶
装置であって、RAMで構成され、このRAMはSRA
MやDRAM等を実装し、又は連想メモリであるキャッ
シュメモリを実装して構成される。命令フェッチ部20
3は、プログラムを実行するために前記命令メモリ20
6から命令を取り出す。
ロプロセッサのシステム構成図を示す。同図において、
命令メモリ206は、プログラム等を格納するための記
憶装置であって、ROM又はRAMで構成され、このR
OMはマスクROMやプログラマブルROM等を実装
し、RAMはSRAMやDRAM等を実装し、又は連想
メモリであるキャッシュメモリを実装して構成される。
データメモリ207は、データ等を格納するための記憶
装置であって、RAMで構成され、このRAMはSRA
MやDRAM等を実装し、又は連想メモリであるキャッ
シュメモリを実装して構成される。命令フェッチ部20
3は、プログラムを実行するために前記命令メモリ20
6から命令を取り出す。
【0021】また、同図において、命令デコーダ201
は、電力制御フラグ解読信号を生成するための前記図2
に示したデコーダ301及びパイプラインレジスタ30
2〜304を含んだ電力制御信号生成回路を有し、前記
命令フェッチ部203から発行された命令コードを解読
する。演算実行部202は、アドレス計算、算術論理演
算等を行なう。汎用レジスタ204は、演算実行結果、
データメモリ207からロードされたデータを格納し、
演算実行に必要なデータ、データメモリ207にストア
するためのデータを読み出す。周辺回路208は、タイ
マ・カウンタ、シリアルインターフェース、割り込み制
御回路等より成る。内部バスコントローラ205は、命
令フェッチ時、演算実行時及びロード/ストア時のデー
タ転送を制御する。外部バスコントローラ209は、チ
ップ内部のメモリ又はレジスタとチップ外部のメモリ又
はレジスタとの間のデータ転送を制御する。
は、電力制御フラグ解読信号を生成するための前記図2
に示したデコーダ301及びパイプラインレジスタ30
2〜304を含んだ電力制御信号生成回路を有し、前記
命令フェッチ部203から発行された命令コードを解読
する。演算実行部202は、アドレス計算、算術論理演
算等を行なう。汎用レジスタ204は、演算実行結果、
データメモリ207からロードされたデータを格納し、
演算実行に必要なデータ、データメモリ207にストア
するためのデータを読み出す。周辺回路208は、タイ
マ・カウンタ、シリアルインターフェース、割り込み制
御回路等より成る。内部バスコントローラ205は、命
令フェッチ時、演算実行時及びロード/ストア時のデー
タ転送を制御する。外部バスコントローラ209は、チ
ップ内部のメモリ又はレジスタとチップ外部のメモリ又
はレジスタとの間のデータ転送を制御する。
【0022】前記命令デコーダ201において、実行ス
テージを示す前記電力制御フラグ解読信号LP_Eはパ
イプラインレジスタ302から前記演算実行部202に
出力され、メモリステージを示す前記電力制御フラグ解
読信号LP_Mはパイプラインレジスタ303から前記
命令メモリ206、前記データメモリ207、前記周辺
回路208、前記内部及び外部のバスコントローラ20
5、209に各々出力され、格納ステージを示す前記電
力制御フラグ解読信号LP_Wはパイプラインレジスタ
304から前記汎用レジスタ204に出力されて、各命
令毎のパイプライン制御に従ってマイクロプロセッサ内
部の機能ブロックの動作及び停止を制御する。
テージを示す前記電力制御フラグ解読信号LP_Eはパ
イプラインレジスタ302から前記演算実行部202に
出力され、メモリステージを示す前記電力制御フラグ解
読信号LP_Mはパイプラインレジスタ303から前記
命令メモリ206、前記データメモリ207、前記周辺
回路208、前記内部及び外部のバスコントローラ20
5、209に各々出力され、格納ステージを示す前記電
力制御フラグ解読信号LP_Wはパイプラインレジスタ
304から前記汎用レジスタ204に出力されて、各命
令毎のパイプライン制御に従ってマイクロプロセッサ内
部の機能ブロックの動作及び停止を制御する。
【0023】図5は、前記図4に示した低消費電力マイ
クロプロセッサのパイプライン制御のタイミング図を示
す。同図では、以上の説明と同様に、マイクロプロセッ
サのパイプライン制御のステージ段数は5段(命令フェ
ッチ、デコード、実行、メモリ、及び格納の5ステー
ジ)として説明する。
クロプロセッサのパイプライン制御のタイミング図を示
す。同図では、以上の説明と同様に、マイクロプロセッ
サのパイプライン制御のステージ段数は5段(命令フェ
ッチ、デコード、実行、メモリ、及び格納の5ステー
ジ)として説明する。
【0024】同図において、CKは、マイクロプロセッ
サの動作を同期化させるためのシステムクロックであ
る。IFは、命令フェッチステージを示す信号であり、
命令メモリ206からフェッチする命令コード、制御信
号等を示す。DECは、デコードステージを示す信号で
あって、命令フェッチ部203から発行された命令コー
ドを解読した制御信号等を示す。EXEは、実行ステー
ジを示す信号であって、演算実行に関するアドレス、デ
ータ及び制御信号等を示す。MEMは、メモリステージ
を示す信号であって、データメモリ207にアクセスす
るアドレス、データ及び制御信号等を示す。WBは、格
納ステージを示す信号であって、演算実行結果、データ
メモリ207からロードされたデータ及び制御信号等を
示す。電力制御フラグLP(1:0) は、命令コード内に含
まれる図1に示した電力制御フラグを示す。LP_E
は、電力制御フラグLP(1:0) を解読した電力制御フラ
グ解読信号であって、実行ステージのパイプライン制御
信号を示し、LP_Mは、同様に解読したメモリステー
ジのパイプライン制御信号を示し、LP_Wは、格納ス
テージのパイプライン制御信号を示す。
サの動作を同期化させるためのシステムクロックであ
る。IFは、命令フェッチステージを示す信号であり、
命令メモリ206からフェッチする命令コード、制御信
号等を示す。DECは、デコードステージを示す信号で
あって、命令フェッチ部203から発行された命令コー
ドを解読した制御信号等を示す。EXEは、実行ステー
ジを示す信号であって、演算実行に関するアドレス、デ
ータ及び制御信号等を示す。MEMは、メモリステージ
を示す信号であって、データメモリ207にアクセスす
るアドレス、データ及び制御信号等を示す。WBは、格
納ステージを示す信号であって、演算実行結果、データ
メモリ207からロードされたデータ及び制御信号等を
示す。電力制御フラグLP(1:0) は、命令コード内に含
まれる図1に示した電力制御フラグを示す。LP_E
は、電力制御フラグLP(1:0) を解読した電力制御フラ
グ解読信号であって、実行ステージのパイプライン制御
信号を示し、LP_Mは、同様に解読したメモリステー
ジのパイプライン制御信号を示し、LP_Wは、格納ス
テージのパイプライン制御信号を示す。
【0025】図5のパイプライン制御のタイミング図で
は、時系列に従った3つの命令コードN−1、N、N+
1のパイプライン制御の動作を示している。先ず、命令
コードNに着目して説明する。この命令コードNはメモ
リステージの動作を伴わない命令であって、図3の電力
制御フラグLP(1:0) が「10」の場合に対応し、LP
_E=1でON、LP_M=0でOFF、LP_W=1
でONとなる。従って、メモリステージを担当するマイ
クロプロセッサの機能ブロックを停止させることができ
る。他の2つの命令コードN−1、N+1の場合も、電
力制御フラグ解読信号LP_E=1の場合は、実行ステ
ージを担当するマイクロプロセッサの機能ブロックを動
作させ、LP_E=0の場合は、停止させる。同様に、
電力制御フラグ解読信号LP_M=1の場合は、メモリ
ステージを担当するマイクロプロセッサの機能ブロック
を動作させ、LP_M=0の場合は、停止させる。電力
制御フラグ解読信号LP_W=1の場合は、格納ステー
ジを担当するマイクロプロセッサの機能ブロックを動作
させ、LP_W=0の場合は、停止させる。
は、時系列に従った3つの命令コードN−1、N、N+
1のパイプライン制御の動作を示している。先ず、命令
コードNに着目して説明する。この命令コードNはメモ
リステージの動作を伴わない命令であって、図3の電力
制御フラグLP(1:0) が「10」の場合に対応し、LP
_E=1でON、LP_M=0でOFF、LP_W=1
でONとなる。従って、メモリステージを担当するマイ
クロプロセッサの機能ブロックを停止させることができ
る。他の2つの命令コードN−1、N+1の場合も、電
力制御フラグ解読信号LP_E=1の場合は、実行ステ
ージを担当するマイクロプロセッサの機能ブロックを動
作させ、LP_E=0の場合は、停止させる。同様に、
電力制御フラグ解読信号LP_M=1の場合は、メモリ
ステージを担当するマイクロプロセッサの機能ブロック
を動作させ、LP_M=0の場合は、停止させる。電力
制御フラグ解読信号LP_W=1の場合は、格納ステー
ジを担当するマイクロプロセッサの機能ブロックを動作
させ、LP_W=0の場合は、停止させる。
【0026】次に、本実施の形態の効果を説明する。マ
イクロプロセッサを機能ブロック毎に電力制御して低消
費電力化を図る方法には、機能ブロック毎に電源供給を
停止する方法と、機能ブロック毎にクロック信号の供給
を停止する方法とがある。命令セットの各命令コードの
使用頻度が同一であり且つ各パイプラインステージに属
する機能ブロックの消費電力が同一であると仮定した場
合に、図3の実行ステージを示す電力制御フラグ解読信
号LP_Eの論理「0」の全体に対する割合より、マイ
クロプロセッサの機能ブロックを停止させる割合は25
%であり、従って25%の低消費電力化が可能である。
同様に、メモリステージを示す電力制御フラグ解読信号
LP_Mの論理「0」の全体に対する割合より、マイク
ロプロセッサの機能ブロックを停止させる割合は25%
であり、従って25%の低消費電力化が可能である。同
様に、格納ステージを示す電力制御フラグ解読信号LP
_Wの論理「0」の全体に対する割合より、マイクロプ
ロセッサの機能ブロックを停止させる割合は50%であ
り、50%の低消費電力化が可能である。一方、命令フ
ェッチステージ及びデコードステージの2ステージで
は、マイクロプロセッサの機能ブロックを停止させな
い。従って、パイプラインステージに対応するマイクロ
プロセッサの機能ブロックを停止させる割合は、平均す
ると、20%となり、20%の低消費電力化が期待でき
る。
イクロプロセッサを機能ブロック毎に電力制御して低消
費電力化を図る方法には、機能ブロック毎に電源供給を
停止する方法と、機能ブロック毎にクロック信号の供給
を停止する方法とがある。命令セットの各命令コードの
使用頻度が同一であり且つ各パイプラインステージに属
する機能ブロックの消費電力が同一であると仮定した場
合に、図3の実行ステージを示す電力制御フラグ解読信
号LP_Eの論理「0」の全体に対する割合より、マイ
クロプロセッサの機能ブロックを停止させる割合は25
%であり、従って25%の低消費電力化が可能である。
同様に、メモリステージを示す電力制御フラグ解読信号
LP_Mの論理「0」の全体に対する割合より、マイク
ロプロセッサの機能ブロックを停止させる割合は25%
であり、従って25%の低消費電力化が可能である。同
様に、格納ステージを示す電力制御フラグ解読信号LP
_Wの論理「0」の全体に対する割合より、マイクロプ
ロセッサの機能ブロックを停止させる割合は50%であ
り、50%の低消費電力化が可能である。一方、命令フ
ェッチステージ及びデコードステージの2ステージで
は、マイクロプロセッサの機能ブロックを停止させな
い。従って、パイプラインステージに対応するマイクロ
プロセッサの機能ブロックを停止させる割合は、平均す
ると、20%となり、20%の低消費電力化が期待でき
る。
【0027】尚、以上の説明では、電力制御フラグLP
(1:0) を2ビットとし、マイクロプロセッサのパイプラ
イン制御のステージ段数を5段(命令フェッチ、デコー
ド、実行、メモリ及び格納の5ステージ)として説明し
たが、本発明はこれに限定されない。例えば、マイクロ
プロセッサの高性能化に対応して高速処理を行なうよう
にパイプライン制御のステージ段数を増加させる場合に
は、命令コードに含まれる電力制御フラグのビット数を
増加させると共に、パイプライン制御のステージ段数に
対応して、電力制御フラグ解読信号生成用のパイプライ
ンレジスタを増加させれば、細かな消費電力制御を行な
うことができる。
(1:0) を2ビットとし、マイクロプロセッサのパイプラ
イン制御のステージ段数を5段(命令フェッチ、デコー
ド、実行、メモリ及び格納の5ステージ)として説明し
たが、本発明はこれに限定されない。例えば、マイクロ
プロセッサの高性能化に対応して高速処理を行なうよう
にパイプライン制御のステージ段数を増加させる場合に
は、命令コードに含まれる電力制御フラグのビット数を
増加させると共に、パイプライン制御のステージ段数に
対応して、電力制御フラグ解読信号生成用のパイプライ
ンレジスタを増加させれば、細かな消費電力制御を行な
うことができる。
【0028】また、前記実施の形態では、パイプライン
制御により動作するマイクロプロセッサを例に挙げて説
明したが、パイプライン制御によらないマイクロプロセ
ッサに対して図1に示す命令コードを用いた場合であっ
ても、同様に、低消費電力化を図ることができるという
本発明の効果が得られるのは勿論である。
制御により動作するマイクロプロセッサを例に挙げて説
明したが、パイプライン制御によらないマイクロプロセ
ッサに対して図1に示す命令コードを用いた場合であっ
ても、同様に、低消費電力化を図ることができるという
本発明の効果が得られるのは勿論である。
【0029】
【発明の効果】以上説明したように、本発明の低消費電
力マイクロプロセッサによれば、マイクロプロセッサ内
部の各機能ブロックの動作及び停止を制御するための情
報として、命令コード内に電力制御フラグを設け、この
電力制御フラグを解読して、各機能ブロックの動作及び
停止を制御したので、マイクロプロセッサの動作に必要
な機能ブロックのみを動作させて、低消費電力化を図る
ことができる。
力マイクロプロセッサによれば、マイクロプロセッサ内
部の各機能ブロックの動作及び停止を制御するための情
報として、命令コード内に電力制御フラグを設け、この
電力制御フラグを解読して、各機能ブロックの動作及び
停止を制御したので、マイクロプロセッサの動作に必要
な機能ブロックのみを動作させて、低消費電力化を図る
ことができる。
【図1】本発明の一実施の形態である低消費電力マイク
ロプロセッサの命令コードを示す図である。
ロプロセッサの命令コードを示す図である。
【図2】本発明の一実施の形態である低消費電力マイク
ロプロセッサの電力制御信号生成回路を示す図である。
ロプロセッサの電力制御信号生成回路を示す図である。
【図3】本発明の一実施の形態である低消費電力マイク
ロプロセッサのデコーダの真理値表を示す図である。
ロプロセッサのデコーダの真理値表を示す図である。
【図4】本発明の一実施の形態である低消費電力マイク
ロプロセッサのシステム構成を示す図である。
ロプロセッサのシステム構成を示す図である。
【図5】本発明の一実施の形態である低消費電力マイク
ロプロセッサのパイプライン制御動作のタイミングを示
す図である。
ロプロセッサのパイプライン制御動作のタイミングを示
す図である。
101 電力制御フラグ 102 オペコード 103 拡張部 201 命令デコーダ 202 演算実行部 203 命令フェッチ部 204 汎用レジスタ 205 内部バスコントローラ 206 命令メモリ 207 データメモリ 208 周辺回路 209 外部バスコントローラ 301 デコーダ 302、303、304 パイプラインレジスタ
Claims (4)
- 【請求項1】 複数の命令コードから構成される命令セ
ットを有し、 前記各命令コードは、 マイクロプロセッサ内部の各機能ブロックの動作及び停
止を制御するための情報としての電力制御フラグと、 命令処理操作を指定するためのオペコードと、 オペランド等を指定するための拡張部とから構成される
ことを特徴とする低消費電力マイクロプロセッサ。 - 【請求項2】 マイクロプロセッサはパイプライン制御
により動作し、 命令コード内の電力制御フラグを解読するデコーダと、 前記デコーダの解読結果を受け、各パイプラインステー
ジに対応するパイプライン制御信号としての複数の電力
制御フラグ解読信号を生成する複数個のパイプラインレ
ジスタとを備え、 前記各パイプラインレジスタの電力制御フラグ解読信号
により、マイクロプロセッサ内部の各機能ブロックの動
作及び停止を制御することを特徴とする請求項1記載の
低消費電力マイクロプロセッサ。 - 【請求項3】 パイプライン制御のステージ段数は、命
令フェッチ、デコード、実行、メモリ及び格納の5ステ
ージであり、 複数個のパイプラインレジスタは、前記実行ステージを
示す電力制御フラグ解読信号を生成するパイプラインレ
ジスタと、前記メモリステージを示す電力制御フラグ解
読信号を生成するパイプラインレジスタと、前記格納ス
テージを示す電力制御フラグ解読信号を生成するパイプ
ラインレジスタとから成ることを特徴とする請求項2記
載の低消費電力マイクロプロセッサ。 - 【請求項4】 マイクロプロセッサ内部の機能ブロック
として、 プログラム等を格納する命令メモリと、 データ等を格納するデータメモリと、 プログラムを実行するために前記命令メモリから命令を
取り出す命令フェッチ部と、 前記電力制御フラグを解読するデコーダ及び電力制御フ
ラグ解読信号を生成する複数個のパイプラインレジスタ
を含み、前記命令フェッチ部から発行された命令コード
を解読する命令デコーダと、 アドレス計算及び算術論理演算等を行なう演算実行部
と、 演算実行結果及び前記データメモリからロードされたデ
ータを格納する汎用レジスタと、 タイマ・カウンタ、シリアルインターフェース、割り込
み制御回路等の周辺回路と、 内部バスコントローラ及び外部バスコントローラとを有
し、 前記命令デコーダからの実行ステージを示す電力制御フ
ラグ解読信号は前記演算実行部に出力され、 前記命令デコーダからのメモリステージを示す電力制御
フラグ解読信号は前記命令メモリ、前記データメモリ、
前記周辺回路並びに前記内部バスコントローラ及び外部
バスコントローラに各々出力され、 前記命令デコーダからの格納ステージを示す前記電力制
御フラグ解読信号は前記汎用レジスタに出力され、 各命令コード毎のパイプライン制御に従い、マイクロプ
ロセッサ内部の各機能ブロックの動作及び停止を制御す
ることを特徴とする請求項2又は請求項3記載の低消費
電力マイクロプロセッサ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8170917A JPH1020959A (ja) | 1996-07-01 | 1996-07-01 | 低消費電力マイクロプロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8170917A JPH1020959A (ja) | 1996-07-01 | 1996-07-01 | 低消費電力マイクロプロセッサ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1020959A true JPH1020959A (ja) | 1998-01-23 |
Family
ID=15913752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8170917A Withdrawn JPH1020959A (ja) | 1996-07-01 | 1996-07-01 | 低消費電力マイクロプロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1020959A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6604202B1 (en) | 1998-11-20 | 2003-08-05 | Hitachi, Ltd. | Low power processor |
JP2003523563A (ja) * | 1999-12-23 | 2003-08-05 | インテル・コーポレーション | ディジタル・パワー・スロットルを備えたマイクロプロセッサ |
JP2007299355A (ja) * | 2006-05-08 | 2007-11-15 | Oki Electric Ind Co Ltd | マイクロプロセッサ |
JP2008519330A (ja) * | 2004-11-05 | 2008-06-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能マイクロプロセッサのための温度オペコードを伴う命令セット、マイクロプロセッサ、およびそのための方法 |
-
1996
- 1996-07-01 JP JP8170917A patent/JPH1020959A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6604202B1 (en) | 1998-11-20 | 2003-08-05 | Hitachi, Ltd. | Low power processor |
JP2003523563A (ja) * | 1999-12-23 | 2003-08-05 | インテル・コーポレーション | ディジタル・パワー・スロットルを備えたマイクロプロセッサ |
JP2012198922A (ja) * | 1999-12-23 | 2012-10-18 | Intel Corp | ディジタル・パワー・スロットルを備えたマイクロプロセッサ |
JP2008519330A (ja) * | 2004-11-05 | 2008-06-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能マイクロプロセッサのための温度オペコードを伴う命令セット、マイクロプロセッサ、およびそのための方法 |
JP2007299355A (ja) * | 2006-05-08 | 2007-11-15 | Oki Electric Ind Co Ltd | マイクロプロセッサ |
JP4747026B2 (ja) * | 2006-05-08 | 2011-08-10 | Okiセミコンダクタ株式会社 | マイクロプロセッサ |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |